JPH10232266A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH10232266A JPH10232266A JP9036573A JP3657397A JPH10232266A JP H10232266 A JPH10232266 A JP H10232266A JP 9036573 A JP9036573 A JP 9036573A JP 3657397 A JP3657397 A JP 3657397A JP H10232266 A JPH10232266 A JP H10232266A
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Abstract
(57)【要約】
【課題】 本発明は、従来のＩ／Ｏピンのチャンネルを
利用して高電圧のＩ／Ｏピンの試験ができるようにした
付加回路を使用した半導体試験装置を提供する。 【解決手段】 ドライバ出力を第１のスイッチと第２の
スイッチとを介して受けて、増幅して第１のバッファと
第３のスイッチとを介して被試験デバイスのＩ／Ｏピン
に出力する信号加工手段と、該被試験デバイスのＩ／Ｏ
ピンの出力信号を第２のバッファを介して受けて、減衰
させて第４のスイッチと前記第１のスイッチを介してコ
ンパレータへ出力する信号復元手段とを設けた解決手
段。
利用して高電圧のＩ／Ｏピンの試験ができるようにした
付加回路を使用した半導体試験装置を提供する。 【解決手段】 ドライバ出力を第１のスイッチと第２の
スイッチとを介して受けて、増幅して第１のバッファと
第３のスイッチとを介して被試験デバイスのＩ／Ｏピン
に出力する信号加工手段と、該被試験デバイスのＩ／Ｏ
ピンの出力信号を第２のバッファを介して受けて、減衰
させて第４のスイッチと前記第１のスイッチを介してコ
ンパレータへ出力する信号復元手段とを設けた解決手
段。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験デバイスの
デジタルＩ／Ｏの試験範囲を拡大する付加回路を有する
半導体試験装置に関する。
デジタルＩ／Ｏの試験範囲を拡大する付加回路を有する
半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図２と、図３と
を参照して説明する。図２に示すように、半導体試験装
置の構成は、オペレーションのインタフェースとなるワ
ークステーション１と、試験信号の発生と試験をおこな
う各ユニットおよび装置の電源部とで構成する半導体試
験装置本体２と、被試験デバイスとのインタフェースと
なるテストヘッド３とで構成される。
を参照して説明する。図２に示すように、半導体試験装
置の構成は、オペレーションのインタフェースとなるワ
ークステーション１と、試験信号の発生と試験をおこな
う各ユニットおよび装置の電源部とで構成する半導体試
験装置本体２と、被試験デバイスとのインタフェースと
なるテストヘッド３とで構成される。
【０００３】そして、テストヘッド３において、パフォ
ーマンスボード９０に搭載されたデバイスソケット９１
と被試験デバイス９２のピンとをコンタクトし、試験信
号を印加または出力信号を受けて被試験デバイス９２を
試験している。
ーマンスボード９０に搭載されたデバイスソケット９１
と被試験デバイス９２のピンとをコンタクトし、試験信
号を印加または出力信号を受けて被試験デバイス９２を
試験している。
【０００４】次に、被試験デバイス９２のＩ／Ｏピンを
試験する場合の、試験信号に関する要部回路図について
以下説明する。例えば、図３に示すように、スイッチＳ
ａに接続されたチャンネルの電子回路の構成は、ボルテ
ージ・インプットのＶＩ２１と、フォーマット・コント
ロールのＦＣ１１と、Ｉ／ＯコントロールのＩ／Ｏ８１
と、ボルテージ・アウトプットのＶＯ３１と、デジタル
・コンペアのＤＣ４１と、ドライバ５１と、コンパレー
タ６１とで構成している。
試験する場合の、試験信号に関する要部回路図について
以下説明する。例えば、図３に示すように、スイッチＳ
ａに接続されたチャンネルの電子回路の構成は、ボルテ
ージ・インプットのＶＩ２１と、フォーマット・コント
ロールのＦＣ１１と、Ｉ／ＯコントロールのＩ／Ｏ８１
と、ボルテージ・アウトプットのＶＯ３１と、デジタル
・コンペアのＤＣ４１と、ドライバ５１と、コンパレー
タ６１とで構成している。
【０００５】そして、被試験デバイス９２のＩ／Ｏピン
に対して試験する場合の試験パターンはスイッチのＳａ
がオンの状態で、フォーマット・コントロールのＦＣ１
１で波形整形したデジタル信号をドライバ５１に印加し
ている。また、ドライバ５１でボルテージ・インプット
のＶＩ２１に設定した振幅の電圧を出力して試験信号と
して被試験デバイス９２に印加している。ここで、フォ
ーマット・コントロール（Format Control）とは、試験
パターンの論理データとクロック信号とからパルス幅と
位相遅れを決めて整形した試験波形を出力する回路であ
る。また、ボルテージ・インプット（Voltage Input ）
とは、ドライバ５１で出力するデジタル信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。
に対して試験する場合の試験パターンはスイッチのＳａ
がオンの状態で、フォーマット・コントロールのＦＣ１
１で波形整形したデジタル信号をドライバ５１に印加し
ている。また、ドライバ５１でボルテージ・インプット
のＶＩ２１に設定した振幅の電圧を出力して試験信号と
して被試験デバイス９２に印加している。ここで、フォ
ーマット・コントロール（Format Control）とは、試験
パターンの論理データとクロック信号とからパルス幅と
位相遅れを決めて整形した試験波形を出力する回路であ
る。また、ボルテージ・インプット（Voltage Input ）
とは、ドライバ５１で出力するデジタル信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。
【０００６】そして、被試験デバイス９２のＩ／Ｏピン
からの出力信号は、コンパレータ６１において、ボルテ
ージ・アウトプットのＶＯ３１に設定した電圧と比較し
てデジタル信号に変換して、その信号をデジタル・コン
ペアのＤＣ４１で期待値と論理比較して試験している。
ここで、ボルテージ・アウトプット（Voltage Output）
とは、コンパレータ６１で比較する入力信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。また、デジタル・コンペア（Digital Compare
）とは、コンパレータ６１での比較結果と期待値のデ
ータとを比較し、合否の判定をする回路である。
からの出力信号は、コンパレータ６１において、ボルテ
ージ・アウトプットのＶＯ３１に設定した電圧と比較し
てデジタル信号に変換して、その信号をデジタル・コン
ペアのＤＣ４１で期待値と論理比較して試験している。
ここで、ボルテージ・アウトプット（Voltage Output）
とは、コンパレータ６１で比較する入力信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。また、デジタル・コンペア（Digital Compare
）とは、コンパレータ６１での比較結果と期待値のデ
ータとを比較し、合否の判定をする回路である。
【０００７】一方、コンパレータ６１で比較するモード
において、ドライバ５１の出力と被試験デバイス９２の
出力とがぶつかりあうので、比較モードのときはＩ／Ｏ
８１からＩ／Ｏコントロール信号で制御してドライバ５
１の出力を止めている。
において、ドライバ５１の出力と被試験デバイス９２の
出力とがぶつかりあうので、比較モードのときはＩ／Ｏ
８１からＩ／Ｏコントロール信号で制御してドライバ５
１の出力を止めている。
【０００８】一般に、ドライバ５１の出力電圧範囲は、
例えば−２Ｖ〜８Ｖが標準であるときに、さらにＬＣＤ
ドライバなどの試験に−４．５Ｖ〜１８Ｖの高電圧のＩ
／Ｏピンの試験ができるようにする必要がある。その場
合、ドライバとコンパレータとが共通に接続されている
ので、高電圧対応のＩ／Ｏチャンネルの電子回路を独立
して構成していた。
例えば−２Ｖ〜８Ｖが標準であるときに、さらにＬＣＤ
ドライバなどの試験に−４．５Ｖ〜１８Ｖの高電圧のＩ
／Ｏピンの試験ができるようにする必要がある。その場
合、ドライバとコンパレータとが共通に接続されている
ので、高電圧対応のＩ／Ｏチャンネルの電子回路を独立
して構成していた。
【０００９】例えば、図３に示すように、スイッチＳｂ
に接続されたチャンネルに高電圧のＩ／Ｏの電子回路を
構成する場合は、ボルテージ・インプットのＶＩ２２
と、フォーマット・コントロールのＦＣ１２と、Ｉ／Ｏ
コントロールのＩ／Ｏ８２と、ボルテージ・アウトプッ
トのＶＯ３２と、デジタル・コンペアのＤＣ４２と、ド
ライバ５２と、コンパレータ６２とを、それぞれ高電圧
対応として構成している。
に接続されたチャンネルに高電圧のＩ／Ｏの電子回路を
構成する場合は、ボルテージ・インプットのＶＩ２２
と、フォーマット・コントロールのＦＣ１２と、Ｉ／Ｏ
コントロールのＩ／Ｏ８２と、ボルテージ・アウトプッ
トのＶＯ３２と、デジタル・コンペアのＤＣ４２と、ド
ライバ５２と、コンパレータ６２とを、それぞれ高電圧
対応として構成している。
【００１０】従って、被試験デバイスのピン数が多くま
た高電圧が必要なピンが多い場合、例えば全２５６チャ
ンネルの内１２８チャンネルの電子回路に高電圧のＩ／
Ｏが必要なとき、半導体試験装置全体の規模が大きくな
ってしまう。
た高電圧が必要なピンが多い場合、例えば全２５６チャ
ンネルの内１２８チャンネルの電子回路に高電圧のＩ／
Ｏが必要なとき、半導体試験装置全体の規模が大きくな
ってしまう。
【００１１】
【発明が解決しようとする課題】上記説明のように、標
準の電圧範囲のチャンネルの他に高電圧のＩ／Ｏピンの
試験をする場合、半導体試験装置の規模が大きくなり実
用上の不便があった。そこで、本発明は、こうした問題
に鑑みなされたもので、その目的は、従来のＩ／Ｏピン
の試験チャンネルの電子回路を利用し、試験範囲を拡大
する付加回路を使用した半導体試験装置を提供すること
にある。
準の電圧範囲のチャンネルの他に高電圧のＩ／Ｏピンの
試験をする場合、半導体試験装置の規模が大きくなり実
用上の不便があった。そこで、本発明は、こうした問題
に鑑みなされたもので、その目的は、従来のＩ／Ｏピン
の試験チャンネルの電子回路を利用し、試験範囲を拡大
する付加回路を使用した半導体試験装置を提供すること
にある。
【００１２】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた本発明の第１は、ドライバ出力とコンパ
レータ入力とが共通に接続されて、該ドライバ出力をＩ
／Ｏコントロール信号で制御して、被試験デバイスのＩ
／Ｏピンを試験する半導体試験装置において、前記ドラ
イバ出力を増幅する信号加工手段と、前記被試験デバイ
スのＩ／Ｏピンの出力信号を減衰する信号復元手段とを
具備して、前記Ｉ／Ｏコントロール信号で前記信号加工
手段と前記信号復元手段とに与える信号を切り換えてい
ることを特徴とした半導体試験装置を要旨としている。
ためになされた本発明の第１は、ドライバ出力とコンパ
レータ入力とが共通に接続されて、該ドライバ出力をＩ
／Ｏコントロール信号で制御して、被試験デバイスのＩ
／Ｏピンを試験する半導体試験装置において、前記ドラ
イバ出力を増幅する信号加工手段と、前記被試験デバイ
スのＩ／Ｏピンの出力信号を減衰する信号復元手段とを
具備して、前記Ｉ／Ｏコントロール信号で前記信号加工
手段と前記信号復元手段とに与える信号を切り換えてい
ることを特徴とした半導体試験装置を要旨としている。
【００１３】また、上記目的を達成するためになされた
本発明の第２は、ドライバ出力を第１のスイッチと第２
のスイッチとを介して受けて、増幅して第１のバッファ
と第３のスイッチとを介して被試験デバイスのＩ／Ｏピ
ンに出力する信号加工手段と、該被試験デバイスのＩ／
Ｏピンの出力信号を第２のバッファを介して受けて、減
衰させて第４のスイッチと前記第１のスイッチを介して
前記コンパレータへ出力する信号復元手段と、を具備し
て、前記第２のスイッチと、第３のスイッチと、第４の
スイッチとは、前記Ｉ／Ｏコントロール信号で制御して
いる本発明の第１記載の半導体試験装置を要旨としてい
る。
本発明の第２は、ドライバ出力を第１のスイッチと第２
のスイッチとを介して受けて、増幅して第１のバッファ
と第３のスイッチとを介して被試験デバイスのＩ／Ｏピ
ンに出力する信号加工手段と、該被試験デバイスのＩ／
Ｏピンの出力信号を第２のバッファを介して受けて、減
衰させて第４のスイッチと前記第１のスイッチを介して
前記コンパレータへ出力する信号復元手段と、を具備し
て、前記第２のスイッチと、第３のスイッチと、第４の
スイッチとは、前記Ｉ／Ｏコントロール信号で制御して
いる本発明の第１記載の半導体試験装置を要旨としてい
る。
【００１４】さらに、上記目的を達成するためになされ
た本発明の第３は、信号加工手段と、信号復元手段とが
電圧レベルを変化できるレベルシフタである本発明の第
１または２記載の半導体試験装置。
た本発明の第３は、信号加工手段と、信号復元手段とが
電圧レベルを変化できるレベルシフタである本発明の第
１または２記載の半導体試験装置。
【００１５】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１６】
【実施例】本発明の実施例について、図１を参照して説
明する。構成は、図１に示すように、スイッチＳｂに接
続されたチャンネルに対して、付加回路により試験範囲
を拡大した構成となっている。図１の回路において、ス
イッチＳａをＯＮとし、スイッチＳ１をＯＦＦとした場
合、スイッチＳａに接続されたチャンネルは従来と同じ
となる。以下、スイッチＳｂに接続され高電圧Ｉ／Ｏの
付加回路について説明する。
明する。構成は、図１に示すように、スイッチＳｂに接
続されたチャンネルに対して、付加回路により試験範囲
を拡大した構成となっている。図１の回路において、ス
イッチＳａをＯＮとし、スイッチＳ１をＯＦＦとした場
合、スイッチＳａに接続されたチャンネルは従来と同じ
となる。以下、スイッチＳｂに接続され高電圧Ｉ／Ｏの
付加回路について説明する。
【００１７】付加回路の構成は、スイッチＳ１、Ｓ２、
Ｓ３、Ｓ４と、インバータＢ３と、高電圧のバッファＢ
１、Ｂ２と、信号加工手段７１と、信号復元手段７２と
で構成している。ここで、スイッチＳ１、Ｓ２、Ｓ３、
Ｓ４は高電圧の半導体スイッチ、または他のリードリレ
ー等のスイッチ手段でもよい。
Ｓ３、Ｓ４と、インバータＢ３と、高電圧のバッファＢ
１、Ｂ２と、信号加工手段７１と、信号復元手段７２と
で構成している。ここで、スイッチＳ１、Ｓ２、Ｓ３、
Ｓ４は高電圧の半導体スイッチ、または他のリードリレ
ー等のスイッチ手段でもよい。
【００１８】次に、本付加回路を使用する場合は、スイ
ッチＳａをＯＦＦとして、スイッチＳ１とスイッチＳｂ
とはＯＮとする。第１に、スイッチＳｂに接続された高
電圧Ｉ／Ｏピンに信号を印加するときは、Ｉ／Ｏ８１の
Ｉ／Ｏコントロール信号がイネーブル（HIGH）となるの
で、スイッチＳ２、Ｓ３はＯＮとなり、スイッチＳ４は
ＯＦＦとなる。
ッチＳａをＯＦＦとして、スイッチＳ１とスイッチＳｂ
とはＯＮとする。第１に、スイッチＳｂに接続された高
電圧Ｉ／Ｏピンに信号を印加するときは、Ｉ／Ｏ８１の
Ｉ／Ｏコントロール信号がイネーブル（HIGH）となるの
で、スイッチＳ２、Ｓ３はＯＮとなり、スイッチＳ４は
ＯＦＦとなる。
【００１９】従って、ドライバ５１の出力信号はスイッ
チＳ１、Ｓ２を介して、信号加工手段７１に入力され
る。尚、スイッチＳ２は、信号加工手段７１の入力イン
ピーダンスが充分高ければ省略してもよい。その信号加
工手段７１において、所望の倍率の電圧に増幅して出力
するか、または所望の電圧レベルにレベルシフトをおこ
なって出力してもよい。そして、その信号加工手段７１
の出力信号はバッファＢ１でバッファしたあとスイッチ
Ｓ３、Ｓｂを介して被試験デバイス９２の高電圧Ｉ／Ｏ
ピンに印加される。尚、バッファＢ１は、信号加工手段
７１のドライブ能力があれば省略してもよい。例えば、
ドライバ５１の出力レベル範囲が−２Ｖ〜８Ｖとして、
信号加工手段７１の増幅度を２．２５倍とすると、信号
加工手段７１によりその出力電圧範囲は−４．５Ｖ〜１
８Ｖの範囲に拡大される。
チＳ１、Ｓ２を介して、信号加工手段７１に入力され
る。尚、スイッチＳ２は、信号加工手段７１の入力イン
ピーダンスが充分高ければ省略してもよい。その信号加
工手段７１において、所望の倍率の電圧に増幅して出力
するか、または所望の電圧レベルにレベルシフトをおこ
なって出力してもよい。そして、その信号加工手段７１
の出力信号はバッファＢ１でバッファしたあとスイッチ
Ｓ３、Ｓｂを介して被試験デバイス９２の高電圧Ｉ／Ｏ
ピンに印加される。尚、バッファＢ１は、信号加工手段
７１のドライブ能力があれば省略してもよい。例えば、
ドライバ５１の出力レベル範囲が−２Ｖ〜８Ｖとして、
信号加工手段７１の増幅度を２．２５倍とすると、信号
加工手段７１によりその出力電圧範囲は−４．５Ｖ〜１
８Ｖの範囲に拡大される。
【００２０】第２に、被試験デバイス９２の高電圧Ｉ／
Ｏピンの出力を比較するときは、Ｉ／Ｏ８１のＩ／Ｏコ
ントロール信号がディスエーブル（LOW ）となるので、
スイッチＳ２、Ｓ３はＯＦＦとなり、インバータＢ３で
Ｉ／Ｏコントロール信号が反転するのでスイッチＳ４は
ＯＮとなる。
Ｏピンの出力を比較するときは、Ｉ／Ｏ８１のＩ／Ｏコ
ントロール信号がディスエーブル（LOW ）となるので、
スイッチＳ２、Ｓ３はＯＦＦとなり、インバータＢ３で
Ｉ／Ｏコントロール信号が反転するのでスイッチＳ４は
ＯＮとなる。
【００２１】従って、被試験デバイス９２の高電圧Ｉ／
Ｏピンの高電圧出力信号はスイッチＳｂと、バッファＢ
２を介して信号復元手段７２に入力される。そして、信
号復元手段７２において、例えば抵抗分割により所望の
電圧に減衰して出力し、または所望の電圧レベルにレベ
ルシフトをおこなう。また、その信号復元手段７２の出
力信号はスイッチＳ４、Ｓ１を介してコンパレータ６１
に入力され比較電圧と比較をおこなう。例えば、コンパ
レータ６１の比較範囲のレベル範囲が−２Ｖ〜８Ｖとし
て、被試験デバイス９２の高電圧Ｉ／Ｏピンの出力信号
の比較レベル範囲が−４．５Ｖ〜１８Ｖとした場合、信
号復元手段７２の減衰度を１／２．２５とすると、付加
回路によりその比較電圧範囲は−２Ｖ〜８Ｖの範囲に減
衰され従来のコンパレータ６１の比較範囲のレベルと同
じになる。
Ｏピンの高電圧出力信号はスイッチＳｂと、バッファＢ
２を介して信号復元手段７２に入力される。そして、信
号復元手段７２において、例えば抵抗分割により所望の
電圧に減衰して出力し、または所望の電圧レベルにレベ
ルシフトをおこなう。また、その信号復元手段７２の出
力信号はスイッチＳ４、Ｓ１を介してコンパレータ６１
に入力され比較電圧と比較をおこなう。例えば、コンパ
レータ６１の比較範囲のレベル範囲が−２Ｖ〜８Ｖとし
て、被試験デバイス９２の高電圧Ｉ／Ｏピンの出力信号
の比較レベル範囲が−４．５Ｖ〜１８Ｖとした場合、信
号復元手段７２の減衰度を１／２．２５とすると、付加
回路によりその比較電圧範囲は−２Ｖ〜８Ｖの範囲に減
衰され従来のコンパレータ６１の比較範囲のレベルと同
じになる。
【００２２】ところで、本実施例では、スイッチＳｂに
接続された１つのチャンネルの回路について実施した例
で説明したが、必要なチャンネル数に応じて付加回路を
設けることにより、従来のチャンネルを切り換えて所望
のチャンネルで高電圧Ｉ／Ｏピンのチャンネルとして実
現できる。また、本実施例ではスイッチＳａをＯＮに
し、スイッチＳ１をＯＦＦとすることで従来の高電圧で
ない被試験デバイスのＩ／Ｏピンの高速な試験もでき
る。
接続された１つのチャンネルの回路について実施した例
で説明したが、必要なチャンネル数に応じて付加回路を
設けることにより、従来のチャンネルを切り換えて所望
のチャンネルで高電圧Ｉ／Ｏピンのチャンネルとして実
現できる。また、本実施例ではスイッチＳａをＯＮに
し、スイッチＳ１をＯＦＦとすることで従来の高電圧で
ない被試験デバイスのＩ／Ｏピンの高速な試験もでき
る。
【００２３】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
従来のドライバとコンパレータとが接続された信号を利
用して、部品の少ない付加回路のみで所望の信号に増幅
または減衰して被試験デバイス高電圧のＩ／Ｏピンの試
験ができるので、小スペース、小消費電力の半導体試験
装置を実現できる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
従来のドライバとコンパレータとが接続された信号を利
用して、部品の少ない付加回路のみで所望の信号に増幅
または減衰して被試験デバイス高電圧のＩ／Ｏピンの試
験ができるので、小スペース、小消費電力の半導体試験
装置を実現できる効果がある。
【図１】本発明の付加回路を使用した半導体試験装置の
回路図である。
回路図である。
【図２】半導体試験装置の構成図である。
【図３】従来の高電圧用のＩ／Ｏピン試験用のブロック
図である。
図である。
１ ワークステーション ２ 半導体試験装置本体 ３ テストヘッド １１、１２ ＦＣ ２１、２２ ＶＩ ３１、３２ ＶＯ ４１、４２ ＤＣ ５１、５２ ドライバ ６１、６２ コンパレータ ７１ 信号加工手段 ７２ 信号復元手段 ８１、８２ Ｉ／Ｏ ９０ パフォーマンスボード ９１ デバイスソケット ９２ 被試験デバイス Ｂ１、Ｂ２ バッファ Ｂ３ インバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】半導体試験装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、被試験デバイスの
デジタルＩ／Ｏの試験範囲を拡大する付加回路を有する
半導体試験装置に関する。
デジタルＩ／Ｏの試験範囲を拡大する付加回路を有する
半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図２と、図３と
を参照して説明する。図２に示すように、半導体試験装
置の構成は、オペレーションのインタフェースとなるワ
ークステーション１と、試験信号の発生と試験をおこな
う各ユニットおよび装置の電源部とで構成する半導体試
験装置本体２と、被試験デバイスとのインタフェースと
なるテストヘッド３とで構成される。
を参照して説明する。図２に示すように、半導体試験装
置の構成は、オペレーションのインタフェースとなるワ
ークステーション１と、試験信号の発生と試験をおこな
う各ユニットおよび装置の電源部とで構成する半導体試
験装置本体２と、被試験デバイスとのインタフェースと
なるテストヘッド３とで構成される。
【０００３】そして、テストヘッド３において、パフォ
ーマンスボード９０に搭載されたデバイスソケット９１
と被試験デバイス９２のピンとをコンタクトし、試験信
号を印加または出力信号を受けて被試験デバイス９２を
試験している。
ーマンスボード９０に搭載されたデバイスソケット９１
と被試験デバイス９２のピンとをコンタクトし、試験信
号を印加または出力信号を受けて被試験デバイス９２を
試験している。
【０００４】次に、被試験デバイス９２のＩ／Ｏピンの
特性を試験する場合の、試験信号に関する要部回路図に
ついて以下説明する。例えば、図３に示すように、スイ
ッチＳａに接続されたチャンネルの電子回路の構成は、
ボルテージ・インプットのＶＩ２１と、フォーマット・
コントロールのＦＣ１１と、Ｉ／ＯコントロールのＩ／
Ｏ８１と、ボルテージ・アウトプットのＶＯ３１と、デ
ジタル・コンペアのＤＣ４１と、ドライバ５１と、コン
パレータ６１とで構成している。
特性を試験する場合の、試験信号に関する要部回路図に
ついて以下説明する。例えば、図３に示すように、スイ
ッチＳａに接続されたチャンネルの電子回路の構成は、
ボルテージ・インプットのＶＩ２１と、フォーマット・
コントロールのＦＣ１１と、Ｉ／ＯコントロールのＩ／
Ｏ８１と、ボルテージ・アウトプットのＶＯ３１と、デ
ジタル・コンペアのＤＣ４１と、ドライバ５１と、コン
パレータ６１とで構成している。
【０００５】そして、被試験デバイス９２のＩ／Ｏピン
に信号を印加して試験する場合の試験パターンはスイッ
チのＳａがオンの状態で、フォーマット・コントロール
のＦＣ１１で波形整形したデジタル信号をドライバ５１
に印加している。また、ドライバ５１でボルテージ・イ
ンプットのＶＩ２１に設定した振幅の電圧を出力して試
験信号として被試験デバイス９２に印加している。ここ
で、フォーマット・コントロール（Format Control）と
は、試験パターンの論理データとクロック信号とからパ
ルス幅と位相遅れを決めて整形した試験波形を出力する
回路である。また、ボルテージ・インプット（Voltage
Input ）とは、ドライバ５１で出力するデジタル信号の
ハイレベル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定
する回路である。
に信号を印加して試験する場合の試験パターンはスイッ
チのＳａがオンの状態で、フォーマット・コントロール
のＦＣ１１で波形整形したデジタル信号をドライバ５１
に印加している。また、ドライバ５１でボルテージ・イ
ンプットのＶＩ２１に設定した振幅の電圧を出力して試
験信号として被試験デバイス９２に印加している。ここ
で、フォーマット・コントロール（Format Control）と
は、試験パターンの論理データとクロック信号とからパ
ルス幅と位相遅れを決めて整形した試験波形を出力する
回路である。また、ボルテージ・インプット（Voltage
Input ）とは、ドライバ５１で出力するデジタル信号の
ハイレベル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定
する回路である。
【０００６】そして、被試験デバイス９２のＩ／Ｏピン
からの出力信号は、コンパレータ６１において、ボルテ
ージ・アウトプットのＶＯ３１に設定した電圧と比較し
てデジタル信号に変換して、その信号をデジタル・コン
ペアのＤＣ４１で期待値と論理比較して試験している。
ここで、ボルテージ・アウトプット（Voltage Output）
とは、コンパレータ６１で比較する入力信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。また、デジタル・コンペア（Digital Compare
）とは、コンパレータ６１での比較結果と期待値のデ
ータとを比較し、合否の判定をする回路である。
からの出力信号は、コンパレータ６１において、ボルテ
ージ・アウトプットのＶＯ３１に設定した電圧と比較し
てデジタル信号に変換して、その信号をデジタル・コン
ペアのＤＣ４１で期待値と論理比較して試験している。
ここで、ボルテージ・アウトプット（Voltage Output）
とは、コンパレータ６１で比較する入力信号のハイレベ
ル電圧（Ｈ）とローレベル電圧（Ｌ）とを設定する回路
である。また、デジタル・コンペア（Digital Compare
）とは、コンパレータ６１での比較結果と期待値のデ
ータとを比較し、合否の判定をする回路である。
【０００７】一方、コンパレータ６１で比較するモード
において、ドライバ５１の出力と被試験デバイス９２の
出力とがぶつかりあうので、比較モードのときはＩ／Ｏ
８１からＩ／Ｏコントロール信号で制御してドライバ５
１の出力を止めている。
において、ドライバ５１の出力と被試験デバイス９２の
出力とがぶつかりあうので、比較モードのときはＩ／Ｏ
８１からＩ／Ｏコントロール信号で制御してドライバ５
１の出力を止めている。
【０００８】一般に、ドライバ５１の出力電圧範囲は、
例えば−２Ｖ〜８Ｖが標準であるときに、さらにＬＣＤ
ドライバなどの試験に−４．５Ｖ〜１８Ｖの高電圧であ
るときにおいてもＩ／Ｏピンの特性が試験できるように
する必要がある。その場合、ドライバとコンパレータと
が共通に接続されているので、高電圧対応のＩ／Ｏチャ
ンネルの電子回路を独立して構成していた。
例えば−２Ｖ〜８Ｖが標準であるときに、さらにＬＣＤ
ドライバなどの試験に−４．５Ｖ〜１８Ｖの高電圧であ
るときにおいてもＩ／Ｏピンの特性が試験できるように
する必要がある。その場合、ドライバとコンパレータと
が共通に接続されているので、高電圧対応のＩ／Ｏチャ
ンネルの電子回路を独立して構成していた。
【０００９】例えば、図３に示すように、スイッチＳｂ
に接続されたチャンネルに高電圧のＩ／Ｏの電子回路を
構成する場合は、ボルテージ・インプットのＶＩ２２
と、フォーマット・コントロールのＦＣ１２と、Ｉ／Ｏ
コントロールのＩ／Ｏ８２と、ボルテージ・アウトプッ
トのＶＯ３２と、デジタル・コンペアのＤＣ４２と、ド
ライバ５２と、コンパレータ６２とを、それぞれ高電圧
対応として構成している。
に接続されたチャンネルに高電圧のＩ／Ｏの電子回路を
構成する場合は、ボルテージ・インプットのＶＩ２２
と、フォーマット・コントロールのＦＣ１２と、Ｉ／Ｏ
コントロールのＩ／Ｏ８２と、ボルテージ・アウトプッ
トのＶＯ３２と、デジタル・コンペアのＤＣ４２と、ド
ライバ５２と、コンパレータ６２とを、それぞれ高電圧
対応として構成している。
【００１０】従って、被試験デバイスのピン数が多くま
た高電圧が必要なピンが多い場合、例えば全２５６チャ
ンネルの内１２８チャンネルの電子回路に高電圧のＩ／
Ｏが必要なとき、半導体試験装置全体の規模が大きくな
ってしまう。
た高電圧が必要なピンが多い場合、例えば全２５６チャ
ンネルの内１２８チャンネルの電子回路に高電圧のＩ／
Ｏが必要なとき、半導体試験装置全体の規模が大きくな
ってしまう。
【００１１】
【発明が解決しようとする課題】上記説明のように、標
準の電圧範囲のチャンネルの他に高電圧のＩ／Ｏピンの
特性を試験する場合、半導体試験装置の規模が大きくな
り実用上の不便があった。そこで、本発明は、こうした
問題に鑑みなされたもので、その目的は、従来のＩ／Ｏ
ピンの特性を試験するチャンネルの電子回路を利用し、
試験範囲を拡大する付加回路を使用した半導体試験装置
を提供することにある。
準の電圧範囲のチャンネルの他に高電圧のＩ／Ｏピンの
特性を試験する場合、半導体試験装置の規模が大きくな
り実用上の不便があった。そこで、本発明は、こうした
問題に鑑みなされたもので、その目的は、従来のＩ／Ｏ
ピンの特性を試験するチャンネルの電子回路を利用し、
試験範囲を拡大する付加回路を使用した半導体試験装置
を提供することにある。
【００１２】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、ドライバ出力とコン
パレータ入力とが共通に接続されて、該ドライバ出力を
Ｉ／Ｏコントロール信号で制御して、Ｉ／Ｏピンを有す
る被試験デバイスを試験する半導体試験装置において、
前記ドライバ出力を増幅する信号加工手段と、前記被試
験デバイスのＩ／Ｏピンからの出力信号を減衰する信号
復元手段とを具備して、前記Ｉ／Ｏコントロール信号で
前記信号加工手段と前記信号復元手段とを切り換えてい
ることを特徴とした半導体試験装置を要旨としている。
るためになされた本発明の第１は、ドライバ出力とコン
パレータ入力とが共通に接続されて、該ドライバ出力を
Ｉ／Ｏコントロール信号で制御して、Ｉ／Ｏピンを有す
る被試験デバイスを試験する半導体試験装置において、
前記ドライバ出力を増幅する信号加工手段と、前記被試
験デバイスのＩ／Ｏピンからの出力信号を減衰する信号
復元手段とを具備して、前記Ｉ／Ｏコントロール信号で
前記信号加工手段と前記信号復元手段とを切り換えてい
ることを特徴とした半導体試験装置を要旨としている。
【００１３】また、上記目的を達成するためになされた
本発明の第２は、ドライバ出力を第１のスイッチと第２
のスイッチとを介して受けて、増幅して第１のバッファ
と第３のスイッチとを介して被試験デバイスのＩ／Ｏピ
ンに印加する信号加工手段と、該被試験デバイスのＩ／
Ｏピンからの出力信号を第２のバッファを介して受け
て、減衰させて第４のスイッチと前記第１のスイッチを
介して前記コンパレータへ出力する信号復元手段と、を
具備して、前記第２のスイッチと、第３のスイッチと、
第４のスイッチとは、前記Ｉ／Ｏコントロール信号で制
御している本発明の第１記載の半導体試験装置を要旨と
している。
本発明の第２は、ドライバ出力を第１のスイッチと第２
のスイッチとを介して受けて、増幅して第１のバッファ
と第３のスイッチとを介して被試験デバイスのＩ／Ｏピ
ンに印加する信号加工手段と、該被試験デバイスのＩ／
Ｏピンからの出力信号を第２のバッファを介して受け
て、減衰させて第４のスイッチと前記第１のスイッチを
介して前記コンパレータへ出力する信号復元手段と、を
具備して、前記第２のスイッチと、第３のスイッチと、
第４のスイッチとは、前記Ｉ／Ｏコントロール信号で制
御している本発明の第１記載の半導体試験装置を要旨と
している。
【００１４】さらに、上記目的を達成するためになされ
た本発明の第３は、信号加工手段と、信号復元手段とが
電圧レベルを変化できるレベルシフタである本発明の第
１または２記載の半導体試験装置。
た本発明の第３は、信号加工手段と、信号復元手段とが
電圧レベルを変化できるレベルシフタである本発明の第
１または２記載の半導体試験装置。
【００１５】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１６】
【実施例】本発明の実施例について、図１を参照して説
明する。構成は、図１に示すように、スイッチＳｂに接
続されたチャンネルに対して、付加回路により試験範囲
を拡大した構成となっている。図１の回路において、ス
イッチＳａをＯＮとし、スイッチＳ１をＯＦＦとした場
合、スイッチＳａに接続されたチャンネルは従来と同じ
となる。以下、スイッチＳｂに接続され高電圧Ｉ／Ｏの
付加回路について説明する。
明する。構成は、図１に示すように、スイッチＳｂに接
続されたチャンネルに対して、付加回路により試験範囲
を拡大した構成となっている。図１の回路において、ス
イッチＳａをＯＮとし、スイッチＳ１をＯＦＦとした場
合、スイッチＳａに接続されたチャンネルは従来と同じ
となる。以下、スイッチＳｂに接続され高電圧Ｉ／Ｏの
付加回路について説明する。
【００１７】付加回路の構成は、スイッチＳ１、Ｓ２、
Ｓ３、Ｓ４と、インバータＢ３と、高電圧のバッファＢ
１、Ｂ２と、信号加工手段７１と、信号復元手段７２と
で構成している。ここで、スイッチＳ１、Ｓ２、Ｓ３、
Ｓ４は高電圧の半導体スイッチ、または他のリードリレ
ー等のスイッチ手段でもよい。
Ｓ３、Ｓ４と、インバータＢ３と、高電圧のバッファＢ
１、Ｂ２と、信号加工手段７１と、信号復元手段７２と
で構成している。ここで、スイッチＳ１、Ｓ２、Ｓ３、
Ｓ４は高電圧の半導体スイッチ、または他のリードリレ
ー等のスイッチ手段でもよい。
【００１８】次に、本付加回路を使用する場合は、スイ
ッチＳａをＯＦＦとして、スイッチＳ１とスイッチＳｂ
とはＯＮとする。第１に、スイッチＳｂに接続された高
電圧Ｉ／Ｏピンに信号を印加するときは、Ｉ／Ｏ８１の
Ｉ／Ｏコントロール信号がイネーブル（HIGH）となるの
で、スイッチＳ２、Ｓ３はＯＮとなり、スイッチＳ４は
ＯＦＦとなる。
ッチＳａをＯＦＦとして、スイッチＳ１とスイッチＳｂ
とはＯＮとする。第１に、スイッチＳｂに接続された高
電圧Ｉ／Ｏピンに信号を印加するときは、Ｉ／Ｏ８１の
Ｉ／Ｏコントロール信号がイネーブル（HIGH）となるの
で、スイッチＳ２、Ｓ３はＯＮとなり、スイッチＳ４は
ＯＦＦとなる。
【００１９】従って、ドライバ５１の出力信号はスイッ
チＳ１、Ｓ２を介して、信号加工手段７１に入力され
る。尚、スイッチＳ２は、信号加工手段７１の入力イン
ピーダンスが充分高ければ省略してもよい。その信号加
工手段７１において、所望の倍率の電圧に増幅して出力
するか、または所望の電圧レベルにレベルシフトをおこ
なって出力してもよい。そして、その信号加工手段７１
の出力信号はバッファＢ１でバッファしたあとスイッチ
Ｓ３、Ｓｂを介して被試験デバイス９２の高電圧Ｉ／Ｏ
ピンに印加される。尚、バッファＢ１は、信号加工手段
７１のドライブ能力があれば省略してもよい。例えば、
ドライバ５１の出力レベル範囲が−２Ｖ〜８Ｖとして、
信号加工手段７１の増幅度を２．２５倍とすると、信号
加工手段７１によりその出力電圧範囲は−４．５Ｖ〜１
８Ｖの範囲に拡大される。
チＳ１、Ｓ２を介して、信号加工手段７１に入力され
る。尚、スイッチＳ２は、信号加工手段７１の入力イン
ピーダンスが充分高ければ省略してもよい。その信号加
工手段７１において、所望の倍率の電圧に増幅して出力
するか、または所望の電圧レベルにレベルシフトをおこ
なって出力してもよい。そして、その信号加工手段７１
の出力信号はバッファＢ１でバッファしたあとスイッチ
Ｓ３、Ｓｂを介して被試験デバイス９２の高電圧Ｉ／Ｏ
ピンに印加される。尚、バッファＢ１は、信号加工手段
７１のドライブ能力があれば省略してもよい。例えば、
ドライバ５１の出力レベル範囲が−２Ｖ〜８Ｖとして、
信号加工手段７１の増幅度を２．２５倍とすると、信号
加工手段７１によりその出力電圧範囲は−４．５Ｖ〜１
８Ｖの範囲に拡大される。
【００２０】第２に、被試験デバイス９２の高電圧Ｉ／
Ｏピンの出力を比較するときは、Ｉ／Ｏ８１のＩ／Ｏコ
ントロール信号がディセーブル（LOW ）となるので、ス
イッチＳ２、Ｓ３はＯＦＦとなり、インバータＢ３でＩ
／Ｏコントロール信号が反転するのでスイッチＳ４はＯ
Ｎとなる。
Ｏピンの出力を比較するときは、Ｉ／Ｏ８１のＩ／Ｏコ
ントロール信号がディセーブル（LOW ）となるので、ス
イッチＳ２、Ｓ３はＯＦＦとなり、インバータＢ３でＩ
／Ｏコントロール信号が反転するのでスイッチＳ４はＯ
Ｎとなる。
【００２１】従って、被試験デバイス９２の高電圧Ｉ／
Ｏピンの高電圧出力信号はスイッチＳｂと、バッファＢ
２を介して信号復元手段７２に入力される。そして、信
号復元手段７２において、例えば抵抗分割により所望の
電圧に減衰して出力し、または所望の電圧レベルにレベ
ルシフトをおこなう。また、その信号復元手段７２の出
力信号はスイッチＳ４、Ｓ１を介してコンパレータ６１
に入力され比較電圧と比較をおこなう。例えば、コンパ
レータ６１の比較範囲のレベル範囲が−２Ｖ〜８Ｖとし
て、被試験デバイス９２の高電圧Ｉ／Ｏピンの出力信号
の比較レベル範囲が−４．５Ｖ〜１８Ｖとした場合、信
号復元手段７２の減衰度を１／２．２５とすると、付加
回路によりその比較電圧範囲は−２Ｖ〜８Ｖの範囲に減
衰され従来のコンパレータ６１の比較範囲のレベルと同
じになる。
Ｏピンの高電圧出力信号はスイッチＳｂと、バッファＢ
２を介して信号復元手段７２に入力される。そして、信
号復元手段７２において、例えば抵抗分割により所望の
電圧に減衰して出力し、または所望の電圧レベルにレベ
ルシフトをおこなう。また、その信号復元手段７２の出
力信号はスイッチＳ４、Ｓ１を介してコンパレータ６１
に入力され比較電圧と比較をおこなう。例えば、コンパ
レータ６１の比較範囲のレベル範囲が−２Ｖ〜８Ｖとし
て、被試験デバイス９２の高電圧Ｉ／Ｏピンの出力信号
の比較レベル範囲が−４．５Ｖ〜１８Ｖとした場合、信
号復元手段７２の減衰度を１／２．２５とすると、付加
回路によりその比較電圧範囲は−２Ｖ〜８Ｖの範囲に減
衰され従来のコンパレータ６１の比較範囲のレベルと同
じになる。
【００２２】ところで、本実施例では、スイッチＳｂに
接続された１つのチャンネルの回路について実施した例
で説明したが、必要なチャンネル数に応じて付加回路を
設けることにより、従来のチャンネルを切り換えて所望
のチャンネルで高電圧Ｉ／Ｏピンのチャンネルとして実
現できる。また、本実施例ではスイッチＳａをＯＮに
し、スイッチＳ１をＯＦＦとすることで従来の高電圧で
ないＩ／Ｏピンを有する被試験デバイスの高速な試験も
できる。
接続された１つのチャンネルの回路について実施した例
で説明したが、必要なチャンネル数に応じて付加回路を
設けることにより、従来のチャンネルを切り換えて所望
のチャンネルで高電圧Ｉ／Ｏピンのチャンネルとして実
現できる。また、本実施例ではスイッチＳａをＯＮに
し、スイッチＳ１をＯＦＦとすることで従来の高電圧で
ないＩ／Ｏピンを有する被試験デバイスの高速な試験も
できる。
【００２３】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
従来のドライバとコンパレータとが接続された信号を利
用して、部品の少ない付加回路のみで所望の信号に増幅
または減衰して被試験デバイスの高電圧Ｉ／Ｏピンの特
性が試験できるので、省スペース、低消費電力の半導体
試験装置を実現できる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
従来のドライバとコンパレータとが接続された信号を利
用して、部品の少ない付加回路のみで所望の信号に増幅
または減衰して被試験デバイスの高電圧Ｉ／Ｏピンの特
性が試験できるので、省スペース、低消費電力の半導体
試験装置を実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の付加回路を使用した半導体試験装置の
回路図である。
回路図である。
【図２】半導体試験装置の構成図である。
【図３】従来の高電圧用のＩ／Ｏピン試験用のブロック
図である。
図である。
【符号の説明】 １ ワークステーション ２ 半導体試験装置本体 ３ テストヘッド １１、１２ ＦＣ ２１、２２ ＶＩ ３１、３２ ＶＯ ４１、４２ ＤＣ ５１、５２ ドライバ ６１、６２ コンパレータ ７１ 信号加工手段 ７２ 信号復元手段 ８１、８２ Ｉ／Ｏ ９０ パフォーマンスボード ９１ デバイスソケット ９２ 被試験デバイス Ｂ１、Ｂ２ バッファ Ｂ３ インバータ
Claims (3)
- 【請求項１】 ドライバ出力とコンパレータ入力とが共
通に接続されて、該ドライバ出力をＩ／Ｏコントロール
信号で制御して、被試験デバイスのＩ／Ｏピンを試験す
る半導体試験装置において、 前記ドライバ出力を増幅する信号加工手段と、 前記被試験デバイスのＩ／Ｏピンの出力信号を減衰する
信号復元手段とを具備して、前記Ｉ／Ｏコントロール信
号で前記信号加工手段と前記信号復元手段とに与える信
号を切り換えていることを特徴とした半導体試験装置。 - 【請求項２】 ドライバ出力を第１のスイッチと第２の
スイッチとを介して受けて、増幅して第１のバッファと
第３のスイッチとを介して被試験デバイスのＩ／Ｏピン
に出力する信号加工手段と、 該被試験デバイスのＩ／Ｏピンの出力信号を第２のバッ
ファを介して受けて、減衰させて第４のスイッチと前記
第１のスイッチを介して前記コンパレータへ出力する信
号復元手段と、 を具備して、前記第２のスイッチと、第３のスイッチ
と、第４のスイッチとは、前記Ｉ／Ｏコントロール信号
で制御している請求項１記載の半導体試験装置。 - 【請求項３】 信号加工手段と、信号復元手段とが電圧
レベルを変化できるレベルシフタである請求項１または
２記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036573A JPH10232266A (ja) | 1997-02-20 | 1997-02-20 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036573A JPH10232266A (ja) | 1997-02-20 | 1997-02-20 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232266A true JPH10232266A (ja) | 1998-09-02 |
Family
ID=12473520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036573A Withdrawn JPH10232266A (ja) | 1997-02-20 | 1997-02-20 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10232266A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007205793A (ja) * | 2006-01-31 | 2007-08-16 | Advantest Corp | 測定装置、試験装置、及び測定方法 |
| US7450453B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving bit line sense amplifier thereof |
| US8704527B2 (en) | 2009-06-02 | 2014-04-22 | Advantest Corporation | Comparison judgment circuit |
-
1997
- 1997-02-20 JP JP9036573A patent/JPH10232266A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450453B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving bit line sense amplifier thereof |
| JP2007205793A (ja) * | 2006-01-31 | 2007-08-16 | Advantest Corp | 測定装置、試験装置、及び測定方法 |
| JP4644132B2 (ja) * | 2006-01-31 | 2011-03-02 | 株式会社アドバンテスト | 測定装置、試験装置、及び測定方法 |
| US8704527B2 (en) | 2009-06-02 | 2014-04-22 | Advantest Corporation | Comparison judgment circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |