JPH0989987A - Ｖｌｓｉテストシステム用ピンエレクトロニクス回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＶＬＳＩテストシステムにおけるＤＵＴとの
Ｉ／Ｏにおいて、ドライバをオン・オフしても電源電流
がほぼ一定で、動作が安定したピンエレクトロニクス回
路を提供する。 【解決手段】 この発明は、ドライバ１５とコンパレー
タ１６とプログラマブルロード回路１７に加えて、ドラ
イバ１５がディセーブル時のバイアス電流Ｉ₃ をＰＬ回
路１７の電流として用い、ドライバ１５の電流とＰＬ回
路１７の電流を共通化させるバイアス電流補償回路２０
を設ける構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＶＬＳＩテストシ
ステムにおける被測定デバイス（以下「ＤＵＴ」とい
う）とのＩ／Ｏ (Input/Output) であるピンエレクトロ
ニクス回路、特にドライバ及びプログラマブルロード回
路に関する。

【０００２】

【従来の技術】大規模集積回路（以下、「ＶＬＳＩ」と
いう）はピン数が２５６ピン、５１２ピンから１０００
ピンを越えるようになってきた。このＶＬＳＩを試験す
るＶＬＳＩテストシステムはＤＵＴの各ピンに対応して
ドライバ、コンパレータ及びプログラマブルロード回路
の１組のＩ／Ｏを有している。つまり、５１２ピン用の
ＶＬＳＩテストシステムのピンエレクトロニクス回路に
は５１２組のドライバ、コンパレータ及びプログラマブ
ルロード回路のＩ／Ｏを有し、これらが１つのテストヘ
ッドに組み込まれている。

【０００３】図５に、ＶＬＳＩテストシステムにおける
ＤＵＴ１０とピンエレクトロニクス回路の１組のＩ／Ｏ
１４とのブロックダイアグラムを示す。ＤＵＴ１０の各
ピンは１組のＩ／Ｏ１４と対応し、ＤＵＴ１０の入力ピ
ンにはドライバ１５からのテスト信号を入力し、出力ピ
ンからはコンパレータ１６に応答信号を出力する。

【０００４】コンパレータ１６は電圧比較器であり期待
値と比較するが、入力電流は零であるので、ＤＵＴ１０
の出力ピンが負荷電流を送出するピンであるときには、
その定格負荷電流を取り込む回路が必要となる。そこ
で、この定格負荷電流を一種の可変定電流源であるプロ
グラマブルロード回路（以下「ＰＬ回路」という）１７
が取り込んでいる。ＰＬ回路１７はコンパレータ１６と
対になって動作するのであるが、コンパレータ１６が動
作するのはドライバ１５が動作しないときであるので、
図５に示すように、ＰＬ回路１７はパターン発生器１２
からの信号がドライバ１５が非動作である信号を受けて
動作させるようにしている。

【０００５】図６に従来のドライバ１５とＰＬ回路１７
の概略図を示す。ドライバ１５はＤＲＥ（ドライバ・イ
ネーブル）信号で動作可能となるが、同時にＰＬ回路１
７はＤＲＥ信号の否定信号を受けて非動作となる。そし
て図５に示すように、ドライバ１５はパターン発生器１
２からのパターン信号で駆動し、ＤＵＴ１０にテスト信
号の電流電圧を送出する。

【０００６】一方、ドライバ１５がディセーブル状態
（非動作状態）になるとＰＬ回路１７が動作するが、Ｐ
Ｌ回路１７にもＰＬＥ（ＰＬ回路イネーブル）信号があ
りイネーブル（動作）状態、ディセーブル（非動作）状
態とに選択することができる。ＤＵＴ１０の出力が、抵
抗負荷を必要とするか、定電流負荷を必要とするか、の
状況によるからである。また、ＰＬ回路１７の引き込み
電流値はＩ_{4 set} 電流とＩ_{5 set} 電流で制御する。

【０００７】図７に、図６の回路図を示す。回路は、±
電源のプラス電位Ｖ_CCとマイナス電位Ｖ_EEとアース電位
とで駆動する。ドライバ１５は前半の電流Ｉ₁ とＩ₂ で
駆動するＤＥＲ制御部と、後半のバイアス電流Ｉ₃ で駆
動する電流電圧出力部とで構成されている。この電流Ｉ
₁ とＩ₂ は共に電圧がＶ_CCとＶ_EE間とで動作しており常
に一定電流であるが、バイアス電流Ｉ₃ は負荷側に電流
を流すか流さないかのＤＲＥ（ドライバ・イネーブル）
の駆動状況により一定値と零値の２値の状態となる。つ
まり、動作時は一定バイアス電流Ｉ₃ であるが、非動作
時は零である。

【０００８】一方、ＰＬ回路１７はＤＵＴ１０の定格出
力電流を吸い込むものであるから、ＤＵＴ１０の規格及
びテスト条件によりその吸い込み電流値Ｉ₄ 及びＩ₅ は
異なってくる。そこで吸い込み電流値は、Ｉ_{4 set}及び
Ｉ_{5 set}の設定電流値でもってＤＵＴ１０からの出力電
流を引き込むが、ＤＵＴ１０あるいはそれぞれの出力ピ
ンにより引き込み電流値が異なっている。

【０００９】このようにして、ドライバ１５及びＰＬ回
路１７はそれぞれ独自に電源電流を用いているので、そ
の都度全電流値が変化する。図８にその状況を示す。Ｄ
ＲＥのイネーブル、ディセーブル、Ｄ_r Ｖ_in、それにＰ
ＬＥによってテストヘッドのＩ／Ｏ１４の電流が流れる
が、Ｉ₄ とＩ₅ の電流値が大きく変化すると、その全電
流は大きく上下にシフトしている。

【００１０】

【発明が解決しようとする課題】前述のように、テスト
ヘッドに配置されているＩ／Ｏ１４の電流がテスト条件
によって異なってくる。ＤＵＴ１０のピン数が数十ピン
と少ないときには特に問題とならなかったが、段々と多
数ピンとなり、例えば５１２組のＩ／Ｏ１４になると電
源電流の変化は数十アンペアとなり、数百Ｗ（ワット）
の変動になってきた。従って状況によりテストヘッドの
温度変化が大きくなり、回路動作が安定しなくなってき
た。また、電流を供給する電源容量のマージンの設計に
も問題が生じてきた。

【００１１】ＤＵＴ１０のピン数が益々多数になり千ピ
ンを越えるとき、この電流変動を最小にし、常に一定近
くし、しかも電源容量を最小にする必要がある。この発
明は、ドライバが駆動しても駆動しなくとも、Ｉ／Ｏ１
４の電流Ｉ（Ｖ_CC）及びＩ（Ｖ_EE）の変化を最小限に
し、しかも従来より少なくするものである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、この発明はＤＲＥ信号によりドライバのバイアス電
流Ｉ₃ の断（ディセーブル）時に同量の電流Ｉ_3aを引き
込むバイアス電流補償回路を設けて、この電流Ｉ_3aをＰ
Ｌ回路用の電流として用いるものである。従って、ＶＬ
ＳＩテストシステムのＩ／Ｏの電流値は一定となり、テ
ストヘッドの消費電力は常に一定となり、温度も一定と
なる。

【００１３】請求項１の発明は、従来のドライバ、コン
パレータ及びＰＬ回路に加えて、上記のドライバの電流
とＰＬ回路の電流を共通化したバイアス電流補償回路を
設けたものである。

【００１４】請求項２の発明は、請求項１の発明のバイ
アス電流補償回路をより具現化した一例であって、バイ
アス電流補償回路はドライバの出力電流であるバイアス
電流が零になるときに同値のＰＬ回路用電流を生成する
ものである。

【００１５】

【発明の実施の形態】以下にこの発明の実施の形態を実
施例と共に詳細に説明する。

【００１６】

【実施例】図１にこの発明の一実施例のブロックダイア
グラムを、図２にその回路図を、図３に電流波形図を、
図４に他の実施例の回路図を示す。ここで、図５、図
６、図７の部分と対応する部分には同一符号を付す。先
ず、図１について説明する。図１は従来のブロックダイ
アグラム図６に対してバイアス電流補償回路２０を設け
て、このバイアス電流補償回路２０からＰＬ回路１７用
の電流を引き出しているブロックダイアグラムである。

【００１７】図２は図１の回路図であり、図７の従来回
路図と対応している。ドライバ１５の回路とＰＬ回路１
７との間にバイアス電流補償回路２０が構成されてい
る。図２について説明する。ドライバ１５はイネーブル
状態では出力トランジスタＱ_out1とＱ_out2にバイアス電
流Ｉ₃ が流れている。このドライバ１５をディセーブル
状態にすると、Ｑ_out1とＱ_out2は共にカットオフするた
めに、バイアス電流Ｉ₃ は、０ｍＡになる。

【００１８】そこでディセーブル状態では、バイアス補
償回路２０にて、Ｉ₃ ＝Ｉ_3a＝Ｉ_3bを生成して、電源電
流を一定にさせる。この回路を追加すると、Ｉ_1aとＩ_2a
の電流が増える。そこでＩ_1aとＩ_2aとは十分に小さな値
にして、Ｑ₅ とＱ₆ 及びＱ₈とＱ₉ のカレントミラー回
路でＩ_1aをＩ_3aに、Ｉ_2aをＩ_3bへと増幅する。

【００１９】更に、Ｉ_3aとＩ_3bとをＰＬ回路用の電流と
して使用することにより、全回路の消費電力を低くする
ことができる。つまり、バイアス電流Ｉ₃ のオン・オフ
電流の補償のみでなく、補償した電流Ｉ_3aとＩ_3bとを再
利用するものである。

【００２０】電流Ｉ_3aとＩ₄ との関係について説明す
る。Ｉ_3bとＩ₅ との関係も全く同じであるので、これは
省略する。Ｑ₆ により発生した定電流Ｉ_3aは、ほとんど
がＰＬ回路１７の電流（Ｉ₄ ＋Ｉ_4a）となり、残りの電
流｛Ｉ_3a−（Ｉ₄ ＋Ｉ_4a）｝はＱ₇ のエミッタ電流（Ｉ
_eQ7 ）として GNDに流れ込む。また、ＰＬ回路１７のオ
ン・オフはトランジスタＱ₁₀とＱ₁₁とで行う。そしてス
イッチ回路電流（Ｉ_4a）をカレントミラー回路Ｑ₁₂／Ｑ
₁₃で増幅してプログラマブルロード電流Ｉ₄ を得る。

【００２１】この回路の電流波形図を図３に示す。図３
ＡはＰＬＥがオフのときの波形図であり、図３ＢはＰＬ
Ｅがオンのときの波形図である。ｃ、ｄに示すように、
電流のシフトがほとんど無くなっている。

【００２２】（他の実施例）図４に他の実施例を示す。
図４は図２の回路動作を更に安定化するために、若干の
回路を付加したものである。つまりＰＬ回路１７のノー
ド（Ａ）及び（Ｂ）の電位が低下するのを防ぐためのト
ランジスタＱ₁₈とＱ₁₉とを付加し、更にＱ₇とＱ₁₀のト
ランジスタのエミッタ電流が０ｍＡになることを防ぐた
めにバイアス用抵抗Ｒ_XHとＲ_XLとを付加したものであ
る。これらを付加することにより、図２の回路動作はさ
らに安定化する。

【００２３】

【発明の効果】以上詳細に説明したように、この発明
は、ＶＬＳＩテストシステムにおけるＤＵＴ１０とのＩ
／Ｏ１４のピンエレクトロニクス回路において、ドライ
バ１５がオン・オフしても電源電流の変化がほとんど無
く、安定に動作する。

【００２４】従って、ＤＵＴ１０のピン数が千ピン以上
と益々多くなっている現在、ピンエレクトロニクス回路
を安定に動作させるには必ず必要になってくる回路であ
り、その技術的効果は大である。

【図面の簡単な説明】

【図１】この発明の一実施例のブロックダイアグラムで
ある。

【図２】図１の回路図である。

【図３】図１の各部の電流波形図である。

【図４】この発明の他の実施例の回路図である。

【図５】この発明が用いられるＶＬＳＩテストシステム
のＩ／Ｏのブロックダイアグラムである。

【図６】従来のドライバとＰＬ回路の概略図である。

【図７】図６の回路図である。

【図８】図７の電流波形図である。

【符号の説明】

１０ ＤＵＴ（被測定デバイス） １２ パターン発生器 １３ パターン比較器 １４ Ｉ／Ｏ (Input/Output) １５ ドライバ １６ コンパレータ １７ ＰＬ回路（プログラマブルロード回路） ２０ バイアス電流補償回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＶＬＳＩを試験するＶＬＳＩテストシス
   テムにおけるＤＵＴ（１０）とのＩ／Ｏ（１４）におい
   て、 ＤＵＴ（１０）の入力ピンに定格電流電圧のテスト信号
   を与えるドライバ（１５）と、 ＤＵＴ（１０）の出力ピンからの出力電圧を期待値と比
   較するコンパレータ（１６）と、 ＤＵＴ（１０）の出力ピンからの定格出力電流を上記コ
   ンパレータ（１６）と対になって引き込むＰＬ回路（１
   ７）と、 上記ドライバ（１５）のディセーブル時のバイアス電流
   （Ｉ₃ ）を上記ＰＬ回路（１７）の電流として用い、ド
   ライバ（１５）の電流とＰＬ回路（１７）の電流を共通
   化させるバイアス電流補償回路（２０）と、 を具備することを特徴とするＶＬＳＩテストシステム用
   ピンエレクトロニクス回路。
2. 【請求項２】 バイアス電流補償回路（２０）は、ドラ
   イバ（１５）のＤＲＥ信号を受けて、ドライバ（１５）
   の出力部電流であるバイアス電流（Ｉ₃ ）が零になると
   き、上記バイアス電流（Ｉ₃ ）値と同じ値のＰＬ回路用
   電流（Ｉ₄ ＋Ｉ_4a）を生成するバイアス電流補償回路
   （２０）であることを特徴とする請求項１記載のＶＬＳ
   Ｉテストシステム用ピンエレクトロニクス回路。