WO2010113213A1 - 位相調整回路の自己試験装置及び方法 - Google Patents

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WO2010113213A1
WO2010113213A1 PCT/JP2009/001506 JP2009001506W WO2010113213A1 WO 2010113213 A1 WO2010113213 A1 WO 2010113213A1 JP 2009001506 W JP2009001506 W JP 2009001506W WO 2010113213 A1 WO2010113213 A1 WO 2010113213A1
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WO
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adjustment
phase adjustment
phase
pattern signal
circuit
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PCT/JP2009/001506
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English (en)
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中山浩志
市宮淳次
伊藤大介
糸澤慎太郎
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富士通株式会社
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/09—Magnetoresistive devices
    • G01R33/098—Magnetoresistive devices comprising tunnel junctions, e.g. tunnel magnetoresistance sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/3181—Functional testing
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    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
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    • G01R33/09—Magnetoresistive devices
    • G01R33/093—Magnetoresistive devices using multilayer structures, e.g. giant magnetoresistance sensors

Definitions

  • the present invention relates to a phase adjustment circuit technology mounted on a large scale integrated circuit (LSI: Large Scale Integrated-cirguit) or the like.
  • LSI Large Scale Integrated-cirguit
  • FIG. 1 is a diagram showing a configuration example of a general computer system.
  • System board (System Board: SB) 101 (# 0 to # 7), input / output unit (Input Output Unit: IOU) 102 (# 0 to # 7), memory system interconnect (Memory System Interconnect) 104, management board (Management Board) 110.
  • the system board 101 is a board on which the CPU 106 and the memory 107 are mounted.
  • the input / output unit 102 is a board on which input / output devices such as a PCI card 108 and a hard disk 109 are mounted.
  • the memory system interconnect 104 is a board that connects the system board 101 and the input / output unit 102 to each other.
  • the management board 110 is a board on which a controller 111 that performs system control is mounted.
  • the system board 101, the input / output unit 102, and the memory system interconnect 104 are equipped with a control LSI called a chip set 103.
  • the LSIs are connected to each other and transmit / receive data.
  • the chip set 103 is equipped with a transmission / reception circuit 105.
  • FIG. 2 shows, for example, a conventional configuration between a transmission unit of the first transmission / reception circuit 105 in the chip set 103 on the system board 101 side and a reception unit of the second transmission / reception circuit 105 in the chip set 103 on the memory system interconnect 104 side.
  • the chip set 103 related to the transmission unit of the transmission / reception circuit 105 is referred to as a transmission LSI 201
  • the chip set 103 related to the reception unit is referred to as a reception LSI 202
  • the transmission LSI 201 and the reception LSI 202 are connected by a clock line 213 and data lines 214 (# 1 to #N).
  • the transmission LSI 201 includes a phase-locked (PLL) circuit 203, a clock output circuit 204, a data output circuit 207 (# 1 to #N), a data selection circuit 206 (# 1 to #N), a pattern generation circuit 211, A transmission unit control circuit 208 is included.
  • PLL phase-locked
  • the data selection circuits 206 select the transmission data 205 (# 1 to #N) or the training pattern 212 according to the data selection signal 209, respectively.
  • the pattern generation circuit 211 in FIG. 2 selects a training pattern 212 according to the pattern selection signal 210.
  • “10” is used as the adjustment pattern 301
  • “11” is used as the end pattern 302.
  • the training pattern 212 is a data string determined in advance between the transmission / reception LSIs 201 and 202, and is used to adjust the clock to the center of the data waveform window during training (hereinafter referred to as phase adjustment).
  • the transmission unit control circuit 208 When initialization is necessary due to system power-on or reset, the transmission unit control circuit 208 starts training in response to a training start instruction 228 from the external controller 227. In addition, during operation of the system, the transmission unit control circuit 208 periodically performs training using an internal timer.
  • the receiving LSI 202 in FIG. 2 includes a clock input circuit 215, data input circuits 216 (# 1 to #N), clock adjustment circuits 223 (# 1 to #N), clock adjustment control circuits 221 (# 1 to #N), patterns A detection circuit 218 (# 1 to #N) and a reception unit control circuit 226 are included.
  • the clock adjustment circuit 223 in FIG. 2 includes a delay line 401 and a decoder 402.
  • the amount of delay of the delay line 401 is controlled by changing the load capacity according to the phase adjustment setting value (hereinafter referred to as TAP value) 222 from the clock adjustment control circuit 221, and the phase of the input clock is changed.
  • TAP value phase adjustment setting value
  • the delay amount of 32 steps can be set by controlling on / off of the switches SW0 to SW30 according to the TAP value 222.
  • the clock adjustment control circuit 221 (# 1 to #N) in FIG. 2 includes a TAP value generation circuit, an upper limit value register 604, and a TAP control circuit 606, a selector 602, and a latch 603. A lower limit register 605 and the like. From the adjustment pattern detection result 219 from the pattern detection circuit 218 (FIG. 2) when the phase adjustment operation is started by the signal of the clock adjustment instruction 220 from the receiver control circuit 226 in FIG. 2 and the TAP value 222 is increased or decreased, A TAP value 222 that is the center of the data waveform window is calculated.
  • FIG. 7 is an operation flowchart showing the above-described phase adjustment operation executed by the TAP control circuit 606.
  • the TAP control circuit 606 causes the selector 602 to select the TAP center value 601 (16) by the TAP value selection signal 607 (step S701).
  • the TAP center value 601 is set in the latch 603 and output as the TAP value 222.
  • the TAP control circuit 606 determines the adjustment pattern detection result 219 from the pattern detection circuit 218 (FIG. 2) (step S702). If the adjustment pattern detection result 219 indicates OK, the clock is currently in the data waveform window. From here, first, the TAP lower limit value which is the left end of the data waveform window is searched. In other words, the TAP control circuit 606 sequentially increments the TAP value 222 by ⁇ 1 by the subtracter before the selector 602 (step S703), causes the selector 602 to select the result and sequentially set the result in the latch 603. 222 is decreased. The TAP control circuit 606 repeats the operation of determining the adjustment pattern detection result 219 until the result indicates NG (repetition of steps S703 ⁇ S704 ⁇ S703).
  • the TAP control circuit 606 returns the TAP value 222 by +1 by the adder before the selector 602 (step S705), causes the selector 602 to select the result, and sequentially sets it in the latch 603.
  • the TAP control circuit 606 sets the TAP value 222 set in the latch 603 by the TAP value set signal 608 as the TAP lower limit value in the lower limit value register 605 (step S706).
  • the TAP control circuit 606 causes the selector 602 to select the TAP center value 601 by the TAP value selection signal 607 (step S707).
  • the TAP center value 601 is set in the latch 603 and output as the TAP value 222.
  • the TAP control circuit 606 sequentially increments the TAP value 222 by +1 with the adder before the selector 602 (step S708), causes the selector 602 to select the result and sequentially set the result in the latch 603, thereby causing the TAP value 222 to be set. Will increase.
  • the TAP control circuit 606 repeats the operation of determining the adjustment pattern detection result 219 until the result indicates OK (repetition of steps S708 ⁇ S709 ⁇ S708).
  • the TAP control circuit 606 sets the TAP value 222 currently set in the latch 603 in the lower limit value register 605 as the TAP lower limit value by the TAP value set signal 608 (step S710). ).
  • step S707 or S710 the TAP upper limit value that is the right end of the data waveform window is searched. That is, the TAP control circuit 606 sequentially increments the TAP value 222 by +1 with the adder before the selector 602 (step S711), causes the selector 602 to select the result and sequentially set the result in the latch 603. Will increase.
  • the TAP control circuit 606 repeats the operation of determining the adjustment pattern detection result 219 until the result indicates NG (repetition of steps S711 ⁇ S712 ⁇ S711).
  • the TAP control circuit 606 returns the TAP value 222 by ⁇ 1 by the subtracter before the selector 602 (step S713), causes the selector 602 to select the result, and sequentially stores it in the latch 603. Let it set.
  • the TAP control circuit 606 sets the TAP value 222 set in the latch 603 in the upper limit register 604 as the TAP upper limit value by the TAP value set signal 608 (step S714).
  • the TAP upper limit value is obtained in the upper limit register 604 and the TAP lower limit value is obtained in the lower limit register 605 as described above
  • the average value of the TAP upper limit value and the TAP lower limit value is calculated. Is selected and set in the latch 603.
  • the TAP value 222 is set to the center value of the data waveform window (step S715), and the phase adjustment operation by the TAP control circuit 606 ends.
  • the pattern detection circuit 218 (# 1 to #N) of FIG. 2 includes comparators 801 and 802.
  • the adjustment pattern detection result 219 is notified when “10” data is received as the reception data 217 (see FIG. 2), and the end pattern detection result 225 is notified when “11” data is received.
  • the reception unit control circuit 226 receives the clock adjustment instruction 220 to the clock adjustment control circuit 221 (see FIG. 6).
  • the reception unit control circuit 226 starts training in response to an instruction from the external controller 227.
  • the receiving unit control circuit 226 periodically performs training using an internal timer. In this case, the reception unit control circuit 226 outputs the clock adjustment instruction 220 during a period until the pattern detection circuit 218 (# 1 to #N) notifies the end pattern detection result 225 (see FIG. 8).
  • a phase adjustment operation in the above-described conventional connection configuration example of the transmission LSI 201 and the reception LSI 202 will be described.
  • a clock is aligned with the center of the data waveform window to ensure a margin, and data is transferred to the flip-flops of the data input circuits 216 (# 1 to #N) of the reception LSI 202.
  • the clock phase adjustment for this is performed using a training pattern 212 determined in advance between the transmission LSI 201 and the reception LSI 202.
  • the training pattern 212 output from the pattern generation circuit 211 is selected by the data selection circuit 206 (# 1 to #N) and output from the data output circuit 207 (# 1 to #N). .
  • the adjusted clock 224 from the clock adjustment circuit 223 (# 1 to #N) is changed while the TAP value 222 (# 1 to #N) is changed by the clock adjustment control circuit 221 (# 1 to #N). Based on (# 1 to #N), the training pattern 212 is received as received data 217 (# 1 to #N).
  • the TAP control circuits 606 calculates the TAP value 222 (# 1 to #N) located at the center of the data waveform window based on the operation flowchart of FIG. 7 described above.
  • FIG. 9 is an operation flowchart showing overall control of the phase adjustment operation executed by the external controller 227, transmission LSI 201, and reception LSI 202 (FIG. 2).
  • the controller 227 outputs a training start instruction 228 to the transmission unit control circuit 208 in the transmission LSI 201 and the reception unit control circuit 226 in the reception LSI 202.
  • the transmission unit control circuit 208 outputs the pattern selection signal 210 to the pattern generation circuit 211.
  • the pattern generation circuit 211 having the configuration of FIG. 3 outputs the adjustment pattern 301 as the training pattern 212.
  • the adjustment pattern 301 is selected by the data selection circuit 206 (# 1 to #N) by the data selection signal 209 from the transmission unit control circuit 208 and transmitted (step S901).
  • the reception unit control circuit 226 After the reception unit control circuit 226 receives the training start instruction 228 from the controller 227, the reception unit control circuit 226 outputs the clock adjustment instruction 220 to the clock adjustment control circuits 221 (# 1 to #N). .
  • the clock phase adjustment operation is executed by the above-described phase adjustment operation (see FIG. 7) by the clock adjustment control circuits 221 (# 1 to #N) (step S902).
  • the transmission unit control circuit 208 waits until a predetermined adjustment time expires (step S903).
  • the adjustment time expires and the determination result in step S903 is YES, the adjustment end is completed.
  • the designated pattern selection signal 210 is output.
  • the pattern generation circuit 211 having the configuration of FIG. 3 outputs the end pattern 302 as the training pattern 212.
  • This end pattern 302 is selected by the data selection circuit 206 (# 1 to #N) by the data selection signal 209 from the transmission unit control circuit 208 and transmitted (step S904).
  • the transmission unit control circuit 208 initializes a timer (not shown) in the transmission unit control circuit 208 (step S905).
  • the end pattern 302 is detected by the pattern detection circuits 218 (# 1 to #N), and the reception unit control circuit 226 is notified of the end pattern detection result 225, so that the clock adjustment control is performed from the reception unit control circuit 226.
  • the clock adjustment instruction 220 to the circuits 221 (# 1 to #N) ends.
  • the reception unit control circuit 226 initializes a timer (not shown) in the reception unit control circuit 226 when the end pattern detection result 225 is notified from any of the pattern detection circuits 218 (# 1 to #N). (Step S905).
  • step S906 the timer expires (repeat of steps S906 ⁇ S907 ⁇ S906).
  • step S907 the determination in step S907 is YES
  • control returns to step S901
  • the adjustment pattern 301 is output again, and the phase adjustment process is performed.
  • the phase adjustment process is periodically executed.
  • FIG. 10 is an operation timing chart showing an example of operation timing of a conventional phase adjustment operation.
  • the pattern generation circuit 211 selects the adjustment pattern 301 (see FIG. 3). As a result, a repeating pattern of 010101... Is transmitted and received.
  • FIG. 10A shows waveforms of the clock input circuit 215 and the data input circuits 216 (# 1 to #N) on the reception LSI 202 side. It is assumed that the data “1” is received at the rising edge of the clock, the data “0” is received at the down edge, and the received data [1: 0] becomes “10”.
  • FIG. 10B shows a case where the clock input is advanced a little by the clock adjustment circuit 223. Data “1” is received at the rising edge of the clock, and data “0” is received at the falling edge, which matches the expected value. As a result, the adjustment pattern detection result 219 output from the pattern detection circuit 218 is OK.
  • FIG. 10C shows a case where the clock input is further advanced by the clock adjustment circuit 223.
  • the clock rising edge comes before data “1”, and data “0” is received.
  • the down edge receives data “1” and does not match the expected value.
  • the adjustment pattern detection result 219 output from the pattern detection circuit 218 is NG.
  • FIG. 10D shows a case where the clock input is delayed by the clock adjustment circuit 223. Data '0' is received because the rising edge of the clock is later than data '1'. Similarly, the down edge receives data “1” and does not match the expected value. As a result, the adjustment pattern detection result 219 output from the pattern detection circuit 218 is NG.
  • FIG. 10E shows the phase adjustment result.
  • the clock adjustment circuit 223 changes the phase of the clock by changing the TAP value 222 by the phase adjustment operation in the clock adjustment control circuit 221 described above. Compared with expected value. As a result, coincidence (OK) and non-coincidence (NG) are found for each phase. Based on this result, the TAP value 222 serving as the center of the data waveform window is calculated by the phase adjustment operation in the clock adjustment control circuit 221 described above.
  • the conventional clock phase adjustment operation includes the pattern generation circuit 211 in the LSI, the pattern detection circuits 218 (# 1 to #N), the clock adjustment control circuit 221 (# 1 to #N), and the clock adjustment. This is automatically performed by the circuit 223 (# 1 to #N).
  • This automatic adjustment function is indispensable for the stable operation of the transmission LSI 201 and the reception LSI 202.
  • the operation may be adjusted so that the operation is optimized as much as possible and operate without any problem. is there.
  • JP 2001-67242 A JP 2001-67242 A
  • the problem to be solved is to make it very easy to detect and analyze faults that are difficult to detect and have low reproducibility by adding a simple configuration to the phase adjustment circuit.
  • the present invention inputs an adjustment pattern signal to an electronic circuit and changes the phase adjustment setting value as a phase adjustment setting value for changing the phase of a clock for operating the electronic circuit while detecting the adjustment pattern signal in a stepwise manner.
  • the phase adjustment operation it is realized as a self-test device or method for a phase adjustment circuit that adjusts the phase of a clock.
  • the device has the following configuration when realized as a device.
  • the signal inverting unit inverts the adjustment pattern signal.
  • the adjustment result acquisition unit adjusts the first phase adjustment setting value obtained when the phase adjustment operation is executed without inverting the adjustment pattern signal, and the first detection count of the adjustment pattern signal at the time of execution.
  • the adjusted second phase adjustment setting value obtained when the phase adjustment operation is executed with the adjustment pattern signal inverted by the signal inverting unit, and the second detection count of the adjustment pattern signal at the time of execution To get.
  • the phase adjustment operation test unit tests the operation state of the phase adjustment operation based on the first and second phase adjustment setting values obtained by the adjustment result acquisition unit and the first and second detection counts of the adjustment pattern. To do.
  • a failure of the clock adjustment circuit (phase adjustment circuit) in the LSI is difficult to detect and the cause is difficult to identify because of low reproducibility.
  • failure detection and analysis can be performed very easily. As a result, it is possible to detect the problem at an early stage and greatly reduce the time required for investigating the cause of the problem. For example, at the time of LSI manufacture, defective products can be eliminated by an LSI unit test using a tester. Further, it is possible to prevent a failure by diagnosing whether there is a failure before the operation when the system is operated. In addition, when a failure occurs during system operation, it is possible to instantly determine whether or not the failure is caused by the phase adjustment circuit by performing a diagnosis again.
  • FIG. 2 is a diagram illustrating an example of a connection configuration between a transmission LSI 201 and a reception LSI 202.
  • FIG. It is a figure which shows the structural example of a pattern generation circuit. It is a figure which shows the structural example of a clock adjustment circuit. It is a figure which shows the data operation
  • phase adjustment result (when normal) of the phase adjustment circuit in the embodiment. It is a figure which shows the phase adjustment circuit characteristic example (in the case of abnormality) in embodiment. It is a figure which shows the operation timing chart example (in the case of abnormality) of the phase adjustment circuit in embodiment. It is an example of the phase adjustment result of the phase adjustment circuit in the embodiment (when abnormal). It is a block diagram which shows embodiment of a LSI unit test.
  • FIG. 11 is a configuration diagram of an embodiment of a connection configuration of a transmission LSI and a reception LSI.
  • a system to which this configuration is applied is a part of the transmission / reception circuit 105 in the chip set 103 in the computer system shown in FIG. 1 as in the case of the prior art.
  • inverting circuits 1101 (signal inverting units) for inverting the received data 217 (# 1 to #N) are added to the receiving LSI 202, respectively.
  • the inversion circuits 1101 (# 1 to #N) can be realized with a simple circuit configuration using an inverter A and a selector B, as shown in FIG.
  • the selector B inverts the reception data 217 (# 1 to #N) or the reception data 217 (# 1 to #N) that is not inverted by the inverter A during the phase adjustment operation by the clock adjustment control circuit 1102 (# 1 to #N). Then, any of the data obtained is selected and output to the subsequent stage.
  • the selector B operates based on an input data selection signal 1103 (# 1 to #N) from the clock adjustment control circuit 1102 (# 1 to #N).
  • the clock adjustment control circuit 1102 (# 1 to #N) has a different configuration from the clock adjustment control circuit 221 (# 1 to #N) of FIG. Further, the external controller 1105 and the reception unit control circuit 1107 have functions obtained by expanding the functions of the controller 227 and the reception unit control circuit 226 in FIG.
  • FIG. 12 is a circuit configuration diagram of the clock adjustment control circuit 1102 of FIG. 11 in the embodiment.
  • FIG. 12 the same reference numerals are given to circuit portions that perform the same processing as in the case of the conventional clock adjustment control circuit 221 shown in FIG.
  • a test circuit 1201 adjustment result acquisition unit
  • a new TAP control circuit 1205 performs overall control.
  • the test circuit 1201 has an adjustment result holding register 1204 that holds the result of the phase adjustment operation.
  • the contents of the adjustment result holding register 1204 can be read as the adjustment result 1104 by the external controller 1105 (see FIG. 11).
  • the test circuit 1201 has a pattern detection counter 1203. This circuit includes a selector S and a latch L. This function will be described later.
  • FIG. 13 is an operation flowchart showing the control operation of the TAP control circuit 1205.
  • the TAP control circuit 1205 determines whether or not the current mode is the test mode based on the test mode signal 1108 input from the reception unit control circuit 1107 (step S1301).
  • the test mode is a mode for checking whether or not the clock adjustment circuits 223 (# 1 to #N) in FIG. 11 are operating normally. Whether or not the test mode is set is set in the reception unit control circuit 1107 by the control signal 1106 from the external controller 227. Based on this, the test mode signal 1108 (# 1 to #N) is supplied from the receiver control circuit 1107 to the clock adjustment control circuit 221 (# 1 to #N).
  • the TAP control circuit 1205 outputs the input data selection signal 1103 that causes the selector B of the inverting circuit 1101 in FIG. 11 to select the reception data 217 that has not been inverted. (Step S1302).
  • FIG. 14 is an operation flowchart showing the phase adjustment operation in step S1303.
  • a series of processing from step S702 to S715 is the same as a series of processing from step S702 to S715 shown in FIG.
  • the process of step S702 of FIG. 7 is included in the process of step S1401 of FIG.
  • the same phase adjustment operation as in the prior art is executed. That is, the TAP upper limit value and the TAP lower limit value are calculated while the TAP value 222 is sequentially changed, and the TAP upper limit value is set in the upper limit register 604 and the TAP lower limit value is set in the lower limit register 605. Thereafter, an average value of the TAP upper limit value and the TAP lower limit value is calculated, and the result is selected by the selector 602 and set in the latch 603. As a result, the TAP value 222 is set to the center value of the data waveform window. The description of this operation has been described above with reference to FIG.
  • the TAP control circuit 1205 first outputs the input data selection signal 1103 that causes the selector B of the inverting circuit 1101 in FIG. 11 to select the reception data 217 that has not been inverted. (Step S1304). Then, the TAP control circuit 1205 executes the phase adjustment operation shown in the operation flowchart of FIG. 14 (step S1305), and holds the first execution result in the internal adjustment result holding register 1204 (FIG. 12) (step S1305). S1306).
  • the TAP control circuit 1205 outputs an input data selection signal 1103 that causes the selector B of the inverting circuit 1101 in FIG. 11 to select the received data obtained by inverting the received data 217 by the inverter A (step S1307). Then, the TAP control circuit 1205 executes the phase adjustment operation shown in the operation flowchart of FIG. 14 (step S1308), and holds the second execution result in the internal adjustment result holding register 1204 (step S1309).
  • step S1401 of FIG. 14 the TAP control circuit 1205 causes the selector S of the pattern detection counter 1203 to select the initial value 1202 (0) by the counter value selection signal 1206. As a result, the initial value 0 is set in the latch L of the pattern detection counter 1203.
  • the TAP control circuit 1205 determines in step S704, S709, or S712 that the adjustment pattern detection result 219 from the pattern detection circuit 218 (FIG. 11) indicates OK. If so, it operates as follows. In other words, the TAP control circuit 1205 causes the selector S of the pattern detection counter 1203 to select a value obtained by adding +1 to the pattern detection counter value set in the latch L by the adder before the selector S in response to the counter value selection signal 1206. . As a result, the pattern detection counter value obtained by adding 1 to the previous counter value is set in the latch L of the pattern detection counter 1203. That is, each time the TAP value 222 is changed and an adjustment pattern is detected, the pattern detection counter 1203 counts the number of adjustment pattern detections based on the change of the TAP value 222 as a pattern detection counter value.
  • step S1306 the TAP control circuit 1205 sets the value of the latch L of the pattern detection counter 1203 in a register that holds the number of detections (first time) in the adjustment result holding register 1204 by the adjustment result set signal 1207 in FIG. To do. Further, the TAP control circuit 1205 uses the adjustment result set signal 1207 as a register that holds the TAP value 222 obtained in the latch 603 of the TAP value generation circuit in the adjustment result holding register 1204 that holds the TAP value (first time). set. That is, the adjustment result holding register 1204 holds the number of adjustment pattern detections based on the change in the TAP value 222 and the final adjusted TAP value 222 in the first phase adjustment operation performed without the reception data 217 being inverted. Is done.
  • the TAP control circuit 1205 stores the value of the latch L of the pattern detection counter 1203 in the adjustment result holding register 1204 according to the adjustment result set signal 1207 in FIG. Set to. Also, the TAP control circuit 1205 uses the adjustment result set signal 1207 as a register for holding the TAP value 222 obtained in the latch 603 of the TAP value generation circuit in the adjustment result holding register 1204 for holding the TAP value (second time). set. That is, the adjustment result detection register 1204 holds the adjustment pattern detection count based on the change of the TAP value 222 and the final adjusted TAP value 222 in the second phase adjustment operation executed by inverting the received data 217. Is done.
  • FIG. 15 is an operation flowchart showing the overall control of the phase adjustment operation and failure analysis executed by the external controller 1105 (FIG. 11).
  • the controller 1105 operates as a phase adjustment operation test unit.
  • step S1501 in FIG. 15 is NO, so that a series of processing from step S901 to S907 in FIG. 15 is executed.
  • step S1501 of FIG. 15 determines from the adjustment result holding register 1204 of the clock adjustment control circuit 1102 (# 1 to #N). In the first and second phase adjustment operations, the number of adjustment pattern detections based on the change of the TAP value 222 and the finally adjusted TAP values 222 are read (step S1502).
  • the controller 1105 performs failure analysis in the following two stages using each value read in step S1502.
  • the controller 1105 analyzes the TAP value (step S1503). That is, if the absolute value of (first TAP value result ⁇ second TAP value result) is in the range of 6 to 10, the controller 1105 operates the clock adjustment circuit 223 (# 1 to #N) normally. Judge that Since the polarity of the adjustment pattern 301 (see FIG. 3) obtained as the reception data 217 is inverted at the first time and the second time, it is ideal that the respective phase adjustment results are shifted by a half cycle.
  • the difference between the first time and the second time is ideally shifted by a half cycle, that is, 8 taps.
  • the phase adjustment result may vary by about ⁇ 1 tap, it is determined to be normal if the difference between the first and second TAP values is, for example, 6 to 10 taps.
  • Step S1506 determines that the clock adjustment circuit 223 is not operating correctly and is faulty.
  • the delay amount of the delay line 401 see FIG. 4
  • the delay amount changes greatly or does not change at all. can be considered.
  • the controller 1105 analyzes the number of adjustment pattern detections (step S1504). That is, if the absolute value of (the first detection number result ⁇ the second detection number result) is in the range of 0 to 4, the controller 1105 operates the clock adjustment circuit 223 (# 1 to #N) normally. Judge that Since the polarity of the adjustment pattern 301 (see FIG. 3) obtained as the reception data 217 is inverted at the first time and the second time, it is ideal that the respective phase adjustment results are shifted by a half cycle. Since the width of the data waveform window is the same, the number of detections of the adjustment pattern detected during the phase adjustment operation should be the same for the first time and the second time. However, since the result of the number of detections may vary by about one tap at both ends of the data waveform window, if the difference between the first and second TAP values is 0 to 4, for example, it is determined to be normal.
  • the controller 1105 determines that the clock adjustment circuit 223 is operating correctly and is normal (step S1505).
  • Step S1504 determines that the clock adjustment circuit 223 is not operating correctly and is faulty.
  • the failure there may be a case where the change steps of the delay amount of the delay line 401 (see FIG. 4) in the clock adjustment circuit 223 are not equal.
  • the clock is set at a position shifted from the center of the data waveform window, which may cause a transmission error depending on environmental conditions.
  • the range value used for normality determination in each of the above-described steps S1503 and S1504 does not mean that it must be this value, but is an example. It is determined in consideration of various variation factors (for example, manufacturing variation, variation due to voltage / temperature change, duty ratio of data waveform / clock waveform, etc.). It may be a range value with a margin so that a non-defective product is not erroneously determined as a defective product.
  • steps S1503 and S1504 are performed for both determinations because the failure detection accuracy is improved, only one of the determinations may be performed because only one of them can be detected.
  • FIGS. 16 is a diagram illustrating a phase adjustment circuit characteristic example showing the relationship between the TAP value 222 and the phase delay amount of the clock
  • FIG. 17 is a diagram illustrating an example of an operation timing chart
  • FIG. 18 is a result of the first and second phase adjustments. It is a figure which shows an example.
  • the phase adjustment is normally performed, as shown in FIG. 16, when the TAP value 222 is changed, the change in the delay amount of the delay line 401 (FIG. 4) monotonously increases, and ideal characteristics are obtained. .
  • the adjustment pattern 301 is not inverted, and the timing is as shown in FIG.
  • the clock waveform before phase adjustment is shown in FIG.
  • a circle indicates that an adjustment pattern has been detected
  • a cross indicates that an adjustment pattern has not been detected.
  • the finally obtained clock waveform after phase adjustment is as shown in FIG.
  • the adjustment pattern 301 is inverted, and the timing is as shown in FIG.
  • the clock waveform before phase adjustment is shown in FIG.
  • the finally obtained clock waveform after phase adjustment is as shown in FIG.
  • the absolute value of the difference between the first and second TAP value final adjustment values is 8, which is in the range of 6-10. Therefore it becomes normal.
  • the absolute value of the difference between the first and second adjustment pattern detections is 0, which is normal because it is within the range of 0 to 4. From the above, it is determined that the phase adjustment is normally performed.
  • FIGS. 19 is a diagram illustrating a phase adjustment circuit characteristic example showing the relationship between the TAP value 222 and the phase delay amount of the clock
  • FIG. 20 is a diagram illustrating an example of an operation timing chart
  • FIG. 21 is a result of the first and second phase adjustments. It is a figure which shows an example.
  • the adjustment pattern 301 is not inverted, and the timing is as shown in FIG.
  • the clock waveform before phase adjustment is shown in FIG.
  • the TAP value 222 increases.
  • the TAP value is 21 to 24
  • the phase does not change due to a failure. Therefore, when the TAP value exceeds 26 (see FIG. 17B), the TAP value becomes 26.
  • the finally obtained clock waveform after phase adjustment is as shown in FIG.
  • the adjustment pattern 301 is inverted, and the timing is as shown in FIG.
  • the clock waveform before phase adjustment is shown in FIG.
  • the TAP value 222 increases.
  • the finally obtained clock waveform after phase adjustment is as shown in FIG.
  • the absolute value of the difference between the first and second TAP values is 9 and is in the range of 6-10. Therefore it becomes normal.
  • the absolute value of the difference between the first and second adjustment pattern detection times is 6 which is greatly deviated and exceeds the range of 0 to 4, so that an abnormality is detected. From the above, it is determined that the phase adjustment is abnormal.
  • a failure of the clock adjustment circuit (phase adjustment circuit) in the LSI is difficult to detect and the cause is difficult to identify because of low reproducibility.
  • detection and analysis of a failure can be performed very easily. As a result, it is possible to detect the problem at an early stage and greatly reduce the time required for investigating the cause of the problem. For example, at the time of LSI manufacture, defective products can be eliminated by an LSI unit test using a tester. Further, it is possible to prevent a failure in advance by diagnosing whether there is a failure in the LSI before operation during system operation. In addition, when a failure occurs during system operation, it is possible to instantly determine whether or not the failure is caused by the phase adjustment circuit by performing a diagnosis again.
  • FIG. 22 is a configuration diagram showing an embodiment of the LSI unit test using the transmission LSI and the reception LSI according to the above-described embodiment.
  • an LSI tester 2201 and a test board 2202 are connected via a transmission LSI 2203 and a test target LSI 2204, and the controller 2205 has a configuration for controlling the transmission LSI 2203 and the test target LSI 2204.
  • the same configuration as that in FIG. 11 is mounted on the transmission / reception circuit 2206 in the transmission LSI 2203 and the test target LSI 2204.
  • the controller 2205 corresponds to the controller 1105 in FIG.
  • the LSI tester tests whether the product is good or defective when the LSI is manufactured, but the system of the embodiment as shown in FIG. 22 allows the LSI tester to know the characteristics of the clock adjustment circuit (phase adjustment circuit). Good products can be eliminated.

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Abstract

　反転回路は、受信データとして入力される調整パターン信号を反転させる。クロック調整制御回路は、調整パターン信号を反転させない状態でクロック調整回路に対して位相調整動作を実行させた場合に得られる調整された第１のタップ値とその実行時における調整パターン信号の第１の検出回数と、調整パターン信号を反転回路にて反転させた状態で位相調整動作を実行させた場合に得られる調整された第２のタップ値とその実行時における調整パターン信号の第２の検出回数を取得する。コントローラは、クロック調整制御回路にて得られる第１及び第２のタップ値と、調整パターンの第１及び第２の検出回数とに基づいて、位相調整動作の動作状態を試験する。

Description

位相調整回路の自己試験装置及び方法
　大規模集積回路（ＬＳＩ：Large Scale Integrated-cirguit）等に搭載される位相調整回路技術に関する。
　図１は、一般的なコンピュータシステムの構成例を示した図である。システムボード（System Board：SB）１０１（＃０～＃７）、入出力ユニット（Input Output Unit：IOU）１０２（＃０～＃７）、メモリシステムインターコネクト（Memory System Interconnect）１０４、マネジメントボード（Management Board）１１０から構成される。システムボード１０１は、ＣＰＵ１０６、メモリ１０７を搭載するボードである。入出力ユニット１０２は、ＰＣＩカード１０８、ハードディスク１０９等の入出力装置を搭載するボードである。メモリシステムインターコネクト１０４は、システムボード１０１と入出力ユニット１０２を相互に接続するボードである。マネジメントボード１１０は、システム制御を行なうコントローラ１１１を搭載するボードである。
　システムボード１０１、入出力ユニット１０２、メモリシステムインターコネクト１０４には、チップセット１０３と呼ばれる制御用のＬＳＩが搭載されている。ＬＳＩ間は相互に接続されておりデータの送受信が行われる。このために、チップセット１０３は、送受信回路１０５を搭載している。
　図２は、例えば、システムボード１０１側チップセット１０３内の第１の送受信回路１０５の送信部と、メモリシステムインターコネクト１０４側チップセット１０３内の第２の送受信回路１０５の受信部の間の、従来の接続構成例を示す図である（以下、送受信回路１０５の送信部に係るチップセット１０３を送信ＬＳＩ２０１、受信部に係るチップセット１０３を受信ＬＳＩ２０２と呼ぶ）。送信ＬＳＩ２０１と受信ＬＳＩ２０２間は、クロック線２１３とデータ線２１４（＃１～＃Ｎ）で接続される。
　送信ＬＳＩ２０１は、位相同期（ＰＬＬ：Phase Locked Loop）回路２０３、クロック出力回路２０４、データ出力回路２０７（＃１～＃Ｎ）、データ選択回路２０６（＃１～＃Ｎ）、パターン生成回路２１１、送信部制御回路２０８を含む。
　データ選択回路２０６（＃１～＃Ｎ）はそれぞれ、データ選択信号２０９に従い、送信データ２０５（＃１～＃Ｎ）又はトレーニングパターン２１２を選択する。
　図３に示すように、図２のパターン生成回路２１１は、パターン選択信号２１０に従い、トレーニングパターン２１２を選択する。この例では、'10'を調整パターン３０１、'11'を終了パターン３０２として用いる。トレーニングパターン２１２は、送受信ＬＳＩ２０１、２０２間で予め決められたデータ列で、トレーニング時にデータ波形窓の中心にクロックを合わせる（以下、位相調整）ために使用される。
　図２の送信部制御回路２０８は、データ選択回路２０６やパターン生成回路２１１の制御を行う。システムの電源オンやリセットなどで初期化が必要な場合は、送信部制御回路２０８は、外部のコントローラ２２７からのトレーニング開始指示２２８でトレーニングを開始する。また、システムの運用中は、送信部制御回路２０８は、内部に持つタイマを使って定期的にトレーニングを行う。
　図２の受信ＬＳＩ２０２は、クロック入力回路２１５、データ入力回路２１６（＃１～＃Ｎ）、クロック調整回路２２３（＃１～＃Ｎ）、クロック調整制御回路２２１（＃１～＃Ｎ）、パターン検出回路２１８（＃１～＃Ｎ）、受信部制御回路２２６を含む。
　図４に示すように、図２のクロック調整回路２２３は、ディレイライン４０１とデコーダ４０２から構成される。この回路では、クロック調整制御回路２２１からの位相調整設定値（以下、ＴＡＰ値）２２２に応じて負荷容量が変化することで、ディレイライン４０１の遅延量が制御され、入力クロックの位相を変化させる。この例では、図５に示されるように、ＴＡＰ値２２２に応じてスイッチＳＷ０からＳＷ３０までのオンオフが制御されることによって、３２段階の遅延量が設定可能である。
　図６に示すように、図２のクロック調整制御回路２２１（＃１～＃Ｎ）は、ＴＡＰ制御回路６０６と、セレクタ６０２及びラッチ６０３とで構成されるＴＡＰ値生成回路、上限値レジスタ６０４及び下限値レジスタ６０５等を含む。図２の受信部制御回路２２６からのクロック調整指示２２０の信号で位相調整動作が開始され、ＴＡＰ値２２２を増減させた時のパターン検出回路２１８（図２）からの調整パターン検出結果２１９から、データ波形窓の中心となるＴＡＰ値２２２が算出される。
　図７は、ＴＡＰ制御回路６０６により実行される上述の位相調整動作を示す動作フローチャートである。
　まず、ＴＡＰ制御回路６０６は、ＴＡＰ値選択信号６０７により、セレクタ６０２に、ＴＡＰ中心値６０１（１６）を選択させる（ステップＳ７０１）。このＴＡＰ中心値６０１は、ラッチ６０３にセットされてＴＡＰ値２２２として出力される。
　次に、ＴＡＰ制御回路６０６は、パターン検出回路２１８（図２）からの調整パターン検出結果２１９を判定する（ステップＳ７０２）。
　調整パターン検出結果２１９がＯＫを示すならば、クロックは現在、データ波形窓内にある。ここからまず、データ波形窓の左端であるＴＡＰ下限値が探索される。即ち、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の減算器で順次－１ずつしながら（ステップＳ７０３）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を減少させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＮＧを示すまで繰り返す（ステップＳ７０３→Ｓ７０４→Ｓ７０３の繰返し）。
　調整パターン検出結果２１９がＮＧとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で＋１だけ戻して（ステップＳ７０５）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせる。
　そして、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、ラッチ６０３にセットされた上記ＴＡＰ値２２２を、ＴＡＰ下限値として下限値レジスタ６０５にセットする（ステップＳ７０６）。
　その後、ＴＡＰ制御回路６０６は、ＴＡＰ値選択信号６０７により、セレクタ６０２に、ＴＡＰ中心値６０１を選択させる（ステップＳ７０７）。このＴＡＰ中心値６０１は、ラッチ６０３にセットされてＴＡＰ値２２２として出力される。
　一方、ステップＳ７０２の判定において調整パターン検出結果２１９がＮＧを示しているならば、クロックは現在、データ波形窓外にある。そこで、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で順次＋１ずつしながら（ステップＳ７０８）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を増加させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＯＫを示すまで繰り返す（ステップＳ７０８→Ｓ７０９→Ｓ７０８の繰返し）。
　調整パターン検出結果２１９がＯＫとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、現時点でラッチ６０３にセットされるＴＡＰ値２２２を、ＴＡＰ下限値として下限値レジスタ６０５にセットする（ステップＳ７１０）。
　続いて、ステップＳ７０７又はＳ７１０の後、データ波形窓の右端であるＴＡＰ上限値が探索される。即ち、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の加算器で順次＋１ずつしながら（ステップＳ７１１）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせることにより、ＴＡＰ値２２２を増加させてゆく。そして、ＴＡＰ制御回路６０６は、調整パターン検出結果２１９を判定する動作を、その結果がＮＧを示すまで繰り返す（ステップＳ７１１→Ｓ７１２→Ｓ７１１の繰返し）。
　調整パターン検出結果２１９がＮＧとなると、ＴＡＰ制御回路６０６は、ＴＡＰ値２２２をセレクタ６０２手前の減算器で－１だけ戻して（ステップＳ７１３）、その結果をセレクタ６０２に選択させてラッチ６０３に順次セットさせる。
　そして、ＴＡＰ制御回路６０６は、ＴＡＰ値セット信号６０８によって、ラッチ６０３にセットされた上記ＴＡＰ値２２２を、ＴＡＰ上限値として上限値レジスタ６０４にセットする（ステップＳ７１４）。
　以上のようにしてＴＡＰ上限値が上限値レジスタ６０４に、ＴＡＰ下限値が下限値レジスタ６０５にそれぞれ得られた後、ＴＡＰ上限値とＴＡＰ下限値の平均値が計算され、その結果が、セレクタ６０２で選択されてラッチ６０３にセットされる。この結果、ＴＡＰ値２２２が、データ波形窓の中心値に設定され（以上、ステップＳ７１５）、ＴＡＰ制御回路６０６による位相調整動作が終了する。
　図８に示すように、図２のパターン検出回路２１８（＃１～＃Ｎ）は、コンパレータ８０１、８０２から構成される。この例では、受信データ２１７（図２参照）として'10'データが受信された場合は調整パターン検出結果２１９、'11'データが受信された場合は終了パターン検出結果２２５が通知される。
　図２の受信部制御回路２２６は、クロック調整制御回路２２１（図６参照）にクロック調整指示２２０を出力する。システムの電源オンやリセットなどで初期化が必要な場合は、受信部制御回路２２６は、外部のコントローラ２２７の指示でトレーニングを開始する。また、システムの運用中は、受信部制御回路２２６は、内部に持つタイマを使って定期的にトレーニングをおこなう。この場合、受信部制御回路２２６は、パターン検出回路２１８（＃１～＃Ｎ）が、終了パターン検出結果２２５（図８参照）を通知するまでの期間で、上記クロック調整指示２２０を出力する。
　上述した送信ＬＳＩ２０１と受信ＬＳＩ２０２の従来の接続構成例における位相調整動作について説明する。
　送信ＬＳＩ２０１と受信ＬＳＩ２０２間のデータ伝送では、マージンを確保するために、データ波形窓の中心にクロックが合わせられて、受信ＬＳＩ２０２のデータ入力回路２１６（＃１～＃Ｎ）のフリップフロップにデータが入力される必要がある。このためのクロックの位相調整は、送信ＬＳＩ２０１と受信ＬＳＩ２０２間で予め決められたトレーニングパターン２１２を使って行われる。そのために、送信ＬＳＩ２０１では、パターン生成回路２１１から出力されるトレーニングパターン２１２が、データ選択回路２０６（＃１～＃Ｎ）で選択されてデータ出力回路２０７（＃１～＃Ｎ）から出力される。受信ＬＳＩ２０２では、クロック調整制御回路２２１（＃１～＃Ｎ）にてＴＡＰ値２２２（＃１～＃Ｎ）が変更されながら、クロック調整回路２２３（＃１～＃Ｎ）からの調整後クロック２２４（＃１～＃Ｎ）に基づいて、トレーニングパターン２１２が受信データ２１７（＃１～＃Ｎ）として受信される。そして、パターン検出回路２１８（＃１～＃Ｎ）からの調整パターン検出結果２１９（＃１～＃Ｎ）に基づいて、クロック調整制御回路２２１（＃１～＃Ｎ）内のＴＡＰ制御回路６０６（図６）が、前述した図７の動作フローチャートに基づいて、データ波形窓の中心に位置するＴＡＰ値２２２（＃１～＃Ｎ）を算出する。
　図９は、外部のコントローラ２２７、送信ＬＳＩ２０１及び受信ＬＳＩ２０２（図２）によって実行される位相調整動作の全体的な制御を示す動作フローチャートである。
　まず、コントローラ２２７は、送信ＬＳＩ２０１内の送信部制御回路２０８及び受信ＬＳＩ２０２内の受信部制御回路２２６に、トレーニング開始指示２２８を出力する。この結果、送信部制御回路２０８がパターン生成回路２１１に、パターン選択信号２１０を出力する。この結果、図３の構成を有するパターン生成回路２１１が、トレーニングパターン２１２として、調整パターン３０１を出力する。この調整パターン３０１は、送信部制御回路２０８からのデータ選択信号２０９によってデータ選択回路２０６（＃１～＃Ｎ）で選択され、送信される（以上、ステップＳ９０１）。
　受信ＬＳＩ２０２では、受信部制御回路２２６が、コントローラ２２７からトレーニング開始指示２２８を受信した後、受信部制御回路２２６からクロック調整制御回路２２１（＃１～＃Ｎ）に、クロック調整指示２２０を出力する。この結果、クロック調整制御回路２２１（＃１～＃Ｎ）による前述した位相調整動作（図７参照）によって、クロックの位相調整動作が実行される（ステップＳ９０２）。
　送信ＬＳＩ２０１では、送信部制御回路２０８が、予め決められた調整時間が満了するまでの間待ち（ステップＳ９０３）、調整時間が満了してステップＳ９０３の判定結果がＹＥＳとなる場合に、調整終了を指示するパターン選択信号２１０を出力する。この結果、図３の構成を有するパターン生成回路２１１が、トレーニングパターン２１２として終了パターン３０２を出力する。この終了パターン３０２は、送信部制御回路２０８からのデータ選択信号２０９によってデータ選択回路２０６（＃１～＃Ｎ）で選択され、送信される（ステップＳ９０４）。また、送信部制御回路２０８は、終了パターン３０２を送信する時に、送信部制御回路２０８内にある特に図示しないタイマを初期化する（ステップＳ９０５）。
　受信ＬＳＩ２０２では、終了パターン３０２がパターン検出回路２１８（＃１～＃Ｎ）で検出され、受信部制御回路２２６に終了パターン検出結果２２５が通知されることにより、受信部制御回路２２６からクロック調整制御回路２２１（＃１～＃Ｎ）へのクロック調整指示２２０が終了する。また、受信部制御回路２２６は、パターン検出回路２１８（＃１～＃Ｎ）のいずれかから終了パターン検出結果２２５が通知された時に、受信部制御回路２２６内にある特に図示しないタイマを初期化する（ステップＳ９０５）。
　その後、タイマが満了するまでの間、データ伝送の通常運用が実施される（ステップＳ９０６→Ｓ９０７→Ｓ９０６の繰返し）。
　タイマが満了してステップＳ９０７の判定がＹＥＳとなると、ステップＳ９０１に制御が戻り、再び調整パターン３０１の出力が行われて位相調整の処理が行われる。この結果、定期的に位相調整処理が実行されることになる。
　図１０は、従来の位相調整動作の動作タイミング例を示す動作タイミングチャートである。
　トレーニング時はパターン生成回路２１１で調整パターン３０１（図３参照）が選択される。この結果、010101…の繰り返しパターンが送受信される。
　図１０（ａ）は、受信ＬＳＩ２０２側のクロック入力回路２１５及びデータ入力回路２１６（＃１～＃Ｎ）の波形である。クロックのアップエッジでデータ'1'が、ダウンエッジでデータ'0'が受信されて、受信データ[1:0]が’10’となるのが期待値とする。
　図１０（ｂ）は、クロック入力をクロック調整回路２２３で少し進めた場合である。クロックのアップエッジでデータ'1'が、ダウンエッジでデータ'0'が受信されており、期待値と一致している。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＯＫとなる。
　図１０（ｃ）は、クロック入力をクロック調整回路２２３で更に進めた場合である。クロックのアップエッジがデータ'1'よりも前になってしまいデータ'0'を受信している。同様に、ダウンエッジはデータ'1'を受信しており、期待値と不一致となる。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＮＧとなる。
　図１０（ｄ）は、クロック入力をクロック調整回路２２３で遅らせた場合である。クロックのアップエッジがデータ'1'より後になってしまいデータ'0'を受信している。同様に、ダウンエッジはデータ'1'を受信しており、期待値と不一致となる。この結果、パターン検出回路２１８が出力する調整パターン検出結果２１９はＮＧとなる。
　図１０（ｅ）は、位相調整結果である。図１０（ａ）～（ｄ）のように前述のクロック調整制御回路２２１での位相調整動作によるＴＡＰ値２２２の変更により、クロック調整回路２２３でクロックの位相が変更させられながら、受信データ２１７が期待値と比較される。この結果、各位相について一致（ＯＫ）、不一致（ＮＧ）が判明する。この結果に基づいて、前述したクロック調整制御回路２２１での位相調整動作により、データ波形窓の中心となるＴＡＰ値２２２が算出される。
　上述のように、従来のクロック位相の調整動作は、ＬＳＩ内のパターン生成回路２１１、パターン検出回路２１８（＃１～＃Ｎ）、クロック調整制御回路２２１（＃１～＃Ｎ）、及びクロック調整回路２２３（＃１～＃Ｎ）等によって自動で行われている。この自動調整機能は、送信ＬＳＩ２０１及び受信ＬＳＩ２０２を安定に動作させるために欠かせない構成である。しかし、例えばクロック調整回路２２３内の図４に示されるディレイライン４０１やその制御回路４０２等に故障があったとしても、動作ができるだけ最適となるように調整されて問題なく動作してしまう場合がある。
　この場合、一見問題なく動作していても、電圧・温度・周波数・クロック／データ線長などの条件が変化すると、急に動作不良となることがある。このような故障は検出しにくく、また再現性が低いため原因の特定が困難であるという問題がある。特に、図１に示されるようなコンピュータシステムに組み込まれた状態では、故障を検出するのが困難である。
　本出願に関連する従来技術として、下記先行技術文献が開示されている。
特開２００１－６７２４２号公報
　解決しようとする課題は、位相調整回路において、簡単な構成の付加だけで、検出しにくく再現性の低い故障の検出及び解析を極めて容易にすることにある。
　本発明は、電子回路に調整パターン信号を入力するとともに、その調整パターン信号を検出しながら電子回路を動作させるクロックの位相を変化させる位相調整設定値としての位相調整設定値を段階的に変化させる位相調整動作を実行することにより、クロックの位相調整を行う位相調整回路の自己試験装置又は方法として実現され、例えば装置として実現される場合に以下の構成を有する。
　信号反転部は、調整パターン信号を反転させる。
　調整結果取得部は、調整パターン信号を反転させない状態で位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値とその実行時における調整パターン信号の第１の検出回数と、調整パターン信号を信号反転部にて反転させた状態で位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値とその実行時における調整パターン信号の第２の検出回数を取得する。
　位相調整動作試験部は、調整結果取得部により得られる第１及び第２の位相調整設定値と、調整パターンの第１及び第２の検出回数とに基づいて、位相調整動作の動作状態を試験する。
　ＬＳＩ内のクロック調整回路（位相調整回路）の故障は検出しにくく、また再現性が低いために原因の特定が困難である。上述の構成により、故障の検出及び解析を極めて容易に実施できる。この結果、問題を早期に検出し、また問題の原因調査にかかる時間を大幅に短縮できる効果がある。例えば、ＬＳＩ製造時にはテスタによるＬＳＩ単体試験で不良品を排除できる。また、システム運用時には運用前のに故障がないか診断することで障害を未然に防ぐことが可能となる。また、システム運用中に障害が発生した場合には、再度診断することで位相調整回路の故障が原因かどうか瞬時に切り分けることが可能となる。
一般的なコンピュータシステムの構成例を示す図である。 送信ＬＳＩ２０１と受信ＬＳＩ２０２の接続構成例を示す図である。 パターン生成回路の構成例を示す図である。 クロック調整回路の構成例を示す図である。 クロック調整回路のデータ動作表を示す図である。 従来のクロック調整制御回路の構成例を示す図である。 TAP制御回路によるクロック調整処理を示す動作フローチャートである。 パターン検出回路の構成例を示す図である。 位相調整動作の全体的な制御を示す動作フローチャートである。 従来のクロック調整処理の動作タイミング例を示す動作タイミングチャートである。 送信ＬＳＩと受信ＬＳＩの接続構成の実施形態を示した図である。 実施形態におけるクロック調整制御回路の回路構成図である。 実施形態におけるＴＡＰ制御回路の制御動作を示す動作フローチャートである。 実施形態における位相調整動作を示す動作フローチャートである。 実施形態における位相調整動作の全体的な制御を示す動作フローチャートである。 実施形態における位相調整回路特性例（正常な場合）を示す図である。 実施形態における位相調整回路の動作タイミングチャート例（正常な場合）を示す図である。 実施形態における位相調整回路の位相調整結果例（正常な場合）を示すである。 実施形態における位相調整回路特性例（異常な場合）を示す図である。 実施形態における位相調整回路の動作タイミングチャート例（異常な場合）を示す図である。 実施形態における位相調整回路の位相調整結果例（異常な場合）を示すである。 ＬＳＩ単体試験の実施形態を示す構成図である。
　以下、図面を参照しながら、最良の実施形態について詳細に説明する。
　図１１は、送信ＬＳＩと受信ＬＳＩの接続構成の実施形態の構成図である。
　この構成が適用されるシステムは、従来技術の場合と同様に、図１に示されるコンピュータシステムにおけるチップセット１０３内の送受信回路１０５の部分である。
　図１１において、図２に示される従来技術の構成の場合と同じ機能を有する部分には、同じ番号が付されている。
　図１１の実施形態は、図２に示される接続構成に対して、受信ＬＳＩ２０２に、以下の処理部分が追加される。
　まず、受信ＬＳＩ２０２に、受信データ２１７（＃１～＃Ｎ）をそれぞれ反転させる反転回路１１０１（＃１～＃Ｎ）（信号反転部）が追加されている。この反転回路１１０１（＃１～＃Ｎ）は、図１１に示されるように、インバータＡとセレクタＢによる簡単な回路構成で実現することができる。セレクタＢは、クロック調整制御回路１１０２（＃１～＃Ｎ）による位相調整動作時に、反転されない受信データ２１７（＃１～＃Ｎ）又は受信データ２１７（＃１～＃Ｎ）をインバータＡで反転されて得られるデータの何れかを選択し、後段に出力する。このセレクタＢは、クロック調整制御回路１１０２（＃１～＃Ｎ）からの入力データ選択信号１１０３（＃１～＃Ｎ）に基づいて動作する。
　次に、受信ＬＳＩ２０２において、クロック調整制御回路１１０２（＃１～＃Ｎ）は、図２のクロック調整制御回路２２１（＃１～＃Ｎ）とは異なる構成が用いられる。また、外部のコントローラ１１０５及び受信部制御回路１１０７は、図２のコントローラ２２７及び受信部制御回路２２６の各機能を拡張した機能を有する。
　本実施形態は、クロック調整回路２２３（＃１～＃Ｎ）に対するＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ－Ｔｅｓｔ：組込型自己試験）機能を有することが特徴である。
　図１２は、実施形態における図１１のクロック調整制御回路１１０２の回路構成図である。
　図１２において、図６に示される従来のクロック調整制御回路２２１の場合と同じ処理を行う回路部分には、同じ番号が付されている。
　図１２の構成では、従来の構成に加えて、テスト回路１２０１（調整結果取得部）が追加され、新たなＴＡＰ制御回路１２０５が全体の制御を実行する。
　テスト回路１２０１は、位相調整動作の結果を保持する調整結果保持レジスタ１２０４を有する。そして、調整結果保持レジスタ１２０４の内容は、外部のコントローラ１１０５（図１１参照）が、調整結果１１０４として読み出すことができる。
　また、テスト回路１２０１は、パターン検出カウンタ１２０３を有する。この回路は、セレクタＳとラッチＬによって構成される。この機能については後述する。
　図１３は、ＴＡＰ制御回路１２０５の制御動作を示す動作フローチャートである。
　まず、ＴＡＰ制御回路１２０５は、受信部制御回路１１０７から入力するテストモード信号１１０８に基づいて、現在のモードがテストモードであるか否かを判定する（ステップＳ１３０１）。テストモードとは、図１１のクロック調整回路２２３（＃１～＃Ｎ）が正常に動作しているか否かをチェックするモードである。テストモードか否かは、外部のコントローラ２２７から制御信号１１０６によって受信部制御回路１１０７に設定される。これに基づいて、受信部制御回路１１０７からクロック調整制御回路２２１（＃１～＃Ｎ）に、テストモード信号１１０８（＃１～＃Ｎ）が供給される。
　現在のモードがテストモードでなくステップＳ１３０１の判定がＮＯなら、ＴＡＰ制御回路１２０５は、図１１の反転回路１１０１のセレクタＢに、反転されていない受信データ２１７を選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０２）。
　次に、ＴＡＰ制御回路１２０５は、位相調整動作を実行する（ステップＳ１３０３）。
　図１４は、ステップＳ１３０３の位相調整動作を示す動作フローチャートである。この動作フローチャートにおいて、ステップＳ７０２からＳ７１５までの一連の処理は、図７に示されるステップＳ７０２からＳ７１５までの一連の処理と同じである。また、図７のステップＳ７０２の処理は図１４のステップＳ１４０１の処理に含まれる。
　これらの一連の処理と、図１２の６０１から６０５、６０７、６０８の構成により、現在のモードがテストモードでなくシステム運用モードのときには、従来技術の場合と同じ位相調整動作が実行される。即ち、ＴＡＰ値２２２が順次変更されながらＴＡＰ上限値とＴＡＰ下限値が算出され、ＴＡＰ上限値が上限値レジスタ６０４に、ＴＡＰ下限値が下限値レジスタ６０５にそれぞれセットされる。その後、ＴＡＰ上限値とＴＡＰ下限値の平均値が計算され、その結果が、セレクタ６０２で選択されてラッチ６０３にセットされる。この結果、ＴＡＰ値２２２が、データ波形窓の中心値に設定される。この動作の説明は、図７の説明において前述したため省略する。
　現在のモードがテストモードでステップＳ１３０１の判定がＹＥＳなら、ＴＡＰ制御回路１２０５はまず、図１１の反転回路１１０１のセレクタＢに、反転されていない受信データ２１７を選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０４）。そして、ＴＡＰ制御回路１２０５は、図１４の動作フローチャートで示される位相調整動作を実行し（ステップＳ１３０５）、その１回目の実行結果を内部の調整結果保持レジスタ１２０４（図１２）に保持する（ステップＳ１３０６）。
　続いて、ＴＡＰ制御回路１２０５は、図１１の反転回路１１０１のセレクタＢに、受信データ２１７をインバータＡで反転されて得られる受信データを選択させる入力データ選択信号１１０３を出力する（ステップＳ１３０７）。そして、ＴＡＰ制御回路１２０５は、図１４の動作フローチャートで示される位相調整動作を実行し（ステップＳ１３０８）、その２回目の実行結果を内部の調整結果保持レジスタ１２０４に保持する（ステップＳ１３０９）。
　ステップＳ１３０５又はＳ１３０８の位相調整動作において、まず図１４のステップＳ１４０１で、ＴＡＰ制御回路１２０５は、カウンタ値選択信号１２０６により、パターン検出カウンタ１２０３のセレクタＳに初期値１２０２（０）を選択させる。この結果、パターン検出カウンタ１２０３のラッチＬに、初期値０がセットされる。
　次に、ＴＡＰ制御回路１２０５は、ＴＡＰ値２２２が変更された結果、ステップＳ７０４、Ｓ７０９、又はＳ７１２で、パターン検出回路２１８（図１１）からの調整パターン検出結果２１９がＯＫを示していると判定した場合には、次のように動作する。即ち、ＴＡＰ制御回路１２０５は、カウンタ値選択信号１２０６により、パターン検出カウンタ１２０３のセレクタＳに、ラッチＬにセットされているパターン検出カウンタ値をセレクタＳの手前の加算器で＋１した値を選択させる。この結果、パターン検出カウンタ１２０３のラッチＬには、前回のカウンタ値が＋１されたパターン検出カウンタ値がセットされる。即ち、パターン検出カウンタ１２０３は、ＴＡＰ値２２２が変更されて調整パターンが検出される毎に、ＴＡＰ値２２２の変更に基づく調整パターンの検出回数をパターン検出カウンタ値としてカウントする。
　ステップＳ１３０６では、ＴＡＰ制御回路１２０５は、図１２の調整結果セット信号１２０７により、パターン検出カウンタ１２０３のラッチＬの値を、調整結果保持レジスタ１２０４内の検出回数（１回目）を保持するレジスタにセットする。また、ＴＡＰ制御回路１２０５は、調整結果セット信号１２０７により、ＴＡＰ値生成回路のラッチ６０３に得られているＴＡＰ値２２２を、調整結果保持レジスタ１２０４内のＴＡＰ値（１回目）を保持するレジスタにセットする。即ち、受信データ２１７が反転されないで実行された１回目の位相調整動作におけるＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整されたＴＡＰ値２２２が、調整結果保持レジスタ１２０４に保持される。
　同様に、ステップＳ１３０９では、ＴＡＰ制御回路１２０５は、図１２の調整結果セット信号１２０７により、パターン検出カウンタ１２０３のラッチＬの値を調整結果保持レジスタ１２０４内の検出回数（２回目）を保持するレジスタにセットする。また、ＴＡＰ制御回路１２０５は、調整結果セット信号１２０７により、ＴＡＰ値生成回路のラッチ６０３に得られているＴＡＰ値２２２を、調整結果保持レジスタ１２０４内のＴＡＰ値（２回目）を保持するレジスタにセットする。即ち、受信データ２１７が反転されて実行された２回目の位相調整動作におけるＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整されたＴＡＰ値２２２が、調整結果保持レジスタ１２０４に保持される。
　図１５は、外部のコントローラ１１０５（図１１）によって実行される位相調整動作及び故障解析の全体的な制御を示す動作フローチャートである。この場合、コントローラ１１０５は、位相調整動作試験部として動作する。
　現在のモードがテストモードでない（システム運用モードである）と判定されたときには、図１５のステップＳ１５０１の判定がＮＯとなる結果、図１５のステップＳ９０１からＳ９０７の一連の処理が実行される。これらの処理は、図２の従来のコントローラ２２７によって実行される位相調整動作の全体的な制御と同じである。即ち、テストモードでないとき（システム運用モードのとき）には、従来の場合と同様の通常の位相調整動作が実行される。この動作の説明は、図９の説明において前述したため省略する。
　現在のモードがテストモードであると判定されたときには、図１５のステップＳ１５０１の判定がＹＥＳとなる結果、コントローラ１１０５は、クロック調整制御回路１１０２（＃１～＃Ｎ）の調整結果保持レジスタ１２０４から、１回目及び２回目の位相調整動作における、ＴＡＰ値２２２の変更に基づく調整パターンの検出回数と最終的に調整された各ＴＡＰ値２２２を読み出す（ステップＳ１５０２）。
　コントローラ１１０５は、ステップＳ１５０２で読み出した各値を用いて、以下の２段階で故障解析を行う。
　まず、コントローラ１１０５は、ＴＡＰ値の解析を行う（ステップＳ１５０３）。即ち、コントローラ１１０５は、（１回目のＴＡＰ値結果－２回目のＴＡＰ値結果）の絶対値が６～１０の範囲であれば、クロック調整回路２２３（＃１～＃Ｎ）は正常に動作していると判断する。１回目と２回目は受信データ２１７として得られる調整パターン３０１（図３参照）の極性が反転しているため、それぞれの位相調整結果は半周期ずれた位置になるのが理想である。実施形態におけるクロック調整回路２２３が例えば１６タップで１周期の調整範囲とすると、１回目と２回目の差は半周期、つまり８タップずれるのが理想である。ただし、位相調整の結果は±１タップ程度のばらつきが発生し得るので、１回目と２回目のＴＡＰ値の差が例えば６～１０タップであれば正常と判断する。
　上記の場合において、上記１回目と２回目の差の絶対値が６～１０タップの範囲にない場合は、コントローラ１１０５は、クロック調整回路２２３が正しく動作しておらず故障であると判定する（ステップＳ１５０６）。故障の例としては、ＴＡＰ値に対するクロック調整回路２２３内のディレイライン４０１（図４参照）の遅延量の変化が単調増加にならず、遅延量が大きく変化したり、全く変化しない範囲があることが考えられる。この場合、データ波形窓の中心にクロックを設定することが困難となるため、環境条件によっては伝送エラーが発生する可能性があり問題である。
　ステップＳ１５０３での判定の後、コントローラ１１０５は、調整パターンの検出回数の解析を行う（ステップＳ１５０４）。即ち、コントローラ１１０５は、（１回目の検出回数結果－２回目の検出回数結果）の絶対値が０～４の範囲であれば、クロック調整回路２２３（＃１～＃Ｎ）は正常に動作していると判断する。１回目と２回目は受信データ２１７として得られる調整パターン３０１（図３参照）の極性が反転しているため、それぞれの位相調整結果は半周期ずれた位置になるのが理想である。この位相調整動作の過程で検出される調整パターンの検出回数は、データ波形窓の幅が同じであることから、１回目と２回目で同じ回数になるはずである。ただし、検出回数の結果はデータ波形窓の両端で１タップ程度のばらつきが発生し得るので、１回目と２回目のＴＡＰ値の差が例えば０～４であれば正常と判断する。
　これにより、ステップＳ１５０２とＳ１５０３の両方で正常と判断されたときに、コントローラ１１０５は、クロック調整回路２２３が正しく動作しており正常であると判定する（ステップＳ１５０５）。
　ステップＳ１５０４で算出される１回目と２回目の差の絶対値が０～４タップの範囲にない場合は、コントローラ１１０５は、クロック調整回路２２３が正しく動作しておらず故障であると判定する（ステップＳ１５０６）。故障の例としては、クロック調整回路２２３内のディレイライン４０１（図４参照）の遅延量の変化ステップが均等ではない場合が考えられる。この場合、データ波形窓の中心よりもずれた位置にクロックを設定することになり、環境条件によっては伝送エラーが発生する可能性があり問題である。
　上述のステップＳ１５０３とＳ１５０４のそれぞれにおいて正常の判定に用いられる範囲値は、必ずこの値でなければならないという意味ではなく、一例である。様々なばらつき要因（例えば、製造ばらつき、電圧・温度変化に伴うばらつき、データ波形・クロック波形のデューティー比など）を考慮して決定されるものである。良品を故障品と誤判断しないために余裕を持たせた範囲値としてもよい。
　また、上述のステップＳ１５０３とＳ１５０４は、両方の判定とも実施された方が故障の検出精度が向上するため望ましいが、どちらか一方だけでも検出できるため、一方の判定のみが実施されてもよい。
　位相調整が正常に行われる場合の例について、図１６～図１８で示す。図１６は、ＴＡＰ値２２２とクロックの位相遅延量との関係を示す位相調整回路特性例を示す図、図１７は動作タイミングチャート例を示す図、図１８は１回目と２回目の位相調整結果例を示す図である。位相調整が正常に行われる場合には、図１６に示されるように、ＴＡＰ値２２２が変更されるとディレイライン４０１（図４）の遅延量の変化が単調増加し、理想的な特性となる。
　そして、１回目の位相調整において、調整パターン３０１は反転せずに、そのタイミングは図１７（ａ）に示される如くとなる。また、位相調整前のクロック波形は、図１７（ｂ）に示される。ここで、○印は調整パターンが検出されたことを示し、×印は調整パターンが検出されなかったことを示す。このとき、ＴＡＰ値＝１６で調整パターンの検出に成功した後、ＴＡＰ値２２２が減少して、ＴＡＰ値＝１４になったところで調整パターンの検出が失敗し、ＴＡＰ下限値＝１５が検出される。その後、ＴＡＰ値２２２が増加して、ＴＡＰ値＝２２になったところで再び調整パターンの検出が失敗し、ＴＡＰ上限値＝２１が検出される。最終的に得られる位相調整後のクロック波形は、図１７（ｃ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（１５＋２１）／２＝１８と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝１５～２１までの７回となる。
　次に、２回目の位相調整において、調整パターン３０１は反転して、そのタイミングは図１７（ｄ）に示される如くとなる。また、位相調整前のクロック波形は、図１７（ｅ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に失敗した後、ＴＡＰ値２２２が増加して、ＴＡＰ値＝２３になったところで調整パターンの検出に成功し、ＴＡＰ下限値＝２３が検出される。その後、ＴＡＰ値２２２が更に増加して、ＴＡＰ値＝３０になったところで調整パターンの検出が失敗し、ＴＡＰ上限値＝２９が検出される。最終的に得られる位相調整後のクロック波形は、図１７（ｆ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（２３＋２９）／２＝２６と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝２３～２９までの７回となる。
　以上の１回目及び２回目の位相調整の結果、図１８に示されるように、ＴＡＰ値の最終調整値の１回目と２回目の差の絶対値は８となり、６～１０の範囲内であるため正常となる。また、調整パターン検出回数の１回目と２回目の差の絶対値は０となり、０～４の範囲内であるため正常となる。以上より、位相調整は正常に行われていると判定される。
　位相調整が異常である場合の例について、図１９～図２１で示す。図１９は、ＴＡＰ値２２２とクロックの位相遅延量との関係を示す位相調整回路特性例を示す図、図２０は動作タイミングチャート例を示す図、図２１は１回目と２回目の位相調整結果例を示す図である。
位相調整が異常な場合には、例えば図１９に示されるように、ＴＡＰ値＝２１～２４が故障していて、その範囲ではＴＡＰ値を変えてもディレイライン４０１（図４）の遅延量が変化していない。
　１回目の位相調整において、調整パターン３０１は反転せずに、そのタイミングは図２０（ａ）に示される如くとなる。また、位相調整前のクロック波形は、図２０（ｂ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に成功した後、ＴＡＰ値２２２が減少して、ＴＡＰ値＝１４になったところで調整パターンの検出が失敗し、ＴＡＰ下限値＝１５が検出される。その後、ＴＡＰ値２２２が増加するが、ＴＡＰ値＝２１～２４では故障により位相が変化しないため、本来のＴＡＰ値＝２２（図１７（ｂ）参照）を超えてＴＡＰ値＝２６になったところでようやく調整パターンの検出が失敗し、ＴＡＰ上限値＝２５が検出される。最終的に得られる位相調整後のクロック波形は、図２０（ｃ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（１５＋２５）／２＝２０と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝１５～２５までの１１回となり、異常に多い回数となる。
　次に、２回目の位相調整において、調整パターン３０１は反転して、そのタイミングは図２０（ｄ）に示される如くとなる。また、位相調整前のクロック波形は、図２０（ｅ）に示される。このとき、ＴＡＰ値＝１６で調整パターンの検出に失敗した後、ＴＡＰ値２２２が増加するが、ＴＡＰ値＝２１～２４では故障により位相が変化しないため、本来のＴＡＰ値＝２３（図１７（ｅ）参照）を超えてＴＡＰ値＝２７になったところでようやく調整パターンの検出に成功し、ＴＡＰ下限値＝２７が検出される。その後、ＴＡＰ値２２２が更に増加して、ＴＡＰ値＝３１になっても調整パターンの検出に失敗しないが、それ以上のＴＡＰ値２２２は無いためＴＡＰ上限値＝３１が検出される。最終的に得られる位相調整後のクロック波形は、図２０（ｆ）に示されるようになる。このとき、ＴＡＰ値の最終調整値は、（２７＋３１）／２＝２９と決定される。また、調整パターンの検出回数は、ＴＡＰ値＝２７～３１までの５回となる。
　以上の１回目及び２回目の位相調整の結果、図２１に示されるように、ＴＡＰ値の最終調整値の１回目と２回目の差の絶対値は９となり、６～１０の範囲内であるため正常となる。一方、調整パターン検出回数の１回目と２回目の差の絶対値は６となって大きくずれて、０～４の範囲を超えるため異常が検出される。以上より、位相調整は異常であると判定される。
　ＬＳＩ内のクロック調整回路（位相調整回路）の故障は検出しにくく、また再現性が低いために原因の特定が困難である。以上説明した実施形態により、故障の検出及び解析を極めて容易に実施できる。この結果、問題を早期に検出し、また問題の原因調査にかかる時間を大幅に短縮できる効果がある。例えば、ＬＳＩ製造時にはテスタによるＬＳＩ単体試験で不良品を排除できる。また、システム運用時には運用前のＬＳＩに故障がないか診断することで障害を未然に防ぐことが可能となる。また、システム運用中に障害が発生した場合には、再度診断することで位相調整回路の故障が原因かどうか瞬時に切り分けることが可能となる。
　図２２は、上述の実施形態による送信ＬＳＩ及び受信ＬＳＩを用いたＬＳＩ単体試験の実施形態を示す構成図である。この実施形態では、ＬＳＩテスタ２２０１とテストボード２２０２とが、送信ＬＳＩ２２０３と試験対象ＬＳＩ２２０４を介して接続され、コントローラ２２０５が送信ＬＳＩ２２０３及び試験対象ＬＳＩ２２０４を制御する構成を有する。ここで、送信ＬＳＩ２２０３内及び試験対象ＬＳＩ２２０４内の送受信回路２２０６の部分に、図１１と同様の構成が実装される。そして、コントローラ２２０５が図１１のコントローラ１１０５に対応している。
　ＬＳＩ製造時にＬＳＩテスタで良品か不良品かが試験されるが、図２２に示されるような実施形態のシステムにより、ＬＳＩテスタでクロック調整回路（位相調整回路）の特性を知ることができ、不良品の排除が可能となる。

Claims (10)

  1. 　電子回路に調整パターン信号を入力するとともに、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を、段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
    　前記調整パターン信号を反転させる信号反転部と、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と該実行時における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値と該実行時における前記調整パターン信号の第２の検出回数を取得する調整結果取得部と、
    　該調整結果取得部により得られる前記第１及び第２の位相調整設定値と、前記調整パターンの第１及び第２の検出回数とに基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
    　を含むことを特徴とする位相調整回路の自己試験装置。
  2. 　電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
    　前記調整パターン信号を反転させる信号反転部と、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値を取得する調整結果取得部と、
    　該調整結果取得部により得られる前記第１及び第２の位相調整設定値に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
    　を含むことを特徴とする位相調整回路の自己試験装置。
  3. 　電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の自己試験装置において、
    　前記調整パターン信号を反転させる信号反転部と、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転部にて反転させた状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第２の検出回数を取得する調整結果取得部と、
    　該調整結果取得部により得られる前記調整パターンの第１及び第２の検出回数に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験部と、
    　を含むことを特徴とする位相調整回路の自己試験装置。
  4. 　前記位相調整動作試験部は、前記第１及び第２の位相調整設定値の差の絶対値を第１の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
    　ことを特徴とする請求項１又は２の何れか１項に記載の位相調整回路の自己試験装置。
  5. 　前記位相調整動作試験部は、前記調整パターンの第１及び第２の検出回数の差の絶対値を第２の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
    　ことを特徴とする請求項１又は３の何れか１項に記載の位相調整回路の自己試験装置。
  6. 　電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
    　前記調整パターン信号を反転させる信号反転ステップと、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と該実行時における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値と該実行時における前記調整パターン信号の第２の検出回数を取得する調整結果取得ステップと、
    　該調整結果取得ステップにより得られる前記第１及び第２の位相調整設定値と、前記調整パターンの第１及び第２の検出回数とに基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
    　を含むことを特徴とする位相調整回路の自己試験方法。
  7. 　電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
    　前記調整パターン信号を反転させる信号反転ステップと、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合に得られる調整された第１の位相調整設定値と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合に得られる調整された第２の位相調整設定値を取得する調整結果取得ステップと、
    　該調整結果取得ステップにより得られる前記第１及び第２の位相調整設定値に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
    　を含むことを特徴とする位相調整回路の自己試験方法。
  8. 　電子回路に調整パターン信号を入力させ、該調整パターン信号を検出しながら前記電子回路を動作させるクロックの位相を変化させる位相調整設定値を段階的に変化させる位相調整動作を実行することにより、該クロックの位相調整を行う位相調整回路の試験方法において、
    　前記調整パターン信号を反転させる信号反転ステップと、
    　前記調整パターン信号を反転させない状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第１の検出回数と、前記調整パターン信号を前記信号反転ステップにて反転させた状態で前記位相調整動作を実行させた場合における前記調整パターン信号の第２の検出回数を取得する調整結果取得ステップと、
    　該調整結果取得ステップにより得られる前記調整パターンの第１及び第２の検出回数に基づいて、前記位相調整動作の動作状態を試験する位相調整動作試験ステップと、
    　を含むことを特徴とする位相調整回路の自己試験方法。
  9. 　前記位相調整動作試験ステップは、前記第１及び第２の位相調整設定値の差の絶対値を第１の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
    　ことを特徴とする請求項６又は７の何れか１項に記載の位相調整回路の自己試験方法。
  10. 　前記位相調整動作試験ステップは、前記調整パターンの第１及び第２の検出回数の差の絶対値を第２の閾値と比較することにより、前記位相調整動作の動作状態が正常であるか異常であるかを試験する、
    　ことを特徴とする請求項６又は８の何れか１項に記載の位相調整回路の自己試験方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283819A (ja) * 1994-04-12 1995-10-27 Hitachi Ltd パケット交換装置およびパケットのブロック間同期転送における位相設定方法
JP2001067242A (ja) 1999-08-26 2001-03-16 Nec Corp 情報処理装置
JP2008182483A (ja) * 2007-01-24 2008-08-07 Fujitsu Ltd 位相調整機能の評価方法、情報処理装置、プログラム及びコンピュータ読取可能な情報記録媒体

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002071735A (ja) * 2000-08-30 2002-03-12 Matsushita Electric Ind Co Ltd 信号検査回路
DE60234724D1 (de) * 2002-05-31 2010-01-21 Fujitsu Ltd Verzerrungskompensator
KR100486256B1 (ko) * 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
JP2008067245A (ja) * 2006-09-11 2008-03-21 Sharp Corp 位相調整回路
US7756664B2 (en) * 2007-03-21 2010-07-13 Advantest Corporation Test apparatus and measurement circuit
KR100892637B1 (ko) * 2007-04-13 2009-04-09 주식회사 하이닉스반도체 클럭 분배 회로 및 이를 이용한 인터페이스 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283819A (ja) * 1994-04-12 1995-10-27 Hitachi Ltd パケット交換装置およびパケットのブロック間同期転送における位相設定方法
JP2001067242A (ja) 1999-08-26 2001-03-16 Nec Corp 情報処理装置
JP2008182483A (ja) * 2007-01-24 2008-08-07 Fujitsu Ltd 位相調整機能の評価方法、情報処理装置、プログラム及びコンピュータ読取可能な情報記録媒体

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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