WO2010095784A1 - 발광소자 - Google Patents

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WO2010095784A1
WO2010095784A1 PCT/KR2009/003034 KR2009003034W WO2010095784A1 WO 2010095784 A1 WO2010095784 A1 WO 2010095784A1 KR 2009003034 W KR2009003034 W KR 2009003034W WO 2010095784 A1 WO2010095784 A1 WO 2010095784A1
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conductive semiconductor
layer
emitting device
light emitting
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PCT/KR2009/003034
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조현경
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엘지이노텍주식회사
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    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials

Definitions

  • the embodiment relates to a light emitting device.
  • LED Light Emitting Device
  • LED is a semiconductor device that converts current into light, and has been used as a light source for electronic devices including information and communication devices, along with green LEDs, starting with the commercialization of red LEDs.
  • Gallium Nitride (GaN) semiconductors have high thermal stability and wide bandgap, and can be combined with other elements such as In and Al to produce semiconductor layers that emit green, blue and white light, and emit Easy wavelength adjustment has attracted much attention in the development of high power electronic devices including LEDs.
  • a heterogeneous substrate made of other materials such as silicon, sapphire, and silicon carbide (SiC) is used in addition to the GaN substrate.
  • SiC silicon carbide
  • many defects such as threading dislocations (TD), etc. are grown due to mismatches between thermal expansion coefficient and crystal lattice coefficient.
  • an isolation process of dry etching or wet etching is performed to separate light emitting device chips.
  • damage to the light emitting device may be caused by plasma or chemical damage, thereby reducing chip reliability.
  • the embodiment provides a light emitting device having low crystal defects.
  • the embodiment is to provide a light emitting device that can not proceed the isolation process (isolation process) for the area separation between chips.
  • the light emitting device includes a first conductivity type semiconductor layer; An active layer on the first conductivity type semiconductor layer; And a second conductive semiconductor layer on at least one side of the active layer and the first conductive semiconductor layer and on the active layer.
  • a selective region growth method is used, but the active layer does not grow on the side of the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer grows on the side of the first conductivity type semiconductor layer.
  • the second conductive semiconductor layer formed on the side serves as a passivation layer to prevent leakage current, thereby reducing the number of isolation processes for area separation between chips. In the process, damage caused by plasma or chemical generated during inter-chip separation may be reduced.
  • the light emitting device chip since the light emitting device chip has a truncated inverted pyramid (TIP) shape after cutting the light emitting device, the light emitting device chip has a great effect on light extraction.
  • TIP truncated inverted pyramid
  • FIG. 1 is a cross-sectional view of a light emitting device according to an embodiment.
  • each layer (film), region, pattern or structure may be “on / over” of the substrate, each layer (film), region, pad or patterns or “.
  • “on” and “under” are “directly” or “indirectly through another layer.” “Includes all that are formed.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • the light emitting device may include at least one of a first conductivity type semiconductor layer 120, an active layer 130 formed on the first conductivity type semiconductor layer, and the active layer 130 and the first conductivity type semiconductor layer 120.
  • the second conductive semiconductor layer 140 may be included on one side surface and the active layer.
  • the light emitting device may include a metal layer 150 formed on the second conductivity type semiconductor layer 140 and a first electrode 125 formed on the first conductivity type semiconductor layer 120.
  • the metal layer 150 may include an ohmic layer 152 and a second substrate 154. Reference numerals not described in FIG. 1 will be described in the following manufacturing method.
  • a GaN-based material having low crystal defects is grown into an LED structure by using a selection region growth method, thereby increasing internal efficiency, high reliability, and current spreading.
  • an active layer 130 is formed on the first conductivity type semiconductor layer 120.
  • the active layer 130 may have a quantum well structure formed by alternately stacking nitride semiconductor thin films having different energy bands once or several times.
  • the active layer 130 is injected with trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and trimethyl indium gas (TMIn) to form a multi-quantum well having an InGaN / GaN structure.
  • TMGa trimethyl gallium gas
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • TMIn trimethyl indium gas
  • a structure may be formed, but is not limited thereto.
  • the active layer 130 may be formed on the first conductivity type semiconductor layer 120.
  • a predetermined mask pattern (not shown) may be formed on a side surface of the first conductive semiconductor layer 120, and an active layer 130 may be formed on the first conductive semiconductor layer 120.
  • the second conductive semiconductor layer 140 is formed on the active layer 130 and the first conductive semiconductor layer 120.
  • the second conductive semiconductor layer 140 includes p-type impurities such as trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and magnesium (Mg) in the chamber.
  • TMGa trimethyl gallium gas
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • Mg magnesium
  • Bicetyl cyclopentadienyl magnesium (EtCp 2 Mg) ⁇ Mg (C 2 H 5 C 5 H 4 ) 2 ⁇ is injected to form a P-type GaN layer, but is not limited thereto.
  • the thickness of the second conductivity type semiconductor layer formed on the side surfaces of the active layer 130 and the first conductivity type semiconductor layer 120 is equal to the above. It may be formed smaller than the thickness of the second conductivity-type semiconductor layer formed on the active layer.
  • the second conductive semiconductor layer formed on the side surface may be formed to have high resistance to replace the isolation role.
  • the second conductivity-type semiconductor layer formed on the side surface may be formed at 100 kHz or less, but is not limited thereto.
  • the second electrode layer 150 may include an ohmic layer 152.
  • the second electrode layer 150 may be formed by stacking a single metal, a metal alloy, a metal oxide, or the like in multiple layers so as to efficiently inject holes.
  • the ohmic layer 152 may include ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), At least one of IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO may be formed, but is not limited to these materials.
  • the second electrode layer 150 may include a second substrate 154. If the first conductivity type semiconductor layer 120 is sufficiently thick (50 ⁇ m or more), the process of forming the second substrate may be omitted.
  • the second substrate 154 may be made of a metal, a metal alloy, or a conductive semiconductor material having excellent electrical conductivity to efficiently inject holes.
  • the second substrate 154 may be copper (Cu), copper alloy (Cu Alloy), or Si, Mo, SiGe, or the like.
  • an electrochemical metal deposition method or a bonding method using a eutectic metal may be used as the method of forming the second substrate 154.
  • the light emitting device chip has a truncated inverted pyramid (TIP) shape, and thus an external quantum efficiency of 55% or more can be obtained.
  • TIP truncated inverted pyramid
  • orange light-emitting diodes can achieve brightness above 100 lm / W at 100 mA, which is beyond the brightness of a typical fluorescent lamp.
  • a GaN-based material having low crystal defects is grown into a light emitting device structure by using a selection region growth method, thereby having high internal efficiency, high reliability, and current spreading. It can be good.
  • the chip shape since the chip shape has a truncated inverted pyramid (TIP) shape after cutting the light emitting device, it has a great effect on light extraction.
  • TIP truncated inverted pyramid

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Abstract

실시예는 발광소자에 관한 것이다. 실시예에 따른 발광소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 및 상기 활성층 및 상기 제1 도전형 반도체층 중 적어도 하나의 측면과 상기 활성층 상에 제2 도전형 반도체층;을 포함한다.

Description

발광소자
실시예는 발광소자에 관한 것이다.
발광소자(Light Emitting Device:LED)는 전류를 빛으로 변환시키는 반도체소자로서, 적색 LED가 상품화된 것을 시작으로 녹색 LED와 함께 정보 통신기기를 비롯한 전자장치의 광원으로 이용되어 왔다.
예를 들어, Gallium Nitride(GaN) 반도체는 높은 열적 안정성과 폭넓은 밴드갭을 가지고 있고, In, Al 등 타 원소들과 조합되어 녹색, 청색 및 백색광을 방출하는 반도체층을 제조할 수 있고, 방출파장 조절이 용이하여 LED를 포함한 고출력 전자소자 개발 분야에서 많은 주목을 받아왔다.
한편, 종래기술에 의하면 GaN 에피층을 성장함에 있어 GaN 기판 이외에 실리콘(silicon), 사파이어(sapphire)와 실리콘카바이드(SiC) 등의 다른 물질로 구성된 이종기판을 사용하고 있다. 이러한 이종기판 위에 GaN 계열의 물질을 성장함에 있어서 열팽창계수와 결정격자 계수의 부정합등으로 인하여 TD(threading dislocations) 등과 같은 많은 결함이 성장되어지는 박막내에 포함되어지게 된다.
또한, 종래기술에 의하면 발광소자 칩간의 분리를 위해 건식식각(dry etching) 혹은 습식식각(wet etching) 방식의 아이솔레이션(isolation) 공정을 한다. 그런데, 이러한 에칭을 통한 아이솔레이션(isolation) 공정 중 발광소자에 플라즈마(plasma) 혹은 케미칼(chemical)에 의한 대미지(damage)를 입어 칩의 신뢰성을 저하시킬수 있다.
실시예는 결정결함이 낮은 발광소자를 제공하고자 한다.
또한, 실시예는 칩간 영역분리를 위한 아이솔레이션공정(isolation process)을 진행하지 않을 수 있는 발광소자를 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 및 상기 활성층 및 상기 제1 도전형 반도체층 중 적어도 하나의 측면과 상기 활성층상에 제2 도전형 반도체층;을 포함한다.
또한, 실시예에 따른 발광소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층과 상기 제1 도전형 반도체층을 감싸는 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 제2 전극층; 및 상기 제1 도전형 반도체층 아래에 제1 전극;을 포함한다.
실시예에 따른 발광소자에 의하면 선택영역 성장방법을 활용하여 결정결함이 낮은 GaN 계열물질을 발광소자 구조로 성장하여 내부 발광효율(internal efficiency)이 높고 고신뢰성을 가지며 전류 스프레딩(current spreading)이 잘 될 수 있다.
또한, 실시예에 의하면 선택영역 성장방법을 활용하되 활성층(active layer)은 제1 도전형 반도체층의 측면에 성장되지 않도록 하며, 제2 도전형 반도체층은 제1 도전형 반도체층의 측면에 성장되어, 활성층이 노출되지 않도록 함으로써, 측면에 형성된 제2 도전형 반도체층이 누설전류 발생을 막는 보호층(passivation layer) 역할을 하도록하여 칩간의 영역분리를 위한 아이솔레이션(isolation) 공정수를 줄이고 나아가 기존 공정에서 칩간 영역분리시 발생하는 플라즈마(plasma) 혹은 케미칼(chemical)에 의한 대미지(damage)를 줄일 수 있다.
또한, 실시예에 의하면 발광소자 형성후 발광소자 칩의 형태가 끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태를 가지고 있기에 광추출에도 큰 효과를 가진다.
도 1은 실시예에 따른 발광소자의 단면도.
도 2 내지 도 5는 실시예에 따른 발광소자의 제조방법의 공정단면도.
이하에서 첨부된 도면을 참조하여 실시예를 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상(on)/위(over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)/위(over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
<실시예>
도 1은 실시예에 따른 발광소자의 단면도이다.
실시예에 따른 발광소자는 제1 도전형 반도체층(120), 상기 제1 도전형 반도체층 상에 형성된 활성층(130) 및 상기 활성층(130) 및 상기 제1 도전형 반도체층(120) 중 적어도 하나의 측면과 상기 활성층 상에 제2 도전형 반도체층(140)을 포함할 수 있다.
또한, 실시예에 따른 발광소자는 상기 제2 도전형 반도체층(140) 상에 형성된 금속층(150), 상기 제1 도전형 반도체층(120) 상에 형성된 제1 전극(125)을 포함할 수 있다. 상기 금속층(150)은 오믹층(152) 및 제2 기판(154)을 포함할 수 있다. 도 1에서 미설명된 도면부호는 이하 제조방법에서 설명한다.
실시예에 따른 발광소자에 의하면, 선택영역 성장방법을 활용하여 결정결함이 낮은 GaN 계열물질을 LED 구조로 성장하여 내부 발광효율(internal efficiency)이 높고 고신뢰성을 가지며 전류 스프레딩(current spreading)이 잘 될 수 있다.
또한, 실시예에 의하면 선택영역 성장방법을 활용하되 활성층(active layer)은 제1 도전형 반도체층의 측면에 성장되지 않도록 하며, 제2 도전형 반도체층은 제1 도전형 반도체층의 측면에 성장되어, 활성층이 노출되지 않도록 함으로써, 측면에 형성되는 제2 도전형 반도체층이 누설전류 발생을 막는 보호층(passivation layer) 역할을 하도록하여 칩간의 영역분리를 위한 아이솔레이션(isolation) 공정수를 줄이고 나아가 기존 공정에서 칩간 영역분리시 발생하는 플라즈마(plasma) 혹은 케미칼(chemical)에 의한 대미지(damage)를 줄일 수 있다.
또한, 실시예에 의하면 LED 형성후 칩형태가 끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태를 가지고 있기에 광추출에도 큰 효과를 가진다.
이하, 도 2 내지 도 5를 참조하여 실시예에 따른 발광소자의 제조방법을 설명한다.
먼저, 도 2와 같이 제1 기판(100)이 준비된다. 상기 제1 기판(100)은 사파이어(Al2O3) 단결정 기판, Si 기판, SiC 기판 등일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다.
이후, 상기 제1 기판(100) 상에 비도전형 반도체층(110)을 형성한다. 예를 들어, 상기 제1 기판(100)상에 undoped-GaN층을 형성할 수 있으나 이에 한정되는 것은 아니다. 이러한 비도전 반도체층(110)의 형성은 선택적인 공정으로서 생략될 수 있다. 상기 비도전형 반도체층(110)을 형성함으로써 이후 형성되는 제1 도전형 반도체층(120)을 성장성을 향상시키고, 결정결함이 상측으로 확장되는 것을 막을 수 있다.
이후, 상기 비도전형 반도체층(110) 상에 일부 영역(M)을 노출하는 제1 패턴(210)을 형성한다. 상기 제1 패턴(210)은 칩간의 경계 영역에 잔존할 수 있다. 예를 들어, 상기 제1 패턴(210)은 SiO2 등과 같은 산화막 또는 질화막 등일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, PECVD로 SiO2를 증착하고 패터닝에 의해 일부 영역을 노출하는 제1 패턴(210)을 형성할 수 있다.
다음으로, 도 3과 같이 상기 노출된 비도전형 반도체층(110) 상에 제1 도전형 반도체층(120)을 형성한다. 예를 들어, 상기 제1 도전형 반도체층(120)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 N형 GaN층을 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(120)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
이때, 제1 도전형 반도체층(120)은 노출된 비도전형 반도체층(110)인 시드(seed) 영역으로부터 제1 패턴(210)쪽으로 측면성장할 수 있다. 제1 패턴(210) 상의 제1 도전형 반도체층(120)은 전위를 거의 포함하지 않는 고품위의 결정성을 가지게 된다.
실시예에 따른 발광소자에 의하면, 선택영역 성장방법을 활용하여 결정결함이 낮은 GaN 계열물질을 LED 구조로 성장하여 내부 발광효율(internal efficiency)이 높고 고신뢰성을 가지며 전류 스프레딩(current spreading)이 잘 될 수 있는 장점이 있다.
이후, 상기 제1 도전형 반도체층(120) 상에 활성층(130)을 형성한다. 활성층(130)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 양자우물구조를 가질 수 있다. 예를 들어, 상기 활성층(130)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
이때, 상기 활성층(130)은 상기 제1 도전형 반도체층(120) 위에 형성될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(120)의 측면에 소정의 마스크 패턴(미도시)으로 형성하고, 상기 제1 도전형 반도체층(120) 위에 활성층(130)을 형성할 수 있다.
다음으로, 도 4와 같이 상기 활성층(130)과 상기 제1 도전형 반도체층(120) 상에 제2 도전형 반도체층(140)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(140)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 P형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
이때, 상기 제2 도전형 반도체층(140)은 상기 활성층(130)과 상기 제1 도전형 반도체층(120)을 감싸도록 형성할 수 있다.
또한, 상기 제2 도전형 반도체층(140)은 상기 활성층(130)의 상면과 측면 및 상기 제1 도전형 반도체층(120)의 측면에 형성될 수 있다.
실시예는 상기 제2 도전형 반도체층(140)을 형성하는 단계에서, 상기 활성층(130)과 상기 제1 도전형 반도체층(120)의 측면 위에 형성되는 제2 도전형 반도체층의 두께는 상기 활성층의 위에 형성되는 제2 도전형 반도체층의 두께 보다 작게 형성될 수 있다.
실시예에서 상기 활성층(130)과 상기 제1 도전형 반도체층(120)의 측면에 형성되는 제2 도전형 반도체층은 상기 제1 도전형 반도체층(120)과 pn junction이 형성되지 않는 두께로 형성될 수 있다. 예를 들어, 상기 측면에 형성되는 제2 도전형 반도체층은 100Å 이하로 형성되어 디플리션이 발생하지 않도록 할 수 있으나 이에 한정되는 것은 아니다.
또한, 실시예에서 측면에 형성되는 제2 도전형 반도체층은 저항성이 높도록 형성되어 아이솔레이션 역할을 대체할 수 있다. 예를 들어, 상기 측면에 형성되는 제2 도전형 반도체층은 100Å 이하로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 선택영역 성장방법을 활용하되 활성층(active layer)은 제1 도전형 반도체층의 측면에 성장되지 않도록 하며, 제2 도전형 반도체층은 제1 도전형 반도체층의 측면에 성장되어, 활성층이 노출되지 않도록 함으로써, 측면에 형성되는 제2 도전형 반도체층이 누설전류 발생을 막는 보호층(passivation layer) 역할을 하도록하여 칩간의 영역분리를 위한 아이솔레이션(isolation) 공정수를 줄이고 나아가 기존 공정에서 칩간 영역분리시 발생하는 플라즈마(plasma) 혹은 케미칼(chemical)에 의한 대미지(damage)를 줄일 수 있다.
다음으로, 도 5와 같이 상기 제2 도전형 반도체층(140) 상에 제2 전극층(150)을 형성한다. 상기 제2 전극층(150)은 오믹층(152), 반사층(미도시), 결합층(미도시), 제2 기판(154) 등을 포함할 수 있다.
예를 들어, 상기 제2 전극층(150)은 오믹층(152)을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 오믹층(152)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
또한, 상기 제2 전극층(150)이 반사층을 포함하는 경우 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 알루미늄이나 은 등은 활성층에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있다.
또한, 상기 제2 전극층(150)이 결합층을 포함하는 경우 상기 반사층이 결합층의 기능을 하거나, 니켈(Ni), 금(Au) 등을 이용하여 결합층을 형성할 수 있다.
또한, 제2 전극층(150)은 제2 기판(154)을 포함할 수 있다. 만약, 상기 제1 도전형 반도체층(120)이 50㎛ 이상으로 충분히 두꺼운 경우에는 제2 기판을 형성하는 공정은 생략될 수 있다. 상기 제2 기판(154)은 효율적으로 정공을 주입할 수 있도록 전기 전도성이 우수한 금속, 금속합금, 혹은 전도성 반도체 물질로 이루어질 수 있다. 예를 들어, 상기 제2 기판(154)은 구리(Cu), 구리합금(Cu Alloy) 또는 Si, Mo, SiGe 등일 수 있다. 상기 제2 기판(154)을 형성시키는 방법은 전기화학적인 금속증착방법이나 공융금속을 이용한 본딩 방법 등을 사용할 수 있다.
이후, 상기 비도전형 반도체층(110)이 노출되도록 상기 제1 기판(100)을 제거한다. 상기 제1 기판(100)을 제거하는 방법은 고출력의 레이저를 이용하여 제1 기판을 분리하거나 화학적 식각 방법을 사용할 수 있다. 또한, 상기 제1 기판(100)은 물리적으로 갈아냄으로써 제거할 수도 있다.
이후, 상기 비도전형 반도체층(110)의 일부를 제거하고 상기 제1 도전형 반도체층(120) 상에 제1 전극(125)을 형성한다. 예를 들어, N형 전극을 상기 제1 도전형 반도체층(120) 상에 형성할 수 있다.
이에 따라 도 5와 같이 실시예에서 발광소자 칩은 끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태가 됨으로써 55% 이상의 외부양자효율을 얻을 수 있다. 예를 들어, 오렌지색 발광 다이오드의 경우 100 mA에서 100 lm/W 이상의 밝기를 얻을 수 있으며, 이는 일반적인 형광등의 밝기를 넘는 것이다.
실시예에 의하면 발광소자 형성후 칩형태가 끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태를 가지고 있기에 광추출에도 큰 효과를 가진다.
실시예에서 상기 제1 패턴(210)은 제거되거나 제거되지 않을 수 있으며, 상기 비도전형 반도체층(110) 또는 노출된 제1 도전형 반도체층(120) 상에 표면요철을 형성하여 광추출 효율을 증대시킬 수 있다. 예를 들어, 상기 제1 패턴(210)은 습식식각에 의한 선택적 식각에 의해 제거될 수 있으며, 상기 비도전형 반도체층(110) 상면은 건식식각 또는 습식식각에 의해 제1 전극(125)을 제외한 영역에 표면요철을 형성할 수 있다.
실시예에 따른 발광소자에 의하면 선택영역 성장방법을 활용하여 결정결함이 낮은 GaN 계열물질을 발광소자 구조로 성장하여 내부 발광효율(internal efficiency)이 높고 고신뢰성을 가지며 전류 스프레딩(current spreading)이 잘 될 수 있다.
또한, 실시예에 의하면 선택영역 성장방법을 활용하되 활성층(active layer)은 제1 도전형 반도체층의 측면에 성장되지 않도록 하며, 제2 도전형 반도체층은 제1 도전형 반도체층의 측면에 성장되어, 활성층이 노출되지 않도록 함으로써, 측면에 형성된 제2 도전형 반도체층이 누설전류 발생을 막는 보호층(passivation layer) 역할을 하도록하여 칩간의 영역분리를 위한 아이솔레이션(isolation) 공정수를 줄이고 나아가 기존 공정에서 칩간 영역분리시 발생하는 플라즈마(plasma) 혹은 케미칼(chemical)에 의한 대미지(damage)를 줄일 수 있다.
또한, 실시예에 의하면 발광소자 형성후 칩형태가 끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태를 가지고 있기에 광추출에도 큰 효과를 가진다.
실시예에 따른 발광소자는 발광다이오드에 적용될 수 있으나 이에 한정되는 것은 아니다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층; 및
    상기 활성층 및 상기 제1 도전형 반도체층 중 적어도 하나의 측면과 상기 활성층 상에 제2 도전형 반도체층;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제2 도전형 반도체층은
    상기 활성층의 상면과 측면 및 상기 제1 도전형 반도체층의 측면에 형성되는 발광소자.
  3. 제1 항에 있어서,
    상기 제2 도전형 반도체층은 상기 활성층과 상기 제1 도전형 반도체층을 감싸는 발광소자.
  4. 제2 항에 있어서,
    상기 활성층과 상기 제1 도전형 반도체층의 측면에 형성되는 제2 도전형 반도체층의 두께는 상기 활성층의 상면에 형성되는 제2 도전형 반도체층의 두께 보다 작은 발광소자.
  5. 제4 항에 있어서,
    상기 활성층과 상기 제1 도전형 반도체층의 측면 상에 형성되는 제2 도전형 반도체층은 100Å 이하로 형성되는 발광소자.
  6. 제1 항에 있어서,
    상기 활성층과 접하는 상기 제1 도전형 반도체층의 상면의 수평폭이 저면의 수평폭 보다 좁은 발광소자.
  7. 제1 항에 있어서,
    상기 제1 도전형 반도체층 아래에 비도전형 반도체층을 포함하는 발광소자.
  8. 제1 항에 있어서,
    상기 제1 도전형 반도체층 양측에 제1 패턴을 포함하는 발광소자.
  9. 제8 항에 있어서,
    상기 제1 도전형 반도체층은 상기 제1 패턴 상에도 형성되는 발광소자.
  10. 제1 항에 있어서,
    상기 발광소자는
    끝이 잘린 역전된 피라미드(TIP: truncated inverted pyramid) 형태인 발광소자.
  11. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층과 상기 제1 도전형 반도체층을 감싸는 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 제2 전극층; 및
    상기 제1 도전형 반도체층 아래에 제1 전극;을 포함하는 발광소자.
  12. 제11 항에 있어서,
    상기 활성층과 상기 제1 도전형 반도체층의 측면에 형성되는 제2 도전형 반도체층의 두께는 상기 활성층의 상면에 형성되는 제2 도전형 반도체층의 두께 보다 작은 발광소자.
  13. 제12 항에 있어서,
    상기 제1 도전형 반도체층의 측면에 형성되는 제2 도전형 반도체층에서는 디플리션이 발생하지 않는 발광소자.
  14. 제11 항에 있어서,
    상기 제2 전극층은,
    오믹층, 반사층, 결합층, 제2 기판 중 어느 하나 이상을 포함하는 발광소자.
  15. 제11 항에 있어서,
    상기 제1 도전형 반도체층 아래에 요철을 포함하는 발광소자.
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