KR20120005661A - 발광 소자 - Google Patents
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Abstract
발광 소자는 지지층, 상기 지지층 상에 위치하는 반사층, 및 상기 반사층 상에 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층이 순차로 적층된 발광 구조체를 포함하며, 상기 제2 도전형 반도체층은 상부에 위치하는 상기 활성층의 측면 및 이와 인접하는 상기 제1 도전형 반도체층 측면 일부를 덮는다.
Description
실시예는 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자로서, 1962년 GaAsP 화합물 반도체를 이용한 적색 LED가 상품화된 것을 시작으로 GaP:N 계열의 녹색 LED와 함께 정보 통신기기를 비롯한 전자장치의 표시 화상용 광원으로 이용되고 있다.
질화물계 반도체는 높은 열적 안정성과 폭넓은 밴드갭(0.8 ~ 6.2eV)을 가지고 있어, LED를 포함한 고출력 전자부품 소자에 이용되고 있다. 이에 대한 이유 중 하나는 질화물계 반도체(예컨대, GaN)가 타 원소들(인듐(In), 알루미늄(Al) 등)과 조합되어 녹색광, 청색광 및 백색광을 방출하는 반도체층들을 제조할 수 있기 때문이다.
실시예는 기판 분리시 발생하는 기판과 반도체층 계면의 손상을 방지할 수 있는 발광 소자, 그 제조 방법, 및 발광 소자 패키지를 제공한다.
실시예에 따른 발광 소자는 지지층, 상기 지지층 상에 위치하는 반사층, 및 상기 반사층 상에 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층이 순차로 적층된 발광 구조체를 포함하며, 상기 제2 도전형 반도체층은 상부에 위치하는 활성층의 측면 및 이와 인접하는 제1 도전형 반도체층 측면 일부를 덮는 것을 특징으로 한다.
실시 예는 습식 식각을 통하여 기판을 제거하기 때문에 레이저 리프트 오프에 의한 기판 분리시 발생하는 기판과 반도체층 계면의 손상을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1g는 실시 예에 따른 수직형 발광 소자의 제조 방법을 나타낸다.
도 2는 실시예에 따른 수직형 발광 소자를 나타낸다.
도 3a 내지 도 3c는 다른 실시 예에 따른 수직형 발광 소자의 제조 방법을 나타낸다.
도 4는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 5는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
도 2는 실시예에 따른 수직형 발광 소자를 나타낸다.
도 3a 내지 도 3c는 다른 실시 예에 따른 수직형 발광 소자의 제조 방법을 나타낸다.
도 4는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 5는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 대해 설명한다.
도 1a 내지 도 1g는 실시 예에 따른 수직형 발광 소자의 제조 방법을 나타낸다.
먼저 도 1a에 도시된 바와 같이, 기판(110) 상에 반도체층(115)을 성장시킨다. 이때 기판(110)은 실리콘(Si)을 포함하는 습식 식각이 가능한 금속재의 실리콘 기판일 수 있으며, GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
반도체층(115)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PCVD; Plasma-enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등을 포함한 다양한 증착 및 성장 방법을 통해 형성할 수 있으며, 이때 성장되는 반도체층(115)은 질화물계 물질, 예컨대 질화 갈륨(GaN)일 수 있다.
예컨대, 실리콘 기판(110) 상에 도핑되지 않은 질화갈륨(undoped GaN) 또는/및 제1 도전형 질화갈륨(예컨대, n-GaN)을 1~2um의 두께로 성장시킬 수 있다.
다음으로 도 1b에 도시된 바와 같이, 성장된 반도체층(115)을 일부 식각하여 칩 사이즈에 맞도록 반도체층 패턴(115-1)을 형성한다. 예컨대, 성장된 반도체층(115) 상에 포토리쏘그라피(photolithography) 공정을 통하여 반도체층(115) 일부를 노출하는 포토레지스트 패턴(미도시)을 형성한다.
그리고 포토레지스트 패턴을 마스크로 이용하여 노출되는 반도체층(115)을 식각하여 실리콘 기판(110)의 일부를 노출시키는 칩 형상에 해당하는 반도체층 패턴(115-1)을 형성할 수 있다. 이때 반도체층 패턴(115-1)은 각 칩 단위 영역에 해당하는 실리콘 기판(110) 부분들에 선택적으로 잔류한다. 반도체층 패턴(115-1) 형성 후 포토레지스트 패턴을 제거한다.
다음으로 도 1c에 도시된 바와 같이, 노출되는 실리콘 기판(110) 표면에 장벽층(120)을 형성한다. 예컨대, 장벽층(120)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연층일 수 있으며, CVD(chemical Vapor Deposition)와 같은 증착법을 통하여 형성할 수 있다.
다음으로 도 1d에 도시된 바와 같이, 반도체층 패턴(115-1) 상에 제1 도전형 반도체층(125), 활성층(130), 및 제2 도전형 반도체층(135)을 순차적으로 형성하여 발광 구조체(105)를 형성한다. 이때 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다. 이때 반도체층 패턴(115-1) 상부에만 선택적으로 에피층(epitaxial layer)이 성장하여 제1 도전형 반도체층(125), 활성층(130), 및 제2 도전형 반도체층(135)이 순차적으로 적층되며, 장벽층(120) 상부에는 에피층이 형성되지 않는다.
이러한 제1 도전형 반도체층(125), 활성층(130), 및 제2 도전형 반도체층(135)은 유기금속 화학 증착법, 화학 증착법, 플라즈마 화학 증착법, 분자선 성장법, 수소화물 기상 성장법 등을 포함한 다양한 증착 및 성장 방법을 통해 형성할 수 있다.
제1 도전형 반도체층(125)은 n형 반도체층으로 구현될 수 있으며, n형 반도체층은 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te와 같은 n형 도펀트가 도핑될 수 있다.
활성층(130)은 제1 도전형 반도체층(125) 상에는 형성된다. 활성층(130)은 예컨대, 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(130)이 양자우물구조로 형성된 경우 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다. 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(130)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있다. 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있으며, 활성층(130)의 밴드 갭보다는 높은 밴드 갭을 갖을 수 있다.
제2 도전형 반도체층(135)은 활성층(130) 상에는 형성된다. 제2 도전형 반도체층(135)은 p형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. p형 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 발광 구조체(105)는 제2 도전형 반도체층(135) 아래에 N형 반도체층을 포함할 수 있다. 또한 제1 도전형 반도체층(125)이 P형 반도체층이고, 제2 도전형 반도체층(135)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 발광 구조체(105)는 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
실시예에서는 발광 구조체(105)가 n형 도펀트를 포함하는 n형 질화물 반도체층과, n형 질화물 반도체층 상부에 형성된 활성층과, 활성층 상부에 p형 도펀트를 포함하는 p형 질화물 반도체층을 포함하는 것을 중심으로 설명하였으나 이에 대해 한정하지는 않으며, 발광 구조체(105)의 적층 구조 및 재질은 다양하게 변형 가능하다.
도 1d에서는 에피층 성장을 위한 반응 가스 성분 비율 및 반응 온도를 조절하여 칩 사이즈에 해당하도록 수직 방향으로 반도체층 패턴(115-1) 상에 제1 도전형 반도체층(125), 활성층(130), 및 제2 도전형 반도체층(135)을 선택적으로 성장시킬 수 있으며, 이때 성장된 반도체층들(125,130,135)로 구성되는 발광 구조체(105)의 측벽은 경사질 수 있다. 즉 발광 구조체(105)의 측벽의 기울기를 θ라 할 때, 0°<θ≤ 90°일 수 있다.
다음으로 도 1e에 도시된 바와 같이, 제2 도전형 반도체층(135)의 상부 표면을 노출하도록 발광 구조체(105)의 측면에 패시베이션층(passivation layer, 140)을 형성한다. 이때 패시베이션층(140)은 장벽층(110) 상에도 형성될 수 있다.
예컨대, 발광 구조체(105)가 형성된 기판(110) 표면에 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 또는 AlN을 플라즈마 화학기상증착법(PECVD)을 통하여 증착하고, 제2 도전형 반도체층(135)의 상부 일부 표면을 노출하도록 증착된 실리콘 산화막 또는 실리콘 질화막을 선택적으로 식각할 수 있다. 이때 패시베이션층(140)은 제2 도전형 반도체층(135)의 측면과 인접하는 상부 표면 일부에도 형성될 수 있다.
실시 예에서는 발광 구조체(105)의 측면에 패시베이션층(140)을 형성하였으나, 패시베이션층(140)의 형성을 생략할 수도 있다.
다음으로 도 1f에 도시된 바와 같이, 노출되는 제2 도전형 반도체층(135) 상부에 표면에 광추출 효율을 높이고, 오믹 접촉(ohmic contact)을 위한 오믹 접촉층(145) 및 반사층(150)을 형성한다.
예컨대, 오믹 접촉층(145)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd 중 적어도 하나를 포함할 수 있다.
반사층(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 적어도 하나의 층을 포함하는 구조로 형성될 수 있다.
다음으로 패시베이션층(140), 오믹 접촉층(145), 및 반사층(150)을 덮도록 기판(110) 상에 지지층(155)을 형성한다.
예컨대, 지지층(155)은 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 등) 등으로 이루어질 수 있으며, 전기도금(electroplating), 무전해 도금(electroless plating) 또는 스퍼터링(sputtering), 웨이퍼 본딩(wafer bonding)에 의하여 형성할 수 있다.
다음으로 도 1g에 도시된 바와 같이, 습식 식각을 통하여 기판(110)을 제거한다. 그리고 기판(110) 제거 후 노출되는 장벽층(120) 및 반도체층 패턴(115-1)을 제거하여 제1 도전형 반도체층(125)을 노출시킨다. 그리고 노출되는 제1 도전형 반도체층(125) 표면에 제1 도전형 전극(160)을 형성한다.
일반적으로 사파이어 기판과 반도체층(예컨대, GaN층)을 분리하기 위하여 레이저 리프트 오프(Laser Lift Off, OLL) 공정을 수행한다. 이러한 레이저 리프트 오프 공정에 의한 기판 분리시, GaN층에 크랙(crack)이 발생하거나, 채널 산화층 파괴되거나, 또는 GaN층이 손상될 수 있으며, 이로 인하여 발광 다이오드 소자의 전기적 특성의 불량이 발생할 수 있다.
그러나 실시 예에 따른 수직형 발광 소자의 제조 방법은 습식 식각을 통하여 기판(110)을 제거하기 때문에 기존의 레이저 리프트 오프에 의한 기판 분리시 발생하는 기판(예컨대, 110)과 반도체층(예컨대, 125) 계면의 손상을 방지할 수 있다.
도 2는 실시 예에 따른 수직형 발광 소자를 나타낸다. 도 2를 참조하면, 수직형 발광 소자는 제2 전극층, 제2 도전형 반도체층(235), 활성층(230), 제1 도전형 반도체층(225), 패시베이션층(240), 및 제1 도전형 전극(260)을 포함한다. 여기서 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
제2 전극층은 지지층(255), 반사층(250), 및 오믹층(245)을 포함한다. 반사층(250)은 지지층(255) 상에 위치하며, 오믹층(245)은 오믹 접촉을 위하여 반사층(250) 상에 위치할 수 있다.
제2 도전형 반도체층(235), 활성층(230), 및 제1 도전형 반도체층(225)이 순차로 적층된 발광 구조체(205)가 오믹층(245) 상에 위치한다. 이때 제2 도전형 반도체층(235)은 상부에 위치하는 활성층(230)의 측면 및 이와 인접하는 제1 도전형 반도체층(225) 측면 일부를 덮도록 확장된다.
예컨대, 제2 도전형 반도체층(235)은 상부에 위치하는 활성층(230)의 측면을 덮고, 제1 도전형 반도체층(225)의 측면 전체의 절반을 덮도록 확장될 수 있다(223).
이때 활성층(230)의 측면 및 이와 인접하는 제1 도전형 반도체층(225) 상부 측면을 덮는 제2 도전형 반도체층(235)의 측면 부분(223)은 활성층(230)을 절연하는 패시베이션층(passivation layer)의 기능을 한다.
패시베이션층(240)은 제2 도전형 반도체층(235), 활성층(230), 및 제1 도전형 반도체층(225)이 순차로 적층된 발광 구조체(205)와 지지층(255) 사이에 위치한다.
예컨대, 패시베이션층(240)은 제2 도전형 반도체층(235), 활성층(230), 및 제1 도전형 반도체층(225)이 순차로 적층된 발광 구조체(205)의 측면과 지지층(255) 사이에 위치하며, 발광 구조체(205)의 측면과 인접하는 제2 도전형 반도체층(235)의 하측 일부분과 지지층(255) 사이에 위치할 수 있다. 제1 도전형 전극(260)은 제1 도전형 반도체층(225) 표면에 위치한다. 이때 도 2에 도시된 패시베이션층(340)이 생략될 수 있다.
도 3a 내지 도 3c는 다른 실시 예에 따른 수직형 발광 소자의 제조 방법을 나타낸다.
도 3a에 도시된 바와 같이, 기판(310) 상에 반도체층 패턴(315)을 형성한다. 이때 기판(310)은 실리콘(Si)을 포함하는 습식 식각이 가능한 금속재의 실리콘 기판일 수 있다. 그리고 반도체층 패턴(315)에 의하여 노출되는 실리콘 기판(310) 표면에 장벽층(320)을 형성한다. 상술한 반도체층 패턴(315), 및 장벽층(320) 형성 공정은 도 1a 내지 도 1c에서 설명한 바와 같다.
다음으로 반도체층 패턴(315) 상부에만 선택적으로 에피층(epitaxial layer)을 성장하여 제1 도전형 반도체층(325), 활성층(330), 및 제2 도전형 반도체층(335)이 순차적으로 적층되는 발광 구조체(305)를 형성한다. 이때 제2 도전형 반도체층(335)의 측면 부분(323)이 활성층(330)의 측면과 이와 인접하는 제1 도전형 반도체층(325)의 상부 측면을 덮는다.
예컨대, 에피층 성장을 위한 반응 가스 성분 비율 및 반응 온도를 조절하여 제1 도전형 반도체층(325) 및 활성층(330)은 반도체층 패턴(315) 상에 수직 방향으로 성장시킨다(2D 모드 성장).
다음으로 2D 모드 성장과 반응 가스 성분 비율 및 반응 온도를 달리 조절하여 제2 도전형 반도체층(335)을 활성층(330) 상부에 수직 방향으로 형성하되, 하부에 위치하는 활성층(330)의 측면 및 이와 인접하는 제1 도전형 반도체층(325) 측면 일부를 덮도록 제2 도전형 반도체층(335)의 성장을 활성층(330)의 측면 및 이와 인접하는 제1 도전형 반도체층(325)의 측면 방향으로 확장시킨다(323).
예컨대, 제2 도전형 반도체층(335)의 확장되는 측면 부분(323)은 활성층(330)의 측면 전부를 덮고, 제1 도전형 반도체층(325)의 전체 측면의 절반을 덮도록 성장시킬 수 있다.
이때 활성층(330)의 측면 및 이와 인접하는 제1 도전형 반도체층(325)의 측면을 덮는 제2 도전형 반도체층(335)의 측면 부분(323)은 제2 도전형 반도체층(335)의 다른 부분에 비하여 저항이 높다. 제2 도전형 반도체층(335)의 측면 부분(323)은 저항이 높아 절연 특성을 가지므로 패시베이션층(passivation layer)의 기능을 할 수 있다.
다음으로 도 3b에 도시된 바와 같이, 제2 도전형 반도체층(335)의 상부 표면을 노출하도록 발광 구조체(305)의 측면에 패시베이션층(passivation layer, 340)을 형성한다. 패시베이션층(340)의 형성 방법은 도 1e에서 설명한 바와 동일하다.
도 3b에서는 패시베이션층(340)을 형성하지만, 제2 도전형 반도체층(335)의 측면 부분(323)이 패시베이션층(passivation layer)의 기능을 하기 때문에 패시베이션층(340)의 형성을 생략할 수 있다.
다음으로 노출되는 제2 도전형 반도체층(335) 상부에 표면에 광추출 효율을 높이고, 오믹 접촉을 위한 투명 오믹층(345)을 형성한다. 그리고 투명 오믹층(345) 상에 유효 휘도를 향상시키기 위한 반사층(350)을 형성한다. 투명 오믹층(345) 및 반사층(350)의 형성은 도 1f에서 설명한 바와 동일하다.
다음으로 패시베이션층(340), 및 반사층(350)을 덮도록 지지층(355)을 형성한다. 지지층(355)의 형성은 도 1f에서 설명한 바와 동일하다.
다음으로 도 3c에 도시된 바와 같이, 습식 식각을 통하여 기판(310)을 제거한다. 그리고 기판(310) 제거 후 노출되는 장벽층(320) 및 반도체층 패턴(315)을 제거하여 제1 도전형 반도체층(325)을 노출시킨다. 그리고 노출되는 제1 도전형 반도체층(325) 표면에 제1 도전형 전극(360)을 형성한다.
도 4는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 4를 참조하면, 실시 예에 따른 발광 소자 패키지는 패키지 몸체(410), 제1 금속층(412), 제2 금속층(414), 발광 소자(420), 반사판(425), 와이어(430), 및 봉지층(440)을 포함한다.
패키지 몸체(410)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(410)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(412) 및 제2 금속층(414)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(410)의 표면에 배치된다. 발광 소자(420)는 제1 금속층(412) 및 제2 금속층(414)과 전기적으로 연결된다.
예컨대, 도 2에 도시된 발광 소자의 제2 전극층(255)은 제2 금속층(414)에 전기적으로 연결되고, 제1 도전형 전극(260)은 와이어(430)의 일측과 접합되고, 와이어(430)의 타측은 제1 금속층(412)에 접합될 수 있다.
반사판(425)은 발광 소자에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(410)의 캐버티 측벽에 형성된다. 반사판(425)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(440)은 패키지 몸체(410)의 캐버티 내에 위치하는 발광 소자(420)를 포위하여 발광 소자(420)를 외부 환경으로부터 보호한다. 봉지층(440)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(440)은 발광 소자(420)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 5는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다. 도 5를 참조하면, 조명장치(800)는 전원 결합부(810), 열발산판(heat sink, 820), 발광 모듈(830), 반사경(reflector, 840), 및 커버 캡(cover cap, 850), 및 렌즈부(860)를 포함한다.
전원 결합부(810)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(830)에 전원을 공급한다. 열발산판(820)은 측면에 형성되는 열발산핀 통하여 발광 모듈(830)로부터 발생하는 열을 외부로 방출한다. 열발산판(820)의 상단은 전원 결합부(810)의 하단과 스크루 결합된다.
열발산판(820)의 밑면에는 회로 기판 상에 실장되는 발광 소자 패키지들을 포함하는 발광 모듈(840)이 고정된다. 이때 발광 소자 패키지들은 도 14에 도시된 실시예에 따른 발광 소자 패키지일 수 있다.
조명 장치(800)는 발광 모듈(830) 하부에는 발광 모듈을 전기적으로 보호하기 위한 절연 시트(832) 및 반사 시트(834) 등을 더 포함할 수 있다. 또한 발광 모듈(840)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.
반사경(840)은 원뿔대 형상으로 열발산판(820)의 하단과 결합하며, 발광 모듈(830)로부터 조사되는 광을 반사시킨다. 커버 캡(850)은 원형의 링 형상을 가지며, 반사경(140) 하단에 결합된다. 렌즈부(860)는 커버 캡(850)에 끼워진다. 도 5에 도시된 조명 장치(800)는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.
상술한 바와 같이 실시 예에 따른 수직형 발광 소자, 그 제조 방법, 및 발광 소자 패키지는 칩 사이즈의 개별적인 반도체층(예, GaN) 성장을 이용한 패턴화된 반도체층 기판의 개념을 도입하고, GaN template 성장 후 패턴을 형성하기 때문에 에피(Epi)의 품질을 유지할 수 있고, 습식 식각을 통해 기판을 제거하기 때문에 레이저 리프트 오프에 의한 반도체층의 손상을 방지할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
105,305: 발광 구조체, 110,310: 기판, 115,315: 반도체층,
115-1, 315: 반도체층 패턴, 120,320: 장벽층,
125,225,325: 제1 도전형 반도체층,130,230,330: 활성층,
135,235,335: 제2 도전형 반도체층, 140,240,340: 패시베이션층,
145,245,345: 오믹층, 150,250,350: 반사층,
155,255,355: 지지층, 160,260,360: 제1 도전형 전극,
410: 패키지 몸체, 412: 제1 금속층, 414: 제2 금속층, 420: 발광 소자,
425: 반사판, 430: 와이어, 440: 봉지층.
115-1, 315: 반도체층 패턴, 120,320: 장벽층,
125,225,325: 제1 도전형 반도체층,130,230,330: 활성층,
135,235,335: 제2 도전형 반도체층, 140,240,340: 패시베이션층,
145,245,345: 오믹층, 150,250,350: 반사층,
155,255,355: 지지층, 160,260,360: 제1 도전형 전극,
410: 패키지 몸체, 412: 제1 금속층, 414: 제2 금속층, 420: 발광 소자,
425: 반사판, 430: 와이어, 440: 봉지층.
Claims (5)
- 지지층;
상기 지지층 상에 위치하는 반사층; 및
상기 반사층 상에 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층이 순차로 적층된 발광 구조체를 포함하며,
상기 제2 도전형 반도체층은 상부에 위치하는 상기 활성층의 측면 및 이와 인접하는 상기 제1 도전형 반도체층 측면 일부를 덮는 발광 소자. - 제1항에 있어서, 상기 발광 소자는,
상기 제1 도전형 반도체층 표면에 위치하는 제1 전극을 더 포함하는 발광 소자. - 제1항에 있어서, 상기 발광 소자는,
상기 반사층과 상기 제2 도전형 반도체층 사이에 오믹층을 더 포함하는 발광 소자. - 제1항에 있어서, 상기 발광 소자는,
상기 발광 구조체와 상기 지지층 사이에 위치하는 패시베이션층을 더 포함하는 발광 소자. - 제1항에 있어서, 상기 제2 도전형 반도체층은,
상기 활성층의 측면을 덮고, 상기 제1 도전형 반도체층의 측면 전체의 절반을 덮는 발광 소자.
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