WO2010082431A1 - 無線通信システムにおける同期処理回路、同期処理方法 - Google Patents

無線通信システムにおける同期処理回路、同期処理方法 Download PDF

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WO2010082431A1
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correlation calculation
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processing circuit
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俊樹 竹内
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日本電気株式会社
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    • H04B2201/70711—Efficiency-related aspects with dynamic control of receiver resources with modular structure

Definitions

  • the present invention relates to a synchronization processing circuit in a wireless communication system, and more particularly, to a parallelization technique, a reconfiguration technique, and a flexibility improvement technique for a correlation calculation unit to cope with various synchronization processes in a plurality of wireless systems.
  • timing correlation process is a reference for transmission / reception data signals by performing a correlation process on a plurality of timings with the same correlation code (hereinafter sometimes simply referred to as a code) and detecting a peak. The process which detects a timing is shown.
  • the code correlation process indicates a process for detecting a desired code by performing a correlation process using a plurality of correlation codes with respect to one obtained reference timing and detecting a peak.
  • the timing correlation process and the code correlation process are generally realized by using a dedicated circuit such as a matched filter or a sliding correlator.
  • a dedicated circuit such as a matched filter or a sliding correlator.
  • Patent Document 1 A related technique for solving this problem is described in Patent Document 1, for example.
  • a technique is proposed in which a synchronization processing circuit can switch between a synchronization detection mode and a data detection mode, and each correlator is shared.
  • the related art described in Patent Document 1 includes a sliding correlator capable of switching between a synchronization detection mode and a data detection mode, and correlates with a synchronization detection correlation coefficient having a phase different from that of the received data signal in the synchronization detection mode.
  • the correlation timing is detected by processing, and after the timing detection, the mode is switched to the data detection mode, and the received data is obtained by performing correlation processing at the timing with a plurality of data spreading sequences.
  • each correlator has an advantage that it can be shared between the synchronization detection mode and the data detection mode and can be effectively used. Therefore, when the number of corresponding code types increases, circuit correction is required for the number of correlators, and the circuit scale increases in proportion to the number of correlators. There is a problem that it is bad and low expandability.
  • Patent Document 2 proposes a technique for speeding up by dividing the entire phase range into four search ranges and assigning each search range to four complex correlator units at the time of acquisition of synchronization.
  • the related technique described in Patent Document 2 discloses an example of a technique for establishing synchronization at high speed by assigning four synchronization search ranges to four complex correlators, respectively.
  • Patent Document 3 Still another related technique is described in Patent Document 3, for example.
  • a user code is selected for each correlator set, and each correlator in the correlator set selects and inputs one of received data signals at a plurality of antennas.
  • a technique has been proposed that can reconfigure which antenna signal is subjected to correlation processing.
  • the first problem is that the related techniques described in Patent Documents 1 to 3 and the like described above cannot efficiently cope with both timing correlation processing and code correlation processing in a synchronization processing circuit in a wireless communication system.
  • a technique called multi-stage cell search that is, reception timing detection by timing correlation processing is performed in the first stage, and base station by code correlation processing at the detected reception timing in the second stage or the third stage.
  • a method of establishing synchronization with the base station in stages, that is, code detection is used. Therefore, the common use of the synchronous processing circuit in the first stage, the second stage (third stage), or the path search process is important in terms of effective use (operation rate) of the synchronous processing circuit. .
  • the second problem is that in the related techniques described in Patent Documents 1 to 3 and the like described above, a plurality of synchronization processes cannot be executed in parallel in the synchronization processing circuit in the wireless communication system, and each synchronization process is performed. The allocation of the number of correlation calculators cannot be varied.
  • the third problem is that the related techniques described in Patent Documents 1 to 3 and the like described above cannot flexibly cope with various synchronization processes in a plurality of wireless systems.
  • An object of the present invention is to provide a synchronization processing circuit and a synchronization processing method in a wireless communication system that can efficiently cope with both timing correlation processing and code correlation processing in a synchronization processing circuit in a wireless communication system.
  • Another object of the present invention is to provide a synchronization processing circuit in a radio communication system with high flexibility and expandability, which can execute a plurality of synchronization processes in parallel, and in this case, the number of correlation arithmetic units allocated to each synchronization process can be made variable. Another object is to provide a synchronous processing method.
  • the synchronization processing circuit in the wireless communication system includes a plurality of correlation calculation devices equipped with a plurality of correlators for performing correlation calculation. Timing correlation processing that performs correlation calculation at different timings for received data in each correlation calculation device by shifting the correlation code between adjacent correlators and passing the shifted correlation code to another adjacent correlation calculation device And a means for selectively switching, on a correlation arithmetic unit basis, code correlation processing for performing correlation arithmetic on received data at each correlation arithmetic unit at the same timing by a correlation code individually input to each correlation arithmetic unit from the outside. .
  • the synchronization processing circuit in the wireless communication system includes a plurality of correlation calculation devices that perform correlation calculation, and the correlation calculation device includes a plurality of correlators and a correlation unit.
  • First correlation code selection means for selecting a correlation code passed from the apparatus as a correlation code is included.
  • the correlation calculation device includes a plurality of correlators that perform correlation calculation. Correlation codes are shifted and passed between adjacent correlators in the calculation device, and the correlation codes shifted to each other correlation calculation device are used to perform correlation calculation at different timings on the received data in each correlation calculation device.
  • the correlation processing unit performs selective switching between timing correlation processing performed and code correlation processing in which correlation calculation is performed on the received data at the same timing in each correlation calculation device by a correlation code individually input from the outside to each correlation calculation device. .
  • the correlation calculation device includes a plurality of correlators that perform correlation calculation.
  • the code is shifted by a plurality of shifting means, the shifted correlation code is passed to the adjacent correlation calculation device for timing correlation processing, and the correlation code input from the outside and the correlation code passed from the adjacent correlation calculation device are selected.
  • the correlation code is shifted by a plurality of shifting means, the shifted correlation code is passed to the adjacent correlation calculation device for timing correlation processing, and the correlation code input from the outside and the correlation code passed from the adjacent correlation calculation device are selected.
  • the timing correlation process for performing correlation calculation at different reception timings using the same correlation code and the code correlation process for performing correlation calculation using different correlation codes at the same reception timing are the same. It is possible to efficiently cope with this synchronization processing circuit.
  • FIG. 1 is a block diagram showing a configuration example of a synchronization processing circuit in a wireless communication system according to the first embodiment of the present invention.
  • a hierarchical parallel configuration in which a plurality of correlation calculation modules (N in the example of FIG. 1) are mounted with a correlation calculation module including a plurality of (four or eight) correlators mounted as one unit.
  • FIG. 2 is a block diagram illustrating a configuration example of each correlation calculation module in the first embodiment.
  • FIG. 1 shows an example of a configuration in which the entire synchronous processing circuit is parallelized so that, for example, up to three types of synchronous processing can be processed in parallel.
  • the number of parallel processes is not particularly limited to “3”.
  • the synchronous processing circuit includes input data control units 10 corresponding to the number of parallel processes, input data selection units 21 to 2N corresponding to the number of correlation calculation modules, correlation calculation modules 31 to 3N, and the number of parallel processes.
  • an overall control unit that performs processing allocation of the correlation calculation module, and accompanying selection control of the input data selection unit and the correlation result data output selection unit is included. Also included is a peak detector for detecting peaks from the data. Each module is connected to on-chip memory (RAM) 11, 101, 121 as required.
  • RAM on-chip memory
  • a correlation code is shifted between adjacent correlators 60 by a shift register (delay element).
  • a shift register delay element
  • each of the correlation calculation modules 31 to 3N the correlation code shifted (slid) in each of the adjacent correlation calculation modules 31 to 3N is used as it is so that a common timing correlation process can be performed using a plurality of correlation calculation modules. It is configured to deliver. Furthermore, in order to perform common code correlation processing in a plurality of correlation calculation modules, correlation codes from outside are individually input, correlation codes passed from adjacent correlation calculation modules, and individually input correlation codes And can be selected.
  • the correlation calculation modules 31 to 3N include a correlation code selection unit 40 that selects a correlation code input from an adjacent correlation calculation module and a correlation code input from the outside. Also, an interface between modules that outputs the shifted (slided) correlation code to the adjacent correlation calculation module is provided.
  • any received data signal of the received data control unit 10 that performs parallel processing can be selected and input.
  • the input data selection units 21 to 2N are provided for each correlation calculation module.
  • Each of the correlation calculation modules 31 to 3N is also provided with an input interface for inputting an individual correlation code.
  • the received data signal is commonly used as one input received data signal (IQ Input), and the correlation code is selected by the correlation code selection unit 40.
  • the selected common correlation code is shifted (slided) by the shift register (delay element) 50 and used.
  • each correlation calculation module can be configured relatively easily and can be configured with less overhead in terms of circuit scale.
  • each correlator is included in the correlation calculation modules 31 to 3N.
  • a correlation data output control unit 70 that controls output of correlation result data from 60 is provided.
  • the correlation result data output selection corresponding to the number of parallel processing is selected so that the correlation result data from each correlation calculation module 31 to 3N can be output to any subsequent module that performs parallel processing outside the correlation calculation modules 31 to 3N.
  • Part 90 is provided.
  • a received data signal (IQ Input) from the input data control unit 10 and a correlation code (Code1 to Code1) for the processing are included.
  • CodeN is used to perform correlation calculation in each correlator 60 in each of the correlation calculation modules 31 to 3N.
  • the voltage addition unit 100 performs voltage addition processing (in-phase addition processing) for the I component and Q component on the obtained correlation result data, and the power calculation unit 110 calculates power,
  • the averaging processing unit 120 performs an averaging process (power addition process) and the like.
  • the correlation result data after the averaging process is output as a profile or stored in a memory, and although not shown, a peak detection is performed by a CPU, a DSP, a peak detection unit, or the like, thereby realizing a synchronization process.
  • FIG. 3 shows an operation image in each of (a) timing correlation processing and (b) code correlation processing using the plurality of correlation calculation modules 31 to 3N shown in FIG. 1 and FIG. It is a figure which shows the example of.
  • the input data control units 21 to 2N are set so that the input data to the assigned correlation calculation module is input with a common received data signal.
  • the correlation code selection unit 40 in the assigned correlation calculation module selects the correlation code input from the outside only for the first correlation calculation module, and other correlation calculation modules are input from adjacent correlation calculation modules. Set to select the correlation code.
  • an operation image as shown in FIG. In each correlation calculation module, the correlation code is shifted (slid) by the shift register (delay element) 50 and the correlation calculation processing is performed by each correlator 60, whereby the common reception data and the common correlation code are obtained.
  • the input data control units 21 to 2N are set so that a common received data signal is input to the input data to the assigned correlation calculation module.
  • the correlation code selection unit 40 in the assigned correlation calculation module is set to select an individual correlation code input from the outside. As a result, an operation image as shown in FIG. Then, by performing the correlation calculation process in one correlator 60 in the correlation calculation module using the selected individual correlation code, different code correlation processes can be performed on a common received data signal at the same timing.
  • FIG. 4 uses the plurality of correlation calculation modules 31 to 3N shown in FIGS. 1 and 2 to operate (a) timing correlation calculation processing and (b) code correlation processing as shown in FIG. It is a figure which shows the example of the operation timing in the case of.
  • the input data control unit 10 sequentially outputs the received data signal (IQ input) to the correlation calculation module assigned to each sample.
  • (A) In the case of timing correlation processing, common received data using the same correlation code shifted between the correlators 60 and between the correlation calculation modules 31 to 3N in the assigned correlation calculation module group.
  • the correlation calculation process is performed at different timings.
  • Each correlator 60 starts to operate at different timings and sequentially outputs correlation results at different timings.
  • the correlation data output control unit 70 in each correlation calculation module sequentially selects and outputs from the correlation results of the correlator 60 with an early output timing.
  • the correlation result data output selection unit 90 outside the correlation calculation module also sequentially selects the correlation results from the correlation calculation module with an early output timing, and outputs them to the subsequent module.
  • the correlation data output control unit 70 in each correlation calculation module selects and outputs only the correlation result of the correlator 60 to be used.
  • the correlation result data output selection unit 90 outside the correlation calculation module performs access arbitration of the correlation results output at the same time, selects the correlation results from the correlation calculation modules 31 to 3N in order, and sends them to the subsequent module. Output.
  • the correlation data output control unit 70 in each correlation calculation module includes an access control mechanism that waits for output of correlation results (Output) until access is accepted (ACK).
  • control of the input data selection units 21 to 2N, the code selection unit 40 in the correlation calculation module, and the correlation result data output selection unit 90 is executed by setting parameters from the overall control unit or the like.
  • the correlation codes (Code1 to CodeN) used in the respective correlation calculation modules 31 to 3N are generated by a flexible random sequence generator that can handle various code sequences by parameter setting, or by storing the correlation code in a memory in advance. It can be realized by a code storage circuit or the like that sequentially reads the correlation code from the memory.
  • the cell search process there is a method called multi-stage cell search in which the reception timing is detected by the timing correlation process in the first stage and the base station code is detected by the code correlation process at the reception timing detected in the second stage and thereafter. May be used.
  • the code correlation is performed at a near timing (a plurality of continuous reception timings) in which the timing is shifted by ⁇ 1 sample or ⁇ 2 samples from the reception timing detected in the first stage.
  • a method of improving the accuracy of cell search processing by performing processing and simultaneously performing fine adjustment of reception timing and code detection.
  • FIG. 5 shows (c1) operation image and (c2) operation timing when the code correlation processing at the near timing is operated using the synchronization processing circuit according to the first embodiment shown in FIG. 1 and FIG. It is a figure which shows an example.
  • the correlation code selection unit 40 in the assigned correlation calculation module is set to select an individual correlation code input from the outside, and in each correlation calculation module, the correlation code is stored in the shift register (delay element) 50. (Correlation processing) is performed in each correlator 60 after shifting (sliding). As a result, different correlation codes are used between the correlation calculation modules 31 to 3N, and correlation calculation processing is performed using the same correlation code while shifting the correlation timing within each correlation calculation module. Is possible ((c1) in FIG. 5).
  • the correlation result data output selection unit 90 outside the correlation calculation module outputs the correlation results at the same time. Then, the access arbitration of each correlation result output is performed, and the correlation results from each correlation calculation module are selected in order and output to the subsequent module ((c2) in FIG. 5). For this reason, the correlation data output control unit 70 (FIG. 2) in each correlation calculation module includes an access control mechanism that waits for the output of correlation results (Output) until access is accepted (ACK).
  • FIG. 6 is a diagram illustrating the relationship between the number of correlation operation modules allocated and the correlation processing operation timing.
  • the operation time for each correlator 60 is determined by the correlation code length to be used. Accordingly, in the case of (a) timing correlation processing, as shown in FIG. 6 (a1), the number of correlation calculation modules is allocated so that the total number of correlators 60 in each correlation calculation module is greater than the correlation code length. In this case, the input data control unit 10 can cope with this by outputting the received data signal once for each sample. At this time, the correlator that has completed the correlation processing for one correlation code is reused from the next timing corresponding to the total number of correlators (the number of parallelism).
  • the input data control unit 10 repeatedly reads an input data signal (IQ Input) from the input data storage memory 11 with an offset, and outputs a memory address generation circuit or the like for output to each of the correlation calculation modules 31 to 3N.
  • FIG. 7 shows an example of an operation image when a plurality of synchronization processes such as the first stage, the second stage, and the path search process of the cell search process are operated in parallel using the synchronization processing circuit shown in FIGS. FIG.
  • the correlation calculation module units 31 to 3N have a hierarchical parallel configuration, but the other input data control unit 10, correlation results
  • the data output selection unit 90, the subsequent voltage addition unit 100, the power calculation unit 110, the averaging processing unit 120, and the like are basically arranged in parallel for the number of synchronization processes desired to be processed in parallel.
  • the number of parallels is not particularly limited to “3”, but FIG. 1 shows a configuration example in the case of 3 parallels, and FIG.
  • the number of correlation calculation modules 31 to 3N is an example of six.
  • the correlation code selection unit 40 assigns a plurality of adjacent correlation calculation modules in order to select a correlation code input from the adjacent correlation calculation module. . Then, the input data selection units 21 to 2N for each of the correlation calculation modules 31 to 3N receive the received data signals (IQ Set the selection to input (Input). In addition, the correlation result data output selection unit 90 performs selection setting so that only the correlation result from the correlation calculation module assigned to the processing is output to the subsequent module.
  • the present invention includes relatively simple selection circuits 21 to 2N and 90, and by performing only the selection setting for this, as shown in FIG. 7, the correlation calculation for a plurality of synchronous processes to be operated in parallel is performed.
  • the number of assigned modules 31 to 3N can be arbitrarily changed.
  • FIG. 8 shows a W-CDMA (Wideband Code) standardized by the 3rd Generation Partnership Project (3GPP) as an example of the first embodiment. It is a figure which shows the Example of a synchronous processing circuit at the time of applying to the radio
  • wireless communication processing system which can respond to both a Division Multiple Access (LTE) radio system and a LTE (Long Term Evolution) radio system.
  • LTE Division Multiple Access
  • LTE Long Term Evolution
  • FIG. 8 shows an embodiment in which all the synchronous processing circuits are parallelized so that up to three types of synchronous processing can be processed in parallel in both systems, and eight correlation operation modules (reference numerals 31 to 38) are mounted. Yes.
  • the input data control unit 10 for the number of parallel processings the input data selection units 21 to 28 for the number of correlation calculation modules 21 to 28, the correlation calculation modules 31 to 38, and the correlations for the number of parallel processings.
  • the internal configuration of each correlation calculation module 31 to 38 is the same as that shown in FIG.
  • FIG. 9 is a diagram illustrating a configuration example of each correlator 60 mounted in each correlation calculation module.
  • a complex limited mainly to a general complex multiplication type correlator as shown in FIG. 9A and a correlation code as shown in FIG.
  • An addition type correlator or the like is used.
  • the correlation code as shown in FIG. 9C is a binary value of ⁇ 1, and a correlator that rotates the IQ signal, which is received data, on the complex plane, and FIG.
  • a code selection type correlator limited to the case where the value of the correlation code in FIG. 9C is equal to I and Q is used.
  • two specific correlation calculation modules each include eight complex multiplication type correlators 60 shown in FIG.
  • one correlation calculation module includes four complex addition type correlators 60 shown in FIG. 9B.
  • the complex addition type correlator 60 in FIG. 9B can easily realize the functions of the complex selection type and code selection type correlators in FIG. 9C and FIG. 9D by mode setting. it can. This is because a complex multiplication type correlator having a large circuit scale impact is implemented with the minimum necessary number, and the other correlator 60 having no significant difference in circuit scale impact is a sharable complex addition type correlator. By mounting, there is an advantage that the utilization efficiency and flexibility of the correlator are improved while suppressing the impact of the circuit scale.
  • FIG. 10 is a diagram showing an operation image in the case of (a) the LTE radio system and (b) the W-CDMA radio system for the synchronization processing circuit according to the first embodiment of the present invention shown in FIG.
  • the number of mounted correlation calculation modules 31 to 38 and the process allocation are determined.
  • the first stage of the cell search process, the second stage of the cell search process, and the path search process are configured to be capable of three parallel processes.
  • a complex multiplication type correlator is required only in the first stage of the cell search process, two correlation calculation modules 31 and 32 are allocated.
  • code correlation processing is performed using, for example, four correlation calculation modules 33 to 36.
  • one correlation calculation module 37 is assigned to the path search process.
  • the first stage of the cell search process, the second and third stages of the cell search process, and the path search process are configured to be capable of three parallel processes.
  • the second stage and the third stage of the cell search process are realized by sharing a circuit and performing the third stage process using the same circuit after the completion of the second stage process.
  • FIG. 11 is a diagram illustrating a configuration example of the correlation code generators of Code 1 to Code 8 in the synchronization processing circuit according to the first embodiment illustrated in FIG.
  • the correlation code input to each correlation calculation module is a correlation code corresponding to the allocated synchronization process. This is realized by including correlation code input selection sections 81 to 88 capable of selecting the above.
  • Each correlation code generation circuit can be realized by a random sequence generation circuit capable of generating various correlation codes by setting parameters or by a read-only memory (ROM).
  • ROM read-only memory
  • each generation unit shares a circuit so that a plurality of codes can be generated by the same circuit.
  • a correlation code memory is mounted for each correlation code (Code 1 to Code 8), and the processing assignment of the correlation calculation module in each wireless system is determined.
  • the correlation code input selection units 81 to 88 in FIG. 11 are not necessary.
  • the first effect is that, in a synchronization processing circuit in a wireless communication system, timing correlation processing that performs correlation calculation at different reception timings using the same correlation code, and correlation calculation that uses different correlation codes at the same reception timing.
  • the same synchronization processing circuit can efficiently cope with both code correlation processing.
  • a correlation operation module equipped with a plurality of correlators 60 such as four or eight based on the configuration of a sliding correlator that shifts (slides) the correlation code using a shift register. 31 to 3N as one unit, and a hierarchical parallel configuration in which a plurality of correlation calculation modules are mounted, and a correlation code shifted (slid) by an adjacent correlation calculation module is directly transferred. This is because the correlation code can be selected and input.
  • the relevant correlation code is input from the outside only to the first correlation calculation module, and the other correlation calculation modules are shifted and passed from the adjacent correlation calculation module.
  • the correlation calculation By selecting and using the correlation calculation while shifting the operation timing for each correlator, it is possible to cope with each correlator 60 or each of the correlation calculation modules 31 to 3N without generating a correlation code.
  • code correlation processing an individual correlation code input from the outside is selected and used by an assigned correlation calculation module, and a specific correlator 60 in each correlation calculation module is used for correlation. It is possible to cope with the calculation modules by performing the correlation calculation at the same timing.
  • a plurality of correlators 60 are combined to form one correlation calculation module 31 to 3N, and the correlation code selection unit 40 to be added may be implemented by only one in each correlation calculation module. Therefore, there is an advantage that the circuit scale overhead is small as compared with the configuration that requires a correlation code selection circuit for each correlator 60. As a result, the circuit overhead for the synchronous processing circuit dedicated to timing correlation processing and code correlation processing is relatively small. In addition, mounting multiple code generation circuits for each correlator has a large overhead on the circuit scale, but the code generation circuit can also be realized with only the amount necessary for parallel processing, High flexibility can be realized very efficiently with less overhead.
  • the second effect is that, in the synchronization processing circuit in the wireless communication system, when each synchronization process is processed in parallel, the number of allocations of the correlation calculation module to each process can be arbitrarily changed.
  • the received data signals (IQ Input) from any of the input data control units 10 to be processed in parallel can be input to the correlation calculation modules 31 to 3N for each correlation calculation module.
  • the correlation result output (Output) is accepted until the access is accepted by the correlation data output control unit 70 (ACK) so as to be able to cope with the output of the correlation result data. This is because it has an access control function that makes the user wait.
  • Each synchronization of the first stage (timing correlation process), the second stage (code correlation process), the path search process (timing correlation process), etc. of the cell search process by combining the configuration described in the first effect and this configuration. It is possible to efficiently cope with parallel processing, and it is possible to arbitrarily change the number of correlation calculation modules assigned to each synchronization processing. This has the advantage that high speed by parallel processing and efficient load distribution due to the variable number of processing assignments can be realized simultaneously.
  • the input data selection units 21 to 2N, the correlation calculation modules 31 to 3N, and the correlation result data output selection unit 90 can be realized by simply performing parallel processing as much as desired for parallel processing, it is relatively easy. There is an advantage that parallel processing is possible.
  • the third effect is that the synchronization processing circuit in the wireless communication system can deal with various synchronization processes in a plurality of wireless systems by sharing the circuit, and can be easily handled by the selection setting.
  • the circuit can be reconfigured.
  • the correlation calculation modules 31 to 3N each equipped with a plurality of correlators 60 are used as one unit, and a plurality of correlation calculation modules are mounted.
  • mapping can be arbitrarily changed to which synchronization process each correlation calculation module is assigned. Therefore, by using the synchronization processing circuit in the present embodiment and mounting a correlation code generation unit that can support each wireless system as shown in the first embodiment, wireless communication as shown in FIG. By changing the processing assignment of each correlation calculation module for each method, it is possible to efficiently cope with the synchronization processing in a plurality of wireless methods.
  • the circuit scale can be greatly reduced compared to the case where a separate dedicated synchronization processing circuit is mounted for each radio system.
  • the ability to change the number of correlation operation modules assigned to each process is also great in terms of efficient load distribution in multiple wireless systems.
  • the configuration of the correlator 60 in the correlation calculation module also has a minimum number of complex multiplication type correlators that can handle all the circuit scales, but the remaining correlation calculation modules have 2 correlation codes.
  • FIG. 12 is a block diagram showing a configuration example of a synchronization processing circuit according to the second embodiment of the present invention, particularly when there is no need to perform a plurality of synchronization processes in parallel.
  • the wireless communication system has a plurality of correlation calculation modules as a unit, with a correlation calculation module including a plurality of correlators such as four or eight as a unit (see FIG. (N in the example of 12) is equipped with a synchronous processing circuit having a hierarchical parallel configuration.
  • the entire synchronous processing circuit is parallelized so that up to three types of synchronous processing can be processed in parallel
  • the second embodiment In particular, a case where a plurality of synchronous processes need not be processed in parallel is shown. Therefore, it includes one input data control unit 10, correlation calculation modules 31 to 3N, one correlation result data output selection unit 90, a subsequent voltage addition unit 100, a power calculation unit 110, an averaging processing unit 120, and the like.
  • each module is connected to an on-chip memory (RAM) 11 as necessary.
  • RAM on-chip memory
  • FIG. 13 is a diagram illustrating a configuration example of each of the correlation calculation modules 31 to 3N in the second embodiment. Similar to the first embodiment, a correlation code (Code) is shifted (slid) by a shift register (delay element) 50 between adjacent correlators 60, and common data is input as received data. Based on the configuration of the sliding correlator. In addition, a hierarchical parallel configuration, a correlation code input from an adjacent correlation calculation module to support timing correlation processing, and a correlation code input from the outside to support code correlation processing are selected. It is the same as that of the first embodiment that the correlation code selection unit 40 is provided.
  • a configuration unique to the second embodiment shown in FIG. 13 is that a clock control unit 41 is provided in each of the correlation calculation modules 31 to 3N.
  • the clock control unit 41 as indicated by the dotted line in FIG. 13, based on the setting from the outside at the time of processing assignment of the correlation calculation module, each correlator 60 and each shift register (delay element) 50 in the correlation calculation module. It has a function that can individually control the operation clock for the.
  • the correlation calculation modules 31 to 3N provided with the clock control unit 41 are also applicable to the first embodiment and the first embodiment as shown in FIGS.
  • the operation in the second embodiment of the present invention is basically the same as the operation in the first embodiment shown in FIGS. That is, by changing the processing assignment of each correlation calculation module, it is possible to deal with (a) timing correlation processing, (b) code correlation processing, (c) code correlation processing at a near timing, and the like.
  • the input data signal (IQ Input) can be simplified so as to be output in common to all the correlation calculation modules 31 to 3N.
  • each correlation code (Code1 to Code8) input from the outside, a received data signal (IQ input) from the input data control unit 10, and a correlation code selection unit 40 in each correlation calculation module 31 to 3N
  • the synchronization processing circuit is reconfigured and the next synchronization processing is performed.
  • the second stage of cell search processing (code correlation processing) is performed, and then path search processing is performed.
  • the number of correlation operation modules assigned to a certain synchronization process can be arbitrarily changed.
  • the fact is set in the clock control unit 41 in the correlation calculation module, whereby each correlator 60 and each shift register 50 in the correlation calculation module are set. It is possible to stop all the operation clocks.
  • the clock controller 41 is similarly configured.
  • the correlation calculation modules 31 to 3N provided with the clock control unit 41 can be applied to the first embodiment and the first example as shown in FIGS.
  • the clock control unit 41 in the correlation calculation module sets operation clocks for all shift registers (delay elements) 50 and correlators 60 in the unused correlation calculation module.
  • a wasteful operating power is provided by a function of stopping only the operation clocks for the unused shift registers (delay elements) 50 and correlators individually. It is possible to reduce the power consumption efficiently so as not to consume power.
  • FIG. 14 is a block diagram showing a configuration example when each of the correlation calculation modules according to the third embodiment of the present invention is configured to be parallelizable so as to correspond to the speeding up of oversampling processing. .
  • the configuration of the basic synchronization processing circuit in the third embodiment of the present invention is the same as that in the first and second embodiments as shown in FIGS.
  • received data signals (IQ) input to the respective correlation calculation modules 31 to 3N are used.
  • Input can be input in parallel for 2 samples (IQ Input (H, L)).
  • the odd-numbered correlator receives the lower side (L) received data signal (IQ Input (L)), and the even-numbered correlator The reception data signal (IQ Input (H)) on the side (H) is connected.
  • the correlation for oversampling processing is input to the input of the even-numbered shift register (delay element) 50 so that the same correlation code can be latched by the odd-numbered and even-numbered shift register (delay element) 50.
  • a code selector 42 is provided. The oversampling correlation code selector 42 outputs the output from the previous odd-numbered shift register (delay element) 50 and the output from the even-numbered shift register (delay element) 50 in the immediately preceding stage (or correlation code selection). Output of the unit 40).
  • an input data control unit 10 and an input data storage memory 11.
  • a received data signal (IQIInput) sampled at a double oversampling rate (OSR) is equivalent to two samples or one address. It is configured to be able to store two samples or more.
  • the input data control unit 10 includes a data shaping unit 12 that shapes received data signals for two samples or two samples or more read from the input data storage memory 11 in accordance with the processing rate of the synchronization processing.
  • the operation peculiar to the third embodiment of the present invention is the case of the timing correlation processing at the double oversampling rate (OSR2) or the code correlation processing including the neighborhood timing at the double oversampling rate (OSR2).
  • OSR2 the timing correlation processing at the double oversampling rate
  • OSR2 the code correlation processing including the neighborhood timing at the double oversampling rate
  • the input data control unit 10 receives two samples or two or more samples of received data read from the input data storage memory 11.
  • the data shaping unit 12 is used to assign the received data signal (IQ Input) of 2 samples (Odd IQ and Even IQ) to the upper side (H) and the lower side (L) as they are (OSR2 )Output.
  • the setting of the correlation code selector for oversampling processing 42 is set so that the correlation codes input to the two odd-numbered and even-numbered adjacent correlators 60 are always the same. It is set so that the output of the even-numbered shift register (delay element) 50 in the previous two stages (or the output of the correlation code selection unit 40) is selected. Then, by operating two odd-numbered and even-numbered adjacent correlators at the same timing, two parallel correlation operations are performed on the received data signal (IQ Input (H, L)) for two samples. Is possible. If necessary, the clock control unit 41 can be used to stop the operating clocks of the correlator 60 and the shift register (delay element) 50 that are not used.
  • FIG. 15 is a diagram illustrating an example of operation timing when the correlation calculation is performed in parallel for every two samples during the timing correlation processing at the double oversampling rate (OSR2).
  • OSR2 double oversampling rate
  • IQ Input H, L
  • OSR2 oversampling rate
  • the correlation data output control unit 70 is for each sample so that the configuration after the correlation result data output selection unit 90 in the subsequent stage does not need to be changed. Control to output the correlation result.
  • the required processing amount of the correlation calculation unit is much larger than the processing amount of the other subsequent module, so that the correlation calculation part is parallel. Processing is very advantageous in terms of speeding up.
  • the input data control unit 10 uses the received data signal (IQ Input) read from the input data storage memory 11 as data.
  • the received data signal for one sample is always assigned to both the upper side (H) and the lower side (L) (OSR1) and output.
  • the oversampling correlation code selector 42 is set so that all the shift registers (delay elements) 50 operate in the same manner as the configuration shown in FIG. It is set so that the output of the immediately preceding odd-numbered shift register (delay element) 50 is selected.
  • the correlation calculation modules 31 to 3N are included in the input data control unit 10 and the correlation calculation modules 31 to 3N in the first and second embodiments.
  • Relatively simple circuit extensions such as addition of the shaping unit 12, two sampling of the received data signal (IQ Input), and addition of a correlation code selector 42 for oversampling processing are performed. Accordingly, there is an advantage that a large effect can be obtained that the correlation calculation at the time of double oversampling processing can be speeded up while the same processing as before the expansion can be realized.
  • FIG. 14 and FIG. 15 show an example in which double oversampling (OSR2) processing is performed in parallel.
  • OSR2 double oversampling
  • the same extension is further performed to obtain 4 It is obvious that parallelization of oversampling processing such as double or eight times can be easily handled, and the present invention includes them.
  • each of the correlation calculation modules 31 to 3N inputs the received data signal (IQ Input) in parallel for a plurality of samples and uses a correlation code selector 42 for oversampling processing.
  • a plurality of received data signals for oversampling can be processed in parallel while maintaining a high operating rate of each correlator 60 by operating the correlators 60 in parallel with the same correlation code and timing.
  • the synchronous processing at the oversampling rate requires the required processing capacity in proportion to it, so that parallel processing has a great advantage in satisfying the required processing capacity.
  • the number of correlators 60 installed in each of the correlation calculation modules 31 to 3N is determined by the relationship between the required processing amount and the operation clock frequency of each radio system.
  • total number of correlators total number
  • the number of correlators is The number of powers of 2 such as 2, 4, 8, 16, etc. is preferred.
  • the same processing is performed when four correlation operation modules with four correlators are used and when two correlation operation modules with eight correlators are used during timing correlation processing. This is because the performance can be realized, and if the number of powers of 2 is mounted side by side, an increase in mapping options can be expected.
  • the address generation circuit for example, when the address is repeatedly generated with an offset, the offset value is determined by the number of correlators assigned to the processing. Therefore, when the number is a power of 2, an offset value calculation circuit is provided. There is an advantage that it is easy to realize.
  • the number of correlators needs to be an even number (a multiple of 2) in consideration of the operation rate. is there. Therefore, the present invention aims to flexibly and efficiently cope with various synchronization processes in a plurality of radio systems. Therefore, (A) the importance of flexibility in the number of allocations to be processed and the simplicity of the address generation circuit is emphasized. (B) Considering the operating rate of the arithmetic unit (greater than 3 or 5 but close to it), it is most effective to implement a correlator with a combination of 4 or 8 Think.

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Abstract

　無線通信システムにおける同期処理回路において、複数の無線方式における種々の同期処理に対応させるため、相関演算部を再構成可能な並列構成とし、柔軟性を向上させる。　無線通信システムにおける同期処理回路において、相関演算を行う複数の相関演算モジュール３１～３Ｎを備え、相関演算モジュールが、複数の相関器６０と、相関コードをシフトするための複数のシフトレジスタ５０と、シフトした相関コードをタイミング相関処理用に隣接する相関演算装置に渡すインタフェースと、外部から個別に入力したコード相関処理用の相関コードと隣接する相関演算装置から渡された相関コードとを選択して相関コードとする相関コード選択部４０を含む。

Description

無線通信システムにおける同期処理回路、同期処理方法
　本発明は、無線通信システムにおける同期処理回路に関し、特に、複数の無線方式における種々の同期処理に対応するための相関演算部の並列化技術、再構成技術、柔軟性向上技術に関する。
　無線通信システムにおいては、基地局側と端末側、または、端末同士間における同期を確立するための同期処理が必要である。このような同期処理においては、例えば、セルサーチ処理の第１段階（タイミング相関処理）、第２段階（コード相関処理）、パスサーチ処理（タイミング相関処理）などの様々な相関演算処理が必要とされている。ここで、タイミング相関処理とは、同一の相関コード（以下、単にコードと略す場合がある）を複数のタイミングに対して相関処理を行い、ピークを検出することで、送受信データ信号の基準となるタイミングを検出する処理を示している。また、コード相関処理とは、求められた１つの基準タイミングに対して複数の相関コードによる相関処理を行い、ピークを検出することで、所望のコードを検出する処理を示している。タイミング相関処理、コード相関処理においては、マッチドフィルタやスライディング相関器などの専用回路を用いて実現することが一般的である。ただし、これらの相関演算処理は多くの演算量を必要とするため、コードやデータ、相関器等を共有化することなどにより、処理の効率的な並列化、高速化が必要という課題がある。
　この問題を解決するための関連技術が、例えば、特許文献１に記載されている。この特許文献１では、同期処理回路が同期検出モードとデータ検出モードを切り替え可能とし、各相関器を共用する技術が提案されている。特許文献１に記載の関連技術では、同期検出モードとデータ検出モードの切り替え可能なスライディング相関器を備え、同期検出モード時に、受信データ信号に対して互いに異なる位相の同期検出用相関係数で相関処理して相関タイミングを検出し、タイミング検出後、データ検出モードに切り替えて、複数のデータ用拡散系列にて当該タイミングにおける相関処理して受信データを取得するものである。
　しかしながら、特許文献１記載の関連技術の場合、各相関器を同期検出モード時とデータ検出モード時にて共用でき有効活用できるという利点があるものの、相関器ごとに同期検出用とデータ検出用の各々のコード生成器を必要とする構成であるため、対応するコードの種類が増加する場合、相関器数分の回路修正が必要な上、相関器数に比例して回路規模が増加し、効率が悪く拡張性が低いという問題がある。
　また、他の関連技術が、例えば、特許文献２に記載されている。この特許文献２では、同期捕捉時に、全位相範囲を４つの探索範囲に分け、各探索範囲を４つの複素コリレータユニットにそれぞれ割り当てることで高速化する技術が提案されている。特許文献２記載の関連技術では、４つの同期探索範囲を４つの複素コリレータにそれぞれ割り当てて同期確立を高速に行う技術の例が開示されている。
　ただし、特許文献２記載の関連技術においても、位相が異なるだけの同一の拡散コード符号を各コリレータユニットでそれぞれ生成しているという問題や、タイミング相関処理専用の回路構成であるため、他のコード相関処理等との更なる共用は難しいという問題がある。
　また、さらに他の関連技術が、例えば、特許文献３に記載されている。この特許文献３では、相関器セットごとにユーザ符号を選択し、相関器セット内の各相関器にて複数のアンテナにおける受信データ信号のうち１つを選択して入力することで、各相関器をどのアンテナ信号に対する相関処理を行うかを再構成できる技術が提案されている。
　ただし、特許文献３記載の関連技術においても、各相関器をどのアンテナ信号に対する相関処理を行うか再構成可能であるという利点はあるものの、それを実現するために、アンテナ数分のデータ受信信号から１つを選択するというセレクタが各々の相関器ごとに必要という、回路規模におけるオーバヘッドが非常に大きいという問題がある。また、相関器セットごとにユーザ符号を入力するため、複数の相関器セットにてタイミングの異なった同一のユーザ符号を処理する場合には、各々のユーザ符号を個別に生成する必要があるという問題がある。
特開２００６－２０３３５４号公報 特開２０００－１１５１４８号公報 特開２００７－１０４７２９号公報
　第１の課題は、上述した特許文献１～３等に記載の関連技術では、無線通信システムにおける同期処理回路において、タイミング相関処理とコード相関処理の両方に効率的に対応できないことである。
　その理由は、無線通信端末が基地局と同期するためには、当該基地局からの受信タイミングと基地局コードの検出を行うセルサーチ処理が必要であるが、タイミングとコードの両方を同時に検出するのは膨大な演算量を必要とする。このため、一般的に、多段階セルサーチと呼ばれる手法、すなわち、第１段階ではタイミング相関処理による受信タイミング検出を行い、第２段階あるいは第３段階では検出した受信タイミングにおけるコード相関処理により基地局コード検出を行うという、段階的に基地局との同期を確立する手法が用いられている。したがって、その第１段階や第２段階（第３段階）、あるいはパスサーチ処理とで同期処理回路を共通利用することが同期処理回路の有効活用（稼働率）という面では重要となるためである。ただし、相関器ごとに両方のコード生成器を実装していたのでは回路規模へのオーバヘッドが大きいため、より効率的に実現するという点で問題がある。また、特にタイミング相関処理においては一般的に必要処理量が膨大なため、更なる並列化による高速化も課題となる。
　第２の課題は、上述した特許文献１～３等に記載の関連技術では、無線通信システムにおける同期処理回路において、複数の同期処理を並列に実行することができず、かつ、各同期処理への相関演算器数の割り当てを可変できないことである。
　その理由は、一般的に、同期処理では特に相関演算において膨大な演算量を必要とし、かつ、できるだけ速く処理結果を得られればその分だけ同期性能が高まるため、セルサーチ処理とパスサーチ処理等は並列に実行できた方が良いためである。また、並列に実行する各々の同期処理において使用可能な相関演算器数が固定されていると、いずれかの要求処理性能が高まった場合や、お互いの要求性能を考慮して効率的に負荷分散処理したい場合に、お互いの相関演算器を有効活用できないという問題があるためである。
　第３の課題は、上述した特許文献１～３等に記載の関連技術では、複数の無線方式における種々の同期処理に柔軟に対応できないことである。
　その理由は、一般的に同期処理の内容やコードはそれぞれの無線方式の仕様に大きく依存しており、かつ、必要演算量も比較的大きいため、無線方式ごとに専用の同期処理回路を実装することで実現しているためである。
　ところで、近年のシステムＬＳＩの大規模化、高速化などによる処理能力向上に伴い、今後は、同じハードウェア回路で複数の無線方式に対応可能な、マルチモード無線機やソフトウェア無線機（ＳＤＲ：　Ｓｏｆｔｗａｒｅ　Ｄｅｆｉｎｅｄ　Ｒａｄｉｏ）と呼ばれる複数の無線方式に効率的に対応可能な汎用的な同期処理回路の実現が望まれている。特に、マルチモード無線機（ソフトウェア無線機）の実現に向け、同一の回路を用いて、各々の同期処理の要求処理性能に応じて、並列に処理する相関演算器数を可変にできる構成を、回路規模的なオーバヘッドを少なく効率的に実現する技術が求められている。
（発明の目的）
　本発明の目的は、無線通信システムにおける同期処理回路において、タイミング相関処理とコード相関処理との両方に効率的に対応できる無線通信システムにおける同期処理回路、同期処理方法を提供することにある。
　本発明の他の目的は、複数の同期処理を並列に実行でき、その場合にそれぞれの同期処理に割り当てる相関演算器数を可変にできる、柔軟性および拡張性の高い無線通信システムにおける同期処理回路、同期処理方法を提供することにある。
　本発明の第１の無線通信システムにおける同期処理回路によれば、無線通信システムにおける同期処理回路において、相関演算を行う複数の相関器を搭載した複数の相関演算装置を備え、相関演算装置内の隣接する相関器間において相関コードをシフトさせて渡し、かつシフトした相関コードを隣接する他の相関演算装置に渡すことにより、各相関演算装置で受信データについて異なるタイミングで相関演算を行うタイミング相関処理と、外部から各相関演算装置に個別に入力した相関コードによって、各相関演算装置で受信データについて同一タイミングで相関演算を行うコード相関処理とを、相関演算装置単位で選択的に切り替える手段を含む。
　本発明の第２の無線通信システムにおける同期処理回路によれば、無線通信システムにおける同期処理回路において、相関演算を行う複数の相関演算装置を備え、相関演算装置が、複数の相関器と、相関コードをシフトするための複数のシフト手段と、シフトした相関コードをタイミング相関処理用に隣接する相関演算装置に渡すインタフェースと、外部から個別に入力したコード相関処理用の相関コードと隣接する相関演算装置から渡された相関コードとを選択して相関コードとする第１の相関コード選択手段を含む。
　本発明の第１の無線通信システムにおける同期処理方法によれば、無線通信システムにおける同期処理回路の同期処理方法において、相関演算を行う複数の相関器を搭載した複数の相関演算装置にて、相関演算装置内の隣接する相関器間において相関コードをシフトさせて渡し、かつシフトした相関コードを隣接する他の相関演算装置に渡すことにより、各相関演算装置で受信データについて異なるタイミングで相関演算を行うタイミング相関処理と、外部から各相関演算装置に個別に入力した相関コードによって、各相関演算装置で受信データについて同一タイミングで相関演算を行うコード相関処理とを相関演算装置単位で選択的に切り替える。
　本発明の第２の無線通信システムにおける同期処理方法によれば、無線通信システムにおける同期処理回路の同期処理方法において、相関演算を行う複数の相関器を搭載した複数の相関演算装置にて、相関コードを複数のシフト手段でシフトし、シフトした相関コードをタイミング相関処理用に隣接する相関演算装置に渡し、外部から入力した相関コードと隣接する相関演算装置から渡された相関コードとを選択して相関コードとする。
　本発明によれば、同一の相関コードを用いて異なる受信タイミングにおける相関演算を行うタイミング相関処理と、同一の受信タイミングにおいて異なる相関コードを用いて相関演算を行うコード相関処理との両方に、同一の同期処理回路にて効率的に対応可能となる。
　また、複数の同期処理を並列に実行でき、その場合にそれぞれの同期処理に割り当てる相関演算器数を可変にできる、柔軟性および拡張性の高い同期処理回路を実現できる。
本発明の第１の実施の形態における同期処理回路の全体構成を示すブロック図である。 本発明の第１の実施の形態における相関演算モジュールの構成を示すブロック図である。 第１の実施の形態におけるタイミング相関処理時とコード相関処理時の動作イメージを示す図である。 第１の実施の形態におけるタイミング相関処理時とコード相関処理時の動作タイミングを示す図である。 第１の実施の形態における近傍タイミングを含めたコード相関処理時の動作イメージを示す図である。 第１の実施の形態における相関器の処理割り当て数と動作タイミングの関係を示す図である。 第１の実施の形態における複数の無線方式にて同期処理回路の処理マッピング変更例を示す図である。 本発明の実施例１における同期処理回路の全体構成を示すブロック図である。 本発明の実施例１における各相関器の構成を示すブロック図である。 本発明の実施例１における複数無線方式間での処理マッピング変更を示す図である。 本発明の実施例１における相関コード生成部の接続構成を示す図である。 本発明の第２の実施の形態における同期処理回路の全体構成を示すブロック図である。 本発明の第２の実施の形態における相関演算モジュールの構成を示すブロック図である。 本発明の第３の実施の形態における相関演算モジュールなどの構成を示すブロック図である。 本発明の第３の実施の形態におけるオーバーサンプリング処理の並列動作タイミングを示す図である。
　以下、図１から図１５を参照して、本発明の実施の形態について詳細に説明する。第１の実施の形態では、無線通信システムにおける同期処理回路の基本構成と特徴、その動作について詳説する。また、第２の実施の形態では、特に複数の同期処理を並列処理する必要がない場合の、同期処理回路の例について詳説する。第３の実施の形態では、各相関演算モジュールの内部をオーバーサンプリング処理の高速化に対応させるために並列化した場合の例について詳説する。
（第１の実施の形態）
　図１は、本発明の第１の実施の形態による無線通信システムにおける同期処理回路の構成例を示すブロック図である。ここでは、例えば複数（４個または８個など）の相関器を搭載した相関演算モジュールを１単位として、この相関演算モジュールを複数個（図１の例ではＮ個）実装する階層的な並列構成の全体構成を示している。また、図２は、第１の実施の形態における各相関演算モジュールの構成例を示すブロック図である。
　図１では、例えば、３種類までの同期処理を並列に処理できるように同期処理回路全体を３並列化した構成の例を示している。ただし、並列処理数については、特に「３」に限定するものではない。
　第１の実施の形態による同期処理回路は、並列処理数分の入力データ制御部１０と、相関演算モジュール数分の入力データ選択部２１～２Ｎと、相関演算モジュール３１～３Ｎと、並列処理数分の相関結果データ出力選択部９０と、後段の電圧加算部１００、電力計算部１１０、平均化処理部１２０を含む。
　また、図示されていないが、相関演算モジュールの処理割り当て、それに伴う入力データ選択部、相関結果データ出力選択部の選択制御を行う全体制御部も含まれており、場合によっては、後段に相関結果データからピークを検出するピーク検出部なども含まれる。また、各モジュールは必要に応じてオンチップメモリ（ＲＡＭ）１１、１０１、１２１に接続される。
　第１の実施の形態では、図１および図２に示すように、コード長の異なる様々な相関コードに対応するために、隣接する相関器６０間において相関コード（Code）をシフトレジスタ（遅延素子）５０によりシフト（スライド）し、受信データとして共通のデータを入力する累積加算型のスライディング相関器の構成をベースとする。
　そして、例えば、複数（４個または８個など）の相関器６０を実装した相関演算モジュールを１単位として、この相関演算モジュールを複数個（相関演算モジュール３１～３Ｎ）実装する階層的な並列構成を基本とする。
　また、各相関演算モジュール３１～３Ｎでは、複数の相関演算モジュールを用いて共通のタイミング相関処理を行えるように、隣接する各相関演算モジュール３１～３Ｎにて、シフト（スライド）した相関コードをそのまま受け渡す構成としている。さらに、複数の相関演算モジュールにて共通のコード相関処理も行えるように、個別に外部からの相関コードを入力し、隣接する相関演算モジュールから受け渡された相関コードと、個別に入力した相関コードとを選択できる構成としている。
　すなわち、相関演算モジュール３１～３Ｎ内に、隣接する相関演算モジュールから入力した相関コードと外部から入力した相関コードとを選択する相関コード選択部４０を備える。また、シフト（スライド）した相関コードを隣接する相関演算モジュールに対して出力するモジュール間のインタフェースも備える。
　各相関演算モジュール３１～３Ｎへの受信データ信号（IQ Input）を、並列処理のどの処理へのマッピングにも対応させるため、並列処理する受信データ制御部１０のいずれの受信データ信号でも選択入力できるように、相関演算モジュールごとに入力データ選択部２１～２Ｎを備える。また、相関演算モジュール３１～３Ｎごとに、個別の相関コードを入力するための入力インタフェースも備える。
　ただし、相関演算モジュール３１～３Ｎ内の各相関器６０では、受信データ信号は入力した１系統の受信データ信号（IQ Input）を共通して使用し、相関コードについては、相関コード選択部４０で選択した共通の相関コードをシフトレジスタ（遅延素子）５０にてシフト（スライド）して使用する構成とする。
　このように、相関演算モジュール内の各相関器６０間では共通の受信データ信号、共通の相関コードを使用する構成とすることにより、相関器６０ごとにコード生成部や選択回路を設ける必要がないため、各相関演算モジュールを比較的簡単に構成でき、回路規模的なオーバヘッドが少ない構成とすることができる。
　各相関演算モジュール３１～３Ｎから電圧加算部１００、電力計算部１１０、平均化処理部１２０などの後段モジュールへの各相関結果データの出力に関しては、相関演算モジュール３１～３Ｎ内にて各相関器６０からの相関結果データの出力制御する相関データ出力制御部７０を備えている。また、相関演算モジュール３１～３Ｎの外部にて、各相関演算モジュール３１～３Ｎからの相関結果データを並列処理するいずれの後段モジュールへも出力できるように、並列処理数分の相関結果データ出力選択部９０を備えている。
（第１の実施の形態の動作）
　上述した第１の実施の形態の動作について図１から図７を用いて以下に説明する。
　第１の実施の形態における同期処理の基本的な動作としては、まず、図１に示すように、入力データ制御部１０からの受信データ信号（IQ Input）と当該処理用の相関コード（Code1～CodeN）を用いて、各相関演算モジュール３１～３Ｎ内の各相関器６０にて相関演算を行う。
　そして、得られた相関結果データに対して、必要に応じて、電圧加算部１００においてＩ成分及びＱ成分それぞれの電圧加算処理（同相加算処理）を行い、電力計算部１１０において電力を計算し、平均化処理部１２０において平均化処理（電力加算処理）などを行う。
　平均化処理後の相関結果データをプロファイルとして出力し、あるいはメモリに格納し、図示していないがＣＰＵやＤＳＰまたはピーク検出部などによりピーク検出を行うことで同期処理を実現する。
　図３は、図１および図２に示した複数個の相関演算モジュール３１～３Ｎを用いて、（ａ）タイミング相関処理を行う場合と、（ｂ）コード相関処理を行う場合のそれぞれにおける動作イメージの例を示す図である。
　（ａ）タイミング相関処理を行う場合には、割り当てた相関演算モジュールへの入力データは、共通の受信データ信号を入力するように入力データ制御部２１～２Ｎの設定を行う。また、割り当てた相関演算モジュール内の相関コード選択部４０は、先頭の相関演算モジュールのみ外部からの当該相関コード入力を選択し、その他の相関演算モジュールについては、隣接する相関演算モジュールから入力する共通の相関コードを選択するように設定する。その結果、図３（ａ）に示すような動作イメージとなる。そして、各相関演算モジュール内では、相関コードをシフトレジスタ（遅延素子）５０によりシフト（スライド）させて各相関器６０にて相関演算処理を行うことにより、共通の受信データと共通の相関コードに対して相関タイミングをずらしながらのタイミング相関処理が可能となる。
　（ｂ）コード相関処理を行う場合も、割り当てた相関演算モジュールへの入力データは、共通の受信データ信号を入力するように入力データ制御部２１～２Ｎの設定を行う。一方、割り当てた相関演算モジュール内の相関コード選択部４０は、それぞれ、外部から入力する個別の相関コードを選択するように設定する。その結果、図３（ｂ）に示すような動作イメージとなる。そして、選択した個別の相関コードを用いて相関演算モジュール内のある１つの相関器６０にて相関演算処理を行うことにより、同一タイミングの共通の受信データ信号に対する異なるコード相関処理が可能となる。
　図４は、図１および図２に示した複数個の相関演算モジュール３１～３Ｎを用いて、図３に示したように、（ａ）タイミング相関演算処理と（ｂ）コード相関処理を動作させた場合の動作タイミングの例を示す図である。
　入力データ制御部１０は、サンプルごとに順次受信データ信号（IQ Input）を割り当てられた相関演算モジュールに対して出力する。
　（ａ）タイミング相関処理の場合は、割り当てられた相関演算モジュール群にて、各相関器６０間および各相関演算モジュール３１～３Ｎ間にてシフトした同一の相関コードを用いて、共通の受信データについて異なるタイミングで相関演算処理を行う。各相関器６０は、お互いに異なるタイミングから動作を開始し、異なるタイミングにて相関結果を順次出力する。ここで、各相関演算モジュール内の相関データ出力制御部７０では、出力タイミングの早い相関器６０の相関結果から順次選択して出力する。また、相関演算モジュール外の相関結果データ出力選択部９０も、出力タイミングの早い相関演算モジュールからの相関結果から順次選択して後段モジュールに出力する。
　（ｂ）コード相関演算処理の場合は、割り当てられた相関演算モジュール群にて別々の相関コードを使用し、各相関演算モジュール内のある１つの相関器６０にて共通の受信データについて同一のタイミングで相関演算処理を行う。使用する相関器６０は、同一のタイミングから動作開始し、同一のタイミングにて相関結果を出力する。したがって、各相関演算モジュール内の相関データ出力制御部７０では、使用する相関器６０の相関結果のみ選択して出力する。また、相関演算モジュール外の相関結果データ出力選択部９０では、同時に出力される各相関結果のアクセス調停を実施し、各相関演算モジュール３１～３Ｎからの相関結果を順番に選択して後段モジュールに出力する。ここで、各相関演算モジュール内の相関データ出力制御部７０は、アクセスを受け付けられる（ＡＣＫ）までは相関結果の出力（Output）を待たせるアクセス制御機構を備える。
　また、入力データ選択部２１～２Ｎ、及び、相関演算モジュール内のコード選択部４０、相関結果データ出力選択部９０の制御は、全体制御部等からパラメータを設定することで実行する。各相関演算モジュール３１～３Ｎにて使用する相関コード（Code1～CodeN）の生成は、パラメータ設定により種々のコード系列に対応できる柔軟なランダム系列発生器や、相関コードを予めメモリに格納し、当該メモリから順次相関コードを読み出すコード格納回路などにより実現することができる。
（近傍タイミングにおけるコード相関処理時の動作の説明）
　セルサーチ処理では、第１段階にてタイミング相関処理による受信タイミング検出を行い、第２段階以降で検出した受信タイミングにおけるコード相関処理により基地局コードの検出を行うという多段階セルサーチと呼ばれる方法が用いられる場合がある。ここで、第２段階以降のコード相関処理時に、第１段階で検出した受信タイミングに対して±１サンプル分あるいは±２サンプル分タイミングをずらした近傍タイミング（連続した複数の受信タイミング）においてコード相関処理を行い、受信タイミングの微調整とコード検出を同時に行うことでセルサーチ処理の精度を高める方法が知られている。
　図５は、図１および図２に示した第１の実施の形態による同期処理回路を用いて、近傍タイミングにおけるコード相関処理を動作させた場合の（ｃ１）動作イメージと（ｃ２）動作タイミングの例を示す図である。
　この場合、割り当てた相関演算モジュール内の相関コード選択部４０は、それぞれ、外部から入力する個別の相関コードを選択する設定とし、各相関演算モジュール内では、相関コードをシフトレジスタ（遅延素子）５０によりシフト（スライド）させて各相関器６０にて相関演算処理を行う。その結果、相関演算モジュール３１～３Ｎ間では異なる相関コードを使用して、各相関演算モジュール内では相関タイミングをずらしながら同一の相関コードを使用しての相関演算処理となり、近傍タイミングにおけるコード相関処理が可能となる（図５の（ｃ１））。
　相関結果の出力は、割り当てられた相関演算モジュールから異なる相関コードを使用しての近傍タイミングにおける相関結果が順次出力されるため、相関演算モジュール外の相関結果データ出力選択部９０では、同時に順次出力される各相関結果出力のアクセス調停を実施し、各相関演算モジュールからの相関結果を順番に選択して後段モジュールに出力する（図５の（ｃ２））。このため、各相関演算モジュール内の相関データ出力制御部７０（図２）では、アクセスを受け付けられる（ＡＣＫ）までは相関結果の出力（Output）を待たせるアクセス制御機構を備える。
（相関演算モジュールの割り当て数と動作タイミングの説明）
　図６は、相関演算モジュールの割り当て数と相関処理動作タイミングの関係を示す図である。
　各相関器６０の１回分の動作時間は、使用する相関コード長で決定される。したがって、（ａ）タイミング相関処理の場合は、図６（ａ１）に示すように、各相関演算モジュール内の相関器６０の合計数が相関コード長より多くなるように相関演算モジュール数を割り当てた場合は、入力データ制御部１０からは、受信データ信号をサンプルごとに１回ずつ出力することで対応できる。この時、相関コード１回分の相関処理を終了した相関器は、相関器の合計数（並列数）分の次のタイミングから再利用する。
　また、図６（ａ２）に示すように、割り当てた相関演算モジュール内の相関器６０の合計数が相関コード長より少ない場合は、相関器６０の合計数（並列数）分の相関結果が得られた時点で、入力データ制御部１０から次の相関演算に必要となる受信データ信号を再度出力し直すことで対応できる。
　（ｂ）コード相関処理の場合は、図６（ｂ１）に示すように、割り当てた相関演算モジュール数が相関コード数より多くなるように相関演算モジュール数を割り当てた場合は、入力データ制御部１０からは、相関コード長分の受信データ信号をサンプルごとに１回ずつ出力することで対応できる。
　また、図６（ｂ２）に示すように、割り当てた相関演算モジュール数が相関コード数より少ない場合は、各相関結果が得られた時点で、次の相関コード分を処理するための受信データ信号を入力データ制御部１０から再度出力し直すことで対応できる。したがって、入力データ制御部１０は、オフセットを付けながら繰り返し入力データ格納メモリ１１から入力データ信号（IQ Input）を読み出し、各相関演算モジュール３１～３Ｎに対して出力するためのメモリアドレス生成回路などの機構を備えることで、図６に示した前記全ての場合に対応できる構成とする。
（複数の同期処理の並列動作の説明）
　図７は、図１および図２に示した同期処理回路を用いて、例えばセルサーチ処理の第１段階、第２段階、パスサーチ処理など複数の同期処理を並列動作させる場合の動作イメージ例を示す図である。
　図１に示したような本発明の第１の実施の形態における構成では、相関演算モジュール部３１～３Ｎは階層化された並列構成となっているが、その他の入力データ制御部１０、相関結果データ出力選択部９０、後段の電圧加算部１００、電力計算部１１０、平均化処理部１２０などは並列処理したい同期処理数分だけ並列に並べる構成を基本としている。本実施の形態において、特にその並列数は「３」に限定されないが、図１が３並列の場合の構成例を示しているため、図７も３並列の場合を例にして説明する。ただし、相関演算モジュール３１～３Ｎ数は６個の場合の例である。
　本実施の形態においては、入力データ選択部２１～２Ｎ、各相関演算モジュール内の相関コード選択部４０、相関結果データ出力選択部９０を制御することで、各相関演算モジュールを並列処理するどの同期処理に割り当てるかを任意に変更し、同期処理回路全体を再構成することができる。
　ここで、共通のタイミング相関処理に複数の相関演算モジュールを割り当てる場合は、相関コード選択部４０にて隣接した相関演算モジュールから入力した相関コードを選択するため、隣接する複数の相関演算モジュールを割り当てる。そして、相関演算モジュール３１～３Ｎごとの入力データ選択部２１～２Ｎでは、割り当てられた処理の受信データ信号（IQ
Input）を入力するように選択設定を行う。また、相関結果データ出力選択部９０では、当該処理に割り当てられた相関演算モジュールからの相関結果だけを後段モジュールに出力するように選択設定を行う。
　このように、本発明においては比較的簡単な選択回路２１～２Ｎ、９０を備え、これに対する選択設定だけを行うことにより、図７に示すように、並列動作させる複数の同期処理への相関演算モジュール３１～３Ｎの割り当て数を任意に変更することができる。
　図８は、第１の実施の形態を、具体的な例の１つとして、３ＧＰＰ（3rd Generation Partnership Project）にて規格化されているＷ－ＣＤＭＡ（Wideband Code
Division Multiple Access）無線方式とＬＴＥ（Long Term Evolution）無線方式の両方に対応可能な無線通信処理システムに適用した場合の同期処理回路の実施例を示す図である。
（構成の説明）
　図８は、両方式ともに３種類までの同期処理を並列に処理できるように同期処理回路全体を３並列化し、相関演算モジュールを８個（符号３１～３８）実装した場合の実施例を示している。
　本実施例１は、３並列処理数分の入力データ制御部１０と、相関演算モジュール数である８個分の入力データ選択部２１～２８、相関演算モジュール３１～３８、並列処理数分の相関結果データ出力選択部９０、後段の電圧加算部１００、電力計算部１１０、平均化処理部１２０、などから構成される。各相関演算モジュール３１～３８の内部構成は図２に示したものと同様である。
　図９は、各相関演算モジュール内に実装する各相関器６０の構成例を示す図である。ＬＴＥ方式では、主に図９（ａ）に示すような一般的な複素乗算型の相関器と、図９（ｂ）に示すような相関コードが±１の２値である場合に限定した複素加算型の相関器などが用いられる。
　また、Ｗ－ＣＤＭＡ方式では図９（ｃ）に示すような相関コードが±１の２値であり、受信データであるＩＱ信号を複素平面上で回転させる相関器や、更に、図９（ｄ）に示すように図９（ｃ）の相関コードの値がＩとＱで等しい場合に限定した符号選択型の相関器などが用いられる。
　ここで、本実施例１では、特定の２つの相関演算モジュール（図８の３１、３２）が、図９（ａ）に示した複素乗算型の相関器６０を８個ずつ備え、残りの６つの相関演算モジュール（図８の符号３３～３８）が、図９（ｂ）に示した複素加算型の相関器６０を４個ずつ備えるものとする。
　図９（ｂ）の複素加算型の相関器６０は、モード設定により、図９（ｃ）および図９（ｄ）の複素選択型、符号選択型の相関器の機能も容易に実現することができる。これは、回路規模のインパクトが大きい複素乗算型の相関器は必要最小限の個数を実装し、回路規模インパクトにあまり差がないその他の相関器６０は共用可能な複素加算型の相関器にて実装することで、回路規模インパクトを抑えつつ、相関器の利用効率や柔軟性が向上するという利点がある。
（動作の説明）
　図１０は、図８に示した本発明の実施例１における同期処理回路を、（ａ）ＬＴＥ無線方式と（ｂ）Ｗ－ＣＤＭＡ無線方式のそれぞれの場合の動作イメージを示す図である。
　同期処理回路の動作クロック周波数と各同期処理の要求処理性能から各相関演算モジュール３１～３８の実装数および処理割り当てを決定する。
　（ａ）ＬＴＥ無線方式として動作させる場合、セルサーチ処理の第１段階、セルサーチ処理の第２段階、パスサーチ処理の３つの並列処理が可能なように構成する。ここで、セルサーチ処理の第１段階のみ複素乗算型の相関器が必要となるため、３１と３２の２つの相関演算モジュールを割り当てる。例えば２×８＝１６個の複素乗算型相関器６０を用いてセルサーチ処理の第１段階であるタイミング相関処理を行う。
　セルサーチ処理の第２段階は、例えば符号３３～３６の４つの相関演算モジュールを使用してコード相関処理を行う。ここで、第１段階で検出した受信タイミングだけにコード相関処理を行う場合は４個の相関器６０を用いて、また、近傍タイミングを含めてコード相関処理を行う場合は最大４×４＝１６個の相関器６０を用いて実施する。同様にしてパスサーチ処理には例えば符号３７の１つの相関演算モジュールを割り当てる。
　（ｂ）Ｗ－ＣＤＭＡ無線方式の場合は、セルサーチ処理の第１段階、セルサーチ処理の第２段階と第３段階、パスサーチ処理の３つの並列処理が可能なように構成する。ここで、セルサーチ処理の第２段階と第３段階は回路を共用し、第２段階の処理終了後に同じ回路を用いて第３段階の処理を行うことで実現する。
　Ｗ－ＣＤＭＡ無線方式の場合、複素乗算型の相関器を用いる必要はないため、セルサーチ処理の第１段階に例えば符号３３～３５の３つの相関演算モジュールを割り当て、３×４＝１２個の相関器６０を用いてタイミング相関処理を行う。セルサーチ処理の第２段階、第３段階に例えば符号３６の１つの相関演算モジュールを割り当て、１個あるいは近傍タイミングを処理する場合は最大１×４＝４個の相関器６０を用いて第２段階および第３段階のコード相関処理を行う。同様にしてパスサーチ処理は例えば符号３７と３８の２つの相関演算モジュールを割り当て、２×４＝８個の相関器６０を用いてタイミング相関処理を行う。
（相関コード生成方法の説明）
　図１１は、図８に示した実施例１における同期処理回路において、Code1～Code8の相関コード生成部の構成例を示す図である。本発明の実施例１においては、並列処理する各同期処理に必要な分だけの相関コード生成回路を実装し、各相関演算モジュールへの相関コード入力は、割り当てられた同期処理に対応する相関コードを選択可能な相関コード入力選択部８１～８８を備えることで実現している。
　各相関コード生成回路は、パラメータ設定により種々の相関コードを生成可能なランダム系列生成回路によって実現しても、読み出し専用メモリ（ＲＯＭ）によって実現しても問題はない。ランダム系列生成回路の場合、同一の回路にて複数のコードを生成できるよう各生成部にて回路を共用する。
　また、図１１とは少し異なる相関コードの生成方法として、各相関コード（Code1～Code8）向けにそれぞれ相関コード用メモリを実装し、各無線方式での相関演算モジュールの処理割り当てを決定した段階で、対応する相関コードの値を書き込んでおき、それを読み出すことで相関コードを生成する方法でも特に問題はない。この場合、図１１の相関コード入力選択部８１～８８は不要となる。
　いずれにしても、本実施例においては、相関器６０ごとや相関演算モジュール３１～３Ｎごとに相関コード生成回路を実装することは不要であり、各無線方式にて並列に処理するために必要な分だけの相関コードを生成することで実現できるという利点がある。
（第１の実施の形態による効果）
　以下、本実施の形態による効果について説明する。
　第１の効果は、無線通信システムにおける同期処理回路において、同一の相関コードを用いて異なる受信タイミングにおける相関演算を行うタイミング相関処理と、同一の受信タイミングにおいて異なる相関コードを用いて相関演算を行うコード相関処理との両方に、同一の同期処理回路にて効率的に対応可能なことである。
　その理由は、本実施の形態では、シフトレジスタを用いて相関コードをシフト（スライド）するスライディング相関器の構成をベースに、４個または８個などの複数の相関器６０を搭載した相関演算モジュール３１～３Ｎを１単位として、その相関演算モジュールを複数個実装する階層的な並列構成であり、かつ、隣接する相関演算モジュールにてシフト（スライド）した相関コードをそのまま受け渡し、更に、外部からの相関コードと選択して入力できる構成としたためである。
　本構成により、タイミング相関処理の場合は、先頭の相関演算モジュールだけに外部から該当する相関コードを入力し、その他の相関演算モジュールについては隣接する相関演算モジュールからシフトして受け渡された相関コードを選択使用して、相関器ごとに動作タイミングをずらしながら相関演算を実施することにより、相関器６０または相関演算モジュール３１～３Ｎごとには相関コードを生成する必要なく対応可能である。また、コード相関処理の場合は、割り当てられた相関演算モジュールにて外部から入力した個別の相関コードを選択して使用し、各相関演算モジュール内のある特定の相関器６０を使用して、相関演算モジュール間では同一のタイミングで相関演算を実施することにより対応可能である。
　また、図５に示したように、相関演算モジュール３１～３Ｎ間では外部から入力した個別の相関コードを使用し、各相関演算モジュール内ではタイミング相関演算時と同様、当該相関コードをシフト（スライド）させて、動作タイミングをずらしながら各相関器６０を動作させることにより、±１サンプルなど近傍のタイミングを含めたコード相関処理にもそのままの回路構成で対応可能であるという利点がある。
　ここで、本実施の形態では、複数の相関器６０をまとめて１つの相関演算モジュール３１～３Ｎを構成し、追加する相関コード選択部４０は各相関演算モジュール内に１つだけの実装で良いため、相関器６０ごとに相関コード選択回路を必要とする構成に比べて回路規模オーバヘッドが小さいという利点がある。結果として、タイミング相関処理専用やコード相関処理専用の同期処理回路に対する回路オーバヘッドも比較的少ない。また、相関器ごとに複数のコード生成回路を実装していたのでは回路規模上のオーバヘッドが大きいが、コード生成回路も、並列に処理するために必要な分だけの実装で実現可能であり、より少ないオーバヘッドで非常に効率良く高い柔軟性を実現することができる。
　第２の効果は、無線通信システムにおける同期処理回路において、各同期処理を並列処理する場合に、相関演算モジュールの各処理への割り当て数を任意に変更することが可能なことである。
　その理由は、本実施の形態では、並列に処理したい分のいずれの入力データ制御部１０からの受信データ信号（ＩＱ　Ｉｎｐｕｔ）も各相関演算モジュール３１～３Ｎに入力できるように相関演算モジュールごとに入力データ選択部２１～２Ｎを備え、各相関結果データもいずれの後段モジュールにも出力できるように、必要な相関結果データだけを後段に出力する相関結果データ出力選択部９０を備えているためである。
　更に、各相関演算モジュール３１～３Ｎでは、相関結果データの出力が待たされても対応できるように、相関データ出力制御部７０にてアクセスを受け付けられる（ＡＣＫ）までは相関結果の出力（Ｏｕｔｐｕｔ）を待たせるアクセス制御機能を備えているためである。
　第１の効果に記載した構成と本構成の組合せにより、セルサーチ処理の第１段階（タイミング相関処理）、及び第２段階（コード相関処理）、パスサーチ処理（タイミング相関処理）などの各同期処理の並列処理に効率的に対応でき、更に、各同期処理に割り当てる相関演算モジュール数を任意に変更することが可能となる。これは、並列処理による高速化と、処理割り当て数が可変であることによる効率的な負荷分散化を、同時に実現できるという利点がある。
　また、前記入力データ選択部２１～２Ｎ、各相関演算モジュール３１～３Ｎ、相関結果データ出力選択部９０以外については、単純に並列処理したい分だけ並列化することで実現できるため、比較的簡単に並列処理化が可能という利点がある。
　第３の効果は、無線通信システムにおける同期処理回路において、複数の無線方式における種々の同期処理に対して、回路を共用することで同一の同期処理回路で対応可能であり、選択設定により容易に回路を再構成できることである。
　その理由は、様々な無線方式における各同期処理の内容や相関コードは、一般的にその無線方式に依存して異なるが、処理内容については、本実施の形態におけるタイミング相関処理またはコード相関処理のいずれか、または両者の組合せにより実現できる可能性が非常に高いためである。
　ここで、本実施の形態では、まず第１の効果にて示したように、複数の相関器６０を搭載した相関演算モジュール３１～３Ｎを１単位として、その相関演算モジュールを複数個実装する階層的な並列構成であり、かつ、隣接する相関演算モジュールにて受け渡した相関コードと外部からの相関コードとを選択して入力できる構成としたため、タイミング相関処理とコード相関処理の両方に効率的に対応できるという利点がある。
　また、第２の効果にて示したように、各相関演算モジュールをどの同期処理に割り当てるか、そのマッピングを任意に変更可能という利点もある。したがって、本実施の形態における同期処理回路を用いて、かつ、実施例１にて示したような各無線方式に対応可能な相関コード生成部を実装することにより、図１０に示したように無線方式ごとに各相関演算モジュールの処理割り当てを変更することで、複数の無線方式における同期処理への効率的な対応が可能となる。
　その結果、無線方式ごとに別々の専用の同期処理回路を実装した場合に比べて、回路規模を大幅に削減できる。ここで、各無線方式の同期処理ごとに必要な処理性能は異なると予想されるため、各処理に割り当てる相関演算モジュール数を変更できることは、複数無線方式における効率的な負荷分散化という点でも大きな利点がある。また、相関演算モジュール内の相関器６０の構成も、回路規模は大きいが全てに対応可能な複素乗算型の相関器を必要最小限の個数だけ実装し、残りの相関演算モジュールは相関コードが２値の場合の全てに対応可能な複素加算型の相関器を実装することで、回路規模オーバヘッドを抑えつつ、より多くの無線方式に柔軟に対応できるという利点もある。
（第２の実施の形態）
　図１２は、本発明の第２の実施の形態による、特に複数の同期処理を並列処理する必要がない場合の同期処理回路の構成例を示すブロック図である。
　第１の実施の形態と同様、本実施の形態における無線通信システムは、例えば４個または８個など複数の相関器を搭載した相関演算モジュールを１単位として、この相関演算モジュールを複数個（図１２の例ではＮ個）実装する階層的な並列構成の同期処理回路を備えている。
　ここで、第１の実施の形態では、例えば３種類までの同期処理を並列に処理できるように同期処理回路全体を３並列化した場合の例を示したが、第２の実施の形態では、特に複数の同期処理を並列処理する必要がない場合について示している。したがって、１つの入力データ制御部１０と、相関演算モジュール３１～３Ｎ、１つの相関結果データ出力選択部９０、後段の電圧加算部１００、電力計算部１１０、平均化処理部１２０、などから構成される。
　また、図示されていないが、相関演算モジュールの処理割り当て、それに伴う入力データ選択部と相関結果データ出力選択部の選択制御を行うための全体を制御する制御部を含んでいる。また、場合によってはピーク検出部などを含むことも可能である。また、各モジュールは必要に応じてオンチップメモリ（ＲＡＭ）１１に接続される。ここで、第２の実施の形態では、第１の実施の形態で必要だった相関演算モジュール数分の入力データ選択部２１～２Ｎは不要となる。
　図１３は、第２の実施の形態における各相関演算モジュール３１～３Ｎの構成例を示す図である。第１の実施の形態と同様、隣接する相関器６０間において、相関コード（Code）をシフトレジスタ（遅延素子）５０によりシフト（スライド）し、受信データとして共通のデータを入力する累積加算型のスライディング相関器の構成をベースとする。その上で、階層的な並列構成であること、タイミング相関処理に対応するための隣接する相関演算モジュールから入力する相関コードと、コード相関処理に対応するための外部から入力する相関コードとを選択する相関コード選択部４０を備えることも第１の実施の形態と同様である。
　図１３に示す第２の実施の形態に特有の構成は、各相関演算モジュール３１～３Ｎ内にクロック制御部４１を備えることである。クロック制御部４１は、相関演算モジュールの処理割り当て時における外部からの設定に基づいて、図１３の点線にて示すように、相関演算モジュール内の各相関器６０および各シフトレジスタ（遅延素子）５０に対する動作クロックを個別にゲーティング制御できる機能を備える。もちろん、このクロック制御部４１を備えた相関演算モジュール３１～３Ｎは、図１および図８に示したような第１の実施の形態および実施例１にも適用可能である。
（第２の実施の形態の動作）
　本発明の第２の実施の形態における動作については、基本的には図３から図６に示した第１の実施の形態における動作と同様である。すなわち、各相関演算モジュールの処理割り当てを変更することで、（ａ）タイミング相関処理、（ｂ）コード相関処理、（ｃ）近傍タイミングにおけるコード相関処理などに対応可能である。
　ここで、第２の実施の形態に特有の動作としては、複数の同期処理における並列処理を考慮していない構成のため、図１に示した入力データ選択部２１～２Ｎの設定は不要となり、入力データ信号（IQ Input）は全ての相関演算モジュール３１～３Ｎに共通して出力するように簡単化できることである。
　この第２の実施の形態における同期処理回路を用いて、複数の同期処理を実施する場合は、時分割（シリアル処理）にて異なる同期処理を実現する。すなわち、ある同期処理終了後、外部から入力する各相関コード（Code1～Code8）及び入力データ制御部１０からの受信データ信号（IQ Input）、各相関演算モジュール３１～３Ｎ内の相関コード選択部４０の設定等を変更することにより、同期処理回路を再構成し、次の同期処理を行う。
　具体的には、セルサーチ処理の第１段階（タイミング相関処理）終了後、セルサーチ処理の第２段階（コード相関処理）を行い、その後、パスサーチ処理を行うなどの例が考えられる。ここで、各同期処理の要求性能に依存して、ある同期処理に割り当てる相関演算モジュールの数は任意に変更可能である。未使用となった相関演算モジュール３１～３Ｎに対しては、当該相関演算モジュール内のクロック制御部４１にその旨設定することで、当該相関演算モジュール内の各相関器６０および各シフトレジスタ５０への動作クロックを全て停止させることが可能である。
　また、ある１タイミングにおけるコード相関処理時など、処理が割り当てられた相関演算モジュール内における複数の相関器６０のうち、一部分だけが必要で全ては必要としない場合も同様に、クロック制御部４１にどの相関器６０を使用するかを設定することで、各相関演算モジュール３１～３Ｎ内にて未使用の相関器６０とシフトレジスタ５０に対する動作クロックを個別に停止させることが可能である。これは、同期処理回路の低消費電力化という点で大きな利点がある。また、このクロック制御部４１を備えた相関演算モジュール３１～３Ｎは、図１および図８に示したような第１の実施の形態および実施例１にも適用可能である。
（第２の実施の形態の効果）
　以下、第２の実施の形態によれば、上述した第１の実施の形態による効果に加え、クロック制御部４１を制御することにより、各無線方式にて未使用の相関演算モジュールおよび相関器等への動作クロックを停止させることもでき、効率的な低消費電力化も実現できる。
　すなわち、図１３または図１４に示したように、相関演算モジュール内のクロック制御部４１にて、未使用の相関演算モジュール内の全てのシフトレジスタ（遅延素子）５０や相関器６０に対する動作クロックを停止させたり、一部の相関器６０だけを使用する場合は個別に未使用のシフトレジスタ（遅延素子）５０や相関器に対する動作クロックだけを停止させたりする機能を備えることで、無駄な動作電力を消費しないよう効率的な低消費電力化が可能となる。
（第３の実施の形態）
　図１４は、本発明の第３の実施の形態による、各相関演算モジュールの内部をオーバーサンプリング処理の高速化に対応させるために並列化可能な構成にした場合の構成例を示すブロック図である。
　本発明の第３の実施の形態における基本的な同期処理回路の構成は、図１および図１２に示したような第１及び第２の実施の形態と同様である。
　第３の実施の形態に特有の構成として、図１４に示すように、例えば２倍のオーバーサンプリング処理の並列化に対応させるために、各相関演算モジュール３１～３Ｎに入力する受信データ信号（IQ Input）を２サンプル分並列に入力可能な構成とする（IQ Input(H,L)）。
　そして、相関演算モジュール３１～３Ｎ内の各相関器６０へは、奇数番目の相関器には下位側（Ｌ）の受信データ信号（IQ Input(L)）を、偶数番目の相関器には上位側（Ｈ）の受信データ信号（IQ Input(H)）を接続する構成とする。
　また、相関コードに関しては、奇数番目と偶数番目のシフトレジスタ（遅延素子）５０にて同一の相関コードをラッチできるように、偶数番目のシフトレジスタ（遅延素子）５０の入力にオーバーサンプリング処理用相関コードセレクタ４２を備えている。このオーバーサンプリング処理用相関コードセレクタ４２は、直前の奇数番目のシフトレジスタ（遅延素子）５０からの出力と、もう１つ前段の偶数番目のシフトレジスタ（遅延素子）５０の出力（または相関コード選択部４０の出力）とを選択する機能を有している。
　また、第３の実施の形態に特有のその他の構成として、入力データ制御部１０、入力データ格納メモリ１１がある。入力データ格納メモリ１１では、例えば２倍のオーバーサンプリング処理の並列化に対応させるために、２倍のオーバーサンプリングレート（OSR）でサンプルした受信データ信号（IQ Input）を１アドレスに２サンプル分または２サンプル分以上を格納できる構成とする。
　ここで、２サンプル分ずつ格納した場合、各アドレスの上位側（Odd IQ）または下位側（Even IQ）だけを読み出すことで、通常のオーバーサンプリングしない受信データ信号が取得できることとなる。また、入力データ制御部１０では、この入力データ格納メモリ１１から読み出した２サンプル分または２サンプル分以上の受信データ信号を、同期処理の処理レートに応じて整形するデータ整形部１２を備える。
　データ整形部１２では、２サンプル分（Odd IQとEven
IQ）をそのまま上位側（Ｈ）と下位側（Ｌ）にそれぞれ割り当てるものと、２サンプル分の下位側（Even IQ）だけを常に上位側（Ｈ）と下位側（Ｌ）の両方に割り当てるもの、２サンプル分の上位側（Odd
IQ）だけを常に上位側（Ｈ）と下位側（Ｌ）の両方に割り当てるもの、を設定により選択して出力する機能を有する。
（第３の実施の形態の動作）
　本発明の第３の実施の形態に特有の動作について、図１４及び図１５を用いて説明する。
　本発明の第３の実施の形態に特有の動作は、２倍オーバーサンプリングレート（ＯＳＲ２）でのタイミング相関処理、または２倍オーバーサンプリングレート（ＯＳＲ２）での近傍タイミングを含めたコード相関処理の場合に、２サンプル分ずつ並列に相関演算させることが可能なことである。
　２倍オーバーサンプリングレート（ＯＳＲ２）での相関処理にて２サンプル分ずつ並列処理する場合は、入力データ制御部１０では、入力データ格納メモリ１１から読み出した２サンプル分または２サンプル分以上の受信データ信号に対して、データ整形部１２を用いて、２サンプル分（Ｏｄｄ　ＩＱとＥｖｅｎ　ＩＱ）の受信データ信号（ＩＱ　Ｉｎｐｕｔ）をそのまま上位側（Ｈ）と下位側（Ｌ）にそれぞれ割り当てて（ＯＳＲ２）出力する。
　また、各相関演算モジュール３１～３Ｎ内では、奇数番目と偶数番目の隣接する２つの相関器６０に入力する相関コードが常に同一となるように、オーバーサンプリング処理用相関コードセレクタ４２の設定を、２つ前段の偶数番目のシフトレジスタ（遅延素子）５０の出力（または相関コード選択部４０の出力）を選択するように設定する。そして、奇数番目と偶数番目の隣接する２つの相関器を同じタイミングで動作させることにより、２サンプル分の受信データ信号（ＩＱ　Ｉｎｐｕｔ（Ｈ，Ｌ））に対して２並列に相関演算を行うことが可能となる。また、必要に応じて、クロック制御部４１を用いて、使用していない相関器６０やシフトレジスタ（遅延素子）５０の動作クロックを停止させることも可能である。
　図１５は、２倍オーバーサンプリングレート（ＯＳＲ２）でのタイミング相関処理時に、２サンプル分ずつ並列に相関演算を実施した場合の動作タイミングの例を示す図である。
　２倍のオーバーサンプリングレート（ＯＳＲ２）で取得した２サンプル分ずつの受信データ信号（ＩＱ　Ｉｎｐｕｔ（Ｈ，Ｌ））に対して、奇数番目と偶数番目の隣接する２つの相関器６０を同一の相関コードを用いて同じタイミングで動作させることにより、相関演算を２並列に処理することが可能となる。これは、第１の実施の形態における図２に示した相関演算モジュール３１～３Ｎの構成を用いて処理する場合に比べて、相関演算部分を約２倍に高速化できるという利点がある。
　ここで、図１４に示した相関演算モジュール３１～３Ｎの場合、後段の相関結果データ出力選択部９０以降の構成は変更しなくても良いように、相関データ出力制御部７０では１サンプル分ずつ相関結果を出力するように制御する。このように後段モジュールは１サンプル分ずつ処理する構成のままとしても、一般的に、相関演算部の必要処理量は他の後段モジュールの処理量に比べて非常に大きいため、相関演算部分の並列処理化は高速化の観点で非常に利点がある。
　また、モード設定により第１及び第２の実施の形態と同様の動作も可能である。図１４に示した構成にてオーバーサンプリング処理しない（ＯＳＲ１）通常の同期処理を実行する場合、入力データ制御部１０では、入力データ格納メモリ１１から読み出した受信データ信号（ＩＱ　Ｉｎｐｕｔ）のうち、データ整形部１２を用いて、必要な１サンプル分の受信データ信号（Ｏｄｄ　ＩＱまたはＥｖｅｎ　ＩＱのいずれか）を常に上位側（Ｈ）と下位側（Ｌ）の両方に割り当てて（ＯＳＲ１）出力する。
　そして、各相関演算モジュール３１～３Ｎ内では、全てのシフトレジスタ（遅延素子）５０が図２または図１３に示した構成と同等に動作するよう、オーバーサンプリング処理用相関コードセレクタ４２の設定を、直前の奇数番目のシフトレジスタ（遅延素子）５０の出力を選択するように設定する。
　そして、相関演算モジュール３１～３Ｎ内の全ての相関器６０を異なるタイミングで動作させることにより、１サンプル分ずつ相関演算を行うことが可能となる。その場合の動作タイミングは、図４から図６に示した動作タイミングと等しくなる。すなわち、本実施の形態では、第１及び第２の実施の形態における入力データ制御部１０、各相関演算モジュール３１～３Ｎ内に、第３の実施の形態である図１４に示したようなデータ整形部１２の追加、受信データ信号（ＩＱ　Ｉｎｐｕｔ）の２サンプル化、オーバーサンプリング処理用相関コードセレクタ４２の追加、という比較的簡単な回路拡張を実施している。これにより、拡張前と同様の処理も実現可能なままで、２倍オーバーサンプリング処理時における相関演算を高速化できるという大きな効果が得られるという利点がある。
　特に、入力データ制御部１０にデータ整形部１２を備えることにより、相関器６０ごとに受信データ信号の上位側（Ｈ）と下位側（Ｌ）を選択するような構成に比べて、回路規模的なオーバヘッドが少ない構成とすることができる。ここで、図１４および図１５では２倍オーバーサンプリング（ＯＳＲ２）処理を並列化する場合の例を示したが、本発明における第３の実施の形態では、同様の拡張を更に行うことにより、４倍や８倍といったオーバーサンプリング処理の並列化にも容易に対応可能であり、本発明がそれらを含むことは明白である。
（第３の実施の形態による効果）
　第３の実施の形態によれば、上述した第１および第２の実施の形態による効果に加え、無線通信システムにおける同期処理回路において、比較的演算量を必要とするオーバーサンプリングレートでの同期処理を高速化できるという効果を実現することができる。
　その理由は、本第３の実施の形態では、各相関演算モジュール３１～３Ｎにて受信データ信号（ＩＱ　Ｉｎｐｕｔ）を複数サンプル分並列に入力し、オーバーサンプリング処理用相関コードセレクタ４２を用いながら複数の相関器６０を同一の相関コードとタイミングで並列動作させることにより、各相関器６０の高い稼働率を維持したまま、オーバーサンプリング分の複数の受信データ信号を並列に処理可能なためである。また、一般的に、オーバーサンプリングレートでの同期処理は、必要処理能力もそれに比例して求められるため、並列処理化できることは要求処理能力を満足する点において大きな利点がある。本実施例においては、入力データ制御部１０におけるデータ整形部１２の追加と、各相関演算モジュール３１～３Ｎ内におけるオーバーサンプリング処理用相関コードセレクタ４２の追加という比較的簡単な回路拡張にて実現可能なため、並列処理化するための回路規模オーバヘッドが少ないという点でも利点がある。
　最後に、各相関演算モジュール３１～３Ｎ内に実装する相関器６０の個数と効果の関係について説明する。基本的には、本発明における同期処理回路全体の相関器６０数は各無線方式の必要処理量と動作クロック周波数の関係によって決定される。そして、全体の相関器数（合計数）が決定された場合、選択回路などの回路規模オーバヘッドを少なくするためには１個の相関演算モジュール当たりの相関器数は多い方が良いし、処理割り当ての組合せ数を増やすためには少ない方が良い。
　ここで、（Ａ）処理する割り当て数を柔軟に変更できること、および、入力データ制御部１０や後段の電圧加算部１００等のメモリアドレス生成回路の簡単さ等を考慮する場合、相関器の個数は、２個、４個、８個、１６個などの２のべき乗の個数が好ましい。処理する割り当て数の柔軟さについては、タイミング相関処理時に相関器４個の相関演算モジュールを４個使用する場合と、相関器８個の相関演算モジュールを２個使用する場合とでは、同等の処理性能が実現できるため、２のべき乗の個数で並べて実装するとマッピングの選択肢増加が期待できるためである。また、アドレス生成回路については、例えばオフセットを付けながら繰り返しアドレス生成する場合に、当該処理に割り当てた相関器数によりオフセット値が決まるため、２のべき乗の個数である場合にオフセット値の算出回路を実現しやすいという利点がある。
　一方で、（Ｂ）相関器の稼働率を考慮する場合、タイミング相関処理の場合は相関器数に依存せず高い稼働率となるが、コード相関処理の場合は、各相関演算モジュール内では特定の相関器のみ動作するため、相関演算モジュールあたりの相関器数が多い場合は稼働率が低下する。ただし、近傍タイミングを含めたコード相関処理の場合は、±１サンプル分を含める場合は少なくとも３個、±２サンプル分を含める場合は少なくとも５個の相関器を実装することが好ましい。
　（Ｃ）また、第３の実施の形態に示したようなオーバーサンプリング処理に対応する相関演算モジュールの場合は、相関器の個数は、稼働率を考慮すると偶数（２の倍数）である必要がある。したがって、本発明では、複数の無線方式における種々の同期処理に柔軟に効率的に対応できることを目的としているため、（Ａ）処理する割り当て数の柔軟さとアドレス生成回路の簡単さを重視し、合わせて（Ｂ）演算器の稼働率（３個または５個より大きく、ただしそれに近い数）も考慮して、４個または８個の組合せで相関器を実装するのが最も大きい効果が得られると考える。すなわち、タイミング相関処理の場合も近傍タイミングを含めたコード相関処理の場合も高い演算器稼働率を保ちつつ、高い柔軟性と効率性を実現することができる。また、（Ｂ）相関器の稼働率を重視する場合は、３個または５個の相関器を実装するのが好ましい。（Ｃ）オーバーサンプリング処理に対応する相関演算モジュールの場合も同様に、４個または８個の相関器の実装が最も効果が大きく、１２個、１６個も有用であり、稼働率を考慮すると６個も好ましいと言える。
　以上好ましい実施の形態と実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態及び実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
　この出願は、２００９年１月１５日に出願された日本出願特願２００９－００７０３９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (22)

  1. 　無線通信システムにおける同期処理回路において、
    　相関演算を行う複数の相関器を搭載した複数の相関演算装置を備え、
    　前記相関演算装置内の隣接する相関器間において相関コードをシフトさせて渡し、かつ前記シフトした前記相関コードを隣接する他の相関演算装置に渡すことにより、各相関演算装置で受信データについて異なるタイミングで相関演算を行うタイミング相関処理と、外部から各相関演算装置に個別に入力した相関コードによって、各相関演算装置で受信データについて同一タイミングで相関演算を行うコード相関処理とを、前記相関演算装置単位で選択的に切り替える手段を備えることを特徴とする同期処理回路。
  2. 　各前記相関演算装置が、
    　前記相関コードをシフトさせる複数のシフト手段と、
    　シフトした前記相関コードをタイミング相関処理用に隣接する相関演算装置に渡すインタフェースを備え、
    　外部から入力した相関コードと隣接する相関演算装置から渡された相関コードとを選択して前記相関コードとする第１の相関コード選択手段を備える
    　ことを特徴とする請求項１に記載の同期処理回路。
  3. 　無線通信システムにおける同期処理回路において、
    　相関演算を行う複数の相関演算装置を備え、
    　前記相関演算装置が、
    　複数の相関器と、
    　相関コードをシフトするための複数のシフト手段と、
    　シフトした前記相関コードをタイミング相関処理用に隣接する相関演算装置に渡すインタフェースと、
    　外部から個別に入力したコード相関処理用の相関コードと隣接する相関演算装置から渡された相関コードとを選択して前記相関コードとする第１の相関コード選択手段を備える
    　ことを特徴とする同期処理回路。
  4. 　前記相関演算装置が、前記複数の相関器からの相関結果データに対して出力選択制御とアクセス制御とを行う相関データ出力制御手段を備えることを特徴とする請求項２又は請求項３に記載の同期処理回路。
  5. 　前記複数の相関演算装置に対して所望の受信データ信号を転送する入力データ制御手段と、
    　前記複数の相関演算装置からの相関結果データを選択かつ調停して後段部に出力する相関結果データ出力選択手段と
    　を備えることを特徴とする請求項２から請求項４の何れかに記載の同期処理回路。
  6. 　前記受信データ信号を格納する受信データ格納メモリを備え、
    　前記入力データ制御手段が、オフセットを付けながら繰り返し前記受信データ信号を転送可能とするアドレス生成手段を備えることを特徴とする請求項５に記載の同期処理回路。
  7. 　前記入力データ制御手段を並列処理数分備え、
    　前記相関演算装置ごとに前記並列処理数分の入力データ制御手段からの所望の受信データ信号を選択する入力データ選択手段を備え、
    　前記相関結果データ出力選択手段を並列処理数分備えることを特徴とする請求項５または請求項６に記載の同期処理回路。
  8. 　前記相関演算装置が、受信データ信号を２サンプル分ずつ入力し、前記複数の相関器に対していずれか一方の受信データ信号を接続する受信データ信号インタフェースと、隣接する前記複数のシフト手段間において１つ前段からの相関コードと更にもう１つ前段からの相関コードとを選択可能な第２の相関コード選択手段を備えることを特徴とする請求項５から請求項７の何れかに記載の同期処理回路。
  9. 　前記入力データ制御手段が、２サンプル分の前記受信データ信号インタフェースに対して、２サンプル分の受信データ信号をそれぞれマッピングする場合と、１サンプル分の受信データ信号を両方にマッピングして転送する場合と、を選択可能とするデータ整形手段を備えることを特徴とする請求項８に記載の同期処理回路。
  10. 　複数の相関コード生成手段を備え、前記相関演算装置ごとに、前記複数の相関コード生成手段から出力される相関コードのうち所望の相関コードを選択する相関コード入力選択手段を備えることを特徴とする請求項２から請求項９の何れかに記載の同期処理回路。
  11. 　前記相関演算装置が、前記複数の相関器と前記複数のシフト手段に対して、それぞれ個別に未動作時に動作クロックをゲーティング制御するクロック制御手段を備えることを特徴とする請求項２から請求項１０の何れかに記載の同期処理回路。
  12. 　前記複数の相関演算装置が、前記相関器として全ての相関コードに対応可能な複素乗算型の相関器を備える相関演算装置と、前記相関器として全ての２値の相関コードに対応可能な複素加算型の相関器を備える相関演算装置と、の組合せにより構成されることを特徴とする請求項２から請求項１１の何れかに記載の同期処理回路。
  13. 　前記相関演算装置の前記複数の相関器と前記複数のシフト手段の個数が、４個または８個であることを特徴とする請求項２から請求項１２の何れかに記載の同期処理回路。
  14. 　電圧加算処理や同相加算処理を行う電圧加算部と、電力を計算する電力計算部と、電力を加算して平均化する平均化処理部と、を備えることを特徴とする請求項２から請求項１３の何れかに記載の同期処理回路。
  15. 　無線通信システムにおける同期処理回路の同期処理方法において、
    　相関演算を行う複数の相関器を搭載した複数の相関演算装置にて、
    　前記相関演算装置内の隣接する相関器間において相関コードをシフトさせて渡し、かつ前記シフトした前記相関コードを隣接する他の相関演算装置に渡すことにより、各相関演算装置で受信データについて異なるタイミングで相関演算を行うタイミング相関処理と、外部から各相関演算装置に個別に入力した相関コードによって、各相関演算装置で受信データについて同一タイミングで相関演算を行うコード相関処理とを、前記相関演算装置単位で選択的に切り替えることを特徴とする同期処理方法。
  16. 　各前記相関演算装置が、
    　前記相関コードを複数のシフト手段でシフトするステップと、
    　シフトした前記相関コードをタイミング相関処理用に隣接する相関演算装置に渡すステップと、
    　外部から入力した相関コードと隣接する相関演算装置から渡された相関コードとを選択して前記相関コードとするステップを含むことを特徴とする請求項１５に記載の同期処理方法。
  17. 　無線通信システムにおける同期処理回路の同期処理方法において、
    　相関演算を行う複数の相関器を搭載した複数の相関演算装置にて、
    　相関コードを複数のシフト手段でシフトし、
    　シフトした前記相関コードをタイミング相関処理用に隣接する相関演算装置に渡し、
    　外部から個別に入力したコード相関処理用の相関コードと隣接する相関演算装置から渡された相関コードとを選択して前記相関コードとする
    　ことを特徴とする同期処理方法。
  18. 　前記複数の相関演算装置に対して所望の受信データ信号を転送する入力データ制御ステップと、
    　前記複数の相関演算装置からの相関結果データを選択かつ調停して後段装置に出力する相関結果データ出力選択ステップを有することを特徴とする請求項１６又は請求項１７に記載の同期処理方法。
  19. 　前記入力データ制御ステップで、前記受信データ信号を並列処理数分転送し、
    　前記相関演算装置で、前記並列処理数分の前記受信データ信号から所望の受信データ信号を選択する入力データ選択ステップを実行することを特徴とする請求項１８に記載の同期処理方法。
  20. 　前記相関演算装置が、受信データ信号を２サンプル分ずつ入力し、前記複数の相関器に対していずれか一方の受信データ信号を接続し、隣接する前記複数のシフト手段間において１つ前段からの相関コードと更にもう１つ前段からの相関コードとを選択する相関コード選択ステップを実行することを特徴とする請求項１８又は請求項１９に記載の同期処理方法。
  21. 　前記入力データ制御ステップが、２サンプル分の受信データ信号インタフェースに対して、２サンプル分の受信データ信号をそれぞれマッピングする場合と、１サンプル分の受信データ信号を両方にマッピングして転送する場合と、を選択とするデータ整形ステップを有することを特徴とする請求項２０に記載の同期処理方法。
  22. 　前記相関演算装置が、前記複数の相関器と前記複数のシフト手段に対して、それぞれ個別に未動作時に動作クロックをゲーティング制御するクロック制御を行うことを特徴とする請求項１６から請求項２１の何れかに記載の同期処理方法。
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