WO2010001467A1 - 面発光表示装置 - Google Patents

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power supply
line
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emitting display
transistor
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秀世 仲村
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富士電機ホールディングス株式会社
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    • H10K2102/3026—Top emission

Definitions

  • the present invention relates to a surface-emitting display device, and mainly relates to a thin display such as an organic EL panel or a liquid crystal panel.
  • FIG. 1 A typical configuration of the panel unit of this active EL display is shown in FIG.
  • This panel unit has a configuration in which a color filter substrate 12 is bonded to a circuit substrate (TFT substrate) 11 on which a light emitting element (for example, an organic EL element), a pixel circuit, and the like are formed.
  • TFT substrate circuit substrate
  • Reference numeral 13 denotes an outer peripheral seal region.
  • FIG. 2A is a schematic diagram showing a wiring configuration of the circuit board 11.
  • the circuit board 11 includes a plurality of power supply lines 21 arranged in parallel in the vertical direction and a power supply bus 22 that bundles the power supply lines 21 and draws them to a cathode power supply terminal (GND terminal) 23.
  • a plurality of pixel circuits 24 are connected to each power line 21.
  • the circuit board 11 is generally provided with a planarizing resin layer, and unevenness caused by the TFT (Thin Film Transistor) or the like of the pixel circuit 24 is planarized by the planarizing resin layer.
  • a contact hole 27 for connecting the pixel circuit 24 and the light emitting element is provided in the planarizing resin layer.
  • Each pixel circuit 24 is connected to the data control circuit 17 through a data signal line (source signal line) 25 and is connected to the gate control circuit 18 through a scanning signal line (gate signal line) 26.
  • FIG. 2B is a schematic diagram showing only the wiring around the power supply.
  • the wiring of the power supply line 21 is often a wiring that runs in one direction instead of a solid or mesh wiring. According to such wiring, the cross-sectional area of the power supply line 21 with respect to the data signal line 25 and the scanning signal line 26 shown in FIG. 2A is reduced and the inter-wiring capacitance is reduced. Delay is suppressed. Further, when the pixel is small, there is an advantage that the configuration area of the transistor in the pixel circuit 24 can be increased as much as possible.
  • Reference numeral 16 denotes an integrated control circuit (data control circuit 17 and gate control circuit 18).
  • the pixel circuit 24 is used for driving a liquid crystal or an organic EL element, and includes a TFT 32 that is a driving transistor and a TFT 33 that is a control transistor.
  • the source and gate of the TFT 33 are connected to the data signal line 25 and the scanning signal line 26, respectively.
  • an electrode to which the voltage VDD is applied (an upper transparent electrode to which all the pixel circuits 24 are commonly connected) is an anode, and GND to which the source of the TFT 32 is connected is a cathode.
  • Reference numeral 34 denotes a capacitor.
  • FIG. 4A shows a plan view of the pixel portion.
  • 4B and 4C show cross-sectional views taken along lines AA and BB in FIG. 4A, respectively.
  • the planarizing resin layer 40 exists on the glass substrate 37.
  • the flattening resin layer 40 is provided to flatten unevenness caused by the TFTs of the pixel circuit 24 and the like.
  • the planarizing resin layer 40 is covered with an inorganic passivation film as necessary.
  • a reflective electrode 42 is formed via a base layer 41 for improving adhesion, and an insulating film 43 having an opening in the light emitting portion is formed here. Thereafter, a plurality of organic films 44 are deposited, and a transparent electrode layer 45 is formed thereon.
  • the transparent electrode layer 45 is referred to as an upper transparent electrode layer.
  • the upper transparent electrode layer 45 may be a transparent layer made of an oxide such as IZO or ITO, or may be a half mirror-like metal film having a thickness of several nanometers to several tens of nanometers.
  • FIG. 5A shows a schematic wiring diagram only for the transparent electrode layer 45.
  • FIG. 5B shows a cross-sectional view taken along the line CC of FIG. 5A. Since the transparent electrode layer 45 is an electrode common to all the pixels, it has a solid wiring structure (planar wiring structure) as indicated by reference numeral 53 in FIG. 5A.
  • the transparent electrode layer 45 is connected to a power supply bus 51 different from the above at the outer periphery of the panel and is drawn out to the terminal 52.
  • the entire surface of the transparent electrode layer 45 is covered with the barrier layer 46.
  • the above is the configuration on the circuit board 11 side shown in FIG.
  • a black matrix 47, a color filter 48, and, if necessary, a bank partition wall 39 and a color conversion layer 49 are formed on the glass substrate 38.
  • the spacer 50 may be provided as needed.
  • the circuit substrate 11 and the color filter substrate 12 are bonded together in a state where they are positioned so that pixels are properly formed.
  • the gap layer 54 is generally composed of a solid such as an adhesive, but may be composed of liquid or gas.
  • the voltage drop simply causes an increase in power consumption, and also causes an on-screen distribution of voltage applied to each light emitting element, which leads to luminance unevenness.
  • the gate control voltage of the TFT 32 fluctuates particularly when the potential of GND rises. May lead to In this case, only a few pixels in the vicinity of the power supply terminal 23 (see FIGS. 2A and 2B) to which the normal or near GND potential is applied are extremely brightly illuminated. If this state is left and the average brightness of the entire panel is set, the screen may even burn.
  • Patent Document 1 proposes a technique for suppressing such a phenomenon.
  • the second conductive layer is electrically connected to the power supply line, which is the first conductive layer, via the contact hole, whereby the first conductive layer and the second conductive layer are connected to each other.
  • a power source line having a large cross-sectional area, that is, a low electrical resistance, is formed by combining the conductive layers.
  • Patent Document 1 requires the addition of the contact hole and the second conductive layer, resulting in an increase in manufacturing cost and an increase in shape.
  • an object of the present invention is to provide a surface light emitting display device that can suppress an increase in power consumption due to luminance unevenness and wiring resistance without changing wiring materials and increasing costs.
  • the present invention includes a plurality of power supply lines in parallel, a power supply bus to which the plurality of power supply lines are connected, a plurality of pixel circuits having an internal line connected to the power supply lines, and each of the plurality of pixel circuits.
  • the present invention relates to an improvement of a surface-emitting display device having a circuit board on which a plurality of light-emitting elements driven by a transistor is provided.
  • the internal line of the pixel circuit forms a bypass path with respect to the power supply line to be connected, and forms part of the wiring forming the transistor of the pixel circuit. It is formed as follows.
  • a flattening layer for flattening unevenness formed by circuit elements on the circuit board and a flattening layer for connecting the pixel circuit and the light emitting element are formed.
  • a part of the internal line of the pixel circuit is located below the contact hole region.
  • an organic EL element is used as the light emitting element.
  • the transistor for example, a thin film transistor is used.
  • the internal line of the pixel circuit includes a first line portion having one end connected to the power supply line, and the other end provided with a comb-like branch, and at least one of the branches And a second line portion that connects one to the power line to which the one end portion is connected.
  • the first line portion is formed as a wiring that forms the source of the transistor.
  • the pixel circuit may further include a third line portion having a comb-like branch portion that meshes with the branch portion of the first line portion.
  • the third line portion is formed as a wiring that forms the drain of the transistor.
  • the present invention provides a surface light emitting display device in which another structure is added to the surface light emitting display device having the above structure in order to solve the above-described problems.
  • the power bus in the surface-emitting display device has a configuration in which a part thereof is divided by a slit extending from a power supply terminal in the direction of the connection portion in order to adjust the potential of the connection portion with each of the plurality of power lines. Have.
  • a plurality of the slits are provided, and the potential of the connection site is adjusted by adjusting the number, length, and arrangement interval of the slits.
  • an organic EL element is used as the light emitting element, and a thin film transistor is used as the transistor.
  • the internal line of the pixel circuit forms a bypass path with respect to the connected power supply line, so that the electric resistance of the power supply line is reduced, thereby suppressing luminance unevenness and reducing power consumption. Can be achieved.
  • the bypass path is configured by using a part of the wiring forming the transistor of the pixel circuit and the contact hole region, the above-described effect can be obtained without reducing the configuration area of the transistor.
  • FIG. 4B is a cross-sectional view taken along line AA in FIG. 4A. It is sectional drawing by the BB line of FIG. 4A. It is a top view which shows the upper common electrode of the solid wiring structure common to all the pixels. It is sectional drawing by CC line of FIG. 5A.
  • FIG. 7A It is a schematic diagram which shows the whole structure of the circuit board in the surface emitting display apparatus which concerns on embodiment of this invention. It is a schematic diagram which shows an example of the wiring structure of a pixel circuit. It is sectional drawing by the DD line of FIG. 7A. It is sectional drawing by the EE line of FIG. 7A. It is a general view of a power supply bus (cathode side). It is an enlarged view of a slit part.
  • FIG. 6 is a schematic diagram of the circuit board 110 in the surface-emitting display device according to the present embodiment.
  • the surface-emitting display device according to this embodiment has the same configuration as the surface-emitting display device shown in FIGS. 1 to 5B except for the configuration of the circuit board 110. Therefore, the configuration of the circuit board 110 will be mainly described below.
  • the circuit board 110 is provided with a power supply line 210, a power supply bus 220, and a pixel circuit 240. These correspond to the power supply line 21, the power supply bus 22, and the pixel circuit 24 shown in FIG. 2A, respectively.
  • the pixel circuit 240 has the configuration illustrated in FIG. 3, similarly to the pixel circuit 24 illustrated in FIG. 2A.
  • FIG. 7A schematically shows an example of the wiring structure of the pixel circuit 240.
  • the gate wiring pattern 55 is formed as a first-layer metal wiring pattern
  • the source wiring pattern 56, the insulating layer 61 (see FIG. 7C) and the Si layer 29 are formed on the gate wiring pattern 55
  • the drain wiring pattern 57 and the power supply line 210 are respectively formed as second-layer metal wiring patterns.
  • the gate control element region 58 is provided in a form adjacent to the gate wiring pattern 55.
  • the gate control element region 58 is provided with a TFT (Thin Film Transistor) 33 and a capacitor 34 shown in FIG. 3, and a data signal line (source signal line) 25 and a second layer metal wiring pattern.
  • a scanning signal line (gate signal line) 26 which is a one-layer metal wiring pattern is connected.
  • the source wiring pattern 56 is provided as a wiring for forming the source of the TFT 32 shown in FIG.
  • the source wiring pattern 56 has branch ends 56 a and 56 b that are parallel to the power supply line 210 by connecting the base end to the point Pa of the power supply line 210 and branching the tip end in a comb shape. Yes.
  • the drain wiring pattern 57 is provided as a wiring for forming the drain of the TFT 32.
  • the drain wiring pattern 57 has a base end portion located above the bypass forming wiring pattern 59, a branch portion 57 a extending from the base end portion between the branch portions 56 a and 56 b of the source wiring pattern 56, and the base end And a branch portion 57b extending between the branch portion 56b and the power supply line 210. That is, the drain wiring pattern 57 has a comb-like branch portion that meshes with the comb-like branch portion of the source wiring pattern 56.
  • the number of branches of the source wiring pattern 56 and the number of branches of the drain wiring pattern 57 may be three or more.
  • FIG. 7B and 7C show a DD sectional view and an EE sectional view of FIG. 7A, respectively.
  • the bypass forming wiring pattern 59 which is the first layer metal wiring pattern, is electrically connected at one end to the source wiring pattern 56 (the tip of the branching portion 56a) via the contact hole 60a. The other end is electrically connected to the power line 210 (point Pb in FIG. 7A) via the contact hole 60b. Therefore, the source wiring pattern 56 and the bypass forming wiring pattern 59 constitute a series of bypass lines 66 that exit from the power supply line 210 and return to the power supply line 210 again.
  • the base end portion of the drain wiring pattern 57 is disposed on the bypass forming wiring pattern 59 via the insulating layer 61 and the Si layer 29.
  • a region of a contact hole 27 that connects the drain wiring pattern 57 and an EL light emitting element (not shown) is formed on the base end portion of the drain wiring pattern 57.
  • the bypass forming wiring pattern 59 is located below the region of the contact hole 27.
  • reference numeral 37 denotes a glass substrate
  • reference numeral 40 denotes a planarizing resin layer
  • reference numeral 62 denotes a passivation layer
  • reference numeral 41 denotes a reflective electrode layer or a base layer.
  • the above-described bypass line 66 constituted by the source wiring pattern 56 and the bypass forming wiring pattern 59 is formed in each pixel circuit 240.
  • the bypass line 66 is connected in parallel to the power line 210. Therefore, in each power supply line 210 shown in FIG. 6, the electrical resistance of the part where the bypass line 66 is connected in parallel is lowered.
  • the decrease in the electrical resistance suppresses the voltage drop (increase) in each power supply line 210, thereby reducing power consumption. Further, the decrease in the electrical resistance makes the voltage applied to the light emitting elements of the pixel circuits 240 connected to the power supply lines 210 uniform, so that so-called luminance unevenness is reduced.
  • the bypass line 66 is configured by using the source wiring pattern 56 provided as a wiring for forming the source of the TFT 32, so that the formation area of the transistor in the pixel circuit 240 can be easily reduced. Can be realized. That is, the bypass line 66 can be realized without securing a special arrangement space in the pixel circuit 240.
  • the end portion of the gate wiring pattern 55 is positioned below the power supply line 210. However, the end portion may not be positioned below the power supply line 210. .
  • slits 71 are formed in an upper line portion 221 to which one end of each power supply line 210 is commonly connected and a lower line portion 222 to which the other end of each power supply line 210 is commonly connected.
  • a plurality of slits 71 are provided from both ends of the line portion 221 (222) along the longitudinal direction of the line portion 221 (222). These slits 71 have a shorter length as they are located on the inner side (pixel region side) of the line portion 221 (222), and among the portions divided by them, the line portion 221 (222). It is formed so that the width is narrower toward the inside.
  • the electrical resistance between the power supply terminal 230 and each power supply line 210 is averaged by the slit 71, so that the luminance unevenness as described above is effectively suppressed.
  • a slit group extending from one end of the line portion 221 (222) (the end close to the power supply terminal 230) to the other end may be provided. Good. In this case, the number, interval, and length of the slits are appropriately set so that the electric resistance between the power supply terminal 230 and each power supply line 210 is averaged.
  • the data signal line 25 and the scanning signal line 26 intersect with the power supply bus 220 while maintaining insulation, but do not necessarily intersect with each other. Therefore, as shown by hatching and reference numeral 220a in FIG. 6, the electrical resistance of the power supply bus 220 can be reduced by laminating a conductive layer in a portion where the scanning signal lines 26 do not intersect. Note that although the scanning signal line 26 does not intersect the right line of the bus 220, a conductor is laminated in the same form as the left line in order to achieve electrical resistance symmetry with the left line.
  • the panel pixel size is 60 ⁇ m ⁇ 180 ⁇ m ⁇ RGB
  • the number of pixels is 240 RGB ⁇ 320 QVGA
  • the screen size is about 3 inches
  • the allowable width of the power supply bus is about 2 mm
  • the power supply terminals are drawn out in two places.
  • approximately 8 ⁇ 8 ⁇ m-wide power lines 210 that linearly connect the 320 vertical pixels are arranged, and both ends thereof are connected to the power bus 220.
  • a circuit pattern such as a transistor was formed with a wiring having a width of about 3 to 5 ⁇ m.
  • Each pixel is controlled by connecting signal lines 25 and 26 to a control IC (an integrated circuit including the data control circuit 17 and the gate control circuit 18) placed outside the screen.
  • the source wiring pattern 56 of the main transistor (TFT 32 in FIG. 3) has the same potential as the cathode.
  • a line pattern having a bypass structure was formed.
  • a bypass forming wiring pattern 59 passes under the contact hole 27 of the planarizing resin layer 40 where a normal circuit pattern is not placed.
  • the structure is as follows. Of course, the design is made so that the insulating film is sandwiched where the wiring intersects.
  • the source wiring pattern 56 and the power supply line 210 were connected to the bypass forming wiring pattern 59 through the contact holes 60a and 60b, respectively, thereby forming the in-pixel bypass line 66.
  • the intra-pixel bypass line 66 is connected in parallel to the power supply line 210. In this case, the wiring resistance could be reduced by about 30% compared to the resistance of the power supply line 210 alone.
  • the slit 71 has a shape whose outer periphery is closed in the power supply bus 220, and the slit 72 has a shape whose outer periphery is not closed in the power supply bus 220.
  • the TFT substrate (circuit board 110 shown in FIG. 6)
  • a 400 nm MoCr film was sputter-deposited on an alkali-free glass (AN-100: Asahi Glass) having a size of 200 mm ⁇ 200 mm ⁇ thickness 0.7 mm.
  • AN-100 Asahi Glass
  • a predetermined metal pattern of the first layer including the power supply bus pattern shown in FIG. 8A was formed by photolithography.
  • an inorganic insulating film constituting the insulating layer 61 (see FIG. 7C) was formed on the metal pattern, and an amorphous Si layer was formed as the Si layer 29 thereon.
  • a second MoCr film was sputtered to a thickness of 300 nm, and a pattern was formed by photolithography.
  • the second layer of MoCr film forms the power supply line 210 connected to the power supply bus 220 at both ends while connecting the 320 vertical pixels.
  • the second-layer MoCr film was also used as a signal line 26 straddling the power bus 220 made of the first-layer metal.
  • the power bus 220 has a structure having a multilayer wiring portion 220a partially.
  • the MoCr layers stacked one above the other were connected by a plurality of contact holes previously opened in the insulating film by dry etching.
  • a passivation film SiN 300 nm
  • openings for connecting the organic EL elements and terminal openings were formed by dry etching.
  • a planarizing resin layer 40 having a thickness of about 2 ⁇ m was formed by photolithography to alleviate the wiring step.
  • a contact hole 27 having a loose taper angle was also formed at the connection between the TFT and the organic EL element.
  • the TFT substrate was baked at about 220 ° C. for about 1 hour to remove moisture from the planarizing resin layer 40. That is, there is no change in the production and process of a normal amorphous Si-TFT substrate.
  • an organic EL element was formed.
  • an SiO 2 passivation film having a thickness of 300 nm was formed on a TFT substrate by sputtering, and openings were formed in contact hole portions and terminal portions by dry etching.
  • IZO as an underlayer 41 for improving adhesion was formed by sputtering at 50 nm.
  • an RF-planar magnetron was used as a sputtering apparatus, and Ar was used as a gas.
  • the IZO layer is connected to the TFT through the contact hole 27 provided in the planarizing resin layer 40 and the passivation layer 62.
  • an Ag alloy film of 100 nm is formed on the IZO layer by sputtering, and a resist agent “OFRP-800” (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to the IZO layer.
  • Each of the reflective electrodes 42 was formed in an island shape.
  • An IZO film having a thickness of 30 nm was formed thereon, and an island-shaped pattern was formed by the same process so as to cover the reflective electrode 42 made of Ag alloy.
  • the underlayer 41 is also patterned at the same time and separated into individual electrodes q.
  • a 1 ⁇ m novolak resin film (“JEM-700R2” manufactured by JSR) is applied on the island-shaped reflective electrode 42 covered with IZO by spin coating, and a photolithographic method is performed so as to open a window at a site to emit light.
  • JEM-700R2 manufactured by JSR
  • an area-opening metal mask having a square window at a position corresponding to the display portion was applied. Further, the substrate was moved to a CVD apparatus without breaking the vacuum, and SiN as a barrier layer 46 was formed on the entire surface with a thickness of 2 ⁇ m.
  • non-alkali glass (Eagle 2000: manufactured by Corning) having a thickness of 200 mm ⁇ 200 mm ⁇ 0.7 mm in thickness and a black matrix 47 having a thickness of 1 ⁇ m (CK-7001: manufactured by Fuji Film ARCH) was formed by a photolithographic method.
  • the color filters 48 are formed in red (CR-7001: manufactured by Fuji Film ARCH), green (CG-7001: manufactured by Fuji Film ARCH), and blue (CB-7001: manufactured by Fuji Film ARCH) by a photolithographic method. did. All are strip-shaped with a thickness of about 1.5 ⁇ m.
  • a bank structure in which strip-shaped partition walls 39 extend on the black matrix in the same direction as the strips of the color filter was formed by photolithography.
  • the bank partition wall has a width of about 14 ⁇ m and a height of about 5 ⁇ m.
  • the same photosensitive resin was applied again on this, and the spacer 50 was formed by the photolithographic method.
  • the spacer 50 has a diameter of about 15 ⁇ m and a height of about 2 ⁇ m, and is a position hidden by the black matrix.
  • this color filter substrate is heated and dried, it is set in a multi-nozzle type inkjet device (landing accuracy of about ⁇ 5 ⁇ m) set in an environment of oxygen 50 ppm and nitrogen 50 ppm or less, and a marker made of a black matrix.
  • a multi-nozzle type inkjet device set in an environment of oxygen 50 ppm and nitrogen 50 ppm or less, and a marker made of a black matrix.
  • the organic EL substrate and the color filter substrate were moved to a bonding apparatus maintained in an environment of oxygen 5 ppm and moisture 5 ppm or less. Then, set the process surface of the color filter substrate facing up, and apply an epoxy UV curing adhesive (XNR-5516: manufactured by Nagase ChemteX Corporation) to the outer periphery of each of the multiple screens using a dispenser. After forming a so-called bank, a thermosetting epoxy adhesive having a lower viscosity was dropped around the center of each screen. As the dropping device, a rotary mechanical metering valve having a discharge accuracy of 5% or less was used.
  • an epoxy UV curing adhesive XNR-5516: manufactured by Nagase ChemteX Corporation
  • the TFT substrate on which the organic EL element is formed is set with the process surface facing downward, the pressure is reduced to about 10 Pa with the color filter substrate facing the process surface, and then about 30 ⁇ m. Both substrates were brought close to each other in parallel, and after the outer peripheral sealing material was in contact with the organic EL substrate, the pixel positions of both substrates were aligned by an alignment mechanism, and then a slight load was applied while returning to atmospheric pressure. The dripped thermosetting epoxy adhesive spreads to the periphery of the panel and stopped when the tip of the spacer of the color filter substrate contacted the TFT substrate with an organic EL element. Then, ultraviolet rays were applied to the outer peripheral seal portion from the color filter substrate side as a mask and temporarily cured, and then taken out to the general environment.
  • the luminance unevenness when the entire panel is lit is about 40% (depending on the current value) on the entire screen.
  • the power supply line 210 in which the resistance is reduced by about 30% by the bypass structure of the present invention is used.
  • the luminance unevenness under the same conditions could be reduced to about 30%.
  • the power supply bus 220 having the slits 71 and 72 is used in combination with this, the luminance unevenness under the same conditions can be reduced to about 10 to 20%, which is hardly understood.
  • the power consumed by the wiring can be reduced by suppressing the GND potential rise.
  • a coefficient for flatly correcting the one-dimensional luminance distribution along the power supply line 210 is obtained by simulation or the like, and this coefficient is set in the image control circuit.
  • the one-dimensional luminance distribution may be corrected by software.

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Abstract

　並列する複数の電源線（２１０）と、この複数の電源線（２１０）が接続される電源バス（２２０）と、電源線（２１０）に接続される内部線路（６６）を有した複数の画素回路（２４０）と、複数の画素回路（２４０）それぞれが備えるトランジスタによって駆動される複数の発光素子と、を形成した回路基板（１１０）を有する。画素回路（２４０）の内部線路（６６）は、接続される電源線（２１０）に対してバイパス路を構成するように、かつ、画素回路（２４０）のトランジスタを形成する配線の一部を構成するように形成されている。

Description

面発光表示装置
　本発明は、面発光表示装置に関し、主に有機ELパネルや液晶パネルなどの薄型ディスプレイに関する。
　薄型ディスプレイの一例として、トップエミッション構造のアクティブ方式有機ＥＬディスプレイが知られている。このアクティブ方式ＥＬディスプレイのパネルユニットの代表的な構成を図１に示す。このパネルユニットは、発光素子（例えば、有機ＥＬ素子）や画素回路等が形成された回路基板（ＴＦＴ基板）１１にカラーフィルタ基板１２を貼り合わせた構成を有する。なお、符号１３は外周シール領域を示す。
　図２Ａは、上記回路基板１１の配線構成を示す模式図である。回路基板１１には、縦方向に並列する複数の電源線２１と、これらの電源線２１を束ねて陰極電源端子（ＧＮＤ端子）２３に引き出す電源バス２２とが存在する。各電源線２１には、それぞれ複数の画素回路２４が接続されている。
　この回路基板１１では、通例として、平坦化樹脂層が設けられ、上記画素回路２４のＴＦＴ（Thin Film Transistor）等によって生じた凹凸がこの平坦化樹脂層によって平坦化される。この平坦化樹脂層には、画素回路２４と発光素子とを結ぶためのコンタクトホール２７が設けられる。
　各画素回路２４は、データ信号線（ソース信号線）２５を介してデータ制御回路１７と接続され、また、走査信号線（ゲート信号線）２６を介してゲート制御回路１８と接続されている。
　図２Ｂは、電源周りの配線だけを抽出して示した模式図である。図示のように、電源線２１の配線には、ベタ状やメッシュ状の配線でなく、１方向に走る配線がよく用いられる。このような配線によれば、図２Ａに示すデータ信号線２５および走査信号線２６に対する電源線２１の横断面積が低減されて、配線間容量が減少するので、この配線間容量に起因した信号の遅延が抑制される。また、画素が小さい場合に、画素回路２４におけるトランジスタの構成面積を少しでも増やすことができるという利点も得られる。符号１６は、集積化された制御回路（データ制御回路１７およびゲート制御回路１８）を示す。
　画素回路２４の代表的構成を図３に示す。この画素回路２４は、液晶や有機ＥＬ素子などの駆動に使用されるものであり、駆動用トランジスタであるＴＦＴ３２と、制御用トランジスタであるＴＦＴ３３とを備えている。ＴＦＴ３３のソースおよびゲートは、それぞれデータ信号線２５および走査信号線２６に接続されている。
　この画素回路２４において、電圧ＶＤＤが印加される電極（全ての画素回路２４が共通接続される上部透明電極）は陽極であり、また、ＴＦＴ３２のソースが接続されるＧＮＤは陰極である。符号３４は、キャパシタを示している。
　次に、図１に示すパネルに設けられた画素部の構造について説明する。図４Ａは、画素部の平面図を示す。また、図４Ｂおよび図４Ｃは、それぞれ図４ＡのＡ－Ａ線およびＢ－Ｂ線による断面図を示している。
　図４Ｂ，４Ｃに示すように、ガラス基板３７上には、平坦化樹脂層４０が存在する。この平坦化樹脂層４０は、前述したように、画素回路２４のＴＦＴ等によって生じた凹凸を平坦化するために設けられている。この平坦化樹脂層４０は、必要に応じて、無機のパッシベーション膜で覆われる。
　平坦化樹脂層４０上には、密着性を良くするための下地層４１を介して反射電極４２が形成され、ここに発光部に開口のある絶縁膜４３が形成される。その後、複数の有機膜４４が蒸着され、その上に透明電極層４５が成膜される。ここでは、透明電極層４５を上部透明電極層と呼ぶ。この上部透明電極層４５としては、ＩＺＯ，ＩＴＯなどの酸化物からなる透明な層の場合もあれば、ハーフミラー状の厚さ数ｎｍ～十数ｎｍの金属膜の場合もある。
　図５Ａは、透明電極層４５についてのみの配線模式図を示す。また、図５Ｂは、図５ＡのＣ－Ｃ線による断面図を示す。透明電極層４５は、全ての画素に共通の電極であるので、図５Ａに符号５３で示すように、ベタ配線構造（面状の配線構造）を有する。この透明電極層４５は、パネル外周部で前述とは別の電源バス５１に接続されて、端子５２に引き出される。そして透明電極層４５は、その全面がバリア層４６で覆われる。
　以上は、図１に示した回路基板１１側の構成である。
　一方、図１のカラーフィルタ基板１２側においては、ガラス基板３８上にブラックマトリクス４７、カラーフィルタ４８、更に必要に応じて、バンク隔壁３９や色変換層４９が形成される。勿論、バンク隔壁３９や色変換層４９を使わない方式もある。更に、必要に応じて、スペーサ５０が設けられることもある。
　上記回路基板１１とカラーフィルタ基板１２は、画素が適正に形成されるように位置決めされた状態で貼り合わされる。ギャップ層５４は、一般的には接着剤などの固体で構成されるが、液体や気体で構成される場合もある。
　ところで、図２Ａおよび図２Ｂに示すような回路基板１１では、プリント基板のような厚膜配線が困難であるため、配線抵抗が無視できない。したがって、特に、有機ＥＬパネルのような電流駆動自発光素子を用いるディスプレイの場合には、液晶などを用いたディスプレイよりも電源線２１を流れる電流が大きくなるため、該電源線２１や電源バス２２での電圧降下（上昇）が大きくなる。
　上記電圧降下（上昇）は、まず単純に、消費電力の増加を招く上、各発光素子にかかる電圧の画面内分布を生じさせ、これは輝度ムラにつながる。
　また、画素回路２４が、図３に示すような構成の場合、特にＧＮＤの電位が上がると、ＴＦＴ３２のゲート制御電圧が変動してしまうため、僅かな電位の面内分布でも、極めて大きな輝度ムラにつながることがある。この場合、正規もしくはそれに近いＧＮＤ電位が与えられる電源端子２３（図２Ａおよび図２Ｂ参照）近傍の僅かな画素だけが極端に明るく光ることとなる。そして、この状態を放置して、パネル全体の平均的輝度を設定すると、画面が焼きついてしまうことさえある。
　そこで、特許文献１は、このような現象を抑制するための技術を提案している。この特許文献１に記載の技術は、第１の導電体層である電源線にコンタクトホールを介して第２の導電層を電気的に接続し、これによって、第１の導電体層と第２の導電体層を併合した断面積の大きな、つまり、電気抵抗の低い電源線路を形成するものである。
特許第３７７０３６８号公報
　しかし、上記特許文献１に記載の技術は、上記コンタクトホールおよび第２の導電層を付加する必要があるため、製造コストの上昇および形状の大型化を招く。
　従って、本発明の課題は、配線材料の変更や、コストアップを伴うことなく輝度ムラや配線抵抗による消費電力増加を抑制することができる面発光表示装置を提供することにある。
　本発明は、並列する複数の電源線と、該複数の電源線が接続される電源バスと、前記電源線に接続される内部線路を有した複数の画素回路と、該複数の画素回路それぞれが備えるトランジスタによって駆動される複数の発光素子と、を形成した回路基板を有する面発光表示装置の改良に係るものである。前記課題を解決するため、前記画素回路の内部線路は、接続される前記電源線に対してバイパス路を構成するように、かつ、該画素回路の前記トランジスタを形成する配線の一部を構成するように形成されている。
　本発明の実施形態では、前記回路基板上の回路要素によって形成される凹凸を平坦化するための平坦化層と、前記画素回路と前記発光素子との間を結ぶために前記平坦化層に形成されたコンタクトホール領域と、が備えられ、前記画素回路の内部線路の一部が前記コンタクトホール領域の下方に位置される。
　前記発光素子としては、例えば、有機ＥＬ素子が使用される。また、　前記トランジスタとしては、例えば、薄膜トランジスタが使用される。
　実施形態では、前記画素回路の内部線路は、前記電源線に接続される一端部と、櫛歯状の分岐部を備えた他端部とを有する第１の線路部と、前記分岐部の少なくとも１つを前記一端部が接続される前記電源線に接続する第２の線路部と、を備える。そして、前記第１の線路部は、前記トランジスタのソースを形成する配線として形成される。
　前記画素回路は、前記第１の線路部の前記分岐部と噛み合う櫛歯状の分岐部を有する第３の線路部をさらに備えることができる。この第３の線路部は、前記トランジスタのドレンを形成する配線として形成される。
　また、本発明は、前記の課題を解決するため、上記の構成を有した面発光表示装置に更に別の構成を付加した面発光表示装置を提供する。この面発光表示装置における前記電源バスは、前記複数の電源線それぞれとの接続部位の電位を調整するために、電源端子から前記接続部位の方向に延びるスリットによってその一部が分割された構成を有する。
　本発明の実施形態では、前記スリットが複数設けられ、該スリットの数、長さおよび配列間隔の調整によって前記接続部位の電位が調整される。
　本発明においても、前記発光素子として、例えば有機ＥＬ素子が使用され、また、前記トランジスタとして、例えば薄膜トランジスタが使用される。
　本発明によれば、画素回路の内部線路が、接続される電源線に対してバイパス路を構成するので、該電源線の電気抵抗が減少され、これによって、輝度ムラの抑制と消費電力の低減を図ることができる。しかも、上記バイパス路が画素回路のトランジスタを形成する配線の一部やコンタクトホール領域を用いて構成されるので、上記トランジスタの構成面積を縮小することなく、上記の効果を得ることが可能である。
　また、本発明によれば、電源端子から各電源線の接続部位の方向に延びるスリットによって電源バスの一部を分割して、各電源線の接続部位の電位を調整する手段がさらに設けられる。これによって、材料や膜厚などのプロセスの変更や額縁の増大などを伴うことなく、極めて高い輝度ムラ抑制作用を得ることが可能であり、高品質の面発光表示装置を安価に実現することができる。
一般的なトップエミッション型の有機ＥＬパネルユニットを示す全体図である。 従来のＴＦＴ基板の陰極配線の全体構成を示す模式図である。 従来のＴＦＴ基板の陰極配線の模式図である。 一般的なＴＦＴ基板の画素回路の例を示す回路図である。 トップエミッション型の有機ＥＬパネルの画素部を示す平面図である。 図４ＡのＡ－Ａ線による断面図である。 図４ＡのＢ－Ｂ線による断面図である。 全画素に共通するベタ配線構造の上部共通電極を示す平面図である。 図５ＡのＣ－Ｃ線による断面図である。 本発明の実施形態に係る面発光表示装置における回路基板の全体構成を示す模式図である。 画素回路の配線構造の一例を示す模式図である。 図７ＡのＤ－Ｄ線による断面図である。 図７ＡのＥ－Ｅ線による断面図である。 電源バス（陰極側）の全体図である。 スリット部の拡大図である。
符号の説明
　２５　データ信号線（ソース信号線）
　２６　走査信号線（ゲート信号線）
　２７　コンタクトホール
　５５　ゲート配線パターン
　５６　ソース配線パターン
　５７　ドレン配線パターン
　５９　バイパス形成用配線パターン
　２１０　電源線
　２２０　電源バス
　２３０　電源端子
　２４０　画素回路
　７１，７２　スリット
　以下、図面を参照しながら本発明の実施形態について説明する。
　図６は、本実施形態に係る面発光表示装置における回路基板１１０の模式図である。この図６では、図２Ａに示した回路基板１１の要素と同一の要素に共通する符号を付してある。
　本実施形態に係る面発光表示装置は、回路基板１１０の構成を除き、図１～図５Ｂに示した面発光表示装置と同様の構成を有する。したがって、以下においては、主として回路基板１１０の構成について説明する。
　回路基板１１０には、電源線２１０、電源バス２２０および画素回路２４０が設けられている。これらは、図２Ａに示す電源線２１、電源バス２２および画素回路２４にそれぞれ対応するものである。なお、画素回路２４０は、図２Ａに示す画素回路２４と同様に、図３に例示したような構成を有する。
　図７Ａは、画素回路２４０の配線構造の一例を模式的に示す。この配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層６１（図７Ｃ参照）およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１０がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
　ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３に示すＴＦＴ（Thin Film Transistor）３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
　ソース配線パターン５６は、図３に示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１０のＰａ点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１０に平行する分岐部５６ａ、５６ｂを形成している。
　一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部がバイパス形成用配線パターン５９の上方に位置し、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１０との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
　なお、ソース配線パターン５６の分岐数およびドレン配線パターン５７の分岐数は、３以上であってもよい。
　図７Ｂおよび図７Ｃは、それぞれ図７ＡのD－Ｄ断面図およびＥ－Ｅ断面図を示している。
　図７Ｂに示すように、第１層のメタル配線パターンである上記バイパス形成用配線パターン５９は、一端部がコンタクトホール６０ａを介してソース配線パターン５６（分岐部５６ａの先端部）に電気的に接続され、また、他端部がコンタクトホール６０ｂを介して電源線２１０（図７ＡのＰｂ点）に電気的に接続されている。
　したがって、ソース配線パターン５６およびバイパス形成用配線パターン５９は、電源線２１０から出て再び電源線２１０に戻る一連のバイパス線路６６を構成している。
　一方、ドレン配線パターン５７の基端部は、絶縁層６１およびＳｉ層２９を介してバイパス形成用配線パターン５９上に配置されている。このドレン配線パターン５７の基端部上には、該ドレン配線パターン５７と図示していないＥＬ発光素子とを結ぶコンタクトホール２７の領域が形成されている。この結果、バイパス形成用配線パターン５９は、上記コンタクトホール２７の領域の下方に位置されていることになる。
　上記のようにバイパス形成用配線パターン５９をコンタクトホール２７の領域の下方に位置させることは、以下のような利点をもたらす。
　すなわち、コンタクトホール２７の下では、応力や凹凸の懸念から、トランジスタ等の素子パターンを配置することがあまり行われない。したがって、コンタクトホール２７の領域の下方にバイパス形成用配線パターン５９を設ければ、このバイパス形成用配線パターン５９を形成することによる画素内の有効面積の減少を回避することができる。
　なお、図７Ｂ、図７Ｃにおいて、符号３７はガラス基板を、符号４０は平坦化樹脂層を、符号６２はパッシべーション層を、符号４１は反射電極層または下地層をそれぞれ示している。
　本発明に係る面発光表示装置よれば、ソース配線パターン５６およびバイパス形成用配線パターン５９によって構成される上記のバイパス線路６６が各画素回路２４０において形成される。このバイパス線路６６は、電源線２１０に並列接続されている。したがって、図６に示す各電源線２１０においては、上記バイパス線路６６が並列接続された部位の電気抵抗が低下されることになる。
　上記電気抵抗の低下は、各電源線２１０における電圧降下（上昇）を抑制するので、消費電力の低減をもたらす。また、上記電気抵抗の低下は、該各電源線２１０に接続された各画素回路２４０の発光素子に印加される電圧を一様化するので、いわゆる輝度ムラの低減をもたらす。
　上記バイパス線路６６は、前記したように、ＴＦＴ３２のソースを形成する配線として設けられたソース配線パターン５６を利用して構成されるので、画素回路２４０におけるトランジスタの形成面積を縮小することなく容易に実現することができる。つまり、上記バイパス線路６６は、画素回路２４０内に特別な配置スペースを確保することなく実現することができる。
　なお、図７Ａに示すように、本実施形態ではゲート配線パターン５５の端部を電源線２１０の下方に位置させているが、この端部を電源線２１０の下方に位置させないようにしてもよい。
　次に、図６に示す電源バス２２０について説明する。この電源バス２２０は、各電源線２１０の一端が共通接続された上線路部２２１、該各電源線２１０の他端が共通接続された下線路部２２２にそれぞれスリット７１を形成してある。
　スリット７１は、線路部２２１（２２２）の両端から該線路部２２１（２２２）の長手方向に沿って複数本設けられている。これらのスリット７１は、線路部２２１（２２２）の内側（画素領域側）に位置するものほど長さが短くなるように、かつ、それらによって分割された各部分のうち、線路部２２１（２２２）の内側に位置するものほど幅が狭くなるように形成されている。
　この構成によれば、各電源線２１０の内、電源端子２３０からの距離が近いものほど該電源端子２３０からの電気抵抗が高くなるので、いわゆる輝度ムラが低減される。
　すなわち、上記スリット７１を設けない場合には、各電源線２１０の内、電源端子２３０からの距離が短い電源線２１０ほど該電源端子２３０からの電気抵抗が低くなるので、電源端子２３０に近い電源線２１０を介して給電される発光素子の輝度が、電源端子２３０から離れた電源線２１０を介して給電される発光素子の輝度よりも高くなるという輝度ムラが発生する。
　これに対して、上記スリット７１を設けた場合には、このスリット７１によって電源端子２３０と各電源線２１０間の電気抵抗が平均化されるので、上記のような輝度ムラが効果的に抑制される。
　なお、電源端子２３０が一個のみ設けられている場合には、線路部２２１（２２２）の一端部（電源端子２３０に近い側の端部）から他端部に向って延びるスリット群を設ければよい。この場合、スリットの数、間隔および長さは、電源端子２３０と各電源線２１０間の電気抵抗が平均化されるように適宜設定される。
　次に、電源バス２２０の更なる低抵抗化を考える。データ信号線２５や走査信号線２６は、絶縁を保ちつつ電源バス２２０と交差するが、必ずしも全面で交差する訳ではない。そこで、図６においてハッチングおよび符号２２０ａを付して示したように、走査信号線２６が交差しない部分に導電層を積層することによって、電源バス２２０の電気抵抗を低減することができる。
　なお、バス２２０の右側線路は走査信号線２６が交差しないが、左側線路との電気抵抗の対称性を図るため、左側線路と同様の形態で導電体を積層してある。
　［実施例］
　図６、図７Ａ、図７Ｂおよび図７Ｃに示す構成に基づく実施例について説明する。パネルの画素寸法は６０μm×１８０μｍ×ＲＧＢ、画素数は横２４０ＲＧＢ×縦３２０のＱＶＧＡ、画面サイズは約３ｉｎｃｈ、電源バスの許容幅はおおよそ２ｍｍ、電源端子の引き出しは２箇所である。
　画面内では、縦３２０個の各画素を直線的に結ぶ約８μm幅の電源線２１０が、２４０×３本配置され、それらの両端を電源バス２２０に接続した。そして、各画素内では、３～５μｍ程度の幅の配線で、トランジスタなどの回路パターンを形成した。また、各画素の制御は、画面外に置かれた制御ＩＣ（データ制御回路１７およびゲート制御回路１８を含む集積回路）と信号線２５，２６を接続することによって行った。
　陰極側電源線パターンを設計する上では、主要トランジスタ（図３のＴＦＴ３２）のソース配線パターン５６が陰極と同電位であることに着目し、このソース配線パターン５６と電源線２１０とを画素の長手方向２点で接続することによって、バイパス構造を持つ線路パターンを形成した。その際、画素内スペースを有効に活用するため、図７Ａ、図７Ｂに示すように、通常回路パターンが置かれない平坦化樹脂層４０のコンタクトホール２７の下をバイパス形成用配線パターン５９がくぐるような構造とした。勿論、配線が交差するところは、絶縁膜を挟むように設計した。
　ソース配線パターン５６および電源線２１０は、それぞれコンタクトホール６０ａおよび６０ｂを介してバイパス形成用配線パターン５９に接続し、これによって、画素内バイパス線６６を形成した。
　画素内バイパス線６６は、電源線２１０に並列接続される。この場合、電源線２１０単体の抵抗に比して、配線抵抗を３割程度削減することができた。
　電源バス２２０に関しては、図８Ａに示すように、図８Ｂ（図８ＡのＸ部の拡大図）に示すスリット７１、７２による６分割構造部を４箇所もつパターンを採用した。図８Ａのパネルは、基本的には左右対称であるので、半分の画素数に対応する１２０×ＲＧＢ=３６０の１／６である６０本の電源線２１０を１ブロックとして考え、スリット７１、７２で分割された部分の幅を電源端子２３０から個々のブロックに至る距離の比に対応するように設定した。
　なお、スリット７１、７２の幅は、電源バス全体の幅約２ｍｍに比べて極めて小さい（約１０μｍ）。また、スリット７１は電源バス２２０内で外周が閉じた形状を有し、スリット７２は電源バス２２０内で外周が閉じていない形状を有する。
　ＴＦＴ基板（図６に示す回路基板１１０）の製作においては、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス（AN－１００：旭硝子製）上に、ＭｏＣｒ膜４００ｎｍをスパッタ成膜し、フォトリソグラフ法によって、図８Ａに示す電源バスパターンを含む第１層目の所定のメタルパターンを形成した。
　次に、このメタルパターン上に絶縁層６１（図７Ｃ参照）を構成する無機絶縁膜を形成し、この上にＳｉ層２９としてアモルファスＳｉ層を形成した。その後、２層目のＭｏＣｒ膜を３００ｎｍの厚さでスパッタ成膜し、フォトリソグラフ法によってパターンを形成した。２層目のＭｏＣｒ膜は、縦３２０個の各画素を結びつつ電源バス２２０と両端でつながる電源線２１０を形成する。また、この２層目のＭｏＣｒ膜は、第１層メタルで作られた電源バス２２０上をまたぐ信号線２６としても利用した。しかし、信号線として使わないスペースが存在するので、図６で示すように、電源バス２２０が部分的に多層配線部２２０ａをもつ構造とした。上下に積層されたＭｏＣｒ層は、絶縁膜にドライエッチングによって事前に開けた複数のコンタクトホールによってつなげた。
　２層目のＭｏＣｒ膜形成後は、パッシベーション膜（ＳｉＮ ３００ｎｍ）をＣＶＤ装置で成膜し、有機ＥＬ素子接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約２μmの平坦化樹脂層４０をフォトリソグラフ法によって形成し、配線段差を緩和させた。また、ＴＦＴと有機ＥＬ素子との接続部にもテーパ角のゆるいコンタクトホール２７を形成した。フォトプロセス後、ＴＦＴ基板を約２２０℃で約１時間ベークして、平坦化樹脂層４０の水分を除去した。即ち、通常のアモルファスＳｉ－ＴＦＴ基板の製作とプロセス上は何ら変らない。
　次に、有機ＥＬ素子を形成した。まず、ＴＦＴ基板上に厚さ３００ｎｍのＳｉＯ２パッシベーション膜をスパッタ成膜し、ドライエッチングによって、コンタクトホール部や端子部に開口を設けた。次に、密着性を上げるための下地層４１としてのＩＺＯを５０ｎｍスパッタ成膜した。このとき、スパッタ装置としてＲＦ－プレーナマグネトロンを使用し、また、ガスとしてＡｒを使用した。
　このＩＺＯ層は、平坦化樹脂層４０とパッシベーション層６２に設けられたコンタクトホール２７を介してＴＦＴと接続する。次に、このＩＺＯ層上にＡｇ合金を１００ｎｍスパッタ成膜し、これにレジスト剤「ＯＦＲＰ－８００」（商品名、東京応化製）を塗布した後、露光・現像し、ウエットエッチングによって、サブピクセルごとに島状に分離した反射電極４２を形成した。これにＩＺＯを３０ｎｍ成膜し、同様のプロセスでＡｇ合金の反射電極４２をカバーするように島状のパターンを形成した。この際、前述の下地層４１も同時にパターニングされ、個々の電極ｑに分離される。次に、ＩＺＯでカバーされた島状の反射電極４２上に１μｍのノボラック系樹脂膜（「ＪＥＭ－７００Ｒ２」ＪＳＲ製）をスピンコートで塗布し、発光させる部位に窓を開けるようにフォトリソグラフ法によって有機絶縁膜４３を形成した。
　次いで、抵抗加熱蒸着装置内に装着し、反射電極４２上に１．５ｎｍのＬｉを堆積させて、陰極バッファ層を得た。そして、電子輸送層、発光層、正孔輸送層、正孔注入層の順で真空を破らずに成膜した。成膜に際して、真空槽内圧は１×１０－4Ｐａまで減圧した。それぞれの層は０．１ｎｍ／ｓの蒸着速度で堆積され、電子輸送層として膜厚２０ｎｍのトリス（８－ヒドロキシキノリナト）アルミニウム（Ａｌｑ３）、発光層として膜厚３０ｎｍの４，４’－ビス（２，２’－ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、正孔輸送層として膜厚１０ｎｍの４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェニルアミノ］ビフェニル（α－ＮＰＤ）、および正孔注入層として膜厚１００ｎｍの銅フタロシアニン（ＣｕＰｃ）を用いた。そして、更にこの上にＭｇＡｇを５ｎｍ蒸着し、透明電極をスパッタ成膜する際のダメージ緩和層とした。これを対向スパッタ装置に真空を破らずに移動させ、透明電極４５としてのＩＺＯを２００ｎｍ成膜した。これらの蒸着やスパッタ成膜の際は、表示部に対応する位置に四角窓が空いたエリア開口形のメタルマスクを適用した。さらに真空を破らずに基板をＣＶＤ装置に移動させ、バリア層４６としてのＳｉＮを２μｍの厚さで全面成膜した。
　一方、カラーフィルタ基板側は、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス（イーグル２０００:コーニング社製）に、厚さ１μｍのブラックマトリクス４７（ＣＫ－７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法で形成した。次に、カラーフィルタ４８は、赤色（ＣＲ－７００１：富士フィルムＡＲＣＨ製）、緑色（ＣＧ－７００１：富士フィルムＡＲＣＨ製）、青色（ＣＢ－７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法でそれぞれ形成した。どれも厚さ約１．５μｍの短冊形状である。次に、感光性樹脂（CR－６００：日立化成工業製）を用いて、フォトリソグラフ法により、ブラックマトリクス上で、カラーフィルタの短冊と同方向に短冊形隔壁３９が伸びるバンク構造体を形成した。バンク隔壁の幅は約１４μｍ、高さは約５μｍである。この上に同感光性樹脂を再度塗布し、フォトリソグラフ法によってスペーサ50を形成した。スペーサ50の直径は、約15μm、高さは約2μmで、ブラックマトリクスで隠れる位置である。
　次に、このカラーフィルタ基板を加熱乾燥させた後、酸素５０ｐｐｍ、窒素５０ｐｐｍ以下の環境にセットされたマルチノズル式インクジェット装置（着弾精度約±５μｍ）にセットし、ブラックマトリクスで作られたマーカーでアライメントを行った後、溶媒に溶かした赤及び緑の色変換材料をそれぞれの色に対応する画素のバンク中央部を狙って飛ばしながら走査し、画面全体に塗布した後、窒素雰囲気を破ることなく温度１００℃で乾燥させた。（色変換材料については割愛）
　次に、有機EL基板及びカラーフィルタ基板を酸素５ｐｐｍ、水分５ｐｐｍ以下の環境に保たれた貼り合せ装置に移動させた。そして、カラーフィルタ基板のプロセス面を上に向けてセットし、複数画面のそれぞれの外周にディスペンサを用いてエポキシ系紫外線硬化接着剤（XNR－５５１６：ナガセケムテックス社製）を切れ目無く塗布して、いわゆる土手を形成した後、各画面中央付近に、より低粘度な熱硬化型エポキシ接着剤を滴下した。滴下装置としては、吐出精度５％以内の回転式メカニカル計量バルブを使用した。
　そして、有機ＥＬ素子が形成されたＴＦＴ基板のプロセス面を下に向けた状態でセットし、カラーフィルタ基板とプロセス面同士を対向させた状態で、約１０Ｐａ程度まで減圧してから約３０μｍ程度まで両基板を平行に接近させ、外周シール材全周が有機ＥＬ基板に接触した状態で、アライメント機構で両基板の画素位置を合わせ込んだ後、大気圧に戻しつつ僅かに荷重を付加した。
　滴下した熱硬化型エポキシ接着剤は、パネル周辺部にまで広がり、カラーフィルタ基板のスペーサ先端が有機ＥＬ素子付きＴＦＴ基板に接触したところで止まった。これに、カラーフィルタ基板側から外周シール部にだけ紫外線をマスク照射して仮硬化させ、一般環境に取り出した。
　その後、自動ガラススクライバーとブレイク装置を使って個々のパネル（この段階でＩＣ（制御用集積回路）は無い）に分割した。これを加熱炉に入れて８０℃で1時間加熱し、炉内で３０分間自然冷却して取り出した。これをドライエッチング装置に入れ、端子部１５やＩＣ接続用パッドを覆う厚さ２μｍのバリア層を除去した。最後に、制御用ＩＣをＣＯＧ接続して、図１のようなパネルユニットを製作した。
　従来のパネルにおいては、全面点灯時の輝度ムラが、画面全体で約４０％（流す電流値による）であったが、本発明のバイパス構造によって抵抗を約３割程度削減した電源線２１０を用いると、同条件の輝度ムラを約３０％に低減することができた。更に、これにスリット７１、７２を配置した電源バス２２０を併用した場合、同条件の輝度ムラが約10～２０％程度に低減でき、ほとんど分からなくなった。また、ＧＮＤ電位上昇を抑えた分、配線で消費される電力も低減できた。
　なお、更に輝度ムラを低減するためには、電源線２１０に沿った１次元的な輝度分布をフラットに補正する係数をシミュレーション等で得ておき、この係数を画像コントロール回路にセットして、上記１次元的な輝度分布をソフト的に補正すればよい。
　配線材料の変更や、コストアップを伴うことなく輝度ムラや配線抵抗による消費電力増加を抑制することができるので、有機ELパネルや液晶パネルなどの薄型ディスプレイに有効に適用することができる。

Claims (10)

  1. 　並列する複数の電源線と、該複数の電源線が接続される電源バスと、前記電源線に接続される内部線路を有した複数の画素回路と、該複数の画素回路それぞれが備えるトランジスタによって駆動される複数の発光素子と、を形成した回路基板を有する面発光表示装置であって、
    　前記画素回路の内部線路は、接続される前記電源線に対してバイパス路を構成するように、かつ、該画素回路の前記トランジスタを形成する配線の一部を構成するように形成されていることを特徴とする面発光表示装置。
  2. 　前記回路基板上の回路要素によって形成される凹凸を平坦化するための平坦化層と、
    　前記画素回路と前記発光素子との間を結ぶために前記平坦化層に形成されたコンタクトホール領域と、を備え、
    　前記画素回路の内部線路の一部を前記コンタクトホール領域の下方に位置させたことを特徴とする請求項1に記載の面発光表示装置。
  3. 　前記発光素子が有機ＥＬ素子であることを特徴とする請求項１に記載の面発光表示装置。
  4. 　前記トランジスタが薄膜トランジスタであることを特徴とする請求項１に記載の面発光表示装置。
  5. 　前記画素回路の内部線路は、
    　前記電源線に接続される一端部と、櫛歯状の分岐部を備えた他端部とを有する第１の線路部と、
    　前記分岐部の少なくとも１つを前記一端部が接続される前記電源線に接続する第２の線路部と、を備え、
    　前記第１の線路部が前記トランジスタのソースを形成する配線として形成されていることを特徴とする請求項１に記載の面発光表示装置。
  6. 　前記画素回路は、前記第１の線路部の前記分岐部と噛み合う櫛歯状の分岐部を有する第３の線路部をさらに備え、この第３の線路部が前記トランジスタのドレンを形成する配線として形成されていることを特徴とする請求項５に記載の面発光表示装置。
  7. 　並列する複数の電源線と、該複数の電源線が接続される電源バスと、前記電源線に接続される内部線路を有した複数の画素回路と、該複数の画素回路それぞれが備えるトランジスタによって駆動される複数の発光素子と、を形成した回路基板を有する面発光表示装置であって、
    　前記画素回路の内部線路は、接続される前記電源線に対してバイパス路を構成するように、かつ、該画素回路の前記トランジスタを形成する配線の一部を構成するように形成され、
    　前記電源バスは、前記複数の電源線それぞれとの接続部位の電位を調整するために、電源端子から前記接続部位の方向に延びるスリットによってその一部が分割されていることを特徴とする面発光表示装置。
  8. 　前記スリットが複数設けられ、該スリットの数、長さおよび配列間隔の調整によって前記接続部位の電位を調整するようにしたことを特徴とする請求項７に記載の面発光表示装置。
  9. 　前記発光素子が有機ＥＬ素子であることを特徴とする請求項７に記載の面発光表示装置。
  10. 　前記トランジスタが薄膜トランジスタであることを特徴とする請求項７に記載の面発光表示装置。
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