WO2009147726A1 - 情報処理装置、情報処理装置の制御方法および半導体装置 - Google Patents

情報処理装置、情報処理装置の制御方法および半導体装置 Download PDF

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timing information
unit
correction
chip
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享 岡本
誠司 薩田
誠 畑井田
貴行 木下
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富士通株式会社
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/14—Time supervision arrangements, e.g. real time clock

Definitions

  • the present invention relates to an information processing apparatus, a control method for the information processing apparatus, and a semiconductor device.
  • an error occurring in hardware included in the computer system is detected, and the detected error information and information on the time when the error occurred are stored in a storage element. Stored in a register. Then, a system management apparatus that performs integrated management of the computer system accesses a register that stores information about the error and analyzes the error.
  • FIG. 9 is a diagram illustrating a configuration example of a system according to the related art.
  • the system shown in FIG. 9 is equipped with a system board with a CPU (Central Processing Unit), a crossbar board with a crossbar chip with a timer, and an LSI (Large Scale Integration) that controls the I / O device.
  • a system management board MMB: Management Board
  • SVP service processor
  • the system management board is connected to the board on which the chip to be accessed is mounted. Then, the system management board starts communication by specifying the Salve Address of the connected chip to be accessed. Thereafter, the system management board refers to the error information and the timer value (time information) stored in the register of the accessed chip, and analyzes the error occurrence history and the like.
  • Patent Document 1 In order to synchronize timers (time information) in the large-scale system described above, various techniques such as Patent Document 1 and Patent Document 2 are disclosed.
  • the above-described conventional technique has a problem that it takes time until the synchronization processing of the timer (time information) is completed.
  • the information processing apparatus the control method for the information processing apparatus, and the semiconductor device solve the above-described problems of the prior art, and shorten the time until the synchronization processing of the timer (time information) is completed. With the goal.
  • an information processing apparatus disclosed in the present application includes a first and second semiconductor devices connected to each other, and a system connected to the first and second semiconductor devices.
  • the first semiconductor device holds the first timekeeping information by holding the first timekeeping information, and the first timepiece held by the first timekeeping unit.
  • a first holding unit that holds a first flag indicating that the timekeeping information has been corrected, and held in the first timekeeping unit when the system controller updates the first flag.
  • a first initialization control unit that initializes the first timekeeping information, and the first initialization control unit initializes the first timekeeping information held in the first timekeeping unit
  • An initialization command transmission unit that transmits an initialization command to the second semiconductor device, and after the initialization command transmission unit transmits an initialization command to the second semiconductor device
  • the correction timing information request receiving unit that receives the correction timing information request from the second semiconductor device and the correction timing information request reception unit receive the correction timing information request from the second semiconductor device
  • the first timing information request is received.
  • a correction timing information transmission unit that transmits correction timing information to the second semiconductor device is included, and the second semiconductor device holds the second timing information.
  • the initialization command transmitted by the initialization command transmitter An initialization command receiving unit that receives the second timing information stored in the second timing unit when the initialization command receiving unit receives the initialization command.
  • the second initialization control unit and the second initialization control unit initialize the second timekeeping information held in the second timekeeping unit
  • the second initialization control unit In response to the instruction, a corrected timing information request transmitting unit that transmits a corrected timing information request to the first semiconductor device, and a corrected timing information receiving unit that receives the corrected timing information transmitted by the corrected timing information transmitting unit.
  • the correction timing information received by the correction timing information receiving unit is added to the second timing information and held in the second timing unit, and the correction control unit updates the second flag. Is a requirement.
  • FIG. 1 is a diagram illustrating an overview and features of the information processing apparatus according to the first embodiment.
  • FIG. 2 is a block diagram illustrating the configuration of the semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the information processing apparatus according to the first embodiment.
  • FIG. 4 is a diagram illustrating an example of information held in the register according to the first embodiment.
  • FIG. 5 is a sequence diagram illustrating the timer correction processing procedure according to the first embodiment.
  • FIG. 6 is a diagram for explaining a time chart of the timer correction process according to the first embodiment.
  • FIG. 7 is an image diagram in which timers of a plurality of chips are sequentially corrected.
  • FIG. 8 is a flowchart illustrating the error processing procedure performed by the error processing unit according to the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of a system according to the related art.
  • FIG. 1 is a diagram illustrating an overview and features of the information processing apparatus according to the first embodiment.
  • An information processing apparatus disclosed in the present application includes a system board on which a CPU is mounted, a crossbar board on which a crossbar chip having a timer is mounted, an I / O board on which an LSI for controlling an I / O device is mounted, And a system management board on which firmware for managing the information processing apparatus is mounted.
  • the system management board accesses each chip via the I2C bus, refers to the error information and timer value (time information) stored in the register of the accessed chip, and analyzes the background of error occurrence, etc. To do.
  • a plurality of chips connected to the system management board will be described using three chips, chip 1, chip 2 and chip 3, but the number of chips is not limited to three.
  • the information processing apparatus is generally characterized by having first and second semiconductor devices connected to each other and a system control device connected to the first and second semiconductor devices,
  • the main feature is that it is possible to shorten the time until the synchronization processing of the timer (time information) is completed.
  • the first semiconductor device in the information processing device is connected to the system control device, and holds the first timekeeping information so as to keep time, and the first timekeeping unit.
  • the first timekeeping information held by the unit has a first holding unit for holding a first flag indicating that the first timekeeping information has been corrected.
  • the second semiconductor device in the information processing apparatus is connected to the system control device, and holds the second timing information by holding the second timing information, and the second timing unit holds the second timing information.
  • the second timekeeping information includes a second holding unit that holds a second flag indicating that the second timekeeping information has been corrected.
  • the chip 2 in the information processing apparatus is connected to the system management board and holds a timer, thereby holding a timer for measuring time and a correction completion flag indicating that the timing information held by the timer is corrected Register.
  • the first control unit in the first semiconductor device initializes the first timekeeping information held in the first timekeeping unit when the system control device updates the first flag. Turn into.
  • the timer correction control unit in the chip 1 counts the time held in the timer of the chip 1 when the correction completion flag held in the register of the chip 1 is updated to “1” by the system management board. The information is initialized to “0”.
  • the first transmission unit in the first semiconductor device receives the first control unit from the first control unit when the first control unit initializes the first timekeeping information held in the first timekeeping unit. In response to the instruction, an initialization command is transmitted to the second semiconductor device.
  • the packet transmission unit in the chip 1 receives from the timer correction control unit when the timekeeping information held in the timer of the chip 1 is initialized to “0” by the timer correction control unit. In response to the instruction, an instruction to initialize the timer of the chip 2 is transmitted to the chip 2.
  • the second receiving unit in the second semiconductor device receives the initialization command transmitted by the first transmitting unit.
  • the second control unit in the second semiconductor device initializes the second timing information held in the second timing unit when the second receiving unit receives the initialization command.
  • the second transmission unit in the second semiconductor device receives the second control unit from the second control unit when the second control unit initializes the second timekeeping information held in the second timekeeping unit.
  • a correction timing information request is transmitted to the first semiconductor device.
  • the packet receiving unit in the chip 2 receives a command for initializing the timer transmitted by the chip 1. Then, the timer correction control unit in the chip 2 initializes the timekeeping information held in the timer of the chip 2 to “0” when a command for initializing the timer is received by the packet reception unit. Subsequently, the packet transmission unit in the chip 2 receives an instruction from the timer correction control unit in response to an instruction from the timer correction control unit when the timekeeping information held in the timer by the timer correction control unit in the chip 2 is initialized to “0”. On the other hand, a correction timing information request is transmitted.
  • the first receiving unit in the first semiconductor device receives a request for correction timing information from the second semiconductor device after the first transmitting unit transmits an initialization command to the second semiconductor device.
  • the first transmission unit in the first semiconductor device receives the second timing information request from the second semiconductor device in response to an instruction from the first control unit when the first reception unit receives the correction timing information request from the second semiconductor device. Correction time information is transmitted to the semiconductor device.
  • the packet receiving unit in the chip 1 sends a correction timing information request from the chip 2 after an instruction to initialize the timer is transmitted to the chip 2 by the packet transmitting unit of the chip 1. Receive. Then, when the packet transmission unit in chip 1 receives the correction timing information request from chip 2 by the packet reception unit in chip 1, the packet transmission unit performs correction on chip 2 according to the instruction from the timer correction control unit in chip 1. The time information “15” is transmitted.
  • the second receiving unit in the second semiconductor device receives the corrected timing information transmitted by the first transmitting unit.
  • the second control unit in the second semiconductor device adds the corrected timing information received by the second reception unit and the second timing information, and holds the result in the second timing unit. Update the flags.
  • the packet receiving unit in chip 2 receives the corrected timing information “15” transmitted by the packet transmitting unit in chip 1. Then, the timer correction control unit in the chip 2 causes the timer of the chip 2 to hold “45” obtained by adding the correction timing information “15” received by the packet receiving unit and the timer value “30” of the chip 2. At the same time, the correction completion flag held in the register of the chip 2 is updated to “1”.
  • the chip 2 transmits a command for initializing the timer to the chip 3, and the chip 3 performs the timer correction process in the same manner as the chip 2 described above.
  • each chip after transmitting a timer initialization command to an adjacent chip, each chip transmits corrected timing information to the adjacent chip when receiving a corrected timing information request from the adjacent chip. Each chip then corrects the timer by adding the corrected timing information received from the adjacent chip and the timer value, and updates the correction completion flag.
  • the timers included in all the chips mounted on the information processing apparatus are synchronized by repeatedly performing the above correction process over the chips.
  • each chip updates the error log flag to “1” and stores the generated error information and timer value in a register. Then, the system management board accesses the register of the chip whose error log flag is updated to “1”, refers to the stored error information and the timer value, and analyzes the background of the occurrence of the error.
  • the information processing apparatus can perform the timer correction processing repeatedly over the chip by a plurality of chips mounted on the information processing apparatus, and can synchronize all the timers. It is possible to shorten the time until the (information) synchronization processing is completed.
  • the information processing apparatus synchronizes all the timers by repeatedly performing the correction process of the timer over the chip, so that the correction process of the timer of each chip is the master as in the prior art. Since it is performed on a one-to-one basis, the time until the synchronization processing of the timer (time information) is completed, compared to the transmission time of packets transmitted and received between the master device and each chip. It can be shortened.
  • FIG. 2 is a block diagram illustrating the configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device 10 includes a packet transmission unit 11a to a packet transmission unit 14a, a packet reception unit 11b to a packet reception unit 14b, a register 20, a timer 30, a timer correction control unit 40, an error And a processing unit 50.
  • the semiconductor device 10 is described as the chip 1 and the chip connected to the semiconductor device 10 is described as the chip 2.
  • the packet transmission unit 11a to the packet transmission unit 14a and the packet reception unit 11b to the packet reception unit 14b control communication related to various information transmitted and received with other semiconductor devices connected to the semiconductor device 10.
  • the packet transmission unit 11a of the chip 1 may receive an instruction from the timer correction control unit 40 when the timer information stored in the timer 30 of the chip 1 is initialized to “0” by the timer correction control unit 40.
  • a command for initializing the timer of the chip 2 is transmitted to the chip 2.
  • the packet receiving unit of chip 2 receives the instruction for initializing the timer transmitted by the packet transmitting unit 11a.
  • the packet transmission unit of the chip 2 sends the chip 1 to the chip 1 according to an instruction from the timer correction control unit.
  • a correction timing information request is transmitted.
  • the packet reception unit 11b of the chip 1 receives the correction timing information request from the chip 2 after the packet transmission unit 11a transmits a command to initialize the timer to the chip 2.
  • the packet transmission unit 11a of the chip 1 receives the correction timing information request from the chip 2 by the packet reception unit 11b, the correction timing information “ 15 ”is transmitted. Subsequently, the packet receiving unit of the chip 2 receives the corrected timing information “15” transmitted by the packet transmitting unit 11a.
  • the chip ID of its own device held in the register of each chip is transmitted. Then, the chip that has received the chip ID transmits (replies) the packet based on the received chip ID.
  • the register 20 holds data necessary for various processes by the timer correction control unit 40 and the error processing unit 50 and various processing results by the timer correction control unit 40 and the error processing unit 50.
  • the timer 30 measures time by holding time information of the semiconductor device 10.
  • the register 20 has “own chip ID: 001” indicating the chip ID of the semiconductor device 10 and “Port 3 ID: indicating adjacent chip information indicating information of the semiconductor device adjacent to the semiconductor device 10. “002”, “correction completion flag: 0” indicating whether or not the correction of the timer 30 has been completed in a plurality of semiconductor devices, and “error log flag: 0” indicating whether or not an error has occurred in the error information. "Error information: xA001” indicating the content of the error that occurred in the error information, and "Timer value: 70” indicating the value of the timer when the error occurred in the error information.
  • FIG. 4 is a diagram illustrating an example of information held in the register 20 according to the first embodiment.
  • the timer correction control unit of the chip 2 receives the initialization command transmitted by the chip 1, the timer correction control unit initializes the timing information held in the timer of the chip 2. For example, when the initialization command is received by the packet receiver of chip 2, the timer correction controller of chip 2 initializes the timekeeping information held in the timer of chip 2 to “0”.
  • the timer correction control unit of the chip 2 adds the correction timing information received by the packet reception unit of the chip 2 and the timing information of the timer of the chip 2 and holds it in the timer, and sets the correction completion flag of the chip 2 Update. For example, the timer correction control unit of the chip 2 adds “45” obtained by adding the correction timing information “15” received by the packet reception unit of the chip 2 and the timing information “30” of the timer of the chip 2 to the chip 2. While holding the timer, the correction completion flag held in the register of the chip 2 is updated to “1”.
  • the error processing unit 50 when an error occurs in the hardware of the semiconductor device 10, causes the register 20 to hold the timer value when the error occurs and the error content of the error that has occurred. For example, when an error occurs in the hardware of the semiconductor device 10 after the timer correction process of the timer 30 of the semiconductor device 10 is completed, the error processing unit 50 sets the timer value “70” when the error occurs. The error content “xA001” of the generated error is held in the register 20.
  • FIG. 5 is a sequence diagram illustrating the timer correction processing procedure according to the first embodiment.
  • the timer correction process for the system management board (MMB) and chips 1 to 3 will be described.
  • the system management board issues an instruction to update the correction completion flag held in the register of the chip 1 to “1” (step S101), and the chip 1 is held in the register of the chip 1
  • the correction completion flag is updated to “1” (step S102).
  • the chip 1 initializes the timing information held in the timer of the chip 1 to “0” (Step S104). Thereafter, the chip 1 initializes the timer of the chip 2 including the chip ID “001” of the chip 1 when the timekeeping information held in the timer of the chip 1 is initialized to “0”. A reset command packet) is transmitted to the chip 2 (step S105). The chip 1 ends the process when the correction completion flag is not updated to “1” (No at Step S103).
  • the chip 2 that has received the reset command packet from the chip 1 counts the time held in the timer of the chip 2 when the correction completion flag stored in the register of the chip 2 is “0” (No in step S106). Information is initialized to “0” (step S107). Subsequently, when the timekeeping information held in the timer of the chip 2 is initialized to “0”, the chip 2 determines that the chip ID “001” of the chip 2 is based on the chip ID “001” received from the chip 1. A correction timing information request packet (correction request packet) including “002” is transmitted to the chip 1 (step S108).
  • the chip 2 receiving the correction value “15” from the chip 1 adds “45” obtained by adding the received correction value “15” and the timer value “30” of the chip 2 to the timer of the chip 2. And the correction completion flag held in the register of the chip 2 is updated to “1” (step S111).
  • the chip 2 determines whether there is an adjacent chip other than the chip 1 that is the packet transmission source based on the chip ID “001” received from the chip 1 (step S112). Then, when there is an adjacent chip 3 (Yes in step S112), the chip 2 sends an instruction packet (reset instruction packet) that initializes the timer of the chip 3 including the chip ID “002” of the chip 2 to the chip 3. It transmits to (step S113). If there is no adjacent chip (No at step S112), the chip 2 ends the process assuming that all the timer correction processes have been completed.
  • an instruction packet reset instruction packet
  • chip 2 that has received the reset command packet from chip 1 confirms that the timer correction has been completed when the correction completion flag stored in the register of chip 2 is “1” (Yes in step S106).
  • the completion packet shown is transmitted to the chip 1 (step S108).
  • the chip 2 that has received the reset command packet from the chip 1 has the chip ID “001” received from the chip 1 when the correction completion flag stored in the register of the chip 2 is “1” (Yes in step S106).
  • step S112 it is determined whether there is an adjacent chip other than the chip 1 that is the packet transmission source.
  • FIG. 6 is a diagram for explaining a time chart of the timer correction process according to the first embodiment.
  • the transmission time of packets transmitted and received between chip 1 and chip 2 is 15 seconds.
  • the transmission time of packets transmitted and received between chip 2 and chip 3 is 10 seconds.
  • the chip 1 when the correction completion flag held in the register of the chip 1 is updated to “1” by the system management board, the chip 1 sets the timekeeping information held in the timer of the chip 1 to “0”. To "”. Then, when the timing information held in the timer of the chip 1 is initialized to “0”, the chip 1 transmits an instruction for initializing the timer of the chip 2 to the chip 2.
  • the chip 2 that has received the instruction to initialize the timer initializes the timing information held in the timer of the chip 2 to “0”. Thereafter, the chip 2 transmits a corrected timing information request to the chip 1 when the timing information held in the timer of the chip 2 is initialized to “0”.
  • the chip 2 that has received the corrected timing information “15” from the chip 1 holds “45” obtained by adding the corrected timing information “15” and the timer value “30” of the chip 2 in the timer of the chip 2.
  • the correction completion flag held in the register of the chip 2 is updated to “1”.
  • FIG. 6 it can be seen that the timer correction processing of the chip 1 and the chip 2 is completed, and the timers of the chip 1 and the chip 2 are synchronized.
  • the timer correction processing described above is sequentially performed by adjacent chips, so that the timers of all the chips are synchronized as shown in FIG.
  • the chip 1 transmits a timer initialization command to the chip 2 and the chip 3 to perform timer correction processing.
  • the chip 2 transmits a timer initialization command to the chip 4 to perform timer correction processing.
  • the chip 4 transmits a timer initialization command to the chip 6 to perform timer correction processing.
  • the chip 3 transmits a timer initialization command to the chip 5 to perform timer correction processing. If a correction completion flag is “1” when a timer initialization command is transmitted / received between chip 5 and chip 6, timer correction processing is performed between chip 5 and chip 6. Will not be implemented.
  • FIG. 7 is an image diagram in which timers of a plurality of chips are sequentially corrected.
  • the error processing unit 50 acquires the timer value “70” held in the timer 30 when an error occurs in the semiconductor device 10 (Yes in step S201).
  • the error processing unit 50 stores the acquired timer value “70” and error information “xA001 (error ID)” of the error that has occurred in the register 20.
  • the chip 2 adds the correction value received from the chip 1 and the timer value of the chip 2 and holds the same in the timer of the chip 2 and updates the correction completion flag of the chip 2 to “1”. Thereafter, the chip 2 transmits a timer initialization command to the chip 3.
  • the plurality of chips mounted on the information processing apparatus sequentially execute the above-described processing through the chips and perform correction processing for all timers. As a result, even when the information processing apparatus has a large-scale system configuration including a plurality of semiconductor devices, it is possible to synchronize all the timers by quickly performing the timer correction process.
  • the information processing device stores an accurate error by storing the timer value at the time of the error and the error content that has occurred in a predetermined register. Since the generation process is known, it is possible to easily analyze the error.
  • each component of each illustrated apparatus is functionally conceptual and does not necessarily need to be physically configured as illustrated. That is, the specific form of distribution / integration of each device is not limited to that shown in the figure.
  • the timer correction control unit 40 includes a “timer correction unit” that corrects the timer value of its own chip and a timer correction of an adjacent chip. All or a part of it is distributed to the “correction value calculation unit” that calculates the value, etc., and functionally or physically distributed and integrated in arbitrary units according to various loads and usage conditions. can do.
  • all or a part of each processing function performed in each device may be realized by a CPU and a program that is analyzed and executed by the CPU, or may be realized as hardware by wired logic.

Abstract

　情報処理装置は、互いに接続された第１及び第２の半導体装置と、当該第１及び第２の半導体装置に接続されたシステム制御装置を有する場合に、タイマが同期化された半導体装置と、当該半導体装置に隣接するタイマが同期化されていない半導体装置との間でタイマ補正処理を順次行うことにより、各半導体装置に搭載された全てのタイマを同期化し、情報処理装置内においてエラーが発生すると、同期化されたタイマの値とエラー情報とを所定のレジスタに格納する。

Description

情報処理装置、情報処理装置の制御方法および半導体装置
　本発明は、情報処理装置、情報処理装置の制御方法および半導体装置に関する。
　従来より、複数のチップを有する大規模なコンピュータシステムにおいては、当該コンピュータシステムに含まれるハードウェアで発生したエラーを検出し、検出されたエラー情報やエラーが発生した時刻の情報などを記憶素子であるレジスタに格納している。そして、コンピュータシステムを統合管理するシステム管理装置は、エラーに関する情報が格納されているレジスタにアクセスしてエラーの解析を行なう。
　ここで、図９を用いて、上記したコンピュータシステムの構成を説明する。図９は、従来技術に係るシステムの構成例を示す図である。図９に示すシステムは、ＣＰＵ（Central　Processing　Unit）が搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、Ｉ／Ｏ装置を制御するＬＳＩ（Large　Scale　Integration）が搭載されたＩ／Ｏボードと、当該システムを管理するファームウェアが搭載されたサービスプロセッサ（SVP：Service　Processor）の一種であるシステムマネジメントボード（MMB：Management　Board）とを有する。そして、システムマネジメントボードは、Ｉ２Ｃ（Inter‐Integrated　Circuit）バスを介して各チップのレジスタにアクセスする。
　例えば、システムマネジメントボードは、アクセス対象となるチップの上位にあるＩ２Ｃ　ＭｕｌｔｉｐｌｅｘｅｒのＳｌａｖｅ　Ａｄｄｒｅｓｓとチャネルとが指定されると、アクセス対象となるチップが搭載されたボードに接続する。そして、システムマネジメントボードは、接続されたアクセス対象となるチップのＳａｌｖｅ　Ａｄｄｒｅｓｓを指定して通信を開始する。その後、システムマネジメントボードは、アクセスしたチップのレジスタに格納されているエラー情報とタイマ値（時刻情報）とを参照し、エラーの発生経緯などを解析する。
　ところが、図９に示したように、ブロードキャスト通信が行えないシステムでは、ハードウェアで発生したエラーの解析が困難であった。具体的には、ブロードキャスト通信が行えないシステム構成においては、チップ間のタイマの同期がとれていないために、エラーが発生した際に参照されるレジスタに格納されたタイマ値からエラーの発生経緯などを解析することができない。
　そこで、上記した大規模システムにおけるタイマ（時刻情報）の同期化を図るために、例えば、特許文献１や特許文献２などの様々な技術が開示されている。
特開平１０－２８１１９号公報 特開平４－１８２８０６号公報
　しかしながら、上記した従来の技術では、タイマ（時刻情報）の同期化処理が完了するまでの時間がかかってしまうという課題があった。
　そこで、本情報処理装置、情報処理装置の制御方法および半導体装置は、上記した従来技術の課題を解決するものであり、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮することを目的とする。
　上述した課題を解決し、目的を達成するため、本願の開示する情報処理装置は、互いに接続された第１及び第２の半導体装置と、前記第１及び第２の半導体装置に接続されたシステム制御装置を有する情報処理装置において、前記第１の半導体装置は、第１の計時情報を保持することにより、計時を行う第１の計時部と、前記第１の計時部が保持する前記第１の計時情報が、補正されたことを表す第１のフラグを保持する第１の保持部と、前記システム制御装置が、前記第１のフラグを更新した場合に、前記第１の計時部に保持された前記第１の計時情報を初期化する第１の初期化制御部と、前記第１の初期化制御部が、前記第１の計時部に保持された前記第１の計時情報を初期化した場合に、前記第１の初期化制御部からの指示により、前記第２の半導体装置に対して、初期化命令を送信する初期化命令送信部と、前記初期化命令送信部が、前記第２の半導体装置に対して、初期化命令を送信した後に、前記第２の半導体装置から補正計時情報要求を受信する補正計時情報要求受信部と、前記補正計時情報要求受信部が、前記第２の半導体装置から補正計時情報要求を受信した場合に、前記第１の初期化制御部からの指示により、前記第２の半導体装置に対して、補正計時情報を送信する補正計時情報送信部を有し、前記第２の半導体装置は、第２の計時情報を保持することにより、計時を行う第２の計時部と、前記第２の計時部が保持する前記第２の計時情報が、補正されたことを表す第２のフラグを保持する第２の保持部と、前記初期化命令送信部が送信した前記初期化命令を受信する初期化命令受信部と、前記初期化命令受信部が、前記初期化命令を受信した場合に、前記第２の計時部に保持された前記第２の計時情報を初期化する第２の初期化制御部と、前記第２の初期化制御部が、前記第２の計時部に保持された前記第２の計時情報を初期化した場合に、前記第２の初期化制御部からの指示により、前記第１の半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、前記補正計時情報送信部が送信した前記補正計時情報を受信する補正計時情報受信部と、前記補正計時情報受信部が受信した補正計時情報を、前記第２の計時情報に加算して前記第２の計時部に保持させるとともに、前記第２のフラグを更新する補正制御部を備えたことを要件とする。
　本願の開示する情報処理装置によれば、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮するという効果を奏する。
図１は、実施例１に係る情報処理装置の概要および特徴を示す図である。 図２は、実施例１に係る半導体装置の構成を示すブロック図である。 図３は、実施例１に係る情報処理装置の構成例を示す図である。 図４は、実施例１に係るレジスタに保持される情報の例を示す図である。 図５は、実施例１に係るタイマ補正処理手順を示すシーケンス図である。 図６は、実施例１に係るタイマ補正処理のタイムチャートを説明するための図である。 図７は、複数のチップが有するタイマが順次補正されるイメージ図である。 図８は、実施例１に係るエラー処理部によるエラー処理手順を示すフローチャートである。 図９は、従来技術に係るシステムの構成例を示す図である。
符号の説明
　１０　半導体装置
　１１ａ～１４ａ　パケット送信部
　１１ｂ～１４ｂ　パケット受信部
　２０　レジスタ
　３０　タイマ
　４０　タイマ補正制御部
　５０　エラー処理部
　以下に添付図面を参照して、本情報処理装置、情報処理装置の制御方法および半導体装置の実施例を詳細に説明する。なお、以下では、実施例１に係る情報処理装置の概要および特徴、情報処理装置の構成および処理の流れを順に説明し、最後に本実施例による効果を説明する。
［情報処理装置の概要および特徴］
　最初に、実施例１に係る情報処理装置の概要および特徴を説明する。図１は、実施例１に係る情報処理装置の概要および特徴を示す図である。
　本願の開示する情報処理装置は、ＣＰＵが搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、Ｉ／Ｏ装置を制御するＬＳＩが搭載されたＩ／Ｏボードと、当該情報処理装置を管理するファームウェアが搭載されたシステムマネジメントボードとを有する。
　そして、システムマネジメントボードは、Ｉ２Ｃバスを介して各チップにアクセスし、アクセスしたチップのレジスタに格納されているエラー情報とタイマ値（時刻情報）とを参照して、エラーの発生経緯などを解析する。なお、以下では、システムマネジメントボードに接続される複数のチップを、チップ１、チップ２およびチップ３の３つのチップを用いて説明するが、チップの数は３つに限られるものではない。
　このような構成において、情報処理装置は、互いに接続された第１及び第２の半導体装置と、当該第１及び第２の半導体装置に接続されたシステム制御装置を有することを概要とし、特に、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮することが可能である点を主たる特徴とする。
　主たる特徴について説明すると、情報処理装置における第１の半導体装置は、システム制御装置に接続され、第１の計時情報を保持することにより、計時を行う第１の計時部と、当該第１の計時部が保持する第１の計時情報が、補正されたことを表す第１のフラグを保持する第１の保持部を有する。
　例えば、情報処理装置におけるチップ１は、システムマネジメントボードに接続され、タイマを保持することにより、時間を計るタイマと、当該タイマが保持する計時情報が、補正されたことを表す補正完了フラグを保持するレジスタとを有する。
　また、情報処理装置における第２の半導体装置は、システム制御装置に接続され、第２の計時情報を保持することにより、計時を行う第２の計時部と、当該第２の計時部が保持する第２の計時情報が、補正されたことを表す第２のフラグを保持する第２の保持部を有する。
　例えば、情報処理装置におけるチップ２は、システムマネジメントボードに接続され、タイマを保持することにより、時間を計るタイマと、当該タイマが保持する計時情報が、補正されたことを表す補正完了フラグを保持するレジスタとを有する。
　このような状態において、第１の半導体装置における第１の制御部は、システム制御装置が、第１のフラグを更新した場合に、第１の計時部に保持された第１の計時情報を初期化する。
　具体的に説明すると、チップ１におけるタイマ補正制御部は、システムマネジメントボードによってチップ１のレジスタに保持された補正完了フラグが「１」に更新された場合に、チップ１のタイマに保持された計時情報を「０」に初期化する。
　そして、第１の半導体装置における第１の送信部は、第１の制御部が、第１の計時部に保持された第１の計時情報を初期化した場合に、第１の制御部からの指示により、第２の半導体装置に対して、初期化命令を送信する。
　上記した例で具体的に説明すると、チップ１におけるパケット送信部は、タイマ補正制御部によってチップ１のタイマに保持された計時情報が「０」に初期化された場合に、タイマ補正制御部からの指示により、チップ２に対して、当該チップ２のタイマを初期化する命令を送信する。
　続いて、第２の半導体装置における第２の受信部は、第１の送信部が送信した初期化命令を受信する。その後、第２の半導体装置における第２の制御部は、第２の受信部が、初期化命令を受信した場合に、第２の計時部に保持された第２の計時情報を初期化する。そして、第２の半導体装置における第２の送信部は、第２の制御部が、第２の計時部に保持された第２の計時情報を初期化した場合に、第２の制御部からの指示により、第１の半導体装置に対して、補正計時情報要求を送信する。
　上記した例で具体的に説明すると、チップ２におけるパケット受信部は、チップ１によって送信されたタイマを初期化する命令を受信する。そして、チップ２におけるタイマ補正制御部は、パケット受信部によってタイマを初期化する命令が受信された場合に、チップ２のタイマに保持された計時情報を「０」に初期化する。続いて、チップ２におけるパケット送信部は、チップ２のタイマ補正制御部によってタイマに保持された計時情報が「０」に初期化された場合に、タイマ補正制御部からの指示により、チップ１に対して、補正計時情報要求を送信する。
　続いて、第１の半導体装置における第１の受信部は、第１の送信部が、第２の半導体装置に対して、初期化命令を送信した後に、第２の半導体装置から補正計時情報要求を受信する。その後、第１の半導体装置における第１の送信部は、第１の受信部が、第２の半導体装置から補正計時情報要求を受信した場合に、第１の制御部からの指示により、第２の半導体装置に対して、補正計時情報を送信する。
　上記した例で具体的に説明すると、チップ１におけるパケット受信部は、チップ１のパケット送信部によってチップ２に対してタイマを初期化する命令が送信された後に、チップ２から補正計時情報要求を受信する。そして、チップ１におけるパケット送信部は、チップ１のパケット受信部によってチップ２から補正計時情報要求が受信された場合に、チップ１のタイマ補正制御部からの指示により、チップ２に対して、補正計時情報「１５」を送信する。
　そして、第２の半導体装置における第２の受信部は、第１の送信部が送信した補正計時情報を受信する。続いて、第２の半導体装置における第２の制御部は、第２の受信部が受信した補正計時情報と、第２の計時情報を加算して第２の計時部に保持させるとともに、第２のフラグを更新する。
　上記した例で具体的に説明すると、チップ２におけるパケット受信部は、チップ１のパケット送信部によって送信された補正計時情報「１５」を受信する。そして、チップ２におけるタイマ補正制御部は、パケット受信部によって受信された補正計時情報「１５」と、チップ２のタイマ値「３０」とを加算した「４５」を、チップ２のタイマに保持させるとともに、チップ２のレジスタに保持された補正完了フラグを「１」に更新する。
　なお、チップ２は、チップ２のタイマ補正が完了すると、チップ３に対してタイマを初期化する命令を送信し、チップ３は、上記したチップ２と同様にタイマ補正処理を実施する。
　つまり、各チップは、隣接するチップに対してタイマ初期化命令を送信した後に、隣接するチップから補正計時情報要求を受信した場合に、隣接するチップに対して補正計時情報を送信する。そして、各チップは、隣接するチップから受信した補正計時情報とタイマ値とを加算してタイマを補正するとともに、補正完了フラグを更新する。言い換えると、情報処理装置に搭載される全てのチップに含まれるタイマは、上記した補正処理がチップ伝いで繰り返し行われることにより同期化される。
　また、各チップは、タイマの補正処理が完了した後に、ハードウェアにおいてエラーが発生すると、エラーログのフラグを「１」に更新するとともに、発生したエラー情報とタイマ値とをレジスタに格納する。そして、システムマネジメントボードは、エラーログのフラグが「１」に更新されたチップのレジスタにアクセスして、格納されたエラー情報とタイマ値とを参照して、エラー発生の経緯などを解析する。
　このように、情報処理装置は、当該情報処理装置に搭載される複数のチップによって、タイマの補正処理がチップ伝いで繰り返し行われて、全てのタイマを同期化することができる結果、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮することが可能である。
　つまり、情報処理装置は、タイマの補正処理がチップ伝いで繰り返し行われることで全てのタイマを同期化するので、従来技術のように、各チップそれぞれのタイマの補正処理がマスタとなる装置と１対１で行われるために、マスタとなる装置と各チップとの間で送受信されるパケットの伝送時間がかかるのと比較して、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮することが可能である。
［半導体装置の構成］
　次に、図２を用いて、実施例１に係る半導体装置の構成を説明する。図２は、実施例１に係る半導体装置の構成を示すブロック図である。図２に示すように、半導体装置１０は、パケット送信部１１ａ～パケット送信部１４ａと、パケット受信部１１ｂ～パケット受信部１４ｂと、レジスタ２０と、タイマ３０と、タイマ補正制御部４０と、エラー処理部５０とを有する。なお、以下では、半導体装置１０をチップ１、半導体装置１０に接続されるチップをチップ２として説明する。
　また、半導体装置１０は、図３に示すように、ＣＰＵが搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、Ｉ／Ｏ装置を制御するＬＳＩが搭載されたＩ／Ｏボードと、システムを管理するファームウェアが搭載されたシステムマネジメントボードとを有する情報処理装置内に配設されている。なお、図３は、実施例１に係る情報処理装置の構成例を示す図である。
　パケット送信部１１ａ～パケット送信部１４ａとパケット受信部１１ｂ～パケット受信部１４ｂとは、半導体装置１０に接続される他の半導体装置との間で送受信される各種情報に関する通信を制御する。
　例えば、チップ１のパケット送信部１１ａは、タイマ補正制御部４０によってチップ１のタイマ３０に保持された計時情報が「０」に初期化された場合に、タイマ補正制御部４０からの指示により、チップ２に対して、当該チップ２のタイマを初期化する命令を送信する。そして、チップ２のパケット受信部は、パケット送信部１１ａによって送信されたタイマを初期化する命令を受信する。
　続いて、チップ２のパケット送信部は、チップ２のタイマ補正制御部によってタイマに保持された計時情報が「０」に初期化された場合に、タイマ補正制御部からの指示により、チップ１に対して、補正計時情報要求を送信する。その後、チップ１のパケット受信部１１ｂは、パケット送信部１１ａによってチップ２に対してタイマを初期化する命令が送信された後に、チップ２から補正計時情報要求を受信する。
　そして、チップ１のパケット送信部１１ａは、パケット受信部１１ｂによってチップ２から補正計時情報要求を受信された場合に、タイマ補正制御部４０からの指示により、チップ２に対して、補正計時情報「１５」を送信する。続いて、チップ２のパケット受信部は、パケット送信部１１ａによって送信された補正計時情報「１５」を受信する。なお、パケット送信部によるパケット送信の際には、各チップのレジスタに保持されている自装置のチップＩＤを送信する。そして、チップＩＤを受信したチップは、当該受信したチップＩＤに基づいてパケットを送信（返信）する。
　レジスタ２０は、タイマ補正制御部４０およびエラー処理部５０による各種処理に必要なデータや、タイマ補正制御部４０およびエラー処理部５０による各種処理結果を保持する。また、タイマ３０は、半導体装置１０の計時情報を保持することにより計時を行う。
　例えば、レジスタ２０は、図４に示すように、半導体装置１０のチップＩＤを示す「自チップＩＤ：００１」と、半導体装置１０に隣接する半導体装置の情報を示す隣接チップ情報を示す「Ｐｏｒｔ３ＩＤ：００２」と、複数の半導体装置においてタイマ３０の補正が完了したか否かを示す「補正完了フラグ：０」と、エラー情報のうちエラーが発生したか否かを示す「エラーログフラグ：０」と、エラー情報のうち発生したエラーの内容を示す「エラー情報：ｘＡ００１」と、エラー情報のうちエラーが発生した際のタイマの値を示す「タイマ値：７０」を保持する。なお、図４は、実施例１に係るレジスタ２０に保持される情報の例を示す図である。
　タイマ補正制御部４０は、システムマネジメントボードが、補正完了フラグを更新した場合に、タイマ３０に保持された半導体装置１０の計時情報を初期化する。例えば、タイマ補正制御部４０は、システムマネジメントボードによって半導体装置１０のレジスタ２０に保持された補正完了フラグが「１」に更新された場合に、当該半導体装置１０のタイマ３０に保持された計時情報を「０」に初期化する。
　また、チップ２のタイマ補正制御部は、チップ１によって送信された初期化命令を受信した場合に、チップ２のタイマに保持された計時情報を初期化する。例えば、チップ２のタイマ補正制御部は、チップ２のパケット受信部によって初期化命令が受信された場合に、当該チップ２のタイマに保持された計時情報を「０」に初期化する。
　また、チップ２のタイマ補正制御部は、チップ２のパケット受信部が受信した補正計時情報と、チップ２のタイマの計時情報とを加算してタイマに保持させるとともに、チップ２の補正完了フラグを更新する。例えば、チップ２のタイマ補正制御部は、チップ２のパケット受信部が受信した補正計時情報「１５」と、チップ２のタイマの計時情報「３０」とを加算した「４５」を、チップ２のタイマに保持させるとともに、チップ２のレジスタに保持された補正完了フラグを「１」に更新する。
　エラー処理部５０は、半導体装置１０のハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値と、発生したエラーのエラー内容とをレジスタ２０に保持させる。例えば、エラー処理部５０は、半導体装置１０のタイマ３０のタイマ補正処理が完了した後に、当該半導体装置１０のハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値「７０」と、発生したエラーのエラー内容「ｘＡ００１」とをレジスタ２０に保持させる。
［実施例１に係る情報処理装置による処理］
　次に、図５を用いて、実施例１に係る情報処理装置によるタイマ補正処理を説明する。図５は、実施例１に係るタイマ補正処理手順を示すシーケンス図である。なお、以下では、システムマネジメントボード（ＭＭＢ）と、チップ１～チップ３とにかかるタイマ補正処理を説明する。
　図５に示すように、システムマネジメントボードは、チップ１のレジスタに保持された補正完了フラグを「１」に更新する指示を行い（ステップＳ１０１）、チップ１は、当該チップ１のレジスタに保持された補正完了フラグを「１」に更新する（ステップＳ１０２）。
　続いて、チップ１は、補正完了フラグが「１」に更新された場合に（ステップＳ１０３肯定）、チップ１のタイマに保持された計時情報を「０」に初期化する（ステップＳ１０４）。その後、チップ１は、チップ１のタイマに保持された計時情報が「０」に初期化された場合に、当該チップ１のチップＩＤ「００１」を含むチップ２のタイマを初期化する命令パケット（リセット命令パケット）をチップ２に対して送信する（ステップＳ１０５）。なお、チップ１は、補正完了フラグが「１」に更新されていない場合に（ステップＳ１０３否定）、処理を終了する。
　そして、チップ１からリセット命令パケットを受信したチップ２は、チップ２のレジスタに格納されている補正完了フラグが「０」である場合に（ステップＳ１０６否定）、チップ２のタイマに保持された計時情報を「０」に初期化する（ステップＳ１０７）。続いて、チップ２は、チップ２のタイマに保持された計時情報が「０」に初期化された場合に、チップ１から受信したチップＩＤ「００１」に基づいて、当該チップ２のチップＩＤ「００２」を含む補正計時情報要求パケット（補正要求パケット）をチップ１に対して送信する（ステップＳ１０８）。
　その後、チップ２から補正計時要求を受信したチップ１は、当該受信したパケットが完了パケットであるか補正要求パケットであるかを判定する（ステップＳ１０９）。そして、チップ１は、チップ２から受信したパケットが補正要求パケットである場合に（ステップＳ１０９補正要求パケット）、補正値「１５」を算出する。続いて、チップ１は、算出された補正値「１５」とともに、チップ２から受信したチップＩＤ「００２」に基づいて、当該チップ１のチップＩＤ「００１」を含むパケットをチップ２に対して送信する（ステップＳ１１０）。
　続いて、チップ１から補正値「１５」を受信したチップ２は、当該受信された補正値「１５」と、チップ２のタイマ値「３０」とを加算した「４５」を、チップ２のタイマに保持させるとともに、チップ２のレジスタに保持された補正完了フラグを「１」に更新する（ステップＳ１１１）。
　その後、チップ２は、チップ１から受信したチップＩＤ「００１」に基づいて、パケット送信元であるチップ１以外で、隣接するチップがあるか否かの判定を行なう（ステップＳ１１２）。そして、チップ２は、隣接するチップ３がある場合に（ステップＳ１１２肯定）、当該チップ２のチップＩＤ「００２」を含むチップ３のタイマを初期化する命令パケット（リセット命令パケット）をチップ３に対して送信する（ステップＳ１１３）。なお、チップ２は、隣接するチップがない場合に（ステップＳ１１２否定）、全てのタイマの補正処理が完了したこととして処理を終了する。
　また、チップ１からリセット命令パケットを受信したチップ２は、チップ２のレジスタに格納されている補正完了フラグが「１」である場合に（ステップＳ１０６肯定）、タイマ補正が完了していることを示す完了パケットをチップ１に対して送信する（ステップＳ１０８）。また、チップ１からリセット命令パケットを受信したチップ２は、チップ２のレジスタに格納されている補正完了フラグが「１」である場合に（ステップＳ１０６肯定）、チップ１から受信したチップＩＤ「００１」に基づいて、パケット送信元であるチップ１以外で、隣接するチップがあるか否かの判定を行なう（ステップＳ１１２）。
　なお、チップ２からリセット命令パケットを受信したチップ３は、チップ２と同様に、チップ３のタイマを初期化して、チップ２に対して補正要求パケットを送信する。そして、チップ３から補正要求パケットを受信したチップ２は、補正されたチップ２のタイマ値を利用して補正値を算出してチップ３に送信する。続いて、チップ２から補正値を受信したチップ３は、チップ３のタイマを補正する。その後、複数のチップ間において上記した処理が順次行われていくことにより、タイマを有して接続された複数のチップにおいて、全てのタイマの同期がとれることとなる。
［実施例１に係るタイマ補正処理のタイムチャート］
　次に、図６を用いて、実施例１に係るタイマ補正処理のタイムチャートを説明する。図６は、実施例１に係るタイマ補正処理のタイムチャートを説明するための図である。なお、以下では、チップ１～チップ３が有するそれぞれのタイマを補正して同期化を図る例を説明することとして、チップ１とチップ２との間で送受信されるパケットの伝送時間を１５秒とし、チップ２とチップ３との間で送受信されるパケットの伝送時間を１０秒とする。
　図６に示すように、チップ１は、システムマネジメントボードによってチップ１のレジスタに保持された補正完了フラグが「１」に更新された場合に、チップ１のタイマに保持された計時情報を「０」に初期化する。そして、チップ１は、チップ１のタイマに保持された計時情報が「０」に初期化された場合に、チップ２に対して、当該チップ２のタイマを初期化する命令を送信する。
　続いて、タイマを初期化する命令を受信したチップ２は、チップ２のタイマに保持された計時情報を「０」に初期化する。その後、チップ２は、チップ２のタイマに保持された計時情報が「０」に初期化された場合に、チップ１に対して、補正計時情報要求を送信する。
　そして、チップ２から補正計時情報要求を受信したチップ１は、（式１）に基づいて補正値（補正計時情報）「０＋（（３０－０）÷２）＝１５」を算出する。続いて、チップ１は、算出された補正計時情報「１５」をチップ２に対して送信する。
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　その後、チップ１から補正計時情報「１５」を受信したチップ２は、当該補正計時情報「１５」と、チップ２のタイマ値「３０」とを加算した「４５」を、チップ２のタイマに保持させるとともに、チップ２のレジスタに保持された補正完了フラグを「１」に更新する。ここで、図６おいては、チップ１とチップ２とのタイマ補正処理が完了し、チップ１とチップ２とのタイマの同期がとれていることが分かる。
　そして、タイマの補正処理が完了したチップ２は、隣接するチップ３がある場合に、チップ３に対して、当該チップ３のタイマを初期化する命令を送信する。続いて、タイマを初期化する命令を受信したチップ３は、チップ３のタイマに保持された計時情報を「０」に初期化する。その後、チップ３は、チップ３のタイマに保持された計時情報が「０」に初期化された場合に、チップ２に対して、補正計時情報要求を送信する。
　そして、チップ３から補正計時情報要求を受信したチップ２は、（式１）に基づいて、補正値（補正計時情報）「４５＋（（６５－４５）÷２）＝５５」を算出する。続いて、チップ２は、算出された補正計時情報「５５」をチップ３に対して送信する。
　その後、チップ２から補正計時情報「５５」を受信したチップ３は、当該補正計時情報「１５」と、チップ３のタイマ値「２０」とを加算した「７５」を、チップ３のタイマに保持させるとともに、チップ３のレジスタに保持された補正完了フラグを「１」に更新する。ここで、図６においては、チップ２とチップ３とのタイマ補正処理が完了し、チップ１、チップ２およびチップ３のタイマの同期がとれていることが分かる。
　また、上記したタイマ補正処理が隣接するチップによって順次行われることによって、図７に示すように、全てのチップが有するタイマが同期化されることとなる。例えば、チップ１は、チップ２とチップ３とに対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ２は、チップ４に対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ４は、チップ６に対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ３は、チップ５に対してタイマ初期化命令を送信してタイマ補正処理を実施する。なお、チップ５とチップ６との間において、タイマ初期化命令が送受信され際に、補正完了フラグが「１」になっている場合には、チップ５とチップ６との間でタイマ補正処理が実施されることはない。なお、図７は、複数のチップが有するタイマが順次補正されるイメージ図である。
［実施例１に係るエラー処理部による処理］
　次に、図８を用いて、実施例１に係るエラー処理部５０によるエラー処理を説明する。図８は、実施例１に係るエラー処理部５０によるエラー処理手順を示すフローチャートである。なお、以下では、各チップにおいてタイマの補正処理が行われた後にエラーが発生した場合を説明する。
　図８に示すように、エラー処理部５０は、半導体装置１０においてエラーが発生した場合に（ステップＳ２０１肯定）、タイマ３０に保持されるタイマ値「７０」を取得する。そして、エラー処理部５０は、取得されたタイマ値「７０」と、発生したエラーのエラー情報「ｘＡ００１（エラーＩＤ）」とをレジスタ２０に格納する。
［実施例１による効果］
　このように、情報処理装置は、当該情報処理装置が有する複数の半導体装置に搭載されたタイマの補正処理が、複数の半導体装置間で順次実行されるので、タイマ（時刻情報）の同期化処理が完了するまでの時間を短縮することが可能である。
　例えば、チップ１は、システムマネジメントボードによって補正完了フラグが「１」に更新された場合に、チップ１のタイマに保持された計時情報を「０」に初期化する。そして、チップ１は、チップ２のタイマを初期化する命令パケットをチップ２に対して送信する。続いて、チップ２は、チップのタイマに保持された計時情報を「０」に初期化する。その後、チップ２は、補正計時情報要求パケットをチップ１に対して送信する。そして、チップ１は、チップ２から補正計時情報要求パケットを受信した際のチップ１のタイマ値に基づいて補正値（補正計時情報）を算出して、算出された補正値をチップ２に対して送信する。続いて、チップ２は、チップ１から受信した補正値と、チップ２のタイマ値とを加算して、チップ２のタイマに保持させるとともに、チップ２の補正完了フラグを「１」に更新する。その後、チップ２は、チップ３に対してタイマ初期化命令を送信する。なお、情報処理装置に搭載された複数のチップは、上記した処理をチップ伝いで順次実行して、全てのタイマの補正処理を行う。この結果、情報処理装置は、複数の半導体装置を有する大規模なシステム構成である場合でも、タイマの補正処理を迅速に行うことにより、全てのタイマを同期化することができる。
　また、情報処理装置は、タイマ補正処理完了後に、ハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値と発生したエラー内容とを、所定のレジスタに格納することにより正確なエラー発生経緯が分かるので、エラーの解析を容易に行うことができる。
　さて、これまで本情報処理装置、情報処理装置の制御方法および半導体装置の実施例について説明したが、本情報処理装置、情報処理装置の制御方法および半導体装置は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、（１）システム構成、（２）補正フラグの初期化に区分けして異なる実施例を説明する。
（１）システム構成
　上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメタを含む情報（例えば、図２に示したレジスタ２０に保持された各種のデータなど）については、特記する場合を除いて任意に変更することができる。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、例えば、タイマ補正制御部４０を、自チップのタイマ値の補正を行う「タイマ補正部」と、隣接チップのタイマ補正値を算出する「補正値算出部」とに分散するなど、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、各装置にて行われる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
（２）補正フラグの初期化
　また、上記実施例１では、各チップにおいて、タイマの補正処理が完了した際に補正完了フラグを「１」に更新する場合を説明したが、本情報処理装置、情報処理装置の制御方法および半導体装置はこれに限定されるものではなく、タイマの補正処理が完了し、補正完了フラグを「１」に更新した後に、当該補正完了フラグを「０」に初期化することもできる。例えば、情報処理装置は、タイマの補正処理が完了して補正完了フラグが「１」に更新された後に、複数のチップの各タイマの同期がとれていることを利用して、一定時間が経過すると補正完了フラグを「０」に初期化する。また、例えば、タイマ補正処理が完了した情報処理装置は、システムマネジメントボードによって所定のチップに対して補正フラグ初期化命令を送信し、各チップ伝いで補正完了フラグを「０」に初期化する。

Claims (6)

  1. 　互いに接続された第１及び第２の半導体装置と、前記第１及び第２の半導体装置に接続されたシステム制御装置を有する情報処理装置において、
    　前記第１の半導体装置は、
    　第１の計時情報を保持することにより、計時を行う第１の計時部と、
    　前記第１の計時部が保持する前記第１の計時情報が、補正されたことを表す第１のフラグを保持する第１の保持部と、
    　前記システム制御装置が、前記第１のフラグを更新した場合に、前記第１の計時部に保持された前記第１の計時情報を初期化する第１の初期化制御部と、
    　前記第１の初期化制御部が、前記第１の計時部に保持された前記第１の計時情報を初期化した場合に、前記第１の初期化制御部からの指示により、前記第２の半導体装置に対して、初期化命令を送信する初期化命令送信部と、
    　前記初期化命令送信部が、前記第２の半導体装置に対して、初期化命令を送信した後に、前記第２の半導体装置から補正計時情報要求を受信する補正計時情報要求受信部と、
    　前記補正計時情報要求受信部が、前記第２の半導体装置から補正計時情報要求を受信した場合に、前記第１の初期化制御部からの指示により、前記第２の半導体装置に対して、補正計時情報を送信する補正計時情報送信部を有し、
    　前記第２の半導体装置は、
    　第２の計時情報を保持することにより、計時を行う第２の計時部と、
    　前記第２の計時部が保持する前記第２の計時情報が、補正されたことを表す第２のフラグを保持する第２の保持部と、
    　前記初期化命令送信部が送信した前記初期化命令を受信する初期化命令受信部と、
    　前記初期化命令受信部が、前記初期化命令を受信した場合に、前記第２の計時部に保持された前記第２の計時情報を初期化する第２の初期化制御部と、
    　前記第２の初期化制御部が、前記第２の計時部に保持された前記第２の計時情報を初期化した場合に、前記第２の初期化制御部からの指示により、前記第１の半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、
    　前記補正計時情報送信部が送信した前記補正計時情報を受信する補正計時情報受信部と、
    　前記補正計時情報受信部が受信した補正計時情報を、前記第２の計時情報に加算して前記第２の計時部に保持させるとともに、前記第２のフラグを更新する補正制御部を有することを特徴とする情報処理装置。
  2. 　前記初期化命令送信部はさらに、
    　前記第１の半導体装置を表示する第１の識別子を、前記第２の半導体装置に対して送信し、
    　前記補正計時情報送信部はさらに、
    　前記第１の半導体装置を表示する第１の識別子を、前記第２の半導体装置に対して送信し、
    　前記補正計時情報要求送信部はさらに、
    　前記第２の半導体装置を表示する第２の識別子を、前記第１の半導体装置に対して送信することを特徴とする請求項１記載の情報処理装置。
  3. 　前記補正計時情報は、前記初期化命令送信部が、前記第２の半導体装置に対して、初期化命令を送信する際の前記第１の計時情報と、前記補正計時情報送信部が、前記第２の半導体装置に対して、補正計時情報を送信する際の前記第１の計時情報とを加算した結果を、二で除算した値であることを特徴とする請求項１又は２記載の情報処理装置。
  4. 　前記第１の半導体装置はさらに、
    　前記補正制御部によって前記補正計時情報受信部が受信した補正計時情報を、前記第２の計時情報に加算して前記第２の計時部に保持させるとともに、前記第２のフラグが更新された後に、前記第１の半導体装置のハードウェアにおいてエラーが発生した場合に、エラーが発生した際の第１の計時情報と、発生したエラーのエラー内容とを前記第１の保持部に保持させる第１のエラー処理部を有し、
    　前記第２の半導体装置はさらに、
    　前記補正制御部によって前記補正計時情報受信部が受信した補正計時情報を、前記第２の計時情報に加算して前記第２の計時部に保持させるとともに、前記第２のフラグが更新された後に、前記第２の半導体装置のハードウェアにおいてエラーが発生した場合に、エラーが発生した際の第２の計時情報と、発生したエラーのエラー内容とを前記第２の保持部に保持させる第２のエラー処理部を有することを特徴とする請求項１記載の情報処理装置。
  5. 　システム制御装置に接続された半導体装置であって、
    　計時情報を保持することにより、計時を行う計時部と、
    　前記計時部が保持する前記計時情報が、補正されたことを表すフラグを保持する保持部と、
    　前記システム制御装置が、前記フラグを更新した場合、又は、前記半導体装置に隣接する半導体装置から初期化命令を受信した場合に、前記計時部に保持された前記計時情報を初期化する初期化制御部と、
    　前記初期化制御部が、前記計時部に保持された前記計時情報を初期化した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、初期化命令を送信する初期化命令送信部と、
    　前記半導体装置に隣接する半導体装置によって送信された前記初期化命令を受信する初期化命令受信部と、
    　前記初期化制御部が、前記計時部に保持された前記計時情報を初期化した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、
    　前記初期化命令送信部が、前記半導体装置に隣接する半導体装置に対して、初期化命令を送信した後に、前記半導体装置に隣接する半導体装置によって送信された補正計時情報要求を受信する補正計時情報要求受信部と、
    　前記補正計時情報要求受信部が、前記半導体装置に隣接する半導体装置から補正計時情報要求を受信した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、補正計時情報を送信する補正計時情報送信部と、
    　前記半導体装置に隣接する半導体装置によって送信された前記補正計時情報を受信する補正計時情報受信部と、
    　前記補正計時情報受信部が受信した補正計時情報を、前記計時情報に加算して前記計時部に保持させるとともに、前記フラグを更新する補正制御部を有することを特徴とする半導体装置。
  6. 　互いに接続された第１及び第２の半導体装置と、前記第１及び第２の半導体装置に接続されたシステム制御装置を有する情報処理装置の制御方法において、
    　第１の計時情報を保持することにより計時を行うステップと、
    　前記第１の計時情報が、補正されたことを表す第１のフラグを第１の保持部に保持するステップと、
    　前記システム制御装置が、前記第１のフラグを更新した場合に、前記第１の計時情報を初期化するステップと、
    　前記第１の計時情報を初期化した場合に、前記第２の半導体装置に対して、初期化命令を送信するステップと、
    　前記第２の半導体装置に対して、初期化命令を送信した後に、前記第２の半導体装置によって送信された補正計時情報要求を受信するステップと、
    　前記第２の半導体装置によって送信された補正計時情報要求を受信した場合に、前記第２の半導体装置に対して、補正計時情報を送信するステップと、
    　第２の計時情報を保持することにより計時を行うステップと、
    　前記第２の計時情報が、補正されたことを表す第２のフラグを保持する第２の保持部と、
    　前記第１の半導体装置によって送信された前記初期化命令を受信するステップと、
    　前記第１の半導体装置によって送信された前記初期化命令を受信した場合に、前記第２の計時情報を初期化するステップと、
    　前記第２の計時情報を初期化した場合に、前記第１の半導体装置に対して、補正計時情報要求を送信するステップと、
    　前記第１の半導体装置によって送信された前記補正計時情報を受信するステップと、
    　前記第１の半導体装置によって送信された補正計時情報を、前記第２の計時情報に加算して前記第２の計時情報を更新するとともに、前記第２のフラグを更新するステップを有することを特徴とする制御方法。
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