JP5035416B2 - 情報処理装置、情報処理装置の制御方法および半導体装置 - Google Patents
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Description
本発明は、情報処理装置、情報処理装置の制御方法および半導体装置に関する。
従来より、複数のチップを有する大規模なコンピュータシステムにおいては、当該コンピュータシステムに含まれるハードウェアで発生したエラーを検出し、検出されたエラー情報やエラーが発生した時刻の情報などを記憶素子であるレジスタに格納している。そして、コンピュータシステムを統合管理するシステム管理装置は、エラーに関する情報が格納されているレジスタにアクセスしてエラーの解析を行なう。
ここで、図9を用いて、上記したコンピュータシステムの構成を説明する。図9は、従来技術に係るシステムの構成例を示す図である。図9に示すシステムは、CPU(Central Processing Unit)が搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、I/O装置を制御するLSI(Large Scale Integration)が搭載されたI/Oボードと、当該システムを管理するファームウェアが搭載されたサービスプロセッサ(SVP:Service Processor)の一種であるシステムマネジメントボード(MMB:Management Board)とを有する。そして、システムマネジメントボードは、I2C(Inter‐Integrated Circuit)バスを介して各チップのレジスタにアクセスする。
例えば、システムマネジメントボードは、アクセス対象となるチップの上位にあるI2C MultiplexerのSlave Addressとチャネルとが指定されると、アクセス対象となるチップが搭載されたボードに接続する。そして、システムマネジメントボードは、接続されたアクセス対象となるチップのSalve Addressを指定して通信を開始する。その後、システムマネジメントボードは、アクセスしたチップのレジスタに格納されているエラー情報とタイマ値(時刻情報)とを参照し、エラーの発生経緯などを解析する。
ところが、図9に示したように、ブロードキャスト通信が行えないシステムでは、ハードウェアで発生したエラーの解析が困難であった。具体的には、ブロードキャスト通信が行えないシステム構成においては、チップ間のタイマの同期がとれていないために、エラーが発生した際に参照されるレジスタに格納されたタイマ値からエラーの発生経緯などを解析することができない。
そこで、上記した大規模システムにおけるタイマ(時刻情報)の同期化を図るために、例えば、特許文献1や特許文献2などの様々な技術が開示されている。
しかしながら、上記した従来の技術では、タイマ(時刻情報)の同期化処理が完了するまでの時間がかかってしまうという課題があった。
そこで、本情報処理装置、情報処理装置の制御方法および半導体装置は、上記した従来技術の課題を解決するものであり、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することを目的とする。
上述した課題を解決し、目的を達成するため、本願の開示する情報処理装置は、互いに接続された第1及び第2の半導体装置と、前記第1及び第2の半導体装置に接続されたシステム制御装置を有する情報処理装置において、前記第1の半導体装置は、第1の計時情報を保持することにより、計時を行う第1の計時部と、前記第1の計時部が保持する前記第1の計時情報が、補正されたことを表す第1のフラグを保持する第1の保持部と、前記システム制御装置が、前記第1のフラグを更新した場合に、前記第1の計時部に保持された前記第1の計時情報を初期化する第1の初期化制御部と、前記第1の初期化制御部が、前記第1の計時部に保持された前記第1の計時情報を初期化した場合に、前記第1の初期化制御部からの指示により、前記第2の半導体装置に対して、初期化命令を送信する初期化命令送信部と、前記初期化命令送信部が、前記第2の半導体装置に対して、初期化命令を送信した後に、前記第2の半導体装置から補正計時情報要求を受信する補正計時情報要求受信部と、前記補正計時情報要求受信部が、前記第2の半導体装置から補正計時情報要求を受信した場合に、前記第1の初期化制御部からの指示により、前記第2の半導体装置に対して、補正計時情報を送信する補正計時情報送信部を有し、前記第2の半導体装置は、第2の計時情報を保持することにより、計時を行う第2の計時部と、前記第2の計時部が保持する前記第2の計時情報が、補正されたことを表す第2のフラグを保持する第2の保持部と、前記初期化命令送信部が送信した前記初期化命令を受信する初期化命令受信部と、前記初期化命令受信部が、前記初期化命令を受信した場合に、前記第2の計時部に保持された前記第2の計時情報を初期化する第2の初期化制御部と、前記第2の初期化制御部が、前記第2の計時部に保持された前記第2の計時情報を初期化した場合に、前記第2の初期化制御部からの指示により、前記第1の半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、前記補正計時情報送信部が送信した前記補正計時情報を受信する補正計時情報受信部と、前記補正計時情報受信部が受信した補正計時情報を、前記第2の計時情報に加算して前記第2の計時部に保持させるとともに、前記第2のフラグを更新する補正制御部を備えたことを要件とする。
本願の開示する情報処理装置によれば、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮するという効果を奏する。
10 半導体装置
11a〜14a パケット送信部
11b〜14b パケット受信部
20 レジスタ
30 タイマ
40 タイマ補正制御部
50 エラー処理部
11a〜14a パケット送信部
11b〜14b パケット受信部
20 レジスタ
30 タイマ
40 タイマ補正制御部
50 エラー処理部
以下に添付図面を参照して、本情報処理装置、情報処理装置の制御方法および半導体装置の実施例を詳細に説明する。なお、以下では、実施例1に係る情報処理装置の概要および特徴、情報処理装置の構成および処理の流れを順に説明し、最後に本実施例による効果を説明する。
[情報処理装置の概要および特徴]
最初に、実施例1に係る情報処理装置の概要および特徴を説明する。図1は、実施例1に係る情報処理装置の概要および特徴を示す図である。
最初に、実施例1に係る情報処理装置の概要および特徴を説明する。図1は、実施例1に係る情報処理装置の概要および特徴を示す図である。
本願の開示する情報処理装置は、CPUが搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、I/O装置を制御するLSIが搭載されたI/Oボードと、当該情報処理装置を管理するファームウェアが搭載されたシステムマネジメントボードとを有する。
そして、システムマネジメントボードは、I2Cバスを介して各チップにアクセスし、アクセスしたチップのレジスタに格納されているエラー情報とタイマ値(時刻情報)とを参照して、エラーの発生経緯などを解析する。なお、以下では、システムマネジメントボードに接続される複数のチップを、チップ1、チップ2およびチップ3の3つのチップを用いて説明するが、チップの数は3つに限られるものではない。
このような構成において、情報処理装置は、互いに接続された第1及び第2の半導体装置と、当該第1及び第2の半導体装置に接続されたシステム制御装置を有することを概要とし、特に、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することが可能である点を主たる特徴とする。
主たる特徴について説明すると、情報処理装置における第1の半導体装置は、システム制御装置に接続され、第1の計時情報を保持することにより、計時を行う第1の計時部と、当該第1の計時部が保持する第1の計時情報が、補正されたことを表す第1のフラグを保持する第1の保持部を有する。
例えば、情報処理装置におけるチップ1は、システムマネジメントボードに接続され、タイマを保持することにより、時間を計るタイマと、当該タイマが保持する計時情報が、補正されたことを表す補正完了フラグを保持するレジスタとを有する。
また、情報処理装置における第2の半導体装置は、システム制御装置に接続され、第2の計時情報を保持することにより、計時を行う第2の計時部と、当該第2の計時部が保持する第2の計時情報が、補正されたことを表す第2のフラグを保持する第2の保持部を有する。
例えば、情報処理装置におけるチップ2は、システムマネジメントボードに接続され、タイマを保持することにより、時間を計るタイマと、当該タイマが保持する計時情報が、補正されたことを表す補正完了フラグを保持するレジスタとを有する。
このような状態において、第1の半導体装置における第1の制御部は、システム制御装置が、第1のフラグを更新した場合に、第1の計時部に保持された第1の計時情報を初期化する。
具体的に説明すると、チップ1におけるタイマ補正制御部は、システムマネジメントボードによってチップ1のレジスタに保持された補正完了フラグが「1」に更新された場合に、チップ1のタイマに保持された計時情報を「0」に初期化する。
そして、第1の半導体装置における第1の送信部は、第1の制御部が、第1の計時部に保持された第1の計時情報を初期化した場合に、第1の制御部からの指示により、第2の半導体装置に対して、初期化命令を送信する。
上記した例で具体的に説明すると、チップ1におけるパケット送信部は、タイマ補正制御部によってチップ1のタイマに保持された計時情報が「0」に初期化された場合に、タイマ補正制御部からの指示により、チップ2に対して、当該チップ2のタイマを初期化する命令を送信する。
続いて、第2の半導体装置における第2の受信部は、第1の送信部が送信した初期化命令を受信する。その後、第2の半導体装置における第2の制御部は、第2の受信部が、初期化命令を受信した場合に、第2の計時部に保持された第2の計時情報を初期化する。そして、第2の半導体装置における第2の送信部は、第2の制御部が、第2の計時部に保持された第2の計時情報を初期化した場合に、第2の制御部からの指示により、第1の半導体装置に対して、補正計時情報要求を送信する。
上記した例で具体的に説明すると、チップ2におけるパケット受信部は、チップ1によって送信されたタイマを初期化する命令を受信する。そして、チップ2におけるタイマ補正制御部は、パケット受信部によってタイマを初期化する命令が受信された場合に、チップ2のタイマに保持された計時情報を「0」に初期化する。続いて、チップ2におけるパケット送信部は、チップ2のタイマ補正制御部によってタイマに保持された計時情報が「0」に初期化された場合に、タイマ補正制御部からの指示により、チップ1に対して、補正計時情報要求を送信する。
続いて、第1の半導体装置における第1の受信部は、第1の送信部が、第2の半導体装置に対して、初期化命令を送信した後に、第2の半導体装置から補正計時情報要求を受信する。その後、第1の半導体装置における第1の送信部は、第1の受信部が、第2の半導体装置から補正計時情報要求を受信した場合に、第1の制御部からの指示により、第2の半導体装置に対して、補正計時情報を送信する。
上記した例で具体的に説明すると、チップ1におけるパケット受信部は、チップ1のパケット送信部によってチップ2に対してタイマを初期化する命令が送信された後に、チップ2から補正計時情報要求を受信する。そして、チップ1におけるパケット送信部は、チップ1のパケット受信部によってチップ2から補正計時情報要求が受信された場合に、チップ1のタイマ補正制御部からの指示により、チップ2に対して、補正計時情報「15」を送信する。
そして、第2の半導体装置における第2の受信部は、第1の送信部が送信した補正計時情報を受信する。続いて、第2の半導体装置における第2の制御部は、第2の受信部が受信した補正計時情報と、第2の計時情報を加算して第2の計時部に保持させるとともに、第2のフラグを更新する。
上記した例で具体的に説明すると、チップ2におけるパケット受信部は、チップ1のパケット送信部によって送信された補正計時情報「15」を受信する。そして、チップ2におけるタイマ補正制御部は、パケット受信部によって受信された補正計時情報「15」と、チップ2のタイマ値「30」とを加算した「45」を、チップ2のタイマに保持させるとともに、チップ2のレジスタに保持された補正完了フラグを「1」に更新する。
なお、チップ2は、チップ2のタイマ補正が完了すると、チップ3に対してタイマを初期化する命令を送信し、チップ3は、上記したチップ2と同様にタイマ補正処理を実施する。
つまり、各チップは、隣接するチップに対してタイマ初期化命令を送信した後に、隣接するチップから補正計時情報要求を受信した場合に、隣接するチップに対して補正計時情報を送信する。そして、各チップは、隣接するチップから受信した補正計時情報とタイマ値とを加算してタイマを補正するとともに、補正完了フラグを更新する。言い換えると、情報処理装置に搭載される全てのチップに含まれるタイマは、上記した補正処理がチップ伝いで繰り返し行われることにより同期化される。
また、各チップは、タイマの補正処理が完了した後に、ハードウェアにおいてエラーが発生すると、エラーログのフラグを「1」に更新するとともに、発生したエラー情報とタイマ値とをレジスタに格納する。そして、システムマネジメントボードは、エラーログのフラグが「1」に更新されたチップのレジスタにアクセスして、格納されたエラー情報とタイマ値とを参照して、エラー発生の経緯などを解析する。
このように、情報処理装置は、当該情報処理装置に搭載される複数のチップによって、タイマの補正処理がチップ伝いで繰り返し行われて、全てのタイマを同期化することができる結果、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することが可能である。
つまり、情報処理装置は、タイマの補正処理がチップ伝いで繰り返し行われることで全てのタイマを同期化するので、従来技術のように、各チップそれぞれのタイマの補正処理がマスタとなる装置と1対1で行われるために、マスタとなる装置と各チップとの間で送受信されるパケットの伝送時間がかかるのと比較して、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することが可能である。
[半導体装置の構成]
次に、図2を用いて、実施例1に係る半導体装置の構成を説明する。図2は、実施例1に係る半導体装置の構成を示すブロック図である。図2に示すように、半導体装置10は、パケット送信部11a〜パケット送信部14aと、パケット受信部11b〜パケット受信部14bと、レジスタ20と、タイマ30と、タイマ補正制御部40と、エラー処理部50とを有する。なお、以下では、半導体装置10をチップ1、半導体装置10に接続されるチップをチップ2として説明する。
次に、図2を用いて、実施例1に係る半導体装置の構成を説明する。図2は、実施例1に係る半導体装置の構成を示すブロック図である。図2に示すように、半導体装置10は、パケット送信部11a〜パケット送信部14aと、パケット受信部11b〜パケット受信部14bと、レジスタ20と、タイマ30と、タイマ補正制御部40と、エラー処理部50とを有する。なお、以下では、半導体装置10をチップ1、半導体装置10に接続されるチップをチップ2として説明する。
また、半導体装置10は、図3に示すように、CPUが搭載されたシステムボードと、タイマを有するクロスバチップが搭載されたクロスバボードと、I/O装置を制御するLSIが搭載されたI/Oボードと、システムを管理するファームウェアが搭載されたシステムマネジメントボードとを有する情報処理装置内に配設されている。なお、図3は、実施例1に係る情報処理装置の構成例を示す図である。
パケット送信部11a〜パケット送信部14aとパケット受信部11b〜パケット受信部14bとは、半導体装置10に接続される他の半導体装置との間で送受信される各種情報に関する通信を制御する。
例えば、チップ1のパケット送信部11aは、タイマ補正制御部40によってチップ1のタイマ30に保持された計時情報が「0」に初期化された場合に、タイマ補正制御部40からの指示により、チップ2に対して、当該チップ2のタイマを初期化する命令を送信する。そして、チップ2のパケット受信部は、パケット送信部11aによって送信されたタイマを初期化する命令を受信する。
続いて、チップ2のパケット送信部は、チップ2のタイマ補正制御部によってタイマに保持された計時情報が「0」に初期化された場合に、タイマ補正制御部からの指示により、チップ1に対して、補正計時情報要求を送信する。その後、チップ1のパケット受信部11bは、パケット送信部11aによってチップ2に対してタイマを初期化する命令が送信された後に、チップ2から補正計時情報要求を受信する。
そして、チップ1のパケット送信部11aは、パケット受信部11bによってチップ2から補正計時情報要求を受信された場合に、タイマ補正制御部40からの指示により、チップ2に対して、補正計時情報「15」を送信する。続いて、チップ2のパケット受信部は、パケット送信部11aによって送信された補正計時情報「15」を受信する。なお、パケット送信部によるパケット送信の際には、各チップのレジスタに保持されている自装置のチップIDを送信する。そして、チップIDを受信したチップは、当該受信したチップIDに基づいてパケットを送信(返信)する。
レジスタ20は、タイマ補正制御部40およびエラー処理部50による各種処理に必要なデータや、タイマ補正制御部40およびエラー処理部50による各種処理結果を保持する。また、タイマ30は、半導体装置10の計時情報を保持することにより計時を行う。
例えば、レジスタ20は、図4に示すように、半導体装置10のチップIDを示す「自チップID:001」と、半導体装置10に隣接する半導体装置の情報を示す隣接チップ情報を示す「Port3ID:002」と、複数の半導体装置においてタイマ30の補正が完了したか否かを示す「補正完了フラグ:0」と、エラー情報のうちエラーが発生したか否かを示す「エラーログフラグ:0」と、エラー情報のうち発生したエラーの内容を示す「エラー情報:xA001」と、エラー情報のうちエラーが発生した際のタイマの値を示す「タイマ値:70」を保持する。なお、図4は、実施例1に係るレジスタ20に保持される情報の例を示す図である。
タイマ補正制御部40は、システムマネジメントボードが、補正完了フラグを更新した場合に、タイマ30に保持された半導体装置10の計時情報を初期化する。例えば、タイマ補正制御部40は、システムマネジメントボードによって半導体装置10のレジスタ20に保持された補正完了フラグが「1」に更新された場合に、当該半導体装置10のタイマ30に保持された計時情報を「0」に初期化する。
また、チップ2のタイマ補正制御部は、チップ1によって送信された初期化命令を受信した場合に、チップ2のタイマに保持された計時情報を初期化する。例えば、チップ2のタイマ補正制御部は、チップ2のパケット受信部によって初期化命令が受信された場合に、当該チップ2のタイマに保持された計時情報を「0」に初期化する。
また、チップ2のタイマ補正制御部は、チップ2のパケット受信部が受信した補正計時情報と、チップ2のタイマの計時情報とを加算してタイマに保持させるとともに、チップ2の補正完了フラグを更新する。例えば、チップ2のタイマ補正制御部は、チップ2のパケット受信部が受信した補正計時情報「15」と、チップ2のタイマの計時情報「30」とを加算した「45」を、チップ2のタイマに保持させるとともに、チップ2のレジスタに保持された補正完了フラグを「1」に更新する。
エラー処理部50は、半導体装置10のハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値と、発生したエラーのエラー内容とをレジスタ20に保持させる。例えば、エラー処理部50は、半導体装置10のタイマ30のタイマ補正処理が完了した後に、当該半導体装置10のハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値「70」と、発生したエラーのエラー内容「xA001」とをレジスタ20に保持させる。
[実施例1に係る情報処理装置による処理]
次に、図5を用いて、実施例1に係る情報処理装置によるタイマ補正処理を説明する。図5は、実施例1に係るタイマ補正処理手順を示すシーケンス図である。なお、以下では、システムマネジメントボード(MMB)と、チップ1〜チップ3とにかかるタイマ補正処理を説明する。
次に、図5を用いて、実施例1に係る情報処理装置によるタイマ補正処理を説明する。図5は、実施例1に係るタイマ補正処理手順を示すシーケンス図である。なお、以下では、システムマネジメントボード(MMB)と、チップ1〜チップ3とにかかるタイマ補正処理を説明する。
図5に示すように、システムマネジメントボードは、チップ1のレジスタに保持された補正完了フラグを「1」に更新する指示を行い(ステップS101)、チップ1は、当該チップ1のレジスタに保持された補正完了フラグを「1」に更新する(ステップS102)。
続いて、チップ1は、補正完了フラグが「1」に更新された場合に(ステップS103肯定)、チップ1のタイマに保持された計時情報を「0」に初期化する(ステップS104)。その後、チップ1は、チップ1のタイマに保持された計時情報が「0」に初期化された場合に、当該チップ1のチップID「001」を含むチップ2のタイマを初期化する命令パケット(リセット命令パケット)をチップ2に対して送信する(ステップS105)。なお、チップ1は、補正完了フラグが「1」に更新されていない場合に(ステップS103否定)、処理を終了する。
そして、チップ1からリセット命令パケットを受信したチップ2は、チップ2のレジスタに格納されている補正完了フラグが「0」である場合に(ステップS106否定)、チップ2のタイマに保持された計時情報を「0」に初期化する(ステップS107)。続いて、チップ2は、チップ2のタイマに保持された計時情報が「0」に初期化された場合に、チップ1から受信したチップID「001」に基づいて、当該チップ2のチップID「002」を含む補正計時情報要求パケット(補正要求パケット)をチップ1に対して送信する(ステップS108)。
その後、チップ2から補正計時要求を受信したチップ1は、当該受信したパケットが完了パケットであるか補正要求パケットであるかを判定する(ステップS109)。そして、チップ1は、チップ2から受信したパケットが補正要求パケットである場合に(ステップS109補正要求パケット)、補正値「15」を算出する。続いて、チップ1は、算出された補正値「15」とともに、チップ2から受信したチップID「002」に基づいて、当該チップ1のチップID「001」を含むパケットをチップ2に対して送信する(ステップS110)。
続いて、チップ1から補正値「15」を受信したチップ2は、当該受信された補正値「15」と、チップ2のタイマ値「30」とを加算した「45」を、チップ2のタイマに保持させるとともに、チップ2のレジスタに保持された補正完了フラグを「1」に更新する(ステップS111)。
その後、チップ2は、チップ1から受信したチップID「001」に基づいて、パケット送信元であるチップ1以外で、隣接するチップがあるか否かの判定を行なう(ステップS112)。そして、チップ2は、隣接するチップ3がある場合に(ステップS112肯定)、当該チップ2のチップID「002」を含むチップ3のタイマを初期化する命令パケット(リセット命令パケット)をチップ3に対して送信する(ステップS113)。なお、チップ2は、隣接するチップがない場合に(ステップS112否定)、全てのタイマの補正処理が完了したこととして処理を終了する。
また、チップ1からリセット命令パケットを受信したチップ2は、チップ2のレジスタに格納されている補正完了フラグが「1」である場合に(ステップS106肯定)、タイマ補正が完了していることを示す完了パケットをチップ1に対して送信する(ステップS108)。また、チップ1からリセット命令パケットを受信したチップ2は、チップ2のレジスタに格納されている補正完了フラグが「1」である場合に(ステップS106肯定)、チップ1から受信したチップID「001」に基づいて、パケット送信元であるチップ1以外で、隣接するチップがあるか否かの判定を行なう(ステップS112)。
なお、チップ2からリセット命令パケットを受信したチップ3は、チップ2と同様に、チップ3のタイマを初期化して、チップ2に対して補正要求パケットを送信する。そして、チップ3から補正要求パケットを受信したチップ2は、補正されたチップ2のタイマ値を利用して補正値を算出してチップ3に送信する。続いて、チップ2から補正値を受信したチップ3は、チップ3のタイマを補正する。その後、複数のチップ間において上記した処理が順次行われていくことにより、タイマを有して接続された複数のチップにおいて、全てのタイマの同期がとれることとなる。
[実施例1に係るタイマ補正処理のタイムチャート]
次に、図6を用いて、実施例1に係るタイマ補正処理のタイムチャートを説明する。図6は、実施例1に係るタイマ補正処理のタイムチャートを説明するための図である。なお、以下では、チップ1〜チップ3が有するそれぞれのタイマを補正して同期化を図る例を説明することとして、チップ1とチップ2との間で送受信されるパケットの伝送時間を15秒とし、チップ2とチップ3との間で送受信されるパケットの伝送時間を10秒とする。
次に、図6を用いて、実施例1に係るタイマ補正処理のタイムチャートを説明する。図6は、実施例1に係るタイマ補正処理のタイムチャートを説明するための図である。なお、以下では、チップ1〜チップ3が有するそれぞれのタイマを補正して同期化を図る例を説明することとして、チップ1とチップ2との間で送受信されるパケットの伝送時間を15秒とし、チップ2とチップ3との間で送受信されるパケットの伝送時間を10秒とする。
図6に示すように、チップ1は、システムマネジメントボードによってチップ1のレジスタに保持された補正完了フラグが「1」に更新された場合に、チップ1のタイマに保持された計時情報を「0」に初期化する。そして、チップ1は、チップ1のタイマに保持された計時情報が「0」に初期化された場合に、チップ2に対して、当該チップ2のタイマを初期化する命令を送信する。
続いて、タイマを初期化する命令を受信したチップ2は、チップ2のタイマに保持された計時情報を「0」に初期化する。その後、チップ2は、チップ2のタイマに保持された計時情報が「0」に初期化された場合に、チップ1に対して、補正計時情報要求を送信する。
そして、チップ2から補正計時情報要求を受信したチップ1は、(式1)に基づいて補正値(補正計時情報)「0+((30−0)÷2)=15」を算出する。続いて、チップ1は、算出された補正計時情報「15」をチップ2に対して送信する。
その後、チップ1から補正計時情報「15」を受信したチップ2は、当該補正計時情報「15」と、チップ2のタイマ値「30」とを加算した「45」を、チップ2のタイマに保持させるとともに、チップ2のレジスタに保持された補正完了フラグを「1」に更新する。ここで、図6おいては、チップ1とチップ2とのタイマ補正処理が完了し、チップ1とチップ2とのタイマの同期がとれていることが分かる。
そして、タイマの補正処理が完了したチップ2は、隣接するチップ3がある場合に、チップ3に対して、当該チップ3のタイマを初期化する命令を送信する。続いて、タイマを初期化する命令を受信したチップ3は、チップ3のタイマに保持された計時情報を「0」に初期化する。その後、チップ3は、チップ3のタイマに保持された計時情報が「0」に初期化された場合に、チップ2に対して、補正計時情報要求を送信する。
そして、チップ3から補正計時情報要求を受信したチップ2は、(式1)に基づいて、補正値(補正計時情報)「45+((65−45)÷2)=55」を算出する。続いて、チップ2は、算出された補正計時情報「55」をチップ3に対して送信する。
その後、チップ2から補正計時情報「55」を受信したチップ3は、当該補正計時情報「15」と、チップ3のタイマ値「20」とを加算した「75」を、チップ3のタイマに保持させるとともに、チップ3のレジスタに保持された補正完了フラグを「1」に更新する。ここで、図6においては、チップ2とチップ3とのタイマ補正処理が完了し、チップ1、チップ2およびチップ3のタイマの同期がとれていることが分かる。
また、上記したタイマ補正処理が隣接するチップによって順次行われることによって、図7に示すように、全てのチップが有するタイマが同期化されることとなる。例えば、チップ1は、チップ2とチップ3とに対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ2は、チップ4に対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ4は、チップ6に対してタイマ初期化命令を送信してタイマ補正処理を実施する。また、チップ3は、チップ5に対してタイマ初期化命令を送信してタイマ補正処理を実施する。なお、チップ5とチップ6との間において、タイマ初期化命令が送受信され際に、補正完了フラグが「1」になっている場合には、チップ5とチップ6との間でタイマ補正処理が実施されることはない。なお、図7は、複数のチップが有するタイマが順次補正されるイメージ図である。
[実施例1に係るエラー処理部による処理]
次に、図8を用いて、実施例1に係るエラー処理部50によるエラー処理を説明する。図8は、実施例1に係るエラー処理部50によるエラー処理手順を示すフローチャートである。なお、以下では、各チップにおいてタイマの補正処理が行われた後にエラーが発生した場合を説明する。
次に、図8を用いて、実施例1に係るエラー処理部50によるエラー処理を説明する。図8は、実施例1に係るエラー処理部50によるエラー処理手順を示すフローチャートである。なお、以下では、各チップにおいてタイマの補正処理が行われた後にエラーが発生した場合を説明する。
図8に示すように、エラー処理部50は、半導体装置10においてエラーが発生した場合に(ステップS201肯定)、タイマ30に保持されるタイマ値「70」を取得する。そして、エラー処理部50は、取得されたタイマ値「70」と、発生したエラーのエラー情報「xA001(エラーID)」とをレジスタ20に格納する。
[実施例1による効果]
このように、情報処理装置は、当該情報処理装置が有する複数の半導体装置に搭載されたタイマの補正処理が、複数の半導体装置間で順次実行されるので、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することが可能である。
このように、情報処理装置は、当該情報処理装置が有する複数の半導体装置に搭載されたタイマの補正処理が、複数の半導体装置間で順次実行されるので、タイマ(時刻情報)の同期化処理が完了するまでの時間を短縮することが可能である。
例えば、チップ1は、システムマネジメントボードによって補正完了フラグが「1」に更新された場合に、チップ1のタイマに保持された計時情報を「0」に初期化する。そして、チップ1は、チップ2のタイマを初期化する命令パケットをチップ2に対して送信する。続いて、チップ2は、チップのタイマに保持された計時情報を「0」に初期化する。その後、チップ2は、補正計時情報要求パケットをチップ1に対して送信する。そして、チップ1は、チップ2から補正計時情報要求パケットを受信した際のチップ1のタイマ値に基づいて補正値(補正計時情報)を算出して、算出された補正値をチップ2に対して送信する。続いて、チップ2は、チップ1から受信した補正値と、チップ2のタイマ値とを加算して、チップ2のタイマに保持させるとともに、チップ2の補正完了フラグを「1」に更新する。その後、チップ2は、チップ3に対してタイマ初期化命令を送信する。なお、情報処理装置に搭載された複数のチップは、上記した処理をチップ伝いで順次実行して、全てのタイマの補正処理を行う。この結果、情報処理装置は、複数の半導体装置を有する大規模なシステム構成である場合でも、タイマの補正処理を迅速に行うことにより、全てのタイマを同期化することができる。
また、情報処理装置は、タイマ補正処理完了後に、ハードウェアにおいてエラーが発生した場合に、エラーが発生した際のタイマ値と発生したエラー内容とを、所定のレジスタに格納することにより正確なエラー発生経緯が分かるので、エラーの解析を容易に行うことができる。
さて、これまで本情報処理装置、情報処理装置の制御方法および半導体装置の実施例について説明したが、本情報処理装置、情報処理装置の制御方法および半導体装置は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、(1)システム構成、(2)補正フラグの初期化に区分けして異なる実施例を説明する。
(1)システム構成
上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメタを含む情報(例えば、図2に示したレジスタ20に保持された各種のデータなど)については、特記する場合を除いて任意に変更することができる。
上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメタを含む情報(例えば、図2に示したレジスタ20に保持された各種のデータなど)については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、例えば、タイマ補正制御部40を、自チップのタイマ値の補正を行う「タイマ補正部」と、隣接チップのタイマ補正値を算出する「補正値算出部」とに分散するなど、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、各装置にて行われる各処理機能は、その全部または任意の一部が、CPUおよび当該CPUにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
(2)補正フラグの初期化
また、上記実施例1では、各チップにおいて、タイマの補正処理が完了した際に補正完了フラグを「1」に更新する場合を説明したが、本情報処理装置、情報処理装置の制御方法および半導体装置はこれに限定されるものではなく、タイマの補正処理が完了し、補正完了フラグを「1」に更新した後に、当該補正完了フラグを「0」に初期化することもできる。例えば、情報処理装置は、タイマの補正処理が完了して補正完了フラグが「1」に更新された後に、複数のチップの各タイマの同期がとれていることを利用して、一定時間が経過すると補正完了フラグを「0」に初期化する。また、例えば、タイマ補正処理が完了した情報処理装置は、システムマネジメントボードによって所定のチップに対して補正フラグ初期化命令を送信し、各チップ伝いで補正完了フラグを「0」に初期化する。
また、上記実施例1では、各チップにおいて、タイマの補正処理が完了した際に補正完了フラグを「1」に更新する場合を説明したが、本情報処理装置、情報処理装置の制御方法および半導体装置はこれに限定されるものではなく、タイマの補正処理が完了し、補正完了フラグを「1」に更新した後に、当該補正完了フラグを「0」に初期化することもできる。例えば、情報処理装置は、タイマの補正処理が完了して補正完了フラグが「1」に更新された後に、複数のチップの各タイマの同期がとれていることを利用して、一定時間が経過すると補正完了フラグを「0」に初期化する。また、例えば、タイマ補正処理が完了した情報処理装置は、システムマネジメントボードによって所定のチップに対して補正フラグ初期化命令を送信し、各チップ伝いで補正完了フラグを「0」に初期化する。
Claims (6)
- 互いに接続された第1及び第2の半導体装置と、前記第1及び第2の半導体装置に接続されたシステム制御装置を有する情報処理装置において、
前記第1の半導体装置は、
第1の計時情報を保持することにより、計時を行う第1の計時部と、
前記第1の計時部が保持する前記第1の計時情報が、補正されたことを表す第1のフラグを保持する第1の保持部と、
前記システム制御装置が、前記第1のフラグを更新した場合に、前記第1の計時部に保持された前記第1の計時情報を初期化する第1の初期化制御部と、
前記第1の初期化制御部が、前記第1の計時部に保持された前記第1の計時情報を初期化した場合に、前記第1の初期化制御部からの指示により、前記第2の半導体装置に対して、初期化命令を送信する初期化命令送信部と、
前記初期化命令送信部が、前記第2の半導体装置に対して、初期化命令を送信した後に、前記第2の半導体装置から補正計時情報要求を受信する補正計時情報要求受信部と、
前記補正計時情報要求受信部が、前記第2の半導体装置から補正計時情報要求を受信した場合に、前記第1の初期化制御部からの指示により、前記第2の半導体装置に対して、補正計時情報を送信する補正計時情報送信部を有し、
前記第2の半導体装置は、
第2の計時情報を保持することにより、計時を行う第2の計時部と、
前記第2の計時部が保持する前記第2の計時情報が、補正されたことを表す第2のフラグを保持する第2の保持部と、
前記初期化命令送信部が送信した前記初期化命令を受信する初期化命令受信部と、
前記初期化命令受信部が、前記初期化命令を受信した場合に、前記第2の計時部に保持された前記第2の計時情報を初期化する第2の初期化制御部と、
前記第2の初期化制御部が、前記第2の計時部に保持された前記第2の計時情報を初期化した場合に、前記第2の初期化制御部からの指示により、前記第1の半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、
前記補正計時情報送信部が送信した前記補正計時情報を受信する補正計時情報受信部と、
前記補正計時情報受信部が受信した補正計時情報を、前記第2の計時情報に加算して前記第2の計時部に保持させるとともに、前記第2のフラグを更新する補正制御部を有することを特徴とする情報処理装置。 - 前記初期化命令送信部はさらに、
前記第1の半導体装置を表示する第1の識別子を、前記第2の半導体装置に対して送信し、
前記補正計時情報送信部はさらに、
前記第1の半導体装置を表示する第1の識別子を、前記第2の半導体装置に対して送信し、
前記補正計時情報要求送信部はさらに、
前記第2の半導体装置を表示する第2の識別子を、前記第1の半導体装置に対して送信することを特徴とする請求項1記載の情報処理装置。 - 前記補正計時情報は、前記初期化命令送信部が、前記第2の半導体装置に対して、初期化命令を送信する際の前記第1の計時情報と、前記補正計時情報送信部が、前記第2の半導体装置に対して、補正計時情報を送信する際の前記第1の計時情報とを加算した結果を、二で除算した値であることを特徴とする請求項1又は2記載の情報処理装置。
- 前記第1の半導体装置はさらに、
前記補正制御部によって前記補正計時情報受信部が受信した補正計時情報を、前記第2の計時情報に加算して前記第2の計時部に保持させるとともに、前記第2のフラグが更新された後に、前記第1の半導体装置のハードウェアにおいてエラーが発生した場合に、エラーが発生した際の第1の計時情報と、発生したエラーのエラー内容とを前記第1の保持部に保持させる第1のエラー処理部を有し、
前記第2の半導体装置はさらに、
前記補正制御部によって前記補正計時情報受信部が受信した補正計時情報を、前記第2の計時情報に加算して前記第2の計時部に保持させるとともに、前記第2のフラグが更新された後に、前記第2の半導体装置のハードウェアにおいてエラーが発生した場合に、エラーが発生した際の第2の計時情報と、発生したエラーのエラー内容とを前記第2の保持部に保持させる第2のエラー処理部を有することを特徴とする請求項1記載の情報処理装置。 - システム制御装置に接続された半導体装置であって、
計時情報を保持することにより、計時を行う計時部と、
前記計時部が保持する前記計時情報が、補正されたことを表すフラグを保持する保持部と、
前記システム制御装置が、前記フラグを更新した場合、又は、前記半導体装置に隣接する半導体装置から初期化命令を受信した場合に、前記計時部に保持された前記計時情報を初期化する初期化制御部と、
前記初期化制御部が、前記計時部に保持された前記計時情報を初期化した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、初期化命令を送信する初期化命令送信部と、
前記半導体装置に隣接する半導体装置によって送信された前記初期化命令を受信する初期化命令受信部と、
前記初期化制御部が、前記計時部に保持された前記計時情報を初期化した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、補正計時情報要求を送信する補正計時情報要求送信部と、
前記初期化命令送信部が、前記半導体装置に隣接する半導体装置に対して、初期化命令を送信した後に、前記半導体装置に隣接する半導体装置によって送信された補正計時情報要求を受信する補正計時情報要求受信部と、
前記補正計時情報要求受信部が、前記半導体装置に隣接する半導体装置から補正計時情報要求を受信した場合に、前記初期化制御部からの指示により、前記半導体装置に隣接する半導体装置に対して、補正計時情報を送信する補正計時情報送信部と、
前記半導体装置に隣接する半導体装置によって送信された前記補正計時情報を受信する補正計時情報受信部と、
前記補正計時情報受信部が受信した補正計時情報を、前記計時情報に加算して前記計時部に保持させるとともに、前記フラグを更新する補正制御部を有することを特徴とする半導体装置。 - 互いに接続された第1及び第2の半導体装置と、前記第1及び第2の半導体装置に接続されたシステム制御装置を有する情報処理装置の制御方法において、
第1の計時情報を保持することにより計時を行うステップと、
前記第1の計時情報が、補正されたことを表す第1のフラグを第1の保持部に保持するステップと、
前記システム制御装置が、前記第1のフラグを更新した場合に、前記第1の計時情報を初期化するステップと、
前記第1の計時情報を初期化した場合に、前記第2の半導体装置に対して、初期化命令を送信するステップと、
前記第2の半導体装置に対して、初期化命令を送信した後に、前記第2の半導体装置によって送信された補正計時情報要求を受信するステップと、
前記第2の半導体装置によって送信された補正計時情報要求を受信した場合に、前記第2の半導体装置に対して、補正計時情報を送信するステップと、
第2の計時情報を保持することにより計時を行うステップと、
前記第2の計時情報が、補正されたことを表す第2のフラグを保持する第2の保持部と、
前記第1の半導体装置によって送信された前記初期化命令を受信するステップと、
前記第1の半導体装置によって送信された前記初期化命令を受信した場合に、前記第2の計時情報を初期化するステップと、
前記第2の計時情報を初期化した場合に、前記第1の半導体装置に対して、補正計時情報要求を送信するステップと、
前記第1の半導体装置によって送信された前記補正計時情報を受信するステップと、
前記第1の半導体装置によって送信された補正計時情報を、前記第2の計時情報に加算して前記第2の計時情報を更新するとともに、前記第2のフラグを更新するステップを有することを特徴とする制御方法。
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