WO2009125459A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor
semiconductor device
insulating
thin film
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中澤淳
木村知洋
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device applied to, for example, an active matrix type liquid crystal display device and the like, and a manufacturing method thereof.
  • thin film transistors are formed in a plurality of pixel regions arranged in a matrix on an insulating substrate such as a glass substrate.
  • this thin film transistor As a method for forming this thin film transistor, first, an insulating film such as a silicon oxide film or a silicon nitride film is formed on an insulating substrate, an amorphous silicon layer is formed thereon, and then polysilicon is irradiated by laser light irradiation. Crystallize into a layer. Next, the polysilicon layer is etched into a plurality of island-shaped patterns constituting a matrix. A thin film transistor is formed by further performing a predetermined process on the polysilicon layer patterned in the island shape in this way.
  • an insulating film such as a silicon oxide film or a silicon nitride film is formed on an insulating substrate, an amorphous silicon layer is formed thereon, and then polysilicon is irradiated by laser light irradiation. Crystallize into a layer.
  • the polysilicon layer is etched into a plurality of island-shaped patterns constituting a matrix.
  • a thin film transistor is formed by further
  • Patent Document 1 discloses a step of forming a light shielding layer and a buffer film on a part of a substrate and forming an amorphous silicon layer on the entire surface of the buffer film, and a laser for the amorphous silicon layer.
  • a method for manufacturing a semiconductor device comprising: a step of performing annealing to form a polysilicon layer; and a step of patterning the polysilicon layer so as to have a pattern substantially matching the pattern of the light shielding layer. ing. JP 2007-201076 A
  • FIG. 18 is a schematic plan view of an active matrix substrate 100 including thin film transistors 117 and 118 used for a general active matrix display device.
  • the active matrix substrate 100 includes thin film transistors 117 and 118 on an insulating substrate 111, respectively.
  • the thin film transistors 117 and 118 each include a patterned silicon layer 114.
  • gate electrodes 119 and 120, drain electrodes 121 and 123, and source electrodes 122 and 124 that are electrically connected to the silicon layer 114 through contact holes 125 to 128, respectively, are formed. Yes.
  • the patterning of the silicon layer 114 is performed by photolithography or the like.
  • a silicon layer residue 114 ′ is generated between the adjacent silicon layers 114. is there.
  • a leak failure occurs between the thin film transistors 117 and 118.
  • a light shielding layer is provided below the thin film transistors 117 and 118.
  • the present invention has been made in view of such various points, and an object of the present invention is to provide a semiconductor device capable of accurately patterning a semiconductor layer without using photolithography and a method for manufacturing the same. That is.
  • a semiconductor device is formed on an insulating substrate, a step layer provided on the insulating substrate and having an end portion with an inclination angle of 60 ° or more, and the insulating substrate and the step layer.
  • An insulating layer provided so as to rise on the step layer, a first semiconductor layer provided adjacent to the rising insulating layer, and the same material as the first semiconductor layer, and in an island shape on the rising insulating layer And a formed second semiconductor layer.
  • the insulating layer may have a thickness of 20 nm or more and 200 nm or less.
  • the step layer may be a light shielding layer.
  • the thickness of the light shielding layer may be 50 nm or more.
  • a semiconductor device includes an insulating substrate, a base coat layer provided on the insulating substrate, a step layer provided on the base coat layer and having an end with an inclination angle of 60 ° or more, and a base coat layer A first semiconductor layer provided on an adjacent portion of the step layer, and a second semiconductor layer made of the same material as the first semiconductor layer and formed in an island shape on the step layer; It is provided with.
  • At least two first semiconductor layers are provided and arranged adjacent to each other, and each of them constitutes an active layer of a thin film transistor, and the second semiconductor layer is adjacent to each other. It may be provided between the first semiconductor layers.
  • the second semiconductor layer may constitute an active layer of a thin film transistor.
  • a method of manufacturing a semiconductor device includes a step layer forming step of forming a step layer having an end portion having an inclination angle of 60 ° or more on an insulating substrate, and forming the step layer on the insulating substrate and the step layer.
  • An insulating layer forming step for forming an insulating layer so as to rise on the step layer a semiconductor layer forming step for forming a semiconductor layer on the insulating substrate and the insulating layer formed on the step layer, and a laser beam on the semiconductor layer To crystallize the semiconductor layer and form a step break at a portion corresponding to the end of the stepped layer of the semiconductor layer, thereby forming a first semiconductor layer adjacent to the raised insulating layer, thereby raising the raised insulation.
  • a step forming step of forming an island-shaped second semiconductor layer on the layer is
  • the insulating layer may be formed to a thickness of 20 nm or more and 200 nm or less in the insulating layer forming step.
  • the step layer may be a light shielding layer.
  • the thickness of the light shielding layer may be 50 nm or more.
  • a method of manufacturing a semiconductor device includes a step layer forming step of forming a step layer having an end portion having an inclination angle of 60 ° or more on a base coat layer of an insulating substrate having a base coat layer formed on a surface thereof.
  • a step forming step of forming a first semiconductor layer in an adjacent portion of the step layer by forming a step in a portion corresponding to an end portion of the step layer and forming an island-shaped second semiconductor layer on the step layer And.
  • a thin film transistor may be formed using the first semiconductor layer formed in the step forming step as an active layer.
  • a thin film transistor may be formed using the second semiconductor layer formed in the step-breaking formation step as an active layer.
  • the present invention it is possible to provide a semiconductor device capable of patterning a semiconductor layer with high accuracy without using photolithography and a method for manufacturing the same.
  • FIG. 3 is a plan view of an active matrix substrate of the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line I-I ′ of FIG. 1. It is sectional drawing of the insulating board
  • FIG. 6 is a cross-sectional view of a semiconductor device according to another embodiment of the first embodiment. It is sectional drawing of the insulating layer and silicon thin film which were formed on the light shielding layer whose inclination
  • FIG. 6 is a plan view of an active matrix substrate of a semiconductor device according to Embodiment 2.
  • FIG. 8 is a cross-sectional view taken along the line II-II ′ of FIG. 7. It is sectional drawing of the insulating board
  • FIG. 10 is a cross-sectional view of the insulating substrate in a state where the silicon thin film of FIG. 9 is crystallized to generate a step break.
  • FIG. 10 is a plan view of a silicon thin film in which a mask is provided in a gate electrode formation region in a manufacturing process of an N channel type polycrystalline silicon thin film transistor.
  • FIG. 10 is a plan view of a silicon thin film in which a mask is provided on a gate electrode formation region and an island-shaped first semiconductor layer in a manufacturing process of a P-channel type polycrystalline silicon thin film transistor.
  • FIG. 5 is a plan view of a silicon thin film in which a mask is provided on a gate electrode formation region and a first semiconductor layer formed in an island shape in a manufacturing process of an N channel type polycrystalline silicon thin film transistor.
  • FIG. 6 is a plan view of a silicon thin film in which a mask is provided in a gate electrode formation region in a manufacturing process of a P-channel type polycrystalline silicon thin film transistor. It is a top view of an N channel type polycrystalline silicon thin film transistor. It is a top view of a P channel type polycrystalline silicon thin film transistor. It is sectional drawing of the semiconductor device which concerns on the other form of Embodiment 2.
  • FIG. It is a top view of the active matrix substrate of the conventional semiconductor device.
  • FIG. 1 is a schematic plan view of an active matrix substrate of a semiconductor device 10 according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II ′ of FIG.
  • the semiconductor device 10 includes an active matrix substrate shown in FIGS.
  • the active matrix substrate includes an insulating substrate 11 such as a glass substrate.
  • a step layer 12 is formed so as to extend between the first semiconductor layers 14 in each pixel region arranged in a matrix.
  • the constituent material of the step layer 12 is not particularly limited, and a light shielding layer may be used by using a light shielding material.
  • a specific constituent material of the step layer 12 for example, a high melting point metal material such as tungsten, tantalum or molybdenum, or a material excellent in workability such as SiN or SiO 2 is preferable.
  • the inclination angle A at both ends of the step layer 12 is formed to be about 90 °.
  • both end portions of the step layer 12 may be formed so that the inclination angle A is 60 ° or more.
  • both end portions of the step layer 12 may be larger than 90 °. That is, both end portions of the step layer 12 may be formed in a reverse taper shape.
  • An insulating layer 13 is formed on the insulating substrate 11 and the step layer 12.
  • the insulating layer 13 has a thickness of 20 nm or more and 200 nm or less, and is provided so as to rise on the step layer 12.
  • the insulating layer 13 is composed of, for example, a SiO 2 layer, a SiNO layer, or the like, and functions as an insulating member when the step layer 12 is formed of a conductive material, and includes an insulating substrate such as glass and a semiconductor layer of a thin film transistor. And a function as a base coat in between. Thin film transistors 17 and 18 are formed on the insulating layer 13.
  • the thin film transistors 17 and 18 function as switching elements in each pixel region, and include a first semiconductor layer 14 having an active layer, and gate electrodes 19 and 20 formed on the first semiconductor layer 14 via a gate insulating film 15. And.
  • the active layer includes a channel region and source and drain regions provided on both sides of the channel region.
  • the first semiconductor layer 14 is made of polycrystalline silicon and is provided adjacent to the insulating layer 13 that rises on the step layer 12.
  • the first semiconductor layers 14 are arranged adjacent to each other, and each constitutes an active layer of the thin film transistors 17 and 18.
  • a second semiconductor layer 14 ′ formed in an island shape is provided on the raised portion of the insulating layer 13 between the adjacent first semiconductor layers 14.
  • the second semiconductor layer 14 ' is made of the same material as the first semiconductor layer 14, that is, polycrystalline silicon.
  • An interlayer insulating film 16 is formed on the thin film transistors 17 and 18.
  • Contact holes 25 to 28 are formed in the interlayer insulating film 16 and the gate insulating film 15 so as to reach the source and drain regions of the active layers of the thin film transistors 17 and 18, respectively.
  • the contact holes 25 and 27 reaching the source region of the active layer and the contact holes 26 and 28 reaching the drain region are filled with a conductive material, and constitute source electrodes 21 and 23 and drain electrodes 22 and 24, respectively. ing.
  • the semiconductor device 10 includes the active matrix substrate having the above-described configuration, and further includes a display medium layer, and configures a display device such as a liquid crystal display device or an organic / inorganic EL display device.
  • an insulating substrate 11 such as a glass substrate is prepared, and a light shielding material made of a high melting point metal such as Mo is laminated on the insulating substrate 11.
  • the step layer 12 having an end portion having a thickness of, for example, 50 nm or more and an inclination angle A of 90 ° is formed by etching the light shielding material so as to extend between the regions corresponding to the thin film transistors 17 and 18.
  • an insulating layer 13 having a thickness of 20 nm or more and 200 nm or less is formed on the insulating substrate 11 and the step layer 12. At this time, the insulating layer 13 is formed on the step layer 12 so as to be higher than other portions.
  • an amorphous silicon thin film 29 is formed on the insulating layer 13 formed on the insulating substrate 11 and the step layer 12.
  • the laser crystallization apparatus includes, for example, a pulse laser oscillator, a reflecting mirror, an optical system, a processing stage, a system control unit, and the like.
  • the laser light used here is, for example, excimer laser light having a wavelength of 400 nm or less, and is irradiated so that the energy density on the surface of the polycrystalline semiconductor layer is in the range of 200 mJ / cm 2 to 450 mJ / cm 2 .
  • XeCl excimer laser light with a wavelength of 308 nm, KrF excimer laser light with a wavelength of 248 nm, or the like is preferable.
  • the second harmonic of the Nd: YAG laser, the second harmonic of the Nd: YVO 4 laser, the second harmonic of the Nd: YLF laser, the second harmonic of the Nd: glass laser, and the second harmonic of the Yb: YAG laser It may include at least one selected from the group consisting of harmonic, Yb: second harmonic of glass laser, Ar ion laser, second harmonic of Ti: sapphire laser, and Dye laser.
  • the insulating substrate 11 on which the amorphous silicon thin film 29 is formed is placed on the processing stage of the laser crystallization apparatus, and a signal is transmitted from the system control unit. By doing so, pulse laser light is oscillated from the laser light source of the pulse laser oscillator.
  • the oscillated pulsed laser light is reflected by the reflecting mirror and travels toward the optical system, is shaped into laser light by the optical system, and is irradiated onto the amorphous silicon thin film 29.
  • the system control unit moves the processing stage in the plane direction, so that the amorphous silicon thin film 29 is sequentially moved from one end to the other end. Crystallize. Thereby, the amorphous silicon thin film 29 is polycrystallized.
  • the amorphous silicon thin film 29 formed on the insulating layer 13 rising on the step layer 12 also rises at the portion, the amorphous silicon thin film 29 is moved from one end to the other end by the laser beam.
  • a step is formed at a portion corresponding to the end of the step layer 12 of the amorphous silicon thin film 29. Due to the occurrence of this step breakage, a polycrystallized first semiconductor layer 14 is formed adjacent to the raised insulating layer 13, and the island-like polycrystallized first semiconductor layer 14 is formed on the raised insulating layer 13 as shown in FIG. Two semiconductor layers 14 'are formed.
  • the laser beam may be irradiated again to the site once irradiated with the laser beam. According to this, disconnection of the semiconductor layer can be generated more favorably.
  • pattern formation of the polycrystalline first semiconductor layer 14 generated in the adjacent portion of the rising insulating layer 13 is performed by photolithography or the like.
  • the laser crystallization process described above may be performed before or after the pattern formation of the first semiconductor layer 14, and the same result can be obtained by either method.
  • thin film transistors 17 and 18 are formed using the first semiconductor layer 14 as an active layer.
  • the gate insulating film 15 is laminated on the insulating layer 13 so as to cover the first semiconductor layer 14 and the second semiconductor layer 14 ′.
  • a mask is formed in a portion corresponding to the channel region formation planned position on the first semiconductor layer 14, and an impurity element is ion-implanted, so that the channel region and the low concentration impurity regions on both sides thereof are formed in the first semiconductor layer 14.
  • An active layer composed of (source region and drain region) is formed.
  • gate electrodes 19 and 20 are formed on the channel region of the first semiconductor layer 14 by photolithography as shown in FIG.
  • the source of the first semiconductor layer 14 penetrates the interlayer insulating film 16 and the gate insulating film 15 from above the interlayer insulating film 16.
  • Contact holes 25 to 28 are formed so as to reach the region and the drain region.
  • the contact holes 25 to 28 are filled with a conductive material, and source electrodes 21 and 23 and drain electrodes 22 and 24 are formed.
  • the semiconductor device 10 such as a display device is completed by, for example, providing a counter substrate on the active matrix substrate formed in this way via a display medium layer.
  • Embodiment 1 of the present invention in an active matrix substrate in which pixel regions are arranged in a matrix, an edge having an inclination angle A of 60 ° or more is extended in advance so as to extend between the formation regions of the thin film transistors 17 and 18 in adjacent pixel regions.
  • a step layer 12 having a portion is formed.
  • an insulating layer 13 is provided so as to rise on the step layer 12, and after forming an amorphous silicon thin film 29 on the insulating layer 13, the silicon thin film is crystallized by laser light irradiation. For this reason, a step breakage occurs at a site where the coverage of the silicon thin film is lowered due to the large inclination angle A.
  • the thickness of the insulating layer 13 is 20 nm or more, good insulating properties are obtained. Furthermore, since the thickness of the insulating layer 13 is 200 nm or less, the angle of the end portion of the step layer 12 is well reflected and step breakage is likely to occur.
  • the configuration in which the step layer is provided between the thin film transistors of the semiconductor device and the step breakage is generated by the laser crystallization process as described above is not limited to the above-described configuration, and for example, the configuration illustrated in FIG. Good. That is, the semiconductor device 30 of FIG. 5 is different from the semiconductor device 10 having the configuration shown in FIG. 2 in that the second semiconductor layer 14 ′ is formed directly on the step layer 33.
  • the same components as those shown in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted.
  • base coat layers 31 and 32 are formed on an insulating substrate 11 such as a glass substrate.
  • the base coat layers 31 and 32 can be formed of, for example, SiN or SiO 2 .
  • the base coat layer may not be composed of two layers, and may be composed of one layer or three or more layers.
  • a step layer 33 made of, for example, SiN or SiO 2 is formed on the base coat layer 32.
  • the step layer 33 may be formed by etching or the like in which a member different from the base coat layer 32 is newly laminated. Alternatively, only the upper part of the base coat layer 32 may be etched. In this case, the base coat layer 32 and the step layer 33 are integrally formed. Further, the step layer 33 is formed so as to extend between adjacent thin film transistors 17 and 18 of the semiconductor device 30 and to have an end portion having an inclination angle A of 60 ° or more.
  • the silicon thin film is crystallized by laser light irradiation, and the coverage of the silicon thin film corresponding to the edge of the step layer 33 is lowered. A break is generated at the part that is running.
  • a residue of a continuous semiconductor layer is generated between the adjacent thin film transistors 17 and 18 between the semiconductor layers 14 constituting them. It can suppress favorably without using. For this reason, it can suppress effectively that the thin film transistor 17 and 18 is electrically connected by the residue of the semiconductor layer which continues, and leak defect generate
  • Example 2 An evaluation test was conducted to examine the step breakage in the relationship between the inclination angle A at the end of the step layer and the film thickness of the insulating layer between the step layer and the silicon thin film.
  • the same process as the laser beam irradiation in the method for manufacturing the semiconductor device 10 shown in the first embodiment was performed. That is, nine kinds of step layers having different inclination angles A of 10 to 90 ° at the end portions are formed on the insulating substrate, and insulating layers having different film thicknesses of 20 to 100 nm are formed thereon. did. Further, an amorphous silicon thin film was formed on the insulating layer, and crystallization treatment was performed by laser light irradiation. Table 1 shows the results. In Table 1, ⁇ indicates that no breakage occurred. ⁇ indicates that a part of the step has occurred. X indicates that a complete disconnection occurred, a residue was generated, and the silicon layer did not continue.
  • the step breakage is not completely generated, and a residue or the like remains. As shown in FIG. 6, this is formed on the insulating layer 63 with respect to the insulating layer 63 formed so as to rise on the step layer 62 when the inclination angle B of the end portion of the step layer 62 is less than 60 °. This is because the covering property of the silicon thin film 64 is increased, and it is difficult for the inclined portion 65 to be disconnected.
  • FIG. 7 is a schematic plan view of an active matrix substrate of the semiconductor device 40 according to the second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view taken along the line II-II ′ of FIG.
  • the semiconductor device 40 includes an active matrix substrate shown in FIGS.
  • the active matrix substrate includes an insulating substrate 71 such as a glass substrate.
  • a step layer 42 corresponding to the second semiconductor layer 54 formed in each pixel region arranged in a matrix is formed.
  • the step layer 42 is formed so that the inclination angle A at both ends thereof is about 90 °.
  • both end portions of the step layer 42 may be formed with an inclination angle A of 60 ° or more.
  • both end portions of the step layer 42 may be larger than 90 °. That is, both end portions of the step layer 42 may be formed in a reverse taper shape.
  • the step layer 42 is formed of a light shielding material made of a refractory metal such as Mo, for example. That is, the step layer 42 constitutes a light shielding layer of the thin film transistors 57 and 58 of the semiconductor device 40 provided above.
  • the step layer 42 may be formed of a material that does not have light shielding properties.
  • the step layer 42 is preferably formed of an insulating layer.
  • An insulating layer 73 is formed on the insulating substrate 71 and the step layer 42.
  • the insulating layer 73 has a thickness of 20 nm or more and 200 nm or less, and is provided so as to rise on the step layer 42.
  • Thin film transistors 57 and 58 are formed on the insulating layer 73.
  • the thin film transistors 57 and 58 function as switching elements in the respective pixel regions, and are formed on the second semiconductor layer 54 via the gate insulating film 75 on the second semiconductor layer 54 made of polycrystalline silicon having an active layer.
  • Gate electrodes 79 and 80 are provided.
  • the second semiconductor layer 54 is formed in an island shape on the insulating layer 73 that rises on the step layer 42.
  • the active layer includes a channel region and source and drain regions provided on both sides of the channel region.
  • the first semiconductor layer 54 ′ is provided adjacent to the insulating layer 73 that rises on the step layer 42.
  • the first semiconductor layer 54 ' is made of the same material as the second semiconductor layer 54, that is, polycrystalline silicon.
  • An interlayer insulating film 76 is formed on the thin film transistors 57 and 58.
  • Contact holes 85 to 88 are formed in the interlayer insulating film 76 and the gate insulating film 75 so as to reach the source and drain regions of the active layers of the thin film transistors 57 and 58, respectively.
  • the contact holes 85 and 87 reaching the source region of the active layer and the contact holes 86 and 88 reaching the drain region are filled with a conductive material, and constitute source electrodes 81 and 83 and drain electrodes 82 and 84, respectively. ing.
  • the semiconductor device 40 preferably includes a mechanism for fixing the potential of the step layer 42 to a predetermined value when the step layer 42 is formed of a conductive layer.
  • the semiconductor device 40 includes a grounding mechanism that electrically grounds the step layer 42. It is also possible to connect to a voltage supply source that maintains the potential of the step layer 42 at a predetermined value.
  • the semiconductor device 40 includes the active matrix substrate having the above-described configuration, and further includes a display medium layer and the like, and constitutes a display device such as a liquid crystal display device or an organic / inorganic EL display device. .
  • an insulating substrate 71 such as a glass substrate is prepared, and after a light shielding material made of a high melting point metal such as Mo is laminated on the insulating substrate 71, a thickness of the thin film transistors 57 and 58 corresponding regions is etched.
  • the step layer 42 having an end portion of 50 nm or more and an inclination angle A of 90 ° is formed.
  • the step layer 42 may be formed of an insulating layer instead of the refractory metal.
  • an insulating layer 73 having a thickness of 20 nm or more and 200 nm or less is formed on the insulating substrate 71 and the step layer 42. At this time, the insulating layer 73 is formed on the step layer 42 so as to be higher than other portions.
  • an amorphous silicon thin film 89 is formed on the insulating layer 73 formed on the insulating substrate 71 and the step layer 42 as shown in FIG.
  • the amorphous silicon thin film 89 is subjected to a laser crystallization process.
  • a laser crystallization apparatus similar to that used in Embodiment 1 is used for the laser crystallization process.
  • the laser crystallization process first, an insulating substrate 71 on which an amorphous silicon thin film 89 is formed is placed on a processing stage of a laser crystallization apparatus, and a signal is transmitted from a system control unit, whereby a laser light source of a pulse laser oscillator is obtained. Oscillates a pulse laser beam.
  • the oscillated pulsed laser light is reflected by the reflecting mirror and travels to the optical system, is shaped into laser light by the optical system, and is irradiated onto the amorphous silicon thin film 89.
  • the system control unit moves the processing stage in the plane direction, so that the amorphous silicon thin film 89 is sequentially moved from one end to the other end. Crystallize. Thereby, the amorphous silicon thin film 89 is polycrystallized.
  • the amorphous silicon thin film 89 formed on the insulating layer 73 rising on the step layer 42 also rises in the portion, the amorphous silicon thin film 89 is moved from one end to the other end by the laser beam.
  • a step break is formed at a portion corresponding to the end portion of the step layer 42 of the amorphous silicon thin film 89. Due to the occurrence of this disconnection, a polycrystalline first semiconductor layer 54 ′ is formed adjacent to the rising insulating layer 73, and an island-like second semiconductor layer 54 is formed on the rising insulating layer 73.
  • the laser beam may be irradiated again to the site once irradiated with the laser beam. According to this, disconnection of the semiconductor layer can be generated more favorably.
  • thin film transistors 57 and 58 are formed using the second semiconductor layer 54 formed by causing the step break as an active layer.
  • a gate insulating film 75 is laminated on the insulating layer 73 so as to cover the first semiconductor layer 54 ′ and the second semiconductor layer 54.
  • a mask is formed in a portion corresponding to the channel region formation planned position on the second semiconductor layer 54, and an impurity element is ion-implanted to form the channel region and the low concentration impurity regions on both sides thereof in the second semiconductor layer 54.
  • An active layer composed of (source region and drain region) is formed.
  • gate electrodes 79 and 80 are patterned on the channel region of the second semiconductor layer 54 by photolithography.
  • the interlayer insulating film 76 and the gate insulating film 75 are penetrated from above the interlayer insulating film 76 to the source of the second semiconductor layer 54.
  • Contact holes 85 to 88 are formed so as to reach the region and the drain region.
  • the contact holes 85 to 88 are filled with a conductive material, and source electrodes 81 and 83 and drain electrodes 82 and 84 are formed.
  • the semiconductor device 40 such as a display device is completed by, for example, providing a counter substrate on the active matrix substrate formed in this way via a display medium layer.
  • the stepped layer 42 having the inclination angle A of both ends provided below is 60 ° or more is used for the patterning of the second semiconductor layer 54, in the process of forming the thin film transistors 57 and 58, The mask area can be reduced favorably.
  • This principle will be described in detail with reference to, for example, the case where an N channel type polycrystalline silicon thin film transistor is formed on one of the adjacent second semiconductor layers 54 and a P channel type polycrystalline silicon thin film transistor is formed on the other.
  • the manufacturing process of the N channel type polycrystalline silicon thin film transistor is shown in FIGS. 11, 13 and 15, and the manufacturing process of the P channel type polycrystalline silicon thin film transistor is shown in FIGS.
  • the amorphous silicon thin film in which the stepped layer 42 having an inclination angle A of 60 ° or more at both ends is provided below is crystallized by irradiating with laser light as described above. It is patterned by generating.
  • a mask 90 is formed in the gate electrode formation region as shown in FIG.
  • a mask 91 is formed on the gate electrode formation region and the second semiconductor layer 54 formed in an island shape. Has been. Since the mask 91 is provided on the second semiconductor layer 54 patterned with high accuracy, it is not necessary to form a mask larger than a necessary region with a margin.
  • an N channel impurity is implanted into the second semiconductor layer 54 to form an active layer of an N channel type polycrystalline silicon thin film transistor, and the masks 90 and 91 in FIGS. 11 and 12 are removed.
  • a mask 92 as shown in FIG. 13 is formed on the second semiconductor layer 54 where the N-channel type polycrystalline silicon thin film transistor is formed and in the gate electrode formation region, thereby forming a P-channel type polycrystalline silicon thin film transistor.
  • a mask 93 is formed in the gate electrode formation region. In this state, P channel impurities are implanted to form an active layer of a P channel type polycrystalline silicon thin film transistor. Also at this time, since the mask 92 formed in FIG. 13 is provided on the second semiconductor layer 54 patterned with high precision, it is not necessary to form a mask larger than a necessary region with a margin.
  • the masks 92 and 93 in FIGS. 13 and 14 are respectively removed, and gate electrodes 79 and 80 are formed, whereby the N-channel polycrystalline silicon thin film transistor shown in FIG. 15 and the P-channel type thin film transistor shown in FIG. A polycrystalline silicon thin film transistor is manufactured.
  • the first semiconductor layer 54 ′ is formed in the adjacent portion of the insulating layer 73 that rises on the stepped layer 42 by the step-off process using the laser light, and the first semiconductor layer 54 ′ is located in the transmissive portion of the panel. If so, the thin film transistors 57 and 58 may be removed by photolithography, etching, or the like in the formation process.
  • the insulating layer 73 is provided so as to rise on the stepped layer 42 having the end with the inclination angle A of 60 ° or more, and the amorphous silicon thin film is formed on the insulating layer 73. Thereafter, since the silicon thin film is crystallized by laser light irradiation, the inclination angle A increases, and a step breakage occurs at a site where the coverage of the silicon thin film is reduced. Thereby, the patterning of the silicon thin film can be accurately performed without using photolithography or the like. Further, since the crystallization and patterning of the silicon thin film can be performed at the same time, the manufacturing efficiency is improved.
  • the thickness of the insulating layer 73 is 20 nm or more, good insulating properties are obtained. Furthermore, since the thickness of the insulating layer 73 is 200 nm or less, the angle of the end portion of the stepped layer 42 is reflected well, and step breakage is likely to occur.
  • the step layer (light-shielding layer) 42 provided below the second semiconductor layer 54 is 50 nm or more, the step layer (light-shielding layer) 42 favorably transmits light to the thin film transistors 57 and 58. Block it. For this reason, the deterioration of the device quality of the semiconductor device 40 can be suppressed satisfactorily.
  • the silicon thin film is patterned with high precision, so that the lower step layer (light shielding layer) 42 is more than necessary. It is not necessary to provide a large size, and the aperture ratio of the semiconductor device 40 becomes good.
  • the mask region of the semiconductor layer is improved in the formation process of the thin film transistors 57 and 58. Can be reduced.
  • the structure in which the step layer is provided below the active layer of the thin film transistor of the semiconductor device and the step breakage is generated by the laser crystallization process as described above is not limited to the above, but for example, as illustrated in FIG. It may be a configuration.
  • the semiconductor device 70 of FIG. 17 differs from the semiconductor device 40 having the configuration shown in FIG. 8 in that the second semiconductor layer 54 is formed directly on the step layer 96.
  • the same components as those shown in FIG. 8 are denoted by the same reference numerals, and the description thereof is omitted.
  • base coat layers 94 and 95 are formed on an insulating substrate 71 such as a glass substrate.
  • the base coat layers 94 and 95 can be formed of, for example, SiN or SiO 2 .
  • the base coat layer may not be composed of two layers, and may be composed of one layer or three or more layers.
  • a step layer 96 made of, for example, SiN or SiO 2 is formed on the base coat layer 95.
  • the step layer 96 may be formed by etching or the like in which a member different from the base coat layer 95 is newly laminated. Alternatively, only the upper part of the base coat layer 95 may be etched. In this case, the base coat layer 95 and the step layer 96 are integrally formed. Further, the step layer 96 is formed so as to extend between the adjacent thin film transistors 57 and 58 and to have an inclination angle of both ends of 60 ° or more.
  • the silicon thin film is crystallized by laser light irradiation, and the coverage of the silicon thin film corresponding to the edge of the step layer 96 is lowered. A break is generated at the part that is running.
  • the thin film transistors 57 and 58 are formed by using the second semiconductor layer 54 formed by generating a step break as an active layer.
  • the first semiconductor layer 54 ′ is formed in the adjacent portion of the step layer 96 by the step-off process using the laser light. If the first semiconductor layer 54 ′ is located in the transmissive portion of the panel, The thin film transistors 57 and 58 may be removed by photolithography, etching, or the like in the formation process.
  • the present invention is useful for a semiconductor device applied to, for example, an active matrix liquid crystal display device and a manufacturing method thereof.

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Abstract

　半導体装置は、絶縁性基板と、絶縁性基板上に設けられた傾斜角が６０°以上の端部を備えた段差層と、絶縁性基板及び段差層上に形成されると共に、段差層上では盛り上がるように設けられた絶縁層と、盛り上がる絶縁層の隣接部に設けられた第１半導体層と、第１半導体層と同一の材料で構成され、盛り上がる絶縁層上においてアイランド状に形成された第２半導体層と、を備える。

Description

半導体装置及びその製造方法
　本発明は、例えばアクティブマトリクス型の液晶表示装置等に適用される半導体装置、及びその製造方法に関する。
　一般に、アクティブマトリクス型の表示装置では、ガラス基板等の絶縁性基板上にマトリクス状に配置された複数の画素領域に、それぞれ薄膜トランジスタが形成されている。
　この薄膜トランジスタの形成方法としては、まず、絶縁性基板上に、例えば、シリコン酸化膜又はシリコン窒化膜等の絶縁膜を形成し、その上にアモルファスシリコン層を形成後、レーザ光の照射によってポリシリコン層に結晶化させる。次に、上記ポリシリコン層を、マトリクスを構成する複数のアイランド状のパターンにエッチングする。そして、このようにアイランド状にパターニングされたポリシリコン層に、さらに所定の処理を施すことにより、薄膜トランジスタを形成している。
　また、薄膜トランジスタの形成方法として、特許文献１には、基板の一部上に遮光層及びバッファ膜を形成し、バッファ膜の全面にアモルファスシリコン層を形成する工程と、アモルファスシリコン層に対してレーザーアニールを行い、ポリシリコン層を形成する工程と、ポリシリコン層を、遮光層のパターンと実質的に一致するパターンを有するようにパターニングする工程と、を備えた半導体装置の製造方法が、開示されている。
特開２００７－２０１０７６号公報
　しかしながら、薄膜トランジスタを形成する際のシリコン層のパターニングには、種々の問題がある。
　図１８は、一般的なアクティブマトリクス型の表示装置に用いる薄膜トランジスタ１１７，１１８を備えたアクティブマトリクス基板１００の平面概略図を示す。アクティブマトリクス基板１００は、絶縁性基板１１１上に薄膜トランジスタ１１７，１１８をそれぞれ備えている。薄膜トランジスタ１１７，１１８は、それぞれパターニングされたシリコン層１１４を備えている。シリコン層１１４上には、それぞれゲート電極１１９，１２０及び、コンタクトホール１２５～１２８を通ってシリコン層１１４に電気的に接続されるドレイン電極１２１，１２３、及び、ソース電極１２２，１２４が形成されている。
　ここで、一般的に、シリコン層１１４のパターニングは、フォトリソグラフィー等によって行われるが、フォトリソグラフィー等によってパターニングした後に、隣接するシリコン層１１４間でシリコン層の残渣１１４’が生じてしまう可能性がある。そのような場合は、各薄膜トランジスタ１１７，１１８間でリーク不良が発生するという問題がある。
　また、薄膜トランジスタ１１７，１１８の下層に遮光層を設ける場合があるが、薄膜トランジスタ１１７，１１８のシリコン層１１４を所望の位置に精度良く収まるようにパターニングすることは困難である。このため、ある程度の位置ずれを見込んで、当該遮光層を本来必要であるシリコン層の大きさ以上に大きく設けなければならず、表示装置の開口率が低くなるという問題がある。
　本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、フォトリソグラフィーを利用せずに半導体層のパターニングを精度良く行うことができる半導体装置及びその製造方法を提供することである。
　本発明に係る半導体装置は、絶縁性基板と、絶縁性基板上に設けられた傾斜角が６０°以上の端部を備えた段差層と、絶縁性基板及び段差層上に形成されると共に、段差層上では盛り上がるように設けられた絶縁層と、盛り上がる絶縁層の隣接部に設けられた第１半導体層と、第１半導体層と同一の材料で構成され、盛り上がる絶縁層上においてアイランド状に形成された第２半導体層と、を備えたことを特徴とする。
　また、本発明に係る半導体装置は、絶縁層の厚さが２０ｎｍ以上且つ２００ｎｍ以下であってもよい。
　さらに、本発明に係る半導体装置は、段差層が遮光層であってもよい。
　また、本発明に係る半導体装置は、遮光層の厚さが５０ｎｍ以上であってもよい。
　本発明に係る半導体装置は、絶縁性基板と、絶縁性基板上に設けられたベースコート層と、ベースコート層上に設けられた傾斜角が６０°以上の端部を備えた段差層と、ベースコート層上であって、且つ、段差層の隣接部に設けられた第１半導体層と、第１半導体層と同一の材料で構成され、段差層上においてアイランド状に形成された第２半導体層と、を備えたことを特徴とする。
　また、本発明に係る半導体装置は、第１半導体層が、少なくとも２つ設けられ且つ互いに隣接するように配置されていると共に、各々が薄膜トランジスタのアクティブ層を構成し、第２半導体層は、隣接する第１半導体層間に設けられていてもよい。
　さらに、本発明に係る半導体装置は、第２半導体層が、薄膜トランジスタのアクティブ層を構成してもよい。
　本発明に係る半導体装置の製造方法は、絶縁性基板上に傾斜角が６０°以上の端部を備えた段差層を形成する段差層形成ステップと、絶縁性基板及び段差層上に形成すると共に、段差層上では盛り上がるように、絶縁層を形成する絶縁層形成ステップと、絶縁性基板及び段差層上に形成した絶縁層上に半導体層を形成する半導体層形成ステップと、半導体層にレーザ光を照射して、半導体層を結晶化させると共に半導体層の段差層の端部に対応する部位に段切れを形成することにより、盛り上がる絶縁層の隣接部に第１半導体層を形成し、盛り上がる絶縁層上にアイランド状の第２半導体層を形成する段切れ形成ステップと、を備えたことを特徴とする。
　また、本発明に係る半導体装置の製造方法は、絶縁層形成ステップで、絶縁層の厚さを２０ｎｍ以上且つ２００ｎｍ以下に形成してもよい。
　さらに、本発明に係る半導体装置の製造方法は、段差層が遮光層であってもよい。
　また、本発明に係る半導体装置の製造方法は、遮光層の厚さを５０ｎｍ以上に形成してもよい。
　本発明に係る半導体装置の製造方法は、ベースコート層が表面に形成された絶縁性基板のベースコート層上に傾斜角が６０°以上の端部を備えた段差層を形成する段差層形成ステップと、ベースコート層及び段差層上に形成すると共に、段差層上では盛り上がるように、半導体層を形成する半導体層形成ステップと、半導体層にレーザ光を照射して、半導体層を結晶化させると共に半導体層の段差層の端部に対応する部位に段切れを形成することにより、段差層の隣接部に第１半導体層を形成し、段差層上にアイランド状の第２半導体層を形成する段切れ形成ステップと、を備えたことを特徴とする。
　また、本発明に係る半導体装置の製造方法は、段切れ形成ステップで形成した第１半導体層をアクティブ層に用いて、薄膜トランジスタを形成してもよい。
　さらに、本発明に係る半導体装置の製造方法は、段切れ形成ステップで形成した第２半導体層をアクティブ層に用いて、薄膜トランジスタを形成してもよい。
　本発明によれば、フォトリソグラフィーを利用せずに半導体層のパターニングを精度良く行うことができる半導体装置及びその製造方法を提供することができる。
実施形態１に係る半導体装置のアクティブマトリクス基板の平面図である。 図１のＩ－Ｉ’線における断面図である。 実施形態１に係る非晶質シリコン薄膜が形成された絶縁性基板の断面図である。 実施形態１において、ゲート電極を形成した絶縁性基板の断面図である。 実施形態１の他の形態に係る半導体装置の断面図である。 端部の傾斜角が６０°未満である遮光層上に形成された絶縁層及びシリコン薄膜の断面図である。 実施形態２に係る半導体装置のアクティブマトリクス基板の平面図である。 図７のＩＩ－ＩＩ’線における断面図である。 実施形態２に係る非晶質シリコン薄膜が形成された絶縁性基板の断面図である。 図９のシリコン薄膜を結晶化させて段切れを発生させた状態の絶縁性基板の断面図である。 Ｎチャネル型の多結晶シリコン薄膜トランジスタの製造工程において、マスクをゲート電極形成領域に設けたシリコン薄膜の平面図である。 Ｐチャネル型の多結晶シリコン薄膜トランジスタの製造工程において、マスクをゲート電極形成領域及びアイランド状に形成された第１半導体層上に設けたシリコン薄膜の平面図である。 Ｎチャネル型の多結晶シリコン薄膜トランジスタの製造工程において、マスクをゲート電極形成領域及びアイランド状に形成された第１半導体層上に設けたシリコン薄膜の平面図である。 Ｐチャネル型の多結晶シリコン薄膜トランジスタの製造工程において、マスクをゲート電極形成領域に設けたシリコン薄膜の平面図である。 Ｎチャネル型の多結晶シリコン薄膜トランジスタの平面図である。 Ｐチャネル型の多結晶シリコン薄膜トランジスタの平面図である。 実施形態２の他の形態に係る半導体装置の断面図である。 従来の半導体装置のアクティブマトリクス基板の平面図である。
符号の説明
　１０，３０，４０，７０　　　半導体装置
　１１，７１　　　絶縁性基板
　１２，３３，４２，９６　　　段差層
　１３，７３　　　絶縁層
　１４，５４’　　　第１半導体層
　１４’，５４　　第２半導体層
　１７，１８，５７，５８　　　薄膜トランジスタ
　３１，３２，９４，９５　　　ベースコート層
　以下、本発明の実施形態に係る半導体装置の構成及びその製造方法を、図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　（実施形態１）
　　（半導体装置１０の構成）
　図１は、本発明の実施形態１に係る半導体装置１０のアクティブマトリクス基板の平面概略図を示す。図２は、図１のＩ－Ｉ’線における断面図を示す。
　半導体装置１０は、図１及び２に示すアクティブマトリクス基板を備えている。アクティブマトリクス基板は、ガラス基板等の絶縁性基板１１を備えている。絶縁性基板１１上において、マトリクス状に配置される各画素領域における第１半導体層１４の間に延びるように段差層１２が形成されている。段差層１２の構成材料は特に限定されないず、遮光性を有す材料を用いて遮光層としてもよい。段差層１２の具体的な構成材料としては、例えば、タングステン、タンタル又はモリブデン等の高融点の金属材料や、ＳｉＮやＳｉＯ２等の加工性に優れた材料が好ましい。段差層１２の両端部の傾斜角Ａは９０°程度に形成されている。ここで、段差層１２の両端部は、傾斜角Ａが６０°以上に形成されていればよく、例えば、段差層１２の両端部は、９０°より大きくてもよい。すなわち、段差層１２の両端部は、逆テーパ状に形成されていてもよい。
　絶縁性基板１１及び段差層１２上には、絶縁層１３が形成されている。絶縁層１３は、厚さが２０ｎｍ以上且つ２００ｎｍ以下に形成されており、段差層１２上で盛り上がるように設けられている。絶縁層１３は、例えばＳｉＯ２層やＳｉＮＯ層等で構成され段差層１２が導電性材料で形成されている場合の絶縁部材としての機能と、ガラス等の絶縁性基板と薄膜トランジスタの半導体層との間におけるベースコートとしての機能とを備える。絶縁層１３上には、薄膜トランジスタ１７，１８が形成されている。薄膜トランジスタ１７，１８は、各画素領域のスイッチング素子として機能し、アクティブ層を備えた第１半導体層１４と、第１半導体層１４上にゲート絶縁膜１５を介して形成されたゲート電極１９，２０とを備えている。アクティブ層は、チャネル領域と、チャネル領域の両側に設けられたソース領域及びドレイン領域とを備えている。
　第１半導体層１４は、多結晶シリコンで構成され、段差層１２上で盛り上がる絶縁層１３の隣接部に設けられている。第１半導体層１４は、互いに隣接するように配置されていると共に、各々が薄膜トランジスタ１７，１８のアクティブ層を構成している。
　隣接する第１半導体層１４間の絶縁層１３の盛り上がる部分には、アイランド状に形成された第２半導体層１４’が設けられている。第２半導体層１４’は、第１半導体層１４と同一の材料、すなわち、多結晶シリコンで構成されている。
　薄膜トランジスタ１７，１８上には、層間絶縁膜１６が形成されている。層間絶縁膜１６及びゲート絶縁膜１５には、薄膜トランジスタ１７，１８のアクティブ層のソース領域及びドレイン領域にそれぞれ達するようなコンタクトホール２５～２８が形成されている。アクティブ層のソース領域に達するコンタクトホール２５，２７、及び、ドレイン領域に達するコンタクトホール２６，２８には導電性材料が充填されており、それぞれソース電極２１，２３及びドレイン電極２２，２４を構成している。
　半導体装置１０は、上述した構成のアクティブマトリクス基板を備えており、さらに表示媒体層等が設けられて、例えば、液晶表示装置、有機・無機ＥＬ表示装置等の表示装置を構成している。
　　（半導体装置１０の製造方法）
　次に、本発明の実施形態１に係る半導体装置１０の製造方法について説明する。
　まず、図３に示すように、ガラス基板等の絶縁性基板１１を準備し、絶縁性基板１１上に例えばＭｏ等の高融点メタル等で構成された遮光材料を積層する。続いて、遮光材料のエッチングにより、薄膜トランジスタ１７，１８対応領域の間に延びるように、厚さが例えば５０ｎｍ以上で、傾斜角Ａが９０°の端部を備えた段差層１２を形成する。
　次に、絶縁性基板１１及び段差層１２上に厚さが２０ｎｍ以上且つ２００ｎｍ以下の絶縁層１３を形成する。このとき、絶縁層１３が段差層１２上で他の部分よりも盛り上がるように形成される。
　続いて、絶縁性基板１１及び段差層１２上に形成した絶縁層１３上に、非晶質シリコン薄膜２９を形成する。
　次に、非晶質シリコン薄膜２９にレーザ結晶化処理を施す。レーザ結晶化処理には、不図示のレーザ結晶化装置を用いる。レーザ結晶化装置は、例えば、パルスレーザ発振器、反射鏡、光学系、加工ステージ及びシステム制御部等で構成されている。
　ここで用いるレーザ光は、例えば、波長４００ｎｍ以下のエキシマレーザ光を用い、多結晶半導体層表面におけるエネルギー密度が２００ｍＪ／ｃｍ２以上且つ４５０ｍＪ／ｃｍ２以下の範囲内となるように照射する。具体的には、波長３０８ｎｍのＸｅＣｌエキシマレーザ光や波長２４８ｎｍのＫｒＦエキシマレーザ光等が好ましい。その他、Ｎｄ：ＹＡＧレーザの第２高調波、Ｎｄ：ＹＶＯ４レーザの第２高調波、Ｎｄ：ＹＬＦレーザの第２高調波、Ｎｄ：ガラスレーザの第２高調波、Ｙｂ：ＹＡＧレーザの第２高調波、Ｙｂ：ガラスレーザの第２高調波、Ａｒイオンレーザ、Ｔｉ：サファイアレーザの第２高調波及びＤｙｅレーザからなる群より選ばれた少なくとも１種を含んでもよい。
　このようなレーザ結晶化装置を用いたレーザ結晶化処理としては、まず、非晶質シリコン薄膜２９を形成した絶縁性基板１１をレーザ結晶化装置の加工ステージに載せ、システム制御部から信号を発信することにより、パルスレーザ発振器のレーザ光源からパルスレーザ光を発振する。
　次に、発振されたパルスレーザ光は、反射鏡で反射されて光学系へ向かい、光学系でレーザ光に整形され、非晶質シリコン薄膜２９へ照射される。
　レーザ光を非晶質シリコン薄膜２９へ照射した後、システム制御部により、加工ステージを平面方向に移動させることにより、非晶質シリコン薄膜２９を一方の端部から他方の端部へ向かって順に結晶化する。これにより、非晶質シリコン薄膜２９は多結晶化される。
　また、段差層１２上で盛り上がる絶縁層１３上に形成された非晶質シリコン薄膜２９も当該部分で盛り上がっているため、レーザ光によって非晶質シリコン薄膜２９を一方の端部から他方の端部へ向かって順に結晶化する際、非晶質シリコン薄膜２９の段差層１２の端部に対応する部位に段切れが形成される。この段切れの発生により、盛り上がる絶縁層１３の隣接部に多結晶化された第１半導体層１４が形成され、図１のように盛り上がる絶縁層１３上にはアイランド状の多結晶化された第２半導体層１４’が形成される。
　また、このとき、非晶質シリコン薄膜２９を結晶化する前に、隣接する薄膜トランジスタ１７，１８の形成領域間に、非晶質シリコン薄膜２９の連続する残渣が存在している場合であっても、図１に示すように、盛り上がる絶縁層１３において段切れが生じることにより、非連続の残渣１４’’が残るだけであり、リーク不良が良好に抑制される。
　さらに、上述のレーザ結晶化処理において、一度レーザ光を照射した部位に、再度レーザ光を照射してもよい。これによれば、半導体層の段切れをより良好に発生させることができる。
　次に、盛り上がる絶縁層１３の隣接部に生じる多結晶化された第１半導体層１４のパターン形成をフォトリソグラフィ等により行う。
　なお、上述のレーザ結晶化処理は、第１半導体層１４のパターン形成の前に行っても、後に行ってもよく、いずれによっても同様の結果が得られる。
　続いて、第１半導体層１４をアクティブ層に用いて、薄膜トランジスタ１７，１８を形成する。
　すなわち、まず、絶縁層１３上において、第１半導体層１４及び第２半導体層１４’を覆うように、ゲート絶縁膜１５を積層する。
　次に、第１半導体層１４上のチャネル領域形成予定位置に対応する部分にマスクを形成し、不純物元素をイオン注入して第１半導体層１４内に、チャネル領域及びその両側の低濃度不純物領域（ソース領域及びドレイン領域）で構成されたアクティブ層を形成する。
　続いて、マスクを除去し、図４に示すように、第１半導体層１４のチャネル領域上にゲート電極１９，２０をフォトリソグラフィによりパターン形成する。
　次に、ゲート絶縁膜１５及びゲート電極１９，２０を層間絶縁膜１６で覆った後、層間絶縁膜１６上から、層間絶縁膜１６及びゲート絶縁膜１５を貫通して第１半導体層１４のソース領域及びドレイン領域に達するようにコンタクトホール２５～２８を形成する。
　次いで、コンタクトホール２５～２８に導電性材料を充填し、ソース電極２１，２３及びドレイン電極２２，２４を形成する。
　このようにして形成したアクティブマトリクス基板に、例えば、表示媒体層を介して対向基板を設ける等により、表示装置等の半導体装置１０が完成する。
　－実施形態１の作用効果－
　本発明の実施形態１では、画素領域がマトリクス状に配置されるアクティブマトリクス基板において、隣接する画素領域の薄膜トランジスタ１７，１８形成領域の間に延びるように、あらかじめ傾斜角Ａが６０°以上の端部を備えた段差層１２を形成している。そして、段差層１２上に盛り上がるように絶縁層１３を設け、絶縁層１３上に非晶質シリコン薄膜２９を形成した後、レーザ光照射によってシリコン薄膜の結晶化を行う。このため、傾斜角Ａが大きいことによりシリコン薄膜の被覆性が低下している部位に段切れが発生する。これにより、隣接する薄膜トランジスタ１７，１８間で、それらを構成する半導体層１４間に連続する半導体層の残渣が発生するのを、フォトリソグラフィー等を用いずに良好に抑制することができる。このため、薄膜トランジスタ１７，１８が連続する半導体層の残渣によって電気的に繋がりリーク不良が発生することを効果的に抑制することができる。また、シリコン薄膜の結晶化と、リーク不良防止のためのパターニングとを同時に且つ精度良く行うことができるため、製造効率が良好となる。
　また、絶縁層１３の厚さが２０ｎｍ以上であるため、良好な絶縁性を得る。さらに、絶縁層１３の厚さが２００ｎｍ以下であるため、段差層１２の端部の角度が良好に反映され、段切れが発生しやすくなる。
　なお、半導体装置の薄膜トランジスタ間に段差層を設けて上述のようにレーザ結晶化処理によって段切れを発生させる構成は、上述のものに限らず、例えば、図５に示すような構成であってもよい。すなわち、図５の半導体装置３０は、図２で示した構成の半導体装置１０に対し、段差層３３上に直接第２半導体層１４’が形成されている点で異なっている。ここで、図５において、図２に示した構成要素と同様のものは、同符号を付し、その説明を省略する。
　図５の半導体装置の製造方法としては、まず、ガラス基板等の絶縁性基板１１上に、ベースコート層３１，３２を形成する。ベースコート層３１，３２は、例えば、ＳｉＮやＳｉＯ２等で形成することができる。ベースコート層は、図５に示すように２層で構成しなくてもよく、１層や３層以上で構成してもよい。
　続いて、ベースコート層３２上に、例えばＳｉＮやＳｉＯ２等で構成された段差層３３を形成する。段差層３３は、ベースコート層３２とは別の部材を新たに積層したものをエッチング等により形成してもよい。また、ベースコート層３２の上部のみをエッチングすることにより形成してもよい。この場合は、ベースコート層３２と段差層３３とは一体に形成されることとなる。また、段差層３３は、半導体装置３０の隣接する薄膜トランジスタ１７，１８間に延びるように、且つ、傾斜角Ａが６０°以上の端部を備えるように形成する。
　次に、段差層３３及びベースコート層３２上に非晶質シリコン薄膜を形成した後、レーザ光照射によってシリコン薄膜の結晶化を行い、段差層３３の端部に対応するシリコン薄膜の被覆性が低下している部位に段切れを発生させる。これにより、図１及び２に記載した半導体装置１０と同様に、隣接する薄膜トランジスタ１７，１８間で、それらを構成する半導体層１４間に連続する半導体層の残渣が発生するのを、フォトリソグラフィー等を用いずに良好に抑制することができる。このため、薄膜トランジスタ１７，１８が連続する半導体層の残渣によって電気的に繋がりリーク不良が発生することを効果的に抑制することができる。
　（実施例）
　段差層の端部の傾斜角Ａと、段差層とシリコン薄膜との間の絶縁層の膜厚との関係における、段切れ状態について検討するための評価試験を行った。本評価試験では、実施形態１で示した半導体装置１０の製造方法におけるレーザ光照射と同様の処理を行った。すなわち、１０～９０°のそれぞれ異なった傾斜角Ａを端部に備える９種類の段差層を絶縁性基板上に形成し、この上に２０～１００ｎｍのそれぞれ異なった膜厚を備える絶縁層を形成した。さらに、絶縁層上に非晶質シリコン薄膜を形成し、レーザ光照射による結晶化処理を行った。表１にその結果を示す。表１において、○は段切れが発生しなかったことを示す。△は一部に段切れが発生したことを示す。×は完全に段切れが発生し、残渣が生じてシリコン層が連続することがなかったことを示す。
Figure JPOXMLDOC01-appb-T000001
　表１によれば、段差層の端部の傾斜角Ａが６０°以上であれば、絶縁層の膜厚によらず、段切れが良好に発生していることがわかる。
　一方、段差層の端部の傾斜角が６０°未満であると、段切れの発生が完全でなく、残渣等が残るものがあった。これは、図６に示すように、段差層６２の端部の傾斜角Ｂが６０°未満であると、段差層６２上に盛り上がるように形成された絶縁層６３に対する、絶縁層６３上に形成されたシリコン薄膜６４の被覆性が高まり、傾斜部６５に段切れが発生し難くなるためである。
　（実施形態２）
　次に、本発明の実施形態２に係る半導体装置４０の構成について説明する。　
　　（半導体装置４０の構成）
　図７は、本発明の実施形態２に係る半導体装置４０のアクティブマトリクス基板の平面概略図を示す。図８は、図１のＩＩ－ＩＩ’線における断面図を示す。
　半導体装置４０は、図７及び８に示すアクティブマトリクス基板を備えている。アクティブマトリクス基板は、ガラス基板等の絶縁性基板７１を備えている。絶縁性基板７１上には、マトリクス状に配置される各画素領域に形成された第２半導体層５４に対応する段差層４２が形成されている。
　段差層４２は、その両端部の傾斜角Ａが９０°程度に形成されている。ここで、段差層４２の両端部は、傾斜角Ａが６０°以上に形成されていればよく、例えば、段差層４２の両端部は、９０°より大きくてもよい。すなわち、段差層４２の両端部は、逆テーパ状に形成されていてもよい。本実施形態において、段差層４２は、例えばＭｏ等の高融点メタル等で構成された遮光材料で形成されている。すなわち、段差層４２は、上方に設けられる半導体装置４０の薄膜トランジスタ５７，５８の遮光層を構成している。なお、薄膜トランジスタ５７，５８の下方に遮光層を設ける必要がない場合は、段差層４２は、遮光性を有しない材料で形成してもよい。例えば、絶縁層によって段差層４２を形成することが好ましい。
　絶縁性基板７１及び段差層４２上には、絶縁層７３が形成されている。絶縁層７３は、厚さが２０ｎｍ以上且つ２００ｎｍ以下に形成されており、段差層４２上で盛り上がるように設けられている。
　絶縁層７３上には、薄膜トランジスタ５７，５８が形成されている。薄膜トランジスタ５７，５８は、各画素領域のスイッチング素子として機能し、アクティブ層を備えた多結晶シリコンで構成される第２半導体層５４と、第２半導体層５４上にゲート絶縁膜７５を介して形成されたゲート電極７９，８０とを備えている。第２半導体層５４は、段差層４２上で盛り上がる絶縁層７３上においてアイランド状に形成されている。アクティブ層は、チャネル領域と、チャネル領域の両側に設けられたソース領域及びドレイン領域とを備えている。
　第１半導体層５４’は、段差層４２上で盛り上がる絶縁層７３の隣接部に設けられている。第１半導体層５４’は、第２半導体層５４と同一の材料、すなわち、多結晶シリコンで構成されている。
　薄膜トランジスタ５７，５８上には、層間絶縁膜７６が形成されている。層間絶縁膜７６及びゲート絶縁膜７５には、薄膜トランジスタ５７，５８のアクティブ層のソース領域及びドレイン領域にそれぞれ達するようなコンタクトホール８５～８８が形成されている。アクティブ層のソース領域に達するコンタクトホール８５，８７、及び、ドレイン領域に達するコンタクトホール８６，８８には導電性材料が充填されており、それぞれソース電極８１，８３及びドレイン電極８２，８４を構成している。
　上記半導体装置４０は、段差層４２が導電層により形成されている場合には、当該段差層４２の電位を所定値に固定する機構を備えることが好ましい。例えば、半導体装置４０は、段差層４２を電気的に接地する接地機構を備えている。また、段差層４２の電位を所定の値に維持する電圧供給源に接続しておくことも可能である。
　また、半導体装置４０は、上述した構成のアクティブマトリクス基板を備えており、さらに表示媒体層等が設けられて、例えば、液晶表示装置、有機・無機ＥＬ表示装置等の表示装置を構成している。
　　（半導体装置４０の製造方法）
　次に、本発明の実施形態２に係る半導体装置４０の製造方法について説明する。
　まず、ガラス基板等の絶縁性基板７１を準備し、絶縁性基板７１上に例えばＭｏ等の高融点メタル等で構成された遮光材料を積層した後、エッチングにより薄膜トランジスタ５７，５８対応領域に、厚さが、例えば５０ｎｍ以上で、傾斜角Ａが９０°の端部を備えた段差層４２を形成する。尚、上記高融点メタルの代わりに絶縁層によって段差層４２を形成してもよい。
　次に、絶縁性基板７１及び段差層４２上に厚さが２０ｎｍ以上且つ２００ｎｍ以下の絶縁層７３を形成する。このとき、絶縁層７３は段差層４２上で他の部分よりも盛り上がるように形成される。
　続いて、絶縁性基板７１及び段差層４２上に形成した絶縁層７３上に、図９に示すように非晶質シリコン薄膜８９を形成する。
　次に、非晶質シリコン薄膜８９にレーザ結晶化処理を施す。レーザ結晶化処理には、実施形態１で用いたものと同様のレーザ結晶化装置を用いる。レーザ結晶化処理としては、まず、非晶質シリコン薄膜８９を形成した絶縁性基板７１をレーザ結晶化装置の加工ステージに載せ、システム制御部から信号を発信することにより、パルスレーザ発振器のレーザ光源からパルスレーザ光を発振する。
　次に、発振されたパルスレーザ光は、反射鏡で反射されて光学系へ向かい、光学系でレーザ光に整形され、非晶質シリコン薄膜８９へ照射される。
　レーザ光を非晶質シリコン薄膜８９へ照射した後、システム制御部により、加工ステージを平面方向に移動させることにより、非晶質シリコン薄膜８９を一方の端部から他方の端部へ向かって順に結晶化する。これにより、非晶質シリコン薄膜８９は多結晶化される。
　また、段差層４２上で盛り上がる絶縁層７３上に形成された非晶質シリコン薄膜８９も当該部分で盛り上がっているため、レーザ光によって非晶質シリコン薄膜８９を一方の端部から他方の端部へ向かって順に結晶化する際、図１０に示すように、非晶質シリコン薄膜８９の段差層４２の端部に対応する部位に段切れが形成される。この段切れの発生により、盛り上がる絶縁層７３の隣接部に多結晶化された第１半導体層５４’が形成され、盛り上がる絶縁層７３上にはアイランド状の第２半導体層５４が形成される。
　また、このとき、一度レーザ光を照射した部位に、再度レーザ光を照射してもよい。これによれば、半導体層の段切れをより良好に発生させることができる。
　次に、段切れを発生させることで形成した第２半導体層５４をアクティブ層に用いて、薄膜トランジスタ５７，５８を形成する。
　すなわち、まず、絶縁層７３上において、第１半導体層５４’及び第２半導体層５４を覆うように、ゲート絶縁膜７５を積層する。
　次に、第２半導体層５４上のチャネル領域形成予定位置に対応する部分にマスクを形成し、不純物元素をイオン注入して第２半導体層５４内に、チャネル領域及びその両側の低濃度不純物領域（ソース領域及びドレイン領域）で構成されたアクティブ層を形成する。
　続いて、マスクを除去し、第２半導体層５４のチャネル領域上にゲート電極７９，８０をフォトリソグラフィによりパターン形成する。
　次に、ゲート絶縁膜７５及びゲート電極７９，８０を層間絶縁膜７６で覆った後、層間絶縁膜７６上から、層間絶縁膜７６及びゲート絶縁膜７５を貫通して第２半導体層５４のソース領域及びドレイン領域に達するようにコンタクトホール８５～８８を形成する。
　次いで、コンタクトホール８５～８８に導電性材料を充填し、ソース電極８１，８３及びドレイン電極８２，８４を形成する。
　このようにして形成したアクティブマトリクス基板に、例えば、表示媒体層を介して対向基板を設ける等により、表示装置等の半導体装置４０が完成する。
　また、上述のように、第２半導体層５４のパターニングに、下方に設けた両端部の傾斜角Ａが６０°以上の段差層４２を利用すると、薄膜トランジスタ５７，５８の形成工程において、半導体層のマスク領域を良好に削減することができる。この原理について、例えば、隣接する第２半導体層５４の一方にＮチャネル型の多結晶シリコン薄膜トランジスタを形成し、他方にＰチャネル型の多結晶シリコン薄膜トランジスタを形成する場合を挙げて詳細に説明する。Ｎチャネル型の多結晶シリコン薄膜トランジスタの製造工程については、図１１，１３，１５に示し、Ｐチャネル型の多結晶シリコン薄膜トランジスタの製造工程については、図１２，１４，１６に示している。
　図１１、１２は、下方に両端部の傾斜角Ａが６０°以上の段差層４２が設けられた非晶質シリコン薄膜に対し、上述のようにレーザ光を照射して結晶化し、段切れを生じさせることでパターニングしたものである。このとき、Ｎチャネル型の多結晶のシリコン薄膜トランジスタを形成する第２半導体層５４については、図１１に示すように、ゲート電極形成領域にマスク９０が形成されている。また、Ｐチャネル型の多結晶シリコン薄膜トランジスタを形成する第２半導体層５４については、図１２に示すように、ゲート電極形成領域及びアイランド状に形成された第２半導体層５４上にマスク９１が形成されている。このマスク９１は、精度良くパターニングされた第２半導体層５４上に設けるため、マージンをとって必要な領域よりも大きく形成する必要がない。
　次に、第２半導体層５４にＮチャネル不純物を注入してＮチャネル型の多結晶シリコン薄膜トランジスタのアクティブ層を形成し、図１１，１２におけるマスク９０，９１をそれぞれ除去する。
　続いて、Ｎチャネル型の多結晶シリコン薄膜トランジスタを形成する第２半導体層５４上及びゲート電極形成領域には図１３に示すようなマスク９２を形成し、Ｐチャネル型の多結晶シリコン薄膜トランジスタを形成する第２半導体層５４には図１４に示すように、ゲート電極形成領域にマスク９３を形成する。このようにした状態で、Ｐチャネル不純物を注入してＰチャネル型の多結晶シリコン薄膜トランジスタのアクティブ層を形成する。このときも、図１３において形成するマスク９２は、精度良くパターニングされた第２半導体層５４上に設けるため、マージンをとって必要な領域よりも大きく形成する必要がない。
　次に、図１３，１４におけるマスク９２，９３をそれぞれ除去し、ゲート電極７９，８０を形成することにより、図１５に示すＮチャネル型の多結晶シリコン薄膜トランジスタ及び、図１６に示すＰチャネル型の多結晶シリコン薄膜トランジスタを作製する。
　なお、図８に示すように、レーザ光による段切れ処理によって、段差層４２上で盛り上がる絶縁層７３の隣接部に第１半導体層５４’が形成されるが、それがパネルの透過部に位置する場合であれば、上述の薄膜トランジスタ５７，５８の形成工程におけるフォトリソグラフィやエッチング等によって除去してもよい。
　－実施形態２の作用効果－
　本発明の実施形態２によれば、傾斜角Ａが６０°以上の端部を備えた段差層４２上に盛り上がるように絶縁層７３を設け、絶縁層７３上に非晶質シリコン薄膜を形成した後、レーザ光照射によってシリコン薄膜の結晶化を行うため、傾斜角Ａが大きくなって、シリコン薄膜の被覆性が低下している部位に段切れが発生する。これにより、シリコン薄膜のパターニングをフォトリソグラフィー等を用いずに精度良く行うことができる。また、シリコン薄膜の結晶化とパターニングとを同時に行うことができため、製造効率が良好となる。
　また、絶縁層７３の厚さが２０ｎｍ以上であるため、良好な絶縁性を得る。さらに、絶縁層７３の厚さが２００ｎｍ以下であるため、段差層４２の端部の角度が良好に反映され、段切れが発生しやすくなる。
　さらに、第２半導体層５４の下方に設けられた段差層（遮光層）４２の厚さが５０ｎｍ以上であるため、段差層（遮光層）４２が薄膜トランジスタ５７，５８への光の透過を良好に遮る。このため、半導体装置４０のデバイス品質の低下を良好に抑制することができる。
　また、盛り上がる絶縁層７３上においてアイランド状に形成された層を、薄膜トランジスタ５７，５８のアクティブ層とすると、シリコン薄膜が精度良くパターニングされるため、下方の段差層（遮光層）４２を必要以上に大きく設ける必要がなく、半導体装置４０の開口率が良好となる。
　さらに、第２半導体層５４のパターニングに、下方に設けた両端部の傾斜角Ａが６０°以上の段差層４２を利用すると、薄膜トランジスタ５７，５８の形成工程において、半導体層のマスク領域を良好に削減することができる。
　なお、半導体装置の薄膜トランジスタのアクティブ層の下方に段差層を設けて、上述のようにレーザ結晶化処理で段切れを発生させる構成は、上述のものに限らず、例えば、図１７に示すような構成であってもよい。
　すなわち、図１７の半導体装置７０は、図８で示した構成の半導体装置４０に対し、段差層９６上に直接第２半導体層５４が形成されている点で異なっている。ここで、図１７において、図８に示した構成要素と同様のものは、同符号を付し、その説明を省略する。
　図１７の半導体装置７０の製造方法としては、まず、ガラス基板等の絶縁性基板７１上に、ベースコート層９４，９５を形成する。ベースコート層９４，９５は、例えば、ＳｉＮやＳｉＯ２等で形成することができる。ベースコート層は、図１７に示すように２層で構成しなくてもよく、１層や３層以上で構成してもよい。
　続いて、ベースコート層９５上に、例えばＳｉＮやＳｉＯ２等で構成された段差層９６を形成する。段差層９６は、ベースコート層９５とは別の部材を新たに積層したものをエッチング等により形成してもよい。また、ベースコート層９５の上部のみをエッチングすることにより形成してもよい。この場合は、ベースコート層９５と段差層９６とは一体に形成されることとなる。また、段差層９６は、隣接する薄膜トランジスタ５７，５８間に延びるように、且つ、両端部の傾斜角が６０°以上となるように形成する。
　次に、段差層９６及びベースコート層９５上に非晶質シリコン薄膜を形成した後、レーザ光照射によってシリコン薄膜の結晶化を行い、段差層９６の端部に対応するシリコン薄膜の被覆性が低下している部位に段切れを発生させる。
　次に、上述の半導体装置４０と同様に、段切れを発生させることで形成した第２半導体層５４をアクティブ層に用いて、薄膜トランジスタ５７，５８を形成する。このとき、図１７に示すように、レーザ光による段切れ処理によって段差層９６の隣接部に第１半導体層５４’が形成されるが、それがパネルの透過部に位置する場合であれば、薄膜トランジスタ５７，５８の形成工程におけるフォトリソグラフィやエッチング等によって除去してもよい。
　これにより、薄膜トランジスタ５７，５８のアクティブ層を構成する半導体層５４のパターニングを、フォトリソグラフィー等を用いずに精度良く容易に行うことができる。
　以上説明したように、本発明は、例えばアクティブマトリクス型の液晶表示装置等に適用される半導体装置、及びその製造方法について有用である。

Claims (17)

  1. 　絶縁性基板と、
    　上記絶縁性基板上に設けられた傾斜角が６０°以上の端部を備えた段差層と、
    　上記絶縁性基板及び段差層上に形成されると共に、該段差層上では盛り上がるように設けられた絶縁層と、
    　上記盛り上がる絶縁層の隣接部に設けられた第１半導体層と、
    　上記第１半導体層と同一の材料で構成され、上記盛り上がる絶縁層上においてアイランド状に形成された第２半導体層と、
    を備えた半導体装置。
  2. 　請求項１に記載された半導体装置において、
    　上記絶縁層の厚さが２０ｎｍ以上且つ２００ｎｍ以下である半導体装置。
  3. 　請求項１又は２に記載された半導体装置において、
    　上記段差層は遮光層である半導体装置。
  4. 　請求項３に記載された半導体装置において、
    　上記遮光層の厚さが５０ｎｍ以上である半導体装置。
  5. 　絶縁性基板と、
    　上記絶縁性基板上に設けられたベースコート層と、
    　上記ベースコート層上に設けられた傾斜角が６０°以上の端部を備えた段差層と、
    　上記ベースコート層上であって、且つ、段差層の隣接部に設けられた第１半導体層と、
    　上記第１半導体層と同一の材料で構成され、上記段差層上においてアイランド状に形成された第２半導体層と、
    を備えた半導体装置。
  6. 　請求項１～５の何れか１つに記載された半導体装置において、
    　上記第１半導体層は、少なくとも２つ設けられ且つ互いに隣接するように配置されていると共に、各々が薄膜トランジスタのアクティブ層を構成し、
    　上記第２半導体層は、上記隣接する第１半導体層間に設けられた半導体装置。
  7. 　請求項１～５の何れか１つに記載された半導体装置において、
    　上記第２半導体層は、薄膜トランジスタのアクティブ層を構成する半導体装置。
  8. 　請求項７に記載された半導体装置おいて、
    　上記段差層は絶縁層により構成されている半導体装置。
  9. 　請求項７に記載された半導体装置において、
    　上記段差層は導電層により構成され、
    　上記段差層の電位を所定値に固定する機構を備えている半導体装置。
  10. 　絶縁性基板上に傾斜角が６０°以上の端部を備えた段差層を形成する段差層形成ステップと、
    　上記絶縁性基板及び段差層上に形成すると共に、該段差層上では盛り上がるように、絶縁層を形成する絶縁層形成ステップと、
    　上記絶縁性基板及び段差層上に形成した絶縁層上に半導体層を形成する半導体層形成ステップと、
    　上記半導体層にレーザ光を照射して、該半導体層を結晶化させると共に該半導体層の上記段差層の端部に対応する部位に段切れを形成することにより、上記盛り上がる絶縁層の隣接部に第１半導体層を形成し、該盛り上がる絶縁層上にアイランド状の第２半導体層を形成する段切れ形成ステップと、
    を備えた半導体装置の製造方法。
  11. 　請求項１０に記載された半導体装置の製造方法において、
    　上記絶縁層形成ステップで、上記絶縁層の厚さを２０ｎｍ以上且つ２００ｎｍ以下に形成する半導体装置の製造方法。
  12. 　請求項１０又は１１に記載された半導体装置の製造方法において、
    　上記段差層は遮光層である半導体装置の製造方法。
  13. 　請求項１２に記載された半導体装置の製造方法において、
    　上記遮光層の厚さを５０ｎｍ以上に形成する半導体装置の製造方法。
  14. 　ベースコート層が表面に形成された絶縁性基板の該ベースコート層上に傾斜角が６０°以上の端部を備えた段差層を形成する段差層形成ステップと、
    　上記ベースコート層及び段差層上に形成すると共に、該段差層上では盛り上がるように、半導体層を形成する半導体層形成ステップと、
    　上記半導体層にレーザ光を照射して、該半導体層を結晶化させると共に該半導体層の上記段差層の端部に対応する部位に段切れを形成することにより、該段差層の隣接部に第１半導体層を形成し、該段差層上にアイランド状の第２半導体層を形成する段切れ形成ステップと、
    を備えた半導体装置の製造方法。
  15. 　請求項１０～１４の何れか１つに記載された半導体装置の製造方法において、
    　上記段切れ形成ステップで形成した上記第１半導体層をアクティブ層に用いて、薄膜トランジスタを形成する半導体装置の製造方法。
  16. 　請求項１０～１４の何れか１つに記載された半導体装置の製造方法において、
    　上記段切れ形成ステップで形成した上記第２半導体層をアクティブ層に用いて、薄膜トランジスタを形成する半導体装置の製造方法。
  17. 　請求項１６に記載された半導体装置の製造方法おいて、
    　上記段差層は絶縁層により構成されている半導体装置の製造方法。
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