WO2009122833A1 - 電力変換回路の制御装置および制御方法 - Google Patents

電力変換回路の制御装置および制御方法 Download PDF

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不二雄 黒川
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Definitions

  • the present invention relates to a technique for controlling a power conversion circuit with high accuracy. Specifically, when generating a timing value for switch control, it repeats filter calculation from a calculation result of a differential control amount and a filter calculation result.
  • the present invention relates to a control device for a power conversion circuit that generates a timing value at a repetition interval equal to or smaller than the interval and updates a timing set value of a drive signal generation circuit with the timing value, thereby achieving high control accuracy.
  • the power conversion circuit 8 supplies the power from the power source 101 to the load 102 via the reactor 82 when the switch 81 is on, and releases the energy stored in the reactor 82 when the switch 81 is off. Thus, electric power is supplied to the load 102.
  • a smoothing capacitor 84 is provided on the output side of the power conversion circuit 8.
  • the control device 9 of the power conversion circuit 8 includes an AD conversion circuit 91, a drive timing value generation circuit 92, and a drive signal generation circuit 93.
  • the AD conversion circuit 91 receives the output eo of the power conversion circuit 8, converts it into a digital signal, and outputs it to the drive timing value generation circuit 92.
  • the calculation result D in the drive timing value generation circuit 92 is sent to the drive signal generation circuit 93.
  • the drive signal generation circuit 93 generates a control signal (switch drive signal DSW) based on the calculation result D and drives the switch 81.
  • An object of the present invention is to generate a timing value at a repetition interval equal to or less than a repetition interval of a filter operation from a calculation result of a differential control amount and a calculation result of a filter when generating a timing value for switch control.
  • the timing set value of the drive signal generation circuit is updated to increase the accuracy of the control (specifically, it responds quickly to a sudden change in the power supply or load).
  • the control device for the power conversion circuit of the present invention includes: One or more analog signals necessary for control are acquired from the power conversion circuit, and the one or more analog signals are AD-converted, and one or more digital signals (digital values) corresponding to these analog signals are obtained.
  • AD conversion circuit for generating) A control amount calculation circuit that includes a first calculation unit that performs a differential control amount calculation and a second calculation unit that performs a filter calculation, and each calculation unit inputs the one or more digital quantities and performs each calculation; and Addition of the control amount generated by the second calculation unit and the control amount generated by the first calculation unit at a repetition interval not less than the calculation repetition interval in the first calculation unit and not more than the calculation repetition interval in the second calculation unit
  • a digital-digital adder circuit that generates a drive timing value of the switch of the power conversion circuit,
  • a drive timing value generation circuit comprising: A drive signal generation circuit that inputs the drive timing value and generates a drive signal (drive pulse) of the switch according to the drive timing value; It is provided with.
  • the first calculation unit can perform a proportional control amount calculation in addition to the differential control amount calculation.
  • Filters are classified into FIR filters and IIR filters.
  • the FIR filter includes a moving average filter as is well known.
  • a 1st calculating part can be comprised so that a proportional control calculation, a differential control calculation, or a proportional control calculation and a differential control calculation may be performed, and a 2nd calculating part may perform a filter calculation.
  • the power conversion circuit is typically a DC / DC converter including a switch, a commutation diode, and a reactor.
  • one or more analog signals necessary for control are input current, input voltage, output current, output voltage, current flowing through a predetermined portion of the power conversion circuit, predetermined two of the power conversion circuit, and the like. One of the voltages between the points.
  • the drive timing value generation circuit can also generate drive signals that rise and fall of the drive signal.
  • the rising timing of the drive signal can be generated at a fixed repetition interval to control the falling timing
  • the falling timing of the drive signal can be generated at a fixed repetition interval to control the rising timing.
  • two sets of a control amount arithmetic circuit, a digital adder circuit, and a drive signal generation circuit are prepared (two sets of AD conversion circuits can be shared), and the timing of falling of the drive signal is controlled.
  • one of the rising and falling driving signals of the driving signal can be generated by the control device of the present invention, and the other of the driving signals can be generated by the control device not according to the present invention.
  • the drive signal generation circuit includes a down counter, and when the drive timing set value is updated, (Update value of drive timing set value)-(cumulative count value up to now) The current counter value can be rewritten with.
  • the cumulative count value up to now can be known by providing a counter for counting the cumulative value, and can also be known from the number of input of drive timing values. It is also possible to store the drive timing set value before being updated and know the value by subtracting the down counter value from this set value.
  • the calculation repetition interval of the second calculation unit is an integer multiple of the calculation repetition interval of the first calculation unit
  • the calculation end timing of the second calculation unit (when preparation for outputting the calculation result is ready)
  • the digital addition circuit can perform addition when the differential control amount calculation unit generates the control amount.
  • driving is performed for each calculation end timing of the first calculation unit and each calculation end timing of the second calculation unit.
  • the counter value of the counter provided in the signal generation circuit can be updated.
  • each calculation result can usually be stored in a temporary storage device (data buffer or the like). It may be provided in the first arithmetic unit and the second arithmetic unit, or may be provided in the digital adder circuit.
  • the timing value when the timing signal is generated, the timing value is calculated from the calculation result of the first calculation unit and the calculation result of the second calculation unit to be not less than the calculation repetition interval of the first calculation unit and not more than the calculation repetition interval of the second calculation unit. It is generated at intervals, and the drive timing value set in the drive signal generation circuit is updated by this timing value.
  • FIG. 1 It is a block diagram which shows 1st Embodiment of the control apparatus of this invention. It is explanatory drawing which shows operation
  • FIG. 1 is a basic configuration diagram of a control device 2 of the present invention.
  • the power conversion circuit 1 performs DC / DC conversion of power from a DC power supply 101 and supplies it to a load 102.
  • the control device 2 controls switches constituting the power conversion circuit 1 by PWM (pulse width modulation), and includes an anti-aliasing filter 21, an AD conversion circuit 22, a drive timing value generation circuit 23, and a drive signal generation circuit 24. It consists of.
  • PWM pulse width modulation
  • the anti-aliasing filter 21 is a low-pass filter, and cuts noise (ripple or the like) of the signal So in the input power conversion circuit 1.
  • the signal So is, for example, an output voltage, an output current, an input voltage or an input current of the power conversion circuit 1, a switch current that flows through a switch that constitutes the power conversion circuit 1, a reactor current that flows through a reactor that constitutes the power conversion circuit 1, and the like. is there.
  • the AD conversion circuit 22 receives the signal So that has passed through the anti-aliasing filter 21 and converts it into a digital signal.
  • the drive timing value generation circuit 23 includes a control amount calculation circuit 231 and a digital addition circuit 232.
  • the control amount calculation circuit 231 includes a first calculation unit 2311 and a second calculation unit 2312.
  • the first calculation unit 2311 calculates a differential control amount
  • the second calculation unit 2312 performs calculation of a filter.
  • the calculation of the first calculation unit 2311 and the calculation of the second calculation unit 2312 may be performed serially by a microprocessor or the like, or may be performed in parallel by a DSP or the like.
  • the digital addition circuit 232 can perform the above addition at a time interval that is less than or equal to the calculation repetition interval of the second calculation unit 2312 and greater than or equal to the calculation repetition interval of the proportional control amount calculation unit PRP.
  • the calculation repetition interval of the second calculation unit 2312 is an integral multiple of the calculation repetition interval of the first calculation unit 2311, and the calculation end timing (outputs the calculation result) of the second calculation unit 2312. (When ready) coincides with the calculation end timing of the first calculation unit 2311, the digital addition circuit 232 can perform addition when the differential control amount calculation unit generates a control amount.
  • differential control amount data in an output buffer (not shown) in the first calculation unit 2311 is indicated by D 1, x (x;..., 0, 1, 2,...), And the second calculation unit.
  • the operation data of the filter in the output buffer (not shown) in 2312 is denoted by D 1, y (y;..., 0, 1, 2,%), And the output data of the digital adder circuit 232 is denoted by D (z). (Z;..., 0, 1, 2,%)
  • D (z) The output data of the digital adder circuit 232 is also shown.
  • the digital addition circuit 232 adds the data of the differential control amount data D 1, x of the first calculation unit 2311 and the calculation data D 2, y of the filter of the second calculation unit 2312.
  • the calculation results of the first calculation unit 2311 and the second calculation unit 2312 are stored in the temporary storage device (data buffer or the like) in each calculation unit.
  • a data buffer may be provided, and each calculation result may be temporarily stored in the data buffer.
  • the drive signal generation circuit 24 operates at a repetition interval TSW, generates a control signal (switch drive signal DSW: drive pulse falling timing) based on the timing signal D, and switches the power conversion circuit 1.
  • the first calculation unit 2311 or the second calculation unit 2312 may not use all the data sent from the AD conversion circuit 22.
  • the first calculation unit 2311 may use only the first two consecutive data out of the eight consecutive data sent from the AD conversion circuit 22, and the second calculation unit 2312 may Of the 1024 consecutive data, only the even-numbered data may be used.
  • the first calculation unit 2311 or the second calculation unit 2312 may select data, and a data selection circuit 25 is provided at the subsequent stage of the AD conversion circuit 22 as shown in FIG.
  • the digital data output from the AD conversion circuit 22 may be output to the first calculation unit 2311 and the second calculation unit 2312 according to the repetition interval of each calculation unit.
  • FIG. 4 is an explanatory diagram illustrating an example of the control device 2.
  • the drive timing value generation circuit 23 includes a CPU 2301, a memory 2302, an input interface 2303, an output interface 2304, and a bus 2305.
  • a part of the control device 2 is shown in the configuration of a traditional computer as shown in FIG.
  • the drive signal generation circuit 24 can share the CPU 2301 and the memory 2302 of the drive timing value generation circuit 23.
  • the digital data from the AD conversion circuit 22 is stored in the data storage area of the memory 2302.
  • a plurality of data is stored in the memory 202 by the FIFO method.
  • FIG. 4 shows that the latest three data D k-2 , D k ⁇ 1 , D k are stored, and the data D k + 1 is input to the input interface 2303.
  • FIG. 4 also shows that data D (z) is output from the input interface 2304.
  • the function of the drive timing value generation circuit 23 is achieved by the CPU 2301 and the “first calculation program” and “second calculation program” stored in the memory 2302.
  • the differential operation program is a “first operation program”
  • the filter operation program is a “second operation program”.
  • the differentiation program can be a “first calculation program” or a “second calculation program”.
  • the updated timing value is transferred to the drive signal generation circuit 24 by the set value transfer program.
  • the drive timing value generation circuit 23 performs the calculation by the first calculation unit 2311 a plurality of times during one repetition interval by the second calculation unit.
  • FIG. 5B shows the conventional generation of drive timing values.
  • the drive signal generation circuit 24 includes a down counter whose set value is decremented by a predetermined clock, and the set value of the down counter is sequentially updated by the timing value H.
  • the initial value of the down counter is “512”. It is assumed that the set value is updated to “516” (that is, “4” is increased) when it is counted down to “400” (remaining count: “112”).
  • the drive signal generation circuit 24 can separately have a counter that can count the accumulated value.
  • the drive signal generation circuit 24 turns off the switch of the power conversion circuit 1 with the drive signal DSW when the value of the down counter becomes zero.
  • the switch is turned off, but the above control can be performed to turn on the switch.
  • FIG. 6 is a diagram illustrating a configuration example of the data selection circuit 25 and the drive timing value generation circuit 23 when the data selection circuit 25 is configured by a register RG.
  • the data d from the AD conversion circuit 22 is stored in the register RG.
  • the register RG can store N pieces of data, and these N pieces of data are sequentially pushed when new data is inputted, and are erased in order from the old data.
  • Two of the data stored in the register RG (for example, the latest two data) are sent to the first calculation unit 2311.
  • the first calculation unit 2311 calculates the difference, multiplies the predetermined coefficient, and performs digital addition. To the device 232.
  • the first calculation unit 2311 obtains the differential control amount using the latest two adjacent data, but the present invention is not limited to this.
  • the first arithmetic unit 2311 can use two non-consecutive data input from the AD conversion circuit 22.
  • FIG. 7 is a configuration diagram of the control device 2 of the present invention, and the configuration of the power conversion circuit 1 is the same as that of the power conversion circuit 1 (see FIG. 1 and the like) shown in the first embodiment.
  • the control device 2 controls the switch 11 by PWM, and includes an anti-aliasing filter 21, an AD conversion circuit 22, a drive timing value generation circuit 23, and a drive signal. And generating circuit 24.
  • the anti-aliasing filter 21, the AD conversion circuit 22, and the drive signal generation circuit 24 are substantially the same as those described in the first embodiment.
  • FIG. 7 is a configuration diagram of the control device 2 of the present invention, and the configuration of the power conversion circuit 1 is the same as that of the power conversion circuit 1 (see FIG. 1 and the like) shown in the first embodiment.
  • the control device 2 controls the switch 11 by PWM, and includes an anti-aliasing filter 21, an AD conversion circuit 22, a drive timing value generation circuit 23, and a drive signal. And generating circuit 24.
  • the data selection circuit is not provided in the subsequent stage of the AD conversion circuit 22 (the previous stage of the drive timing value generation circuit 23), but a data selection circuit similar to that described in FIG. 3 can be provided.
  • the drive timing value generation circuit 23 includes a first calculation unit 2311, a second calculation unit 2312, and a digital addition circuit 232.
  • the first calculation unit 2311 includes a proportional control amount calculation unit PRP and a differential control amount calculation unit DIF
  • the second calculation unit 2312 is a filter.
  • Digital adder circuit 232 an output D 1p proportional control amount calculation unit PRP, and an output D 1d of the differential control amount calculating section DIF, the output D 2 and adding the second arithmetic unit 2312, which as a timing signal D This is output to the drive signal generation circuit 24.
  • the calculation in the proportional control amount calculation unit PRP is performed instantaneously. Further, the calculation in the second calculation unit 2312 is much slower than the calculation in the proportional control amount calculation unit PRP. Further, the calculation in the differential control amount calculation unit 231 is not as fast as the calculation in the proportional control amount calculation unit PRP, but is not as slow as the calculation in the second calculation unit 2312.
  • the digital adder circuit 232 performs the calculation data and the second calculation in the first calculation unit 2311 at a time interval that is less than or equal to the calculation repetition interval of the second calculation unit 2312 and more than the calculation repetition interval of the proportional control amount calculation unit PRP. Addition with calculation data in the calculation unit 2312 is performed.
  • FIG. 8 is a diagram illustrating a configuration example of the control circuit 2 that acquires two analog signals necessary for control from the power conversion circuit 1.
  • One of the two analog signals is, for example, an output voltage of the power conversion circuit 1, and the other is a current flowing through the switch of the power conversion circuit 1.
  • the antialiasing filter 21 includes two antialiasing filters 21A and 21B
  • the AD conversion circuit 22 includes two conversion circuits 22A and 22B
  • the data selection circuit 25 includes two selection circuits 25A. , 25B.
  • the drive timing value generation circuit 23 includes two control amount calculation circuits 231A and 231B and an addition circuit 232.
  • the two AD conversion circuits 22A and 22B acquire two analog signals via the two antialiasing filters 21A and 21B, and perform AD conversion to corresponding digital signals (digital values). Is generated.
  • the control amount calculation circuits 231A and 231B acquire digital signals via the selection circuits 25A and 25B, respectively, and generate control amounts.
  • the control amount calculation circuits 231A and 231B include a first calculation unit 2311 and a second calculation unit 2312, respectively.
  • Each first calculation unit 2311 includes a proportional control amount calculation unit PRP and a differential control amount calculation unit DIF.
  • Each second operation unit 2312 includes a filter.
  • the proportional control amount calculation unit in one of the control calculation circuits 231A and 231B is equal to or shorter than the calculation repetition interval of the second calculation unit 2312 in either of the control calculation circuits 231A and 231B.
  • the output of the control amount computing circuit 231A (D 1p, D 1d, D 2)
  • the output of the control amount calculation circuit 231B (D 1p, D 1d, D 2) addition of the I do.
  • the configuration of the power conversion circuit 1 is the same as that of the power conversion circuit 1 shown in FIG. Further, similarly to the first and second embodiments, also in the third embodiment, the control device 2 controls the switch 11 by PWM.
  • the control device 2 includes two anti-aliasing filters 21A and 21B, two AD conversion circuits 22A and 22B, two drive timing value generation circuits 23A and 23B, and a drive signal generation circuit 24.
  • the data selection circuit is not provided in each of the subsequent stages of the AD conversion circuits 22A and 22B (the previous stage of the drive timing value generation circuits 23A and 23B), but the same data selection circuit as described in FIG. Can be provided.
  • the analog signal SoA required for control by the anti-aliasing filter 21A, the AD conversion circuit 22A, and the drive timing value generation circuit 23A is converted into the anti-aliasing filter 21B, the AD conversion circuit 22B, and the drive timing value generation circuit 23B.
  • the analog signal SoB required for control is acquired from the power conversion circuit 1.
  • the analog signal SoA is an output voltage value, for example, and the fall timing of the drive signal can be controlled by the antialiasing filter 21A, the AD conversion circuit 22A, and the drive timing value generation circuit 23A.
  • the analog signal SoB is, for example, a current value flowing through the switch, and the rising timing of the drive signal can be controlled by the antialiasing filter 21B, the AD conversion circuit 22B, and the drive timing value generation circuit 23B.
  • the data selection circuit is not provided in the subsequent stage of the AD conversion circuits 22A and 22B (the previous stage of the drive timing value generation circuits 23A and 23B), but the same data selection circuit as described in FIG. Can be provided.
  • a drive timing value generation circuit can also be comprised from a filter calculating part and a proportional calculating part.
  • FIG. 12A is an explanatory diagram showing an embodiment of a digital signal processing circuit of the present invention.
  • the digital signal processing circuit 11A includes a moving average circuit 111A, a differentiating circuit 112, and an adding circuit 113.
  • the moving average circuit 111A is the first filter circuit of the present invention
  • the differentiating circuit 112 is the second filter circuit of the present invention.
  • FIG. 12B shows a digital signal (discrete value), ..., X (1), X (2), ..., X (M), ... Indicates.
  • the time axis is ..., 1, 2, ..., M-1, M, ... It is shown by.
  • the digital value X is, for example, a deviation of electricity such as voltage, current, and power.
  • the moving average circuit 111A receives the digital value X and calculates a moving average MQ (n).
  • the differentiating circuit 112 receives the digital value X, and calculates the time-sequential n-time phase-lag differential value (compensation amount) CQ (n) generated in the moving average circuit 111A.
  • the adding circuit 113 adds the moving average MQ (n) and the compensation amount CQ (n) to generate a digital signal Dc (n) that compensates for the phase delay. Note that FIG. 12A shows the flow of processing, and does not show the signal value of each part at a certain moment.
  • Equation 1 The difference equation of the moving average MQ at time n in time series is expressed by Equation 1.
  • MQ (n) (1 / M) ⁇ X (k) (Equation 1)
  • M is the number of samples.
  • n is a coefficient corresponding to the sampling time M.
  • FIG. 13A shows a block diagram of the moving average circuit 111A.
  • the Z ⁇ 1 block means that the digital value of the previous sampling is output.
  • a coefficient multiplication circuit (1 / M) is provided at the final stage of the moving average circuit 111A.
  • digital values X (M), X (M ⁇ 1),. .., X (2), X (1) is summed and multiplied by (1 / M).
  • a coefficient multiplication circuit can be provided in the subsequent stage of the moving average circuit 111A and the differentiation circuit 112. It can be used together with a coefficient multiplication circuit provided at the subsequent stage of the moving average circuit 111A.
  • FIG. 13B shows an example of the frequency characteristic of the moving average circuit 111A
  • FIG. 13C shows an example of the phase characteristic of the moving average circuit 111A.
  • the output of the moving average circuit 111A has a phase delay in the practical frequency range.
  • the differentiation circuit 112 in FIG. 12A has a high-pass characteristic, and the compensation amount CQ (n) at time n in time series is expressed by Equation 2.
  • CQ (n) (X (k) ⁇ X (k ⁇ 1)) / ⁇ t (Formula 2)
  • ⁇ t is a discrete time interval
  • k is any value from 2 to M, for example.
  • n is a coefficient corresponding to the sampling time M-1.
  • CQ (n) is a differential value using a discrete value sequence
  • the time interval can be represented by ⁇ 2t as shown in Equation 3.
  • CQ (n) (X (k) ⁇ X (k ⁇ 2)) / ⁇ 2t (Expression 3)
  • k is, for example, any value from 2 to M, for example, any value from 3 to M.
  • FIG. 14A shows an example of the frequency characteristic of the differentiating circuit 112
  • FIG. 14B shows an example of the phase characteristic of the differentiating circuit 112.
  • the adding circuit 113 adds the moving average MQ (n) and the output of the differentiating circuit 112 (compensation amount CQ (n)), so that the influence of the phase delay of MQ (n) depends on CQ (n). Reduced.
  • FIG. 15 is an explanatory diagram showing another embodiment of the digital signal processing circuit of the present invention.
  • the digital signal processing circuit 11B includes an FIR filter circuit 111B, a differentiating circuit 112, an adding circuit 113, and a coefficient multiplying circuit.
  • the moving average circuit 111B is the first filter circuit of the present invention
  • the differentiation circuit 112 is the second filter circuit of the present invention, like the digital signal processing circuit of FIG.
  • the difference equation at time n in the time series of the FIR filter circuit 111B is expressed by Expression 4.
  • FQ (n) ⁇ a k X (k) (Formula 4)
  • M is the number of samples
  • a k is a weighting coefficient.
  • n is a coefficient corresponding to the sampling time M.
  • FIG. 16 shows a block diagram of the FIR filter circuit 111B.
  • the block of Z -1 means that the digital value of the previous sampling is output.
  • a coefficient multiplication circuit (a k ) is provided in the subsequent stage of the block of Z ⁇ 1 , and when X (M) is input to the FIR filter circuit 111B, a M X (M), a M ⁇ 1 X The sum of (M ⁇ 1),..., A 2 X (2), a 1 X (1) is calculated.
  • a coefficient multiplier circuit is provided at the subsequent stage of the FIR filter circuit 111 ⁇ / b> B and the differentiation circuit 112, as in the moving average circuit 111 ⁇ / b> A of FIGS. 1 (A) and 13 (A). it can.
  • the frequency characteristics and phase characteristics of the FIR filter circuit 111B are the same as those shown for the moving average circuit 111A in FIGS. 13B and 13C, and the output FQ (n) of the FIR filter circuit 111B has a practical frequency range. A phase lag occurs.
  • the compensation amount CQ (n) at time n in time series which is the output of the differentiating circuit 112 in FIG.
  • CQ (n) is a differential value using a discrete value sequence, for example, the time interval can be represented by ⁇ 2t, and can be expressed as in Expression 3 described above.
  • a coefficient multiplier circuit is provided at the subsequent stage of the FIR filter circuit 111B and the differentiating circuit 112 as in the moving average circuit 111A of FIGS. 1 (A) and 13 (A). be able to. Also in the digital signal processing circuit 11B of FIG. 15, the phase of the output CQ (n) of the differentiating circuit 112 is advanced in the practical frequency range. Therefore, the addition circuit 113 adds the output FQ (n) of the FIR filter circuit 111B and the output of the differentiation circuit 112 (compensation amount CQ (n)), so that the influence of the phase delay of FQ (n) is CQ. Canceled by (n).
  • FIG. 17 is an explanatory diagram showing an embodiment of the digital control circuit of the present invention.
  • the power conversion circuit is controlled by a digital control circuit equipped with the digital signal processing circuit 11A of FIG. 1
  • the power conversion circuit is controlled by a digital control circuit equipped with the digital signal processing circuit 11B of FIG.
  • the following description also applies to the case of controlling the above.
  • the power conversion circuit 2 includes a switch circuit 21 that inputs the voltage Ei from the power supply 4 and an inductor 22 that is connected to the switch circuit 21 and stores and discharges energy.
  • the switch circuit 21 includes a load 3. (The inductor 22 may be connected between the switch circuit 21 and the load 3 depending on the power conversion method).
  • the digital control circuit 1 includes an input unit 12, an input comparison unit 13, a digital signal processing circuit 11A, and a control signal output unit 14.
  • the input unit 12 has a signal selection function, and can select either the output voltage eo or the output current io, or can select both the output voltage eo and the output current io.
  • the digital control circuit 1 can perform various controls such as a constant voltage mode, a constant current mode, a power mode, an overcurrent limit mode, and an overvoltage limit mode. For example, when the digital control circuit 1 performs control in the constant voltage mode, the input unit 12 selects only eo, and when the load 3 increases rapidly, the input unit 12 switches to only io selection, The digital control circuit 1 performs control in the overcurrent limit mode. Further, in the process of shifting from the constant voltage mode to the overcurrent limiting mode, the input unit 12 selects both eo and io, performs multiplication of eo and io, and the digital control circuit 1 performs control in the power mode. May be performed.
  • the output of the input unit 12 is set to ad.
  • the voltage detection value is not limited to the instantaneous value eo, but may be an average value or an effective value Eo.
  • the detected current value is not limited to the instantaneous value io, and may be an average value or an effective value Io.
  • the input comparison unit 13 following the input unit 12 includes an operational amplifier 131 and an A / D converter 132.
  • the differential amplifier 131 outputs a difference (ad * ⁇ ad) between the power detection value ad and the target value ad *, and the A / D converter 132 converts the difference (ad * ⁇ ad) into a digital signal, and the deviation. It is output to the digital signal processing circuit 11 as (digital discrete value X).
  • the A / D converter 132 is provided after the differential amplifier 131, but the differential amplifier 131 (in this case, a digital comparator) may be provided after the A / D converter 132. it can. Further, an A / D converter may be provided in the previous stage of the input unit 12.
  • the input unit 12 is an A / D converter 1211 and 1212 and a digital multiplier 122
  • the comparison unit 13 is a digital comparator.
  • the output of the digital multiplier 122 is indicated by D
  • the comparator 13 inputs the output D and the target value D * and outputs the digital deviation D * -D as X.
  • a coefficient multiplier circuit 114 is provided at the subsequent stage of the moving average circuit 111A
  • a coefficient multiplier circuit 115 is provided at the subsequent stage of the differentiating circuit 112.
  • the digital signal processing circuit 11A constitutes a part of the control circuit, performs arithmetic processing of the moving average MQ (n) of the digital deviation D X , and the coefficient multiplication circuit 114 applies a predetermined coefficient K to MQ (n). Multiplying by M , the moving average manipulated variable K M ⁇ MQ (n) is output. Further, the differential circuit 112 performs arithmetic processing of the digital deviation X of the differential value CQ (n), the coefficient multiplying circuit 115 multiplies a predetermined coefficient K D in CQ (n), moving average operation amount K D -Outputs CQ (n).
  • the adder circuit 113 adds the output K A ⁇ MQ (n) of the coefficient multiplier circuit 114 and the output differential value K D ⁇ CQ (n) of the coefficient multiplier circuit 115 to obtain a signal Dc (n) compensated for the phase delay. Output.
  • the circuit for calculating the moving average can also be constituted by a shift register as shown in FIG.
  • a circuit for calculating a moving average includes a FIFO 1301, an adder 1302, a shift register 1303, and a coefficient multiplication circuit 1304.
  • the FIFO 1301 sequentially inputs sampling values and stores a plurality of consecutive sampling values.
  • a state in which four sampling values X1, X2, X3, and X4 shown in FIG. 19B are stored is shown.
  • the coefficient multiplication circuit 1304 multiplies ⁇ Xi by a coefficient (including a coefficient (1/4) for averaging) K M / 4, and outputs K M ⁇ (1/4) ⁇ Xi.
  • the shift register 1303 shifts the addition result (for example, binary number: b 1 b 2 b 3 b 4 ) twice to the lower side to calculate (X1 + X2 + X3 + X4) / 2 2, and outputs the shifter 1313 (X1 + X2 + X3 + X4) ) / 2 2 may be multiplied by a coefficient K M to output AM (n).
  • the coefficient multiplication circuit 1304 can be integrated with the shift register 1303.
  • the differentiating circuit 112 can be composed of a FIFO 1121, a subtracting circuit 1122, and a coefficient multiplying circuit 1123.
  • the FIFO 1121 inputs the last two values X 3 and X 4 among X 1, X 2, X 3 and X 4, and outputs these values to the subtraction circuit 1122.
  • Subtraction circuit 1122 outputs the subtracted value (X3-X4) to the coefficient multiplier circuit 1123, the coefficient multiplying circuit 1123 subtracts value (X3-X4) to be multiplied by a coefficient K D derivative value CQ (n) Output.
  • the FIFO 1121 in FIG. 20 can be shared with the FIFO 1301 of the circuit for calculating the moving average shown in FIG.
  • FIG. 21A shows the transient characteristics of the reactor current when the power conversion circuit 2 is simulated by the PID controller
  • FIG. 21B shows the reactor when the power conversion circuit 2 is simulated by the digital control circuit 1. Current transient characteristics are shown. Overshoot when the reactor current flows is greater in FIG. 21 (A), the by choosing appropriately the parameters K M and K D as described above in FIG. 21 (B), the is suppressed.

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Abstract

【課題】 　微分制御量の演算結果とフィルタの演算結果とから、フィルタ演算の繰り返し間隔以下の繰り返し間隔でタイミング値を生成し、このタイミング値により駆動信号生成回路のタイミングセット値を更新することで、制御の高精度化を図る。 【解決手段】 　ＡＤ変換回路２２と、駆動タイミング値生成回路２３と、駆動信号生成回路２４とを備えている。 　駆動タイミング値生成回路２３は、制御量演算回路２３１とデジタルデジタル加算回路２３２を備えており、制御量演算回路２３１は微分制御量演算を行う第１演算部２３１１とフィルタ演算を行う第２演算部２３１２とを備える。デジタルデジタル加算回路２３２は、第１演算部２３１１における演算繰り返し間隔以上、第２演算部２３１２における演算繰り返し間隔以下の繰り返し間隔で、第２演算部２３１２が生成した制御量と、第１演算部２３１１が生成した制御量の加算を行い、電力変換回路のスイッチの駆動タイミング値を生成する。駆動信号生成回路２４は、駆動タイミング値を入力して、当該駆動タイミング値により電力変換回路１のスイッチ１１の駆動信号を生成する。

Description

電力変換回路の制御装置および制御方法
　本発明は、電力変換回路を高精度で制御する技術に関し、具体的には、スイッチ制御のためのタイミング値の生成に際して、微分制御量の演算結果とフィルタの演算結果とから、フィルタ演算の繰り返し間隔以下の繰り返し間隔でタイミング値を生成し、このタイミング値により駆動信号生成回路のタイミングセット値を更新することで、制御の高精度化を図る電力変換回路の制御装置に関する。
　図１１により従来の電力変換回路の制御装置を説明する。図１１において、電力変換回路８は、スイッチ８１がオンのときにはリアクトル８２を介して、電源１０１からの電力を負荷１０２に供給し、スイッチ８１がオフのときにはリアクトル８２に蓄えられたエネルギーを放出することで電力を負荷１０２に供給する。なお、図１１では、電力変換回路８の出力側に平滑キャパシタ８４が設けられている。
　電力変換回路８の制御装置９は、ＡＤ変換回路９１と駆動タイミング値生成回路９２と駆動信号生成回路９３とからなる。ＡＤ変換回路９１は電力変換回路８の出力ｅｏを入力し、これをデジタル信号に変換して、駆動タイミング値生成回路９２に出力する。
　駆動タイミング値生成回路９２における演算結果Ｄは駆動信号生成回路９３に送出される。駆動信号生成回路９３は、演算結果Ｄに基づき制御信号（スイッチ駆動信号ＤＳＷ）を生成しスイッチ８１を駆動する。
　ところが、図１１の電力変換回路８において、駆動タイミング値生成回路９２にフィルタを用いた場合、電源電圧や電源電流（電源１０１の端子電圧や電源１０１を流れる電流）、負荷電圧や負荷電流（負荷１０２の端子電圧や負荷１０２に供給される電流）が急激に変化した場合の応答に対する制御ができない。
　本発明の目的は、スイッチ制御のためのタイミング値の生成に際して、微分制御量の演算結果とフィルタの演算結果とから、フィルタ演算の繰り返し間隔以下の繰り返し間隔でタイミング値を生成し、このタイミング値により駆動信号生成回路のタイミングセット値を更新することで、制御の高精度化を図る(具体的には、電源や負荷の急激な変化に速く対応する）ことである。
　本発明の電力変換回路の制御装置は、
　電力変換回路から制御に必要な一または二以上のアナログ信号を取得し、当該一または二以上のアナログ信号をＡＤ変換して、これらのアナログ信号に対応する一または二以上のデジタル信号（デジタル値）を生成するＡＤ変換回路と、
　微分制御量演算を行う第１演算部とフィルタ演算を行う第２演算部とを備え、各演算部がそれぞれ前記一または二以上のデジタル量を入力し各演算を行う制御量演算回路、および、
　前記第１演算部における演算繰り返し間隔以上、前記第２演算部における演算繰り返し間隔以下の繰り返し間隔で、当該第２演算部が生成した制御量と、前記第１演算部が生成した制御量の加算を行い、前記電力変換回路のスイッチの駆動タイミング値を生成するデジタルデジタル加算回路、
からなる駆動タイミング値生成回路と、
　前記駆動タイミング値を入力して、当該駆動タイミング値により前記スイッチの駆動信号（駆動パルス）を生成する駆動信号生成回路と、
を備えたことを特徴とする。
　第１演算部は、微分制御量演算に加えて比例制御量演算を行うこともできる。
　フィルタは、ＦＩＲフィルタとＩＩＲフィルタとに分類される。ＦＩＲフィルタは、周知のように移動平均フィルタを含む。
　第１演算部が、比例制御演算、微分制御演算、または比例制御演算および微分制御演算を行い、第２演算部がフィルタ演算を行なうように構成できる。
　電力変換回路は、典型的には、スイッチと転流ダイオードとリアクトルとを備えたＤＣ／ＤＣコンバータである。
　制御に必要な一または二以上のアナログ信号は、典型的には、電力変換回路の入力電流，入力電圧、出力電流，出力電圧、電力変換回路の所定箇所を流れる電流、電力変換回路の所定二箇所間の電圧の何れかである。
　駆動タイミング値生成回路は、駆動信号の立上り、立下りの駆動信号を生成することもできる。たとえば、駆動信号の立上りのタイミングを一定の繰り返し間隔で発生させ、立下りのタイミングを制御するようにできるし、駆動信号の立下りのタイミングを一定の繰り返し間隔で発生させ、立上りのタイミングを制御するようにもできる。
　さらに、たとえば、制御量演算回路とデジタル加算回路と駆動信号生成回路の組を２組用意しておき（ＡＤ変換回路は２組が共用することができる)、駆動信号の立下りのタイミングを制御するようにもできる。
　また、本発明の制御装置により、駆動信号の立上りまたは立下りの駆動信号の一方を生成し、本発明によらない制御装置により、当該駆動信号の他方を生成するようにできる。
　駆動信号生成回路は、ダウンカウンタを備え、駆動タイミングセット値が更新されたときは、
　（駆動タイミングセット値の更新値）－（現在までの累積カウント値）
で現在のカウンタ値を書き換えることができる。
　現在までの累積カウント値は、累積値を計数するカウンタを設けておくことで知ることができるし、駆動タイミング値の入力回数により知ることもできる。
　また、更新される前の駆動タイミングセット値を記憶しておき、このセット値からダウンカウンタ値を減算することで知ることもできる。
　駆動タイミングセット値の更新時において、
　（駆動タイミングセット値の更新値）－（現在までの累積カウント値）の値が所定範囲となったとき（たとえば、ゼロまたは負となったとき）は、ただちに、駆動信号の立上りまたは立下りの駆動信号を生成することができる。
　たとえば、第２演算部の演算繰り返し間隔が、第１演算部の演算繰り返し間隔の整数倍であり、第２演算部の演算終了タイミング（演算結果を出力する準備が整ったとき)が、第１演算部の演算終了タイミングに一致するときは、デジタル加算回路は、微分制御量演算部が制御量を生成したときに、加算を行うことができる。
　第２演算部の演算繰り返し間隔が、第１演算部の演算繰り返し間隔の整数倍であるか否かよらず、第１演算部の演算終了タイミングおよび第２演算部の演算終了タイミングごとに、駆動信号生成回路に備えられたカウンタのカウンタ値を更新することができる。
　なお、第１演算部および第２演算部の演算結果を加算する際に、各演算結果は、通常、一時記憶装置（データバッファ等）に記憶することができるが、この一時記憶装置は、第１演算部および第２演算部に設けておいてもよいし、デジタル加算回路に設けておいてもよい。
　本発明では、タイミング信号生成に際して、第１演算部の演算結果と、第２演算部の演算結果とからタイミング値を第１演算部の演算繰り返し間隔以上、第２演算部の演算繰り返し間隔以下の間隔で生成し、このタイミング値により、駆動信号生成回路にセットされている駆動タイミング値を更新するようにした。これにより、従来の制御装置に比べて、電源や負荷の急激な変化に速く対応でき、高精度の制御を行うことができる。
本発明の制御装置の第１実施形態を示す構成図である。 本発明の制御装置の動作を示す説明図であり、（Ａ）は第２演算部の演算繰り返し間隔が第１演算部の演算繰り返し間隔の整数倍であり、第２演算部の演算終了タイミングが第１演算部の演算終了タイミングに一致するときに駆動信号生成回路に備えられたカウンタのカウンタ値を更新する様子を示す説明図である。 図１の制御装置の変形例を示す構成図である。 制御装置２の一部をハードウェア的に見た説明図である。 （Ａ）は図１の電力変換回路の制御装置の動作説明図であり、（Ｂ）は図６に示した従来の電力変換回路の制御装置の動作説明図である。 本発明の制御装置の第２実施形態を示す構成図である。 本発明の制御装置の第２実施形態を示す構成図である。 本発明の制御装置の第２実施形態において、制御な必要な２つのアナログ信号を取得して制御を行う場合を示す構成図である。 本発明の制御装置の第３実施形態を示す構成図である。 駆動タイミング値生成回路を比例要素とフィルタにより構成した例を示す図である。 従来の制御装置を示す構成図である。
符号の説明
　１　電力変換回路
　２　制御装置
　１１　スイッチ
　１２　リアクトル
　１３　転流ダイオード
　１４　平滑キャパシタ
　２１，２１Ａ，２１Ｂ　アンチエイリアスフィルタ
　２２，２２Ａ，２２Ｂ　ＡＤ変換回路
　２３，２３Ａ，２３Ｂ　駆動タイミング値生成回路
　２４　駆動信号生成回路
　２５　データ選択回路
　２３１　制御量演算回路
　２３２　デジタル加算回路
　２３１１　第１演算部
　２３１２　第２演算部
　ＰＲＰ　比例制御量演算部
　ＤＩＦ　微分制御量演算部
　図１から図３により本発明の第１実施形態を説明する。図１は本発明の制御装置２の基本構成図である。図１において、電力変換回路１は、直流電源１０１からの電力をＤＣ／ＤＣ変換して負荷１０２に供給している。
　制御装置２は、電力変換回路１を構成するスイッチをＰＷＭ（パルス幅変調）により制御するもので、アンチエイリアスフィルタ２１と、ＡＤ変換回路２２と、駆動タイミング値生成回路２３と、駆動信号生成回路２４とからなる。
　アンチエイリアスフィルタ２１は、ローパスフィルタであり、入力される電力変換回路１における信号Ｓｏのノイズ（リップル等）をカットする。信号Ｓｏは、たとえば、電力変換回路１の出力電圧，出力電流，入力電圧または入力電流、電力変換回路１を構成するスイッチを流れるスイッチ電流、電力変換回路１を構成するリアクトルを流れるリアクトル電流などである。
　ＡＤ変換回路２２はアンチエイリアスフィルタ２１を通過した信号Ｓｏを入力し、これをデジタル信号に変換する。
　駆動タイミング値生成回路２３は、制御量演算回路２３１と、デジタル加算回路２３２とからなる。制御量演算回路２３１は第１演算部２３１１と第２演算部２３１２とからなり、第１演算部２３１１は微分制御量の演算を行い、第２演算部２３１２はフィルタの演算とを行なう。第１演算部２３１１の演算、第２演算部２３１２の演算は、マイクロプロセッサ等によりシリアルに行なってもよいし、ＤＳＰ等によりパラレルに行ってもよい。
　デジタル加算回路２３２は、これらの演算部の演算結果Ｄ１およびＤ２を加算してタイミング信号Ｄ（＝Ｄ１＋Ｄ２）を生成する。デジタル加算回路２３２は、第２演算部２３１２の演算繰り返し間隔以下で、かつ比例制御量演算部ＰＲＰにおける演算繰り返し間隔以上の時間間隔で、上記の加算を行うことができる。
　たとえば、図２に示すように、第２演算部２３１２の演算繰り返し間隔が、第１演算部２３１１の演算繰り返し間隔の整数倍であり、第２演算部２３１２の演算終了タイミング（演算結果を出力する準備が整ったとき)が、第１演算部２３１１の演算終了タイミングに一致するときは、デジタル加算回路２３２は、微分制御量演算部が制御量を生成したときに、加算を行うことができる。
　図２では、第１演算部２３１１内の図示しない出力バッファ内の微分制御量データをＤ1,x（ｘ；・・・，０，１，２，・・・）で示し、第２演算部２３１２内の図示しない出力バッファ内のフィルタの演算データをＤ1,y（ｙ；・・・，０，１，２，・・・）で示し、デジタル加算回路２３２の出力データをＤ（ｚ）（ｚ；・・・，０，１，２，・・・）で示してある。また、駆動回路生成回路２４の図示しないカウンタの値Ｃ（デジタル加算回路２３２の出力データＤ（ｚ）に同じ）を併せて示してある。
　図２では、
　Ｄ（０）＝Ｄ1,0＋Ｄ2,0
　Ｄ（１）＝Ｄ1,1＋Ｄ2,0
　Ｄ（２）＝Ｄ1,2＋Ｄ2,0
・・・
　Ｄ（５）＝Ｄ1,5＋Ｄ2,1
・・・
のように、デジタル加算回路２３２は、第１演算部２３１１の微分制御量データＤ1,xと、第２演算部２３１２のフィルタの演算データＤ2,yとをデータ加算する。
　なお、上記の例では、第１演算部２３１１および第２演算部２３１２の各演算結果を、各演算部内の一時記憶装置（データバッファ等）に記憶する例を示したが、デジタル加算回路２３２にデータバッファを設けておき、このデータバッファに各演算結果を一時記憶するようにしてもよい。
　駆動信号生成回路２４は、本実施形態では繰り返し間隔ＴＳＷで動作しており、タイミング信号Ｄに基づき制御信号（スイッチ駆動信号ＤＳＷ：駆動パルスの立下りタイミング）を生成し、電力変換回路１のスイッチを制御する。
　第１演算部２３１１または第２演算部２３１２は、ＡＤ変換回路２２から送られてくる全てのデータを使用しない場合がある。たとえば、第１演算部２３１１は、ＡＤ変換回路２２から送られてくる連続する８個のデータのうち、最初の連続する２個のみを使用すればよい場合もあろうし、第２演算部２３１２は、連続する１０２４個のデータのうち、偶数番目のデータのみを使用すればよい場合もあろう。
　このような場合には、第１演算部２３１１または第２演算部２３１２において、データの選択を行ってもよいし、図３に示すように、ＡＤ変換回路２２の後段にデータ選択回路２５を設け、ＡＤ変換回路２２が出力するデジタルデータを、第１演算部２３１１と第２演算部２３１２に、各演算部の繰り返し間隔に応じて出力するようにしてもよい。
　図４および図５により、図１に示した制御装置２の動作例を説明する。
　図４は、制御装置２の一例を示す説明図である。図４では、駆動タイミング値生成回路２３が、ＣＰＵ２３０１と、メモリ２３０２と、入力インタフェース２３０３，出力インタフェース２３０４と、バス２３０５を有している。図４では、説明の便宜上、制御装置２の一部を図４のような伝統的なコンピュータの構成で示してある。なお、駆動信号生成回路２４は、駆動タイミング値生成回路２３のＣＰＵ２３０１やメモリ２３０２を共用できる。
　図４では、ＡＤ変換回路２２からのデジタルデータはメモリ２３０２のデータ保存領域に格納される。メモリ２０２には、複数のデータがＦＩＦＯ方式で格納されている。図４では、最新の３つのデータＤk-2，Ｄk-1，Ｄkが格納され、入力インタフェース２３０３にはデータＤk+1が入力されている様子が示されている。また、図４では、入力インタフェース２３０４からはデータＤ（ｚ）が出力されている様子も示されている。
　図４では、駆動タイミング値生成回路２３の機能は、ＣＰＵ２３０１と、メモリ２３０２に格納された「第１演算プログラム」，「第２演算プログラム」とにより達成される。
　図４では、微分演算プログラムが「第１演算プログラム」であり、フィルタ演算プログラムが「第２演算プログラム」である。微分プログラムは「第１演算プログラム」とすることもできるし、「第２演算プログラム」とすることもできる。また、更新されたタイミング値は、セット値転送プログラムにより駆動信号生成回路２４に転送される。
　図５（Ａ）に示すように、駆動タイミング値生成回路２３は、第２演算部による一繰り返し間隔中に、複数回の第１演算部２３１１により演算を実行する。図５（Ｂ）は従来における駆動タイミング値の生成を示している。
　図５（Ａ）では、ｋ周期目のＤ1,1，Ｄ1,2，・・・，Ｄ1,Nの演算は、ｋ＋１周期目のＤ2の演算と並行して行なわれる。
　駆動信号生成回路２４は、所定クロックによりセット値が減数されるダウンカウンタを備えており、ダウンカウンタのセット値が、タイミング値Ｈにより順次更新される。
　たとえば、ダウンカウンタの初期セット値「５１２」だとする。「４００」までダウンカウントしたときに（残りカウント数：「１１２」）、セット値が「５１６」に更新された（すなわち「４」増加した）とする。
　駆動信号生成回路２４は、別途、累積値を計数できるカウンタを持つことができ、この場合には、このカウンタ値は「４００」である。したがって、「５１６－４００＝１１６」の値がダウンカウンタにセットされる。
　駆動信号生成回路２４は、更新前のセット値（「５１２」）をメモリ等に記憶しておくこともでき、この場合には、更新前のセット値「５１２」からダウンカウンタの値「１１２」を減算することで、累積値を計算できる。したがって、「５１６－（５１２－１１２）＝１１６」の値がダウンカウンタにセットされる。
　駆動信号生成回路２４は、ダウンカウンタの値がゼロとなったときに、駆動信号ＤＳＷにより、電力変換回路１のスイッチをオフする。なお、この例では、スイッチをオフしているが、スイッチをオンするために上記の制御を行うことができる。
　図６は、データ選択回路２５をレジスタＲＧにより構成したときの、当該データ選択回路２５と駆動タイミング値生成回路２３との構成例を示す図である。
　図６では、ＡＤ変換回路２２からのデータｄは、レジスタＲＧに記憶される。レジスタＲＧはＮ個のデータを記憶でき、これらＮ個のデータは、新たなデータが入力されると順次プッシュされ、古いデータから順に消去される。
　レジスタＲＧに記憶されたデータのうち２つのデータ（たとえば、最新の２データ）は、第１演算部２３１１に送られ、第１演算部２３１１では差分を演算して所定係数を乗算してデジタル加算器２３２に出力する。
　レジスタＲＧに記憶されたデータの全データは第２演算部２３１２に送られ、第２演算部２３１２はフィルタ演算処理（たとえば、ＦＩＲ演算、移動平均演算等）し、演算結果を加算器２３２に送る。
　第1演算部２３１１（微分制御量演算部）は、最新の隣接する２つのデータを用いて微分制御量を求めているが本発明はこれに限定されない。たとえば、第1演算部２３１１は、ＡＤ変換回路２２から入力した連続しない２つのデータを用いることもできる。
　図７により本発明の第２実施形態を説明する。図７は本発明の制御装置２の構成図であり、電力変換回路１の構成は第１実施形態で示した電力変換回路１（図１等参照)と同じである。
　また、第１実施形態と同様、第２実施形態でも、制御装置２はスイッチ１１をＰＷＭにより制御するもので、アンチエイリアスフィルタ２１と、ＡＤ変換回路２２と、駆動タイミング値生成回路２３と、駆動信号生成回路２４とからなる。アンチエイリアスフィルタ２１、ＡＤ変換回路２２および駆動信号生成回路２４は、第1実施形態で説明したものと概ね同様である。なお、図７では、ＡＤ変換回路２２の後段（駆動タイミング値生成回路２３の前段）にデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
　図７において、駆動タイミング値生成回路２３は、第１演算部２３１１と第２演算部２３１２とデジタル加算回路２３２とからなる。第１演算部２３１１は比例制御量演算部ＰＲＰと微分制御量演算部ＤＩＦとからなり、第２演算部２３１２はフィルタである。
　デジタル加算回路２３２は、比例制御量演算部ＰＲＰの出力Ｄ1pと、微分制御量演算部ＤＩＦの出力Ｄ1dと、第２演算部２３１２の出力Ｄ2とを加算し、これをタイミング信号Ｄとして駆動信号生成回路２４に出力する。
　比例制御量演算部ＰＲＰにおける演算は、瞬時になされる。また、第２演算部２３１２における演算は、比例制御量演算部ＰＲＰにおける演算に比べて格段に遅い。また、微分制御量演算部２３１における演算は、比例制御量演算部ＰＲＰにおける演算ほど速くはないが、第２演算部２３１２における演算ほど遅くはない。本発明では、デジタル加算回路２３２は、第２演算部２３１２の演算繰り返し間隔以下で、かつ比例制御量演算部ＰＲＰにおける演算繰り返し間隔以上の時間間隔で、第１演算部２３１１における演算データと第２演算部２３１２における演算データとの加算を行う。
　図８は、電力変換回路１から制御に必要な２つのアナログ信号を取得する制御回路２の構成例を示す図である。２つのアナログ信号のうちの一方は、たとえば電力変換回路１の出力電圧であり、他方は電力変換回路１のスイッチを流れる電流である。
　図８において、電力変換回路１では、アンチエイリアスフィルタ２１は、２つのアンチエイリアスフィルタ２１Ａ，２１Ｂからなり、ＡＤ変換回路２２は２つの変換回路２２Ａ，２２Ｂからなり、データ選択回路２５は２つの選択回路２５Ａ，２５Ｂからなる。
　また、駆動タイミング値生成回路２３は、２つの制御量演算回路２３１Ａ，２３１Ｂと、加算回路２３２からなる。
　図８の電力変換回路１では、２つのＡＤ変換回路２２Ａ，２２Ｂが、２つのアナログ信号を、２つのアンチエイリアスフィルタ２１Ａ、２１Ｂを介して取得し、ＡＤ変換して対応するデジタル信号（デジタル値）を生成する。
　また、制御量演算回路２３１Ａ，２３１Ｂは、それぞれ、選択回路２５Ａ，２５Ｂを介してデジタル信号を取得し、制御量を生成する。制御量演算回路２３１Ａ，２３１Ｂは、それぞれ第１演算部２３１１と第２演算部２３１２とからなる。各第１演算部２３１１は、それぞれ比例制御量演算部ＰＲＰと微分制御量演算部ＤＩＦからなる。また、各第２演算部２３１２は、それぞれフィルタからなる。
　制御量演算回路２３１Ａの、第１演算部２３１１（比例制御量演算部ＰＲＰ，微分制御量演算部ＤＩＦ）からの出力Ｄ1p，Ｄ1dおよび第２演算部２３１２からの出力Ｄ2、制御量演算回路２３１Ｂの、第１演算部２３１１（比例制御量演算部ＰＲＰ，微分制御量演算部ＤＩＦ）からの出力Ｄ1p，Ｄ1dおよび第２演算部２３１２からの出力Ｄ2はデジタル加算回路２３２により加算され加算値Ｄとして駆動信号生成回路２４に送られる。
　図８の回路では、デジタル加算回路２３２でも、制御演算回路２３１Ａ，２３１Ｂの何れかにおける第２演算部２３１２の演算繰り返し間隔以下で、かつ制御演算回路２３１Ａ，２３１Ｂの何れかにおける比例制御量演算部ＰＲＰの演算繰り返し間隔以上の時間間隔で、制御量演算回路２３１Ａの出力（Ｄ1p，Ｄ1d，Ｄ2）と、制御量演算回路２３１Ｂの出力（Ｄ1p，Ｄ1d，Ｄ2）との加算を行う。
　図９により本発明の第３実施形態を説明する。図９において、電力変換回路１の構成は図１に示した電力変換回路１と同じである。また、第１、第２実施形態と同様、第３実施形態でも、制御装置２はスイッチ１１をＰＷＭにより制御する。
　第３実施形態では、制御装置２は、２つのアンチエイリアスフィルタ２１Ａ，２１Ｂと、２つのＡＤ変換回路２２Ａ，２２Ｂと、２つの駆動タイミング値生成回路２３Ａ，２３Ｂと、駆動信号生成回路２４とにより構成されている。なお、図９では、ＡＤ変換回路２２Ａ，２２Ｂの後段（駆動タイミング値生成回路２３Ａ，２３Ｂの前段）のそれぞれにデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
　図９では、アンチエイリアスフィルタ２１Ａと、ＡＤ変換回路２２Ａと、駆動タイミング値生成回路２３Ａとにより制御に必要なアナログ信号ＳoAを、アンチエイリアスフィルタ２１Ｂと、ＡＤ変換回路２２Ｂと、駆動タイミング値生成回路２３Ｂとにより制御に必要なアナログ信号ＳoBを、電力変換回路１から取得している。
　第３実施形態では、アナログ信号ＳoAは、たとえば出力電圧値であり、アンチエイリアスフィルタ２１Ａと、ＡＤ変換回路２２Ａと、駆動タイミング値生成回路２３Ａにより
駆動信号の立下りのタイミングを制御することがでる。また、アナログ信号ＳoBは、たとえばスイッチを流れる電流値であり、アンチエイリアスフィルタ２１Ｂと、ＡＤ変換回路２２Ｂと、駆動タイミング値生成回路２３Ｂとにより駆動信号の立上がりのタイミングを制御することがでる。
　なお、図９では、ＡＤ変換回路２２Ａ，２２Ｂの後段（駆動タイミング値生成回路２３Ａ，２３Ｂの前段）にはデータ選択回路が設けられていないが、図３で説明したと同様のデータ選択回路を設けることができる。
　なお、図１０に示すように、フィルタ演算部と比例演算部とから駆動タイミング値生成回路を構成することもできる。
以下、本発明のフィルタの応用を説明する。
　図１２（Ａ）は本発明のディジタル信号処理回路の一実施形態を示す説明図である。図１２（Ａ）において、ディジタル信号処理回路１１Ａは、移動平均回路１１１Ａと、微分回路１１２と、加算回路１１３とを備えている。ここで、移動平均回路１１１Ａは本発明の第１フィルタ回路であり、微分回路１１２は本発明の第２フィルタ回路である。
　図１２（Ｂ）に、ディジタル信号（離散値）、
　・・・，Ｘ（１），Ｘ（２），・・・，Ｘ（Ｍ），・・・
を示す。図１２（Ｂ）では、時間軸を、
　　・・・，１，２，・・・，Ｍ－１，Ｍ，・・・
で示してある。
　ディジタル値Ｘは、たとえば、電圧、電流、電力等の電気量の偏差である。
　移動平均回路１１１Ａは、上記のディジタル値Ｘを入力し、移動平均ＭＱ（ｎ）を演算する。
　微分回路１１２は、ディジタル値Ｘを入力し、移動平均回路１１１Ａにおいて生じた、時系列のｎ時刻の位相遅れの微分値（補償量）ＣＱ（ｎ）を演算する。加算回路１１３は、移動平均ＭＱ（ｎ）と補償量ＣＱ（ｎ）とを加算して位相遅れを補償したディジタル信号Ｄｃ（ｎ）を生成する。なお、図１２（Ａ）では、処理の流れを示すもので、ある瞬間における各部の信号値を示すものではない。
　移動平均ＭＱの、時系列のｎ時刻における差分方程式は式１で表される。
　　　　　ＭＱ（ｎ）＝（１／Ｍ）ΣＸ（ｋ）・・・（式１）
　ただし、ΣＸ（ｋ）は、ｋ＝１～Ｍまでの加算値であり、Ｍはサンプル数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
　図１３（Ａ）に、移動平均回路１１１Ａのブロック図を示す。図１３（Ａ）において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。移動平均回路１１１Ａの最終段には、係数乗算回路（１／Ｍ）が設けられており、Ｘ（ｎ）が入力されると、ディジタル値Ｘ（Ｍ），Ｘ（Ｍ－１），・・・，Ｘ（２），Ｘ（１）の合計値が計算され、これに（１／Ｍ）が乗算される。
　図１２（Ａ），図１３（Ａ）には図示していないが、移動平均回路１１１Ａおよび微分回路１１２の後段に係数乗算回路を設けることができる。移動平均回路１１１Ａの後段に設けた係数乗算回路と併用できる。
　図１３（Ｂ）に移動平均回路１１１Ａの周波数特性の例を示し、図１３（Ｃ）に移動平均回路１１１Ａの位相特性の例を示す。図１３（Ｂ），（Ｃ）からわかるように、移動平均回路１１１Ａの出力には、実用周波数域において位相遅れが生じる。
　図１２（Ａ）における微分回路１１２は、高域通過特性を持ち、時系列のｎ時刻における補償量ＣＱ（ｎ）は、式２で表される。
　　　　　ＣＱ（ｎ）＝（Ｘ（ｋ）－Ｘ（ｋ－１））／Δｔ・・・（式２）
　ただし、Δｔは離散値の時間間隔であり、ｋはたとえば２～Ｍのうちの何れかの値である。また、ｎは、ここでは、サンプリング時刻Ｍ－１に対応する係数である。
　なお、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、式３のように表すこともできる。
　　　　　ＣＱ（ｎ）＝（Ｘ（ｋ）－Ｘ（ｋ－２））／Δ２ｔ・・・（式３）
　ｋはたとえば２～Ｍのうちの何れかの値であり、たとえば３～Ｍのうちの何れかの値である。
　図１４（Ａ）に微分回路１１２の周波数特性の例を示し、図１４（Ｂ）に微分回路１１２の位相特性の例を示す。図１３（Ａ），（Ｂ）からわかるように、微分回路１１２の出力には、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、移動平均ＭＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＭＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）により低減される。
　図１５は本発明のディジタル信号処理回路の他の実施形態を示す説明図である。図１５において、ディジタル信号処理回路１１Ｂは、ＦＩＲフィルタ回路１１１Ｂと、微分回路１１２と、加算回路１１３と、係数乗算回路を備えている。ここで、移動平均回路１１１Ｂは本発明の第１フィルタ回路であり、図１のディジタル信号処理回路と同様、微分回路１１２は本発明の第２フィルタ回路である。
　ＦＩＲフィルタ回路１１１Ｂの、時系列のｎ時刻における差分方程式は式４で表される。
　　　　　ＦＱ（ｎ）＝ΣａkＸ（ｋ）・・・（式４）
　ただし、ΣａkＸ（ｋ）は、ｋ＝１～Ｍまでの加算値であり、Ｍはサンプル数、ａkは重み係数である。ｎは、ここでは、サンプリング時刻Ｍに対応する係数である。
　図１６に、ＦＩＲフィルタ回路１１１Ｂのブロック図を示す。図１６において、Ｚ-1のブロックは、１つ前のサンプリングのディジタル値を出力することを意味する。Ｚ-1のブロックの後段には、係数乗算回路（ａk）が設けられており、ＦＩＲフィルタ回路１１１ＢにＸ（Ｍ）が入力されると、ａMＸ（Ｍ），ａM-1Ｘ（Ｍ－１），・・・，ａ2Ｘ（２），ａ1Ｘ（１）の合計値が計算される。
　図１５，図１６には図示していないが、図１（Ａ），図１３（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
　ＦＩＲフィルタ回路１１１Ｂの周波数特性、位相特性は、図１３（Ｂ），（Ｃ）に移動平均回路１１１Ａについて示したと同様であり、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）には、実用周波数域において位相遅れが生じる。
　図１６における微分回路１１２の出力である、時系列のｎ時刻における補償量ＣＱ（ｎ）は、前述した式２で表される。また、ＣＱ（ｎ）は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ２ｔとして、前述した式３のように表すこともできる。
　なお、図１５および図１６には図示していないが、図１（Ａ），図１３（Ａ）の移動平均回路１１１Ａと同様、ＦＩＲフィルタ回路１１１Ｂおよび微分回路１１２の後段に係数乗算回路を設けることができる。
　図１５のディジタル信号処理回路１１Ｂでも、微分回路１１２の出力ＣＱ（ｎ）は、実用周波数域において位相が進んでいる。したがって、加算回路１１３が、ＦＩＲフィルタ回路１１１Ｂの出力ＦＱ（ｎ）と微分回路１１２の出力（補償量ＣＱ（ｎ））とを加算することで、ＦＱ（ｎ）の位相遅れ分の影響はＣＱ（ｎ）によりキャンセルされる。
　図１７は、本発明のディジタル制御回路の実施形態を示す説明図である。本実施形態では、図１のディジタル信号処理回路１１Ａを搭載したディジタル制御回路により、電力変換回路を制御する例を示すが、図１５のディジタル信号処理回路１１Ｂを搭載したディジタル制御回路により電力変換回路を制御する場合も、以下の説明がそのまま当てはまる。
　図１７において、電力変換回路２は、電源４からの電圧Ｅｉを入力するスイッチ回路２１と、スイッチ回路２１に接続されエネルギー蓄積・放出を行うインダクタ２２とから構成され、スイッチ回路２１には負荷３が接続されている（インダクタ２２は、電力変換方式によっては、スイッチ回路２１と負荷３との間に接続されることもある）。
　ディジタル制御回路１は、入力部１２と、入力比較部１３と、ディジタル信号処理回路１１Ａと、制御信号出力部１４とを備えている。入力部１２は、信号選択機能を備えており、出力電圧ｅｏと出力電流ｉｏの何れか一方を選択することもできるし、出力電圧ｅｏと出力電流ｉｏの双方を選択することもできる。
　ディジタル制御回路１は定電圧モード、定電流モード、電力モード、過電流制限モード、過電圧制限モード等の種々の制御を行うことができる。
　たとえば、ディジタル制御回路１が定電圧モードで制御を行っているときには、入力部１２はｅｏのみを選択し、負荷３が急増したような場合には、入力部１２はｉｏのみの選択に切り換え、ディジタル制御回路１は、過電流制限モードでの制御を行う。また、定電圧モードから過電流制限モードに移行する過程で、入力部１２がｅｏとｉｏとの双方を選択し、ｅｏとｉｏとの乗算を行い、ディジタル制御回路１は、電力モードでの制御を行うこともある。
　ここでは、入力部１２の出力をａｄとする。なお、図示はしないが、電圧検出値は瞬時値ｅｏに限らず、平均値または実効値Ｅｏであってもよい。また電流検出値も瞬時値ｉｏに限らず、平均値または実効値Ｉｏであってもよい。
　入力部１２の後段の入力比較部１３は、作動増幅器１３１とＡ／Ｄ変換器１３２とからなる。差動増幅器１３１は電力検出値ａｄと目標値ａｄ*との差分（ａｄ*－ａｄ）を出力し、Ａ／Ｄ変換器１３２はこの差分（ａｄ*－ａｄ）をディジタル信号に変換し、偏差（ディジタル離散値Ｘ）としてディジタル信号処理回路１１に出力する。
　図１７では、差動増幅器１３１の後段にＡ／Ｄ変換器１３２が設けられているが、Ａ／Ｄ変換器１３２の後段に差動増幅器１３１（この場合にはディジタル比較器）を設けることができる。また、入力部１２の前段に、Ａ／Ｄ変換器を設けるようにしてもよい。この場合には、図１８に示すように、入力部１２は、Ａ／Ｄ変換器１２１１，１２１２とディジタル乗算器１２２であり、比較部１３はディジタル比較器である。図１６ではディジタル乗算器１２２の出力をＤで示し、比較部１３は出力Ｄと目標値Ｄ*を入力し、ディジタル偏差Ｄ*－ＤをＸとして出力する。
　なお、図１７では移動平均回路１１１Ａの後段に係数乗算回路１１４が設けられ、微分回路１１２の後段に係数乗算回路１１５が設けられている。
　ディジタル信号処理回路１１Ａは、制御回路の一部を構成しており、ディジタル偏差ＤXの移動平均ＭＱ（ｎ）の演算処理を行い、係数乗算回路１１４は、ＭＱ（ｎ）に所定の係数ＫMを乗算して、移動平均操作量ＫM・ＭＱ（ｎ）を出力する。また、微分回路１１２は、ディジタル偏差Ｘの微分値ＣＱ（ｎ）の演算処理を行い、係数乗算回路１１５は、ＣＱ（ｎ）に所定の係数ＫDを乗算して、移動平均操作量ＫD・ＣＱ（ｎ）を出力する。
　加算回路１１３は、係数乗算回路１１４の出力ＫA・ＭＱ（ｎ）と係数乗算回路１１５の出力微分値ＫD・ＣＱ（ｎ）とを加算し、位相遅れを補償した信号Ｄｃ（ｎ）を出力する。
　移動平均を演算する回路は、図１９（Ａ）に示すようにシフトレジスタから構成することもできる。図１９（Ａ）では、移動平均を演算する回路は、ＦＩＦＯ１３０１と、加算器１３０２と、シフトレジスタ１３０３と、係数乗算回路１３０４とからなる。
　図１９（Ａ）では、ＦＩＦＯ１３０１は、サンプリング値を順次入力して、連続した複数のサンプリング値を記憶している。ここでは、図１９（Ｂ）に示す、４つのサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４が記憶されている様子が示されている。
　ＦＩＦＯ１３０１に記憶されたサンプリング値Ｘ１，Ｘ２，Ｘ３，Ｘ４は、加算器１３０２に入力され、加算器１３０２はΣＸｉ（＝Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）を出力する。
　シフトレジスタ１３０３は、係数乗算回路１３０４は、ΣＸｉに係数（平均化するための係数（１／４）を含む）ＫM／４を乗算し、ＫM・（１／４）ΣＸｉを出力する。
　なお、シフトレジスタ１３０３により、加算結果（たとえば、２進数：ｂ1ｂ2ｂ3ｂ4）を、下位側に２回シフトさせて（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2を演算し、シフタ１３１３の出力（Ｘ１＋Ｘ２＋Ｘ３＋Ｘ４）／２2に係数ＫMを乗じて、ＡＭ（ｎ）を出力するようにしてもよい。この場合、係数乗算回路１３０４は、シフトレジスタ１３０３と一体に構成できる。たとえば、係数ＫMが１／２であるときには、シフトレジスタ１３０３の処理において、さらに２進数：ｂ1ｂ2ｂ3ｂ4全体をさらに１ビット（合計で３ビット）だけ下位側にシフトさせればよいし、係数ＫMが２であるときには、シフトレジスタ１３０３の処理において、２進数：ｂ1ｂ2ｂ3ｂ4全体を１ビットだけ下位側にシフトさせればよい（すなわち、２ビット下位側にシフトさせ、１ビット上位側にシフトさせる処理と同じである）。
　微分回路１１２は、図２０に示すようにＦＩＦＯ１１２１と、減算回路１１２２と、係数乗算回路１１２３とから構成できる。図２０では、ＦＩＦＯ１１２１は、Ｘ１，Ｘ２，Ｘ３，Ｘ４のうち最後の２つの値Ｘ３，Ｘ４を入力し、この値を減算回路１１２２に出力している。減算回路１１２２は、この減算値（Ｘ３－Ｘ４）を係数乗算回路１１２３に出力し、係数乗算回路１１２３は、減算値（Ｘ３－Ｘ４）に係数ＫDを乗算して微分値ＣＱ（ｎ）を出力する。
　図２０のＦＩＦＯ１１２１は、図１９（Ａ）に示した移動平均を算出する回路のＦＩＦＯ１３０１と共用できる。
　本発明のディジタル制御回路は、負荷変動しない場合において優れた制御特性を発揮することはもちろんであるが、負荷が急増したような場合にも、ピーク値を抑えた制御が可能である。
　図２１（Ａ）に電力変換回路２をＰＩＤ制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、図２１（Ｂ）に電力変換回路２をディジタル制御回路１でシミュレートしたときのリアクトル電流の過渡特性を示す。リアクトル電流が流れるときのオーバーシュートは、図２１（Ａ）では大きいが、図２１（Ｂ）では上述したパラメータＫMやＫDを適切に選ぶことにより、抑えられている。

Claims (5)

  1. 　電力変換回路から制御に必要な一または二以上のアナログ信号を取得し、当該一または二以上のアナログ信号をＡＤ変換して、これらのアナログ信号に対応する一または二以上のデジタル信号（デジタル値）を生成するＡＤ変換回路と、
    　微分制御量演算を行う第１演算部とフィルタ演算を行う第２演算部とを備え、各演算部がそれぞれ前記一または二以上のデジタル量を入力し各演算を行う制御量演算回路、および、
    　前記第１演算部における演算繰り返し間隔以上、前記第２演算部における演算繰り返し間隔以下の繰り返し間隔で、当該第２演算部が生成した制御量と、前記第１演算部が生成した制御量の加算を行い、前記電力変換回路のスイッチの駆動タイミング値を生成するデジタルデジタル加算回路、
    からなる駆動タイミング値生成回路と、
    　前記駆動タイミング値を入力して、当該駆動タイミング値により前記スイッチの駆動信号を生成する駆動信号生成回路と、
    を備えたことを特徴とする電力変換回路の制御装置。
  2. 　前記デジタル加算回路は、前記微分制御量演算部が制御量を生成したときに、加算を行うことを特徴とする請求項１に記載の電力変換回路の制御装置。
  3. 　前記第１演算部は、微分制御量演算に加えて比例制御量演算を行うことを特徴とする請求項１または２に記載の電力変換回路の制御装置。
  4. 　前記駆動信号生成回路は、前記駆動信号の立上り信号，立下がり信号の双方または一方を生成することを特徴とする請求項１から３の何れかに記載の電力変換回路の制御装置。
  5. 　前記電力変換回路が、前記スイッチと転流ダイオードとリアクトルとを備えたＤＣ／ＤＣコンバータであることを特徴とする請求項１から４の何れかに記載の電力変換回路の制御装置。
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