WO2009093293A1 - 試験装置 - Google Patents

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WO2009093293A1
WO2009093293A1 PCT/JP2008/003702 JP2008003702W WO2009093293A1 WO 2009093293 A1 WO2009093293 A1 WO 2009093293A1 JP 2008003702 W JP2008003702 W JP 2008003702W WO 2009093293 A1 WO2009093293 A1 WO 2009093293A1
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comparison result
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test
comparison
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PCT/JP2008/003702
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Satoshi Iwamoto
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Advantest Corp
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators

Definitions

  • the present invention relates to a test apparatus.
  • the present invention relates to a test apparatus that can acquire the logical value of a response signal from the device under test without being affected by the test signal applied to the device under test.
  • This application is related to the following Japanese application and claims priority from the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application. 1. Japanese Patent Application No. 2008-13171 Application date January 23, 2008
  • a test to determine pass / fail of the device under test by inputting a predetermined test signal to the device under test and measuring the response signal from the device under test A device is used.
  • the test signal generated based on the test pattern is input to the device under test, the logical pattern of the response signal output by the device under test matches the expected value corresponding to the test pattern. It is possible to test whether or not the operation of the device under test is normal.
  • the above test apparatus for example, in the test in which the test signal is sequentially input to the device under test and the response signal is output from the device under test, the response signal output from the device under test and the device under test are Even when a test signal to be input to the test signal is superimposed and detected, the response signal output from the device under test is accurately detected by canceling out the test signal component included in the response signal from the response signal. be able to.
  • the above-described test apparatus includes a comparison process of detected signals and a circuit that generates a comparison signal used for the comparison process, there is a problem that the entire circuit configuration becomes complicated.
  • an object of the present invention is to provide a test apparatus that can solve the above problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test, a signal supply unit that supplies a test signal to the device under test via a transmission line, and a transmission path that is common to the signal supply part
  • a comparison / determination unit that receives the response signal of the device under test via the reference signal and determines whether the device under test is good or bad based on a comparison result of comparing the reference level corresponding to the logic pattern of the test signal with the signal level of the response signal;
  • a test apparatus is provided.
  • FIG. 1 shows an overall configuration of a test apparatus 10 according to an embodiment of the present invention.
  • An example of the configuration of the selection determination unit 330 is shown.
  • 3 is a timing chart showing an example of a test of a device under test 600 by the test apparatus 10. It is the figure which expanded the signal waveform of the superimposition signal 755S in cycle C9. Another example of the configuration of the selection determination unit 330 is shown.
  • FIG. 1 shows an overall configuration of a test apparatus 10 according to an embodiment of the present invention.
  • the test apparatus 10 is an apparatus for testing a device under test 600 such as an IC or LSI, and includes a timing generation unit 110, a pattern generation unit 120, a signal supply unit 200, and a comparison determination unit 300.
  • the signal supply unit 200 and the comparison determination unit 300 are electrically connected to the terminal of the device under test 600 via the common transmission path 40.
  • the test apparatus 10 supplies, for example, a test signal generated based on a test pattern corresponding to the test program to the device under test 600 by executing a predetermined test program, and a response from the device under test 600.
  • the quality of the device under test 600 is determined based on the result of comparing the logical value of the signal with the expected value corresponding to the test pattern.
  • the timing generator 110 generates a periodic signal 751S, a timing signal 771S, and a timing signal 772S.
  • the timing generation unit 110 then supplies the periodic signal 751S to the pattern generation unit 120, the timing signal 771S to the signal supply unit 200, and the timing signal 772S to the comparison determination unit 300.
  • the pattern generation unit 120 executes a test program when a predetermined test program is input from an external control device, for example, and generates a test pattern 752D based on the periodic signal 751S supplied from the timing generation unit 110. Then, the pattern generation unit 120 sends the generated test pattern 752D to the signal supply unit 200.
  • the test pattern 752D generated by the pattern generation unit 120 is a pattern in which H logic, L logic, or the like is arranged in accordance with the test contents, and the signal supply unit 200 performs the test on the device under test 600.
  • the pattern data to be included in the test signal 753S supplied to 600 is included.
  • the pattern generator 120 further outputs a logical value of the response signal 754S to be output by the device under test 600 when the test signal 753S is supplied to the device under test 600 based on the periodic signal 751S supplied from the timing generator 110.
  • An expected value pattern 756D including (expected value) is generated.
  • the pattern generation unit 120 sends the generated expected value pattern 756D to the comparison determination unit 300.
  • the signal supply unit 200 includes a waveform shaping unit 220 and a driver 230, and supplies a test signal 753S to the device under test 600 via the transmission path 40.
  • the waveform shaping unit 220 shapes the test pattern 752D sent from the pattern generation unit 120 in accordance with the timing of the timing signal 771S supplied from the timing generation unit 110, and sends it to the driver 230 and the comparison determination unit 300 as the test signal 753S ′. send.
  • the driver 230 is, for example, a voltage source that amplifies and outputs the voltage level of the input signal, and outputs a test signal 753S obtained by amplifying the voltage level corresponding to the logical value for each bit of the test signal 753S ′ sent from the waveform shaping unit 220.
  • the data is output to the device under test 600 via the transmission line 40.
  • the output impedance of the driver 230 is set to be approximately equal to the characteristic impedance of the transmission line 40 and the input impedance of the device under test 600. Therefore, the test signal 753S output from the driver 230 propagates through the transmission line 40 and is input to the device under test 600 with almost no attenuation due to reflection.
  • the comparison determination unit 300 includes a comparison unit 310, a delay unit 320, and a selection determination unit 330.
  • the response signal 754S output from the device under test 600 is input to the comparison / determination unit 300 after being delayed by the propagation delay time of the transmission line 40.
  • the comparison determination unit 300 receives the response signal 754S and the test signal 753S.
  • superimposed signals 755S that are superimposed at least in part.
  • the comparison determination unit 300 detects the logical value of the response signal 754S from the received superimposed signal 755S and compares the detected logical value of the response signal 754S with the expected value that the response signal 754S should have, based on the result. The quality of the test device 600 is determined.
  • the comparison unit 310 includes a first comparator 311 and a second comparator 312.
  • the first comparator 311 receives the superimposed signal 755S, the voltage level of the signal of each cycle in the superimposed signal 755S, the voltage level (VOH1) of a predetermined magnitude, and a voltage level (VOH1) smaller than the voltage level (VOH1) (
  • the comparison result 761S obtained by comparing VOL1) is output to the selection determination unit 330.
  • the first comparator 311 outputs a comparison result 761S indicating that the logic value in the cycle is H logic to the selection determination unit 330.
  • the first comparator 311 outputs a comparison result 761S indicating that the logic value in the cycle is L logic to the selection determination unit 330. To do.
  • the second comparator 312 When the second comparator 312 receives the superimposed signal 755S, the voltage level in each cycle of the superimposed signal 755S, the voltage level (VOH2) of a predetermined magnitude, and a voltage level (VOL2) smaller than the voltage level (VOH2).
  • a comparison result 762 ⁇ / b> S that is compared with is output to the selection determination unit 330. For example, when the voltage level of one cycle in the received superimposed signal 755S is higher than VOH2, the second comparator 312 outputs a comparison result 762S indicating that the logic value in the cycle is H logic to the selection determination unit 330. To do. Further, when the voltage level of one cycle in the received superimposed signal 755S is smaller than VOL2, the second comparator 312 outputs a comparison result 762S indicating that the logic value in the cycle is L logic to the selection determination unit 330. To do.
  • each of the comparison result 761S and the comparison result 762S is a comparison result between the voltage level in each cycle of the superimposed signal 755S and the set voltage level of each comparator of the comparison unit 310 as described above. Therefore, each comparison result is a comparison result between the voltage level obtained by superimposing the voltage level of the test signal 753S on the voltage level of the response signal 754S and the set voltage level of each comparator of the comparison unit 310.
  • the delay unit 320 delays the test signal 753S ′ from the waveform shaping unit 220 by a preset phase and supplies it to the selection determination unit 330.
  • the selection determination unit 330 selects either the comparison result 761S output from the first comparator 311 of the comparison unit 310 or the comparison result 762S output from the second comparator 312 according to the logic value of the supplied test signal 753S ′.
  • the logic value of the selected comparison result is captured at the strobe timing specified by the timing signal 772S supplied from the timing generator 110.
  • the selection determination unit 330 determines pass / fail of the device under test 600 based on the fetched logical value of the comparison result.
  • the delay unit 320 selects, for example, either the comparison result 761S or the comparison result 762S for the superimposed signal 755S on which the test signal 753S output from the driver 230 is superimposed in the selection determination unit 330 of the comparison determination unit 300. It is preferable to delay the test signal 753S ′ so that the timing to be matched matches the timing of the test signal 753S ′ supplied to the selection determination unit 330.
  • FIG. 2 shows an example of the configuration of the selection determination unit 330.
  • the selection determination unit 330 includes a selection unit 340 and a determination unit 350.
  • the selection unit 340 outputs the comparison result 761S output from the first comparator 311 of the comparison unit 310 and the second comparator 312 based on the logical value of the test signal 753S ′ sent from the waveform shaping unit 220 via the delay unit 320.
  • One of the comparison results 762S to be selected is selected.
  • the selection unit 340 determines which logical value of the test signal 753S is superimposed on the superimposed signal 755S input to the comparison determination unit 300 based on the logical value for each bit of the test signal 753S ′, and The comparison result 761S or the comparison result 762S is selected according to the superposed logical value. More specifically, the selection unit 340 selects the comparison result 761S when the logic value of the test signal 753S ′ is H logic, that is, when the driver 230 outputs the test signal 753S of H logic. The selection unit 340 selects the comparison result 762S when the logical value of the test signal 753S ′ is L logic, that is, when the driver 230 outputs the L logic test signal 753S.
  • the selection unit 340 outputs each logical value selected from each of the comparison result 761S and the comparison result 762S to the determination unit 350 as a selection result signal 763S. Note that the selection unit 340 preferably selects either the comparison result 761S or the comparison result 762S at the timing of each cycle of the test signal 753S ′.
  • the determination unit 350 includes a comparison result acquisition unit 351, a logical comparison unit 352, and a prohibition determination unit 353.
  • the determination unit 350 determines pass / fail of the device under test 600 based on the comparison result selected by the selection unit 340.
  • the comparison result acquisition unit 351 acquires the logical value of the selection result signal 763S from the selection unit 340 at the strobe timing specified by the timing signal 772S supplied from the timing generation unit 110. Then, the comparison result acquisition unit 351 outputs the acquired logical value to the logical comparison unit 352 and the prohibition determination unit 353 as a logical pattern 764D.
  • the comparison result acquisition unit 351 may be a flip-flop or a latch, for example.
  • the logical comparison unit 352 logically compares each logical value of the logical pattern 764D input from the comparison result acquisition unit 351 with each logical value of the expected value pattern 756D input from the pattern generation unit 120. Then, the logical comparison unit 352 generates a pass determination when the logical values match as a result of the logical comparison, and generates a fail determination when the logical values do not match. Further, the logic comparison unit 352 outputs the generated pass determination and fail determination to the prohibition determination unit 353 as a pass / fail determination result 765D. In this example, the logic comparison unit 352 may output the pass / fail judgment result 765D to another member (for example, a fail memory) of the test apparatus 10. Further, the logic comparison unit 352 may determine pass / fail of the device under test 600 based on the generated pass / fail determination result 765D, and may output the pass / fail determination result to the prohibition determination unit 353.
  • the prohibition determination unit 353 detects the strobe timing when the comparison result acquisition unit 351 acquires the logical value of the selection result signal 763S based on the strobe timing specified by the timing signal 772S supplied from the timing generation unit 110. To do. Then, the prohibition determination unit 353 determines whether or not the strobe timing is included in the prohibition area determined according to the edge timing at which the logical value of the test signal 753S transitions from H logic to L logic or from L logic to H logic. Determine whether.
  • the prohibition determination unit 353 further compares the logical value of the selection result signal 763S acquired according to the strobe timing and the logical comparison result in the logical comparison unit 352. An error flag 766D is generated in association with the pass / fail judgment result 765D.
  • the prohibition determination unit 353 may output the error flag 766D to another member (for example, a fail memory) of the test apparatus 10. Further, when the pass / fail determination result for determining pass / fail of the device under test 600 is input from the logic comparison unit 352, the prohibition determination unit 353 may generate the error flag 766D in association with the pass / fail determination result.
  • FIG. 3 is a timing chart showing an example of a test of the device under test 600 by the test apparatus 10.
  • a data string and a waveform with a symbol on the left side correspond to the data string and the waveform of each signal of the above-described pattern with the corresponding symbol, respectively.
  • specific 10 cycles at the time of testing the device under test 600 are extracted and indicated as C1 to C10.
  • the driver 230 causes the test signal 753S corresponding to each logical value of the test pattern 752D to be received. Is output to the device under test 600. On the other hand, the device under test 600 outputs a response signal 754S having a waveform corresponding to the logical value of “LHHLHLLHLH” in each cycle of C1 to C10.
  • the propagation delay time until the response signal 754S output from the device under test 600 propagates on the transmission line 40 and is input to the comparison unit 310 of the comparison determination unit 300 is exactly one cycle. It shall be equivalent to Further, it is assumed that the propagation delay time until the test signal 753S output from the driver 230 is input to the comparison unit 310 of the comparison determination unit 300 can be ignored.
  • the logic value of “LLHHLHLLHL” (the logic value “LHHLHLLHLH” of the response signal 754S output from the device under test 600 is delayed by one cycle in each cycle of C1 to C10.
  • the response signal 754S having a waveform corresponding to (value) and the test signal 753S having a waveform corresponding to the logic value of “LHLHHLHL” are input.
  • the first comparator 311 of the comparison unit 310 outputs a comparison result 761S obtained by comparing the voltage level of each cycle signal in the superimposed signal 755S with voltage levels (VOH1, VOL1) of a predetermined magnitude to the selection determination unit 330. .
  • the first comparator 311 outputs a comparison result 761S having a waveform corresponding to the logical value of “LLLLHLLLHL” to the selection determination unit 330 in each cycle of C1 to C10.
  • the voltage levels (VOH1, VOL1) are set to levels for determining the logical value of the response signal 754S from the superimposed signal 755S when the H logic of the test signal 753S is superimposed on the superimposed signal 755S, for example.
  • the second comparator 312 of the comparison unit 310 provides the selection determination unit 330 with a comparison result 762S obtained by comparing the voltage level of the signal of each cycle in the superimposed signal 755S with the voltage level (VOH2, VOL2) having a predetermined magnitude. Output.
  • the second comparator 312 outputs the comparison result 762S having a waveform corresponding to the logical value of “LHHHHHHLHL” to the selection determination unit 330 in each cycle of C1 to C10.
  • the voltage levels (VOH2, VOL2) are set to levels for determining the logical value of the response signal 754S from the superimposed signal 755S when the L logic of the test signal 753S is superimposed on the superimposed signal 755S, for example.
  • the selection unit 340 of the selection determination unit 330 for example, in each cycle of C1 to C10, when the logical value of the test signal 753S ′ supplied from the waveform shaping unit 220 via the delay unit 320 is H logic, that is, in this example Then, the comparison result 761S is selected in C2, C4, C5, C7, and C9.
  • the selection unit 340 of the selection determination unit 330 performs comparison results in C1, C3, C6, C8, and C10 when the logical value of the test signal 753S ′ is L logic in each cycle of C1 to C10, that is, in this example. 762S is selected.
  • the selection determination unit 330 selects the comparison result 761S or the comparison result 762S according to the logical value of the test signal 753S ′ having the same logical pattern as the logical pattern of the test signal 753S.
  • the voltage level obtained by canceling the voltage level of the test signal 753S included in the signal 755S, that is, the logical value corresponding to the voltage level of the response signal 754S can be output to the comparison result acquisition unit 351 of the determination unit 350 as the selection result signal 763S. .
  • the selection unit 340 outputs a selection result signal 763S having a logical value of “LLHHLHLLHL” to the comparison result acquisition unit 351 of the determination unit 350 in each cycle of C1 to C10.
  • the comparison result acquisition unit 351 detects the logical value of the selection result signal 763S from the selection unit 340 at the strobe timing specified by the timing signal 772S supplied from the timing generation unit 110. Then, the comparison result acquisition unit 351 acquires the detected logical value.
  • the comparison result acquisition unit 351 outputs the acquired logical value to the logical comparison unit 352 and the prohibition determination unit 353 as a logical pattern 764D having a logical value of “LLHHLHLLLHL” in each cycle of C1 to C10.
  • the logical comparison unit 352 logically compares each logical value of the logical pattern 764D input from the comparison result acquisition unit 351 with each logical value of the expected value pattern 756D input from the pattern generation unit 120.
  • the expected value pattern 756D input to the logic comparison unit 352 has a logic value of “LLHHLHLLLHL” in each cycle of C1 to C10.
  • the logical comparison unit 352 generates a path determination on the assumption that the logical values coincide in each of the cycles C1 to C10 as a result of the logical comparison, and outputs the path determination result 765D to the prohibition determination unit 353.
  • the operation of the prohibition determination unit 353 is the same as described above, and a description thereof is omitted.
  • the test apparatus 10 cancels the component of the test signal 753S in the signal. Since the logical value of the response signal 754S can be compared with the logical value of the expected value pattern, the response signal 754S output from the device under test 600 can be accurately detected by the comparison / determination unit 300. Therefore, the quality determination of the device under test 600 can be performed more accurately.
  • the comparison determination unit 300 can accurately detect the response signal 754S even when the test signal 753S output from the signal supply unit 200 is detected by the comparison determination unit 300, so-called I / O. Tests can be conducted without considering the effects of deadband. Therefore, the test apparatus 10 can perform the test of the device under test 600 more efficiently.
  • FIG. 4 is an enlarged view of the signal waveform of the superimposed signal 755S in cycle C9.
  • the prohibition determination unit 353 causes the comparison result acquisition unit 351 to select the logic of the selection result signal 763S. It is determined whether or not the strobe timing specified by the timing signal 772S when the value is acquired is included in the prohibited area shown in FIG.
  • the prohibition determination unit 353 prevents the device under test 600 from being determined to be good or bad based on the result of the comparison result acquisition unit 351 acquiring the logical value of the selection result signal 763S at an inappropriate strobe timing. Can do. Further, the fact that the timing signal 751S is output at an inappropriate timing can be output as an error flag 766D.
  • FIG. 5 shows another example of the configuration of the selection determination unit 330.
  • the selection determination unit 330 according to this modification includes a determination unit 360 and a selection unit 370.
  • the determination unit 360 includes comparison result acquisition units 361 and 362, logical comparison units 363 and 364, and a prohibition determination unit 365.
  • the selection determination unit 330 outputs a determination result for determining whether the response signal 754S in each cycle is good or bad based on each of the comparison result 761S from the first comparator 311 and the comparison result 762S from the second comparator 312.
  • the comparison result acquisition unit 361 detects the logical value of the comparison result 761S from the first comparator 311 at the strobe timing specified by the timing signal 772S supplied from the timing generation unit 110. Then, the comparison result acquisition unit 361 acquires the detected logical value and outputs it to the logical comparison unit 363 as a logical pattern 771D.
  • the comparison result acquisition unit 362 detects the logical value of the comparison result 762S from the second comparator 312 at the strobe timing specified by the timing signal 772S supplied from the timing generation unit 110. Then, the comparison result acquisition unit 362 acquires the detected logical value and outputs it to the logical comparison unit 364 as a logical pattern 772D.
  • the logical comparison unit 363 logically compares each logical value of the logical pattern 771D input from the comparison result acquisition unit 361 with each logical value of the expected value pattern 756D input from the pattern generation unit 120. Then, the logical comparison unit 363 generates a pass determination when the logical values match as a result of the logical comparison, and generates a fail determination when the logical values do not match. Then, the logical comparison unit 363 outputs the generated pass determination and fail determination to the selection unit 370 as a pass / fail determination result 773D.
  • the logical comparison unit 364 logically compares each logical value of the logical pattern 772D input from the comparison result acquisition unit 362 with each logical value of the expected value pattern 756D input from the pattern generation unit 120. Then, the logical comparison unit 364 generates a pass determination when the logical values match as a result of the logical comparison, and generates a fail determination when the logical values do not match. Then, the logical comparison unit 364 outputs the generated pass determination and fail determination to the selection unit 370 as a pass / fail determination result 774D.
  • the selection unit 370 determines which logical value of the test signal 753S is superimposed on the superimposed signal 755S input to the comparison determination unit 300, and performs the superimposition.
  • the pass / fail judgment result 773D or the pass / fail judgment result 774D is selected according to the logical value.
  • the selection unit 370 outputs the selection result signal 775S, which is a determination result selected from each of the pass / fail determination result 773D and the pass / fail determination result 774D, to the prohibition determination unit 365 of the determination unit 360.
  • the operation of the prohibition determination unit 365 is substantially the same as that of the prohibition determination unit 353 and will not be described.
  • the test apparatus 10 including the selection determination unit 330 including the determination unit 360 and the selection unit 370 described above is compared and determined similarly to the test apparatus 10 including the selection determination unit 330 including the selection unit 340 and the determination unit 350 described above. Even when the response signal 754S and the test signal 753S are superimposed in the unit 300, the component of the test signal 753S in the signal is canceled and the logical value of the response signal 754S is compared with the logical value of the expected value pattern 756D. Therefore, the comparison / determination unit 300 can accurately detect the response signal 754S output from the device under test 600. Therefore, the quality determination of the device under test 600 can be performed more accurately.
  • the comparison determination unit 300 can accurately detect the response signal 754S even when the test signal 753S output from the signal supply unit 200 is detected by the comparison determination unit 300.
  • the test can be carried out without considering the influence of the so-called I / O dead band. Therefore, the test apparatus 10 of the present example can perform the test of the device under test 600 more efficiently.
  • the comparison unit 310 of the comparison determination unit 300 may include three or more comparators according to the number of voltage levels in the input superimposed signal 755S. For example, when the driver 230 does not output the H logic and the L logic, the impedance becomes high impedance, and the device under test has a predetermined voltage level different from the voltage level corresponding to the H logic and the voltage level corresponding to the L logic, for example.
  • the comparison unit 310 of the comparison determination unit 300 may further include a comparator that detects the voltage at the time of the high impedance.
  • the comparison unit 310 of the determination unit 300 may further include a comparator that detects the reference voltage.
  • the comparator 312 may be configured to acquire a logical value of the ternary response signal as a multi-value measuring unit.

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Abstract

　被試験デバイスを試験する試験装置であって、伝送路を介して被試験デバイスに試験信号を供給する信号供給部と、信号供給部と共通の伝送路を介して被試験デバイスの応答信号を受け取り、試験信号の論理パターンに応じた参照レベルと応答信号の信号レベルとを比較した比較結果に基づいて、被試験デバイスの良否を判定する比較判定部とを備える試験装置が提供される。

Description

試験装置
　本発明は、試験装置に関する。特に本発明は、被試験デバイスに与える試験信号の影響を受けることなく当該被試験デバイスからの応答信号の論理値を取得することのできる試験装置に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　１．特願２００８－１３１７１　　出願日　２００８年１月２３日
　ＩＣあるいはＬＳＩ等の半導体集積回路を試験する場合、試験対象の被試験デバイスに所定の試験信号を入力し、被試験デバイスからの応答信号を測定することにより、被試験デバイスの良否を判定する試験装置が用いられる。このような試験装置は、試験パターンに基づいて生成される試験信号を被試験デバイスに入力したときに被試験デバイスが出力する応答信号の論理パターンが、上記試験パターンに対応する期待値と一致するか否かを判定することにより、被試験デバイスの動作が正常か否かを試験することができる。
　例えば下記特許文献１に記載された試験装置では、被試験デバイスと装置本体とが、所謂シングルトランスミッション配線方式により接続されている。したがって、被試験デバイスに入力する試験信号および被試験デバイスから出力される応答信号は、同じ伝送路上を伝播する。
特開２００６－２３２３３号公報
　上記の試験装置は、例えば被試験デバイスへの試験信号の入力および被試験デバイスからの応答信号の出力を順次行う試験の際に、被試験デバイスから出力された応答信号と、被試験デバイスに次に入力すべき試験信号とが重畳して検出された場合でも、応答信号に含まれる試験信号の成分を当該応答信号から相殺することにより、被試験デバイスから出力される応答信号を正確に検出することができる。しかしながら、上記の試験装置は、検出される信号の比較処理および当該比較処理に用いる比較信号を生成する回路を備えるので、全体の回路構成が複雑になるという課題があった。
　そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　本発明の第１の形態によれば、被試験デバイスを試験する試験装置であって、伝送路を介して被試験デバイスに試験信号を供給する信号供給部と、信号供給部と共通の伝送路を介して被試験デバイスの応答信号を受け取り、試験信号の論理パターンに応じた参照レベルと応答信号の信号レベルとを比較した比較結果に基づいて、被試験デバイスの良否を判定する比較判定部とを備える試験装置が提供される。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る試験装置１０の全体構成を示す。 選択判定部３３０の構成の一例を示す。 試験装置１０による被試験デバイス６００の試験の一例を示すタイミングチャートである。 サイクルＣ９における重畳信号７５５Ｓの信号波形を拡大した図である。 選択判定部３３０の構成の他の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の実施形態に係る試験装置１０の全体構成を示す。試験装置１０は、ＩＣあるいはＬＳＩ等の被試験デバイス６００を試験する装置であり、タイミング発生部１１０と、パターン発生部１２０と、信号供給部２００と、比較判定部３００とを備える。信号供給部２００および比較判定部３００は、共通の伝送路４０を介して被試験デバイス６００の端子と電気的に接続されている。この試験装置１０は、例えば所定の試験プログラムを実行することにより、当該試験プログラムに対応する試験パターンに基づいて生成される試験信号を被試験デバイス６００に供給し、当該被試験デバイス６００からの応答信号の論理値と、上記試験パターンに対応する期待値とを比較した結果に基づいて、被試験デバイス６００の良否を判定する。
　タイミング発生部１１０は、周期信号７５１Ｓ、タイミング信号７７１Ｓ、およびタイミング信号７７２Ｓを発生する。そして、タイミング発生部１１０は、周期信号７５１Ｓをパターン発生部１２０に、タイミング信号７７１Ｓを信号供給部２００に、タイミング信号７７２Ｓを比較判定部３００にそれぞれ供給する。
　パターン発生部１２０は、例えば外部の制御装置から所定の試験プログラムが入力されると当該試験プログラムを実行し、タイミング発生部１１０から供給される周期信号７５１Ｓに基づいて、試験パターン７５２Ｄを生成する。そして、パターン発生部１２０は、生成した試験パターン７５２Ｄを信号供給部２００に送る。パターン発生部１２０で生成される試験パターン７５２Ｄは、Ｈ論理またはＬ論理等が試験内容に応じて配列されたパターンであり、被試験デバイス６００を試験するために信号供給部２００が当該被試験デバイス６００に供給する試験信号７５３Ｓが有するべきパターンデータを含む。
　パターン発生部１２０は、さらに、タイミング発生部１１０から供給される周期信号７５１Ｓに基づいて、被試験デバイス６００に試験信号７５３Ｓを供給したときに被試験デバイス６００が出力すべき応答信号７５４Ｓの論理値（期待値）を含む期待値パターン７５６Ｄを生成する。パターン発生部１２０は、生成した期待値パターン７５６Ｄを比較判定部３００に送る。
　信号供給部２００は、波形整形部２２０、およびドライバ２３０を有し、伝送路４０を介して被試験デバイス６００に試験信号７５３Ｓを供給する。波形整形部２２０は、タイミング発生部１１０から供給されるタイミング信号７７１Ｓのタイミングに応じてパターン発生部１２０から送られる試験パターン７５２Ｄを波形整形し、試験信号７５３Ｓ'としてドライバ２３０および比較判定部３００に送る。
　ドライバ２３０は、例えば入力信号の電圧レベルを増幅して出力する電圧源であり、波形整形部２２０から送られる試験信号７５３Ｓ'のビット毎の論理値に応じた電圧レベルを増幅した試験信号７５３Ｓを伝送路４０を介して被試験デバイス６００に出力する。なお、本例において、ドライバ２３０の出力インピーダンスは、伝送路４０の特性インピーダンスおよび被試験デバイス６００の入力インピーダンスと略等しく設定される。したがって、ドライバ２３０から出力された試験信号７５３Ｓは、反射による減衰がほとんど生じることなく伝送路４０を伝播して被試験デバイス６００に入力される。
　比較判定部３００は、比較部３１０、遅延部３２０、および選択判定部３３０を有する。比較判定部３００には、被試験デバイス６００から出力される応答信号７５４Ｓが伝送路４０の伝播遅延時間だけ遅延して入力される。ここで、比較判定部３００に応答信号７５４Ｓが入力しているのと同じタイミングで信号供給部２００が試験信号７５３Ｓを出力している場合、比較判定部３００には、応答信号７５４Ｓと試験信号７５３Ｓとが少なくとも一部において重畳した重畳信号７５５Ｓが入力される。比較判定部３００は、受け取った重畳信号７５５Ｓから応答信号７５４Ｓの論理値を検出し、検出した応答信号７５４Ｓの論理値と当該応答信号７５４Ｓが有するべき期待値とを比較した結果に基づいて、被試験デバイス６００の良否を判定する。
　比較部３１０は、第１コンパレータ３１１および第２コンパレータ３１２を有する。第１コンパレータ３１１は、重畳信号７５５Ｓを受け取ると、当該重畳信号７５５Ｓにおける各サイクルの信号の電圧レベルと、所定の大きさの電圧レベル（ＶＯＨ１）および当該電圧レベル（ＶＯＨ１）よりも小さい電圧レベル（ＶＯＬ１）とを比較した比較結果７６１Ｓを選択判定部３３０に出力する。例えば、第１コンパレータ３１１は、受け取った重畳信号７５５Ｓにおける一のサイクルの電圧レベルがＶＯＨ１よりも大きいときは、当該サイクルにおける論理値がＨ論理である旨の比較結果７６１Ｓを選択判定部３３０に出力する。また、第１コンパレータ３１１は、受け取った重畳信号７５５Ｓにおける一のサイクルの電圧レベルがＶＯＬ１よりも小さいときは、当該サイクルにおける論理値がＬ論理である旨の比較結果７６１Ｓを選択判定部３３０に出力する。
　第２コンパレータ３１２は、重畳信号７５５Ｓを受け取ると、当該重畳信号７５５Ｓの各サイクルにおける電圧レベルと、所定の大きさの電圧レベル（ＶＯＨ２）および当該電圧レベル（ＶＯＨ２）よりも小さい電圧レベル（ＶＯＬ２）とを比較した比較結果７６２Ｓを選択判定部３３０に出力する。例えば、第２コンパレータ３１２は、受け取った重畳信号７５５Ｓにおける一のサイクルの電圧レベルがＶＯＨ２よりも大きいときは、当該サイクルにおける論理値がＨ論理である旨の比較結果７６２Ｓを選択判定部３３０に出力する。また、第２コンパレータ３１２は、受け取った重畳信号７５５Ｓにおける一のサイクルの電圧レベルがＶＯＬ２よりも小さいときは、当該サイクルにおける論理値がＬ論理である旨の比較結果７６２Ｓを選択判定部３３０に出力する。
　ここで、上記の比較結果７６１Ｓおよび比較結果７６２Ｓは、いずれも上記のように重畳信号７５５Ｓの各サイクルにおける電圧レベルと比較部３１０の各コンパレータの設定電圧レベルとの比較結果である。したがって、それぞれの比較結果には、応答信号７５４Ｓの電圧レベルに試験信号７５３Ｓの電圧レベルが重畳した電圧レベルと比較部３１０の各コンパレータの設定電圧レベルとの比較結果となる。
　遅延部３２０は、波形整形部２２０からの試験信号７５３Ｓ'を予め設定した位相分だけ遅延させて選択判定部３３０に供給する。選択判定部３３０は、供給される試験信号７５３Ｓ'の論理値に応じて比較部３１０の第１コンパレータ３１１が出力する比較結果７６１Ｓと第２コンパレータ３１２が出力する比較結果７６２Ｓのいずれかを選択し、選択した比較結果の論理値を、タイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングで取り込む。
　選択判定部３３０は、取り込んだ比較結果の論理値に基づいて、被試験デバイス６００の良否を判定する。なお、遅延部３２０は、例えば、ドライバ２３０から出力される試験信号７５３Ｓが重畳された重畳信号７５５Ｓについての上記比較結果７６１Ｓまたは比較結果７６２Ｓのいずれかを比較判定部３００の選択判定部３３０において選択すべきタイミングと、選択判定部３３０に供給される試験信号７５３Ｓ'のタイミングとが一致するように試験信号７５３Ｓ'を遅延させることが好ましい。
　図２は、選択判定部３３０の構成の一例を示す。図２に示すように、選択判定部３３０は、選択部３４０および判定部３５０を有する。選択部３４０は、波形整形部２２０から遅延部３２０を介して送られる試験信号７５３Ｓ'の論理値に基づいて、比較部３１０の第１コンパレータ３１１が出力する比較結果７６１Ｓと第２コンパレータ３１２が出力する比較結果７６２Ｓのいずれかを選択する。
　例えば、選択部３４０は、試験信号７５３Ｓ'のビット毎の論理値に基づいて、比較判定部３００に入力する重畳信号７５５Ｓに試験信号７５３Ｓのいずれの論理値が重畳されているかを判別し、当該重畳されている論理値に応じて、比較結果７６１Ｓまたは比較結果７６２Ｓを選択する。より具体的には、選択部３４０は、試験信号７５３Ｓ'の論理値がＨ論理である場合、すなわちドライバ２３０がＨ論理の試験信号７５３Ｓを出力している場合には比較結果７６１Ｓを選択する。また、選択部３４０は、試験信号７５３Ｓ'の論理値がＬ論理である場合、すなわちドライバ２３０がＬ論理の試験信号７５３Ｓを出力している場合には比較結果７６２Ｓを選択する。
　選択部３４０は、比較結果７６１Ｓおよび比較結果７６２Ｓのそれぞれから選択した各論理値を選択結果信号７６３Ｓとして判定部３５０に出力する。なお、選択部３４０は、比較結果７６１Ｓと比較結果７６２Ｓのいずれかを、試験信号７５３Ｓ'のサイクル毎のタイミングで選択することが好ましい。
　判定部３５０は、比較結果取得部３５１、論理比較部３５２、および禁止判定部３５３を含む。この判定部３５０は、選択部３４０が選択した比較結果に基づいて、被試験デバイス６００の良否を判定する。比較結果取得部３５１は、選択部３４０からの選択結果信号７６３Ｓの論理値をタイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングで取得する。そして、比較結果取得部３５１は、取得した論理値を論理パターン７６４Ｄとして論理比較部３５２および禁止判定部３５３に出力する。なお、比較結果取得部３５１は、例えばフリップフロップまたはラッチであってよい。
　論理比較部３５２は、比較結果取得部３５１から入力される論理パターン７６４Ｄの各論理値と、パターン発生部１２０から入力される期待値パターン７５６Ｄの各論理値とを論理比較する。そして、論理比較部３５２は、上記論理比較の結果、論理値が一致したときはパス判定を生成し、論理値が不一致のときはフェイル判定を生成する。また、論理比較部３５２は、生成したパス判定およびフェイル判定をパス／フェイル判定結果７６５Ｄとして禁止判定部３５３に出力する。なお、本例において、論理比較部３５２は、パス／フェイル判定結果７６５Ｄを試験装置１０の他の部材（例えばフェイルメモリ等）に出力してもよい。また、論理比較部３５２は、生成したパス／フェイル判定結果７６５Ｄに基づいて被試験デバイス６００の良否を判定し、その良否判定結果を禁止判定部３５３へ出力してもよい。
　禁止判定部３５３は、タイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングに基づいて、比較結果取得部３５１が選択結果信号７６３Ｓの論理値を取得したときの当該ストローブタイミングを検出する。そして、禁止判定部３５３は、上記ストローブタイミングが、試験信号７５３Ｓの論理値がＨ論理からＬ論理へ、あるいはＬ論理からＨ論理へ遷移するエッジタイミングに応じて定められる禁止領域に含まれるか否かを判定する。
　禁止判定部３５３は、さらに、上記ストローブタイミングが上記禁止領域に含まれていた場合に、当該ストローブタイミングに応じて取得された選択結果信号７６３Ｓの論理値と、論理比較部３５２における論理比較の結果であるパス／フェイル判定結果７６５Ｄに対応付けてエラーフラグ７６６Ｄを生成する。なお、本例において、禁止判定部３５３は、エラーフラグ７６６Ｄを試験装置１０の他の部材（例えばフェイルメモリ等）に出力してもよい。また、禁止判定部３５３は、論理比較部３５２から被試験デバイス６００の良否を判定した良否判定結果が入力される場合、その良否判定結果と対応付けてエラーフラグ７６６Ｄを生成してもよい。
　以下において、試験装置１０による被試験デバイス６００の試験について具体的に説明する。
　図３は、試験装置１０による被試験デバイス６００の試験の一例を示すタイミングチャートである。図３において、左側に符号を付したデータ列および波形は、それぞれ対応する符号の上記各パターンのデータ列および各信号の波形に対応する。また、図３において、被試験デバイス６００の試験時における特定の１０サイクルを抜き出してＣ１～Ｃ１０として示す。
　波形整形部２２０に対して、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＨＬＨＨＬＨＬＨＬ」の論理値を有する試験パターン７５２Ｄが入力されると、ドライバ２３０は、当該試験パターン７５２Ｄの各論理値に対応する試験信号７５３Ｓを被試験デバイス６００へと出力する。一方、被試験デバイス６００は、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＨＨＬＨＬＬＨＬＨ」の論理値に対応する波形を有する応答信号７５４Ｓを出力する。
　ここで、説明の簡単のために被試験デバイス６００から出力される応答信号７５４Ｓが伝送路４０上を伝播して比較判定部３００の比較部３１０に入力するまでの伝播遅延時間は、ちょうど１サイクルに相当するものとする。また、ドライバ２３０から出力される試験信号７５３Ｓが比較判定部３００の比較部３１０に入力するまでの伝播遅延時間は無視できるものとする。
　比較判定部３００の比較部３１０には、Ｃ１～Ｃ１０の各サイクルにおいて、「ＬＬＨＨＬＨＬＬＨＬ」の論理値（被試験デバイス６００から出力された応答信号７５４Ｓの論理値「ＬＨＨＬＨＬＬＨＬＨ」が１サイクル分遅延した論理値）に対応する波形を有する応答信号７５４Ｓと、「ＬＨＬＨＨＬＨＬＨＬ」の論理値に対応する波形を有する試験信号７５３Ｓとが重畳した波形を有する重畳信号７５５Ｓが入力される。
　比較部３１０の第１コンパレータ３１１は、重畳信号７５５Ｓにおける各サイクルの信号の電圧レベルと、所定の大きさの電圧レベル（ＶＯＨ１、ＶＯＬ１）とを比較した比較結果７６１Ｓを選択判定部３３０に出力する。本例において、第１コンパレータ３１１は、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＬＬＨＬＬＬＬＨＬ」の論理値に対応する波形を有する比較結果７６１Ｓを選択判定部３３０に出力する。また、上記電圧レベル（ＶＯＨ１、ＶＯＬ１）は、例えば、重畳信号７５５Ｓに試験信号７５３ＳのＨ論理が重畳された場合において当該重畳信号７５５Ｓから応答信号７５４Ｓの論理値を判定するためのレベルに設定される。
　一方、比較部３１０の第２コンパレータ３１２は、重畳信号７５５Ｓにおける各サイクルの信号の電圧レベルと、所定の大きさの電圧レベル（ＶＯＨ２、ＶＯＬ２）とを比較した比較結果７６２Ｓを選択判定部３３０に出力する。本例において、第２コンパレータ３１２は、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＨＨＨＨＨＨＬＨＬ」の論理値に対応する波形を有する比較結果７６２Ｓを選択判定部３３０に出力する。また、上記電圧レベル（ＶＯＨ２、ＶＯＬ２）は、例えば、重畳信号７５５Ｓに試験信号７５３ＳのＬ論理が重畳された場合において当該重畳信号７５５Ｓから応答信号７５４Ｓの論理値を判定するためのレベルに設定される。
　選択判定部３３０の選択部３４０は、例えばＣ１～Ｃ１０の各サイクルにおいて、波形整形部２２０から遅延部３２０を介して供給される試験信号７５３Ｓ'の論理値がＨ論理である場合、すなわち本例ではＣ２、Ｃ４、Ｃ５、Ｃ７、Ｃ９において比較結果７６１Ｓを選択する。また、選択判定部３３０の選択部３４０は、Ｃ１～Ｃ１０の各サイクルにおいて、試験信号７５３Ｓ'の論理値がＬ論理である場合、すなわち本例ではＣ１、Ｃ３、Ｃ６、Ｃ８、Ｃ１０において比較結果７６２Ｓを選択する。このように、選択判定部３３０は、選択部３４０が試験信号７５３Ｓの論理パターンと同じ論理パターンを有する試験信号７５３Ｓ'の論理値に応じて比較結果７６１Ｓまたは比較結果７６２Ｓを選択することにより、重畳信号７５５Ｓに含まれる試験信号７５３Ｓの電圧レベルをキャンセルした電圧レベル、すなわち応答信号７５４Ｓの電圧レベルに対応する論理値を選択結果信号７６３Ｓとして判定部３５０の比較結果取得部３５１に出力することができる。
　本例では、選択部３４０は、Ｃ１～Ｃ１０の各サイクルにおいて論理値が「ＬＬＨＨＬＨＬＬＨＬ」である選択結果信号７６３Ｓを判定部３５０の比較結果取得部３５１に出力する。比較結果取得部３５１は、選択部３４０からの選択結果信号７６３Ｓの論理値をタイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングで検出する。そして、比較結果取得部３５１は、検出した論理値を取得する。また、比較結果取得部３５１は、取得した論理値を、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＬＨＨＬＨＬＬＨＬ」の論理値を有する論理パターン７６４Ｄとして論理比較部３５２および禁止判定部３５３に出力する。
　論理比較部３５２は、比較結果取得部３５１から入力される論理パターン７６４Ｄの各論理値と、パターン発生部１２０から入力される期待値パターン７５６Ｄの各論理値とを論理比較する。本例において、論理比較部３５２に入力される期待値パターン７５６Ｄは、Ｃ１～Ｃ１０の各サイクルにおいて「ＬＬＨＨＬＨＬＬＨＬ」の論理値を有する。
　論理比較部３５２は、上記論理比較の結果、Ｃ１～Ｃ１０の各サイクルにおいて論理値が一致したとしてパス判定を生成し、パス判定結果７６５Ｄとして禁止判定部３５３に出力する。禁止判定部３５３の動作については上記と同様であり説明を省略する。
　以上のように、本実施形態に係る試験装置１０は、比較判定部３００において応答信号７５４Ｓと試験信号７５３Ｓとが重畳した信号が検出された場合でも、当該信号における試験信号７５３Ｓの成分をキャンセルして応答信号７５４Ｓの論理値と期待値パターンの論理値とを比較することができるので、比較判定部３００において被試験デバイス６００から出力される応答信号７５４Ｓを正確に検出することができる。ゆえに、被試験デバイス６００の良否判定をより正確に実施することができる。
　また、比較判定部３００は、信号供給部２００から出力される試験信号７５３Ｓが当該比較判定部３００において検出されているときでも、応答信号７５４Ｓを正確に検出することができるので、所謂Ｉ／Ｏデッドバンドの影響を考慮せずに試験を実施することができる。ゆえに、試験装置１０は、被試験デバイス６００の試験をより効率的に実施することができる。
　図４は、サイクルＣ９における重畳信号７５５Ｓの信号波形を拡大した図である。図４に示すように、例えば重畳信号７５５Ｓの信号波形が遷移するエッジタイミング近傍の所定の領域を禁止領域として設定した場合、禁止判定部３５３は、比較結果取得部３５１が選択結果信号７６３Ｓの論理値を取得したときのタイミング信号７７２Ｓにより指定されるストローブタイミングが図４に示す禁止領域に含まれるか否かを判定する。
　このように、禁止判定部３５３は、比較結果取得部３５１が不適切なストローブタイミングで選択結果信号７６３Ｓの論理値を取得した結果に基づいて被試験デバイス６００の良否判定が行われるのを防ぐことができる。また、タイミング信号７５１Ｓが不適切なタイミングで出力されていることをエラーフラグ７６６Ｄとして出力することができる。
　図５は、選択判定部３３０の構成の他の一例を示す。本変形例に係る選択判定部３３０は、判定部３６０および選択部３７０を有する。判定部３６０は、比較結果取得部３６１、３６２、論理比較部３６３、３６４および禁止判定部３６５を含む。選択判定部３３０は、第１コンパレータ３１１からの比較結果７６１Ｓ、および第２コンパレータ３１２からの比較結果７６２Ｓのそれぞれに基づいて、各サイクルにおける応答信号７５４Ｓの良否をそれぞれ判定した判定結果を出力する。
　比較結果取得部３６１は、第１コンパレータ３１１からの比較結果７６１Ｓの論理値をタイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングで検出する。そして、比較結果取得部３６１は、検出した論理値を取得し、論理パターン７７１Ｄとして論理比較部３６３に出力する。
　比較結果取得部３６２は、第２コンパレータ３１２からの比較結果７６２Ｓの論理値をタイミング発生部１１０から供給されるタイミング信号７７２Ｓにより指定されるストローブタイミングで検出する。そして、比較結果取得部３６２は、検出した論理値を取得し、論理パターン７７２Ｄとして論理比較部３６４に出力する。
　論理比較部３６３は、比較結果取得部３６１から入力される論理パターン７７１Ｄの各論理値と、パターン発生部１２０から入力される期待値パターン７５６Ｄの各論理値とを論理比較する。そして、論理比較部３６３は、上記論理比較の結果、論理値が一致したときはパス判定を生成し、論理値が不一致のときはフェイル判定を生成する。そして、論理比較部３６３は、生成したパス判定およびフェイル判定をパス／フェイル判定結果７７３Ｄとして選択部３７０に出力する。
　論理比較部３６４は、比較結果取得部３６２から入力される論理パターン７７２Ｄの各論理値と、パターン発生部１２０から入力される期待値パターン７５６Ｄの各論理値とを論理比較する。そして、論理比較部３６４は、上記論理比較の結果、論理値が一致したときはパス判定を生成し、論理値が不一致のときはフェイル判定を生成する。そして、論理比較部３６４は、生成したパス判定およびフェイル判定をパス／フェイル判定結果７７４Ｄとして選択部３７０に出力する。
　選択部３７０は、試験信号７５３Ｓ'のビット毎の論理値に基づいて、比較判定部３００に入力する重畳信号７５５Ｓに試験信号７５３Ｓのいずれの論理値が重畳されているかを判別し、当該重畳されている論理値に応じて、パス／フェイル判定結果７７３Ｄまたはパス／フェイル判定結果７７４Ｄを選択する。そして、選択部３７０は、パス／フェイル判定結果７７３Ｄおよびパス／フェイル判定結果７７４Ｄのそれぞれから選択した判定結果である選択結果信号７７５Ｓとして判定部３６０の禁止判定部３６５に出力する。禁止判定部３６５の動作については上記禁止判定部３５３と略同様であり説明を省略する。
　以上に示した判定部３６０および選択部３７０を有する選択判定部３３０を備える試験装置１０は、上記の選択部３４０および判定部３５０を有する選択判定部３３０を備える試験装置１０と同様に、比較判定部３００において応答信号７５４Ｓと試験信号７５３Ｓとが重畳される場合でも、当該信号における試験信号７５３Ｓの成分をキャンセルして応答信号７５４Ｓの論理値と期待値パターン７５６Ｄの論理値とを比較することができるので、比較判定部３００において被試験デバイス６００から出力される応答信号７５４Ｓを正確に検出することができる。ゆえに、被試験デバイス６００の良否判定をより正確に実施することができる。
　また、本例においても、比較判定部３００は、信号供給部２００から出力される試験信号７５３Ｓが当該比較判定部３００において検出されているときでも、応答信号７５４Ｓを正確に検出することができるので、所謂Ｉ／Ｏデッドバンドの影響を考慮せずに試験を実施することができる。ゆえに、本例の試験装置１０は、被試験デバイス６００の試験をより効率的に実施することができる。
　なお、本実施形態に係る試験装置１０において、比較判定部３００の比較部３１０は、入力する重畳信号７５５Ｓにおける電圧レベルの数に応じて３つ以上のコンパレータを有してもよい。例えばドライバ２３０がＨ論理およびＬ論理を出力しないときにハイインピーダンスとなり、比較判定部３００に例えばＨ論理に対応する電圧レベルおよびＬ論理に対応する電圧レベルとは異なる所定の電圧レベルが被試験デバイス６００から出力される場合、比較判定部３００の比較部３１０は、当該ハイインピーダンス時の電圧を検出するコンパレータをさらに有してもよい。また、ドライバ２３０がＨ論理およびＬ論理を出力しないときに、例えばＨ論理に対応する電圧レベルおよびＬ論理に対応する電圧レベルとは異なる所定のレベルの電圧（基準電圧）を出力する場合、比較判定部３００の比較部３１０は、当該基準電圧を検出するコンパレータをさらに有してもよい。
　また、被試験デバイス６００から出力される応答信号が例えば異なる３レベルの電圧値を有する波形であり３つの異なる値を有する場合、上記試験装置１０において、比較部３１０の第１コンパレータ３１１および第２コンパレータ３１２は、多値測定部として当該３値の応答信号の論理値を取得する構成を備えてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (11)

  1. 　被試験デバイスを試験する試験装置であって、
    　伝送路を介して前記被試験デバイスに試験信号を供給する信号供給部と、
    　前記信号供給部と共通の前記伝送路を介して前記被試験デバイスの応答信号を受け取り、前記試験信号の論理パターンに応じた参照レベルと前記応答信号の信号レベルとを比較した比較結果に基づいて、前記被試験デバイスの良否を判定する比較判定部と
    　を備える試験装置。
  2. 　前記比較判定部は、
    　第１の参照レベルと前記応答信号の信号レベルとを比較した第１の比較結果を出力する第１コンパレータと、
    　前記第１の参照レベルとは異なる第２の参照レベルと前記応答信号の信号レベルとを比較した第２の比較結果を出力する第２コンパレータと、
    　前記第１の比較結果および前記第２の比較結果のうち、前記試験信号の論理パターンに応じた比較結果に基づいて、前記被試験デバイスの良否を判定する選択判定部と
    　を有する請求項１に記載の試験装置。
  3. 　前記選択判定部は、
    　前記試験信号の論理パターンに基づいて、前記第１の比較結果および前記第２の比較結果のいずれかを選択する選択部と、
    　前記選択部が選択した比較結果に基づいて、前記被試験デバイスの良否を判定する判定部と
    　を含む請求項２に記載の試験装置。
  4. 　前記試験信号の論理パターンを生成して前記信号供給部に供給するパターン発生部と、
    　前記パターン発生部が生成した前記試験信号の論理パターンを遅延させて前記選択部に供給する遅延部と
    　を更に備える請求項３に記載の試験装置。
  5. 　前記判定部は、
    　予め定められたストローブタイミングで、前記比較結果の論理値を取得する比較結果取得部と、
    　前記比較結果取得部が取得した前記比較結果の論理値と、与えられる期待値とを論理比較する論理比較部と、
    　前記比較結果取得部における前記ストローブタイミングが、前記試験信号の論理値が遷移するエッジタイミングに応じて定められる禁止領域に含まれるか否かを判定する禁止判定部と
    　を含む請求項４に記載の試験装置。
  6. 　前記禁止判定部は、前記ストローブタイミングが前記禁止領域に含まれる場合に、当該ストローブタイミングに応じて取得された前記論理値と、前記論理比較部における論理比較の結果に対応付けてエラーフラグを生成する
    　請求項５に記載の試験装置。
  7. 　前記信号供給部は、Ｈ論理およびＬ論理のいずれかを出力するドライバを含み、
    　前記選択部は、前記ドライバがＨ論理およびＬ論理のいずれを出力しているかに応じて、前記第１の比較結果および前記第２の比較結果を選択する
    　請求項４から６の何れかに記載の試験装置。
  8. 　前記第１の参照レベルは、前記第２の参照レベルより高く、
    　前記選択部は、前記ドライバがＨ論理を出力している場合に前記第１の比較結果を選択し、前記ドライバがＬ論理を出力している場合に前記第２の比較結果を選択する
    　請求項７に記載の試験装置。
  9. 　前記比較判定部は、前記第１の参照レベルおよび前記第２の参照レベルとは異なる第３の参照レベルと前記応答信号の信号レベルとを比較した第３の比較結果を出力する第３コンパレータを更に有し、
    　前記選択部は、前記ドライバの出力がハイインピーダンスとなっている場合に、前記第３の比較結果を選択する
    　請求項８に記載の試験装置。
  10. 　前記選択判定部は、
    　前記第１の比較結果および前記第２の比較結果のそれぞれに基づいて、前記被試験デバイスの良否をそれぞれ判定した判定結果を出力する判定部と、
    　前記試験信号の論理パターンに基づいて、前記第１の比較結果に対する第１の前記判定結果と、前記第２の比較結果に対する第２の前記判定結果のいずれかを選択する選択部と
    　を含む請求項２に記載の試験装置。
  11. 　前記第１の比較結果および前記第２の比較結果に基づいて、多値の前記応答信号の論理値を取得する多値測定部を更に備える
    　請求項２に記載の試験装置。
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