WO2009081575A1 - 電子チューナおよびこれを用いた高周波受信装置 - Google Patents

電子チューナおよびこれを用いた高周波受信装置 Download PDF

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WO2009081575A1
WO2009081575A1 PCT/JP2008/003910 JP2008003910W WO2009081575A1 WO 2009081575 A1 WO2009081575 A1 WO 2009081575A1 JP 2008003910 W JP2008003910 W JP 2008003910W WO 2009081575 A1 WO2009081575 A1 WO 2009081575A1
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output
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PCT/JP2008/003910
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Takashi Umeda
Hiroaki Ozeki
Akira Fujishima
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Panasonic Corporation
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    • H04B1/06—Receivers
    • H04B1/16—Circuits
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    • H04L25/0202—Channel estimation
    • H04L25/0224—Channel estimation using sounding signals

Definitions

  • the present invention relates to a high frequency receiver using a direct conversion electronic tuner used for a battery-powered portable television receiver or the like.
  • FIG. 17 is a circuit block diagram of the conventional high frequency receiver 1.
  • the conventional high frequency receiving apparatus 1 includes an input terminal 3 connected to an antenna, an electronic tuner 5 for selecting a desired channel from a received signal input from the input terminal 3, and an output from the electronic tuner 5 And a demodulator 7 for demodulating the I and Q signals.
  • the electronic tuner 5 includes a filter 13 for passing a received signal from the input terminal 3, an amplifier 15 to which the output of the filter 13 is supplied, and a mixer 17 for which the output of the amplifier is supplied to one input, 25 and an oscillator 33 connected via the phase shifter 35 to the other input of the mixer 17, 25, and a combiner 19, 27 the output of the mixer 17, 25 is respectively supplied to one input.
  • the output terminals 9 and 11 supplied respectively, the DC offset detection circuit 45 for detecting a DC offset voltage, and the output of the DC offset detection circuit 45 are connected.
  • a DC offset determination circuit 46 connected between the DC offset detection circuit 45 and the DC offset correction circuit 47 and determining the DC offset voltage. .
  • the first and second cancel signals output from the DC offset correction circuit 47 are supplied to the other input of the synthesizers 19 and 27, respectively.
  • the demodulator 7 includes A / D converters 37 and 39 respectively connected to the output terminals 9 and 11, a demodulation circuit 41 to which outputs from the A / D converters 37 and 39 are respectively connected, and the demodulation An output terminal 43 is provided to which the demodulated signal from the circuit 41 is output.
  • the outputs of the A / D converters 37 and 39 are input to the input of the DC offset detection circuit 45, respectively.
  • the mixing circuit 49 is a mixing circuit of a direct conversion system by the mixers 17 and 25, the oscillator 33, and the 90 ° phase shifter 35. Due to this mixing circuit 49, the mixers 17 and 25 output I and Q signals whose phases are different from each other by 90 degrees.
  • I and Q signals are output from the output terminals 9 and 11 through the low pass filters 21 and 29, respectively. Further, these I and Q signals are converted to digital signals by A / D converters 37 and 39. Further, the demodulation circuit 41 generates a demodulation signal, which is output from the output terminal 43.
  • the mixers 17 and 25 respectively generate first and second DC offset voltages. These first and second DC offset voltages generate a DC voltage in the received signal, which degrades the reception quality.
  • the outputs of the A / D converters 37 and 39 are input to the DC offset detection circuit 45, and the DC offset detection circuit 45 detects and determines the DC offset voltage.
  • the present invention provides a low power consumption high frequency receiver.
  • the demodulation unit determines the quality of the received signal by comparing it with the first reference value and determines the quality of the received signal and outputs the determination signal;
  • the power supply to the DC offset control loop is stopped by the drive circuit when the reception quality judgment circuit judges that the quality of the reception signal is good.
  • the demodulation unit is a reception quality detection circuit for detecting the quality of the reception signal, a first fading detection circuit for detecting a fading frequency due to movement, and a reception quality signal from the reception quality detection circuit
  • the reception quality judgment circuit to which the fading frequency from the first fading detection circuit is input, and the reception quality judgment signal output from the reception quality judgment circuit are supplied and power is supplied to the DC offset control loop or A drive circuit to stop is provided, and the quality judgment reference value of the reception quality judgment circuit is set according to the fading frequency from the first fading detection circuit, and the reception quality judgment circuit judges that the quality of the reception signal is good.
  • the drive circuit shuts off the power to the DC offset control loop. As a result, it is possible to realize a high frequency receiving apparatus with reduced power consumption.
  • the electronic tuner of the present invention is provided with a drive circuit to which the first determination signal output from the DC offset determination circuit is input, and the first drive voltage output from the drive circuit is connected to the DC offset correction circuit In the DC offset determination circuit, when the first and second DC offset voltages are smaller than the reference value, the power supply to the DC offset correction circuit is stopped by the drive circuit.
  • FIG. 1 is a circuit block diagram of a high frequency receiver according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • FIG. 3 is a flowchart showing a method of correcting the DC offset of the high frequency receiver according to the first embodiment of the present invention.
  • FIG. 4 is a circuit block diagram of a high frequency receiver according to a second embodiment of the present invention.
  • FIG. 5 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • FIG. 6 is a flowchart showing a method of correcting the DC offset voltage of the high frequency receiver according to the second embodiment of the present invention.
  • FIG. 1 is a circuit block diagram of a high frequency receiver according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • FIG. 3 is a flowchart showing a method
  • FIG. 7 is a circuit block diagram of the high frequency receiver according to the third embodiment.
  • FIG. 8A is a spectrum configuration diagram of an input signal at a certain moment in the high-frequency receiver according to the third embodiment of the present invention.
  • FIG. 8B is a spectrum configuration diagram of an input signal at another moment of the high-frequency receiver according to the third embodiment of the present invention.
  • FIG. 9 is a symbol configuration diagram output from the FFT of the high frequency receiver according to the third embodiment of the present invention.
  • FIG. 10 is a characteristic diagram of C / N with respect to the fading frequency of the high frequency receiver according to the third embodiment of the present invention.
  • FIG. 11 is a flowchart showing a method of correcting the DC offset voltage of the high frequency reception device according to the third embodiment of the present invention.
  • FIG. 12 is a circuit block diagram of the high frequency receiver according to the fourth embodiment.
  • FIG. 13A is a spectrum configuration diagram of an input signal at a certain moment in the high frequency reception device according to the fourth embodiment of the present invention.
  • FIG. 13B is a spectrum diagram of an input signal at another moment of the high-frequency receiver according to the fourth embodiment of the present invention.
  • FIG. 14 is a circuit block diagram of a high frequency receiver according to a fifth embodiment of the present invention.
  • FIG. 15 is a flowchart showing a general correction method of the DC offset voltage.
  • FIG. 16 is a flowchart showing a method of correcting the DC offset voltage of the high frequency reception device according to the fifth embodiment of the present invention.
  • FIG. 17 is a circuit block diagram of a conventional high frequency receiver.
  • Embodiment 1 the high frequency receiver according to the first embodiment will be described below with reference to the drawings.
  • FIG. 1 is a circuit block diagram of a high frequency receiver according to a first embodiment of the present invention.
  • the same components as those in FIG. 17 shown in the conventional example use the same reference numerals.
  • the high frequency receiving apparatus 101 includes an input terminal 3 connected to an antenna, an electronic tuner 103 for selecting a desired channel (channel) from a received signal input from the input terminal 3, and an I output from the electronic tuner 103. , And the demodulation unit 105 that demodulates the Q signal.
  • the electronic tuner 103 includes a filter 13 for passing a received signal from the input terminal 3, an amplifier 15 to which the output of the filter 13 is supplied, and a mixer 17 for which the output of the amplifier is supplied to one input, 25 and an oscillator 33 connected via a phase shifter 35 to the other input of the mixer 17, 25 and a combiner 19, 27 whose output from the mixer 17, 25 is respectively supplied to one input
  • the low pass filters 21 and 29 to which the outputs of the combiners 19 and 27 are respectively supplied, the amplifiers 23 and 31 to which the outputs of the low pass filters 21 and 29 are respectively supplied, and the outputs of the amplifiers 23 and 31 are respectively
  • the output terminals 9 and 11 to be supplied, the DC offset detection circuit 45 for detecting a DC offset voltage, and the output of the DC offset detection circuit 45 are connected.
  • a DC offset correction circuit 47 for correcting the DC offset voltage, and a DC offset determination circuit 46 connected between the DC offset detection circuit 45 and the DC offset correction circuit 47 and determining the DC offset voltage. ing.
  • the first and second cancel signals output from the DC offset correction circuit 47 are supplied to the other input of the synthesizers 19 and 27, respectively. Further, a DC offset control loop 106 is configured by the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47.
  • the demodulation unit 105 includes A / D converters 37 and 39 respectively connected to the output terminals 9 and 11, a demodulation circuit 107 to which outputs from these A / D converters 37 and 39 are respectively connected, and the demodulation circuit 107.
  • An output terminal 113 is provided to which the demodulated signal from the signal is output.
  • the demodulation circuit 107 is provided with a reception quality detection circuit 108 for detecting the quality of the reception signal, and a reception quality determination circuit 109 for receiving the reception quality signal from the reception quality detection circuit 108 and determining the reception quality. There is.
  • the reception quality judgment circuit 109 is provided with an external terminal 109a to which the first reference value can be inputted.
  • control signal output from the reception quality determination circuit 109 is connected to the drive circuit 111.
  • the drive voltage output from the drive circuit 111 is connected to the power supply input terminal 106 a provided in the DC offset control loop 106.
  • the outputs of the A / D converters 37 and 39 are input to the input of the DC offset detection circuit 45, respectively.
  • the driver circuit 111 may be incorporated in the demodulator 105 or the electronic tuner 103.
  • the high frequency signal input from the input terminal 3 is, for example, digital modulated digital television broadcasting, and a frequency of about 470 MHz (CH13) to about 770 MHz (CH62) can be used in UHF.
  • the high frequency signal input to the input terminal 3 is suppressed by the filter 13 as an interference signal.
  • the output of this filter 13 is gain controlled by an amplifier 15.
  • the output of this amplifier 15 is supplied to the mixing circuit 49.
  • the mixing circuit 49 is configured as a direct conversion type mixer by the mixers 17 and 25, the oscillator 33, and the 90 ° phase shifter 35. Due to this mixing circuit 49, the mixers 17 and 25 output I and Q signals whose phases are different from each other by 90 degrees. These I and Q signals are input to the low pass filters 21 and 29. The outputs of the low pass filters 21 and 29 are input to the amplifiers 23 and 31, respectively. The outputs of these amplifiers 23 and 31 respectively output I and Q signals via output terminals 9 and 11, respectively.
  • these I and Q signals are input to A / D converters 37 and 39. Digital signals are output from the outputs of the A / D converters 37 and 39, respectively. Further, the demodulation circuit 107 generates a demodulation signal, which is output from the output terminal 113.
  • the oscillation signal of the oscillator 33 leaks to one input of the mixer 17 or one input of the mixer 25.
  • the leaked oscillation signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the interference signal leaks to one input of the mixer 17 or to one input of the mixer 25.
  • the leaked interference signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the mixers 17 and 25 respectively generate the first and second DC offset voltages, and the reception quality is degraded.
  • the DC offset control loop 106 includes a DC offset detection circuit 45, a DC offset determination circuit 46, and a DC offset correction circuit 47.
  • the DC offset detection circuit 45 detects the first and second DC offset voltages from the I and Q signals respectively output from the A / D converters 37 and 39, and inputs this detection signal to the DC offset determination circuit 46. Do.
  • the DC offset correction circuit 47 when the first and second DC offset voltages are smaller than the second reference value, the DC offset correction circuit 47 does not supply the first and second cancel signals. The same effect can be obtained even if the first and second cancel signals are held by the synthesizers 19 and 27 without supplying the first and second cancel signals from the DC offset correction circuit 47.
  • the DC offset correction circuit 47 cancels the first and second DC offset voltages, and cancels the first and second DC offset voltages.
  • the signals are supplied to combiners 19 and 27, respectively.
  • the second reference value can be input from the external terminal 103a.
  • the first and second DC offset voltages and the first and second cancel signals are respectively combined in the combiners 19 and 27, and the first and second DC offset voltages can be suppressed. .
  • the DC offset determination circuit 46 can be provided with a memory 115 (not shown).
  • the memory 115 stores a reference value.
  • the DC offset determination circuit 46 can compare the detected first and second DC offset voltages with the reference value stored in the memory 115.
  • FIG. 2 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • the power from the drive circuit 111 is supplied via the power input terminal 106 a of the DC offset control loop 106 in the reception step S 151. Further, the process proceeds to the reception step S152, and the DC offset detection circuit 45 detects the first and second DC offset voltages. Further, the process proceeds to a reception step S153, and the DC offset determination circuit 46 determines whether the first and second DC offset voltages and the second reference value are compared.
  • the process proceeds to reception step S154, and the first and second cancels from the DC offset correction circuit 47.
  • the signals are supplied to the first and second synthesizers 19 and 27, respectively, to perform DC offset correction, and then the process proceeds to the reception step S152.
  • the process returns to the reception step S152 without performing the DC offset correction.
  • FIG. 3 is a flowchart showing a method of correcting the first and second DC offset voltages of the high-frequency receiver according to the first embodiment of the present invention.
  • power is supplied to the DC offset control loop 106 in a reception step S161.
  • the DC offset detection circuit 45 detects the first and second DC offset voltages.
  • the process proceeds to reception step S163, and the DC offset determination circuit 46 determines whether the first and second DC offset voltages and the second reference value are compared.
  • the process proceeds to reception step S164, and DC offset correction is performed by the DC offset correction circuit 47.
  • the first and second DC offset voltages are smaller than the second reference value (OK)
  • the DC offset correction is not performed, and the process proceeds to the reception step S165.
  • this reception step S165 the power supply to the DC offset control loop 106 by the drive circuit 111 is stopped.
  • step S166 the reception quality judgment circuit 109 judges by comparing the reception quality signal with the first reference value. If the reception quality signal is smaller than the first reference value, that is, if the reception quality is good (OK), the process returns to the reception step S166 to determine the reception quality. On the other hand, if the reception quality signal is larger than the first reference value, that is, if the reception quality is poor (NG), the process returns to the reception step S161, and the reception step S162 and subsequent steps are repeated.
  • reception quality signal for example, C / N, bit error rate (BER), packet error rate (PER) or the like can be used.
  • C / N can detect reception quality in the shortest time in the order of C / N, BER, and PER.
  • PER requires the detection time of reception quality most in the order of PER, BER, and C / N, the detection accuracy of reception quality is the highest. Therefore, for example, when stopping power supply to the DC offset control loop 106, PER with high determination accuracy of reception quality can be used.
  • BER or C / N in which priority is given to the reception quality detection time can be used.
  • the DC offset control loop 106 when the DC offset control loop 106 is supplied with power and operated, it is necessary to ensure sufficient reception quality. For example, when C / N is used, detection accuracy is low but detection can be performed in a short time, and when PER is used, time is required but detection can be performed with high accuracy. Therefore, when the reception quality detection circuit 108 detects at least one of the three PER, BER, and C / N reception quality, the DC offset control loop 106 is supplied with power and operated. As a result, it is possible to minimize the deterioration of reception quality due to the operation delay of the DC offset correction.
  • the power supply to the DC offset control loop 106 is stopped by the drive circuit 111. be able to. As a result, since the power supply to the DC offset control loop 106 can be stopped, it is possible to realize a high frequency receiving apparatus with reduced power consumption.
  • the power supply from the drive circuit 111 is stopped for the DC offset control loop 106.
  • the power may be stopped for at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47.
  • the synthesizer 19 is inserted between the mixer 17 and the low pass filter 21, and the synthesizer 27 is inserted between the mixer 25 and the low pass filter 29. May be provided between the low pass filter 21 and the output terminal 9, and the combiner 27 may be provided between the low pass filter 29 and the output terminal 11.
  • the second reference value at the time of 12 segments reception can be relaxed by being larger than the second reference value at the time of one segment reception.
  • power supply to at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 can be stopped.
  • the oscillation frequency of the oscillator 33 is set apart from the center frequency of one segment by 1/2 (about 214 KHz) or more of the bandwidth (about 428.5 KHz) of one segment.
  • the mixing circuit 49 it is possible to use the mixing circuit 49 as heterodyne reception and to convert the intermediate frequency signal of one segment away from the DC component by a half (about 214 KHz) or more of the band of one segment. , DC offset problem does not occur.
  • the power supply to the DC offset control loop 106 can be stopped.
  • the power may be stopped for at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 that constitute the DC offset control loop 106.
  • FIG. 4 is a circuit block diagram of the high frequency receiver 141 according to the second embodiment.
  • the circuit block configuration of high frequency receiving apparatus 141 is basically the same as that of high frequency receiving apparatus 101 in the first embodiment.
  • the difference between the high frequency receiving apparatus 141 in the second embodiment and the high frequency receiving apparatus 101 described in the first embodiment is the first and second DC offset voltage correction methods. This will be described below.
  • the high frequency receiving apparatus 141 includes an input terminal 3 connected to an antenna, an electronic tuner 103 for selecting a desired channel from a received signal input from the input terminal 3, and I and Q signals output from the electronic tuner 103. And a demodulation unit 105 that demodulates the signal.
  • the electronic tuner 103 includes a filter 13 for passing a received signal from the input terminal 3, an amplifier 15 to which the output of the filter 13 is supplied, and a mixer 17 for which the output of the amplifier is supplied to one input, 25 and an oscillator 33 connected via a phase shifter 35 to the other input of the mixer 17, 25 and a combiner 19, 27 whose output from the mixer 17, 25 is respectively supplied to one input
  • the low pass filters 21 and 29 to which the outputs of the combiners 19 and 27 are respectively supplied, the amplifiers 23 and 31 to which the outputs of the low pass filters 21 and 29 are respectively supplied, and the outputs of the amplifiers 23 and 31 are respectively
  • the output terminals 9 and 11 to be supplied, the DC offset detection circuit 45 for detecting a DC offset voltage, and the output of the DC offset detection circuit 45 are connected.
  • a DC offset correction circuit 47 for correcting the DC offset voltage, and a DC offset determination circuit 46 connected between the DC offset detection circuit 45 and the DC offset correction circuit 47 and determining the DC offset voltage. ing.
  • the first and second cancel signals output from the DC offset correction circuit 47 are supplied to the other input of the synthesizers 19 and 27, respectively. Further, a DC offset control loop 106 is configured by the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47.
  • the demodulation unit 105 includes A / D converters 37 and 39 respectively connected to the output terminals 9 and 11, a demodulation circuit 107 to which outputs from these A / D converters 37 and 39 are respectively connected, and the demodulation circuit 107.
  • An output terminal 113 is provided to which the demodulated signal from the signal is output.
  • the demodulation circuit 107 is provided with a reception quality detection circuit 108 for detecting the quality of the reception signal, and a reception quality determination circuit 109 for receiving the reception quality signal from the reception quality detection circuit 108 and determining the reception quality. There is.
  • the reception quality judgment circuit 109 is provided with an external terminal 109a to which a quality judgment reference value can be inputted.
  • control signal output from the reception quality determination circuit 109 is connected to the drive circuit 111.
  • the drive voltage output from the drive circuit 111 is connected to the power supply input terminal 106 a provided in the DC offset control loop 106.
  • the outputs of the A / D converters 37 and 39 are input to the input of the DC offset detection circuit 45, respectively.
  • the driver circuit 111 may be incorporated in the demodulator 105 or the electronic tuner 103.
  • the high frequency receiver 141 configured as described above will be described below.
  • the high frequency signal input from the input terminal 3 is, for example, digital modulated digital television broadcasting, and a frequency of about 470 MHz (CH13) to about 770 MHz (CH62) can be used in UHF.
  • the high frequency signal input to the input terminal 3 is suppressed by the filter 13 as an interference signal.
  • the output of this filter 13 is gain controlled by an amplifier 15.
  • the output of this amplifier 15 is supplied to the mixing circuit 49.
  • a mixer of direct conversion system is configured by the mixers 17, 25, the oscillator 33, and the 90-degree phase shifter 35. Due to this mixing circuit 49, the mixers 17 and 25 output I and Q signals whose phases are different from each other by 90 degrees. These I and Q signals are input to the low pass filters 21 and 29. The outputs of the low pass filters 21 and 29 are input to the amplifiers 23 and 31, respectively. The outputs of these amplifiers 23 and 31 respectively output I and Q signals via output terminals 9 and 11, respectively.
  • these I and Q signals are input to A / D converters 37 and 39. Digital signals are output from the outputs of the A / D converters 37 and 39, respectively. Further, the demodulation circuit 107 generates a demodulation signal, which is output from the output terminal 113.
  • the oscillation signal of the oscillator 33 leaks to one input of the mixer 17 or one input of the mixer 25.
  • the leaked oscillation signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the interference signal leaks to one input of the mixer 17 or to one input of the mixer 25.
  • the leaked interference signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the mixers 17 and 25 respectively generate the first and second DC offset voltages, and the reception quality is degraded.
  • the DC offset control loop 106 includes a DC offset detection circuit 45, a DC offset determination circuit 46, and a DC offset correction circuit 47.
  • the DC offset detection circuit 45 detects the first and second DC offset voltages from the I and Q signals respectively output from the A / D converters 37 and 39, and inputs this detection signal to the DC offset determination circuit 46. Do.
  • the DC offset correction circuit 47 when the first and second DC offset voltages are smaller than the offset reference value, the DC offset correction circuit 47 does not supply the first and second cancel signals. The same effect can be obtained even if the first and second cancel signals are held by the synthesizers 19 and 27 without supplying the first and second cancel signals from the DC offset correction circuit 47.
  • the DC offset correction circuit 47 when the first and second DC offset voltages are larger than the offset reference value, the DC offset correction circuit 47 generates the first and second cancel signals for canceling the first and second DC offset voltages.
  • the signal is supplied to the synthesizers 19 and 27, respectively.
  • This offset reference value can be input from the external terminal 103a.
  • the first and second DC offset voltages and the first and second cancel signals are respectively combined in the combiners 19 and 27, and the first and second DC offset voltages can be suppressed. .
  • the DC offset determination circuit 46 can be provided with a memory (not shown). An offset reference value is stored in this memory. Thus, the DC offset determination circuit 46 can compare the detected first and second DC offset voltages with the offset reference value stored in the memory.
  • FIG. 5 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • the power from the drive circuit 111 is supplied via the power input terminal 106a of the DC offset control loop 106 in the reception step S151. Further, the process proceeds to the reception step S152, and the DC offset detection circuit 45 detects the first and second DC offset voltages. Further, the process proceeds to the reception step S153, and the DC offset determination circuit 46 compares and determines the first and second DC offset voltages with the offset reference value.
  • the process proceeds to reception step S154, and the first and second cancel signals from the DC offset correction circuit 47 are output.
  • the signal is supplied to the first and second synthesizers 19 and 27 to perform DC offset correction, and the process proceeds to the reception step S152.
  • the process returns to the reception step S152 without performing the DC offset correction.
  • FIG. 6 is a flowchart showing a method of correcting the first and second DC offset voltages of the high frequency receiver according to the second embodiment of the present invention.
  • power is supplied to the DC offset control loop 106 in the reception step S1161. Further, the process proceeds to reception step S1162, and the DC offset detection circuit 45 detects the first and second DC offset voltages. Further, the process proceeds to reception step S1163, and the DC offset determination circuit 46 determines whether the first and second DC offset voltages and the offset reference value are compared.
  • the process proceeds to reception step S1164, and DC offset correction is performed by the DC offset correction circuit 47.
  • the DC offset correction based on the first and second cancel signals can be held by the synthesizers 19 and 27, respectively.
  • the DC offset correction is not performed, and the process proceeds to reception step S1165.
  • the power supply to the DC offset control loop 106 by the drive circuit 111 is stopped.
  • the process goes to step S1166, and the reception quality judgment circuit 109 judges by comparing the reception quality signal with the quality judgment reference value. For example, if the BER is used as the reception quality signal and this BER is smaller than the quality judgment reference value, that is, if the reception quality is good (OK), the process returns to the reception step S1166 to determine the reception quality. On the other hand, if the BER which is the reception quality signal is larger than the quality judgment reference value, that is, if the reception quality is poor (NG1), the process returns to the reception step S1161, and the reception step S1162 and subsequent steps are repeated.
  • reception quality signal BER is significantly larger than the quality judgment reference value, that is, if the reception quality is extremely bad (NG2), the process returns to the reception step S1166 and the reception quality judgment 166 is repeated.
  • reception quality signal for example, C / N, BER (bit error rate), PER (packet error rate) or the like can be used.
  • C / N can detect reception quality in the shortest time in the order of C / N, BER, and PER.
  • PER requires the detection time of reception quality most in the order of PER, BER, and C / N, the detection accuracy of reception quality is the highest. Therefore, for example, when stopping power supply to the DC offset control loop 106, PER with high determination accuracy of reception quality can be used. As a result, since the stop can be performed with high accuracy, it is possible to minimize the deterioration of the reception quality.
  • the DC offset control loop 106 is supplied with power and operated, BER or C / N in which priority is given to the reception quality detection time can be used.
  • the reception quality detection circuit 108 detects at least one of the three PER, BER, and C / N reception quality, the DC offset control loop 106 is supplied with power and operated. As a result, it is possible to minimize the deterioration of reception quality due to the operation delay of the DC offset correction.
  • the power supply to the DC offset control loop 106 is stopped by the drive circuit 111. be able to. As a result, since the power supply to the DC offset control loop 106 can be stopped, it is possible to realize the high frequency receiving apparatus 201 with reduced power consumption.
  • the power supply from the drive circuit 111 is stopped for the DC offset control loop 106.
  • the DC offset detection circuit 45 The power may be stopped for at least one of the DC offset determination circuit 46 and the DC offset correction circuit 47.
  • the synthesizer 19 is inserted between the mixer 17 and the low pass filter 21, and the synthesizer 27 is inserted between the mixer 25 and the low pass filter 29. May be provided between the low pass filter 21 and the output terminal 9, and the combiner 27 may be provided between the low pass filter 29 and the output terminal 11.
  • the offset reference value at the time of 12 segment reception can be relaxed by being larger than the offset reference value at the time of one segment reception.
  • power supply to at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 can be stopped.
  • the oscillation frequency of the oscillator 33 is set apart from the center frequency of one segment by 1/2 (about 214 KHz) or more of the bandwidth (about 428.5 KHz) of one segment.
  • the mixing circuit 49 it is possible to use the mixing circuit 49 as heterodyne reception and to convert the intermediate frequency signal of one segment away from the DC component by a half (about 214 KHz) or more of the band of one segment. , DC offset problem does not occur.
  • the power supply to the DC offset control loop 106 can be stopped.
  • the power may be stopped for at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 that constitute the DC offset control loop 106.
  • the drive circuit 111 can perform control to stop the power supply to the DC offset correction circuit 47.
  • FIG. 7 is a circuit block diagram of the high frequency receiver 201 according to the third embodiment.
  • demodulation section 202 of high frequency receiving apparatus 201 of the present embodiment performs fading between fast Fourier transformer (FFT) 205 forming detection circuit and detection circuit 207.
  • FFT fast Fourier transformer
  • This embodiment is different in that a waveform equivalent circuit unit 208 for correcting signal degradation due to the above is provided, and a fading detection circuit 211 is connected between the waveform equivalent circuit unit 208 and the reception quality determination circuit 210.
  • the synthesizers 19 and 27 instead of continuously supplying cancel signals without changing the values from the DC offset correction circuit 47 to the synthesizers 19 and 27, the synthesizers 19 and 27 respectively hold the first and second cancel signals. It is also good.
  • the high frequency receiving apparatus 201 includes an electronic tuner 103 for receiving a high frequency signal from the input terminal 3, a demodulator 202 for receiving the I and Q signals output from the electronic tuner 103, and the demodulator 202. And an output terminal 213 for outputting a demodulated signal of
  • a signal is input and an FFT 205 for fast Fourier transform of the signal, a waveform equivalent circuit 209 for connecting the output of the FFT 205 to one input 209a and correcting signal deterioration in a transmission path such as fading, and the waveform equivalent
  • a detection circuit 207 connected to the output of the circuit 209 and detecting a signal, an output terminal 213 to which the output of the detection circuit 207 is connected, a reception quality detection circuit 108 for detecting reception quality, and the reception quality detection circuit Reception quality determination circuit 210 that determines the reception quality in which the output of 108 is connected to one input , It is provided.
  • the demodulation unit 202 includes an SP scattered pilot (SP) extraction circuit 214 connected to the output of the FFT 205, a comparison circuit 217 the output of the SP extraction circuit 214 is connected to one input, and the comparison. And a reference pilot 215 connected to the other input of the circuit 217.
  • the output of the comparison circuit 217 is connected to the other input 209 b of the waveform equivalent circuit 209.
  • a waveform equivalent circuit unit 208 is configured by the SP extraction circuit 214, the reference pilot 215, the comparison circuit 217, and the waveform equivalent circuit 209.
  • a fading detection circuit 211 which receives the waveform equivalent signal to the waveform equivalent circuit 209 and detects the fading frequency.
  • the output of the fading detection circuit 211 is connected to the other input of the reception quality judgment circuit 210.
  • the output of the reception quality determination circuit 210 is input to the drive circuit 111.
  • the output of the drive circuit 111 is connected to the power supply input terminal 106 a of the DC offset control loop 106.
  • the fading frequency due to mobile reception is detected, the quality of the received signal is determined in consideration of the reception quality deterioration due to the fading frequency, and the DC offset is determined using this reception quality determination signal.
  • the operation of controlling the power supply to the control loop 106 will be described below.
  • the digital signal input to the high frequency receiver 201 is an OFDM modulated signal.
  • OFDM modulated signal For example, in mode 3 of ISDB-T which is digital broadcasting in Japan, one channel is configured by 5617 subcarriers.
  • the OFDM modulation signal is subjected to phase modulation (QPSK), amplitude phase modulation (QAM), or amplitude modulation (BPSK) on 5617 subcarriers.
  • QPSK phase modulation
  • QAM amplitude phase modulation
  • BPSK amplitude modulation
  • FIG. 8A is a spectrum configuration diagram which is input from the input terminal 3 at a certain moment ta in the high frequency receiver according to the third embodiment of the present invention.
  • FIG. 8B is a spectrum configuration diagram which is input from the input terminal 3 at a certain moment tb of the high-frequency receiver according to the third embodiment of the present invention.
  • the horizontal axis is frequency 301, and the vertical axis is amplitude 303.
  • the amplitude 303a of the subcarrier 305a at the frequency 301a in FIG. 8A and the amplitude 303b of the subcarrier 307a at the same frequency 301a in FIG. 8B are different. This is because the high frequency receiver 201 moves to cause fading, and the subcarrier amplitude fluctuates. The same applies to subcarriers other than the subcarriers 305a and 307a.
  • FIG. 9 is a symbol configuration diagram for the time 311 output from the FFT 205 of the high frequency reception device according to the third embodiment of the present invention.
  • FFT 205 fast Fourier transform is performed on each modulation signal which is an input signal, and symbol configurations S1, S2, S3,... Corresponding to times t1, t2, t3,-,-,-. -,-Are output.
  • each data symbol S21, S22, S23,-,-,- is arranged in the frequency direction.
  • one SP signal is inserted across 11 data symbols. Then, for example, when the data symbol S13 is an SP signal, the data symbol S26 is an SP signal, and the data symbol S39 is also an SP signal.
  • the SP signal is sent according to the rules defined in the symbol configuration.
  • This SP signal can estimate a transmission path in OFDM transmission and correct the phase and amplitude at the reception side.
  • This SP signal can be extracted by the SP extraction circuit 214. That is, the waveform equivalent signal can be output from the comparison circuit 217 by comparing the amplitude level of the SP signal and the reference signal from the reference pilot 215 by the comparison circuit 217. With this waveform equivalent signal, the waveform equivalent circuit 209 can correct the signal degradation of the subcarrier phase and amplitude due to fading.
  • a waveform equivalent signal is input to the fading detection circuit 211.
  • the fading frequency can be detected by sequentially comparing the amplitude change or the phase change of the data symbols S13, S53, S93,-,-,-in the fading detection circuit 211.
  • FIG. 10 is a characteristic diagram of C / N with respect to the fading frequency of the high frequency reception device according to the third embodiment of the present invention.
  • this fading frequency differs in required C / N depending on the fading frequency. For this reason, it is necessary to change the quality judgment reference value for the judgment in the reception quality judgment circuit 210.
  • the required C / N characteristic 330 is the C / N 333 when the bit error rate of the Viterbi-decoded signal after detection corresponding to the fading frequency 331 (or moving speed) is 0.0002.
  • the required C / N characteristic 330 requires a large C / N ratio in the low-speed moving area 335 (low moving speed) with low fading frequency and the high-speed moving area 337 (high moving speed) with high fading frequency. .
  • the required C / N may be a C / N smaller than the low-speed movement area 335 and the high-speed movement area 337 Are known.
  • the fading frequency 339a is about 20 Hz (corresponding to about 45 km / H at 13 ch reception) and about 60 Hz (corresponding to about 140 km / H at 13 ch reception) fading frequency 339b.
  • the required C / N is, for example, 6 dB and is stable.
  • the required C / N increases as the moving speed decreases.
  • the high-speed moving area 337 having the fading frequency 339 b or higher the required C / N increases as the moving speed increases.
  • the required C / N 341 in the stationary state 340 is, for example, 4 dB because there is no fading.
  • C / N which is the quality judgment reference value of the reception quality judgment circuit 210 can be set according to the fading frequency.
  • the reception quality judgment circuit 210 can judge the reception quality by C / N set according to the fading frequency. Therefore, when there is no deterioration in reception quality based on this determination, the power supply to the DC offset control loop 106 can be stopped by the drive circuit 111.
  • FIG. 11 is a flowchart showing a method of correcting the first and second DC offset voltages of the high-frequency receiver according to the third embodiment of the present invention.
  • reception steps S1161 to S1165 and reception step S1166 are the same as the reception steps in the second embodiment. Further, in the third embodiment, reception steps S1171 to S1174 are added between the reception steps S1165 and S1166 of the second embodiment.
  • the process proceeds to receiving step S1171.
  • the fading detection circuit 211 detects the fading frequency. Further, the fading detection circuit 211 determines whether the fading frequency is the stop state 340, the low speed movement area 335, the medium speed movement area 339, or the high speed movement area 337.
  • the process proceeds to the reception step S1172, and the quality determination reference value is set to the smallest.
  • the process proceeds to the reception step S1173, and the quality determination reference value is set small.
  • the process proceeds to the reception step S1174, and the quality judgment reference value is set large. Note that this quality judgment reference value can be input from the external terminal 210a, so it can be optimally set from the outside according to the reception state.
  • the process goes to step S1166, and the reception quality judgment circuit 210 judges by comparing the reception quality signal with the quality judgment reference value. For example, if the BER is used as the reception quality signal and this BER is smaller than the quality judgment reference value, that is, if the reception quality is good (OK), the process returns to the reception step S1166 to determine the reception quality. On the other hand, if the BER, which is the reception quality signal, is larger than the quality judgment reference value, that is, if the reception quality is poor (NG1), the process returns to the reception step S1161 and repeats the reception step S1162 and subsequent steps.
  • the process returns to the reception step S1166 and the reception quality judgment 1166 is performed.
  • reception quality signal for example, C / N, BER (bit error rate), PER (packet error rate) or the like can be used.
  • C / N can detect reception quality in the shortest time in the order of C / N, BER, and PER.
  • PER requires the detection time of reception quality most in the order of PER, BER, and C / N, the detection accuracy of reception quality is the highest.
  • the DC offset control loop 106 When the DC offset control loop 106 is supplied with power and operated, it is necessary to ensure sufficient reception quality. For example, when C / N is used, detection accuracy is low but detection can be performed in a short time, and when PER is used, time is required but detection can be performed with high accuracy. Therefore, when the reception quality detection circuit 108 detects at least one of the three PER, BER, and C / N reception quality, the DC offset control loop 106 is supplied with power and operated. As a result, it is possible to minimize the deterioration of reception quality due to the operation delay of the DC offset correction.
  • the power supply from the drive circuit 111 is stopped for the DC offset control loop 106.
  • the power may be stopped for at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47.
  • the fading detection circuit 211 optimizes the quality judgment reference value according to the fading frequency, and the reception quality judgment circuit 210 judges the reception quality based on the quality judgment reference value. As a result, if the reception quality is good, the power supply to the DC offset control loop 106 is stopped by the drive circuit 111, so that it is possible to realize the high frequency reception device 201 with reduced power consumption.
  • Embodiment 4 The high frequency receiver 401 according to the fourth embodiment will be described below with reference to the drawings.
  • FIG. 12 is a circuit block diagram of the high frequency receiver according to the fourth embodiment. 12, in the high frequency receiver 201 of the third embodiment, the fading detection circuit 211 is connected between the waveform equivalent circuit 209 and the reception quality judgment circuit 109, while the high frequency receiver of the fourth embodiment is different.
  • the demodulation unit 403 of the reception apparatus 401 is different in that the fading detection circuit 405 is connected between the FFT 205 and the reception quality determination circuit 210.
  • the operation and effects of the high frequency receiver 201 of the second embodiment are the same as the operation of the high frequency receiver 401 of the fourth embodiment.
  • the parts used in FIG. 13 that are the same as those in FIG. 8 are given the same reference numerals to simplify the description.
  • the high frequency receiving apparatus 401 includes an electronic tuner 103 for receiving a high frequency signal from the input terminal 3, a demodulator 403 for receiving the I and Q signals output from the electronic tuner 103, and a demodulated signal from the demodulator 403. It comprises the output terminal 213 to be output.
  • the demodulation unit 403 is provided with a fading detection circuit 405 which receives the output signal of the FFT 205 and detects the fading frequency.
  • the output of the fading detection circuit 405 is connected to the other input of the reception quality judgment circuit 210.
  • FIG. 13A is a spectrum configuration diagram of an input signal at a certain moment in the high frequency reception device according to the fourth embodiment of the present invention.
  • FIG. 13B is a spectrum diagram of an input signal at another moment of the high-frequency receiver according to the fourth embodiment of the present invention.
  • the output signal from the FFT 205 input to the fading detection circuit 405 is represented by a spectrum configuration.
  • the spectrum configuration of a certain moment ta changes constantly with the spectrum configuration of the next certain moment tb. A method of detecting the fading frequency will be described using this change.
  • the amplitude 1303a of the subcarrier 1305a changes little as the amplitude 1303b of the subcarrier 1307a.
  • the amplitude 1303 c of the subcarrier 1305 b largely changes as the amplitude 1303 d of the subcarrier 1307 b.
  • the fading frequency can be detected by the difference in the direction of the change in amplitude with time of at least two subcarriers. Further, by increasing the number of subcarriers to be compared, it is possible to enhance the accuracy of detecting the fading frequency.
  • the fading frequency is detected by the fading detection circuit 405, the quality judgment reference value is changed according to the fading frequency, and the reception quality is judged by the reception quality judgment circuit 210 based on the changed quality judgment reference value.
  • the power to the DC offset control loop 106 can be supplied or stopped based on this determination signal. Therefore, even while moving, the reception quality can be determined with high accuracy, and if it is not necessary according to the determination result, the power supply to the DC offset control loop 106 can be stopped, so high frequency power consumption can be reduced.
  • a receiver can be realized.
  • the fading frequency is detected by detecting a change in the amplitude of the subcarrier in the fourth embodiment, the fading frequency can also be detected when C / N (carrier / noise) of the subcarrier is used. .
  • FIG. 14 is a circuit block diagram of a high frequency receiver 501 according to a fifth embodiment of the present invention.
  • the same reference numerals as in FIG. 4 shown in the conventional example are used to simplify the description.
  • the drive circuit 145 is connected between the output 46a of the DC offset determination circuit 46 and the input 47a of the DC offset correction circuit 47. The point is different.
  • a DC offset control loop 147 is configured by the DC offset detection circuit 45, the DC offset determination circuit 46, the drive circuit 145, and the DC offset correction circuit 47.
  • the operation of the high frequency receiver 501 configured as described above will be described below.
  • the high frequency signal input from the antenna is received by the electronic tuner 102.
  • the signal selected by the electronic tuner 102 is demodulated by the demodulator 7 and output from the output terminal 43.
  • the high frequency signal is, for example, digital modulated digital television broadcasting, and in UHF, a frequency of about 470 MHz (CH13) to about 770 MHz (CH62) can be used.
  • the filter 13 suppresses the interference signal of the high frequency signal input to the input terminal 3.
  • the output of this filter 13 is gain controlled by an amplifier 15.
  • the output of this amplifier 15 is supplied to the mixing circuit 49.
  • a mixer of direct conversion system is configured by the mixers 17, 25, the oscillator 33, and the 90-degree phase shifter 35. Due to this mixing circuit 49, the mixers 17 and 25 output I and Q signals whose phases are different from each other by 90 degrees. These I and Q signals are input to the low pass filters 21 and 29. The outputs of the low pass filters 21 and 29 are input to the amplifiers 23 and 31, respectively. The outputs of these amplifiers 23 and 31 respectively output I and Q signals via output terminals 9 and 11, respectively. The I and Q signals are also input to the demodulator 7. The signals are converted into digital signals by A / D converters 37 and 39 provided in the demodulator 7, respectively. Further, the demodulation circuit 41 generates a demodulation signal, which is output from the output terminal 43.
  • the oscillation signal of the oscillator 33 leaks to one input of the mixer 17 or one input of the mixer 25.
  • the leaked oscillation signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the interference signal leaks to one input of the mixer 17 or to one input of the mixer 25.
  • the leaked interference signal and the original oscillation signal input from the oscillator 33 are self-mixed in the mixer 17 or 25, whereby a DC offset voltage is generated from the mixer 17 or 25.
  • the mixers 17 and 25 respectively generate the first and second DC offset voltages, and the reception quality is degraded.
  • the DC offset control loop 147 includes a DC offset detection circuit 45, a DC offset determination circuit 46, a drive circuit 145, and a DC offset correction circuit 47.
  • the DC offset detection circuit 45 detects the first and second DC offset voltages from the I and Q signals respectively output from the A / D converters 37 and 39, and supplies the DC offset determination circuit 46 with the DC offset detection circuit 46.
  • the DC offset determination circuit 46 compares the detected first and second DC offset voltages with a reference value to make a determination. Note that this reference value can be input from the external terminal 103a.
  • the drive circuit 145 supplies power to the DC offset correction circuit 47 according to the determination signal from the DC offset determination circuit 46.
  • the DC offset correction circuit 47 supplies the first and second cancel signals for canceling the first and second DC offset voltages detected by the DC offset detection circuit 45 to the synthesizers 19 and 27, respectively. .
  • the synthesizers 19 and 27 By supplying the first and second cancel signals to the synthesizers 19 and 27, respectively, the first and second DC offset voltages and the first and second cancel signals in the synthesizers 19 and 27, respectively. The first and second DC offset voltages are suppressed.
  • the power to the DC offset correction circuit 47 is stopped by the drive circuit 145 to which the determination signal from the DC offset determination circuit 46 is input. .
  • the first and second cancel signals for canceling the first and second DC offset voltages supplied to the other input of the synthesizers 19 and 27. Will supply. The same effect can be obtained even when the first and second cancel signals are held by the synthesizers 19 and 27, respectively, without supplying the first and second cancel signals.
  • the DC offset determination circuit 46 can be provided with a memory 104 (not shown).
  • the memory 104 stores a reference value.
  • the DC offset determination circuit 46 can compare the detected first and second DC offset voltages with the reference value stored in the memory 104.
  • FIG. 15 is a flowchart showing a general correction method of the DC offset voltage of the high frequency receiver.
  • power is supplied to the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 in the reception step S151.
  • the process proceeds to the reception step S152, and the DC offset detection circuit 45 detects the first and second DC offset voltages.
  • the DC offset determination circuit 46 determines whether the first and second DC offset voltages and the reference value are compared.
  • the process proceeds to the reception step S154, the DC offset correction circuit 47 performs DC offset correction, and the reception step S152. Transition.
  • the process returns to the reception step S152.
  • FIG. 16 is a flow chart showing a method of correcting the first and second DC offset voltages of the high frequency reception device according to the fifth embodiment of the present invention.
  • power is supplied to the DC offset detection circuit 45 and the DC offset determination circuit 46 in the reception step S2161. Further, the process proceeds to reception step S2162, and the DC offset detection circuit 45 detects the first and second DC offset voltages. Further, the process proceeds to reception step S2163, and the DC offset determination circuit 46 determines whether the first and second DC offset voltages are compared with the reference value.
  • the process returns to the reception step S2162.
  • the process proceeds to a reception step S2164, and the drive circuit 145 supplies power to the DC offset correction circuit 47.
  • step S2165 the flow proceeds to reception step S2165, and the DC offset correction circuit 47 corrects the first and second DC offset voltages.
  • step S2166 the drive circuit 145 stops the power supply to the DC offset correction circuit 47. Furthermore, it returns to receiving step S2162.
  • the mixers 17 and 25 generate the first and second DC offset voltages.
  • the first and second DC offset voltages are detected by the DC offset detection circuit 45 from the output signals of the A / D converters 37 and 39.
  • the detected first and second DC offset voltages are input to the DC offset determination circuit 46 and compared with a reference value to be determined.
  • the DC offset determination circuit 46 supplies a control signal to the drive circuit 145 when the detected first and second DC offset voltages are smaller than the reference value.
  • the drive circuit 145 stops the power supply to the DC offset correction circuit 47 by this control signal.
  • the drive circuit 145 when the drive circuit 145 is provided between the DC offset determination circuit 46 and the DC offset correction circuit 47 and the first and second DC offset voltages are small, the drive circuit 145 sends the DC offset correction circuit 47 Turn off the power. Therefore, it is possible to realize the electronic tuner 102 with low power consumption.
  • the synthesizer 19 is inserted between the mixer 17 and the low pass filter 21, and the synthesizer 27 is inserted between the mixer 25 and the low pass filter 29. May be provided between the low pass filter 21 and the output terminal 9, and the combiner 27 may be provided between the low pass filter 29 and the output terminal 11.
  • the reference value at the time of 12-segment reception can be relaxed by being larger than the reference value at the time of one-segment reception.
  • power supply to at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 can be stopped.
  • the oscillation frequency of the oscillator 33 is set apart from the center frequency of one segment by 1/2 (about 214 KHz) or more of the bandwidth (about 428.5 KHz) of one segment.
  • the mixing circuit 49 it is possible to use the mixing circuit 49 as heterodyne reception and to convert the intermediate frequency signal of one segment away from the DC component by a half (about 214 KHz) or more of the band of one segment. , DC offset problem does not occur.
  • the power supply can be stopped for the DC offset control loop 147.
  • the power may be stopped for at least one of the DC offset detection circuit 45, the DC offset determination circuit 46, and the DC offset correction circuit 47 that constitute the DC offset control loop 147.
  • the control for stopping the power supply to the DC offset correction circuit 47 can be performed by the drive circuit 145.
  • the high frequency receiver according to the present invention is useful when used for a portable television receiver or the like which requires low power consumption.

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Abstract

　復調部（１０５）には受信信号の品質を第１の基準値と比較し判定するとともに判定信号が出力される受信品質判定回路（１０９）と、判定信号が入力される駆動回路（１１１）とが設けられ、受信品質判定回路（１０９）において受信信号の品質が良好と判定された場合に、駆動回路（１１１）により、ＤＣオフセット制御ループ（１０６）への電源を停止して、消費電力を低減させる高周波受信装置を提供する。

Description

電子チューナおよびこれを用いた高周波受信装置
　本発明は、バッテリー駆動される携帯用テレビ受信装置などに用いられるダイレクトコンバージョン方式の電子チューナを用いた高周波受信装置に関する。
　以下、従来の高周波受信装置について図面を用いて説明する。
　図１７は従来の高周波受信装置１の回路ブロック図である。図１７において、従来の高周波受信装置１は、アンテナに接続される入力端子３と、この入力端子３から入力される受信信号から希望ｃｈを選局する電子チューナ５と、この電子チューナ５から出力されるＩ、Ｑ信号を復調する復調部７を有している。
　この電子チューナ５には、入力端子３からの受信信号を通過させるフィルタ１３と、このフィルタ１３の出力が供給される増幅器１５と、この増幅器の出力が一方の入力に供給される混合器１７、２５と、この混合器１７、２５の他方の入力に移相器３５を介して接続される発振器３３と、この混合器１７、２５の出力が一方の入力にそれぞれ供給される合成器１９、２７と、これらの合成器１９、２７の出力がそれぞれ供給されるローパスフィルタ２１、２９と、このローパスフィルタ２１、２９の出力がそれぞれ供給される増幅器２３、３１と、これら増幅器２３、３１の出力がそれぞれ供給される出力端子９、１１と、ＤＣオフセット電圧を検出するＤＣオフセット検出回路４５と、このＤＣオフセット検出回路４５の出力が接続されるとともにＤＣオフセット電圧を補正するＤＣオフセット補正回路４７と、ＤＣオフセット検出回路４５とＤＣオフセット補正回路４７との間に接続されるとともにＤＣオフセット電圧を判定するＤＣオフセット判定回路４６が設けられている。
　また、ＤＣオフセット補正回路４７からそれぞれ出力される第１、第２のキャンセル信号は、合成器１９、２７の他方の入力にそれぞれ供給されている。
　さらに、復調部７には、出力端子９、１１にそれぞれ接続されたＡ／Ｄコンバータ３７、３９と、これらＡ／Ｄコンバータ３７、３９からの出力がそれぞれ接続された復調回路４１と、この復調回路４１からの復調信号が出力される出力端子４３が設けられている。そして、Ａ／Ｄコンバータ３７、３９の出力は、ＤＣオフセット検出回路４５の入力にそれぞれ入力されている。
　このように構成された高周波受信装置１の動作について以下説明する。混合回路４９は、混合器１７、２５、発振器３３、９０度の移相器３５により、ダイレクトコンバージョン方式の混合回路とされている。この混合回路４９により、混合器１７、２５からは、位相が互いに９０度異なったＩ、Ｑ信号が出力される。
　これらＩ、Ｑ信号は、ローパスフィルタ２１、２９をそれぞれ介して出力端子９、１１からそれぞれ出力される。さらに、これらＩ、Ｑ信号は、Ａ／Ｄコンバータ３７、３９によりデジタル信号とされる。さらに復調回路４１により復調信号とされて出力端子４３から出力される。
　このようなダイレクトコンバージョン方式を用いた混合回路４９では、混合器１７、２５で第１、第２のＤＣオフセット電圧がそれぞれ発生する。これら第１、第２のＤＣオフセット電圧により、受信信号内にＤＣ電圧が発生し、このため受信品質を劣化させる。
　このＤＣオフセット電圧を小さくするために、ＤＣオフセット電圧の補正を行う必要がある。このため、Ａ／Ｄコンバータ３７、３９の出力をＤＣオフセット検出回路４５へそれぞれ入力し、このＤＣオフセット検出回路４５はＤＣオフセット電圧を検出し判定する。
　この判定結果に基づいて、ＤＣオフセット補正回路４７から出力されるとともに第１、第２のＤＣオフセット電圧をそれぞれ打ち消すための第１、第２のキャンセル信号が、合成器１９、２７に入力され、第１、第２のＤＣオフセット電圧がキャンセルされる。なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
　ここで、携帯用テレビのようなバッテリー駆動の装置に用いる高周波受信装置では、特に消費電力が小さいことが重要である。しかしながら、従来の高周波受信装置では、ＤＣオフセット補正回路４７への電源を常に供給した状態でＤＣオフセット電圧の補正を行う。従って、消費電力が大きくなってしまう。
特開２００３－１３４１８３号公報
　本発明は、低消費電力の高周波受信装置を提供する。
　本発明の高周波受信装置は、復調部には受信信号の品質を第１の基準値と比較し判定するとともに判定信号が出力される受信品質判定回路と、この判定信号が入力される駆動回路が設けられ、受信品質判定回路において受信信号の品質が良好と判定された場合に、駆動回路によりＤＣオフセット制御ループへの電源を停止する。これにより、低消費電力化とした高周波受信装置を実現できる。
　また、本発明の電子チューナは、復調部は、受信信号の品質を検出する受信品質検出回路と、移動によるフェージング周波数を検出する第１のフェージング検出回路と、受信品質検出回路からの受信品質信号と第１のフェージング検出回路からのフェージング周波数とが入力される受信品質判定回路と、この受信品質判定回路から出力される受信品質判定信号が入力されるとともにＤＣオフセット制御ループへの電源の供給あるいは停止する駆動回路が設けられ、第１のフェージング検出回路からのフェージング周波数に応じて受信品質判定回路の品質判定基準値を設定し、受信品質判定回路が受信信号の品質を良好と判定した場合に、駆動回路によりＤＣオフセット制御ループへの電源を停止する。これにより、低消費電力化とした高周波受信装置を実現できる。
　さらに、本発明の電子チューナは、ＤＣオフセット判定回路から出力される第１の判定信号が入力される駆動回路を設け、この駆動回路から出力される第１の駆動電圧がＤＣオフセット補正回路に接続され、ＤＣオフセット判定回路において、第１、第２のＤＣオフセット電圧が基準値より小さい場合に、駆動回路によりＤＣオフセット補正回路への電源を停止する。これにより、低消費電力化とした電子チューナを実現できる。
図１は本発明の実施の形態１における高周波受信装置の回路ブロック図である。 図２は高周波受信装置のＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。 図３は本発明の実施の形態１における高周波受信装置のＤＣオフセットの補正方法を示すフローチャートである。 図４は本発明の実施の形態２における高周波受信装置の回路ブロック図である。 図５は高周波受信装置のＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。 図６は本発明の本実施の形態２における高周波受信装置のＤＣオフセット電圧の補正方法を示すフローチャートである。 図７は本実施の形態３における高周波受信装置の回路ブロック図である。 図８Ａは本発明の実施の形態３における高周波受信装置のある瞬間における入力信号のスペクトラム構成図である。 図８Ｂは本発明の実施の形態３における高周波受信装置の別の瞬間における入力信号のスペクトラム構成図である。 図９は本発明の実施の形態３における高周波受信装置のＦＦＴから出力されるシンボル構成図である。 図１０は本発明の実施の形態３における高周波受信装置のフェージング周波数に対するＣ／Ｎの特性図である。 図１１は本発明の実施の形態３における高周波受信装置のＤＣオフセット電圧の補正方法を示すフローチャートである。 図１２は本実施の形態４における高周波受信装置の回路ブロック図である。 図１３Ａは本発明の実施の形態４における高周波受信装置のある瞬間における入力信号のスペクトラム構成図である。 図１３Ｂは本発明の実施の形態４における高周波受信装置の別の瞬間における入力信号のスペクトラム構成図である。 図１４は本発明の実施の形態５における高周波受信装置の回路ブロック図である。 図１５はＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。 図１６は本発明の実施の形態５における高周波受信装置のＤＣオフセット電圧の補正方法を示すフローチャートである。 図１７は従来の高周波受信装置の回路ブロック図である。
符号の説明
３　　入力端子
９，４３，１１３，２１３　　出力端子
１１　　出力端子
１７　　混合器
１９　　合成器
２５　　混合器
２７　　合成器
３３　　発振器
３５　　移相器
４５　　ＤＣオフセット検出回路
４６　　ＤＣオフセット判定回路
４７　　ＤＣオフセット補正回路
１０１，１４１，２０１，４０１，５０１　　高周波受信装置
１０２，１０３　　電子チューナ
１０５，２０２，４０３　　復調部
１０６，１４７　　ＤＣオフセット制御ループ
１０６ａ　　電源入力端子
１０９，２１０　　受信品質判定回路
１１１，１４５　　駆動回路
　（実施の形態１）
　以下、本実施の形態１における高周波受信装置について図面を用いて以下説明する。
　図１は本発明の実施の形態１における高周波受信装置の回路ブロック図である。図１において、従来例で示した図１７と同じものは同じ番号を用いている。
　高周波受信装置１０１は、アンテナに接続される入力端子３と、この入力端子３から入力される受信信号から希望ｃｈ（チャンネル）を選局する電子チューナ１０３と、この電子チューナ１０３から出力されるＩ、Ｑ信号を復調する復調部１０５と、を有している。
　この電子チューナ１０３には、入力端子３からの受信信号を通過させるフィルタ１３と、このフィルタ１３の出力が供給される増幅器１５と、この増幅器の出力が一方の入力に供給される混合器１７、２５と、この混合器１７、２５の他方の入力に移相器３５を介して接続される発振器３３と、混合器１７、２５の出力が一方の入力にそれぞれ供給される合成器１９、２７と、これらの合成器１９、２７の出力がそれぞれ供給されるローパスフィルタ２１、２９と、このローパスフィルタ２１、２９の出力がそれぞれ供給される増幅器２３、３１と、これら増幅器２３、３１の出力がそれぞれ供給される出力端子９、１１と、ＤＣオフセット電圧を検出するＤＣオフセット検出回路４５と、このＤＣオフセット検出回路４５の出力が接続されるとともにＤＣオフセット電圧を補正するＤＣオフセット補正回路４７と、ＤＣオフセット検出回路４５とＤＣオフセット補正回路４７との間に接続されるとともにＤＣオフセット電圧を判定するＤＣオフセット判定回路４６と、が設けられている。
　また、ＤＣオフセット補正回路４７からそれぞれ出力される第１、第２のキャンセル信号は、合成器１９、２７の他方の入力にそれぞれ供給されている。また、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７によりＤＣオフセット制御ループ１０６が構成されている。
　復調部１０５には、出力端子９、１１にそれぞれ接続されたＡ／Ｄコンバータ３７、３９と、これらＡ／Ｄコンバータ３７、３９からの出力がそれぞれ接続された復調回路１０７と、この復調回路１０７からの復調信号が出力される出力端子１１３が設けられている。
　復調回路１０７には、受信信号の品質を検出する受信品質検出回路１０８と、この受信品質検出回路１０８からの受信品質信号が入力されるとともに受信品質を判定する受信品質判定回路１０９が設けられている。また、この受信品質判定回路１０９には、第１の基準値を入力できる外部端子１０９ａが設けられている。
　また、受信品質判定回路１０９から出力される制御信号は、駆動回路１１１に接続されている。この駆動回路１１１から出力される駆動電圧は、ＤＣオフセット制御ループ１０６に設けられた電源入力端子１０６ａに接続されている。そして、Ａ／Ｄコンバータ３７、３９の出力は、ＤＣオフセット検出回路４５の入力にそれぞれ入力されている。なお、駆動回路１１１は、復調部１０５あるいは電子チューナ１０３に内蔵してもよい。
　このように構成された高周波受信装置１０１の動作について以下説明する。なお、入力端子３から入力される高周波信号は、例えば、デジタル変調されたデジタルテレビ放送であり、ＵＨＦでは約４７０ＭＨｚ（ＣＨ１３）から約７７０ＭＨｚ（ＣＨ６２）までの周波数を用いることができる。
　電子チューナ１０３において、入力端子３に入力された高周波信号は、フィルタ１３によって妨害信号が抑圧される。このフィルタ１３の出力は、増幅器１５により、利得制御される。この増幅器１５の出力は、混合回路４９に供給される。
　混合回路４９は、混合器１７、２５、発振器３３、９０度の移相器３５により、ダイレクトコンバージョン方式の混合器として構成されている。この混合回路４９により、混合器１７、２５からは、位相が互いに９０度異なったＩ、Ｑ信号が出力される。これらＩ、Ｑ信号は、ローパスフィルタ２１、２９に入力される。これらローパスフィルタ２１、２９の出力は、増幅器２３、３１に入力される。これら増幅器２３、３１の出力は、出力端子９、１１を介してＩ、Ｑ信号がそれぞれ出力される。
　復調部１０５において、これらＩ、Ｑ信号が、Ａ／Ｄコンバータ３７、３９に入力される。このＡ／Ｄコンバータ３７、３９の出力からデジタル信号がそれぞれ出力される。さらに復調回路１０７により復調信号とされて出力端子１１３から出力される。
　ところが、このようにダイレクトコンバージョン方式を用いた混合回路４９では、発振器３３の発振信号が、混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した発振信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　あるいは、入力端子３に大きな妨害信号が入力された場合に、この妨害信号が混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した妨害信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　このようにして、混合器１７、２５からは第１、第２のＤＣオフセット電圧がそれぞれ発生することになり、受信品質が劣化する。
　そこで、これら第１、第２のＤＣオフセット電圧を、ＤＣオフセット制御ループ１０６により改善する方法を、以下説明する。
　ＤＣオフセット制御ループ１０６は、ＤＣオフセット検出回路４５と、ＤＣオフセット判定回路４６と、ＤＣオフセット補正回路４７とから構成されている。
　ＤＣオフセット検出回路４５では、Ａ／Ｄコンバータ３７、３９からそれぞれ出力されたＩ、Ｑ信号により、第１、第２のＤＣオフセット電圧をそれぞれ検出し、この検出信号をＤＣオフセット判定回路４６に入力する。
　このＤＣオフセット判定回路４６において、第１、第２のＤＣオフセット電圧が第２の基準値より小さい場合には、ＤＣオフセット補正回路４７からは第１、第２のキャンセル信号を供給しない。なお、ＤＣオフセット補正回路４７から第１、第２のキャンセル信号の供給を行わないで、第１、第２のキャンセル信号を合成器１９、２７でそれぞれ保持するようにしても同様の効果が得られる。
　一方、第１、第２のＤＣオフセット電圧が第２の基準値より大きい場合には、ＤＣオフセット補正回路４７は、第１、第２のＤＣオフセット電圧を打ち消すための第１、第２のキャンセル信号を合成器１９、２７にそれぞれ供給する。なお、この第２の基準値は、外部端子１０３ａから入力することができる。
　このようにして、合成器１９、２７において第１、第２のＤＣオフセット電圧と第１、第２のキャンセル信号とがそれぞれ合成され、第１、第２のＤＣオフセット電圧を抑圧することができる。
　また、ＤＣオフセット判定回路４６には、メモリ１１５（図示せず）を設けることができる。このメモリ１１５には、基準値が記憶されている。これによってＤＣオフセット判定回路４６は、検出された第１、第２のＤＣオフセット電圧とメモリ１１５に記憶された基準値とを比較することができる。
　次に、駆動回路１１１によるＤＣオフセット制御ループ１０６への電源を供給し、あるいは停止する方法について、以下説明する。
　図２は、高周波受信装置のＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。図２において、受信開始時に、受信ステップＳ１５１において、駆動回路１１１からの電源はＤＣオフセット制御ループ１０６の電源入力端子１０６ａを介して供給される。さらに、受信ステップＳ１５２に移行し、ＤＣオフセット検出回路４５により第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ１５３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧と第２の基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧が第２の基準値より大きい場合（ＮＧ）には、受信ステップＳ１５４に移行し、ＤＣオフセット補正回路４７からの第１、第２のキャンセル信号を第１、第２の合成器１９、２７にそれぞれ供給してＤＣオフセット補正を行い、さらに受信ステップＳ１５２に移行する。
　一方、第１、第２のＤＣオフセット電圧が第２の基準値より小さい場合（ＯＫ）には、ＤＣオフセット補正を行うことなく受信ステップＳ１５２に戻る。
　前述した一般的な補正方法に対して、本実施の形態１における第１、第２のＤＣオフセット電圧の補正方法について、以下に説明する。
　図３は、本発明の本実施の形態１における高周波受信装置の第１、第２のＤＣオフセット電圧の補正方法を示すフローチャートである。図３において、受信開始時には、受信ステップＳ１６１により、ＤＣオフセット制御ループ１０６への電源を供給する。さらに、受信ステップＳ１６２に移行し、ＤＣオフセット検出回路４５により、第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ１６３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧と第２の基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧が第２の基準値より大きい場合（ＮＧ）には、受信ステップＳ１６４に移行し、ＤＣオフセット補正回路４７によりＤＣオフセット補正を行う。一方、第１、第２のＤＣオフセット電圧が第２の基準値より小さい場合（ＯＫ）には、ＤＣオフセット補正を行わず、受信ステップＳ１６５に移行する。この受信ステップＳ１６５では、駆動回路１１１によるＤＣオフセット制御ループ１０６への電源供給を停止する。
　さらに、ステップＳ１６６に移行し、受信品質判定回路１０９により、受信品質信号を第１の基準値と比較し判定する。この受信品質信号が第１の基準値より小さい場合、つまり受信品質が良好な場合（ＯＫ）には、受信ステップＳ１６６に戻り受信品質を判定する。一方、受信品質信号が第１の基準値より大きい場合、つまり受信品質が悪い場合（ＮＧ）には、受信ステップＳ１６１に戻り、受信ステップＳ１６２以降を繰り返す。
　なお、受信品質信号として、例えばＣ／Ｎ、ビットエラーレート（ＢＥＲ）、パケットエラーレート（ＰＥＲ）等を用いることができる。これらの受信品質信号として、Ｃ／Ｎ、ＢＥＲ、ＰＥＲの順で、Ｃ／Ｎが最も短時間で受信品質を検出できる。また、ＰＥＲ、ＢＥＲ、Ｃ／Ｎの順で、ＰＥＲが最も受信品質の検出時間を要するが、受信品質の検出精度は最も優れている。このため、例えば、ＤＣオフセット制御ループ１０６への電源を停止する場合に、受信品質の判定精度の高いＰＥＲを用いることができる。一方、ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質の検出時間を優先したＢＥＲまたはＣ／Ｎを用いることができる。
　さらに、ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質を十分に確保することが必要となる。例えば、Ｃ／Ｎを用いた場合には検出精度は低いが短時間で検出でき、ＰＥＲを用いた場合には時間を要するが高精度で検出できる。従って、これら３つのＰＥＲ、ＢＥＲ、Ｃ／Ｎの少なくとも１つの受信品質が受信品質検出回路１０８で検出された場合に、ＤＣオフセット制御ループ１０６への電源を供給して動作させる。これにより、ＤＣオフセットの補正の動作遅れによる受信品質の劣化を最小限度に抑えることができる。
　このようにして、ＤＣオフセット制御ループ１０６への電源の供給あるいは停止を、精度よくあるいは最適に制御できるので、低消費電力化とした高周波受信装置１０１を実現することが可能となる。
　以上のようにして、高周波受信装置１０１により希望ｃｈを受信する場合において、受信品質判定回路１０９により判定した受信品質が良好であれば、駆動回路１１１によりＤＣオフセット制御ループ１０６への電源を停止することができる。これにより、ＤＣオフセット制御ループ１０６への電源供給を停止できるので、低消費電力化とした高周波受信装置の実現が可能となる。
　なお、受信品質信号が第１の基準値より良好な場合に、ＤＣオフセット制御ループ１０６に対して駆動回路１１１からの電源の停止が行われることになる。しかし、この場合に、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７のうち少なくともひとつに対して電源を停止してもよい。
　また、本実施の形態１では、混合器１７とローパスフィルタ２１との間に合成器１９を挿入し、混合器２５とローパスフィルタ２９との間に合成器２７を挿入したが、この合成器１９はローパスフィルタ２１と出力端子９との間に、合成器２７はローパスフィルタ２９と出力端子１１との間にそれぞれ設けても良い。
　さらに、ＩＳＤＢ－Ｔのデジタルテレビ放送を受信する場合に、例えば１３セグメントのうちの１２セグメント、あるいは１セグメントの受信ができる。この１セグメント受信では、本実施の形態１で説明したように、ＤＣオフセット電圧の補正が必要とされる。これに対して、１２セグメントを受信する場合には、中心位置に１セグメントが存在し、またこの１セグメントを必要としないため、ＤＣオフセット電圧の許容値を緩和することができる。
　すなわち、ＤＣオフセット判定回路４６において、１２セグメント受信時の第２の基準値は、１セグメント受信時の第２の基準値に対して、大きくして緩和することができる。あるいは、１２セグメント受信時には、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止することができる。
　さらにまた、１セグメントを受信する場合において、発振器３３の発振周波数を、１セグメントの中心周波数から１セグメントの帯域幅（約４２８．５ＫＨｚ）の１／２（約２１４ＫＨｚ）以上離して設定する。これにより、混合回路４９をヘテロダイン受信として使用し、１セグメントの中間周波信号をＤＣ成分から１セグメントの帯域の１／２（約２１４ＫＨｚ）以上離して変換することが可能であり、この場合には、ＤＣオフセットの問題は発生しない。
　従って、混合回路４９により１セグメント受信の時は、ＤＣオフセット制御ループ１０６に対して電源を停止することができる。この場合に、ＤＣオフセット制御ループ１０６を構成するＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止してもよい。
　なお、１セグメントと１２セグメントを別々に受信する場合は以上のように受信を行い、また、一括して１３セグメント受信する場合は、第１、第２のＤＣオフセット電圧が第２の基準値より小さい場合に、駆動回路１１１によりＤＣオフセット補正回路４７への電源を停止する制御を行うことができる。
　（実施の形態２）
　以下、本実施の形態２における高周波受信装置について図面を用いて以下説明する。
　図４は実施の形態２における高周波受信装置１４１の回路ブロック図である。図４において、高周波受信装置１４１の回路ブロック構成は、実施の形態１における高周波受信装置１０１と基本的に同一である。本実施の形態２における高周波受信装置１４１と実施の形態１で説明した高周波受信装置１０１との違いは、第１、第２のＤＣオフセット電圧の補正方法である。以下、説明する。
　高周波受信装置１４１は、アンテナに接続される入力端子３と、この入力端子３から入力される受信信号から希望ｃｈを選局する電子チューナ１０３と、この電子チューナ１０３から出力されるＩ、Ｑ信号を復調する復調部１０５と、を有している。
　この電子チューナ１０３には、入力端子３からの受信信号を通過させるフィルタ１３と、このフィルタ１３の出力が供給される増幅器１５と、この増幅器の出力が一方の入力に供給される混合器１７、２５と、この混合器１７、２５の他方の入力に移相器３５を介して接続される発振器３３と、混合器１７、２５の出力が一方の入力にそれぞれ供給される合成器１９、２７と、これらの合成器１９、２７の出力がそれぞれ供給されるローパスフィルタ２１、２９と、このローパスフィルタ２１、２９の出力がそれぞれ供給される増幅器２３、３１と、これら増幅器２３、３１の出力がそれぞれ供給される出力端子９、１１と、ＤＣオフセット電圧を検出するＤＣオフセット検出回路４５と、このＤＣオフセット検出回路４５の出力が接続されるとともにＤＣオフセット電圧を補正するＤＣオフセット補正回路４７と、ＤＣオフセット検出回路４５とＤＣオフセット補正回路４７との間に接続されるとともにＤＣオフセット電圧を判定するＤＣオフセット判定回路４６と、が設けられている。
　また、ＤＣオフセット補正回路４７からそれぞれ出力される第１、第２のキャンセル信号は、合成器１９、２７の他方の入力にそれぞれ供給されている。また、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７によりＤＣオフセット制御ループ１０６が構成されている。
　復調部１０５には、出力端子９、１１にそれぞれ接続されたＡ／Ｄコンバータ３７、３９と、これらＡ／Ｄコンバータ３７、３９からの出力がそれぞれ接続された復調回路１０７と、この復調回路１０７からの復調信号が出力される出力端子１１３が設けられている。
　復調回路１０７には、受信信号の品質を検出する受信品質検出回路１０８と、この受信品質検出回路１０８からの受信品質信号が入力されるとともに受信品質を判定する受信品質判定回路１０９が設けられている。また、この受信品質判定回路１０９には、品質判定基準値を入力できる外部端子１０９ａが設けられている。
　また、受信品質判定回路１０９から出力される制御信号は、駆動回路１１１に接続されている。この駆動回路１１１から出力される駆動電圧は、ＤＣオフセット制御ループ１０６に設けられた電源入力端子１０６ａに接続されている。
　そして、Ａ／Ｄコンバータ３７、３９の出力は、ＤＣオフセット検出回路４５の入力にそれぞれ入力されている。なお、駆動回路１１１は、復調部１０５あるいは電子チューナ１０３に内蔵してもよい。
　このように構成された高周波受信装置１４１において、受信品質判定回路１０９により受信信号の品質を判定し、この受信品質の判定信号によりＤＣオフセット制御ループ１０６への電源を制御する動作について以下説明する。
　このように構成された高周波受信装置１４１の動作について以下説明する。なお、入力端子３から入力される高周波信号は、例えば、デジタル変調されたデジタルテレビ放送であり、ＵＨＦでは約４７０ＭＨｚ（ＣＨ１３）から約７７０ＭＨｚ（ＣＨ６２）までの周波数を用いることができる。
　電子チューナ１０３において、入力端子３に入力された高周波信号は、フィルタ１３によって妨害信号が抑圧される。このフィルタ１３の出力は、増幅器１５により、利得制御される。この増幅器１５の出力は、混合回路４９に供給される。
　混合回路４９は、混合器１７、２５、発振器３３、９０度の移相器３５により、ダイレクトコンバージョン方式の混合器が構成されている。この混合回路４９により、混合器１７、２５からは、位相が互いに９０度異なったＩ、Ｑ信号が出力される。これらＩ、Ｑ信号は、ローパスフィルタ２１、２９に入力される。これらローパスフィルタ２１、２９の出力は、増幅器２３、３１に入力される。これら増幅器２３、３１の出力は、出力端子９、１１を介してＩ、Ｑ信号がそれぞれ出力される。
　復調部１０５において、これらＩ、Ｑ信号が、Ａ／Ｄコンバータ３７、３９に入力される。このＡ／Ｄコンバータ３７、３９の出力からデジタル信号がそれぞれ出力される。さらに復調回路１０７により復調信号とされて出力端子１１３から出力される。
　ところが、このようにダイレクトコンバージョン方式を用いた混合回路４９では、発振器３３の発振信号が、混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した発振信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　あるいは、入力端子３に大きな妨害信号が入力された場合に、この妨害信号が混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した妨害信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　このようにして、混合器１７、２５からは第１、第２のＤＣオフセット電圧がそれぞれ発生することになり、受信品質が劣化する。
　そこで、第１、第２のＤＣオフセット電圧を、ＤＣオフセット制御ループ１０６により改善する方法を、以下説明する。
　このＤＣオフセット制御ループ１０６は、ＤＣオフセット検出回路４５と、ＤＣオフセット判定回路４６と、ＤＣオフセット補正回路４７とから構成されている。ＤＣオフセット検出回路４５では、Ａ／Ｄコンバータ３７、３９からそれぞれ出力されたＩ、Ｑ信号により、第１、第２のＤＣオフセット電圧をそれぞれ検出し、この検出信号をＤＣオフセット判定回路４６に入力する。
　このＤＣオフセット判定回路４６において、第１、第２のＤＣオフセット電圧がオフセット基準値より小さい場合には、ＤＣオフセット補正回路４７からは第１、第２のキャンセル信号を供給しない。なお、ＤＣオフセット補正回路４７から第１、第２のキャンセル信号の供給を行わないで、第１、第２のキャンセル信号を合成器１９、２７でそれぞれ保持するようにしても同様の効果が得られる。
　一方、第１、第２のＤＣオフセット電圧がオフセット基準値より大きい場合には、ＤＣオフセット補正回路４７は、第１、第２のＤＣオフセット電圧を打ち消すための第１、第２のキャンセル信号を合成器１９、２７にそれぞれ供給する。なお、このオフセット基準値は、外部端子１０３ａから入力することができる。
　このようにして、合成器１９、２７において第１、第２のＤＣオフセット電圧と第１、第２のキャンセル信号とがそれぞれ合成され、第１、第２のＤＣオフセット電圧を抑圧することができる。
　また、ＤＣオフセット判定回路４６には、メモリ（図示せず）を設けることができる。このメモリには、オフセット基準値が記憶されている。これによってＤＣオフセット判定回路４６は、検出された第１、第２のＤＣオフセット電圧とメモリに記憶されたオフセット基準値とを比較することができる。
　次に、駆動回路１１１によるＤＣオフセット制御ループ１０６への電源を供給し、あるいは停止する方法について、以下説明する。
　図５は、高周波受信装置のＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。図５において、受信開始時に、受信ステップＳ１５１において、駆動回路１１１からの電源はＤＣオフセット制御ループ１０６の電源入力端子１０６ａを介して供給される。さらに、受信ステップＳ１５２に移行し、ＤＣオフセット検出回路４５により第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ１５３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧とオフセット基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧がオフセット基準値より大きい場合（ＮＧ）には、受信ステップＳ１５４に移行し、ＤＣオフセット補正回路４７からの第１、第２のキャンセル信号を第１、第２の合成器１９、２７にそれぞれ供給してＤＣオフセット補正を行い、さらに受信ステップＳ１５２に移行する。
　一方、第１、第２のＤＣオフセット電圧がオフセット基準値より小さい場合（ＯＫ）には、ＤＣオフセット補正を行うことなく受信ステップＳ１５２に戻る。
　この一般的な補正方法に対して、本実施の形態２における第１、第２のＤＣオフセット電圧の補正方法について、以下に説明する。
　図６は、本発明の本実施の形態２における高周波受信装置の第１、第２のＤＣオフセット電圧の補正方法を示すフローチャートである。図６において、受信開始時には、受信ステップＳ１１６１により、ＤＣオフセット制御ループ１０６への電源を供給する。さらに、受信ステップＳ１１６２に移行し、ＤＣオフセット検出回路４５により、第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ１１６３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧とオフセット基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧がオフセット基準値より大きい場合（ＮＧ）には、受信ステップＳ１１６４に移行し、ＤＣオフセット補正回路４７によりＤＣオフセット補正を行う。なお、この第１、第２のキャンセル信号によるＤＣオフセット補正は、合成器１９、２７においてそれぞれ保持を行うことができる。一方、第１、第２のＤＣオフセット電圧がオフセット基準値より小さい場合（ＯＫ）には、ＤＣオフセット補正を行わず、受信ステップＳ１１６５に移行する。この受信ステップＳ１１６５では、駆動回路１１１によるＤＣオフセット制御ループ１０６への電源供給を停止する。
　さらに、ステップＳ１１６６に移行し、受信品質判定回路１０９により、受信品質信号を品質判定基準値と比較し判定する。例えば、受信品質信号としてＢＥＲを用い、このＢＥＲが品質判定基準値より小さい場合、つまり受信品質が良好な場合（ＯＫ）には、受信ステップＳ１１６６に戻り受信品質を判定する。一方、受信品質信号であるＢＥＲが品質判定基準値より大きい場合、つまり受信品質が悪い場合（ＮＧ１）には、受信ステップＳ１１６１に戻り、受信ステップＳ１１６２以降を繰り返す。
　また、受信品質信号であるＢＥＲが品質判定基準値より著しく大きい場合、つまり受信品質が著しく悪い場合（ＮＧ２）には、受信ステップＳ１１６６に戻り受信品質の判定１６６を繰り返す。
　なお、受信品質信号として、例えばＣ／Ｎ、ＢＥＲ（ビットエラーレート）、ＰＥＲ（パケットエラーレート）等を用いることができる。これらの受信品質信号として、Ｃ／Ｎ、ＢＥＲ、ＰＥＲの順で、Ｃ／Ｎが最も短時間で受信品質を検出できる。また、ＰＥＲ、ＢＥＲ、Ｃ／Ｎの順で、ＰＥＲが最も受信品質の検出時間を要するが、受信品質の検出精度は最も優れている。このため、例えば、ＤＣオフセット制御ループ１０６への電源を停止する場合に、受信品質の判定精度の高いＰＥＲを用いることができる。これにより精度高く停止できるため、受信品質の劣化を最小限に抑えることができる。一方、ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質の検出時間を優先したＢＥＲまたはＣ／Ｎを用いることができる。
　このように、ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質を十分に確保することが必要となる。例えば、Ｃ／Ｎを用いた場合には検出精度は低いが短時間で検出でき、ＰＥＲを用いた場合には時間を要するが高精度で検出できる。従って、これら３つのＰＥＲ、ＢＥＲ、Ｃ／Ｎの少なくとも１つの受信品質が受信品質検出回路１０８で検出された場合に、ＤＣオフセット制御ループ１０６への電源を供給して動作させる。これにより、ＤＣオフセットの補正の動作遅れによる受信品質の劣化を最小限度に抑えることができる。
　このようにして、ＤＣオフセット制御ループ１０６への電源の供給あるいは停止を、精度よくあるいは最適に制御できるので、低消費電力化とした高周波受信装置１４１を実現することが可能となる。
　以上のようにして、高周波受信装置１４１により希望ｃｈを受信する場合において、受信品質判定回路１０９により判定した受信品質が良好であれば、駆動回路１１１によりＤＣオフセット制御ループ１０６への電源を停止することができる。これにより、ＤＣオフセット制御ループ１０６への電源供給を停止できるので、低消費電力化とした高周波受信装置２０１の実現が可能となる。
　なお、受信品質信号が品質判定基準値より良好な場合に、ＤＣオフセット制御ループ１０６に対して駆動回路１１１からの電源の停止が行われることになるが、この場合に、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７のうち少なくともひとつに対して電源を停止してもよい。
　また、本実施の形態２では、混合器１７とローパスフィルタ２１との間に合成器１９を挿入し、混合器２５とローパスフィルタ２９との間に合成器２７を挿入したが、この合成器１９はローパスフィルタ２１と出力端子９との間に、合成器２７はローパスフィルタ２９と出力端子１１との間にそれぞれ設けても良い。
　さらに、ＩＳＤＢ－Ｔのデジタルテレビ放送を受信する場合に、例えば１３セグメントのうちの１２セグメント、あるいは１セグメントの受信ができる。この１セグメント受信では、本実施の形態で説明したように、ＤＣオフセット電圧の補正が必要とされる。これに対して、１２セグメントを受信する場合には、中心位置に１セグメントが存在し、またこの１セグメントを必要としないため、ＤＣオフセット電圧の許容値を緩和することができる。
　すなわち、ＤＣオフセット判定回路４６において、１２セグメント受信時のオフセット基準値は、１セグメント受信時のオフセット基準値に対して、大きくして緩和することができる。あるいは、１２セグメント受信時には、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止することができる。
　さらにまた、１セグメントを受信する場合において、発振器３３の発振周波数を、１セグメントの中心周波数から１セグメントの帯域幅（約４２８．５ＫＨｚ）の１／２（約２１４ＫＨｚ）以上離して設定する。これにより、混合回路４９をヘテロダイン受信として使用し、１セグメントの中間周波信号をＤＣ成分から１セグメントの帯域の１／２（約２１４ＫＨｚ）以上離して変換することが可能であり、この場合には、ＤＣオフセットの問題は発生しない。
　従って、混合回路４９により１セグメント受信の時は、ＤＣオフセット制御ループ１０６に対して電源を停止することができる。この場合に、ＤＣオフセット制御ループ１０６を構成するＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止してもよい。
　なお、１セグメントと１２セグメントを別々に受信する場合は以上のように受信を行い、また、一括して１３セグメント受信する場合は、第１、第２のＤＣオフセット電圧がオフセット基準値より小さい場合に、駆動回路１１１によりＤＣオフセット補正回路４７への電源を停止する制御を行うことができる。
　（実施の形態３）
　以下、実施の形態３における高周波受信装置２０１について図面を用いて説明する。
　図７は、本実施の形態３における高周波受信装置２０１の回路ブロック図である。実施の形態１の高周波受信装置１０１に対して、本実施の形態の高周波受信装置２０１の復調部２０２では、復調回路を形成する高速フーリエ変換器（ＦＦＴ）２０５と検波回路２０７との間にフェージングによる信号劣化を補正するための波形等価回路部２０８を設け、さらにこの波形等価回路部２０８と受信品質判定回路２１０間にフェージング検出回路２１１を接続している点で異なる。また、ＤＣオフセット補正回路４７から合成器１９、２７に値を変えずに連続してキャンセル信号を供給する代わりに合成器１９、２７において第１、第２のキャンセル信号をそれぞれ保持するようにしてもよい。
　図７において、高周波受信装置２０１は、入力端子３より高周波信号を受信する電子チューナ１０３と、この電子チューナ１０３から出力されたＩ、Ｑ信号が入力される復調部２０２と、この復調部２０２からの復調信号が出力される出力端子２１３とから構成される。
　復調部２０２には、電子チューナ１０３の出力端子９、１１からそれぞれ出力されたＩ、Ｑ信号がそれぞれ供給されるＡ／Ｄコンバータ３７、３９と、これらＡ／Ｄコンバータ３７、３９から出力される信号がそれぞれ入力されるとともに信号を高速フーリエ変換するＦＦＴ２０５と、このＦＦＴ２０５の出力が一方の入力２０９ａに接続されるとともにフェージングなどの伝送路における信号劣化を補正する波形等価回路２０９と、この波形等価回路２０９の出力に接続されるとともに信号を検波する検波回路２０７と、この検波回路２０７の出力が接続される出力端子２１３と、受信品質を検出する受信品質検出回路１０８と、この受信品質検出回路１０８の出力が一方の入力に接続される受信品質を判定する受信品質判定回路２１０と、が設けられている。
　さらに、この復調部２０２には、ＦＦＴ２０５の出力に接続されるＳＰスキャタードパイロット（ＳＰ）抽出回路２１４と、このＳＰ抽出回路２１４の出力が一方の入力に接続される比較回路２１７と、この比較回路２１７の他方の入力に接続される基準パイロット２１５と、が設けられている。この比較回路２１７の出力は波形等価回路２０９の他方の入力２０９ｂに接続されている。なお、ＳＰ抽出回路２１４と、基準パイロット２１５と、比較回路２１７と、波形等価回路２０９により波形等価回路部２０８を構成している。
　また、波形等価回路２０９への波形等価信号が入力されるとともにフェージング周波数を検出するフェージング検出回路２１１が設けられている。このフェージング検出回路２１１の出力は受信品質判定回路２１０の他方の入力に接続されている。
　この受信品質判定回路２１０の出力は、駆動回路１１１に入力される。この駆動回路１１１の出力は、ＤＣオフセット制御ループ１０６の電源入力端子１０６ａに接続されている。
　このように構成された高周波受信装置２０１において、移動受信によるフェージング周波数を検出し、このフェージング周波数による受信品質劣化を考慮した受信信号の品質を判定し、この受信品質の判定信号を用いてＤＣオフセット制御ループ１０６への電源を制御する動作について以下説明する。
　この高周波受信装置２０１に入力されるデジタル信号は、ＯＦＤＭ変調信号であり、例えば、日本のデジタル放送であるＩＳＤＢ－Ｔのモード３では、５６１７本のサブキャリアにより１チャンネルが構成されている。このＯＦＤＭ変調信号は、５６１７本のサブキャリアに対して位相変調（ＱＰＳＫ）、振幅位相変調（ＱＡＭ）、あるいは振幅変調（ＢＰＳＫ）を行っている。このため、このＯＦＤＭ変調信号は、ＦＦＴの信号処理をすることにより、スペクトラム構成を観測することができる。従って、ＦＦＴ２０５の出力からはスペクトラム構成が出力されている。
　次に、波形等価回路部２０８の動作について、説明する。
　図８Ａは、本発明の実施の形態３における高周波受信装置のある瞬間ｔａにおいて、入力端子３から入力されるスペクトラム構成図である。図８Ｂは、本発明の実施の形態３における高周波受信装置のある瞬間ｔｂにおいて、入力端子３から入力されるスペクトラム構成図である。なお、横軸は周波数３０１であり、縦軸は振幅３０３である。
　図８Ａにおける周波数３０１ａにあるサブキャリア３０５ａの振幅３０３ａと、図８Ｂにおける同じ周波数３０１ａにあるサブキャリア３０７ａの振幅３０３ｂとの大きさが異なっている。これは、高周波受信装置２０１が移動してフェージングが発生し、サブキャリアの振幅が変動するためである。これは、サブキャリア３０５ａ、３０７ａ以外のサブキャリアにおいても同様である。
　図９は、本発明の実施の形態３における高周波受信装置のＦＦＴ２０５から出力される時間３１１に対するシンボル構成図である。図９において、このＦＦＴ２０５からは、入力信号である各変調信号に対して、高速フーリエ変換が行われ、時間ｔ１、ｔ２、ｔ３、－、－、－に対応したシンボル構成Ｓ１、Ｓ２、Ｓ３、－、－が出力される。
　また、時間ｔ１におけるシンボル構成Ｓ１は、周波数３１２方向に各データシンボルＳ１１、Ｓ１２、Ｓ１３、－、－、－が配置されている。同様に、時間ｔ２におけるシンボル構成Ｓ２は、周波数方向に各データシンボルＳ２１、Ｓ２２、Ｓ２３、－、－、－が配置されている。同様に、時間ｔ３、ｔ４、ｔ５、－、－におけるシンボル構成Ｓ３、Ｓ４、Ｓ５、－、－も同様にそれぞれ配列されている。
　これらデータシンボルＳ１、Ｓ２、Ｓ３、－、－、－には、１１のデータシンボルを挟んで１つのＳＰ信号が挿入されている。そして、例えば、データシンボルＳ１３がＳＰ信号であれば、データシンボルＳ２６がＳＰ信号となり、さらにデータシンボルＳ３９もＳＰ信号となる。
　このように、ＳＰ信号は、シンボル構成の中に決められた規則に従って送られてくる。このＳＰ信号は、ＯＦＤＭ伝送において、伝送路を推定し、受信側で位相および振幅を補正することができるものである。
　このＳＰ信号は、ＳＰ抽出回路２１４により抽出することができる。すなわち、ＳＰ信号の振幅レベルと基準パイロット２１５からの基準信号を比較回路２１７により比較することにより、比較回路２１７から波形等価信号を出力することができる。この波形等価信号により、波形等価回路２０９ではフェージングによるサブキャリアの位相および振幅の信号劣化を補正することができる。
　次に、図９を用いて、波形等価信号が入力されるフェージング検出回路２１１によるフェージング周波数を検出する動作について説明する。フェージング検出回路２１１には波形等価信号が入力されている。
　図９において、波形等価信号として、時間ｔ１のデータシンボルＳ１３と、時間ｔ５のキャリア番号Ｓ５３と、時間ｔ９のキャリア番号Ｓ９３とは、すべて同じ周波数を有している。従って、フェージング検出回路２１１において、データシンボルＳ１３、Ｓ５３、Ｓ９３、－、－、－の振幅変化あるいは位相変化を順次比較することにより、フェージング周波数を検出することができる。
　図１０は、本発明の実施の形態３における高周波受信装置のフェージング周波数に対するＣ／Ｎの特性図である。図１０において、このフェージング周波数は、フェージング周波数によって所要Ｃ／Ｎが異なってくる。このため、受信品質判定回路２１０における判定のための品質判定基準値を変えることが必要となる。
　次に、このフェージング周波数に対応して受信品質判定回路２１０の第２の基準値を変える動作について、以下説明する。
　この所要Ｃ／Ｎ特性３３０は、フェージング周波数３３１（あるいは移動速度）に対応した検波後にビタビ復号した信号のビット誤り率が０．０００２となる場合のＣ／Ｎ３３３である。所要Ｃ／Ｎ特性３３０は、フェージング周波数が低い低速移動領域３３５（移動速度が遅い）と、フェージング周波数が高い高速移動領域３３７（移動速度が高速）では、大きい値のＣ／Ｎが必要となる。一方、フェージング周波数が中間の中速移動領域３３９（移動速度が中速）では、所要Ｃ／Ｎは、低速移動領域３３５、高速移動領域３３７に比較して小さな値のＣ／Ｎでよいことが知られている。
　例えば、フェージング周波数３３９ａが約２０Ｈｚ（１３ｃｈ受信時において移動速度で約４５ｋｍ／Ｈ相当）からフェージング周波数３３９ｂが約６０Ｈｚ（１３ｃｈ受信時に移動速度で約１４０ｋｍ／Ｈ相当）の中速移動領域３３９での所要Ｃ／Ｎは、例えば６ｄＢとなり、安定している。これに対して、フェージング周波数３３９ａ以下の低速移動領域３３５では、移動速度が遅くなるにつれて所要Ｃ／Ｎが大きくなる。また、フェージング周波数３３９ｂ以上の高速移動領域３３７では、移動速度が速くなるにつれて所要Ｃ／Ｎが大きくなる。さらに、静止状態３４０における所要Ｃ／Ｎ３４１は、フェージングが無いので、例えば４ｄＢとなる。
　このように、フェージング周波数によって所要Ｃ／Ｎが異なるので、このフェージング周波数に応じて、受信品質判定回路２１０の品質判定基準値であるＣ／Ｎをそれぞれ設定することができる。この受信品質判定回路２１０では、フェージング周波数に応じて設定したＣ／Ｎにより受信品質を判定できる。従って、この判定に基づいて受信品質の劣化のない場合には、駆動回路１１１によりＤＣオフセット制御ループ１０６への電源の供給を停止することができる。
　図１１は、本発明の実施の形態３における高周波受信装置の第１、第２のＤＣオフセット電圧の補正方法を示すフローチャートである。図１１において、受信ステップＳ１１６１～受信ステップＳ１１６５、および受信ステップＳ１１６６は、実施の形態２における受信ステップと同じである。また、本実施の形態３では、実施の形態２の受信ステップＳ１１６５、Ｓ１１６６の間に対して、受信ステップＳ１１７１～Ｓ１１７４を追加している。
　受信ステップＳ１１６５のあとで、受信ステップＳ１１７１に移行する。この受信ステップＳ１１７１では、フェージング検出回路２１１によりフェージング周波数を検出する。さらに、このフェージング検出回路２１１により、フェージング周波数が停止状態３４０、低速移動領域３３５、中速移動領域３３９、高速移動領域３３７かどうかの判定を行う。
　この判定結果として、静止状態３４０の場合には受信ステップＳ１１７２に移行し、品質判定基準値を最も小さく設定する。また、判定結果として、中速移動領域３３９の場合には受信ステップＳ１１７３に移行し、品質判定基準値を小さく設定する。さらに、判定結果として、低速移動領域３３５あるいは高速移動領域３３７の場合には受信ステップＳ１１７４に移行し、品質判定基準値を大きく設定する。なお、この品質判定基準値は、外部端子２１０ａから入力することができるので、受信状態により外部から最適に設定することができる。
　さらに、ステップＳ１１６６に移行し、受信品質判定回路２１０により、受信品質信号を品質判定基準値と比較し判定する。例えば、受信品質信号としてＢＥＲを用い、このＢＥＲが品質判定基準値より小さい場合、つまり受信品質が良好な場合（ＯＫ）には、受信ステップＳ１１６６に戻り受信品質を判定する。一方、受信品質信号であるＢＥＲが品質判定基準値より大きい場合、つまり受信品質が悪い場合（ＮＧ１）には、受信ステップＳ１１６１に戻り、さらに受信ステップＳ１１６２以降を繰り返す。
　また、受信品質信号であるＢＥＲが品質判定基準値より著しく大きい場合、つまり受信品質が著しく悪い場合（ＮＧ２）には、受信ステップＳ１１６６に戻り受信品質の判定１１６６を行う。
　なお、受信品質信号として、例えばＣ／Ｎ、ＢＥＲ（ビットエラーレート）、ＰＥＲ（パケットエラーレート）等を用いることができる。これらの受信品質信号として、Ｃ／Ｎ、ＢＥＲ、ＰＥＲの順で、Ｃ／Ｎが最も短時間で受信品質を検出できる。また、ＰＥＲ、ＢＥＲ、Ｃ／Ｎの順で、ＰＥＲが最も受信品質の検出時間を要するが、受信品質の検出精度は最も優れている。
　このため、例えば、ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質の検出時間を優先したＢＥＲまたはＣ／Ｎを用いることができる。
　ＤＣオフセット制御ループ１０６への電源を供給して動作させる場合には、受信品質を十分に確保することが必要となる。例えば、Ｃ／Ｎを用いた場合には検出精度は低いが短時間で検出でき、ＰＥＲを用いた場合には時間を要するが高精度で検出できる。従って、これら３つのＰＥＲ、ＢＥＲ、Ｃ／Ｎの少なくとも１つの受信品質が受信品質検出回路１０８で検出された場合に、ＤＣオフセット制御ループ１０６への電源を供給して動作させる。これにより、ＤＣオフセットの補正の動作遅れによる受信品質の劣化を最小限度に抑えることができる。
　このようにして、ＤＣオフセット制御ループ１０６への電源の供給あるいは停止を、精度よくあるいは最適に制御できるので、低消費電力化とした高周波受信装置２０１を実現することが可能となる。
　なお、受信品質信号が品質判定基準値より良好な場合に、ＤＣオフセット制御ループ１０６に対して駆動回路１１１からの電源の停止が行われることになる。しかし、この場合に、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７のうち少なくともひとつに対して電源を停止してもよい。
　以上のようにして、フェージング検出回路２１１によりフェージング周波数に応じて品質判定基準値を最適化し、この品質判定基準値により受信品質判定回路２１０において受信品質を判定する。これにより、受信品質が良好であれば、駆動回路１１１によりＤＣオフセット制御ループ１０６への電源を停止するので、低消費電力化とした高周波受信装置２０１の実現が可能となる。
　（実施の形態４）
　以下、実施の形態４における高周波受信装置４０１について図面を用いて説明する。
　図１２は、本実施の形態４における高周波受信装置の回路ブロック図である。図１２において、実施の形態３の高周波受信装置２０１では、フェージング検出回路２１１が波形等価回路２０９と受信品質判定回路１０９との間に接続されているのに対して、本実施の形態４の高周波受信装置４０１の復調部４０３では、フェージング検出回路４０５がＦＦＴ２０５と受信品質判定回路２１０との間に接続されている点で異なる。
　このため、本実施の形態４の高周波受信装置４０１の動作は、フェージング検出回路４０５を除いて、実施の形態２の高周波受信装置２０１の動作および効果は同じである。なお、図１３で使用した部品について、図８と同じものについては同一の番号を付して説明を簡略化している。
　高周波受信装置４０１は、入力端子３より高周波信号を受信する電子チューナ１０３と、この電子チューナ１０３から出力されたＩ、Ｑ信号が入力される復調部４０３と、この復調部４０３からの復調信号が出力される出力端子２１３とから構成される。
　復調部４０３には、ＦＦＴ２０５の出力信号が入力されるとともにフェージング周波数を検出するフェージング検出回路４０５が設けられている。このフェージング検出回路４０５の出力は受信品質判定回路２１０の他方の入力に接続されている。
　このように構成された高周波受信装置４０１のフェージング検出回路４０５の動作について説明する。
　図１３Ａは本発明の実施の形態４における高周波受信装置のある瞬間における入力信号のスペクトラム構成図である。図１３Ｂは本発明の実施の形態４における高周波受信装置の別の瞬間における入力信号のスペクトラム構成図である。図１３Ａ、１３Ｂにおいて、フェージング検出回路４０５に入力されるＦＦＴ２０５からの出力信号は、スペクトラム構成で表される。このように、ある瞬間ｔａのスペクトラム構成が、次のある瞬間ｔｂのスペクトラム構成と刻々と変化している。この変化を用いて、フェージング周波数を検出する方法を説明する。
　例えば、周波数１３０１ａにおいて、サブキャリア１３０５ａの振幅１３０３ａは、サブキャリア１３０７ａの振幅１３０３ｂとなって小さく変化している。また、周波数１３０１ｂにおいて、サブキャリア１３０５ｂの振幅１３０３ｃは、サブキャリア１３０７ｂの振幅１３０３ｄとなって大きく変化している。
　このように、少なくとも２本のサブキャリアの時間による振幅の変化の方向が異なることにより、フェージング周波数を検出することができる。また、比較するサブキャリアの本数を増やすことにより、フェージング周波数を検出する精度を高めることができる。
　以上のように、フェージング検出回路４０５によりフェージング周波数を検出し、このフェージング周波数に応じて品質判定基準値を変更し、この変更した品質判定基準値に基づいて受信品質判定回路２１０により受信品質を判定し、この判定信号に基づいてＤＣオフセット制御ループ１０６への電源を供給あるいは停止することができる。従って、移動中であっても、受信品質を精度よく判定でき、この判定結果により必要のない場合には、ＤＣオフセット制御ループ１０６への電源を停止できるので、低消費電力化を可能とした高周波受信装置を実現できる。
　なお、本実施の形態４では、サブキャリアの振幅の変化を検出してフェージング周波数を検出したが、サブキャリアのＣ／Ｎ（キャリア／ノイズ）を用いた場合もフェージング周波数の検出は可能である。
　（実施の形態５）
　以下、本実施の形態５における高周波受信装置について図面を用いて説明する。
　図１４は本発明の実施の形態５における高周波受信装置５０１の回路ブロック図である。図１４において、従来例で示した図４と同じものは同じ番号を用いて、その説明は簡略化している。また、従来例の電子チューナ５に対して、実施の形態５の電子チューナ１０２では、ＤＣオフセット判定回路４６の出力４６ａとＤＣオフセット補正回路４７の入力４７ａとの間に、駆動回路１４５が接続されている点が異なる。
　これらＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、駆動回路１４５、ＤＣオフセット補正回路４７によりＤＣオフセット制御ループ１４７が構成されている。
　このように構成された高周波受信装置５０１の動作について以下説明する。アンテナから入力された高周波信号は、電子チューナ１０２で受信される。この電子チューナ１０２で選局された信号は、復調部７で復調されて出力端子４３から出力される。なお、この高周波信号は、例えば、デジタル変調されたデジタルテレビ放送であり、ＵＨＦでは約４７０ＭＨｚ（ＣＨ１３）から約７７０ＭＨｚ（ＣＨ６２）までの周波数を用いることができる。
　次に、電子チューナ１０２における動作について説明する。入力端子３に入力された高周波信号は、フィルタ１３によって妨害信号が抑圧される。このフィルタ１３の出力は、増幅器１５により、利得制御される。この増幅器１５の出力は、混合回路４９に供給される。
　この混合回路４９は、混合器１７、２５、発振器３３、９０度の移相器３５により、ダイレクトコンバージョン方式の混合器が構成されている。この混合回路４９により、混合器１７、２５からは、位相が互いに９０度異なったＩ、Ｑ信号が出力される。これらＩ、Ｑ信号は、ローパスフィルタ２１、２９に入力される。これらローパスフィルタ２１、２９の出力は、増幅器２３、３１に入力される。これら増幅器２３、３１の出力は、出力端子９、１１を介してＩ、Ｑ信号がそれぞれ出力される。また、これらＩ、Ｑ信号は、復調部７に入力される。この復調部７に設けられたＡ／Ｄコンバータ３７、３９によりそれぞれデジタル信号とされる。さらに復調回路４１により復調信号とされて出力端子４３から出力される。
　ところが、このようにダイレクトコンバージョン方式を用いた混合回路４９では、発振器３３の発振信号が、混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した発振信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　あるいは、入力端子３に大きな妨害信号が入力された場合に、この妨害信号が混合器１７の一方の入力あるいは混合器２５の一方の入力に漏洩する。この漏洩した妨害信号と発振器３３から入力される本来の発振信号とが混合器１７あるいは２５において自己ミキシングされ、これにより混合器１７あるいは混合器２５からＤＣオフセット電圧が発生する。
　このようにして、混合器１７、２５からは第１、第２のＤＣオフセット電圧がそれぞれ発生することになり、受信品質が劣化する。
　そこで、これら第１、第２のＤＣオフセット電圧を、ＤＣオフセット制御ループ１４７により改善する方法を、以下説明する。このＤＣオフセット制御ループ１４７は、ＤＣオフセット検出回路４５と、ＤＣオフセット判定回路４６と、駆動回路１４５、ＤＣオフセット補正回路４７とから構成されている。
　このＤＣオフセット検出回路４５では、Ａ／Ｄコンバータ３７、３９からそれぞれ出力されるＩ、Ｑ信号から第１、第２のＤＣオフセット電圧をそれぞれ検出し、ＤＣオフセット判定回路４６に供給する。このＤＣオフセット判定回路４６は、検出された第１、第２のＤＣオフセット電圧を基準値と比較し判定する。なお、この基準値は、外部端子１０３ａから入力することができる。
　検出された第１、第２のＤＣオフセット電圧が基準値より大きい場合には、ＤＣオフセット判定回路４６からの判定信号により、駆動回路１４５は、ＤＣオフセット補正回路４７への電源を供給する。これにより、ＤＣオフセット補正回路４７は、ＤＣオフセット検出回路４５により検出された第１、第２のＤＣオフセット電圧を打ち消すための第１、第２のキャンセル信号を合成器１９、２７にそれぞれ供給する。これらの合成器１９、２７に第１、第２のキャンセル信号をそれぞれ供給することにより、合成器１９、２７において第１、第２のＤＣオフセット電圧と第１、第２のキャンセル信号とがそれぞれ合成され、第１、第２のＤＣオフセット電圧が抑圧される。
　検出された第１、第２のＤＣオフセット電圧が基準値より小さい場合には、ＤＣオフセット判定回路４６からの判定信号が入力される駆動回路１４５により、ＤＣオフセット補正回路４７への電源を停止する。ただし、ＤＣオフセット補正回路４７への電源を停止するが、合成器１９、２７の他方の入力に供給している第１、第２のＤＣオフセット電圧を打ち消すための第１、第２のキャンセル信号は供給するものとしている。なお、このように第１、第２のキャンセル信号の供給を行なわないで、第１、第２のキャンセル信号を合成器１９、２７でそれぞれ保持するようにしても同様の効果が得られる。
　また、ＤＣオフセット判定回路４６には、メモリ１０４（図示せず）を設けることができる。このメモリ１０４には、基準値が記憶されている。これによってＤＣオフセット判定回路４６は、検出された第１、第２のＤＣオフセット電圧とメモリ１０４に記憶された基準値とを比較することができる。
　図１５は、高周波受信装置のＤＣオフセット電圧の一般的な補正方法を示すフローチャートである。図１５において、受信開始時には、受信ステップＳ１５１により、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７に対して電源を供給する。さらに、受信ステップＳ１５２に移行し、ＤＣオフセット検出回路４５により第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ１５３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧と基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧が基準値より大きい場合（ＮＧ）には、受信ステップＳ１５４に移行し、ＤＣオフセット補正回路４７でＤＣオフセット補正を行い、さらに受信ステップＳ１５２に移行する。一方、第１、第２のＤＣオフセット電圧が基準値より小さい場合（ＯＫ）には、受信ステップＳ１５２に戻る。
　これに対して、本発明の実施の形態５における第１、第２のＤＣオフセット電圧の補正方法について、以下に説明する。
　図１６は、本発明の実施の形態５における高周波受信装置の第１、第２のＤＣオフセット電圧の補正方法を示すフローチャートである。図１６において、受信開始時には、受信ステップＳ２１６１により、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６への電源を供給する。さらに、受信ステップＳ２１６２に移行し、ＤＣオフセット検出回路４５により、第１、第２のＤＣオフセット電圧を検出する。さらに、受信ステップＳ２１６３に移行し、ＤＣオフセット判定回路４６により、第１、第２のＤＣオフセット電圧と基準値との比較判定をする。
　この検出結果として、第１、第２のＤＣオフセット電圧が基準値より小さい場合（ＯＫ）には、受信ステップＳ２１６２に戻る。一方、第１、第２のＤＣオフセット電圧が基準値より大きい場合（ＮＧ）には、受信ステップＳ２１６４に移行し、駆動回路１４５によりＤＣオフセット補正回路４７への電源を供給する。
　さらに、受信ステップＳ２１６５に移行し、ＤＣオフセット補正回路４７により第１、第２のＤＣオフセット電圧の補正を行う。さらに、ステップＳ２１６６に移行して、駆動回路１４５によりＤＣオフセット補正回路４７への電源を停止する。さらに、受信ステップＳ２１６２に戻る。
　以上のように、ダイレクトコンバージョン方式を用いた混合回路４９では、混合器１７、２５で第１、第２のＤＣオフセット電圧が発生する。この第１、第２のＤＣオフセット電圧は、Ａ／Ｄコンバータ３７、３９の出力信号よりＤＣオフセット検出回路４５で検出する。
　この検出された第１、第２のＤＣオフセット電圧は、ＤＣオフセット判定回路４６に入力されて基準値と比較し判定される。この検出された第１、第２のＤＣオフセット電圧が基準値より小さい場合に、ＤＣオフセット判定回路４６は、駆動回路１４５に制御信号を供給する。この制御信号により、駆動回路１４５は、ＤＣオフセット補正回路４７への電源を停止する。
　このように、ＤＣオフセット判定回路４６とＤＣオフセット補正回路４７との間に駆動回路１４５を設け、第１、第２のＤＣオフセット電圧が小さい場合には、駆動回路１４５によりＤＣオフセット補正回路４７への電源を停止する。従って、低消費電力化とした電子チューナ１０２の実現が可能となる。
　なお、本実施の形態５では、混合器１７とローパスフィルタ２１との間に合成器１９を挿入し、混合器２５とローパスフィルタ２９との間に合成器２７を挿入したが、この合成器１９はローパスフィルタ２１と出力端子９との間に、合成器２７はローパスフィルタ２９と出力端子１１との間にそれぞれ設けても良い。
　さらに、ＩＳＤＢ－Ｔのデジタルテレビ放送を受信する場合に、例えば１３セグメントのうちの１２セグメント、あるいは１セグメントの受信ができる。この１セグメント受信では、本実施の形態で説明したように、ＤＣオフセット電圧の補正が必要とされる。これに対して、１２セグメントを受信する場合には、中心位置に１セグメントが存在し、またこの１セグメントを必要としないため、ＤＣオフセット電圧の許容値を緩和することができる。
　すなわち、ＤＣオフセット判定回路４６において、１２セグメント受信時の基準値は、１セグメント受信時の基準値に対して、大きくして緩和することができる。あるいは、１２セグメント受信時には、ＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止することができる。
　また、１セグメントを受信する場合において、発振器３３の発振周波数を、１セグメントの中心周波数から１セグメントの帯域幅（約４２８．５ＫＨｚ）の１／２（約２１４ＫＨｚ）以上離して設定する。これにより、混合回路４９をヘテロダイン受信として使用し、１セグメントの中間周波信号をＤＣ成分から１セグメントの帯域の１／２（約２１４ＫＨｚ）以上離して変換することが可能であり、この場合には、ＤＣオフセットの問題は発生しない。
　従って、混合回路４９により１セグメント受信の時は、ＤＣオフセット制御ループ１４７に対して電源を停止することができる。この場合に、ＤＣオフセット制御ループ１４７を構成するＤＣオフセット検出回路４５、ＤＣオフセット判定回路４６、ＤＣオフセット補正回路４７の少なくともひとつに対して電源を停止してもよい。
　なお、１セグメントと１２セグメントを別々に受信する場合は以上のように受信を行い、また、一括して１３セグメントを受信する場合は、第１、第２のＤＣオフセット電圧が基準値より小さい場合に、駆動回路１４５によりＤＣオフセット補正回路４７への電源を停止する制御を行うことができる。
　本発明にかかる高周波受信装置は、低消費電力が必要となる携帯用テレビ受信装置等に用いると有用である。

Claims (26)

  1. デジタル放送信号を受信する電子チューナと、
    前記電子チューナからの出力信号を復調する復調部と、を備えた
    高周波受信装置であって、
    前記電子チューナは、
    前記デジタル放送信号が入力される入力端子と、
    前記デジタル放送信号が一方の入力に供給されるとともに、他方の入力に発振器の発振信号が移相器を介して供給されて互いに位相が異なる出力信号を出力するダイレクトコンバージョン方式の第１および第２の混合器と、
    前記第１および第２の混合器の出力がそれぞれ供給される第１および第２の出力端子と、
    前記第１および第２の混合器の出力信号に含まれる第１および第２のＤＣオフセット電圧を検出するとともに、前記第１および第２のＤＣオフセット電圧をそれぞれ打ち消すための第１および第２のキャンセル信号をそれぞれ出力するＤＣオフセット制御ループと、
    前記第１の混合器と前記第１の出力端子の間に接続されるとともに前記第１のキャンセル信号が入力される第１の合成器と、
    前記第２の混合器と前記第２の出力端子の間に接続されるとともに前記第２のキャンセル信号が入力される第２の合成器と、を備え、
    前記復調部は、
    受信信号の品質を検出する受信品質検出回路と、
    前記受信品質検出回路から出力される検出信号を第１の基準値と比較し判定する受信品質判定回路と、
    前記受信品質判定回路から出力される判定信号が入力される駆動回路と、を備え、
    前記受信品質判定回路において受信信号の品質が良好と判定された場合に、前記駆動回路により前記ＤＣオフセット制御ループへの電源を停止することを特徴とする
    高周波受信装置。
  2. 前記ＤＣオフセット制御ループは、
    前記第１および第２の混合器から出力される信号が供給されるとともに前記第１および第２のＤＣオフセット電圧をそれぞれ検出するＤＣオフセット検出回路と、
    前記ＤＣオフセット検出回路から出力される前記第１および第２のＤＣオフセット電圧を第２の基準値と比較判定するＤＣオフセット判定回路と、
    前記ＤＣオフセット判定回路の判定に基づいて前記第１および第２のＤＣオフセット電圧をそれぞれ打ち消すための第１および第２のキャンセル信号をそれぞれ出力するＤＣオフセット補正回路と、を備えた
    請求項１に記載の高周波受信装置。
  3. 前記駆動回路が前記ＤＣオフセット制御ループへの電源を停止する場合に、前記ＤＣオフセット制御ループを構成する前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する
    請求項２に記載の高周波受信装置。
  4. 前記受信品質判定回路には、前記第１の基準値を入力するための外部端子が設けられた
    請求項１に記載の高周波受信装置。
  5. 前記受信品質判定回路の前記第１の基準値として、ビットエラーレートまたはＣ／Ｎが用いられる
    請求項１に記載の高周波受信装置。
  6. 前記受信品質判定回路の前記第１の基準値として、パケットエラーレートが用いられる
    請求項１に記載の高周波受信装置。
  7. 前記ＤＣオフセット制御ループへの電源を供給する場合に、
    前記受信品質判定回路への受信品質信号としてパケットエラーレート、ビットエラーレート、Ｃ／Ｎのうち少なくとも１つが用いられる
    請求項１に記載の高周波受信装置。
  8. 前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する場合に、
    前記受信品質判定回路への受信品質信号としてパケットエラーレートが用いられる
    請求項２に記載の高周波受信装置。
  9. 前記ＤＣオフセット判定回路において受信信号を判定する場合に、１２セグメント受信時の前記第２の基準値は、１セグメント受信時の前記第２の基準値より大きく設定する
    請求項２に記載の高周波受信装置。
  10. デジタル放送信号のうちの１セグメント受信時には、
    前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路に対して電源を供給し、
    デジタル放送信号のうちの１２セグメント受信時には、
    前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうちの少なくともひとつに対して電源を停止する
    請求項２に記載の高周波受信装置。
  11. デジタル放送信号のうちの１セグメント受信の場合に、
    前記第１および第２の混合器は、発振器の周波数が前記１セグメントの中心周波数より前記１セグメントの帯域の１／２以上離して設定されることにより、ヘテロダイン方式として用いられ、前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する
    請求項２に記載の高周波受信装置。
  12. デジタル放送信号を受信する電子チューナと、
    前記電子チューナからの出力信号を復調する復調部と、を備えた
    高周波受信装置であって、
    前記電子チューナは、
    前記デジタル放送信号が入力される入力端子と、
    前記デジタル放送信号が一方の入力に供給されるとともに、他方の入力に発振器の発振信号が移相器を介して供給されて互いに位相が異なる出力信号を出力するダイレクトコンバージョン方式の第１および第２の混合器と、
    前記第１および第２の混合器の出力がそれぞれ供給される第１および第２の出力端子と、
    前記第１および第２の混合器の出力信号に含まれる第１および第２のＤＣオフセット電圧を検出するとともに、前記第１および第２のＤＣオフセット電圧をそれぞれ打ち消すための第１および第２のキャンセル信号をそれぞれ出力するＤＣオフセット制御ループと、
    前記第１の混合器と前記第１の出力端子の間に接続されるとともに前記第１のキャンセル信号が入力される第１の合成器と、
    前記第２の混合器と前記第２の出力端子の間に接続されるとともに前記第２のキャンセル信号が入力される第２の合成器と、を備え、
    前記復調部は、
    受信信号の品質を検出する受信品質検出回路と、
    移動によるフェージング周波数を検出する第１のフェージング検出回路と、
    前記受信品質検出回路からの受信品質信号と前記第１のフェージング検出回路からのフェージング周波数とが入力される受信品質判定回路と、
    前記受信品質判定回路から出力される受信品質判定信号が入力されるとともに前記ＤＣオフセット制御ループへの電源を供給あるいは停止する駆動回路と、を備え、
    前記第１のフェージング検出回路からのフェージング周波数に応じて前記受信品質判定回路の品質判定基準値を設定し、前記受信品質判定回路が受信信号の品質を良好と判定した場合に、前記駆動回路により前記ＤＣオフセット制御ループへの電源を停止することを特徴とする
    高周波受信装置。
  13. 前記復調部は、
    入力端子から入力されたアナログ信号をデジタル信号に変換するＡ／Ｄコンバータと、
    入力信号を高速フーリエ変換する高速フーリエ変換器と、
    信号波形を元の信号に戻す波形等価回路と、
    信号を検波する検波回路が接続され、前記高速フーリエ変換器の出力が入力されるとともにスキャタードパイロット信号を抽出するＳＰ抽出回路と、
    前記ＳＰ抽出回路からのＳＰ信号を一方の入力に接続し他方の入力に基準パイロット信号を接続する比較回路と、を備え、
    前記比較回路から出力される前記ＳＰ信号と前記基準パイロット信号とを比較することによって得られる波形等価信号が、前記波形等価回路の他方の入力に接続され、
    前記波形等価信号が前記第１のフェージング検出回路に入力される
    請求項１２に記載の高周波受信装置。
  14. 前記高速フーリエ変換器の出力信号が入力されるとともに少なくとも２本のサブキャリアの時間による振幅の変化によりフェージング周波数を検出する第２のフェージング検出回路を第１のフェージング検出回路に代わって設け、
    前記第２のフェージング検出回路の入力には、前記波形等価回路に入力される波形等価信号の代わりに前記高速フーリエ変換器の出力信号が入力される
    請求項１３に記載の高周波受信装置。
  15. 前記高速フーリエ変換器の出力信号が入力されるとともに少なくとも２本のサブキャリアの時間によるＣ／Ｎの変化によりフェージング周波数を検出する第３のフェージング検出回路が、前記第２のフェージング検出回路に代わって設けられる
    請求項１４に記載の高周波受信装置。
  16. 前記ＤＣオフセット制御ループは、
    前記第１および第２の混合器から出力される信号が供給されるとともに前記第１および第２のＤＣオフセット電圧をそれぞれ検出するＤＣオフセット検出回路と、
    前記ＤＣオフセット検出回路から出力される前記第１および第２のＤＣオフセット電圧をオフセット基準値と比較判定するＤＣオフセット判定回路と、
    前記ＤＣオフセット判定回路の判定に基づいて前記第１および第２のＤＣオフセット電圧をそれぞれ打ち消すための第１および第２のキャンセル信号をそれぞれ出力するＤＣオフセット補正回路と、を備えた
    請求項１２に記載の高周波受信装置。 
  17. 前記駆動回路が前記ＤＣオフセット制御ループへの電源を停止する場合に、
    前記ＤＣオフセット制御ループを構成する前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する
    請求項１６に記載の高周波受信装置。
  18. 前記受信品質判定回路には、前記品質判定基準値を入力するための外部端子が設けられた
    請求項１２に記載の高周波受信装置。
  19. 前記ＤＣオフセット制御ループへの電源を供給する場合に、前記受信品質判定回路への前記受信品質信号としてパケットエラーレート、ビットエラーレート、Ｃ／Ｎのうち少なくとも１つが用いられる
    請求項１２に記載の高周波受信装置。
  20. 前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する場合に、
    前記受信品質判定回路への前記受信品質信号としてパケットエラーレートが用いられる
    請求項１６に記載の高周波受信装置。
  21. 入力端子と、
    前記入力端子からのデジタル放送信号が一方の入力に供給されるとともに、他方の入力に局部発振器の発振信号が移相器を介して供給されて互いに位相が異なる出力信号を出力するダイレクトコンバージョン方式の第１および第２の混合器と、
    前記第１および第２の混合器の出力がそれぞれ供給される第１および第２の出力端子と、
    前記第１および第２の混合器の出力信号が供給されるとともにＤＣオフセット電圧を検出するＤＣオフセット検出回路と、
    前記ＤＣオフセット検出回路から出力される前記第１および第２のＤＣオフセット電圧を基準値と比較判定するＤＣオフセット判定回路と、
    前記ＤＣオフセット判定回路の判定に基づいて前記第１および第２のＤＣオフセット電圧をそれぞれ打ち消すための第１および第２のキャンセル信号をそれぞれ出力するＤＣオフセット補正回路と、
    前記第１の混合器と前記第１の出力端子の間に接続されるとともに前記第１のキャンセル信号が入力される第１の合成器と、
    前記第２の混合器と前記第２の出力端子の間に接続されるとともに前記第２のキャンセル信号が入力される第２の合成器と、を有し、
    前記ＤＣオフセット判定回路から出力される第１の判定信号が入力される駆動回路を、さらに備え、
    前記駆動回路から出力される第１の駆動電圧が前記ＤＣオフセット補正回路に接続され、
    前記ＤＣオフセット判定回路において、前記第１および第２のＤＣオフセット電圧が前記基準値より小さい場合に、前記駆動回路により前記ＤＣオフセット補正回路への電源を停止することを特徴とする
    電子チューナ。
  22. 前記ＤＣオフセット判定回路には、基準値を入力するための第１の外部端子が設けられた
    請求項２１に記載の電子チューナ。
  23. デジタル放送信号のうちの１２セグメント受信時に、
    前記基準値は、１セグメント受信時の基準値より大きく設定する
    請求項２２に記載の電子チューナ。
  24. デジタル放送信号のうちの１セグメント受信時には、
    前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路に対して電源を供給し、
    デジタル放送信号のうちの１２セグメント受信時には、
    前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する
    請求項２１に記載の電子チューナ。
  25. デジタル放送信号のうちの１セグメント受信の場合に、
    前記第１および第２の混合器は、局部発振器の周波数が前記１セグメントの中心周波数より前記１セグメントの帯域の１／２以上離して設定されることにより、ヘテロダイン方式として用いられ、前記ＤＣオフセット検出回路、前記ＤＣオフセット判定回路、前記ＤＣオフセット補正回路のうち少なくともひとつに対して電源を停止する
    請求項２１に記載の電子チューナ。
  26. 請求項２１に記載の電子チューナの第１および第２の出力端子に復調部が接続される高周波受信装置であって、
    前記復調部は、
    前記第１および第２の出力端子からの信号が供給されるとともにアナログ信号をデジタル信号にそれぞれ変換する第１および第２のＡ／Ｄコンバータを備え、
    前記第１および第２のＡ／Ｄコンバータから出力される信号が前記ＤＣオフセット検出回路にそれぞれ接続されることを特徴とする
    高周波受信装置。
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