WO2009004040A2 - Speicheranordnung und verfahren zum speichern - Google Patents

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WO2009004040A2
WO2009004040A2 PCT/EP2008/058532 EP2008058532W WO2009004040A2 WO 2009004040 A2 WO2009004040 A2 WO 2009004040A2 EP 2008058532 W EP2008058532 W EP 2008058532W WO 2009004040 A2 WO2009004040 A2 WO 2009004040A2
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memory
transistor
memory transistor
well
input
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PCT/EP2008/058532
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Gregor Schatzberger
Andreas Wiesner
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Austriamicrosystems Ag
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to a memory device and a method for storing at least one bit.
  • a memory device may comprise a memory transistor for non-volatile storage of a bit.
  • Document DE 102004046793 B3 describes a non-volatile memory element comprising two cross-coupled metal oxide semiconductor field effect transistors, abbreviated MOSFETs, each having a floating control gate.
  • Document US 2006/0092683 A1 describes a non-volatile memory having a block comprising a first and a second sub-block arranged in separate wells.
  • Documents US 4,970,691, US 6,765,825 Bl and US 7,161,832 B2 show further memory arrangements for non-volatile storage of a bit.
  • the object of the present invention is to provide a memory arrangement and a method for storing at least one bit, which ensure a long service life of the memory arrangement.
  • a memory arrangement includes first and second memory transistors for non-volatile storage of a first bit of information to be stored. Furthermore, the memory arrangement comprises a word line, which is connected to a control terminal of the first memory transistor and a control terminal of the second memory transistor. In addition, the memory arrangement comprises a sense amplifier having a first and a second input and an output. The first input of the sense amplifier is coupled to the first memory transistor and the second input is coupled to the second memory transistor for reading out respective stored information.
  • the first memory transistor is provided for storing a first bit and the second memory transistor for storing the first bit in an inverted form.
  • a first bit line signal can be tapped, which is fed to the first input of the sense amplifier.
  • a second bit line signal which can be fed to the second input of the sense amplifier can be tapped off at the second memory transistor.
  • an output signal is provided, which in Ab- dependence of the first and the second bit line signal is generated.
  • the memory arrangement comprises two memory transistors for storing one bit.
  • the reliability against a memory arrangement in which only one memory transistor is provided for storing a bit increased.
  • the first and second memory transistors store the first bit in both the non-inverted and inverted forms.
  • the first bit line signal is provided with a value significantly different from a value of the second bit line signal, so that the output signal of the sense amplifier represents the first bit with high reliability and long life the memory arrangement is achieved.
  • the first and the second memory transistor after a write operation in different operating states. If the first bit has the logical value 1, then the first memory transistor stores the logical value 1 and the second memory transistor the logical value 0. If, however, the first bit has the logical value 0, the first memory transistor stores the logical value 0 and the second memory transistor, the logical value 1. After the writing process are thus the two memory transistors in mutually complementary operating states or states of charge.
  • the memory arrangement may comprise a semiconductor body. - A -
  • the semiconductor body comprises a first well.
  • the first and second memory transistors are disposed in the first well.
  • the first trough can be supplied with a trough voltage by means of a first trough connection.
  • the first well may include the first and second storage transistors.
  • the semiconductor body comprises the first well and a second well.
  • the first memory transistor is disposed in the first well.
  • the first trough can be supplied with the trough voltage by means of the first trough connection.
  • the second memory transistor is disposed in the second well.
  • the second trough can be supplied with a second trough voltage by means of a second trough connection.
  • the first well may comprise the first storage transistor and the second well may comprise the second storage transistor.
  • both the first and the second memory transistor are programmed in a first step. Only in a second step, depending on the value of the first bit, either the first memory transistor or the second memory transistor is erased. Thus, the first and second memory transistors store the first bit after the second step.
  • the memory arrangement comprises at least a third and a fourth memory transistor for non-volatile storage of at least one further bit and at least one further word line, which is connected to a control terminal of the at least one third memory transistor and a control terminal of the at least one fourth memory transistor.
  • the sense amplifier is coupled to the at least one third memory transistor at the first input and to the at least one fourth memory transistor at the second input.
  • the at least one third memory transistor and the at least one fourth memory transistor store pairs of different information bits.
  • the first memory transistor and the at least one third memory transistor are coupled via a first bit line to the first input of the sense amplifier.
  • the second memory transistor and the at least one fourth memory transistor are coupled via a second bit line to the second input of the sense amplifier.
  • the word lines it is selected whether the first and the second memory transistor or the at least one third and the at least one fourth memory transistor deliver a signal to the first and the second bit line. If the first and second memory transistors are activated by means of a word line signal on the word line, then For example, the first and second memory transistors output the first and second bit line signals to the first and second bit lines.
  • the at least one third and fourth memory transistor is activated by at least one further word line signal on the at least one further word line, the at least one third and fourth memory transistors output the first and the second bit line signal to the first and the second bit line.
  • the first well comprises the first, the second, the at least one third, and the at least one fourth memory transistor.
  • the first well comprises the first and the at least one third storage transistor.
  • the second well comprises the second and the at least one fourth susceptor transistor.
  • Electrons can be placed on a floating gate of the memory transistors by means of a hot carrier mechanism.
  • electrons may be applied to the floating gate of the memory transistors by means of a Nordheim-Fouler tunneling mechanism.
  • the Nordheim fouler tunneling mechanism allows for a higher number of writes compared to the hot carrier mechanism.
  • the memory arrangement can be used in systems of measurement and control technology. In particular, it can be used with electricity and water meters. Advantageously, the memory arrangement can hold the data, even if a supply voltage of the memory arrangement is switched off.
  • a method of storing at least one bit comprises non-volatile storage of a first bits in a first memory transistor of a memory device and a non-volatile memory of the first bit in an inverted form in a second memory transistor of the memory device.
  • a control terminal of the first memory transistor and a control terminal of the second memory transistor are simultaneously applied with a word line signal.
  • the method further comprises outputting an output signal in response to a first bitline signal provided by the first memory transistor and a second bitline signal provided by the second memory transistor depending on the stored information, respectively.
  • the first bit is stored by means of two memory transistors, so that the reliability is increased when storing the first bit.
  • the first and second memory transistors are read in parallel to generate the output signal.
  • the saving can be called writing.
  • a write operation may include programming and / or erasing.
  • the memory arrangement comprises a semiconductor body.
  • the semiconductor body comprises a first well.
  • the first memory transistor is disposed in the first well.
  • the first trough is supplied with a well voltage by means of a first trough connection.
  • the second memory transistor is disposed in the first well.
  • the semiconductor body comprises a second well.
  • the second memory transistor is disposed in the second well.
  • the second tub is fed by means of a second tub connection, a second well voltage.
  • FIGS. 1A to 1C show an exemplary embodiment of the memory arrangement according to the proposed principle
  • FIGS. 2A to 2C show a further exemplary embodiment of a storage arrangement according to the proposed principle
  • Figures 4A and 4B are illustrations of a dependence of a current through a memory transistor on a number of writes.
  • FIG. 1A shows an exemplary embodiment of a memory arrangement according to the proposed principle.
  • the memory arrangement 10 comprises a first and a second memory transistor 11, 17.
  • the first memory transistor 11 has an NEN control terminal 12, a first and a second terminal 13, 14 and a substrate terminal 15.
  • the second memory transistor 17 comprises a control terminal 18, a first and a second terminal 19, 20 and a substrate terminal 21.
  • the memory arrangement 10 comprises a sense amplifier 23 which comprises a first and a second input 24, 25 and an output 26.
  • the first input 24 is coupled to the first memory transistor 11 and the second input 25 of the sense amplifier 23 is coupled to the second memory transistor 17.
  • the first terminal 13 of the first memory transistor 11 is connected to a first bit line 27, which is connected to the first input 24 of the sense amplifier 23.
  • the first terminal 19 of the second memory transistor 17 is connected to a second bit line 28, which is connected to the second input 25 of the sense amplifier 23.
  • the memory arrangement 10 comprises a word line 29, to which the control terminal 12 of the first memory transistor 11 and the control terminal 18 of the second memory transistor 17 are connected.
  • the connections of the control terminals 12, 18 of the first and the second memory transistors 11, 17 with each other and to the word line 29 are permanent.
  • the second terminal 14 of the first memory transistor 11 and the second terminal 20 of the second memory transistor 17 are coupled to a first supply voltage terminal 31 via a first selection transistor 30.
  • the memory arrangement 10 is integrated on a semiconductor body 32.
  • the semiconductor body 32 has a first well 33, which comprises the first and second memory transistors 11, 17.
  • the substrate terminal 15 of the first memory transistor 11 and the substrate terminal 21 of the second memory transistor 17 are connected to a first well port 34.
  • the first well 33 is n-doped.
  • the memory device 10 includes third, fourth, fifth, and sixth memory transistors 35 to 38.
  • the third, fourth, fifth, and sixth memory transistors 35 to 38 are disposed in the first well 33.
  • a control terminal of the third memory transistor 35 and a control terminal of the fourth memory transistor 36 are connected to another word line 39.
  • a control terminal of the fifth memory transistor 37 and a control terminal of the sixth memory transistor 38 are connected to an additional word line 40.
  • a first terminal of the third memory transistor 35 and a first terminal of the fifth memory transistor 37 are connected to the first bit line 27.
  • a first terminal of the fourth memory transistor 36 and a first terminal of the sixth memory transistor 38 are connected to the second bit line 28.
  • the second terminals of the third, fourth, fifth and sixth memory transistors 35 to 38 are likewise coupled to the first supply voltage terminal 31 via the selection transistor 30.
  • the substrate terminals of the third, fourth, fifth and sixth memory transistors 35 to 38 are connected to the first well terminal 34.
  • the semiconductor body 32 includes a second well 41.
  • the memory array 10 has seventh, eighth, ninth, tenth, eleventh and twelfth memory transistors 42 to 47 disposed in the second well 41.
  • a control terminal of the seventh memory transistor 42 and a control terminal of the eighth memory transistor 43 are also connected to the word line 29 connected.
  • a control terminal of the ninth memory transistor 44 and a control terminal of the tenth memory transistor 45 are connected to the further word line 39.
  • a control terminal of the eleventh memory transistor 46 and a control terminal of the twelfth memory transistor 47 are connected to the additional word line 40.
  • a first terminal of the seventh, ninth and eleventh memory transistors 42, 44, 46 is connected to a third bit line 48 which is coupled to the first input 24 of the sense amplifier 23.
  • a first terminal of the eighth, the tenth and the twelfth memory transistors 43, 45, 47 is connected to a fourth bit line 49, which is coupled to the second input 25 of the sense amplifier 23.
  • the second terminals of the six memory transistors 42 to 47 are coupled via a further selection transistor 50 to the first supply voltage terminal 31.
  • the substrate connections of the six memory transistors 42 to 47 are connected to a further well connection 51.
  • the semiconductor body 32 comprises a third well 52.
  • the second and the third well 41, 52 are n-doped.
  • the memory device 10 has a thirteenth to eighteenth memory transistors 53 to 58 disposed in the third well 52.
  • the control terminals of the six memory transistors 53 to 58 are connected to the word line 29, the further word line 39 and the additional word line 40.
  • the first terminals of the thirteenth, fifteenth and seventeenth memory transistors 53, 55, 57 are connected to a fifth bit line 59 and the first terminals of the fourteenth, sixteenth and eighteenth memory transistors 54, 56, 58 are connected to a sixth bit line 60.
  • the fifth bit line 59 is connected to the first Input 24 and the sixth bit line 60 are coupled to the second input 25 of the sense amplifier 23.
  • the substrate terminals of the six memory transistors 53 to 58 are connected to an additional well terminal 61.
  • the second terminals of the six memory transistors 53 to 58 are coupled to the first supply voltage terminal 31 via an additional selection transistor 62.
  • the control terminals of the three selection transistors 30, 50, 62 are connected together.
  • the selection transistors 30, 50, 62 are realized as p-channel MOSFETs.
  • the circuit 10 includes a Y-decoder 63 including first, second, third, fourth, fifth, and sixth switches 64 through 69 and Y-decoder controller 70.
  • the switches 64 to 69 are each realized as a transmission gate.
  • the six switches 64 to 69 are the input side connected to the six bit lines 27, 28, 48, 49, 59, 60.
  • a first terminal of the first, third and fifth changeover switches 64, 66, 68 is connected to the first input 24 of the sense amplifier 23.
  • a first terminal of the second, the fourth and the sixth switch 65, 67, 69 is connected to the second input 25 of the sense amplifier 23.
  • a respective second terminal of the six switches 64 to 69 is connected to a supply voltage output 71 of the Y-decoder controller 70.
  • the first bit line 27 is connected by means of the first switch 64 either to the supply output 71 or the first terminal 24 of the sense amplifier 23.
  • the second bit line 28 is connected via the second switch 65 either to the supply output 71 or to the second input 25 of the sense amplifier. kers 26 connected.
  • the third and the fifth bit line 48, 59 via the third and fifth switch 66, 68 connected to either the first input 24 of the sense amplifier 23 or the supply terminal 71.
  • the fourth and sixth bit lines 49, 60 are connected via the fourth and sixth changeover switches 67, 69 to the second input 25 of the sense amplifier 23 or to the supply output 71.
  • the Y-decoder controller 70 has a first and a second control output 72, 73 which are connected to the control inputs of the six switches 64 to 69.
  • the memory arrangement 10 has a data driver 74 which is connected to a first driver output 75 with the first terminals of the first, the third and the fifth
  • the memory device 10 comprises an X-decoder 80 and a control logic 82.
  • the word lines 29, 39, 40 are connected to three outputs of the X-decoder 80.
  • the control logic 82 has an output side with the control terminals of the selection transistors 30, 50, 62, the X decoder 80, the Y decoder controller 70, the data driver 74 and the sense amplifier 23, and not shown connections to the well terminals 34, 51, 61 connected.
  • the storage arrangement 10 thus comprises an array 77, which comprises the first, the second and the third wells 33, 41, 52.
  • the array 77 has 18 memory transistors 11, 17, 35 to 38, 42 to 47, 53 to 58.
  • the memory device 10 is implemented in a complementary metal oxide semiconductor technology, abbreviated CMOS technology.
  • the selection transistors 30, 50, 62, the 18 memory transistors, an output stage of the Y-decoder controller 70, the switches 64 to 69, an output stage of the X-decoder 80 and an output stage of the data driver 74 are implemented in a high-voltage CMOS technology.
  • CMOS technology a voltage between the first terminal and the second terminal of the respective transistor, between the control terminal and the first terminal and the control terminal and the second terminal of the respective transistor, a value from an interval of 5 to 15 V amount.
  • the memory transistors 11, 17, 35 to 38, 42 to 47, 53 to 58 are formed as EEPROM memory transistors.
  • the memory transistors are realized as p-channel MOSFETs.
  • the memory transistors each have a floating gate electrode, English floating gate, which is arranged between the respective control terminal and the respective well.
  • the respective tub is n-doped.
  • an oxide is arranged between the floating gate and the tub, which is referred to as tunnel oxide.
  • electrons are drawn through the tunnel oxide due to the potential difference between the floating gate and the trough or between the control terminal and the trough and accumulate on the floating gate.
  • an erase operation a potential difference is generated between the floating gate and the well such that electrons diffuse from the floating gate to the well.
  • a threshold voltage, English threshold voltage, of a memory transistor depends on the amount of charge on the floating gate.
  • a value of the threshold voltage or with connected determines a value of a current flowing through the first and the second terminal of a memory transistor current. If there are more electrons on the floating gate, the memory transistor is conductive. If, on the other hand, there are no electrons on the floating gate, the memory transistor is in a blocking operating state.
  • the first supply voltage terminal 31 is applied to a first supply voltage VDD.
  • a bias voltage VBIAS is provided at the supply output 71 of the Y-decoder controller 70.
  • the X-decoder 80 outputs a word line signal WL1 to the word line 29, another word line signal WL2 to the further word line 39 and an additional word line signal WL3 to the additional word line 40 from.
  • the first bit line 27 has a first bit line signal BL1.
  • the second, third, fourth, fifth and sixth bit lines 28, 48, 49, 59, 60 have a second, third, fourth, fifth and sixth bit line signal BL2, BL3, BL4, BL5, BL6.
  • a well voltage WE1 is supplied to the first well connection 34, an additional well voltage WE2 is supplied to the further well connection 51, and an additional well voltage WE3 is supplied by the control logic 82 to the additional well connection 61.
  • a selection signal SL is supplied to the selection transistors 30, 50, 62 from the control logic 82.
  • a terminal voltage SLl is applied.
  • a further connection voltage SL2 is located at a node between the further selection transistor 50 and the memory transistors of the second well 41, and an additional one at a node between the additional selection transistor 62 and the memory transistors of the third well 52 Connection voltage SL3.
  • the electrons are advantageously retained on the floating gates of the memory transistors.
  • the memory transistors may also be realized as n-channel MOSFETs.
  • Tubs 33, 41, 52 are then p-doped.
  • the potentials for the programming, the erasing and the reading process are adapted accordingly.
  • the semiconductor body 32 may be the
  • Selection transistor 30 the further selection transistor 50, the additional selection transistor 62, the word line 29, the further word line 39, the additional word line 40, the first, second, third, fourth, fifth and sixth bit line 27, 28, 48, 49, 59, 60, the control logic 82, the Y-decoder 63, the data driver 74, the X-decoder 80 and / or the sense amplifier 23 include.
  • the memory device 10 comprises a page register.
  • one or more bits may optionally be written to the memory array simultaneously.
  • the maximum number of bits that can be written simultaneously depends on the size of the Pag register.
  • the writing speed is increased by means of the page register.
  • the memory device employs an error checking and correcting method, abbreviated ECC method.
  • the memory arrangement comprises for this purpose reserve memory transistors.
  • the ECC method may be implemented according to the Hamilton code, the Binary-Coded Decimal Code, abbreviated BCD code or the Goley code.
  • the reserve memory transistors replace the faulty memory transistors in the ECC method.
  • thereby early failures of the memory transistors can be intercepted and the yield of the memory array can be increased.
  • FIG. 1B shows an exemplary embodiment of the signals which are applied to the terminals of the memory arrangement 10 according to FIG. 1A during a programming, an erasing and a reading operation.
  • FIG. 1C shows a section of the memory arrangement according to FIG. 1A, in which the selected lines and trays are drawn.
  • Figures IB and IC illustrate the programming, erasing and reading of the first and second memory transistors 11, 17 for storing and reading a first bit.
  • the word line signal WL1 has a value of a second supply voltage VPP.
  • the second supply voltage VPP may, for example, have a value of an interval between 10 V and 15 V.
  • the second supply voltage VPP is a high voltage.
  • the further word line signal WL2 and the additional word line signal WL3 have the value 0 V.
  • the first and second bit line signals BL1, BL2 are provided with the value 0V.
  • the third, fourth, fifth and sixth bit line signal BL3, BL4, BL5, BL6 show the value of the bias voltage VBIAS.
  • the first well 34 is supplied with the well voltage WE1 having the value 0V.
  • the further well voltage WE2 and the additional well voltage WE3 show the value of the second supply voltage VPP.
  • the selection signal SL has the value of the second supply voltage VPP.
  • the three connection voltages SLl, SL2, SL3 are switched off.
  • the word line 29 and the well 33 By a voltage difference between the word line 29 and the well 33, the first and second memory transistors 11, 17 are programmed.
  • the word line signal WLl and the well voltage WEl which is the value of the second supply voltage VPP, so that the first and the second memory transistor 11th , 17 can be programmed.
  • the third to sixth memory transistors 35 to 38 are not programmed during the programming of the first and second memory transistors 11, 17. Since the further word line signal WL2 has the value 0 V, the further well voltage WE2 the value of the second supply voltage VPP and the third bit line signal BL3 the value of the bias voltage VBIAS, both a programming and a clearing of the seventh and eighth memory transistors 44, 45 avoided. The state of one of the memory transistors remains unchanged as long as a voltage between the floating gate and the well is smaller than the bias voltage VBIAS.
  • the bias voltage VBIAS indicates the value of the first supply voltage VDD less the value of
  • Threshold voltage of a memory transistor In an alternative embodiment, in a programming process the bit line signals BL3, BL4, BL5, BL6 of the non-selected bit lines 48, 49, 59, 60 have the value 0V.
  • the word line signal WL1 and the further well voltage WE2 have the value of the second supply voltage VPP third and fourth Bit effetssig- signal BL3, BL4 the value of the bias voltage VBIAS.
  • the word line signal WL1 0 V indicates the further well voltage WE2 Value of the second supply voltage VPP and the third and the fourth bit line signal BL3, BL4 the value of the bias voltage VBIAS on.
  • the word line signal WLl has the value 0 V, the further and the additional word line signal WL2, WL3 the value of the second supply voltage VPP, the third, the fourth, the fifth and the sixth bit line signal BL3, BL4, BL5, BL6 the value of the bias voltage VBIAS, the well voltage WEl and the additional and the further well voltage WE2, WE3 the value of the second supply voltage VPP.
  • the selection signal SL has the value of the second supply voltage VPP.
  • the connection voltages SLl, SL2, SL3 are switched off.
  • the first bit line signal BL1 is provided with a value of the second supply voltage VPP.
  • the second memory transistor 17 is set according to the second bit line BL2 signal to the value of the second supply voltage VPP. If the first bit line signal BL1 assumes the value of the bias voltage VBIAS, then the first memory transistor 11 is not cleared. Accordingly, the second memory transistor 17 is not cleared when the value of the second bit line signal BL2 takes the value of the bias voltage VBIAS. Thus, by selecting the first bit line signal BL1 or the second bit line signal BL2, it can be determined whether the first and / or the second memory transistors 11, 17 are deleted.
  • the word line signal WL1 has the value 0 V
  • the selection signal SL has the value 0 V.
  • the first bit line 27 and the second bit line 28 are connected via the first and the second switch 64, 65 of the Y-decoder 63 to the first and the second input 24, 25 of the sense amplifier 23 such that the first bit line signal BLl the first entrance
  • the first bit line signal BL1 thus adjusts according to the state of the first memory transistor 11. Accordingly, the second bit line signal BL2 is generated in accordance with the state of the second memory transistor 17.
  • both the first and the second memory transistors 11, 17 are thus programmed. After programming, electrons are located on the floating gates of the first and second memory transistors 11, 17. Subsequently, exactly one of the two memory transistors 11, 17 is extinguished.
  • the first memory transistor 11 is thus not erased and the second memory transistor 17 is erased after the programming operation.
  • the first memory transistor 11 is deleted after the programming operation and the second memory transistor 17 is not cleared.
  • the memory transistors 35 to 38, 42 to 47 and 53 to 58 are not programmed nor erased. This is achieved with advantage due to the signals and voltages given in Table IB.
  • a high number of write operations is achieved by means of the memory arrangement according to FIGS. 1A to 1C.
  • a memory arrangement according to FIGS. 1A to 1C has a low space requirement on the semiconductor body 32, since a number of the required wells is kept low.
  • FIG. 2A shows a further exemplary embodiment of a memory arrangement according to the proposed principle.
  • the memory arrangement 10 according to FIG. 2A is a development of the embodiment shown in FIG.
  • the semiconductor body has
  • the 33 thus includes the first, the third and the fifth Memory transistor 11, 35, 37.
  • the second, the fourth and the sixth memory transistor 17, 36, 38 are arranged in the second well 90.
  • the first tub 33 is connected by means of the first tub connection 34.
  • the second well 90 is connected by means of a second well terminal 91.
  • a second selection transistor 96 couples the second terminals of the second, fourth and sixth memory transistors 17, 36, 38 to the first supply voltage terminal 31.
  • the semiconductor body 32 comprises the further tank 41 with the further tank terminal 51 and a third tank 92 a third well terminal 93.
  • the seventh, ninth and eleventh memory transistors 42, 44, 46 are arranged.
  • the eighth, the tenth and the twelfth memory transistors 43, 45, 47 are arranged, which are connected to the first supply voltage connection 31 via a third selection transistor 97.
  • the semiconductor body 32 includes the additional well 52 with the additional well terminal 61 and a fourth well 94 with a fourth well terminal 95.
  • the additional well 52 includes the thirteenth, fifteenth and seventeenth storage transistors 53, 55, 57 and the fourth well 94 the fourteenth, sixteenth and eighteenth memory transistors 54, 56, 58, which are connected via a fourth selection transistor 98 to the first supply voltage terminal 31.
  • the well terminal 34 of the first well 33 is charged with the well voltage WE1 and the second well terminal 91 of the second well 90 with a second well voltage WEAl. Accordingly, the further tub connection 51 becomes the further one Well 41 is applied to the further well voltage WE2 and the third well terminal 93 of the third well 92 to a third well voltage WEA2. Further, the additional well terminal 61 of the additional well 52 is supplied with the additional well voltage WE3 and the fourth well terminal 95 of the fourth well 94 is supplied with a fourth well voltage WEA3.
  • the semiconductor body 32 may include the second, third, and / or fourth selection transistors 96, 97, 98.
  • a write operation includes performing a data independent programming operation followed by a data dependent erase operation.
  • a write operation for the memory device according to FIG. 2A can also comprise a data-independent programming operation which is followed by a data-dependent erase operation.
  • the programming process in an arrangement according to FIG. 2A can advantageously be data-dependent, as described below with reference to FIGS. 2B and 2C.
  • FIG. 2B shows an exemplary embodiment of the signals which are applied to the terminals of the memory arrangement 10 according to FIG. 2A during a programming, an erasing and a reading operation.
  • Figure 2C shows a section of the memory arrangement according to Figure 2A, in which the selected lines and trays are drawn.
  • FIGS. 2B and 2C show the programming, erasing and reading of the first and the second memory transistors 11, 17.
  • the first and the second memory transistors 11, 17 can be programmed separately.
  • To program the first Memory transistor 11 takes the first bit line signal BLl the value 0 V, the second bit line BL2 the value of the bias voltage VBIAS, the well voltage WEl the value 0 V and the second well voltage WEAl the value of the second supply voltage VPP.
  • the other signals and voltages correspond to the signals and voltages given in FIG.
  • the value of the second supply voltage VPP is present exclusively between the first well 33 and the control terminal 12 of the first memory transistor 11, so that exclusively this is programmed.
  • the first bit line signal BL1 assumes the value of the bias voltage VBIAS, the second bit line signal BL2 the value 0 V, the well voltage WE1 the value of the second supply voltage VPP and the second well voltage WEAl the value 0V. Erasing and reading takes place with the signals indicated according to FIG. 2B.
  • each memory transistor which is driven by one and the same word line is arranged in a separate well, for example the six memory transistors 11, 17, 42, 43, 53, 54 which are connected to the word line 29 are connected, the six trays 33, 41, 53, 90, 92, 94 arranged. If, for example, the first memory transistor 11 is programmed and there are already sufficient electrons from the last programming operation on the floating gate of the first memory transistor 11, then there is no flow of electrons through the tunnel oxide between the well and the floating gate, so that the tunnel oxide of the first memory transistor 11 experiences no stress load.
  • a memory transistor that has already been erased and should also be erased in a new write operation experiences no Stress load of the tunnel oxide, since no electrons flow through the tunnel oxide during the extinguishing process. Only in the case that the value of the bit to be stored is changed do the first and the second memory transistors 11, 17 change their state and the tunnel oxides of the two memory transistors 11, 17 experience a stress load.
  • the loading of the tunnel oxide in the storage arrangement according to FIGS. 2A to 2C is advantageously reduced compared with the loading of the tunnel oxides in a storage arrangement according to FIGS. 1A to 1C.
  • the memory transistors 35 to 38, 42 to 47 and 53 to 58 are not programmed or erased. This is achieved with advantage by means of the signals and voltages given in Table 2B.
  • the first memory transistor 11 is thus programmed only if the first bit of the logical value 1 is stored. If the logical value 0 is stored as the first bit, then the first memory transistor 11 is not subjected to a programming operation, but exclusively to an erase operation. Thus, advantageously, the number of program operations and erase operations of the first memory cell 11 are halved. Accordingly, the number of program and erase operations of the second memory cell 17 and the other memory cells are reduced.
  • the memory arrangement according to FIGS. 2A to 2C still has one higher maximum number of write operations compared to the memory device according to the figures IA to IC.
  • FIG. 3 shows an exemplary embodiment of a read amplifier 23 as it can be inserted into the memory arrangement 10 according to FIGS. 1A and 2A.
  • the sense amplifier 23 has the first and second inputs 24, 25 and the output 26. Furthermore, the sense amplifier 23 has a comparator 100, which is coupled to the first input 24 at a non-inverting input and to the second input 25 at an inverting input.
  • the sense amplifier 23 comprises a first switch 101, which couples the first input 24 to the non-inverting input of the comparator 100. Accordingly, the sense amplifier 23 comprises a second switch 102, which couples the second input 25 to the inverting input of the comparator 100.
  • the first and second switches 101, 102 are designed as transmission gates.
  • the first switch 101 comprises a p-channel transistor 103 and an n-channel transistor 104, which are connected to each other at a first terminal and to the first input 24 and to a second terminal respectively to each other and to the non-inverting input of the comparator 100 are connected.
  • the second switch 102 comprises a further p-channel transistor 105 and a further n-channel transistor 106, which are each connected at a first terminal to the second input 25 and at a second terminal to the inverting input of the comparator 100.
  • a control terminal of the n-channel transistor 104 and a control terminal of the further n-channel transistor 106 are connected to a first control input 107.
  • a control terminal of the p-channel transistor 103 and a control terminal of the other P-channel transistor 105 is connected to a second control input 108.
  • the sense amplifier 23 comprises a current mirror 109 having a first and a second current mirror transistor 110, 111.
  • a first terminal of the first current mirror transistor 110 is connected to the non-inverting input of the comparator 100 and a first terminal of the second current mirror transistor 111 is connected to the inverting input connected to the comparator 100.
  • the sense amplifier 23 further includes first and second discharge transistors 113, 114.
  • a first terminal of the first discharge transistor 113 is connected to the first terminal of the first current mirror transistor 110 and thus to the noninverting input of the comparator 100.
  • a first terminal of the second discharge transistor 114 is connected to the first terminal of the second current mirror transistor 111 and thus to the inverting input of the comparator 100.
  • the second terminals of the first and second discharge transistors 113, 114 are connected to the reference potential terminal 112.
  • the control terminals of the first and second discharge transistors 113, 114 are connected to a third control input 115 of the sense amplifier 23.
  • An output of the comparator 100 is connected to the output 26 of the comparator 100
  • Sense amplifier 23 coupled. Between the output of the comparator 100 and the output 26 of the sense amplifier 23, a memory 116 is connected.
  • the memory 116 is considered volatile Memory, English latch, trained.
  • the memory 116 has a not shown flip-flop.
  • a control input of the comparator 100 and a control input of the memory 116 are connected to the first control input 107 of the sense amplifier 23.
  • the first and the second switches 101, 102 with the transistors 103 to 106 are realized in a high-voltage CMOS technology.
  • the other circuit parts of the sense amplifier 23 are implemented in a low-voltage CMOS technology. If the memory array 10 includes a page register, the first and second switches 101, 102 may be implemented with the transistors 103 through 106 in low-voltage CMOS technology.
  • First, second and third control signals SAEN, SAENB, SAENDB become the first, second and third
  • Control input 107, 108, 115 of the sense amplifier 23 is supplied.
  • the third control signal SAENDB is supplied with a value to the first and the second discharge transistor 113, 114, so that the first and the second discharge transistor 113, 114 are switched to a conductive operating state and thus the first and the second current mirror transistor 110, 111 are shorted.
  • the first and second control signals SAEN, SAENB the first and second switches 101, 102 are turned on.
  • the inverting and non-inverting inputs of the comparator 100 and the first and the second bit lines 27, 28 are thus approximately at the potential of the reference potential terminal 112. Subsequently, the first and second discharge transistors 113, 114 become non-conductive Operating state switched.
  • the comparator 100 thus outputs at the output of the comparator 100 a signal with a high voltage value, which corresponds to the logic value of 1 from. This signal is stored by means of the memory 116 and provided as an output signal SOUT at the output 26 of the sense amplifier 23.
  • the first bit line signal BL1 approximates the value of the reference potential and the second bit line signal BL2 assumes the value of the first supply voltage VDD such that at the output of the comparator 100 a signal with a low voltage value, which corresponds to the logical value 0, is present.
  • This signal is also stored by means of the memory 116 and output as an output signal SOUT at the output 26 of the sense amplifier 23.
  • the memory arrangement 10 advantageously compensates for process fluctuations, fluctuations in the supply voltages and temperature fluctuations.
  • the memory array 10 compensates for variations in the behavior of the first and second memory transistors 11, 17 caused by different charge trap characteristics. Due to the fully differential memory arrangement, a very high number of maximum write operations can be achieved.
  • Figure 4A shows a representation of a dependence of a current I through the first memory transistor 11 or one of the other memory transistors in dependence on a number N of write operations, also called write cycles.
  • the current I is defined as the maximum current between the first and second terminals 13, 14 of the first memory transistor 11.
  • the first memory transistor 11 blocks in a first approximation and the current I has a value in an interval ICELLO between a value ICELLOMAX and a value ICELLOMIN. If, on the other hand, electrons are present on the floating gate, then the first memory transistor 11 conducts and the current I adjusts with a value from an interval ICELL1 between a value ICELLIMAX and a value ICELLIMIN.
  • the interval ICELL1 thus represents the programmed state of the first memory transistor 11 and the interval ICELLO the erased state of the first memory transistor 11. The two intervals are caused by process, supply voltage and temperature variations.
  • the values ICELLlMAX and ICELLlMIN decrease.
  • the ICELLOMAX and ICELLOMIN values increase due to the charge on the charge traps in the tunnel oxide.
  • the values ICELLlMIN and ICELLOMAX are equal and it is no longer distinguishable whether the first memory transistor 11 is erased or programmed.
  • a reference current IREF is located between the first current ICELLl and the second current ICELLO.
  • the reference current IREF is in an interval between a value IREFMAX and a value IREFMIN. The interval is caused by variations in process, supply voltage and temperature. If it is evaluated by means of the reference current IREF whether a memory transistor is erased or programmed, a value N2 of the number N means the maximum number of times
  • the value N2 is smaller than the value N1.
  • no evaluation is carried out on the basis of a reference current since the current I through the first memory transistor 11 is compared with a current through the second memory transistor 17 wherein the second memory transistor 17 has an operating state inverted to the first memory transistor 11.
  • FIG. 4B shows an exemplary profile of the current I through the first memory transistor 11 as a function of the number N of write operations.
  • the curves ICELLL-A and ICELLO-A show the current I in a memory arrangement according to the figures IA to IC.
  • the curves ICELL1-B and ICELL0-B show the current I in a memory arrangement according to FIGS. 2A to 2C.
  • the value N3 of the number N and the memory arrangement according to FIGS. 2A to 2C can be used up to a value N4 of the number N, the value N4 being greater than the value N3.

Abstract

Eine Speicheranordnung umfasst einen ersten Speichertransistor (11) zum nicht-flüchtigen Speichern eines ersten Bits, einen zweiten Speichertransistor (17) zum nicht-flüchtigen Speichern des ersten Bits in invertierter Form und eine Wortleitung (29), die mit einem Steueranschluss (12) des ersten Speichertransistors (11) und mit einem Steueranschluss (18) des zweiten Speichertransistors (17) verbunden ist. Weiter umfasst die Speicheranordnung einen Leseverstärker (23) mit einem ersten Eingang (24), der mit dem ersten Speichertransistor (11) zur Zuführung eines ersten Bitleitungssignals (BL1) gekoppelt ist, einem zweiten Eingang (25), der mit dem zweiten Speichertransistor (17) zur Zuführung eines zweiten Bitleitungssignals (BL2) gekoppelt ist, und einem Ausgang (26) zum Bereitstellen eines Ausgangssignals (SOUT) in Abhängigkeit des ersten Bitleitungssignals (BL1) und des zweiten Bitleitungssignals (BL2).

Description

Beschreibung
Speicheranordnung und Verfahren zum Speichern
Die vorliegende Erfindung betrifft eine Speicheranordnung und ein Verfahren zum Speichern zumindest eines Bits.
Eine Speicheranordnung kann einen Speichertransistor zum nicht-flüchtigen Speichern eines Bits umfassen.
Dokument DE 102004046793 B3 beschreibt ein nicht-flüchtiges Speicherelement, das zwei kreuzgekoppelte Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, mit jeweils einer schwebenden Steuerelektrode, englisch floating gate, umfasst.
Dokument US 4,855,955 gibt eine Speicherzelle mit drei seriell geschalteten Transistoren an, welche zwei floating gate MOSFETs und einen Auswahltransistor umfassen.
Im Dokument US 4,758,988 ist eine Speicheranordnung gezeigt, in der Daten aus zwei Arrays zeitgleich einem Leseverstärker zugeführt werden.
Dokument US 2006/0092683 Al beschreibt einen nicht-flüchtigen Speicher mit einem Block, der eine ersten und eine zweiten Teilblock umfasst, die in getrennten Wannen angeordnet sind.
Dokumente US 4,970,691, US 6,765,825 Bl und US 7,161,832 B2 zeigen weitere Speicheranordnungen zum nicht-flüchtigen Speichern eines Bits. Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung und ein Verfahren zum Speichern zumindest eines Bits bereitzustellen, die eine hohe Lebensdauer der Speicheranordnung gewährleisten.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 13 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
In einer Ausführungsform umfasst eine Speicheranordnung einen ersten und einen zweiten Speichertransistor zum nicht-flüchtigen Speichern eines ersten Bits einer zu speichernden Information. Weiter umfasst die Speicheranordnung eine Wortlei- tung, die mit einem Steueranschluss des ersten Speichertransistors und einem Steueranschluss des zweiten Speichertransistors verbunden ist. Darüber hinaus umfasst die Speicheranordnung einen Leseverstärker mit einem ersten und einem zweiten Eingang sowie einem Ausgang. Der erste Eingang des Lese- Verstärkers ist mit dem ersten Speichertransistor und der zweite Eingang mit dem zweiten Speichertransistor zum Auslesen jeweilig gespeicherter Information gekoppelt.
Der erste Speichertransistor ist zum Speichern eines ersten Bits und der zweite Speichertransistor zum Speichern des ersten Bits in invertierter Form vorgesehen. An dem ersten Speichertransistor ist ein erstes Bitleitungssignal abgreifbar, das dem ersten Eingang des Leseverstärkers zugeleitet wird. Entsprechend ist an dem zweiten Speichertransistor ein zwei- tes Bitleitungssignal abgreifbar, das dem zweiten Eingang des Leseverstärkers zugeleitet wird. An dem Ausgang des Leseverstärkers wird ein Ausgangssignal bereitgestellt, das in Ab- hängigkeit des ersten und des zweiten Bitleitungssignals generiert wird.
Mit Vorteil umfasst die Speicheranordnung zwei Speichertran- sistoren zum Speichern eines Bits. Somit ist die Ausfallsicherheit gegenüber einer Speicheranordnung, in der lediglich ein Speichertransistor zum Speichern eines Bits vorgesehen ist, erhöht. Mit Vorteil speichern der erste und der zweite Speichertransistor das erste Bit sowohl in der nicht- invertierten wie auch in der invertierten Form. Damit wird auch bei einer eventuellen Drift des ersten oder des zweiten Speichertransistors das erste Bitleitungssignal mit einem Wert bereitgestellt, der sich deutlich von einem Wert des zweiten Bitleitungssignals unterscheidet, sodass das Aus- gangssignal des Leseverstärkers das erste Bit mit großer Zuverlässigkeit repräsentiert und eine lange Lebensdauer der Speicheranordnung erzielt wird.
In einer bevorzugten Ausführungsform sind der erste und der zweite Speichertransistor nach einem Schreibvorgang in unterschiedlichen Betriebszuständen . Weist das erste Bit den logischen Wert 1 auf, so speichert der erste Speichertransistor den logischen Wert 1 und der zweite Speichertransistor den logischen Wert 0. Weist hingegen das erste Bit den logischen Wert 0 auf, so speichert der erste Speichertransistor den logischen Wert 0 und der zweite Speichertransistor den logischen Wert 1. Nach dem Schreibvorgang sind somit die beiden Speichertransistoren in zueinander komplementären Betriebszuständen oder Ladezuständen.
Die Speicheranordnung kann einen Halbleiterkörper umfassen. - A -
In einer Ausführungsform umfasst der Halbleiterkörper eine erste Wanne. Der erste und der zweite Speichertransistor sind in der ersten Wanne angeordnet. Der ersten Wanne ist mittels eines ersten Wannenanschlusses eine Wannenspannung zuführbar.
Alternativ oder zusätzlich kann die erste Wanne den ersten und den zweiten Speichertransistor umfassen.
In einer alternativen Ausführungsform umfasst der Halbleiter- körper die erste Wanne und eine zweite Wanne. Der erste Speichertransistor ist in der ersten Wanne angeordnet. Der ersten Wanne ist mittels des ersten Wannenanschlusses die Wannenspannung zuführbar. Der zweite Speichertransistor ist in der zweiten Wanne angeordnet. Der zweiten Wanne ist mittels eines zweiten Wannenanschlusses eine zweite Wannenspannung zuführbar .
Alternativ oder zusätzlich kann die erste Wanne den ersten Speichertransistor und die zweite Wanne den zweiten Speicher- transistor umfassen.
In einer Ausführungsform werden in einem ersten Schritt sowohl der erste wie auch der zweite Speichertransistor programmiert. Erst in einem zweiten Schritt wird in Abhängigkeit des Wertes des ersten Bits entweder der erste Speichertransistor oder der zweite Speichertransistor gelöscht. Somit speichern der erste und der zweite Speichertransistor das erste Bit erst nach dem zweiten Schritt.
In einer alternativen Ausführungsform wird beim Speichern des ersten Bits ausschließlich einer der beiden Speichertransistor programmiert und ausschließlich der weitere der beiden Speichertransistoren gelöscht. Mit Vorteil kann bei einer An- Ordnung der beiden Speichertransistoren in zwei getrennte Wannen der erste Speichertransistor unabhängig vom zweiten Speichertransistor programmiert oder gelöscht werden. Somit ist die Anzahl der Programmier- und Löschvorgänge bei den Speichertransistoren reduziert, sodass die Lebensdauer der Speicheranordnung weiter erhöht ist.
In einer Ausführungsform umfasst die Speicheranordnung mindestens einen dritten und einen vierten Speichertransistor zum nicht-flüchtigen Speichern mindestens eines weiteren Bits sowie mindestens eine weitere Wortleitung, die mit einem Steueranschluss des mindestens einen dritten Speichertransistors und einem Steueranschluss des mindestens einen vierten Speichertransistors verbunden ist. Der Leseverstärker ist am ersten Eingang mit dem mindestens einen dritten Speichertransistor und am zweiten Eingang mit dem mindestens einen vierten Speichertransistor gekoppelt. Der mindestens eine dritte Speichertransistor und der mindestens eine vierte Speichertransistor speichern je paarweise unterschiedliche Informati- onsbits.
In einer Ausführungsform sind der erste Speichertransistor und der mindestens eine dritte Speichertransistor über eine erste Bitleitung mit dem ersten Eingang des Leseverstärkers gekoppelt. Entsprechend sind der zweite Speichertransistor und der mindestens eine vierte Speichertransistor über eine zweite Bitleitung mit dem zweiten Eingang des Leseverstärkers gekoppelt. Mittels der Wortleitungen wird ausgewählt, ob der erste und der zweite Speichertransistor oder der mindestens eine dritte und der mindestens eine vierte Speichertransistor ein Signal an die erste und die zweite Bitleitung abgeben. Werden mittels eines Wortleitungssignals auf der Wortleitung der erste und der zweite Speichertransistor aktiviert, so ge- ben der erste und der zweite Speichertransistor das erste und das zweite Bitleitungssignal an die erste und die zweite Bitleitung ab. Wird hingegen durch mindestens ein weiteres Wortleitungssignal auf der mindestens einen weiteren Wortleitung der mindestens eine dritte und vierte Speichertransistor aktiviert, so geben der mindestens eine dritte und vierte Speichertransistor das erste und das zweite Bitleitungssignal an die erste und die zweite Bitleitung ab.
In einer Ausführungsform umfasst die erste Wanne den ersten, den zweiten, den mindestens einen dritten und den mindestens einen vierten Speichertransistor. In einer alternativen Ausführungsform umfasst die erste Wanne den ersten und den mindestens einen dritten Speichertransistor. Dabei umfasst die zweite Wanne den zweiten und den mindestens einen vierten Speiehertransistor .
Elektronen können auf ein floating gate der Speichertransistoren mittels eines hot carrier-Mechanismus gebracht werden. Bevorzugt können Elektronen auf das floating gate der Speichertransistoren mittels eines Nordheim-Fouler Tunnelmechanismus gebracht werden. Vorteilhafterweise lässt der Nordheim-Fouler Tunnelmechanismus eine höhere Anzahl an Schreibvorgängen verglichen mit dem hot carrier-Mechanismus zu.
Die Speicheranordnung kann in Anlagen der Mess- und Regelungstechnik verwendet werden. Insbesondere kann sie bei Strom- und Wasserzählern verwendet werden. Mit Vorteil kann die Speicheranordnung die Daten halten, auch wenn eine Ver- sorgungsspannung der Speicheranordnung abgeschaltet wird.
In einer Ausführungsform umfasst ein Verfahren zum Speichern zumindest eines Bits ein nicht-flüchtiges Speichern eines ersten Bits in einem ersten Speichertransistor einer Speicheranordnung und ein nicht-flüchtige Speichern des ersten Bits in invertierter Form in einem zweiten Speichertransistor der Speicheranordnung. Ein Steueranschluss des ersten Spei- chertransistors und ein Steueranschluss des zweiten Speichertransistors werden gleichzeitig mit einem Wortleitungssignal beaufschlagt. Weiter umfasst das Verfahren ein Abgeben eines Ausgangssignals in Abhängigkeit eines ersten Bitleitungssignals, das von dem ersten Speichertransistor bereitgestellt wird, und in Abhängigkeit eines zweiten Bitleitungssignals, das von dem zweiten Speichertransistor jeweils in Abhängigkeit der gespeicherten Information bereitgestellt wird.
Mit Vorteil wird das erste Bit mittels zweier Speichertran- sistoren gespeichert, sodass die Ausfallsicherheit beim Speichern des ersten Bits erhöht ist. Mit dem Erzeugen des Ausgangssignals in Abhängigkeit der Signale von zwei Speichertransistoren werden eine hohe Zuverlässigkeit und damit eine lange Lebensdauer der Speicheranordnung erzielt. Der erste und der zweite Speichertransistor werden parallel zum Generieren des Ausgangssignals ausgelesen. Das Speichern kann als Schreibvorgang bezeichnet werden. Ein Schreibvorgang kann ein Programmieren und/oder ein Löschen umfassen.
In einer Ausführungsform umfasst die Speicheranordnung einen Halbleiterkörper. Der Halbleiterkörper umfasst eine erste Wanne. Der erste Speichertransistor ist in der ersten Wanne angeordnet. Der ersten Wanne wird mittels eines ersten Wannenanschlusses eine Wannenspannung zugeführt.
In einer Ausführungsform ist der zweite Speichertransistor in der ersten Wanne angeordnet. In einer alternativen Ausführungsform umfasst der Halbleiterkörper eine zweite Wanne. Der zweite Speichertransistor ist in der zweiten Wanne angeordnet. Der zweiten Wanne wird mittels eines zweiten Wannenanschlusses eine zweite Wannenspannung zugeführt.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungselemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Es zeigen:
Figuren IA bis IC eine beispielhafte Ausführungsform der Speicheranordnung nach dem vorgeschlagenen Prinzip,
Figuren 2A bis 2C eine weitere beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip,
Figur 3 einen Leseverstärker und
Figuren 4A und 4B Darstellungen einer Abhängigkeit eines Stromes durch einen Speichertransistor von einer Anzahl von Schreibvorgängen.
Figur IA zeigt eine beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip. Die Speicheranordnung 10 umfasst einen ersten und einen zweiten Speichertransistor 11, 17. Der erste Speichertransistor 11 weist ei- nen Steueranschluss 12, einen ersten und einen zweiten An- schluss 13, 14 sowie einen Substratanschluss 15 auf. Entsprechend umfasst der zweite Speichertransistor 17 einen Steueranschluss 18, einen ersten und einen zweiten Anschluss 19, 20 sowie einen Substratanschluss 21. Die Speicheranordnung 10 umfasst einen Leseverstärker 23, der einen ersten und einen zweiten Eingang 24, 25 sowie einen Ausgang 26 umfasst. Der erste Eingang 24 ist mit dem ersten Speichertransistor 11 und der zweite Eingang 25 des Leseverstärkers 23 ist mit dem zweiten Speichertransistor 17 gekoppelt. Dabei ist der erste Anschluss 13 des ersten Speichertransistors 11 an eine erste Bitleitung 27 angeschlossen, die mit dem ersten Eingang 24 des Leseverstärkers 23 verbunden ist. Entsprechend ist der erste Anschluss 19 des zweiten Speichertransistors 17 an eine zweite Bitleitung 28 angeschlossen, die mit dem zweiten Eingang 25 des Leseverstärkers 23 verbunden ist.
Die Speicheranordnung 10 umfasst eine Wortleitung 29, an die der Steueranschluss 12 des ersten Speichertransistors 11 und der Steueranschluss 18 des zweiten Speichertransistors 17 angeschlossen sind. Die Verbindungen der Steueranschlüsse 12, 18 des ersten und des zweiten Speichertransistors 11, 17 untereinander und zu der Wortleitung 29 sind permanent. Der zweite Anschluss 14 des ersten Speichertransistors 11 und der zweite Anschluss 20 des zweiten Speichertransistors 17 sind über einen ersten Auswahltransistor 30 mit einem ersten Ver- sorgungsspannungsanschluss 31 gekoppelt. Die Speicheranordnung 10 ist auf einem Halbleiterkörper 32 integriert. Der Halbleiterkörper 32 weist eine erste Wanne 33 auf, welche den ersten und den zweiten Speichertransistor 11, 17 umfasst. Der Substratanschluss 15 des ersten Speichertransistors 11 und der Substratanschluss 21 des zweiten Speichertransistors 17 sind an einen ersten Wannenanschluss 34 angeschlossen. Die erste Wanne 33 ist n-dotiert.
Weiter umfasst die Speicheranordnung 10 einen dritten, einen vierten, einen fünften und einen sechsten Speichertransistor 35 bis 38. Der dritte, der vierte, der fünfte und der sechste Speichertransistor 35 bis 38 sind in der ersten Wanne 33 angeordnet. Ein Steueranschluss des dritten Speichertransistors 35 und ein Steueranschluss des vierten Speichertransistors 36 sind an eine weitere Wortleitung 39 angeschlossen. Entsprechend sind ein Steueranschluss des fünften Speichertransistors 37 und ein Steueranschluss des sechsten Speichertransistors 38 an eine zusätzliche Wortleitung 40 angeschlossen. Ein erster Anschluss des dritten Speichertransistors 35 und ein erster Anschluss des fünften Speichertransistors 37 sind an die erste Bitleitung 27 angeschlossen. Entsprechend sind ein erster Anschluss des vierten Speichertransistors 36 und ein erster Anschluss des sechsten Speichertransistors 38 an die zweite Bitleitung 28 angeschlossen. Die zweiten Anschlüsse des dritten, vierten, fünften und sechsten Speichertransistors 35 bis 38 sind ebenfalls über den Auswahltransistor 30 mit dem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Substratanschlüsse des dritten, des vierten, des fünften und des sechsten Speichertransistors 35 bis 38 sind an den ersten Wannenanschluss 34 angeschlossen.
Darüber hinaus umfasst der Halbleiterkörper 32 eine zweite Wanne 41. Die Speicheranordnung 10 weist einen siebten, einen achten, einen neunten, einen zehnten, einen elften und einen zwölften Speichertransistor 42 bis 47 auf, die in der zweiten Wanne 41 angeordnet sind. Ein Steueranschluss des siebten Speichertransistors 42 und ein Steueranschluss des achten Speichertransistors 43 sind ebenfalls an die Wortleitung 29 angeschlossen. Entsprechend sind ein Steueranschluss des neunten Speichertransistors 44 und ein Steueranschluss des zehnten Speichertransistors 45 an die weitere Wortleitung 39 angeschlossen. Darüber hinaus sind ein Steueranschluss des elften Speichertransistors 46 und ein Steueranschluss des zwölften Speichertransistors 47 an die zusätzliche Wortleitung 40 angeschlossen. Ein erster Anschluss des siebten, des neunten und des elften Speichertransistors 42, 44, 46 ist an eine dritte Bitleitung 48 angeschlossen, die mit dem ersten Eingang 24 des Leseverstärkers 23 gekoppelt ist. Entsprechend ist ein erster Anschluss des achten, des zehnten und des zwölften Speichertransistors 43, 45, 47 an eine vierte Bitleitung 49 angeschlossen, die mit dem zweiten Eingang 25 des Leseverstärkers 23 gekoppelt ist. Die zweiten Anschlüsse der sechs Speichertransistoren 42 bis 47 sind über einen weiteren Auswahltransistor 50 mit dem ersten Versorgungsspannungsan- schluss 31 gekoppelt. Die Substratanschlüsse der sechs Speichertransistoren 42 bis 47 sind an einen weiteren Wannenan- schluss 51 angeschlossen.
In entsprechender Weise umfasst der Halbleiterkörper 32 eine dritte Wanne 52. Die zweite und die dritte Wanne 41, 52 sind n-dotiert. Die Speicheranordnung 10 weist einen dreizehnten bis achtzehnten Speichertransistor 53 bis 58 auf, die in der dritten Wanne 52 angeordnet sind. Die Steueranschlüsse der sechs Speichertransistoren 53 bis 58 sind an die Wortleitung 29, die weitere Wortleitung 39 und die zusätzliche Wortleitung 40 angeschlossen. Die ersten Anschlüsse des dreizehnten, des fünfzehnten und des siebzehnten Speichertransistors 53, 55, 57 sind an eine fünfte Bitleitung 59 und die ersten Anschlüsse des vierzehnten, des sechzehnten und des achtzehnten Speichertransistors 54, 56, 58 an eine sechste Bitleitung 60 angeschlossen. Die fünfte Bitleitung 59 ist mit dem ersten Eingang 24 und die sechste Bitleitung 60 ist mit dem zweiten Eingang 25 des Leseverstärkers 23 gekoppelt. Die Substratanschlüsse der sechs Speichertransistoren 53 bis 58 sind an einen zusätzlichen Wannenanschluss 61 angeschlossen. Die zwei- ten Anschlüsse der sechs Speichertransistoren 53 bis 58 sind über einen zusätzlichen Auswahltransistor 62 mit dem ersten Versorgungsspannungsanschluss 31 gekoppelt. Die Steueranschlüsse der drei Auswahltransistoren 30, 50, 62 sind miteinander verbunden. Die Auswahltransistoren 30, 50, 62 sind als p-Kanal MOSFETs realisiert.
Darüber hinaus umfasst die Schaltungsanordnung 10 einen Y-Decoder 63, der einen ersten, einen zweiten, einen dritten, einen vierten, einen fünften und einen sechsten Umschalter 64 bis 69 und eine Y-Decodersteuerung 70 umfasst. Die Umschalter 64 bis 69 sind jeweils als ein Transmission-Gate realisiert. Die sechs Umschalter 64 bis 69 sind eingangsseitig mit den sechs Bitleitungen 27, 28, 48, 49, 59, 60 verbunden. Ein erster Anschluss des ersten, des dritten und des fünften Um- Schalters 64, 66, 68 ist mit dem ersten Eingang 24 des Leseverstärkers 23 verbunden. Entsprechend ist ein erster Anschluss des zweiten, des vierten und des sechsten Umschalters 65, 67, 69 mit dem zweiten Eingang 25 des Leseverstärkers 23 verbunden .
Ein jeweiliger zweiter Anschluss der sechs Umschalter 64 bis 69 ist mit einem Versorgungsspannungsausgang 71 der Y- Decodersteuerung 70 verbunden. Somit ist die erste Bitleitung 27 mittels des ersten Umschalters 64 entweder mit dem Versor- gungsausgang 71 oder dem ersten Anschluss 24 des Leseverstärkers 23 verbunden. Entsprechend ist die zweite Bitleitung 28 über den zweiten Umschalter 65 entweder mit dem Versorgungsausgang 71 oder mit dem zweiten Eingang 25 des Leseverstär- kers 26 verbunden. Entsprechend sind die dritte und die fünfte Bitleitung 48, 59 über den dritten beziehungsweise fünften Umschalter 66, 68 entweder mit dem ersten Eingang 24 des Leseverstärkers 23 oder dem Versorgungsanschluss 71 verbunden. Hingegen sind die vierte und die sechste Bitleitung 49, 60 über den vierten beziehungsweise sechsten Umschalter 67, 69 mit dem zweiten Eingang 25 des Leseverstärkers 23 oder dem Versorgungsausgang 71 verbunden. Weiter weist die Y-Decoder- steuerung 70 einen ersten und einen zweiten Steuerausgang 72, 73 auf, die mit den Steuereingängen der sechs Umschalter 64 bis 69 verbunden sind.
Darüber hinaus weist die Speicheranordnung 10 einen Datentreiber 74 auf, der an einem ersten Treiberausgang 75 mit den ersten Anschlüssen des ersten, des dritten und des fünften
Umschalters 64, 66, 68 sowie dem ersten Eingang 24 des Leseverstärkers 23 verbunden ist. Weiter ist der Datentreiber 74 an einem zweiten Treiberausgang 76 mit den ersten Anschlüssen des zweiten, des vierten und des sechsten Umschalters 65, 67, 69 sowie dem zweiten Eingang 25 des Leseverstärkers 23 verbunden. Darüber hinaus umfasst die Speicheranordnung 10 einen X-Decoder 80 und eine Kontrolllogik 82. Die Wortleitungen 29, 39, 40 sind an drei Ausgänge des X-Decoders 80 angeschlossen. Die Kontrolllogik 82 ist ausgangsseitig mit den Steueran- Schlüssen der Auswahltransistoren 30, 50, 62, dem X-Decoder 80, der Y-Decodersteuerung 70, dem Datentreiber 74 und dem Leseverstärker 23 sowie über nicht eingezeichnete Verbindungen mit den Wannenanschlüssen 34, 51, 61 verbunden. Die Speicheranordnung 10 umfasst somit ein Array 77, welches die ers- te, die zweite und die dritte Wanne 33, 41, 52 umfasst. Das Array 77 weist 18 Speichertransistoren 11, 17, 35 bis 38, 42 bis 47, 53 bis 58 auf. Die Speicheranordnung 10 ist in einer komplementären Metall- Oxid-Halbleiter Technologie, abgekürzt CMOS-Technologie, ausgeführt. Die Auswahltransistoren 30, 50, 62, die 18 Speichertransistoren, eine Ausgangsstufe der Y-Decodersteuerung 70, die Umschalter 64 bis 69, eine Ausgangsstufe des X-Decoders 80 und eine Ausgangsstufe des Datentreibers 74 sind in einer Hochvolt-CMOS-Technologie ausgeführt. Bei der Hochvolt-CMOS- Technologie kann eine Spannung zwischen dem ersten Anschluss und dem zweiten Anschluss des jeweiligen Transistors, zwi- sehen dem Steueranschluss und dem ersten Anschluss sowie dem Steueranschluss und dem zweiten Anschluss des jeweiligen Transistors einen Wert aus einem Intervall von 5 bis 15 V betragen .
Die Speichertransistoren 11, 17, 35 bis 38, 42 bis 47, 53 bis 58 sind als EEPROM-Speichertransistoren ausgebildet. Die Speichertransistoren sind als p-Kanal MOSFETs realisiert. Die Speichertransistoren weisen jeweils eine schwebende Gateelektrode, englisch floating gate, auf, die zwischen dem je- weiligen Steueranschluss und der jeweiligen Wanne angeordnet ist. Die jeweilige Wanne ist n-dotiert. Dabei ist zwischen dem floating gate und der Wanne ein Oxid angeordnet, das als Tunneloxid bezeichnet wird. Bei einem Programmiervorgang werden aufgrund der Potentialdifferenz zwischen dem floating ga- te und der Wanne beziehungsweise zwischen dem Steueranschluss und der Wanne Elektronen durch das Tunneloxid gezogen und sammeln sich auf dem floating gate an. Bei einem Löschvorgang wird eine Potentialdifferenz zwischen dem floating gate und der Wanne derart erzeugt, dass Elektronen von dem floating gate zur Wanne diffundieren. Eine Schwellenspannung, englisch threshold voltage, eines Speichertransistors hängt von der Ladungsmenge auf dem floating gate ab. Bei einem Lesevorgang wird somit ein Wert der Schwellenspannung beziehungsweise da- mit verbunden ein Wert eines durch den ersten und den zweiten Anschluss eines Speichertransistors fließenden Stroms ermittelt. Befinden sich vermehrt Elektronen auf dem floating ga- te, ist der Speichertransistor leitend. Befinden sich hinge- gen keine Elektronen auf dem floating gate, ist der Speichertransistor in einem sperrenden Betriebszustand.
Am ersten Versorgungsspannungsanschluss 31 liegt eine erste Versorgungsspannung VDD an. Am Versorgungsausgang 71 der Y-Decodersteuerung 70 wird eine Vorspannung VBIAS bereitgestellt. Der X-Decoder 80 gibt ein Wortleitungssignal WLl an die Wortleitung 29, ein weiteres Wortleitungssignal WL2 an die weitere Wortleitung 39 und ein zusätzliches Wortleitungssignal WL3 an die zusätzliche Wortleitung 40 ab. Die erste Bitleitung 27 weist ein erstes Bitleitungssignal BLl auf. Entsprechend weisen die zweite, dritte, vierte, fünfte und sechste Bitleitung 28, 48, 49, 59, 60 ein zweites, drittes, viertes, fünftes und sechstes Bitleitungssignal BL2, BL3, BL4, BL5, BL6 auf. Dem ersten Wannenanschluss 34 wird eine Wannenspannung WEl, dem weiteren Wannenanschluss 51 eine weitere Wannenspannung WE2 und dem zusätzlichen Wannenanschluss 61 eine zusätzliche Wannenspannung WE3 von der Kontrolllogik 82 zugeführt.
Ein Auswahlsignal SL wird den Auswahltransistoren 30, 50, 62 von der Kontrolllogik 82 zugeleitet. An einem Knoten zwischen dem ersten Auswahltransistor 30 und den Speichertransistoren der ersten Wanne 33 liegt eine Anschlussspannung SLl an. Entsprechend liegt an einem Knoten zwischen dem weiteren Aus- wahltransistor 50 und den Speichertransistoren der zweiten Wanne 41 eine weiteren Anschlussspannung SL2 sowie an einem Knoten zwischen dem zusätzlichen Auswahltransistor 62 und den Speichertransistoren der dritten Wanne 52 eine zusätzliche Anschlussspannung SL3 an. Die Funktion der in Figur IA gezeigten Speicheranordnung wird mittels der Figuren IB und IC näher erläutert.
Schaltet man die erste Versorgungsspannung VDD der Speicheranordnung 10 ab, so bleiben mit Vorteil die Elektronen auf den floating gates der Speichertransistoren erhalten.
In einer alternativen Ausführungsform können die Speicher- transistoren auch als n-Kanal MOSFETs realisiert sein. Die
Wannen 33, 41, 52 sind dann p-dotiert. Dabei sind die Potentiale für den Programmier-, den Lösch- und den Lesevorgang entsprechend angepasst.
In einer Ausführungsform kann der Halbleiterkörper 32 den
Auswahltransistor 30, den weiteren Auswahltransistor 50, den zusätzlichen Auswahltransistor 62, die Wortleitung 29, die weitere Wortleitung 39, die zusätzliche Wortleitung 40, die erste, zweite, dritte, vierte, fünfte und sechste Bitleitung 27, 28, 48, 49, 59, 60, die Kontrolllogik 82, den Y-Decoder 63, den Datentreiber 74, den X-Decoder 80 und/oder den Leseverstärker 23 umfassen.
In einer alternativen, nicht gezeigten Ausführungsform um- fasst die Speicheranordnung 10 ein Pageregister. Bei einem Speichervorgang unter Verwendung eines Pageregisters können wahlweise ein oder mehrere Bits gleichzeitig in die Speicheranordnung geschrieben werden. Die maximale Anzahl der Bits, welche gleichzeitig geschrieben werden können, hängt von der Größe des Pageregisters ab. Mit Vorteil wird mittels des Pageregisters die Schreibgeschwindigkeit erhöht. In einer Ausführungsform arbeitet die Speicheranordnung mit einem error checking and correcting-Verfahren, abgekürzt ECC- Verfahren. Die Speicheranordnung umfasst dazu Reservespeichertransistoren. Das ECC-Verfahren kann gemäß dem Hamilton- Code, dem Binary-Coded Decimal Code, abgekürzt BCD-Code oder dem Goley-Code realisiert sein. Die Reservespeichertransistoren ersetzen beim ECC-Verfahren die fehlerhaften Speichertransistoren. Mit Vorteil können dadurch Frühausfälle der Speichertransistoren abgefangen werden und die Ausbeute der Speicheranordnung erhöht werden. Bevorzugt können mit dem
ECC-Verfahren der Ausfall von mehr als einem Speichertransistor abgefangen werden.
Figur IB zeigt eine beispielhafte Ausführungsform der Signa- Ie, mit denen die Anschlüsse der Speicheranordnung 10 gemäß Figur IA während eines Programmier-, eines Lösch- und eines Lesevorgangs beaufschlagt werden. Figur IC zeigt einen Ausschnitt der Speicheranordnung gemäß Figur IA, in der die ausgewählten Leitungen und Wannen eingezeichnet sind. Beispiel- haft zeigen Figuren IB und IC das Programmieren, Löschen und Lesen des ersten und des zweiten Speichertransistors 11, 17 zum Speichern und Lesen eines ersten Bits.
Bei einem Programmiervorgang des ersten und des zweiten Spei- chertransistors 11, 17 weist das Wortleitungssignal WLl einen Wert einer zweiten Versorgungsspannung VPP auf. Die zweite Versorgungsspannung VPP kann beispielsweise einen Wert aus einem Intervall zwischen 10 V und 15 V aufweisen. Die zweite Versorgungsspannung VPP ist eine Hochspannung. Das weitere Wortleitungssignal WL2 und das zusätzliches Wortleitungssignal WL3 weisen den Wert 0 V auf. Das erste und das zweiten Bitleitungssignal BLl, BL2 werden mit dem Wert 0 V bereitgestellt. Das dritte, vierte, fünfte und sechste Bitleitungs- signal BL3, BL4, BL5, BL6 zeigen den Wert der Vorspannung VBIAS. Der ersten Wanne 34 wird die Wannenspannung WEl mit dem Wert 0 V zugeführt. Die weitere Wannenspannung WE2 und die zusätzliche Wannenspannung WE3 zeigen den Wert der zwei- ten Versorgungsspannung VPP. Das Auswahlsignal SL weist den Wert der zweiten Versorgungsspannung VPP auf. Die drei Anschlussspannungen SLl, SL2, SL3 sind ausgeschaltet. Durch eine Spannungsdifferenz zwischen der Wortleitung 29 und der Wanne 33 werden der erste und der zweite Speichertransistor 11, 17 programmiert. Zwischen den Steueranschlüssen 12, 18 des ersten und des zweiten Speichertransistors 11, 17 und der Wanne 33 liegt die Differenz zwischen dem Wortleitungssignal WLl und der Wannenspannung WEl an, welche den Wert der zweiten Versorgungsspannung VPP beträgt, so dass der erste und der zweite Speichertransistor 11, 17 programmiert werden.
Da das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert 0 V aufweist, wird während des Programmierens des ersten und des zweiten Speichertransistors 11, 17 der dritte bis sechste Speichertransistors 35 bis 38 nicht programmiert. Da das weitere Wortleitungssignal WL2 den Wert 0 V, die weitere Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP und das dritte Bitleitungssignal BL3 den Wert der Vorspannung VBIAS aufweist, wird sowohl ein Program- mieren wie auch ein Löschen des siebten und achten Speichertransistors 44, 45 vermieden. Der Zustand eines der Speichertransistoren bleibt unverändert, solange eine Spannung zwischen dem floating gate und der Wanne kleiner als die Vorspannung VBIAS ist. Die Vorspannung VBIAS weist den Wert der ersten Versorgungsspannung VDD abzüglich des Wertes der
Schwellenspannung eines Speichertransistors auf. In einer alternativen Ausführungsform können in einem Programmiervorgang die Bitleitungssignale BL3, BL4, BL5, BL6 der nicht ausgewählten Bitleitungen 48, 49, 59, 60 den Wert 0 V aufweisen.
Um während des Programmierens des ersten und des zweiten Speichertransistors 11, 17 zu verhindern, dass der siebte und/oder der achte Speichertransistor 42, 43 programmiert oder gelöscht wird, weist das Wortleitungssignal WLl und die weitere Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP sowie das dritte und das vierte Bitleitungssig- nal BL3, BL4 den Wert der Vorspannung VBIAS auf. Um hingegen während des Löschen des ersten und/oder des zweiten Speichertransistors 11, 17 zu verhindern, dass der siebte und/oder der achte Speichertransistor 42, 43 programmiert oder gelöscht wird, weist das Wortleitungssignal WLl 0 V, die weite- re Wannenspannung WE2 den Wert der zweiten Versorgungsspannung VPP sowie das dritte und das vierte Bitleitungssignal BL3, BL4 den Wert der Vorspannung VBIAS auf.
In einem Löschvorgang zum Löschen der ersten und/oder des zweiten Speichertransistors 11, 17 weist das Wortleitungssignal WLl den Wert 0 V, das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert der zweiten Versorgungsspannung VPP, das dritte, das vierte, das fünfte und das sechste Bitleitungssignal BL3, BL4, BL5, BL6 den Wert der Vorspannung VBIAS, die Wannenspannung WEl sowie die zusätzliche und die weitere Wannenspannung WE2, WE3 den Wert der zweiten Versorgungsspannung VPP auf. Das Auswahlsignal SL weist den Wert der zweiten Versorgungsspannung VPP auf. Die Anschlussspannungen SLl, SL2, SL3 sind ausgeschaltet. Zum Löschen des ers- ten Speichertransistors 11 wird das erste Bitleitungssignal BLl mit einem Wert der zweiten Versorgungsspannung VPP bereitgestellt. Somit werden Elektronen vom floating gate des ersten Speichertransistors 11 zur Wanne 33 gezogen. Zum Lö- sehen des zweiten Speichertransistors 17 wird entsprechend das zweite Bitleitungssignal BL2 auf den Wert der zweiten Versorgungsspannung VPP gesetzt. Nimmt das erste Bitleitungssignal BLl den Wert der Vorspannung VBIAS an, so wird der erste Speichertransistor 11 nicht gelöscht. Entsprechend wird der zweite Speichertransistor 17 nicht gelöscht, wenn der Wert des zweiten Bitleitungssignal BL2 den Wert der Vorspannung VBIAS annimmt. Somit kann durch Auswahl des ersten Bitleitungssignals BLl beziehungsweise des zweiten Bitleitungs- Signals BL2 bestimmt werden, ob der erste und/oder der zweite Speichertransistor 11, 17 gelöscht werden.
In einem Lesevorgang zum Lesen des vom ersten und vom zweiten Speichertransistor 11, 17 gespeicherten ersten Bits weist das Wortleitungssignal WLl den Wert 0 V, das weitere und das zusätzliche Wortleitungssignal WL2, WL3 den Wert der ersten Versorgungsspannung VDD, das dritte, das vierte, das fünfte und das sechste Bitleitungssignal BL3, BLB4, BL5, BLB6 einen schwebenden Wert und die Wannenspannungen WEl, WE2, WE3 den Wert der ersten Versorgungsspannung VDD auf. Das Auswahlsignal SL weist den Wert 0 V auf. Die erste Bitleitung 27 und die zweite Bitleitung 28 sind über den ersten und den zweiten Umschalter 64, 65 des Y-Decoders 63 mit dem ersten und dem zweiten Eingang 24, 25 des Leseverstärkers 23 derart verbun- den, dass das erste Bitleitungssignal BLl dem ersten Eingang
24 und das zweite Bitleitungssignal BL2 dem zweiten Eingang
25 des Leseverstärkers 23 zugeleitet werden. Das erste Bitleitungssignal BLl stellt sich somit entsprechend dem Zustand des ersten Speichertransistors 11 ein. Entsprechend wird das zweite Bitleitungssignal BL2 entsprechend dem Zustand des zweiten Speichertransistors 17 generiert. Um ein Bit mittels des ersten und des zweiten Speichertransistors 11, 17 zu speichern, werden somit sowohl der erste wie auch der zweite Speichertransistor 11, 17 programmiert. Nach dem Programmieren befinden sich Elektronen auf den floa- ting gates des ersten und des zweiten Speichertransistors 11, 17. Anschließend wird genau einer der beiden Speichertransistoren 11, 17 gelöscht. Um einen logischen Wert 1 zu speichern, wird somit nach dem Programmiervorgang der erste Speichertransistor 11 nicht gelöscht und der zweite Speichertran- sistor 17 gelöscht. Um einen Wert 0 zu speichern, wird nach dem Programmiervorgang der erste Speichertransistor 11 gelöscht und der zweite Speichertransistor 17 nicht gelöscht.
Bei dem Programmieren und dem Löschen des ersten und des zweiten Speichertransistors 11, 17 werden die Speichertransistoren 35 bis 38, 42 bis 47 sowie 53 bis 58 nicht programmiert und auch nicht gelöscht. Dies wird mit Vorteil aufgrund der in Tabelle IB angegebenen Signale und Spannungen erreicht .
Mit Vorteil wird mittels der Speicheranordnung gemäß Figuren IA bis IC eine hohe Anzahl von Schreibvorgängen erzielt. Mit Vorteil weist eine Speicheranordnung gemäß Figuren IA bis IC einen niedrigen Platzbedarf auf dem Halbleiterkörper 32 auf, da eine Anzahl der benötigten Wannen niedrig gehalten ist.
Figur 2A zeigt eine weitere beispielhafte Ausführungsform einer Speicheranordnung nach dem vorgeschlagenen Prinzip. Die Speicheranordnung 10 gemäß Figur 2A ist eine Weiterbildung der in Figur IA gezeigten Ausführungsform. Im Unterschied zu der Ausführungsform gemäß Figur IA weist der Halbleiterkörper
32 gemäß Figur 2A eine zweite Wanne 90 auf. Die erste Wanne
33 umfasst somit den ersten, den dritten und den fünften Speichertransistor 11, 35, 37. In der zweiten Wanne 90 sind der zweite, der vierte und der sechste Speichertransistor 17, 36, 38 angeordnet. Die erste Wanne 33 ist mittels des ersten Wannenanschlusses 34 angeschlossen. Entsprechend ist die zweite Wanne 90 mittels eines zweiten Wannenanschlusses 91 angeschlossen. An den zweiten Wannenanschluss 91 sind die Substratanschlüsse des zweiten, des vierten und des sechsten Speichertransistors 17, 36, 38 angeschlossen. Ein zweiter Auswahltransistor 96 koppelt die zweiten Anschlüsse des zwei- ten, des vierten und des sechsten Speichertransistors 17, 36, 38 mit dem ersten Versorgungsspannungsanschluss 31. Entsprechend umfasst der Halbleiterkörper 32 die weitere Wanne 41 mit dem weiteren Wannenanschluss 51 sowie eine dritte Wanne 92 mit einem dritten Wannenanschluss 93. In der weiteren Wan- ne 41 sind der siebte, der neunte und der elfte Speichertransistor 42, 44, 46 angeordnet. Hingegen sind in der dritten Wanne 92 der achte, der zehnte und der zwölfte Speichertransistor 43, 45, 47 angeordnet, die über einen dritten Auswahltransistor 97 mit dem ersten Versorgungsspannungsanschluss 31 verbunden sind. In analoger Weise umfasst der Halbleiterkörper 32 die zusätzliche Wanne 52 mit dem zusätzlichen Wannenanschluss 61 und eine vierte Wanne 94 mit einem vierten Wannenanschluss 95. Somit umfasst die zusätzliche Wanne 52 den dreizehnten, fünfzehnten und siebzehnten Speichertransistor 53, 55, 57 und die vierte Wanne 94 den vierzehnten, sechzehnten und achtzehnten Speichertransistor 54, 56, 58, die über einen vierten Auswahltransistor 98 mit dem ersten Versorgungsspannungsanschluss 31 verbunden sind.
Der Wannenanschluss 34 der ersten Wanne 33 wird mit der Wannenspannung WEl und der zweite Wannenanschluss 91 der zweiten Wanne 90 mit einer zweiten Wannenspannung WEAl beaufschlagt. Entsprechend wird der weitere Wannenanschluss 51 der weiteren Wanne 41 mit der weiteren Wannenspannung WE2 und der dritte Wannenanschluss 93 der dritten Wanne 92 mit einer dritten Wannenspannung WEA2 beaufschlagt. Weiter wird der zusätzliche Wannenanschluss 61 der zusätzlichen Wanne 52 mit der zusätz- liehen Wannenspannung WE3 und der vierte Wannenanschluss 95 der vierten Wanne 94 mit einer vierten Wannenspannung WEA3 beaufschlagt .
In einer Ausführungsform kann der Halbleiterkörper 32 den zweiten, den dritten und/oder den vierten Auswahltransistor 96, 97, 98 umfassen.
Gemäß Figuren IA bis IC umfasst ein Schreibvorgang das Durchführen eines datenunabhängigen Programmiervorgangs gefolgt von einem datenabhängigen Löschvorgang. Ein Schreibvorgang für die Speicheranordnung gemäß Figur 2A kann ebenfalls einen datenunabhängigen Programmiervorgang, der von einem datenabhängigen Löschvorgang gefolgt ist, umfassen. Der Programmiervorgang bei einer Anordnung gemäß Figur 2A kann mit Vorteil datenabhängig sein, wie nachfolgend anhand Figuren 2B und 2C beschrieben .
Figur 2B zeigt eine beispielhafte Ausführungsform der Signale, mit denen die Anschlüsse der Speicheranordnung 10 gemäß Figur 2A während eines Programmier-, eines Lösch- und eines Lesevorgangs beaufschlagt werden. Figur 2C zeigt einen Ausschnitt der Speicheranordnung gemäß Figur 2A, in der die ausgewählten Leitungen und Wannen eingezeichnet sind. Beispielhaft zeigen Figuren 2B und 2C das Programmieren, Löschen und Lesen des ersten und des zweiten Speichertransistors 11, 17.
Der erste und der zweite Speichertransistor 11, 17 können getrennt programmiert werden. Zum Programmieren des ersten Speichertransistors 11 nimmt das erste Bitleitungssignal BLl den Wert 0 V, das zweite Bitleitungssignal BL2 den Wert der Vorspannung VBIAS, die Wannenspannung WEl den Wert 0 V und die zweite Wannenspannung WEAl den Wert der zweiten Versor- gungsspannung VPP an. Die weiteren Signale und Spannungen entsprechen den in Figur IB angegebenen Signalen und Spannungen. Somit liegt ausschließlich zwischen der ersten Wanne 33 und dem Steueranschluss 12 des ersten Speichertransistors 11 der Wert der zweiten Versorgungsspannung VPP an, so dass aus- schließlich dieser programmiert wird. Ist jedoch der zweite Speichertransistor 17 zu programmieren, so nimmt das erste Bitleitungssignal BLl den Wert der Vorspannung VBIAS, das zweite Bitleitungssignal BL2 den Wert 0 V, die Wannenspannung WEl den Wert der zweiten Versorgungsspannung VPP und die zweite Wannenspannung WEAl den Wert 0 V an. Das Löschen und das Lesen erfolgt mit den gemäß Figur 2B angegebenen Signalen .
Um die Datenabhängigkeit beim Programmieren zu erzielen, ist jeder Speichertransistor, der von ein- und derselben Wortleitung angesteuert wird, in einer eigenen Wanne angeordnet, sind beispielsweise die sechs Speichertransistoren 11, 17, 42, 43, 53, 54, die an die Wortleitung 29 angeschlossen sind, den sechs Wannen 33, 41, 53, 90, 92, 94 angeordnet. Wird bei- spielsweise der erste Speichertransistor 11 programmiert und befinden sich bereits ausreichend Elektronen vom letzten Programmiervorgang auf dem floating gate des ersten Speichertransistors 11, so kommt es zu keinem Elektronenfluss über das Tunneloxid zwischen der Wanne und dem floating gate, so- dass das Tunneloxid des ersten Speichertransistors 11 keine Stressbelastung erfährt. Entsprechend erfährt auch ein Speichertransistor, der bereits gelöscht ist und bei einem erneuten Schreibvorgang ebenfalls gelöscht werden soll, keine Stressbelastung des Tunneloxides, da keine Elektronen beim Löschvorgang über das Tunneloxid fließen. Ausschließlich im Fall, dass der Wert des zu speichernden Bits geändert wird, ändern der erste und der zweite Speichertransistor 11, 17 ih- ren Zustand und die Tunneloxide der beiden Speichertransistoren 11, 17 erfahren eine Stressbelastung. Dadurch ist mit Vorteil die Belastung des Tunneloxides in der Speicheranordnung gemäß Figuren 2A bis 2C erniedrigt gegenüber der Belastung der Tunneloxide in einer Speicheranordnung gemäß Figuren IA bis IC.
Bei dem Programmieren und dem Löschen des ersten und des zweiten Speichertransistors 11, 17 werden die Speichertransistoren 35 bis 38, 42 bis 47 sowie 53 bis 58 nicht program- miert oder gelöscht. Dies wird mit Vorteil mittels der in Tabelle 2B angegebenen Signale und Spannungen erzielt.
Mit Vorteil kann mittels der Entkopplung des ersten und des zweiten Speichertransistors 11, 17 voneinander das Program- mieren des ersten Speichertransistors 11 unabhängig von dem
Programmieren des zweiten Speichertransistors 17 durchgeführt werden. Mit Vorteil wird somit der erste Speichertransistor 11 nur dann programmiert, wenn als erstes Bit der logische Wert 1 gespeichert wird. Wird als erstes Bit der logische Wert 0 gespeichert, so wird der erste Speichertransistor 11 keinem Programmiervorgang unterworfen, sondern ausschließlich einem Löschvorgang. Somit sind vorteilhafterweise die Anzahl der Programmiervorgänge und der Löschvorgänge der ersten Speicherzelle 11 halbiert. Entsprechend sind auch die Anzahl der Programmier- und Löschvorgänge der zweiten Speicherzelle 17 und der weiteren Speicherzellen reduziert. Mit Vorteil weist die Speicheranordnung gemäß Figuren 2A bis 2C eine noch höhere maximale Anzahl der Schreibvorgänge auf, verglichen mit der Speicheranordnung gemäß den Figuren IA bis IC.
Figur 3 zeigt eine beispielhafte Ausführungsform eines Lese- Verstärkers 23, wie er in die Speicheranordnung 10 gemäß Figuren IA und 2A eingesetzt werden kann. Der Leseverstärker 23 weist den ersten und den zweiten Eingang 24, 25 und den Ausgang 26 auf. Weiter weist der Leseverstärker 23 einen Kompa- rator 100 auf, der an einem nicht-invertierenden Eingang mit dem ersten Eingang 24 und an einem invertierenden Eingang mit dem zweiten Eingang 25 gekoppelt ist. Außerdem umfasst der Leseverstärker 23 einen ersten Schalter 101, der den ersten Eingang 24 mit dem nicht-invertierenden Eingang des Kompara- tors 100 koppelt. Entsprechend umfasst der Leseverstärker 23 einen zweiten Schalter 102, der den zweiten Eingang 25 mit dem invertierenden Eingang des Komparators 100 koppelt.
Der erste und der zweite Schalter 101, 102 sind als Transmission-Gate ausgebildet. Der erste Schalter 101 umfasst einenp- Kanal Transistor 103 und einen n-Kanal Transistor 104, die jeweils an einem ersten Anschluss miteinander und mit dem ersten Eingang 24 verbunden sind und an einen zweiten Anschluss jeweils miteinander und mit dem nicht-invertierenden Eingang des Komparators 100 verbunden sind. Entsprechend um- fasst der zweite Schalter 102 einen weiteren p-Kanal Transistor 105 und einen weiteren n-Kanal Transistor 106, die jeweils an einem ersten Anschluss mit dem zweiten Eingang 25 und an einem zweiten Anschluss mit dem invertierenden Eingang des Komparators 100 verbunden sind. Ein Steueranschluss des n-Kanal Transistors 104 und ein Steueranschluss des weiteren n-Kanal Transistors 106 sind an einen ersten Steuereingang 107 angeschlossen. Analog sind ein Steueranschluss des p-Kanal Transistors 103 und ein Steueranschluss des weiteren p-Kanal Transistors 105 an einen zweiten Steuereingang 108 angeschlossen .
Der Leseverstärker 23 umfasst einen Stromspiegel 109 mit ei- nem ersten und einem zweiten Stromspiegeltransistor 110, 111. Ein erster Anschluss des ersten Stromspiegeltransistors 110 ist mit dem nicht-invertierenden Eingang des Komparators 100 und ein erster Anschluss des zweiten Stromspiegeltransistors 111 ist mit dem invertierenden Eingang des Komparators 100 verbunden. Die Steueranschlüsse des ersten und des zweiten
Stromspiegeltransistors 110, 111 sind miteinander und mit dem ersten Anschluss des ersten Stromspiegeltransistors 110 verbunden. Die zweiten Anschlüsse des ersten und des zweiten Stromspiegeltransistors 110, 111 sind mit einem Bezugspoten- tialanschluss 112 verbunden. Der Leseverstärker 23 umfasst darüber hinaus einen ersten und einen zweiten Entladetransistor 113, 114. Ein erster Anschluss des ersten Entladetransistors 113 ist mit dem ersten Anschluss des ersten Stromspiegeltransistors 110 und damit mit dem nicht-invertierenden Eingang des Komparators 100 verbunden. Ein erster Anschluss des zweiten Entladetransistors 114 ist mit dem ersten Anschluss des zweiten Stromspiegeltransistors 111 und damit mit dem invertierenden Eingang des Komparators 100 verbunden. Die zweiten Anschlüsse des ersten und des zweiten Entladetransis- tors 113, 114 sind mit dem Bezugspotentialanschluss 112 verbunden. Die Steueranschlüsse des ersten und des zweiten Entladetransistors 113, 114 sind an einen dritten Steuereingang 115 des Leseverstärkers 23 angeschlossen.
Ein Ausgang des Komparators 100 ist mit dem Ausgang 26 des
Leseverstärkers 23 gekoppelt. Zwischen den Ausgang des Komparators 100 und den Ausgang 26 des Leseverstärkers 23 ist ein Speicher 116 geschaltet. Der Speicher 116 ist als flüchtiger Speicher, englisch latch, ausgebildet. Der Speicher 116 weist ein nicht eingezeichnetes Flip-Flop auf. Ein Steuereingang des Komparators 100 und ein Steuereingang des Speichers 116 sind mit dem ersten Steuereingang 107 des Leseverstärkers 23 verbunden. Der erste und der zweite Schalter 101, 102 mit den Transistoren 103 bis 106 sind in einer Hochvolt-CMOS- Technologie realisiert. Die weiteren Schaltungsteile des Leseverstärkers 23 sind in einer Niedervolt-CMOS-Technologie ausgeführt. Falls die Speicheranordnung 10 ein Pageregister umfasst, können der erste und der zweite Schalter 101, 102 mit den Transistoren 103 bis 106 in einer Niedervolt-CMOS- Technologie realisiert sein.
Ein erstes, ein zweites und ein drittes Steuersignal SAEN, SAENB, SAENDB wird dem ersten, dem zweiten und dem dritten
Steuereingang 107, 108, 115 des Leseverstärkers 23 zugeführt. Am Beginn des Lesevorgangs wird das dritte Steuersignal SAENDB mit einem Wert dem ersten und dem zweiten Entladetransistor 113, 114 zugeführt, sodass der erste und der zweite Entladetransistor 113, 114 in einen leitenden Betriebszustand geschaltet sind und somit der erste und der zweite Stromspiegeltransistor 110, 111 kurzgeschlossen sind. Mittels des ersten und des zweiten Steuersignals SAEN, SAENB werden der erste und der zweite Schalter 101, 102 leitend geschaltet. Der invertierende und der nicht-invertierende Eingang des Komparators 100 sowie die erste und die zweite Bitleitung 27, 28 befinden sich somit näherungsweise auf dem Potential des Be- zugspotentialanschluss 112. Anschließend werden der erste und der zweite Entladetransistor 113, 114 in einen nicht- leitenden Betriebszustand geschaltet.
Ist der erste Speichertransistor 11 programmiert, so dass sich Elektronen auf dem floating gate des ersten Speicher- transistors 11 befinden, so nimmt das erste Bitleitungssignal BLl näherungsweise den Wert der ersten Versorgungsspannung VDD an. In diesem Fall befinden sich auf dem floating gate des zweiten Speichertransistors 17 keine Elektronen, sodass sich der zweite Speichertransistor 17 in einem nichtleitenden Betriebszustand befindet und das zweite Bitleitungssignal BL2 näherungsweise den Wert des Bezugspotentials annimmt. Der Komparator 100 gibt demzufolge am Ausgang des Komparators 100 ein Signal mit einem hohen Spannungswert, welcher dem logischen Wert 1 entspricht, ab. Dieses Signal wird mittels des Speichers 116 gespeichert und als Ausgangssignal SOUT am Ausgang 26 des Leseverstärkers 23 bereitgestellt. Befinden sich hingegen keine Elektronen auf dem floating gate des ersten Speichertransistors 11 und befinden sich dafür Elektronen auf dem floating gate des zweiten Speichertransistors 17, so nimmt das erste Bitleitungssignal BLl näherungsweise den Wert des Bezugspotentials und das zweite Bitleitungssignal BL2 den Wert der ersten Versorgungsspannung VDD an, sodass am Ausgang des Komparators 100 ein Signal mit einem niedrigen Spannungswert, welcher dem logischen Wert 0 entspricht, anliegt. Dieses Signal wird ebenfalls mittels des Speichers 116 gespeichert und als Ausgangssignal SOUT am Ausgang 26 des Leseverstärkers 23 abgegeben.
Mit Vorteil kompensiert die Speicheranordnung 10 Prozessschwankungen, Schwankungen der Versorgungsspannungen und Temperaturschwankungen. Darüber hinaus kompensiert die Speicheranordnung 10 Variationen im Verhalten des ersten und des zweiten Speichertransistors 11, 17, die durch unterschiedli- che Charge trap-Charakteristiken hervorgerufen werden. Durch die voll differentielle Speicheranordnung kann eine sehr hohe Anzahl von maximalen Schreibvorgängen erzielt werden. Figur 4A zeigt eine Darstellung einer Abhängigkeit eines Stromes I durch den ersten Speichertransistor 11 oder einen der anderen Speichertransistoren in Abhängigkeit einer Anzahl N von Schreibvorgängen, auch Schreibzyklen genannt. Der Strom I ist als maximaler Strom zwischen dem ersten und dem zweiten Anschluss 13, 14 des ersten Speichertransistors 11 definiert. Befinden sich keine Elektronen auf dem floating gate des ersten Speichertransistors 11, so sperrt der erste Speichertransistor 11 in erster Näherung und der Strom I weist einen Wert in einem Intervall ICELLO zwischen einem Wert ICELLOMAX und einem Wert ICELLOMIN auf. Befinden sich hingegen Elektronen auf dem floating gate, so leitet der erste Speichertransistor 11 und der Strom I stellt sich mit einem Wert aus einem Intervall ICELLl zwischen einem Wert ICELLlMAX und einem Wert ICELLlMIN ein. Das Intervall ICELLl repräsentiert somit den programmierten Zustand des ersten Speichertransistors 11 und das Intervall ICELLO den gelöschten Zustand des ersten Speichertransistors 11. Die beiden Intervalle werden durch Pro- zess-, Versorgungsspannungs- und Temperaturvariationen ver- ursacht. Mit zunehmender Anzahl N der Schreibvorgänge werden immer mehr Elektronen in das Tunneloxid des ersten Speichertransistors 11 eingebaut und gelangen immer weniger Elektronen auf das floating gate. Somit nehmen die Werte ICELLlMAX und ICELLlMIN ab. Im Gegenzug nehmen die Werte ICELLOMAX und ICELLOMIN aufgrund der Ladungen auf den Charge traps im Tunneloxid zu. Nach einem Wert Nl der Anzahl N von Schreibvorgängen sind die Werte ICELLlMIN und ICELLOMAX gleich groß und es ist nicht mehr unterscheidbar, ob der erste Speichertransistor 11 gelöscht oder programmiert ist.
Zwischen dem ersten Strom ICELLl und dem zweiten Strom ICELLO ist ein Referenzstrom IREF eingezeichnet. Der Referenzstrom IREF liegt in einem Intervall zwischen einem Wert IREFMAX und einem Wert IREFMIN. Das Intervall wird durch Variationen des Prozesses, der Versorgungsspannung und der Temperatur verursacht. Falls mittels des Referenzstromes IREF bewertet wird, ob ein Speichertransistor gelöscht oder programmiert ist, so bedeutet ein Wert N2 der Anzahl N die maximale Anzahl von
Schreibvorgängen der Speicheranordnung. Der Wert N2 ist kleiner als der Wert Nl. Mit Vorteil wird in den Speicheranordnungen gemäß Figuren 1 A bis 2C beim Lesevorgang keine Bewertung anhand eines Referenzstromes durchgeführt, da der Strom I durch den ersten Speichertransistor 11 mit einem Strom durch den zweiten Speichertransistor 17 verglichen wird, wobei der zweite Speichertransistor 17 einen zum ersten Speichertransistor 11 invertierten Betriebszustand aufweist.
Figur 4B zeigt einen beispielhaften Verlauf des Stromes I durch den ersten Speichertransistor 11 in Abhängigkeit der Anzahl N von Schreibvorgängen. Die Kurven ICELLl-A und ICELLO-A zeigen den Strom I bei einer Speicheranordnung gemäß den Figuren IA bis IC. Hingegen zeigen die Kurven ICELLl-B und ICELLO-B den Strom I bei einer Speicheranordnung gemäß den Figuren 2A bis 2C. Mittels des differentiellen Aufbaus des Leseverstärkers 23 ist der Einfluss von Versorgungsspan- nungs-, Prozess- und Temperaturvariationen nahezu eliminiert. Da in einer Speicheranordnung gemäß Figur 2A bis 2C bei einem Speichervorgang die durchschnittliche Anzahl der Programmier- und Löschvorgänge, bei denen das Tunneloxid eine Stressbelastung erfährt, geringer verglichen mit der Speicheranordnung gemäß den Figuren IA bis IC ist, ist die Lebensdauer der Speicheranordnung gemäß Figuren 2A bis 2C erhöht. Die Spei- cheranordnung gemäß den Figuren IA bis IC ist bis zu einem
Wert N3 der Anzahl N und die Speicheranordnung gemäß den Figuren 2A bis 2C bis zu einem Wert N4 der Anzahl N einsetzbar, wobei der Wert N4 größer als der Wert N3 ist. Bezugszeichenliste
10 Speicheranordnung
11 erster Speichertransistor 12 Steueranschluss
13 erster Anschluss
14 zweiter Anschluss
15 Substratanschluss
17 zweiter Speichertransistor 18 Steueranschluss
19 erster Anschluss
20 zweiter Anschluss
21 Substratanschluss 23 Leseverstärker 24 erster Eingang
25 zweiter Eingang
26 Ausgang
27 erste Bitleitung
28 zweite Bitleitung 29 Wortleitung
30 erster Auswahltransistor
31 erster Versorgungsspannungsanschluss
32 Halbleiterkörper
33 erste Wanne 34 erster Wannenanschluss
35 dritter Speichertransistor
36 vierter Speichertransistor
37 fünfter Speichertransistor
38 sechster Speichertransistor 39 weitere Wortleitung
40 zusätzliche Wortleitung
41 weitere Wanne
42 siebter Speichertransistor 43 achter Speichertransistor
44 neunter Speichertransistor
45 zehnter Speichertransistor
46 elfter Speichertransistor 47 zwölfter Speichertransistor
48 dritte Bitleitung
49 vierte Bitleitung
50 weiterer Auswahltransistor
51 weiterer Wannenanschluss 52 zusätzliche Wanne
53 dreizehnter Speichertransistor
54 vierzehnter Speichertransistor
55 fünfzehnter Speichertransistor
56 sechzehnter Speichertransistor 57 siebzehnter Speichertransistor
58 achtzehnter Speichertransistor
59 fünfte Bitleitung
60 sechste Bitleitung
61 zusätzlicher Wannenanschluss 62 zusätzlicher Auswahltransistor
63 Y-Decoder
64 bis 69 Umschalter
70 Y-Decodersteuerung
71 Versorgungsausgang 72 erster Steuerausgang
73 zweiter Steuerausgang
74 Datentreiber
75 erster Treiberausgang
76 zweiter Treiberausgang 77 Array
80 x-Decoder
82 Kontrolllogik
90 zweite Wanne 91 zweiter Wannenanschluss
92 dritte Wanne
93 dritter Wannenanschluss
94 vierte Wanne 95 vierter Wannenanschluss
96 zweiter Auswahltransistor
97 dritter Auswahltransistor
98 vierter Auswahltransistor 100 Komparator 101 erster Schalter
102 zweiter Schalter
103 p-Kanal Transistor
104 n-Kanal Transistor
105 weiterer p-Kanal Transistor 106 weiterer n-Kanal Transistor
107 erster Steuereingang
108 zweiter Steuereingang
109 Stromspiegel
110 erster Stromspiegeltransistor 111 zweiter Stromspiegeltransistor
112 Bezugspotentialanschluss
113 erster Entladetransistor
114 zweiter Entladetransistor
115 dritter Steuereingang 116 Speicher
SAEN, SAENB, SAENDB Steuersignal
BLl erstes Bitleitungssignal
BL2 zweites Bitleitungssignal
BL3 drittes Bitleitungssignal BL4 viertes Bitleitungssignal
BL5 fünftes Bitleitungssignal
BL6 sechstes Bitleitungssignal
WEl Wannenspannung WEAl zweite Wannenspannung
WEA2 dritte Wannenspannung
WEA3 vierte Wannenspannung
WE2 weitere Wannenspannung WE3 zusätzliche Wannenspannung
WLl Wortleitungssignal
WL2 weiteres Wortleitungssignal
WL3 zusätzliches Wortleitungssignal
SOUT Ausgangssignal SL Auswahlsignal
SLl Anschlussspannung
SL2 weitere Anschlussspannung
SL3 zusätzliche Anschlussspannung
VBIAS Vorspannung VDD erste Versorgungsspannung
VPP zweite Versorgungsspannung

Claims

Patentansprüche
1. Speicheranordnung, die einen Halbleiterkörper (32) aufweist, umfassend: - einen ersten Speichertransistor (11) zum nicht-flüchtigen Speichern eines ersten Bits derart, dass der erste Speichertransistor (11) in einer ersten Wanne (33) angeordnet ist, die der Halbleiterkörper (32) umfasst und der mittels eines ersten Wannenanschlusses (34) eine Wannenspannung (WEl) zuführbar ist, einen zweiten Speichertransistor (17) zum nicht-flüchtigen Speichern des ersten Bits in invertierter Form derart, dass der zweite Speichertransistor (17) in der ersten Wanne (33) oder in einer zweiten Wanne (90) angeordnet ist, die der Halbleiterkörper (32) umfasst, wobei der zweiten Wanne (90) mittels eines zweiten Wannenanschlusses (91) eine zweite Wannenspannung (WEAl) zuführbar ist, eine Wortleitung (29), die mit einem Steueranschluss (12) des ersten Speichertransistors (11) und mit einem Steuer- anschluss (18) des zweiten Speichertransistors (17) verbunden ist, und einen Leseverstärker (23) mit einem ersten Eingang (24), der mit dem ersten Speichertransistor (11) zur Zuführung eines ersten Bitleitungs- Signals (BLl) gekoppelt ist, einem zweiten Eingang (25) , der mit dem zweiten Speichertransistor (17) zur Zuführung eines zweiten Bitleitungssignals (BL2) gekoppelt ist, und einem Ausgang (26) zum Bereitstellen eines Ausgangssig- nals (SOUT) in Abhängigkeit des ersten Bitleitungssignals (BLl) und des zweiten Bitleitungssignals (BL2).
2. Speicheranordnung nach Anspruch 1, bei der die Speicheranordnung (10) so eingerichtet ist, dass der zweite Speichertransistor (17) nach einem Schreibvorgang in einem unterschiedlichen Betriebszustand verglichen mit einem Betriebszustand des ersten Speichertransistor (11) ist.
3. Speicheranordnung nach Anspruch 1 oder 2, wobei die erste Wanne (33) den ersten Speichertransistor (11), die zweite Wanne (90) den zweiten Speichertransistor (17), die erste Wanne (33) zum Speichern eines zweiten Bits einen dritten Speichertransistor (35) , welcher mit dem ersten Eingang (24) des Leseverstärkers (23) gekoppelt ist, und zum Speichern des zweiten Bits in invertierter Form die zweite Wanne (90) einen vierten Speichertransistor (17), welcher mit dem zweiten Eingang (25) des Leseverstärkers (23) gekoppelt ist, umfasst.
4. Speicheranordnung nach Anspruch 1 oder 2, wobei die erste Wanne (33) den ersten und den zweiten Speichertransistor (11, 17), - einen dritten Speichertransistor (35) , welcher mit dem ersten Eingang (24) des Leseverstärkers (23) gekoppelt ist, zum Speichern eines zweiten Bits und einen vierten Speichertransistor (36), welcher mit dem zweiten Eingang (25) des Leseverstärkers (23) gekoppelt ist, zum Speichern des zweiten Bits in invertierter Form, umfasst .
5. Speicheranordnung nach Anspruch 3 oder 4, umfassend eine weitere Wortleitung (39) zum Ansteuern des dritten und des vierten Speichertransistors (35, 36) .
6. Speicheranordnung nach einem der Ansprüche 1 bis 5, bei der der erste Speichertransistor (11) als Feldeffekttransistor ausgebildet ist und umfasst: den Steueranschluss (12), der an die Wortleitung (29) angeschlossen ist, - einen ersten Anschluss (13), der mit dem ersten Eingang
(24) des Leseverstärkers (23) über eine erste Bitleitung (27), an der das erste Bitleitungssignal (BLl) abgreifbar ist, gekoppelt ist, und einen zweiten Anschluss (14), der über einen ersten Aus- wahltransistor (30) mit einem ersten Versorgungsspannungs- anschluss (31) verbunden ist.
7. Speicheranordnung nach Anspruch 6, bei der der zweite Speichertransistor (17) als Feldeffekt- transistor ausgebildet ist und umfasst: den Steueranschluss (18), der an die Wortleitung (29) angeschlossen ist, einen ersten Anschluss (19), der mit dem zweiten Eingang
(25) des Leseverstärkers (23) über eine zweite Bitleitung (28), an der das zweite Bitleitungssignal (BL2) abgreifbar ist, gekoppelt ist, und einen zweiten Anschluss (20), der über den ersten Auswahltransistor (30) oder einen zweiten Auswahltransistor (96) mit dem ersten Versorgungsanschluss (31) verbunden ist.
8. Speicheranordnung nach einem der Ansprüche 1 bis 7, bei der der erste und der zweite Speichertransistor (11, 17) jeweils als Feldeffekttransistor mit einer isolierten Gateelektrode oder einem Isolatorschichtstapel zur nicht- flüchtigen Speicherung von Ladung realisiert sind.
9. Speicheranordnung nach einem der Ansprüche 1 bis 8, bei welcher der Leseverstärker (23) umfasst: einen Komparator (100) mit einem Ausgang, der mit dem Ausgang (26) des Leseverstärkers (23) gekoppelt ist, einen ersten Schalter (101), der den ersten Eingang (24) des Leseverstärkers (23) mit einem ersten Eingang des Kom- parators (100) koppelt, und einen zweiten Schalter (102), der den zweiten Eingang (25) des Leseverstärkers (23) mit einem zweiten Eingang des Komparators (100) koppelt.
10. Speicheranordnung nach Anspruch 9, bei welcher der erste und der zweite Schalter (101, 102) jeweils als Transmission-Gate ausgebildet sind.
11. Speicheranordnung nach Anspruch 9 oder 10, der Leseverstärker (23) umfassend einen Stromspiegel (109) mit einem ersten Stromspiegeltransistor (110), der den ersten Eingang des Komparators (100) mit einem Bezugspotentialan- schluss (112) verbindet, und - einem zweiten Stromspiegeltransistor (111), der den zweiten Eingang des Komparators (100) mit dem Bezugspotential- anschluss (112) verbindet.
12. Speicheranordnung nach Anspruch 11, der Leseverstärker (23) umfassend: einen ersten Entladetransistor (113), der an einem Steuer- anschluss mit einem dritten Steuereingang (115) des Leseverstärkers (23) verbunden ist und den ersten Eingang des Komparators (100) mit dem Bezugspotentialanschluss (112) koppelt, und einen zweiten Entladetransistor (114), der an einem Steu- eranschluss mit dem dritten Steuereingang (115) des Leseverstärkers (23) verbunden ist und den zweiten Eingang des Komparators (100) mit dem Bezugspotentialanschluss (112) koppelt .
13. Verfahren zum Speichern zumindest eines Bits, umfassend: - nicht-flüchtiges Speichern eines ersten Bits in einem ersten Speichertransistor (11) einer Speicheranordnung (10), nicht-flüchtiges Speichern des ersten Bits in invertierter Form in einem zweiten Speichertransistor (17) der Speicheranordnung (10), - gleichzeitiges Ansteuern eines Steueranschlusses (12) des ersten Speichertransistors (11) und eines Steueranschlusses (18) des zweiten Speichertransistors (17) mit einem Wortleitungssignal (WLl) und Bereitstellen eines Ausgangssignals (SOUT) in Abhängigkeit eines ersten Bitleitungs- Signals (BLl) des ersten Speichertransistors (11) und eines zweiten Bitleitungssignals (BL2) des zweiten Speichertransistors (17), wobei die Speicheranordnung (10) einen Halbleiterkörper (32) umfasst, - der erste Speichertransistor (11) in einer ersten Wanne (33) angeordnet ist, die der Halbleiterkörper (32) um- fasst, wobei eine Wannenspannung (WEl) der ersten Wanne (33) mittels eines ersten Wannenanschlusses (34) zugeführt wird, sowie - der zweite Speichertransistor (17) in der ersten Wanne
(33) oder in einer zweiten Wanne (90) angeordnet ist, die der Halbleiterkörper (32) umfasst, wobei eine zweite Wannenspannung (WEAl) der zweiten Wanne (33) mittels eines zweiten Wannenanschlusses (91) zugeführt wird.
14. Verfahren nach Anspruch 13, bei dem beim Speichern des ersten Bits ausschließlich ein Speichertransistor einer Menge umfassend den ersten und den zweiten Speichertransistor (11, 17) programmiert und ausschließlich ein weiterer Speichertransistor der Menge umfassend den ersten und den zweiten Speichertransistor (11, 17) gelöscht wird.
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