WO2008150032A1 - 半導体メモリ装置およびその製造方法 - Google Patents

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    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations

Definitions

  • the present invention relates to a semiconductor memory device and a manufacturing method thereof.
  • S ONO S (S i 1 icon-As a non-volatile semiconductor memory device represented by EEPR OM (Electrical 1 y Erasable and Programmable R OM) and Flash EEPR ⁇ M that can be electrically rewritten O xide-N itride-O xide-S i 1 icon) type and MONO S (eta 1 — O xide — N itride — O xide — S i 1 icon) type are known.
  • EEPR OM Electrical 1 y Erasable and Programmable R OM
  • Flash EEPR ⁇ M Flash EEPR ⁇ M that can be electrically rewritten O xide-N itride-O xide-S i 1 icon
  • MONO S eta 1 — O xide — N itride — O xide — S i 1 icon
  • non-volatile semiconductor memory devices information is retained by using a silicon nitride film (S i 1 iCon N i tide) sandwiched between silicon dioxide films (S i 1 i c o n i o d i d e) as a charge trapping layer.
  • a silicon nitride film S i 1 iCon N i tide
  • silicon dioxide films S i 1 i c o n i o d i d e
  • Patent Document 1 As a technology related to a nonvolatile semiconductor memory device, for example, in WO 99/0700 (hereinafter referred to as Patent Document 1), a silicon nitride (SiN) film sandwiched between silicon oxide (Si02) films is used.
  • the charge trapping layer is used to store charges in two charge trapping regions that are spatially separated from the charge trapping layer. It is described that 2-bit information can be stored in one memory cell.
  • information writing and Z reading are performed by alternately switching the functions of the source and drain corresponding to the two charge trapping regions.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2 0 0 7-8 8 4 1 8 (US 2 0 0 7 0 6 3 2 7 0, hereinafter, Patent Document 2), a flask-shaped trench having a round bottom on a silicon substrate is disclosed. It is described that a spherical recess gate transistor obtained by embedding an electrode material therein and securing a sufficient effective channel length while reducing the area of the transistor.
  • Patent Document 1 Special Table 2 0 0 1 — 5 1 2 2 9 0 Publication (for example, Fig. 2)
  • Patent Document 2 Japanese Laid-Open Patent Publication No. 2 0 0 7 — 8 8 4 1 8 (for example, FIG. 9) Disclosure of Invention
  • non-volatile semiconductor memory device that stores information of multiple bits of 2 bits or more in a single cell, a write failure is prevented and high operation reliability is ensured.
  • a semiconductor memory device comprising: a semiconductor layer; a trench formed in the semiconductor layer; and a round wall portion having side walls facing each other with a curvature; and an inner wall portion of the trench A first insulating film formed along the surface of the semiconductor layer, and a pair of mutually separated charge trapping regions provided adjacent to the first insulating film in the round wall portion of the trench A gate electrode inserted in the trench of the semiconductor layer, and a semiconductor layer on both sides of the gate electrode, opposite to the semiconductor layer.
  • the first and second regions having the conductivity type of the first and second regions, and further, a first electrode formed between the gate electrode, the first insulating film and the respective charge trapping regions. 2 insulation A film may be provided.
  • each of the charge trapping regions may be formed to extend from the round wall portion toward the upper portion of the trench.
  • each charge trapping region may be formed of a silicon nitride film.
  • the gate electrode is formed of metal
  • each of the charge trapping regions is formed of a silicon nitride film
  • the first insulating film is formed of a silicon dioxide film or a silicon oxynitride film
  • the gate electrode is formed of polycrystalline silicon or metal
  • the second insulating film is formed of a silicon dioxide film or a silicon oxynitride film
  • each of the charge trapping regions is formed of a silicon nitride film
  • the first insulating film is formed of a silicon dioxide film or a silicon oxynitride film
  • the semiconductor layer is formed of silicon, so that SON O S is formed in a direction crossing the gate electrode inserted in the semiconductor layer. You may make it have a structure or a MNOS structure.
  • the S ONS structure or the MONOS structure may be formed symmetrically around the gate electrode.
  • a semiconductor memory device includes a semiconductor layer, a gate electrode whose upper portion protrudes from the semiconductor layer, and whose lower portion is inserted into the semiconductor layer, the semiconductor layer and the gate electrode, A first insulating film formed along the semiconductor layer, a pair of mutually separated charge trapping regions formed between the first insulating film and the gate electrode, and the gate A first source Z drain region and a second source / drain region formed in the semiconductor layer on both sides of the electrode may be provided.
  • the device may further include a second insulating film formed between the first insulating film and the charge trapping region and the gate electrode.
  • a plasma processing apparatus in which the silicon nitride film is generated by introducing a microwave into a processing chamber using a planar antenna having a plurality of holes, and a nitrogen-containing compound and silicon are used in the processing chamber.
  • a method for manufacturing a semiconductor memory device comprising: forming a trench having a round wall portion in which a sidewall facing each other is formed with a curvature in a semiconductor layer; and an inner surface of the trench.
  • a step of forming a first insulating film on a surface layer of the semiconductor layer a step of forming a silicon nitride film by a plasma CVD method so as to cover the first insulating film, and at least the round wall portion
  • a step of etching the silicon nitride film so as to leave a pair of the silicon nitride films separated from each other on a side wall portion of the trench including the inside of the trench and not to remain at the bottom of the trench; and filling the trench Forming a gate electrode by patterning the electrode film protruding outside the trench, and forming the gate electrode in the semiconductor layer.
  • the step of etching the silicon nitride film leaves only a pair of the silicon nitride films separated from each other only inside the round wall, and does not remain in other portions.
  • the silicon nitride film may be etched.
  • a second insulating film is further provided between the step of etching the silicon nitride film and the step of forming the electrode film so as to cover the first insulating film and the silicon nitride film.
  • a step of forming may be provided.
  • the step of forming the silicon nitride film may be performed by introducing a microwave into a processing chamber using a planar antenna having a plurality of holes.
  • a plasma processing apparatus that generates plasma by supplying a source gas containing a nitrogen-containing compound and a silicon-containing compound into the processing chamber, and generating plasma by the microwave to deposit silicon nitride. You may carry out by CVD method.
  • ammonia or nitrogen is used as the nitrogen-containing compound, and silane (SiH 4), nitrogen (Si 2) is used as the silicon-containing compound.
  • the silicon nitride film may be formed using H 6 ) or trisilane (S i 3 H 8 ), respectively.
  • ammonia is used as the nitrogen-containing compound for HU
  • disilane is used as the compound containing the U-conductor
  • the flow rate ratio is 0.1 to L: 100 a 1 3 3 3
  • the silicon nitride film may be formed by generating a plasma with a processing pressure within the range of Pa.
  • Disilane is used as a compound, and the flow rate ratio (nitrogen flow rate / nitron flow rate) is in the range of 0 • 1 to 500,000, in the range of 0.1 Pa to 500 ⁇ a.
  • Plasma may be generated by the processing pressure in the enclosure to form a silicon nitride film.
  • the temperature may be within the range of 0 0 ° c.
  • the semiconductor memory device of the present invention since a pair of charge trapping regions separated from each other is provided, a write failure when writing / reading a plurality of information of 2 bits or more in one memory cell is reduced, and a fine Even in this case, high operational reliability can be ensured. Therefore, by integrating this semiconductor memory device, a large-capacity storage device can be realized. In addition, according to the method for manufacturing a semiconductor memory device of the present invention, the semiconductor memory device having the above characteristics can be easily manufactured.
  • FIG. 1 is an explanatory diagram showing a schematic configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is an explanatory view showing an outline of a manufacturing process of the nonvolatile semiconductor memory device shown in FIG.
  • FIG. 3 is an explanatory view showing a manufacturing process of the nonvolatile semiconductor memory device shown in FIG.
  • FIG. 4 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 5 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 6 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 7 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 8 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 9 is an explanatory diagram for explaining a process following the process illustrated in FIG.
  • FIG. 10 is a schematic sectional view showing an example of a plasma processing apparatus suitable for carrying out the method for forming a silicon nitride film of the present invention.
  • FIG. 11 shows the structure of the planar antenna member.
  • FIG. 12 is an explanatory diagram showing the configuration of the control unit.
  • FIG. 13 is an explanatory diagram showing a schematic configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 14 is an explanatory diagram showing a schematic configuration of a modification of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device 200 is capable of writing / reading a plurality of bits of 2 bits or more in, for example, one memory cell having one transistor.
  • the non-volatile semiconductor memory device 200 has a trench formed in a p-type silicon substrate (Si substrate) 20 1 as a silicon layer, for example, a trench 2 0 3 having a round bottom cross section, Tunnel oxide film 2 0 5 as the first insulating film formed on the surface layer of Si substrate 2 0 1 including the inner wall portion of trench 2 0 3, and tunnel oxide film 2 0 5 inside trench 2 0 3
  • the silicon nitride films 2 0 7 a and 2 0 7 b as charge trapping regions provided on the surface of the silicon oxide film, and the second insulation covering the tunnel oxide films 2 0 5 and the silicon nitride films 2 0 7 a and 2 0 7 b
  • the nonvolatile semiconductor memory device 200 may be formed on a p-well or a p-type silicon layer in the Si substrate 2 0 1. Also, the illustration Although omitted, an element isolation film is formed on the Si substrate 20 1. An active region A in which the nonvolatile semiconductor memory device 200 is formed is defined by the element isolation film.
  • the trench 20 3 includes a planar wall portion 20 3 a in which opposing sidewalls are formed in a substantially planar shape from the surface side of the Si substrate 20 1 to a predetermined depth, and the planar wall portion 20 3 Side walls facing each other are formed with a curvature in the vicinity of the bottom of the trench 203, and in a lateral direction (a direction intersecting the depth direction of the trench 203) with respect to the planar wall 2003a. It has an expanded (swelled) round wall 2 0 3 b.
  • the tunnel oxide film 205 as the first insulating film is formed on the surface layer of the Si substrate 20 01 including the inner wall portion of the trench 20 03.
  • the tunnel oxide film 205 can be formed by oxidizing the silicon exposed surface of the Si substrate 201 to a predetermined film thickness by, for example, a thermal oxidation method or a plasma oxidation method.
  • the silicon nitride (S i x N y ) films 20 7 a and 20 07 b serving as charge trapping regions are provided in a pair on the inner side of the round wall portion 20 3 b of the trench 20 3.
  • the silicon nitride films 2 0 7 a and 2 0 7 b are centered on the lower part 2 1 lb of the gate electrode 2 1 1, and the first source Z drain region 2 1 3 a side on both sides thereof And second source / drain regions 2 1 3 b are formed separately from each other.
  • the silicon nitride films 2 07 a and 2 0 7 b are sandwiched between the tunnel oxide film 2 0 5 and the silicon dioxide film 2 0 9.
  • the silicon nitride films 2 0 7 a and 2 0 7 b are, for example, about 2 to 10 nm in a direction crossing the lower part 2 1 1 b of the gate electrode 2 1 1 inserted in the Si substrate 2 0 1. It is composed of a S i x N y film or a S i o N film formed with a film thickness.
  • the silicon nitride film 2 0 7 a, 2 0 7 b preferably has a trap density of, for example, 5 X 1 0 1 2 ⁇ : LX 1 0 1 3 cm— 2 eV ” 1.
  • a plasma processing apparatus that generates plasma by introducing a microwave into a processing chamber using a planar antenna having a plurality of holes, and plasma C VD (Chemical V apor D eposition; chemical vapor deposition).
  • plasma C VD Chemical V apor D eposition; chemical vapor deposition.
  • the silicon dioxide (S i O 2 ) film 20 09 as the second insulating film is composed of the tunnel oxide film 205 or the silicon nitride films 20 07 a and 20 07 b and the lower part of the gate electrode 2 11 It is interposed between 2 1 1 b.
  • the silicon dioxide film 20 9 is a film formed by, for example, the C VD method, particularly the thermal C VD method, and is formed between the gate electrode 2 1 1 and the silicon nitride films 2 0 7 a and 2 0 7 b. Functions as a barrier layer.
  • the silicon dioxide film 20 9 has a thickness of about 5 to 15 nm.
  • a silicon oxynitride (SiON) film obtained by nitriding the silicon dioxide film 2009 can also be used as the second insulating film.
  • the gate electrode 2 1 1 is substantially T-shaped in cross section, and its upper part 2 1 1 a protrudes from the upper surface of the Si substrate 2 0 1, and its lower part 2 1 1 b comes into contact with the silicon dioxide film 2 0 9 In the trench 2 0 3 is inserted.
  • the gate electrode 211 is made of, for example, a polycrystalline silicon film formed by the CVD method, and functions as a control gate (CG) electrode. Further, the gate electrode 2 1 1 may be a film containing a metal such as W 1, T i, Ta, Cu, A 1, A u, and Pt.
  • the upper part 2 1 1 a of the gate electrode 2 1 1 has a film thickness of, for example, about 0.1 to 50 nm.
  • the lower part 2 1 1 b of the gate electrode 2 1 1 has a width of, for example, about 2 to 1 O nm in the transverse direction.
  • tungsten, molybdenum, tantalum, titanium, copper, gold, silver, platinum, and their silicides are used for the purpose of reducing the specific resistance of the gate electrode and increasing the speed.
  • a laminated structure including a triangle, an alloy, or the like can be formed.
  • the gate electrode 2 1 1 is connected to a wiring layer (not shown).
  • the first source Z drain region 2 1 3 a and the second source Z drain region 2 1 3 b are both of the same conductivity type and have a conductivity type opposite to that of the Si substrate 2 0 1 As shown, impurities are ion-implanted.
  • the first source / drain region 2 1 3 a and the second source Z drain region 2 1 3 b are formed in the Si substrate 2 0 1 on both sides so that the gate electrode 2 1 1 is sandwiched therebetween Has been.
  • the first source Z drain region 2 1 3 a and the second source / drain region 2 1 3 b each have a source function and a drain function, one of which is the source. When functioning as the other, the other functions as the drain.
  • the region around the trench 20 3 sandwiched between the first source / drain region 2 1 3 a and the second source Z drain region 2 1 3 b is the non-volatile semiconductor memory device 200. It is a channel formation region.
  • the first source / drain region 2 1 3 a and the second source / drain region 2 1 3 b are the first source / drain electrode (hereinafter referred to as the first electrode) 2 2 0 a and the second Source / drain electrodes (hereinafter referred to as second electrodes) 2 2 Ob are connected to the respective contacts via contact holes (not shown).
  • the first and second electrodes 2 220 a and 2 2 0 b are insulated from the gate electrode 2 1 1 by the third insulating film 2 2 2.
  • Reference numeral 2 24 denotes a fourth insulating film for protecting the first and second electrodes 2 20 a and 2 2 0 b or separating them from a wiring layer (not shown).
  • the nonvolatile semiconductor memory device 200 has the gate in the transverse direction intersecting with the lower part 2 1 1 b of the gate electrode 2 1 1 inserted in the wrench 20 3.
  • SONOS structure or MONO S structure in which electrode 2 1 1, silicon dioxide film 20 9, silicon nitride film 2 0 7 a, 2 0 7 b, tunnel oxide film 2 0 5 and Si substrate 2 0 1 are arranged Have. These S ON OS structure and MON OS structure are formed symmetrically about the lower part 2 1 1 b of the gate electrode 2 1 1.
  • the nonvolatile semiconductor memory device 2 0 0 channel, the first source / / drain regions 2 1 3 a and the trench 2 0 3 rounds between the second source / drain regions 2 1 3 b
  • the wall is formed with a curvature along the wall 2 0 '3 b. Therefore, a sufficient channel length L can be ensured without increasing the area of the nonvolatile semiconductor memory device 200.
  • the nonvolatile semiconductor memory device 200 uses a pair of silicon nitride films 2 0 7 a and 2 0 7 b which are charge trapping regions, and performs not only a 1-bit write Z read but also a single memory. 'It is possible to read / write multiple bits of more than 2 bits in a cell.
  • Writing, reading, and erasing in the nonvolatile semiconductor memory device 200 can be performed in the same manner as a known method, for example, Japanese Patent Publication No. 2 0 0 1-5 1 2 2 90 (Patent Document 1). .
  • the write voltage VW 1 is applied to the gate electrode 2 1 1, and the write voltage VW 2 is applied to the first source / drain region 2 1 3 a via the first electrode 2 2 0 a
  • the second source Z drain region 2 1 3 b is grounded through the second electrode 2 2 0 b.
  • the silicon nitride adjacent to the first source / drain region 2 1 3 a using the hot-electron injection phenomenon is used. It is possible to perform 1-bit writing by trapping charges in the base film 2 0 7 a.
  • the write voltage VW 3 is applied to the gate electrode 2 1 1
  • the write voltage VW4 is applied to the second source / drain region 2 1 3 b through the second electrode
  • the first voltage The first source Z drain region 2 1 3 a is grounded through the electrode.
  • the write voltages VW 1 and VW4 are preferably set to about 1/2 of V d d (power supply voltage) so as to increase the probability that hot carriers are generated.
  • a 1-bit read from the silicon nitride film 20 7 a is performed in the opposite direction to the write. That is, the read voltage VR 1 is applied to the gate electrode 2 1 1, the read voltage VR 2 is applied to the second source / drain region 2 1 3 b, and the first source / drain region 2 1 3 a Is detected, and the presence or absence of current flowing from the second source Z drain region 2 1 3 b to the first source Z drain region 2 1 3 a is detected.
  • 1-bit reading from the silicon nitride film 20 7 b is performed in the opposite direction to the writing. That is, the read voltage VR 3 is applied to the gate electrode 2 1 1, the read voltage VR 4 is applied to the first source Z drain region 2 1 3 a, and the second source Z drain region 2 1 3 b And the presence or absence of current flowing from the first source / drain region 2 1 3a to the second source / drain region 2 1 3b is detected.
  • the write voltage VW1 to VW4 and the read voltage are used to prevent unintended write or forward read from occurring when the intended write or read is performed.
  • VR 1 to VR 4 size and threshold when reading What is necessary is just to set the magnitude
  • the nonvolatile semiconductor memory device 2 0 0 includes a pair of silicon nitride films 2 0 7 a and 2 0 7 b that are separated from each other as a charge trapping region.
  • the nonvolatile semiconductor memory device 200 can distinguish the charge trapping region when writing / reading a plurality of bits of 2 bits or more with one transistor even if miniaturization is advanced. Therefore, the use of the nonvolatile semiconductor memory device 2 0 0 increases the The effect is that a large amount of information can be stored with reliability.
  • FIG. 2 is a flowchart showing an outline of main process steps of the method for manufacturing the nonvolatile semiconductor memory device 200.
  • 3 to 9 are explanatory views showing main steps of the method for manufacturing the nonvolatile semiconductor memory device 200.
  • the element isolation film is formed on the Si substrate 20 1 by using a technique such as LOC ⁇ S (Loca 1 Oxidation of Silicon; ⁇ STI (Sha 1 low Trenches I solation)).
  • impurity doping can be performed by a method such as ion implantation.
  • trenches 20 3 are formed (step S 1).
  • the trench 20 3 has a planar wall portion 20 3 a and a round wall portion 2 0 3 b.
  • the wrench 20 3 having such a cross-sectional shape can be formed by a known method, for example, a procedure described in Japanese Patent Laid-Open No. 20 07-8 8 4 18 (Patent Document 2). .
  • Patent Document 2 Japanese Patent Laid-Open No. 20 07-8 8 4 18
  • the Si substrate 2 0 1 is anisotropically etched using a predetermined mask pattern as an etching mask.
  • a concave portion that forms the upper portion of the trench 20 3 (planar wall portion 20 3 a) is formed.
  • a protective film made of a silicon oxide film is formed on the side wall of the formed recess by, for example, the CVD method. Since the protective film formed by the C VD method is formed on the entire surface in the recess, the protective film on the bottom in the recess is removed by anisotropic etching, and later a planar wall portion 203 a is planned. The protective film is left only on the upper part of the recess. Next, using the protective film and mask pattern as an etching mask, the bottom of the exposed recess Is dug by isotropic etching.
  • the Si substrate 20 1 is also etched in the lateral direction in the recess, so that the lower part of the recess is formed in a round bottom flask shape that swells wider than the upper part.
  • isotropic etching causes side etching to enter the vicinity of the bottom of the recess, and the top of the recess protected by the protective film protrudes inward.
  • the vicinity of the bottom of the recess becomes a shape with a rounded wall surface, such as a spherical shape or an elliptical shape.
  • the trench 20 3 formed in this manner has a round shape in which the lower part 203b near the bottom part has a round shape with respect to the upper part 203a formed by the substantially vertical wall surface from the surface of the Si substrate 2001. It becomes the shape expanded to. Thereafter, the protective film and the mask pattern are removed.
  • a tunnel oxide film as a first insulating film is formed on the inner wall of the trench 20 3 and the upper surface of the Si substrate 2 0 1 by a method such as a thermal oxidation method or a plasma oxidation method. 2 0 5 is formed (step S 2).
  • the tunnel oxide film 205 can be formed of a silicon dioxide film, a high dielectric constant film (hig h k film), or the like. The tunnel oxide film 205 is formed to cover the inner wall of the trench 20 3 and the upper surface of the Si substrate 2 0 1 in the active region A with a uniform thickness.
  • a silicon oxynitride film (SiO N film) obtained by nitriding the surface of the silicon dioxide film 205 may be used as the tunnel oxide film 205.
  • the nitriding treatment can be performed by a plasma nitriding treatment method that can nitride the tunnel oxide film surface at a low temperature. This method can suppress the diffusion of nitrogen in the thickness direction of the tunnel oxide film when forming the nitride film.
  • a silicon nitride film 20 7 is formed by plasma CVD so as to cover the surface of the tunnel oxide film 205 (step S 3).
  • the silicon nitride film 20 7 is formed on the upper surface of the Si substrate 20 1
  • the tunnel oxide film 205 formed on the inner surface of the wrench 20 3 is formed so as to cover with a uniform film thickness.
  • the silicon nitride film 20 7 is preferably formed using, for example, a plasma processing apparatus in which a plasma is generated by introducing a microphone mouth wave into the processing chamber using a planar antenna having a plurality of holes. Plasma CV for forming this silicon nitride film 2 0 7
  • step S 4 most of the uniformly formed silicon nitride film 20 7 is backed and removed (step S 4).
  • anisotropic etching is performed to form a silicon nitride film 20 only on the tunnel oxide film 20 5 inside the round wall 2 0 3 b of the wrench 20 3.
  • Silicon nitride films 2 0 7 a and 2 0 7 b separated into left and right within 2 0 3 are formed.
  • a silicon dioxide film 20 9 as a second insulating film is formed so as to cover the tunnel oxide film 20 5 and the silicon nitride films 2 0 7 a and 2 0 7 b. (Step S5)
  • an electrode film 2 10 is formed so as to fill the trench 20 3 and cover the silicon dioxide film 2 09 (step S 6).
  • the electrode film 210 is formed by, for example, a polysilicon layer, a metal layer, or a metal silicide layer by a CVD method.
  • the electrode film 2 10 is etched using the resist pattern formed by the photolithography technique as a mask to form a pattern (step S 7). Therefore, as shown in FIG. 9, the cross-sectional view has a substantially letter shape, the upper 2 1 1 a protrudes from the Si substrate 2 0 1, and the lower 2 lib is embedded in the Si substrate 2 0 1. ⁇ Electrode 2 1 1 is formed. Next, n-type impurities are ion-implanted at a high concentration into the silicon in the active region A to form the first source / drain region 2 1 3 a and the second source Z drain region 2 1 3 b ( Step S 8).
  • first and second electrodes 2 2 0 a and 2 2 0 b are appropriately formed through an interlayer insulating film, and a wiring layer is formed. In this way, the nonvolatile semiconductor memory device 200 having the structure shown in FIG. 1 can be manufactured.
  • the n-channel nonvolatile semiconductor memory device 200 is taken as an example, but in the case of a p-channel semiconductor memory device, the impurity conductivity type may be reversed.
  • FIG. 10 is a cross-sectional view schematically showing a schematic configuration of a plasma processing apparatus 100 that can be used for forming the silicon nitride films 20 7 a and 20 7 b as charge trapping regions in the present invention.
  • FIG. 11 is a plan view showing a planar antenna member of the plasma processing apparatus 100 of FIG.
  • FIG. 12 is a diagram showing a configuration example of a control unit of the plasma processing apparatus 100 of FIG.
  • the plasma processing apparatus 100 introduces a microphone antenna into the processing chamber using a planar antenna having a plurality of slot-shaped holes, especially RLSA (Radial Line Slot Antenna).
  • RLSA Random Line Slot Antenna
  • the plasma processing apparatus 100 is configured as an RLSA microwave plasma processing apparatus capable of generating microwave-excited plasma with high density and low electron temperature by generating plasma.
  • the plasma processing apparatus 100 processing with plasma having a plasma density of 1 ⁇ 10 10 ⁇ ⁇ ⁇ ⁇ 12 / cm 3 and a low electron temperature of 0.7 to 2 eV is possible. Therefore, the plasma processing apparatus 100 is a process for forming a silicon nitride film by a plasma CVD method in the manufacturing process of various semiconductor devices. It can be suitably used for the purpose of management.
  • the plasma processing apparatus 100 includes, as main components, an airtight chamber (processing chamber) 1, a gas supply mechanism 18 for supplying gas into the chamber 1, and a pressure reduction in the chamber 1.
  • An exhaust device 24 as an exhaust mechanism for exhausting, a microwave introduction mechanism 2 7 provided in the upper part of the chamber 1 for introducing microwaves into the chamber 1, and these plasma processing devices 10 0
  • a control unit 50 for controlling each of the components.
  • the chamber 11 is formed of a substantially cylindrical container that is grounded.
  • the chamber 11 may be formed of a rectangular tube container.
  • the chamber 1 has a bottom wall 1a and a side wall 1b made of a material such as aluminum.
  • a mounting table 2 for horizontally supporting a silicon wafer (hereinafter simply referred to as “wafer”) W which is an object to be processed.
  • the mounting table 2 is made of a material having high thermal conductivity, such as ceramics such as A 1 N.
  • the mounting table 2 is supported by a cylindrical support member 3 that extends upward from the center of the bottom of the exhaust chamber 11.
  • the support member 3 is made of ceramics such as A 1 N, for example.
  • the mounting table 2 is provided with a covering 4 for covering the outer edge of the mounting table 2 and guiding the wafer W.
  • the Kabari ring 4, for example, quartz is an annular member formed of a material such as A 1 N, A l 2 ⁇ 3, S i N.
  • a resistance heating type heater 5 as a temperature adjusting mechanism is embedded in the mounting table 2.
  • the heater 5 heats the mounting table 2 by being supplied with power from the heater power source 5a, and uniformly heats the wafer W as a substrate to be processed by the heat.
  • the mounting table 2 is provided with a thermocouple (TC) 6. By measuring the temperature with this thermocouple 6, the heating temperature of the wafer W can be controlled in the range from room temperature to 900 ° C., for example.
  • the mounting table 2 has wafer support pins (not shown) for supporting the wafer W and moving it up and down. Each wafer support pin is provided so as to protrude and retract with respect to the surface of the mounting table 2.
  • An annular upper plate 1 3 is joined to the upper end of the side wall 1 b forming the chamber 1 1.
  • the lower part of the inner periphery of the upper plate 1 3 is
  • annular support portion 1 3 a Projecting toward the inside (chamber inner space) to form an annular support portion 1 3 a.
  • the upper plate 1 1 3 is provided with an annular gas inlet 14. Further, an annular gas introduction portion 15 is provided on the side wall 1 b of the chamber 1. This means that the gas inlets 1 4 and 1 5
  • the gas inlets 14 and 15 provided in two upper and lower stages are connected to a gas supply mechanism 18 for supplying a film-forming source gas and a plasma excitation gas.
  • the gas introduction parts 14 and 15 may be provided in a nozzle shape or a shared shape.
  • a loading / unloading port 16 for loading / unloading the wafer W and a gate valve 17 for opening / closing the loading / unloading port 16 are provided between a transfer chamber (not shown) adjacent to the transfer chamber. .
  • the gas supply mechanism 18 is, for example, a nitrogen-containing gas (N-containing gas) supply source. 1 9a, silicon-containing gas (Si-containing gas) supply source 19b and inert gas supply source 19c.
  • the nitrogen-containing gas supply source 19 a is connected to the upper gas introduction section 14.
  • the silicon-containing gas supply source 19 b and the inert gas supply source 19 c are connected to the lower gas introduction unit 15.
  • the gas supply mechanism 18 includes, as gas supply sources (not shown) other than the above, for example, a purge gas supply source used when replacing the atmosphere in the chamber, and a cleaning gas supply source used when cleaning the inside of the chamber 1 Etc. may be included.
  • nitrogen-containing gas that is a film forming raw material gas for example, hydrazine derivatives such as nitrogen gas (N 2), ammonia (NH 3 ), and MMH (monomethyl hydrazine) can be used.
  • silicon-containing gases which are film forming raw materials, include, for example, silane (S i H 4 ), disilane (S i 2 H 6 ), trisilane (S i 3 H 8 ), and TSA (trisilylamine). can have use etc.
  • Jikuroshiran S i C 1 2 H 2 ). Of these, disilane (S i 2 H 6 ) is particularly preferred.
  • the inert gas for example, N 2 gas or rare gas can be used as the inert gas.
  • the rare gas is a plasma excitation gas.
  • Ar gas, Kr gas, Xe gas, He gas, etc. can be used.
  • the nitrogen-containing gas is introduced from the nitrogen-containing gas supply source 19a of the gas supply mechanism 18 to the gas introduction unit 14 via the gas line 20 and introduced into the chamber 1 from the gas introduction unit 14 .
  • the silicon-containing gas and the inert gas reach the gas introduction unit 15 from the silicon-containing gas supply source 19 b and the inert gas supply source 19 c through the gas line 20, respectively.
  • Part 15 is introduced into the chamber 1 1.
  • Each gas line 20 connected to each gas supply source is provided with a mass flow controller 21 and opening / closing valves 22 before and after the mass flow controller 21.
  • Such a configuration of the gas supply mechanism 18 makes it possible to switch the supplied gas and control the flow rate.
  • the rare gas for plasma excitation such as Ar, is an arbitrary gas and does not necessarily have to be supplied simultaneously with the film forming source gas.
  • the exhaust device 24 as an exhaust mechanism has a suction mechanism including a high-speed vacuum pump. As described above, the exhaust device 24 is connected to the exhaust chamber 11 of the chamber 1 through the exhaust pipe 12. By operating the exhaust device 24, the gas in the chamber 1 flows uniformly into the space 11a of the exhaust chamber 11 and further exhausts from the space 11a through the exhaust pipe 12 to the outside. Is done. As a result, the inside of the chamber 11 can be depressurized at a high speed to a predetermined vacuum, for example, 0.13 3 Pa.
  • Microphone Mouth wave introduction mechanism 2 7 consists mainly of transmission plate 2 8, planar antenna member 3 1, slow wave material 3 3, shield cover 3 4, waveguide 3 7 and microphone mouth wave generator It has 3 9.
  • the transmission plate 28 that transmits microwaves is disposed on a support portion 13 a that protrudes to the inner peripheral side of the upper plate 13.
  • the transmission plate 28 is made of a dielectric material such as quartz, ceramics such as Al 2 O 3 and A 1 N.
  • a space between the transmission plate 2 8 and the support portion 13 a is hermetically sealed through a seal member 29. Therefore, the inside of the Champer 1 is kept airtight.
  • the planar antenna member 31 is provided above the transmission plate 28 so as to face the mounting table 2.
  • the planar antenna member 3 1 has a disk shape. Note that the shape of the planar antenna member 31 is not limited to a disk shape, and may be a square plate shape, for example.
  • the planar antenna member 3 1 is locked to the upper end of the upper plate 13.
  • the planar antenna member 31 is made of, for example, a copper plate or an aluminum plate whose surface is plated with gold or silver.
  • the planar antenna member 3 1 has a number of slot-like microwave radiation holes 3 2 that radiate microwaves. The microwave radiation hole 3 2 is formed so as to penetrate the planar antenna member 3 1 in a predetermined pattern.
  • Each microwave radiation hole 3 2 has an elongated rectangular shape (slot shape) as shown in FIG.
  • adjacent microwave radiation holes 32 are arranged in a “T” shape.
  • the microphone mouth wave radiation holes 32 arranged in combination in a predetermined shape for example, a letter shape
  • a predetermined shape for example, a letter shape
  • the length and arrangement interval of the microwave radiation holes 32 are determined according to the wavelength ( ⁇ g) of the microwave.
  • the interval between the microphone mouth wave radiation holes 3 2 is arranged such that the wavelength is ⁇ g 4 ⁇ g / 2 or ⁇ g.
  • the interval between adjacent microphone mouth wave radiation holes 3 2 formed concentrically is indicated by ⁇ r.
  • the microwave radiation hole 32 may have another shape such as a circular shape or an arc shape.
  • the arrangement form of the microwave radiation holes 32 is not particularly limited, and the microwave radiation holes 32 can be arranged concentrically, for example, spirally, radially or the like.
  • a slow wave member 33 having a dielectric constant larger than that of a vacuum is provided on the upper surface of the planar antenna member 31.
  • This slow wave material 33 has a function of adjusting the plasma by shortening the wavelength of the microwave because the wavelength of the microwave becomes longer in vacuum.
  • the 3 3 and the planar antenna member 3 1 may be brought into contact with each other or separated from each other, but are preferably brought into contact with each other.
  • a shield lid 34 is provided on the upper portion of the chamber 11 so as to cover the planar antenna member 31 and the retardation material 33.
  • the shield lid 34 is made of a metal material such as aluminum or stainless steel.
  • the upper end of the upper plate 1 3 and the shield lid 3 4 are sealed by a seal member 3 5.
  • a cooling water flow path 3 4 a is formed inside the shield cover 3 4. By passing cooling water through the cooling water flow path 3 4 a, the shield lid body 3 4, the slow wave material 3 3, the planar antenna member 3 1, and the transmission plate 2 8 can be cooled.
  • the shield lid 3 4 is grounded.
  • An opening 3 6 is formed at the center of the upper wall (ceiling) of the shield lid 3 4, and a waveguide 3 7 is connected to the opening 3 6.
  • a microwave generator 39 that generates microwaves is connected to the other end of the waveguide 37 via a matching circuit 3 8.
  • the waveguide 37 is connected to the coaxial waveguide 37 having a circular cross section extending upward from the opening 36 of the shield lid 34 and the upper end of the coaxial waveguide 37. And a horizontally extending rectangular waveguide 37b. ⁇
  • An inner conductor 41 extends in the center of the coaxial waveguide 37a.
  • This inner conductor 41 is connected and fixed to the center of the planar antenna member 31 at its lower end. With such a structure, the microwave is efficiently and uniformly propagated radially and uniformly to the planar antenna member 31 via the inner conductor 4 1 of the coaxial waveguide 37 a.
  • the microwave generated by the microwave generator 39 is propagated to the planar antenna member 31 via the waveguide 37, and the transmission plate 28 is Through the chamber 1.
  • the microwave frequency For example, 2.45 GHz is preferably used.
  • G H z 1. 9 8 G H z etc. can also be used.
  • the user interface 5 2 is a display for visualizing and displaying the operation status of the plasma processing apparatus 100 and the operation input of the command for the process manager to manage the plasma processing apparatus 100. Has a spray etc.
  • the storage unit 53 is a plasma processing apparatus.
  • the plasma processing apparatus 100 configured in this way can perform damage-free plasma CVD processing on the underlying film or the like at a low temperature of 80 ° C. or lower, more preferably 600 ° C. or lower. it can.
  • the plasma processing apparatus 100 is excellent in plasma uniformity, it is possible to achieve process uniformity on the upper surface of the substrate and the inner wall surface of the trench.
  • a silicon nitride film can be deposited on the Si substrate 20 1 by the plasma C VD method according to the following procedure.
  • the gate valve 17 is opened, and the wafer W is loaded into the chamber 11 from the loading / unloading port 16 and mounted on the mounting table 2.
  • nitrogen-containing gas and silicon-containing gas are supplied at a predetermined flow rate from the nitrogen-containing gas supply source 19a and the silicon-containing gas supply source 19b of the gas supply mechanism 18 while evacuating the chamber 1 under reduced pressure. They are introduced into the chamber 1 through the gas inlets 14 and 15 respectively. In this way, the inside of the chamber 1 is adjusted to a predetermined pressure.
  • a microwave having a predetermined frequency, for example, 2.45 GHz generated by the microwave generator 39 is passed through the matching circuit 3 8.
  • Guide to waveguide 3 7. The microwave guided to the waveguide 3 7 sequentially passes through the rectangular waveguide 3 7 b and the coaxial waveguide 3 7 a and is supplied to the planar antenna member 3 1 through the inner conductor 4 1. That is, the microwave propagates in the coaxial waveguide 3 7 a toward the planar antenna member 3 1. Then, the microwave is radiated from the slot-like microwave radiation hole 3 2 of the planar antenna member 31 to the space above the wafer W in the chamber 1 through the transmission plate 2 8.
  • the microwave output at this time can be, for example, about 500 to 300 W.
  • This microwave-excited wave-excited plasma is approximately 1 X 1 0 1 0 to 5 X 1 0 1 2 / cm by radiating microwaves from a large number of microwave radiation holes 3 2 of the planar antenna member 3 1. In the vicinity of wafer W, it has a low electron temperature plasma of about 1.5 eV or less.
  • the microwave-excited high-density plasma formed in this way has little plasma damage caused by ions or the like on the underlying film.
  • the dissociation of the source gas proceeds in the plasma, and active species such as S ip H q, S i HQ, NH q, N (where p and q are arbitrary numbers, and so on).
  • active species such as S ip H q, S i HQ, NH q, N (where p and q are arbitrary numbers, and so on).
  • the thin film of silicon nitride S i N y (where x and y are not necessarily stoichiometrically determined and are arbitrary numbers having different values depending on conditions). Is deposited on the wafer W.
  • the silicon nitride films 2 0 7 a and 2 0 7 b are selected by selecting the plasma C VD treatment conditions for forming the silicon nitride films 2 0 7 a and 2 0 7 b.
  • the trap density can be controlled to a desired size. For example, when the trap density in the silicon nitride films 2 0 7 a and 2 0 7 b to be formed is increased (for example, the trap density is 5 X 1 0 1 2 to 1 X 1 0 1 3 cm— 2 e V— 1 In this range, it is preferable to perform the plasma CVD process under the following conditions. NH 3 gas is used as the nitrogen-containing gas, and Si 2 H 6 gas is used as the silicon-containing gas.
  • the flow rate of the NH 3 gas is in the range of 10 to 500 mL / min (secm), preferably 10 0 Within the range of ⁇ 2 0 0 0.mL/min (secm), the flow rate of Si 2 H 6 gas is 0.5 ⁇ ; within the range of LOO mLZm in (sccm), preferably :! Set within the range of ⁇ SO mLZm in (sccm).
  • the trap density of the silicon nitride films 2 0 7 a and 2 0 7 b to be formed is reduced (for example, the trap density is 5 X 1 0 1.
  • the trap density is 5 X 1 0 1.
  • N 2 gas as the nitrogen-containing gas
  • Si 2 H 6 gas as the silicon-containing gas.
  • the processing pressure is set to 0.1 to 5 to form the silicon nitride films 2 0 7 a and 2 0 7 b having a small trap density.
  • 0 OP a is preferable, and 1 to: L 0 0 Pa is more preferable.
  • silicon nitride thin films with different trap densities are alternately deposited by performing plasma C VD treatment alternately under the conditions for increasing the trap density and the conditions for decreasing the trap density. It can also be made.
  • the plasma CVD process temperature is It is preferable that the temperature of the mounting table 2 is heated to 300 ° C. or higher, preferably from 400 to 600 ° C. Further, the gap (the distance from the lower surface of the transmission plate 28 to the upper surface of the mounting table 2) G in the plasma processing apparatus 100 is an example from the viewpoint of forming the silicon nitride film 20 7 with a uniform film thickness and film quality. For example, it is preferably set to about 50 to 500 mm.
  • the nonvolatile semiconductor memory device 200 having the silicon nitride films 20 07 a and 20 07 b as a pair of charge trapping regions can be easily manufactured.
  • a non-volatile semiconductor memory device according to a second embodiment of the present invention will be described with reference to FIG. 13 and FIG.
  • the present invention has been described by taking the non-volatile semiconductor memory device 2 0 0 having the S 0 N 0 S structure or the M 0 N 0 S structure as an example.
  • the present invention can also be applied to a nonvolatile semiconductor memory device having a structure of MNOS (Metal-Nitride-Oxide-Si1icon).
  • MNOS Metal-Nitride-Oxide-Si1icon
  • FIG. 13 is a cross-sectional view showing a schematic configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device 300 according to the present embodiment includes a trench 2 0 3 having a groove formed in a p-type silicon substrate (S i substrate) 2 0 1 as a silicon layer, and a trench 2 0 3 Tunnel oxide film 205 as the first insulating film formed on the surface layer of the Si substrate 201 including the inner wall portion, and nitridation as a charge trapping region provided inside the trench 203
  • the silicon films 2 0 7 a and 2 0 7 b are in contact with the tunnel oxide film 2 0 5 and the silicon nitride films 2 0 7 a and 2 0 7 b so that the lower portions thereof are inserted into the trench 2 0 3.
  • the silicon nitride films 2 0 7 a and 2 0 7 b according to the present embodiment have a large trap density, for example, in the range of 5 X 1 0 1 2 to; 1 X 1 0 1 3 cm— 2 e V— 1 . It is preferable to have a trap density of
  • the nonvolatile semiconductor memory device 300 includes a gate electrode 2 1 1, nitrided in the transverse direction intersecting the lower part 2 1 1 b of the gate electrode 2 1 1 inserted in the trench 2 0 3. It has a MNOS structure in which silicon films 2 0 7 a and 2 0 7 b, a tunnel oxide film 2 0 5 and a Si substrate 2 0 1 are arranged. This MNO S structure is formed symmetrically about the lower part 2 1 1 b of the gate electrode 2 1 1.
  • the nonvolatile semiconductor memory device 300 uses not only a 1-bit write / read but also a single using a pair of silicon nitride films 20 07 a and 20 07 b as charge trapping regions. Multiple memory cells with more than 2 bits can be written to / read from any memory cell.
  • the nonvolatile semiconductor memory device 300 includes a silicon dioxide film 20 09 (second insulating film, i.e., a second insulating film) in the nonvolatile semiconductor memory device 200 according to the first embodiment shown in FIG. Except for the point that the upper oxide film) is not provided, it is the same as the first embodiment, and therefore the same components are denoted by the same reference numerals and description thereof is omitted. Further, writing, reading, and erasing in the nonvolatile semiconductor memory device 300 according to the present embodiment can be performed in accordance with the procedure described in the first embodiment. Further, the nonvolatile semiconductor memory device 300 can be manufactured according to the first embodiment, except that the step of forming the silicon dioxide film 20.09 is not provided. Other configurations, operations, and effects in the present embodiment are the same as those in the first embodiment.
  • FIG. 14 shows a modification of the nonvolatile semiconductor memory device 300 according to the present embodiment.
  • the upper ends of the pair of silicon nitride films 2 0 7 a and 2 0 7 b which are charge trapping regions are formed along the tunnel oxide film 2 0 5 along the planar wall portion 2 of the trench 2 0 3. It may be extended to the position corresponding to 0 3 a.
  • the manufacturing of the nonvolatile semiconductor memory device 300 having such a structure is performed during the anisotropic etching (etchback) of the silicon nitride film 20 7 in step S 4 of the first embodiment.
  • the silicon nitride films 2 0 7 a and 2 0 7 b are formed by etching back the single layer silicon nitride film 2 0 7.
  • the silicon nitride film 20 7 is formed, a plurality of silicon nitride thin films are sequentially deposited and then etched back, so that a plurality of silicon nitride films 20 7 are formed in the transverse direction intersecting the depth direction of the trench 203.
  • silicon nitride films 2 0 7 a and 2 0 7 b having a laminated structure in which silicon nitride thin films are laminated.
  • a plurality of silicon nitride thin films having a trap density different from that of at least the adjacent silicon nitride thin film are used to form the silicon nitride film. 2 0 7 a and 2 0 7 b can be formed.
  • a plurality of film forming apparatuses including a plasma processing apparatus 100 are connected through a vacuum without being exposed to the atmosphere. It is possible to sequentially form a target film by a film apparatus. For example, the tunnel oxide side Further, a silicon nitride film having a small trap density, a silicon nitride film having a large trap density, a silicon nitride film having a large trap density, and a silicon nitride film having a small trap density are alternately stacked in one cycle at a time.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

単一セルに２ビット以上の複数ビットの情報を記憶させる方式の不揮発性半導体メモリ装置において、書き込み不良を防止し、高い動作信頼性を確保する。　不揮発性半導体メモリ装置２００は、ラウンド状壁部２０３ｂを有するトレンチ２０３と、トンネル酸化膜２０５と、電荷捕獲領域としての窒化珪素膜２０７ａ，２０７ｂと、二酸化珪素膜２０９と、ゲート電極２１１と、ゲート電極２１１を間に挟んでその両側のＳｉ基板２０１に形成された第１のソース／ドレイン領域２１３ａおよび第２のソース／ドレイン領域２１３ｂと、を備える。

Description

半導体メモリ装置およびその製造方法 技術分野
本発明は、 半導体メモリ装置およびその製造方法に関する。 背景技術
電気的書換え動作が可能な E E P R OM (E l e c t r i c a l 1 y E r a s a b l e a n d P r o g r a mm a b l e R OM ) やフラッシュ E E P R〇 Mなどに代表される不揮発性半導体メモ リ装置として、 S ONO S ( S i 1 i c o n - O x i d e - N i t r i d e - O x i d e - S i 1 i c o n ) 型や MONO S ( e t a 1 — O x i d e— N i t r i d e — O x i d e — S i 1 i c o n ) 型と呼ばれる積層構造を有するものが知られている。 これらの夕 イブの不揮発性半導体メモリ装置では、 二酸化珪素膜 （ S i 1 i c o n D i o x i d e ) に挟まれた窒化珪素膜 （ S i 1 i c o n N i t r i d e ) を電荷捕獲層として情報の保持が行われる。 つま り、 上記不揮発性半導体メモリ装置では、 半導体基板 （ S i 1 i c o n ) とコントロールゲート電極 （ S i 1 i c o nまたは M e t a 1 ) との間に電圧を印加することによって、 電荷捕獲層の窒化珪素 膜に電子を注入してデータを保存したり、 窒化珪素膜に蓄積された 電子を除去したり して、 データの保存と消去を行っている。
不揮発性半導体メモリ装置に関する技術として、 例えば WO 9 9 / 0 7 0 0 0 (以下、 特許文献 1 ) では、 酸化珪素 （ S i 〇 2 ) 膜 に挟まれた窒化珪素 （ S i N) 膜を電荷捕獲層とし、 その電荷捕獲 層の空間的に離れた 2箇所の電荷捕獲領域にそれぞれ電荷を蓄積さ せることにより、 1つのメモリ · セルに 2 ビッ トの情報を記憶させ ることが記載されている。 この特許文献 1 に記載された技術では、 ソースと ドレインは、 上記 2箇所の電荷捕獲領域にそれぞれ対応し て、 交互にその機能を交代することにより情報の書き込み Z読み出 しが行われる。
一方、 半導体装置の微細化への対応を図る目的で、 半導体基板の 中にゲート電極の一部が埋め込まれた立体的な構造を有するリセス ゲート トランジスタを用いることが提案されている。 例えば特開 2 0 0 7 - 8 8 4 1 8 (U S 2 0 0 7 0 6 3 2 7 0 , 以下、 特許文献 2 ) には、 シリコン基板に、 下部が球形にラウンドしたフラスコ形 状のトレンチを形成し、 そこに電極材料を埋め込んで得られる球状 リセスゲート トランジスタにより、 トランジスタの面積を縮小しつ つ十分な有効チャネル長を確保できることが記載されている。
特許文献 1 特表 2 0 0 1 — 5 1 2 2 9 0号公報 （例えば、 図 2 など）
特許文献 2 特開 2 0 0 7 — 8 8 4 1 8号公報 （例えば、 図 9な ど） 発明の開示
発明が解決しょうとする課題
近年の半導体装置の高集積化に伴い、 不揮発性半導体メモリ装置 の素子構造も急速に微細化が進んでいる。 今後、 素子構造の一層の 微細化が進むと予想される中で、 上記特許文献 1の技術では、 短チ ャネル効果が生じてソースと ドレインの区別が困難になり、 電荷捕 獲層の一方の電荷捕獲領域に書き込みを行う際に、 他方の電荷捕獲 領域にも電荷が書き込まれてしまう書き込不良の問題が懸念されて いる。 本発明はかかる問題点に鑑みてなされたものであり、 その目的は
、 単一セルに 2 ビッ 卜以上の複数ビッ 卜の情報を記憶させる方式の 不揮発性半導体メモリ装置において、 書き込み不良を防止し、 高い 動作信頼性を確保することである。
課題を解決するための手段
本発明の第 1の観点の半導体メモリ装置は、 半導体層と、 前記半 導体層に形成され、 互いに対向する側壁面が曲率をもって形成され たラウンド状壁部を有する トレンチと、 前記トレンチの内壁部分を 含めて前記半導体層表面に沿って形成された第 1 の絶縁膜と、 前記 トレンチのラウンド状壁部において前記第 1 の絶縁膜に隣接して設 けられた一対の互いに分離した電荷捕獲領域と、 その下部が前記半 導体層の前記トレンチ内に挿入されたゲート電極と、 前記ゲート電 極を間に挟んでその両側の前記半導体層内に形成された、 前記半導 体層とは反対の導電型を有する第 1、 第 2の領域と、 を備えている 上記装置において、 更に、 前記ゲート電極と、 前記第 1の絶縁膜 及び前記それぞれの電荷捕獲領域との間に形成された第 2の絶縁膜 を備えていても良い。
上記装置において、 前記それぞれの電荷捕獲領域は前記ラウンド 状壁部から前記トレンチの上部方向に延長して形成しても良い。
上記装置において、 前記それぞれの電荷捕獲領域は窒化珪素膜に より形成しても良い。
上記装置において、 前記ゲート電極を金属で形成し、 前記それぞ れの電荷捕獲領域を窒化珪素膜で形成し、 前記第 1 の絶縁膜を二酸 化シリコン膜または酸窒化珪素膜で形成し、 前記半導体層をシリコ ンで形成することにより、 前記半導体層内に挿入されたゲート電極 を横断する方向に、 M N O S構造を有するようにしても良い。 上記装置において、 前記ゲート電極を中心に、 前記 M N O S構造 を対称的に形成しても良い。
また、 前記ゲート電極を多結晶シリコン又は金属で形成し、 前記 第 2の絶縁膜を二酸化シリコン膜または酸窒化珪素膜で形成し、 前 記それぞれの電荷捕獲領域を窒化珪素膜で形成し、 前記第 1の絶縁 膜を二酸化シリコン膜または酸窒化珪素膜で形成し、 前記半導体層 をシリコンで形成することにより、 前記半導体層内に挿入されたゲ 一ト電極を横断する方向に、 S O N〇 S構造もしくはM〇N O S構 造を有するようにしても良い。
上記装置において、 前記ゲート電極を中心に前記 S O N〇 S構造 もしくは M〇 N O S構造を対称的に形成しても良い。
また、 前記第 1 の絶縁膜をトンネル酸化膜で形成しても良い。 本発明の第 2の観点の半導体メモリ装置は、 半導体層と、 上部が 前記半導体層から突出し、 かつその下部が前記半導体層内に挿入さ れたゲート電極と、 前記半導体層と前記ゲート電極との間で、 前記 半導体層に沿って形成された第 1の絶縁膜と、 前記第 1 の絶縁膜と 前記ゲート電極との間に形成された一対の互いに分離した電荷捕獲 領域と、 前記ゲー卜電極を間に挟んでその両側の前記半導体層内に 形成された第 1のソース Zドレイン領域および第 2のソース/ドレ イン領域と、 を備えていても良い。
上記装置において、 更に、 前記第 1 の絶縁膜及び前記電荷捕獲領 域と、 前記ゲート電極間に形成された第 2の絶縁膜を備えていても 良い。
上記装置において、 前記窒化珪素膜を、 複数の孔を有する平面ァ ンテナにより処理室内にマイクロ波を導入してプラズマを生成させ る方式のプラズマ処理装置を用い、 前記処理室内に窒素含有化合物 とシリコン含有化合物とを含む原料ガスを供給し、 前記マイクロ波 によりプラズマを生成させて窒化珪素膜を堆積させるプラズマ c v
D法により形成しても良い。
本発明の第 3の観点による半導体メモリ装置の製造方法は、 半導 体層に、 互いに対向する側壁が曲率をもって形成されたラウンド状 壁部を有する トレンチを形成する工程と、 前記トレンチの内面を含 む前記半導体層の表層に第 1 の絶縁膜を形成する工程と、 前記第 1 の絶縁膜を覆うように、 プラズマ C V D法により窒化珪素膜を形成 する工程と、 少なく とも前記ラウンド状壁部の内側を含む前記トレ ンチの側壁部分に互いに分離した一対の前記窒化珪素膜を残し、 前 記トレンチの底部には残存しないように前記窒化珪素膜をエツチン グする工程と、 前記トレンチを埋めるように電極膜を形成する工程 と、 前記トレンチの外部に突出した前記電極膜をパターン形成して ゲート電極を形成する工程と、 前記半導体層における前記卜レンチ の両側の部位に、 前記半導体層の導電型とは反対の導電型となるよ うに不純物ドープを施して第 1のソース Zドレイン領域および第 2 のソース Zドレイン領域をそれぞれ形成する工程と、 を備えている 上記方法において、 前記窒化珪素膜をエッチングする工程は、 前 記ラウンド状壁部の内側にのみ、 互いに分離した一対の前記窒化珪 素膜を残し、 他の部位には残存しないように前記窒化珪素膜をエツ チングするようにしても良い。
また、 上記方法において、 前記窒化珪素膜をエッチングする工程 と前記電極膜を形成する工程との間に、 更に、 前記第 1の絶縁膜お よび前記窒化珪素膜を覆って第 2の絶縁膜を形成する工程を設けて も良い。
また、 上記方法において、 前記窒化珪素膜を形成する工程を、 複 数の孔を有する平面アンテナにより処理室内にマイクロ波を導入し てプラズマを生成させる方式のプラズマ処理装置を用い、 前記処理 室内に窒素含有化合物とシリコン含有化合物とを含む原料ガスを供 給し、 前記マイクロ波によりプラズマを生成させて窒化珪素 を堆 積させるプラズマ C V D法により行つても良い。
また、 前記窒素含有化合物としてァンモニァまたは窒素を 、 刖 ed シリコン含有化合物としてシラン （ S i H 4 ) 、 ンン フン ( S i 2
H 6 ) または卜リシラン （ S i 3 H 8 ) をそれぞれ用い 、 前記窒化 珪素膜を形成するようにしても良い。
また、 HU記窒素含有化合物としてァンモニァを、 刖 シ Uコン含 有化合物としてジシランをそれぞれ用い 、 流量比 （アンモ一ァ流量 ジシラン流量） 0 . 1〜： L 0 0 0の範囲内で、 1 P a 1 3 3 3
P aの範囲内の処理圧力によりプラズ を発生させて前記窒化珪素 膜を形成するようにしても良レ
.、 つ
さらに 、 刖目己室素含有化合物として窒素を 、 シリ Πン今有化
、ヽ 合物としてジシランをそれぞれ用い 、 流量比 (窒素流量 /ンシラン 流量） 0 • 1 〜 5 0 0 0の範囲内で 、 0 . 1 P a〜 5 0 0 Ρ aの範
、
囲内の処理圧力によりプラズマを発生させて刖記窒化珪糸膜を形成 するようにしても良い。
さらに 、 刖記フラズマ C V D法における処理温度を、 2 5 。C 〜 6
0 0 °cの範囲内の温度としても良い
発明の効果
本発明の半導体メモリ装置によれば、 互いに分離した一対の電荷 捕獲領域を備えたので、 1 メモリ · セルで 2 ビッ ト以上の複数の情 報を書き込み 読み出しする際の書き込み不良が低減され、 微細化 した場合でも高い動作信頼性を確保することができる。 従って、 こ の半導体メモリ装置を集積することにより、 大容量の記憶装置が実 現できるという効果を奏する。 また、 本発明の半導体メモリ装置の製造方法によれば、 上記特徴 を有する半導体メモリ装置を容易に製造できるという効果を奏する
図面の簡単な説明
図 1 は、 本発明の第 1の実施の形態に係る不揮発性半導体メモリ 装置の概略構成を示す説明図である。
図 2は、 図 1 に示した不揮発性半導体メモリ装置の製造工程の概 要を示す説明図である。
図 3は、 図 1 に示した不揮発性半導体メモリ装置の製造工程を示 す説明図である。
図 4は、 図 3に示した工程に続く工程を説明するための説明図で ある。
図 5は、 図 4に示した工程に続く工程を説明するための説明図で ある。
図 6は、 図 5に示した工程に続く工程を説明するための説明図で ある。
図 7は、 図 6に示した工程に続く工程を説明するための説明図で ある。
図 8は、 図 7に示した工程に続く工程を説明するための説明図で ある。
図 9は、 図 8に示した工程に続く工程を説明するための説明図で ある。
図 1 0は、 本発明の窒化珪素膜の形成方法の実施に適したプラズ マ処理装置の一例を示す概略断面図である。
図 1 1 は、 平面アンテナ部材の構造を示す図面である。
図 1 2は、 制御部の構成を示す説明図である。 図 1 3は、 本発明の第 2の実施の形態に係る不揮発性半導体メモ リ装置の概略構成を示す説明図である。
図 1 4は、 第 2の実施の形態に係る不揮発性半導体メモリ装置の 変形例の概略構成を示す説明図である。 発明を実施するための最良の形態
[第 1の実施の形態]
以下、 本発明の実施の形態について図面を参照して詳細に説明す る。 まず、 図 1 を参照して本発明の実施の形態に係る不揮発性半導 体メモリ装置について説明する。 この不揮発性半導体メモリ装置 2 0 0は、 例えば、 1 トランジスタを備えた 1 メモリ · セルで 2 ビッ ト以上の複数ビッ トの書き込み · 読み出しが可能なものである。 不 揮発性半導体メモリ装置 2 0 0は、 シリコン層としての p型のシリ コン基板 （ S i基板） 2 0 1 に溝を形成された、 例えば丸底フラス コ断面状のトレンチ 2 0 3 と、 トレンチ 2 0 3の内壁部分を含めて S i基板 2 0 1の表層に形成された第 1の絶縁膜としてのトンネル 酸化膜 2 0 5 と、 トレンチ 2 0 3の内側のトンネル酸化膜 2 0 5の 表面に設けられた電荷捕獲領域としての窒化珪素膜 2 0 7 a， 2 0 7 bと、 トンネル酸化膜 2 0 5および窒化珪素膜 2 0 7 a , 2 0 7 bを覆う第 2の絶縁膜としての二酸化珪素膜 2 0 9 と、 この二酸化 珪素膜 2 0 9 と接し、 その下部が前記トレンチ 2 0 3内に挿入され るように形成されたゲート電極 2 1 1 と、 トレンチ 2 0 3 を間に挟 むようにその両側の S i基板 2 0 1内に形成された第 1のソース/ ドレイン領域 2 1 3 aおよび第 2のソース/ドレイン領域 2 1 3 b と、 を備えている。
なお、 不揮発性半導体メモリ装置 2 0 0は、 S i基板 2 0 1内の pゥエルや p型シリコン層に形成されていてもよい。 また、 図示は 省略するが、 S i 基板 2 0 1 には、 素子分離膜が形成されている。 素子分離膜によって、 不揮発性半導体メモリ装置 2 0 0が形成され るァクティブ領域 Aが区画されている。
トレンチ 2 0 3は、 S i基板 2 0 1 の表面側から所定の深さまで 、 対向する側壁が略平面状に形成された平面状壁部 2 0 3 aと、 該 平面状壁部 2 0 3 aに連なり、 トレンチ 2 0 3の底部付近で互いに 対向する側壁が曲率をもって形成され、 前記平面状壁部 2 0 3 aよ り横方向 （トレンチ 2 0 3の深さ方向に交差する方向） に拡大 （膨 らんだ状態） したラウンド状壁部 2 0 3 bとを有している。
第 1 の絶縁膜としての トンネル酸化膜 2 0 5は、 トレンチ 2 0 3 の内壁部分を含めて S i基板 2 0 1 の表層に形成されている。 トン ネル酸化膜 2 0 5は、 例えば熱酸化法やプラズマ酸化法によって S i基板 2 0 1のシリコン露出面を所定膜厚になるように酸化するこ とにより形成できる。 トンネル酸化膜 2 0 5は、 例えば 0. 1〜 1 0 n m程度の膜厚を有する二酸化珪素 （ S i 〇 2 ) 膜または酸窒化 珪素 （ S i 〇N) 膜である。
電荷捕獲領域としての窒化珪素 （ S i x Ny ) 膜 2 0 7 a， 2 0 7 bは、 トレンチ 2 0 3のラウンド状壁部 2 0 3 bの内側に左右一 対設けられている。 つまり、 窒化珪素膜 2 0 7 a , 2 0 7 bは、 ゲ —卜電極 2 1 1の下部 2 1 l bを中心にして、 その両側の第 1 のソ ース Zドレイン領域 2 1 3 a側と第 2のソース/ドレイン領域 2 1 3 b側に、 それぞれ分離して形成されている。 窒化珪素膜 2 0 7 a ， 2 0 7 bは、 トンネル酸化膜 2 0 5 と二酸化珪素膜 2 0 9 との間 に挟まれている。 窒化珪素膜 2 0 7 a , 2 0 7 bは、 S i基板 2 0 1内に挿入されたゲート電極 2 1 1 の下部 2 1 1 bを横断する方向 に、 例えば 2〜 1 0 n m程度の膜厚で形成された S i x Ny 膜また は S i 〇N膜により構成されている。 また、 窒化珪素膜 2 0 7 a , 2 0 7 bは、 例えばトラップ密度が 5 X 1 0 1 2 〜： L X 1 0 1 3 c m— 2 e V" 1 であることが好ましい。 このような窒化珪素膜 2 0
7 a , 2 0 7 bは、 例えば、 複数の孔を有する平面アンテナにより 処理室内にマイクロ波を導入してプラズマを生成させる方式のブラ ズマ処理装置を用い、 プラズマ C VD (C h e m i c a l V a p o r D e p o s i t i o n ； 化学気相堆積） 法により形成できる 。 この窒化珪素膜 2 0 7 a， 2 0 7 bの形成方法については後で詳 細に説明する。
第 2の絶縁膜としての二酸化珪素 （ S i O 2 ) 膜 2 0 9は、 トン ネル酸化膜 2 0 5または窒化珪素膜 2 0 7 a , 2 0 7 bとゲート電 極 2 1 1の下部 2 1 1 bとの間に介在している。 二酸化珪素膜 2 0 9は、 例えば C VD法、 特に熱 C VD法により成膜された膜であり 、 ゲート電極 2 1 1 と窒化珪素膜 2 0 7 a , 2 0 7 bとの間でプロ ック層 （バリア層） として機能する。 二酸化珪素膜 2 0 9は、 例え ば 5〜 1 5 n m程度の膜厚を有している。 なお、 第 2の絶縁膜とし て、 二酸化珪素膜 2 0 9を窒化して得られる酸窒化珪素 （ S i O N ) 膜を用いることもできる。
ゲート電極 2 1 1 は、 断面視略 T字形をなし、 その上部 2 1 1 a が S i 基板 2 0 1 の上面よりも突出し、 その下部 2 1 1 bが二酸化 珪素膜 2 0 9に接するように トレンチ 2 0 3内に挿入されている。 ゲート電極 2 1 1 は、 例えば C VD法により成膜された多結晶シリ コン膜からなり、 コントロールゲート （C G) 電極として機能する 。 また、 ゲート電極 2 1 1 は、 例えば W , T i , T a , C u， A 1 , A u、 P t等の金属を含む膜であってもよい。 ゲ一ト電極 2 1 1 の上部 2 1 1 aは、 例えば 0. 1〜 5 0 n m程度の膜厚を有してい る。 また、 ゲート電極 2 1 1 の下部 2 1 1 bは、 横断方向に例えば 2〜 1 O n m程度の幅を有している。 ゲート電極 2 1 1は、 単層に限らず、 ゲート電極の比抵抗を下げ 、 高速化する目的で、 例えばタングステン、 モリブデン、 タンタル 、 チタン、 銅、 金、 銀、 白金およびそれらのシリサイ ド、 ナイ トラ イ ド、 合金等を含む積層構造にすることができる。 このゲート電極 2 1 1 は、 図示しない配線層に接続されている。
第 1のソース Zドレイン領域 2 1 3 aおよび第 2のソース Zドレ イン領域 2 1 3 bは、 ともに同じ導電型であり、 S i基板 2 0 1 の 導電型とは反対の導電型となるように不純物がイオン注入されてい る。 第 1 のソース/ドレイン領域 2 1 3 aおよび第 2のソース Zド レイン領域 2 1 3 bは、 ゲート電極 2 1 1 を間に挟むようにその両 側の S i基板 2 0 1内に形成されている。 第 1 のソース Zドレイン 領域 2 1 3 aおよび第 2のソース/ドレイ ン領域 2 1 3 bは、 それ ぞれソースとしての機能と ドレインとしての機能を有しており、 ど ちらか一方がソースとして機能するときは他方がドレインとして機 能する。
なお、 第 1のソース/ドレイン領域 2 1 3 aと第 2のソース Zド レイン領域 2 1 3 bの間に挟まれる トレンチ 2 0 3の周囲の領域が 、 不揮発性半導体メモリ装置 2 0 0のチャネル形成領域となってい る。 第 1のソース/ドレイン領域 2 1 3 aと第 2のソース/ドレイ ン領域 2 1 3 bは、 第 1 のソース/ドレイン電極 （以下、 第 1 の電 極） 2 2 0 aと第 2のソース/ ドレイン電極 （以下、 第 2の電極） 2 2 O bにそれぞれコンタク トホール (図示せず) を介して接続さ れる。 図 1 に示す様に、 第 1、 第 2の電極 2 2 0 a、 2 2 0 bは、 第 3の絶縁膜 2 2 2 によってゲート電極 2 1 1 とは絶縁されている 。 2 2 4は第 4の絶緣膜であり、 第 1、 第 2電極 2 2 0 a、 2 2 0 bを保護し、 あるいは図示しない配線層と分離するためのものであ る。 以上のように、 本実施の形態に係る不揮発性半導体メモリ装置 2 0 0は、 卜レンチ 2 0 3 に挿入されたゲー ト電極 2 1 1の下部 2 1 1 bと交差する横断方向に、 ゲート電極 2 1 1、 二酸化珪素膜 2 0 9、 窒化珪素膜 2 0 7 a， 2 0 7 b , トンネル酸化膜 2 0 5および S i 基板 2 0 1が配置された S O N O S構造もしくは MONO S構 造を有する。 これらの S ON O S構造および MON O S構造は、 ゲ —ト電極 2 1 1の下部 2 1 1 bを中心にして左右対称に形成されて いる。
また、 この不揮発性半導体メモリ装置 2 0 0のチャネルは、 第 1 のソース/ /ドレイ ン領域 2 1 3 aと第 2のソース/ドレイン領域 2 1 3 bとの間のトレンチ 2 0 3のラウンド状壁部 2 0 '3 bに沿って 曲率をもって形成される。 従って、 不揮発性半導体メモリ装置 2 0 0の面積を増加させることなく十分なチャネル長 Lを確保すること ができる。
以上のような構造の不揮発性半導体メモリ装置 2 0 0の動作例に ついて説明する。 不揮発性半導体メモリ装置 2 0 0は、 電荷捕獲領 域である一対の窒化珪素膜 2 0 7 a , 2 0 7 bを利用して、 1 ビッ 卜の書き込み Z読み出しだけでなく、 単一のメモリ ' セルで 2 ビッ ト以上の複数ビッ 卜の書き込みノ読み出しを行う ことができる。 不揮発性半導体メモリ装置 2 0 0における書き込み、 読み出しお よび消去は、 公知の方法例えば特表 2 0 0 1 - 5 1 2 2 9 0号公報 (特許文献 1 ) と同様の手順で行うことができる。 まず、 ゲー ト電 極 2 1 1に書込み用電圧 VW 1 を印加し、 第 1の電極 2 2 0 aを介 して第 1のソースダドレイン領域 2 1 3 aに書込み用電圧 VW 2を 印加し、 第 2の電極 2 2 0 bを介して第 2のソース Zドレイン領域 2 1 3 bを接地する。 これにより、 ホッ 卜 · エレク トロン注入現象 を利用して第 1 のソースノドレイン領域 2 1 3 aに近接した窒化珪 素膜 2 0 7 aに電荷を捕獲させて 1 ビッ 卜の書き込みを行う ことが できる。
また、 逆に、 ゲート電極 2 1 1 に書込み用電圧 VW 3 を印加し、 第 2の電極を介して第 2のソースノドレイン領域 2 1 3 bに書込み 用電圧 VW4を印加し、 第 1の電極を介して第 1 のソース Zドレイ ン領域 2 1 3 aを接地する。 これにより、 ホッ ト · エレク トロン注 入現象を利用して窒化珪素膜 2 0 7 bに電荷を捕獲させて、 1 ビッ 卜の書込みを行う ことができる。
以上の書き込み動作において、 書込み用電圧 VW 1および VW4 は、 ホッ ト · キャリアが発生する確率が高まるように、 V d d (電 源電圧） の 1 / 2程度の大きさに設定することが好ましい。
窒化珪素膜 2 0 7 aからの 1 ビッ 卜の読出しは、 書き込みとは逆 方向に行われる。 すなわち、 ゲート電極 2 1 1 に読出し用電圧 V R 1 を印加し、 前記第 2のソース/ドレイン領域 2 1 3 bに読出し用 電圧 V R 2 を印加し、 第 1 のソース/ドレイン領域 2 1 3 aを接地 し、 第 2のソース Zドレイン領域 2 1 3 bから第 1 のソース Zドレ イン領域 2 1 3 aへ向かって流れる電流の有無を検出する。
また、 窒化珪素膜 2 0 7 bからの 1 ビッ トの読出しも、 書き込み とは逆方向に行われる。 すなわち、 ゲート電極 2 1 1 に読出し用電 圧 V R 3 を印加し、 第 1のソース Zドレイン領域 2 1 3 aに読出し 用電圧 V R 4を印加し、 第 2のソース Zドレイン領域 2 1 3 bを接 地し、 第 1のソース/ドレイン領域 2 1 3 aから第 2のソース/ド レイン領域 2 1 3 bへ向かって流れる電流の有無を検出する。
不揮発性半導体メモリ装置 2 0 0においては、 目的とする書き込 みや読み出しを行なう際に、 意図しない書き込みや順方向の読み出 しが起こらないように、 書込み用電圧 VW 1〜VW4、 読み出し用 電圧 VR 1〜VR 4の大きさや、 読み出しを行なうときのしきい値 電圧の大きさなどを設定すればよい。
窒化珪素膜 2 0 7 aについて、 1 ビッ トの消去を行うには、 窒化 珪素膜 2 0 7 aの電子をトンネル効果によって、 二酸化珪素膜 2 0 9 を通過させてゲート電極 2 1 1から排出させるか、 または、 トン ネル酸化膜 2 0 5 を通過させて第 1のソース/ドレイン領域 2 1 3 aから排出させるようにする。 このためには、 ゲート電極 2 1 1 に 正の電圧を、 第 1 のソース Zドレイン領域 2 1 3 aにゼロ電圧 （接 地電圧） を同時に印加するか、 あるいは、 ゲート電極 2 1 1 に消去 用の負の電圧を印加し、 同時に、 第 1のソース Zドレイン領域 2 1 3 aに消去用の正の電圧を印加すればよい。
窒化珪素膜 2 0 7 bについて、 1 ビッ トの消去を行うには、 窒化 珪素膜 2 0 7 bの電子をトンネル効果によって、 二酸化珪素膜 2 0 9 を通過させてゲート電極 2 1 1から排出させるか、 または、 トン ネル酸化膜 2 0 5 を通過させて第 2のソース/ドレイン領域 2 1 3 bから排出させるようにする。 このためには、 ゲ一卜電極 2 1 1 に 正の電圧を、 第 2のソース/ドレイン領域 2 1 3 bにゼロ電圧 （接 地電圧） を同時に印加するか、 あるいは、 ゲート電極 2 1 1 に消去 用の負の電圧を印加し、 同時に、 第 2のソ一ス Zドレイン領域 2 1 3 bに消去用の正の電圧を印加すればよい。
以上のように、 本実施の形態の不揮発性半導体メモリ装置 2 0 0 は、 電荷捕獲領域として、 互いに分離した一対の窒化珪素膜 2 0 7 a , 2 0 7 bを備えたことにより、 従来技術の不揮発性半導体メモ リ装置の課題であった短チャネル効果に起因する書き込み不良の発 生を防止できる。 つまり、 不揮発性半導体メモリ装置 2 0 0は、 微 細化を進めても 1 トランジスタで 2 ビッ ト以上の複数ビッ トの書き 込みノ読み出しを行う場合の電荷捕獲領域の区別が可能である。 従 つて、 不揮発性半導体メモリ装置 2 0 0 を用いることにより、 高い 信頼性をもって大容量の情報を記憶できる、 という効果を奏する。 次に、 図 2ないし図 9を参照して本実施の形態に係る不揮発性半 導体メモリ装置 2 0 0の製造方法について説明を行う。 図 2は、 不 揮発性半導体メモリ装置 2 0 0の製造方法の主要な工程手順の概略 を示すフロ一図である。 また、 図 3〜図 9は、 不揮発性半導体メモ リ装置 2 0 0の製造方法の主要な工程を示す説明図である。 まず、 図示は省略するが、 S i基板 2 0 1上に、 例えば L O C〇 S ( L o c a 1 O x i d a t i o n o f S i l i c o n ;^ S T I ( S h a 1 l o w T r e n c h I s o l a t i o n ) 法などの手法 で素子分離膜を形成する。 また、 不揮発性半導体メモリ装置 2 0 0 のしきい値電圧を調整するために、 イオン注入などの方法で不純物 ドーピングを行う こともできる。
次に、 トレンチ 2 0 3 を形成する （ステップ S 1 ) 。 図 3に示し たように、 本実施の形態においてトレンチ 2 0 3は、 平面状壁部 2 0 3 aとラウンド状壁部 2 0 3 bとを有している。 このような断面 形状を持つ卜レンチ 2 0 3は、 公知の方法例えば特開 2 0 0 7 — 8 8 4 1 8号公報 （前記特許文献 2 ) に記載された手順で形成するこ とができる。 以下、 図示は省略するが、 トレンチ 2 0 3を形成する 手順の概略を述べる。 まず所定のマスクパターンをエッチングマス クとして用いて S i基板 2 0 1 を異方性エツチングする。 これによ り、 トレンチ 2 0 3の上部 （平面状壁部 2 0 3 a ) となる凹部が形 成される。 次に、 形成された凹部の側壁に、 例えば C VD法によつ て酸化珪素膜からなる保護膜を形成する。 C VD法により形成され た保護膜は、 凹部内の全面に形成されるので、 凹部内の底の保護膜 を異方性エッチングにより除去し、 後で平面状壁部 2 0 3 aとなる 予定の凹部の上部にのみ保護膜を残存させる。 次に、 保護膜及びマ スクパターンをエッチングマスクとして用い、 露出された凹部の底 を等方性エッチングにより掘り進める。 等方性エッチングにより、 凹部内で S i基板 2 0 1は横方向にもエッチングされるので、 凹部 の下部は上部より も広く膨らんだ丸底フラスコ状に形成される。 つ まり、 等方性エッチングによって、 凹部の底部近傍にサイ ドエッチ ングが入り、 保護膜で保護された凹部の上部が内側に張り出した状 態になる。 また、 等方性エッチングによって、 凹部の底部近傍は壁 面が曲率をもってラウンドした形状、 例えば球形状、 楕円形状など になる。 このようにして形成されたトレンチ 2 0 3は、 S i基板 2 0 1の表面から略垂直な壁面で形成された上部 2 0 3 aに対して、 底部近傍の下部 2 0 3 bがラウンド状に拡大した形状となる。 なお 、 この後で保護膜とマスクパターンは除去する。
次に、 図 4に示したように、 前記トレンチ 2 0 3 の内壁及び S i 基板 2 0 1の上部表面に熱酸化法、 プラズマ酸化法などの方法で第 1 の絶縁膜としてのトンネル酸化膜 2 0 5 を形成する （ステップ S 2 ) 。 トンネル酸化膜 2 0 5は二酸化珪素膜、 高誘電率膜 （ h i g h k膜） 等で形成することができる。 前記トンネル酸化膜 2 0 5は 前記トレンチ 2 0 3の内壁及びアクティ ブ領域 Aの S i基板 2 0 1 の上部表面を均一な厚さで覆うように形成される。 なお、 必要に応 じて、 二酸化珪素膜 2 0 5の表面を窒化処理して得られる酸窒化珪 素膜 （ S i O N膜） をトンネル酸化膜 2 0 5 としてもよい。 この場 合、 窒化処理は低温でトンネル酸化膜表面を窒化できるプラズマ窒 化処理法により行う ことができる。 この方法では、 窒化膜を形成す る際にトンネル酸化膜の膜厚方向へ窒素が拡散するのを抑制するこ とができる。
次に、 図 5に示したように、 トンネル酸化膜 2 0 5表面を覆うよ うにプラズマ C V D法によって窒化珪素膜 2 0 7を形成する （ステ ップ S 3 ) 。 窒化珪素膜 2 0 7は、 S i基板 2 0 1 の上面およびト レンチ 2 0 3 の内面に形成されたトンネル酸化膜 2 0 5を均一な膜 厚で覆うように形成される。 窒化珪素膜 2 0 7は、 例えば 、 複数の 孔を有する平面アンテナにより処理室内にマイク口波を導入してプ ラズマを生成させる方式のプラズマ処理装置を用いて形成すること が好ましい。 この窒化珪素膜 2 0 7 を形成するためのブラズマ C V
D処理の条件等については後述する
次に、 一様に成膜された窒化珪素膜 2 0 7 の大部分をェッナバッ クして除去する （ステップ S 4 ) 。 のェッチバック工程では、 異 方性エッチングを行う ことにより、 卜レンチ 2 0 3のラウンド状壁 部 2 0 3 bの内側の トンネル酸化膜 2 0 5上にのみ窒化珪素膜 2 0
7 を残存させる。 このようにして、 図 6に示したように、 トレンチ
2 0 3内で左右に分離した窒化珪素膜 2 0 7 aと 2 0 7 bとが形成 される。
次に 、 図 7 に示したように、 トンネル酸化膜 2 0 5および窒化珪 素膜 2 0 7 a ， 2 0 7 bを覆うように第 2 の絶縁膜としての二酸化 珪素膜 2 0 9 を形成する （ステップ S 5 )
次に 、 図 8 に示したように、 トレンチ 2 0 3内を埋め込み、 かつ 二酸化珪素膜 2 0 9 を覆うように、 電極膜 2 1 0 を形成する （ステ ップ S 6 ) 。 電極膜 2 1 0は、 例えば C V D法により、 ポリシリコ ン層ゃ金属層、 めるいは金属シリサイ ド層などを二酸化珪素膜 2 0
9上に堆禾貝させて埋め込むことによって形成できる。
次に 、 フォ 卜 Uソグラフィー技術によりパターン形成したレジス 卜をマスクとして 、 電極膜 2 1 0 をエッチングしてパターン形成す る （ステップ S 7 ) 。 し より、 図 9に示したように、 断面視略 丁字形をなし、 上部 2 1 1 aが S i基板 2 0 1より突起し、 下部 2 l i bが S i基板 2 0 1 に埋設されたゲー卜電極 2 1 1が形成され る。 次に、 アクティブ領域 Aのシリコンに n型不純物を高濃度にィォ ン注入し、 第 1 のソース ドレイン領域 2 1 3 aおよび第 2のソ一 ス Zドレイン領域 2 1 3 bを形成する （ステップ S 8 ) 。 その後、 適宜に、 層間絶縁膜を介して第 1、 第 2の電極 2 2 0 a、 2 2 0 b を形成し、 且つ配線層を形成する。 このようにして、 図 1 に示した 構造の不揮発性半導体メモリ装置 2 0 0が製造できる。
なお、 以上の説明では、 nチャネル型の不揮発性半導体メモリ装 置 2 0 0を例に挙げたが、 pチャネル型の半導体メモリ装置の場合 は'、 不純物導電型を逆にすればよい。
次に、 電荷捕獲領域を形成するための窒化珪素膜 2 0 7の成膜方 法について、 図 1 0から図 1 2 を参照しながら説明する。 図 1 0は 、 本発明における電荷捕獲領域としての窒化珪素膜 2 0 7 a , 2 0 7 bの形成に利用可能なプラズマ処理装置 1 0 0 の概略構成を模式 的に示す断面図である。 また、 図 1 1 は、 図 1 0 のプラズマ処理装 置 1 0 0の平面アンテナ部材を示す平面図である。 さらに、 図 1 2 は、 図 1 0のプラズマ処理装置 1 0 0の制御部の構成例を示す図面 である。
プラズマ処理装置 1 0 0は、 複数のスロッ ト状の孔を有する平面 アンテナ、 特に R L S A (R a d i a l . L i n e S l o t A n t e n n a ； ラジアルラインスロッ トアンテナ） にて処理室内にマ イク口波を導入してプラズマを発生させることにより、 高密度かつ 低電子温度のマイクロ波励起プラズマを発生させ得る R L S Aマイ クロ波プラズマ処理装置として構成されている。 プラズマ処理装置 1 0 0では、 1 X 1 0 1 0 δ Χ Ι Ο 1 2 / c m3 のプラズマ密度 で、 かつ 0. 7〜 2 e Vの低電子温度を有するプラズマによる処理 が可能である。 従って、 プラズマ処理装置 1 0 0は、 各種半導体装 置の製造過程においてプラズマ C VD法による窒化珪素膜の成膜処 理の目的で好適に利用できる。
プラズマ処理装置 1 0 0は、 主要な構成として、 気密に構成され たチャンバ一 （処理室） 1 と、 チャンバ一 1内にガスを供給するガ ス供給機構 1 8 と、 チャンバ一 1内を減圧排気するための排気機構 としての排気装置 2 4と、 チャンバ一 1 の上部に設けられ、 チャン バ一 1内にマイクロ波を導入するマイクロ波導入機構 2 7 と、 これ らプラズマ処理装置 1 0 0 の各構成部を制御する制御部 5 0 と、 を 備えている。
チャンバ一 1は、 接地された略円筒状の容器により形成されてい る。 なお、 チャンバ一 1は角筒形状の容器により形成してもよい。 チャンバ一 1 は、 アルミニウム等の材質からなる底壁 1 aと側壁 1 bとを有している。
チャンバ一 1の内部には、 被処理体であるシリコンウェハ （以下 、 単に 「ウェハ」 と記す） Wを水平に支持するための載置台 2が設 けられている。 載置台 2は、 熱伝導性の高い材質例えば A 1 N等の セラミックスにより構成されている。 この載置台 2は、 排気室 1 1 の底部中央から上方に延びる円筒状の支持部材 3により支持されて いる。 支持部材 3は、 例えば A 1 N等のセラミックスにより構成さ れている。
また、 載置台 2には、 その外縁部をカバーし、 ウェハ Wをガイ ド するためのカバ一リ ング 4が設けられている。 このカバーリ ング 4 は、 例えば石英、 A 1 N、 A l 2 〇 3 、 S i N等の材質で構成され た環状部材である。
また、 載置台 2 には、 温度調節機構としての抵抗加熱型のヒータ 5が埋め込まれている。 このヒータ 5は、 ヒータ電源 5 aから給電 されることにより載置台 2 を加熱して、 その熱で被処理基板である ウェハ Wを均一に加熱する。 また、 載置台 2 には、 熱電対 （T C ) 6が配備されている。 この 熱電対 6 によって温度計測を行うことにより、 ウェハ Wの加熱温度 を例えば室温から 9 0 0 °Cまでの範囲で制御可能となっている。 また、 載置台 2は、 ウェハ Wを支持して昇降させるためのウェハ 支持ピン （図示せず） を有している。 各ウェハ支持ピンは、 載置台 2の表面に対して突没可能に設けられている。
チャンバ一 1の底壁 1 aの略中央部には、 円形の開口部 1 0が形 成されている。 底壁 1 aにはこの開口部 1 0 と連通し、 下方に向け て突出する排気室 1 1が設けられている。 この排気室 1 1 には、 排 気管 1 2が接続されており、 の排気管 1 2 を介して排気装置 2 4 に接続されている。
チャンバ一 1 を形成する側壁 1 bの上端には 、 環状のアッパープ レ一卜 1 3が接合されている ァッパ一プレ ト 1 3 の内周下部は
、 内側 (チャンバ 内空間） へ向けて突出し 環状の支持部 1 3 a を形成している。
ァッパープレー卜 1 3 には 環状をなすガス導入部 1 4が設けら れている。 また、 チャンバ一 1 の側壁 1 bには 、 環状をなすガス導 入部 1 5が設けられている。 つまり、 ガス導入部 1 4および 1 5は
、 上下 2段に設けられている 各ガス導入部 1 4および 1 5は成膜 原料ガスゃプラズマ励起用ガスを供給するガス供給機構 1 8に接続 されている。 なお、 ガス導入部 1 4および 1 5はノズル状またはシ ャヮ一状に設けてもよい。
また 、 チャンバ 1 の側壁 1 bには、 ブラズマ処理装置 1 0 0 と
、 これに隣接する搬送室 （図示せず） との間で、 ウェハ Wの搬入出 を行うための搬入出口 1 6 と、 この搬入出口 1 6 を開閉するゲート バルブ 1 7 とが設けられている。
ガス供給機構 1 8は、 例えば窒素含有ガス （N含有ガス） 供給源 1 9 a、 シリコン含有ガス （ S i含有ガス） 供給源 1 9 bおよび不 活性ガス供給源 1 9 c を有している。 窒素含有ガス供給源 1 9 aは 、 上段のガス導入部 1 4に接続されている。 また、 シリコン含有ガ ス供給源 1 9 bおよび不活性ガス供給源 1 9 cは、 下段のガス導入 部 1 5に接続されている。 なお、 ガス供給機構 1 8は、 上記以外の 図示しないガス供給源として、 例えばチャンバ一内雰囲気を置換す る際に用いるパージガス供給源、 チャンバ一 1 内をクリーニングす る際に用いるクリーニングガス供給源等を有していてもよい。
成膜原料ガスである窒素含有ガスとしては、 例えば窒素ガス （N 2 ) 、 アンモニア （NH 3 ) 、 MMH (モノメチルヒ ドラジン) 等 のヒ ドラジン誘導体などを用いることができる。 また、 他の成膜原 料ガスであるシリコン含有ガスとしては、 例えばシラン ( S i H 4 ) 、 ジシラン （ S i 2 H6 ) 、 トリシラン （ S i 3 H8 ) 、 T S A (トリシリルアミン） 、 ジクロシラン （ S i C 1 2 H 2 ) などを用 いることができる。 この中でも、 特にジシラン ( S i 2 H 6 ) が好 ましい。 さらに、 不活性ガスとしては、 例えば N 2ガスや希ガスな どを用いることができる。 希ガスは、 プラズマ励起用ガスであり、 例えば A rガス、 K rガス、 X eガス、 H eガスなどを用いること ができる。
窒素含有ガスは、 ガス供給機構 1 8の窒素含有ガス供給源 1 9 a から、 ガスライン 2 0 を介してガス導入部 1 4に至り、 ガス導入部 1 4からチャンバ一 1内に導入される。 一方、 シリコン含有ガスお よび不活性ガスは、 シリコン含有ガス供給源 1 9 bおよび不活性ガ ス供給源 1 9 cから、 それぞれガスライン 2 0 を介してガス導入部 1 5に至り、 ガス導入部 1 5からチャンバ一 1 内に導入される。 各 ガス供給源に接続する各々のガスライン 2 0には、 マスフローコン トローラ 2 1およびその前後の開閉バルブ 2 2が設けられている。 このようなガス供給機構 1 8の構成により、 供給されるガスの切替 えや流量等の制御が出来るようになつている。 なお、 A rなどのプ ラズマ励起用の希ガスは任意のガスであり、 必ずしも成膜原料ガス と同時に供給する必要はない。
排気機構としての排気装置 2 4は、 高速真空ポンプを含む吸引機 構を備えている。 前記のように、 排気装置 2 4は、 排気管 1 2 を介 してチャンバ一 1 の排気室 1 1 に接続されている。 この排気装置 2 4を作動させることにより、 チャンバ一 1 内のガスは、 排気室 1 1 の空間 1 1 a内へ均一に流れ、 さらに空間 1 1 aから排気管 1 2 を 介して外部へ排気される。 これにより、 チャンバ一 1内を所定の真 空度、 例えば 0 . 1 3 3 P aまで高速に減圧することが可能となつ ている。
次に、 マイクロ波導入機構 2 7の構成について説明する。 マイク 口波導入機構 2 7は、 主要な構成として、 透過板 2 8、 平面アンテ ナ部材 3 1、 遅波材 3 3、 シールド蓋体 3 4、 導波管 3 7およびマ イク口波発生装置 3 9 を備えている。
マイクロ波を透過する透過板 2 8は、 アッパープレート 1 3にお いて内周側に張り出した支持部 1 3 a上に配備されている。 透過板 2 8は、 誘電体、 例えば石英や A l 2 O 3 、 A 1 N等のセラミ ック スから構成されている。 この透過板 2 8 と支持部 1 3 aとの間は、 シール部材 2 9 を介して気密にシールされている。 したがって、 チ ヤンパー 1内は気密に保持される。
平面アンテナ部材 3 1は、 透過板 2 8の上方において、 載置台 2 と対向するように設けられている。 平面アンテナ部材 3 1 は、 円板 状をなしている。 なお、 平面アンテナ部材 3 1 の形状は、 円板状に 限らず、 例えば四角板状でもよい。 この平面アンテナ部材 3 1 は、 アッパープレート 1 3の上端に係止されている。 平面アンテナ部材 3 1は、 例えば表面が金または銀メツキされた 銅板またはアルミニウム板から構成されている。 平面アンテナ部材 3 1 は、 マイクロ波を放射する多数のスロッ ト状のマイクロ波放射 孔 3 2 を有している。 マイクロ波放射孔 3 2は、 所定のパターンで 平面アンテナ部材 3 1 を貫通して形成されている。
個々のマイクロ波放射孔 3 2は、 例えば図 1 1 に示すように、 細 長い長方形状 （スロッ ト状） をなしている。 そして、 典型的には隣 接するマイクロ波放射孔 3 2が 「T」 字状に配置されている。 また 、 このように所定の形状 （例えば Τ字状） に組み合わせて配置され たマイク口波放射孔 3 2は、 さらに全体として同心円状に配置され ている。
マイクロ波放射孔 3 2の長さや配列間隔は、 マイクロ波の波長 （ λ g ) に応じて決定される。 例えば、 マイク口波放射孔 3 2の間隔 は、 波長が λ g 4 λ g / 2または λ gとなるように配置される 。 なお、 図 1 1 においては、 同心円状に形成された隣接するマイク 口波放射孔 3 2 どう しの間隔を△ rで示している。 なお、 マイクロ 波放射孔 3 2の形状は、 円形状、 円弧状等の他の形状であってもよ い。 さらに、 マイクロ波放射孔 3 2の配置形態は特に限定されず、 同心円状のほか、 例えば、 螺旋状、 放射状等に配置することもでき る。
平面アンテナ部材 3 1 の上面には、 真空よりも大きい誘電率を有 する遅波材 3 3が設けられている 。 この遅波材 3 3は、 真空中では マイクロ波の波長が長くなる とから、 マイクロ波の波長を短く し てプラズマを調整する機能を有している
なお、 平面アンテナ部材 3 1 と透過板 2 8 との間、 また、 遅波材
3 3 と平面アンテナ部材 3 1 との間は、 それぞれ接触させても離間 させてもよいが、 接触させる とが好ましい。 チャンバ一 1の上部には、 これら平面アンテナ部材 3 1および遅 波材 3 3 を覆うように、 シールド蓋体 3 4が設けられている。 シー ルド蓋体 3 4は、 例えばアルミニウムやステンレス鋼等の金属材料 によって形成されている。 アッパープレート 1 3の上端とシールド 蓋体 3 4とは、 シール部材 3 5によりシールされている。 また、 シ —ルド蓋体 3 4の内部には、 冷却水流路 3 4 aが形成されている。 この冷却水流路 3 4 aに冷却水を通流させることにより、 シ一ルド 蓋体 3 4、 遅波材 3 3、 平面アンテナ部材 3 1および透過板 2 8 を 冷却できるようになつている。 なお、 シールド蓋体 3 4は接地され ている。
シールド蓋体 3 4の上壁 （天井部） の中央には、 開口部 3 6が形 成されており、 この開口部 3 6 には導波管 3 7が接続されている。 導波管 3 7の他端側には、 マッチング回路 3 8 を介してマイクロ波 を発生するマイクロ波発生装置 3 9が接続されている。
導波管 3 7は、 上記シールド蓋体 3 4の開口部 3 6から上方へ延 出する断面円形状の同軸導波管 3 7 aと、 この同軸導波管 3 7 aの 上端部に接続された水平方向に延びる矩形導波管 3 7 bとを有して いる。 ·
同軸導波管 3 7 aの中心には内導体 4 1が延在している。 この内 導体 4 1は、 その下端部において平面アンテナ部材 3 1の中心に接 続固定されている。 このような構造により、 マイクロ波は、 同軸導 波管 3 7 aの内導体 4 1 を介して平面アンテナ部材 3 1へ放射状に 効率よく均一に伝播される。
以上のような構成のマイクロ波導入機構 2 7により、 マイクロ波 発生装置 3 9で発生したマイクロ波が導波管 3 7 を介して平面アン テナ部材 3 1へ伝搬され、 さらに透過板 2 8 を介してチャンバ一 1 内に導入されるようになっている。 なお、 マイクロ波の周波数とし ては、 例えば 2 . 4 5 G H zが好ましく用いられ 他に , 8 . 3 5
G H z 1 . 9 8 G H z等を用いることもできる
プラズマ処理装置 1 0 0の各構成部は、 制御部 5 0に接続されて 制御される構成となっている。 制御部 5 0は、 図 1 2に示すように C P Uを備えたプロセスコントローラ 5 1 と、 のプロセスコン トロ一ラ 5 1 に接続されたユーザーインタ —フエ一ス 5 2および記 憶部 5 3 を備えている。 プロセスコント口ーラ 5 1 は プラズマ処 理装置 1 0 0において、 圧力、 温度、 ガス流量、 マィク口波出力な どのプロセス条件に関係する各構成部 （例えば、 ヒ 夕電源 5 a ガス供給機構 1 8、 排気装置 2 4、 マイク口波発生装置 3 9など） を統括して制御する制御手段である。
ユーザ一インターフェース 5 2は、 工程管理者がプラズマ処理装 置 1 0 0を管理するためにコマン ドの入力操作等を行 キーポード や、 プラズマ処理装置 1 0 0の稼働状況を可視化して表示するディ スプレイ等を有している。 また、 記憶部 5 3は、 プラズマ処理装置
1 0 0で実行される各種処理をプロセスコン卜ロ一ラ 5 1の制御に て実現するための制御プログラム （ソフ トウェア） や処理条件デー 夕等が記録されたレシピが保存されている。
そして、 必要に応じて、 ユーザーイン夕一フェース 5 2からの指 示等にて任意のレシピを記憶部 5 3から呼び出してプロセスコント ローラ 5 1 に実行させることで、 プロセスコントローラ 5 1の制御 下で、 プラズマ処理装置 1 0 0での所望の処理が行われる。 また、 前記制御プログラムや処理条件データ等のレシピは、 コンピュータ 読み取り可能な記憶媒体、 例えば C D— R〇M、 ハードディスク、 フレキシブルディスク、 フラッシュメモリ、 D V D、 ブルーレイデ イスクなどに格納された状態のものを利用したり、 あるいは、 他の 装置から、 例えば専用回線を介して随時伝送させてオンラインで利 用したりすることも可能である。
このように構成されたプラズマ処理装置 1 0 0では、 8 0 0 °C以 下、 より好ましくは 6 0 0 °C以下の低温で下地膜等へのダメージフ リ一なプラズマ C V D処理を行う ことができる。 また、 プラズマ処 理装置 1 0 0は、 プラズマの均一性に優れていることから、 基板の 上部表面及びトレンチ内壁面へのプロセスの均一性を実現できる。
R L S A方式のプラズマ処理装置 1 0 0においては、 以下のよう な手順でプラズマ C V D法により S i基板 2 0 1 に窒化珪素膜を堆 積させる処理を行うことができる。 まず、 ゲートバルブ 1 7 を開に して搬入出口 1 6からウェハ Wをチャンバ一 1内に搬入し、 載置台 2上に載置する。 次に、 チャンバ一 1内を減圧排気しながら、 ガス 供給機構 1 8の窒素含有ガス供給源 1 9 aおよびシリコン含有ガス 供給源 1 9 bから、 窒素含有ガスおよびシリコン含有ガスを所定の 流量でそれぞれガス導入部 1 4， 1 5を介してチャンバ一 1内に導 入する。 このようにして、 チャンバ一 1内を所定の圧力に調節する 次に、 マイクロ波発生装置 3 9で発生させた所定周波数例えば 2 . 4 5 G H zのマイクロ波を、 マッチング回路 3 8 を介して導波管 3 7 に導く。 導波管 3 7に導かれたマイクロ波は、 矩形導波管 3 7 bおよび同軸導波管 3 7 aを順次通過し、 内導体 4 1 を介して平面 アンテナ部材 3 1 に供給される。 つまり、 マイクロ波は、 同軸導波 管 3 7 a内を平面アンテナ部材 3 1 に向けて伝搬されていく。 そし て、 マイクロ波は、 平面アンテナ部材 3 1のスロッ ト状のマイクロ 波放射孔 3 2から透過板 2 8 を介してチャンバ一 1内におけるゥェ ハ Wの上方空間に放射させられる。 この際のマイクロ波出力は、 例 えば 5 0 0〜 3 0 0 0 W程度とすることができる。
平面アンテナ部材 3 1から透過板 2 8 を経てチャンバ一 1 に放射 されたマイクロ波により、 チャンバ一 1内で電磁界が形成され、 窒 素含有ガス、 シリコン含有ガスがそれぞれプラズマ化する。 このマ イク口波励起プラズマは、 マイクロ波が平面アンテナ部材 3 1 の多 数のマイクロ波放射孔 3 2から放射されることにより、 略 1 X 1 0 1 0 〜 5 X 1 0 1 2 / c m3 の高密度で、 かつウェハ W近傍では、 略 1. 5 e V以下の低電子温度プラズマとなる。 このようにして形 成されるマイクロ波励起高密度プラズマは、 下地膜へのイオン等に よるプラズマダメージが少ないものである。 そして、 プラズマ中で 原料ガスの解離が進み、 S i p H q、 S i H Q、 N H q , N (ここ で、 p、 qは任意の数を意味する。 以下同様である。 ) などの活性 種の反応によって、 窒化珪素 S i N y (ここで、 x、 yは必ずし も化学量論的に決定されず、 条件により異なる値をとる任意の数で ある。 以下同様である。 ） の薄膜がウェハ W上に堆積される。
本実施の形態においては、 窒化珪素膜 2 0 7 a， 2 0 7 bを成膜 する際のプラズマ C VD処理の条件を選定することにより、 窒化珪 素膜 2 0 7 a， 2 0 7 bのトラップ密度を所望の大きさにコント口 ールすることができる。 例えば成膜する窒化珪素膜 2 0 7 a , 2 0 7 b中のトラップ密度を大きくする場合 （例えば、 トラップ密度が 5 X 1 0 1 2 〜 1 X 1 0 1 3 c m— 2 e V— 1 の範囲内） には、 次 に示す条件でプラズマ C V D処理を行う ことが好ましい。 窒素含有 ガスとして N H 3ガス、 シリコン含有ガスとして S i 2 H 6 ガスを 使用し、 NH 3 ガスの流量を 1 0〜 5 0 0 0 mL/m i n ( s e c m) の範囲内、 好ましくは 1 0 0〜 2 0 0 0.mL/m i n ( s e c m) の範囲内、 S i 2 H6 ガスの流量を 0. 5〜； L O O mLZm i n ( s c c m) の範囲内、 好ましくは：！〜 S O mLZm i n ( s c c m) の範囲内に設定する。 このとき、 NH 3 ガスと S i 2 H 6 ガ スとの流量比 （NH3 ガス流量 Z S i s H R ガス流量） は、 S i 密 度が高い窒化珪素膜 2 0 7 a， 2 0 7 bを形成する観点から、 0. 1〜 1 0 0 0の範囲内とすることが好ましい。 また、 上記 1^113 ガ スと S i 2 H 6 ガスを用いる場合において、 大きなトラップ密度を 有する窒化珪素膜 2 0 7 a， 2 0 7 bを形成するためには、 処理圧 力を 1〜 1 3 3 3 P aにすることが好ましく、 5 0〜 6 5 O P aに することがより好ましい。
また、 例えば成膜する窒化珪素膜 2 0 7 a , 2 0 7 bのトラップ 密度を小さくする場合 （例えばトラップ密度が 5 X 1 0 1 。 〜 5 X 1 0 1 2 c m_ 2 e V— 1 未満の範囲内） には、 窒素含有ガスとし て N 2 ガス、 シリコン含有ガスとして S i 2 H 6 ガスを使用するこ とが好ましい。 具体的には、 N 2 ガス流量を 1 0〜 5 0 0 0 m L / m i n ( s c c m) の範囲内、 好ましくは 1 0 0〜 2 0 0 0 mLZ m i n ( s c c m) の範囲内、 S i 2 H6 ガス流量を 0. 5〜 1 0 O mL/m i n ( s c c m) の範囲内、 好ましくは 0. 5〜 1 0 m L / m i n ( s c c m) の範囲内に設定する。 このとき、 N 2 ガス と S i 2 H 6 ガスとの流量比 （N 2 ガス流量ノ S i 2 H 6 ガス流量 ) は、 S i 密度が低い窒化珪素膜を、 均一な膜厚で形成する観点か ら、 0. 1〜 5 0 0 0の範囲内とすることが好ましい。 また、 上記 N 2 ガスと S i 2 H 6 ガスを用いる場合において、 小さなトラップ 密度を有する窒化珪素膜 2 0 7 a， 2 0 7 bを形成するためには、 処理圧力を 0. 1〜 5 0 O P aにすることが好ましく、 1〜 ： L 0 0 P aにすることがより好ましい。
なお、 上記トラップ密度を大きくする場合の条件と、 トラップ密 度を小さくする場合の条件と、 で交互にプラズマ C VD処理を行な うことにより、 トラップ密度が異なる窒化珪素薄膜を交互に堆積さ せることもできる。
また、 上記いずれの場合も、 プラズマ C V D処理の処理温度は、 載置台 2の温度を 3 0 0 °C以上、 好ましくは 4 0 0〜 6 0 0 °Cに加 熱することが好ましい。 さらに、 プラズマ処理装置 1 0 0 における ギャップ （透過板 2 8の下面から載置台 2の上面までの間隔） Gは 、 均一な膜厚と膜質で窒化珪素膜 2 0 7 を形成する観点から、 例え ば 5 0〜 5 0 0 mm程度に設定することが好ましい。
以上のようにして、 一対の電荷捕獲領域としての窒化珪素膜 2 0 7 a , 2 0 7 bを有する不揮発性半導体メモリ装置 2 0 0を容易に 製造することができる。
[第 2の実施の形態]
次に、 図 1 3および図 1 4を参照しながら、 本発明の第 2の実施 の形態に係る不揮発性半導体メモリ装置について説明する。 上記第 1 の実施の形態では、 S O N〇 S構造または M〇 N〇 S構造の不揮 発性半導体メモリ装置 2 0 0 を例に挙げて本発明を説明した。 しか し、 本発明は、 MNO S (M e t a l — N i t r i d e — O x i d e — S i 1 i c o n ) 構造の不揮発性半導体メモリ装置に適用する ことも可能である。
図 1 3は、 第 2の実施の形態に係る不揮発性半導体メモリ装置の 概略構成を示す断面図である。 本実施の形態に係る不揮発性半導体 メモリ装置 3 0 0は、 シリコン層としての p型のシリコン基板 （ S i 基板） 2 0 1 に溝を形成されたトレンチ 2 0 3 と、 トレンチ 2 0 3の内壁部分を含めて S i 基板 2 0 1の表層に形成された第 1 の絶 縁膜としてのトンネル酸化膜 2 0 5 と、 トレンチ 2 0 3の内側に設 けられた電荷捕獲領域としての窒化珪素膜 2 0 7 a , 2 0 7 bと、 トンネル酸化膜 2 0 5および窒化珪素膜 2 0 7 a , 2 0 7 bと接し 、 その下部が前記トレンチ 2 0 3内に挿入されるように形成された ゲ一ト電極 2 1 1 と、 トレンチ 2 0 3 を間に挟むようにその両側の S i基板 2 0 1 内に形成された第 1のソース/ドレイン領域 2 1 3 aおよび第 2のソース/ドレイン領域 2 1 3 bと、 を備えている。 本実施の形態に係る窒化珪素膜 2 0 7 a， 2 0 7 bは、 大きなトラ ップ密度例えば 5 X 1 0 1 2 〜； 1 X 1 0 1 3 c m— 2 e V— 1 の範 囲内のトラップ密度を有することが好ましい。
本実施の形態に係る不揮発性半導体メモリ装置 3 0 0は、 トレン チ 2 0 3に挿入されたゲート電極 2 1 1の下部 2 1 1 bと交差する 横断方向に、 ゲート電極 2 1 1、 窒化珪素膜 2 0 7 a， 2 0 7 b、 トンネル酸化膜 2 0 5および S i基板 2 0 1が配置された M N O S 構造を有する。 この MNO S構造は、 ゲート電極 2 1 1 の下部 2 1 1 bを中心にして左右対称に形成されている。 そして、 不揮発性半 導体メモリ装置 3 0 0は、 電荷捕獲領域である一対の窒化珪素膜 2 0 7 a , 2 0 7 bを利用して、 1 ビッ トの書き込み/読み出しだけ でなく、 単一のメモリ · セルで 2 ビッ ト以上の複数ビッ 卜の書き込 み/読み出しを行うことができる。
本実施の形態に係る不揮発性半導体メモリ装置 3 0 0は、 図 1 に 示す第 1の実施の形態の不揮発性半導体メモリ装置 2 0 0における 二酸化珪素膜 2 0 9 (第 2の絶縁膜、 即ち上部酸化膜） が設けられ ていない点を除き、 第 1の実施の形態と同様であるため、 同じ構成 には同一の符号を付して説明を省略する。 また、 本実施の形態に係 る不揮発性半導体メモリ装置 3 0 0における書き込み、 読み出しお よび消去は、 第 1の実施の形態で説明した手順に準じて行う ことが できる。 さらに、 不揮発性半導体メモリ装置 3 0 0は、 二酸化珪素 膜 2 0 9 を形成する工程を設けない点を除き、 第 1 の実施の形態に 準じて製造することができる。 本実施の形態におけるその他の構成 、 作用および効果は、 第 1の実施の形態と同様である。
また、 図 1 4は、 本実施の形態に係る不揮発性半導体メモリ装置 3 0 0の変形例を示したものである。 本実施の形態においては、 図 1 4に示すように、 電荷捕獲領域である一対の窒化珪素膜 2 0 7 a ， 2 0 7 bの上端を、 トンネル酸化膜 2 0 5に沿って、 トレンチ 2 0 3の平面状壁部 2 0 3 aに対応する位置まで延長して設けてもよ い。 このような構造の不揮発性半導体メモリ装置 3 0 0の製造は、 第 1 の実施の形態のステツプ S 4における窒化珪素膜 2 0 7の異方 性エッチング (エッチバック） の際に、 エッチングを途中で止める か、 あるいは、 トレンチ 2 0 3の開口部周囲の窒化珪素膜 2 0 7上 に任意のマスクを設けてからエッチングを行い、 開口部周囲に窒化 珪素膜 2 0 7 を残すようにすればよい。 図 1 4に示した変形例にお ける他の構成は、 図 1 3に示した第 2の実施の形態と同様であるた め、 同じ構成には同一の符号を付して説明を省略する。
以上、 本発明の実施形態を述べたが、 本発明は上記実施形態に制 約されることはなく、 種々の変形が可能である。 例えば、 上記実施 の形態では、 単一層の窒化珪素膜 2 0 7 をエッチバックすることに よって窒化珪素膜 2 0 7 a， 2 0 7 bを形成した。 しかし、 窒化珪 素膜 2 0 7 を形成する際に、 複数の窒化珪素薄膜を順次堆積させた 後でエッチバックすることにより、 トレンチ 2 0 3の深さ方向と交 差する横断方向に、 複数層の窒化珪素薄膜が積層された積層構造の 窒化珪素膜 2 0 7 a , 2 0 7 bを形成することもできる。 この場合 、 各窒化珪素薄膜を形成する際のプラズマ C V D処理の条件を選定 することにより、 少なく とも隣接する窒化珪素薄膜とは異なる大き さのトラップ密度を有する複数の窒化珪素薄膜によって、 窒化珪素 膜 2 0 7 a , 2 0 7 bを形成することができる。
なお、 不揮発性半導体メモリ装置などの半導体装置を製造する場 合には、 プラズマ処理装置 1 0 0を含む複数の成膜装置を大気に曝 すことなく真空を介して接続することにより、 各成膜装置で順次目 的の膜を形成することが可能である。 例えば、 トンネル酸化膜側か ら、 小さい トラップ密度の窒化珪素膜、 大きい 卜ラップ密度の窒化 珪素膜、 又は大きい トラップ密度の窒化珪素膜、 小さい トラップ密 度の窒化珪素膜の順に交互に少なく とも 1サイクルで積層される。

Claims

1 . 半導体層と、
前記半導体層に形成され、 互いに対向する側壁面が曲率をもつて 形成されたラウンド状壁部を有する トレンチと、
前記トレンチの内壁部分を含めて前記半導体層表面に沿って形成 請
された第 1 の絶縁膜と、
前記トレンチのラウンド状壁部において前記第 1の絶縁膜に隣接 して設けられた一対の互いに分離した電荷捕獲領域と、
その下部が前記半導体層の前記トレンチ内に挿入されたゲート電 極と、 囲
前記ゲート電極を間に挟んでその両側の前記半導体層内に形成さ れた、 前記半導体層とは反対の導電型を有する第 1、 第 2の領域と
を備えたことを特徴とする、 半導体メモリ装置。
2 . 請求項 1 に記載の装置において、 更に、
前記ゲート電極と、 前記第 1の絶縁膜及び前記それぞれの電荷捕 獲領域との間に形成された第 2の絶縁膜を備えることを特徴とする 、 半導体メモリ装置。
3 . 請求項 1 に記載の装置において、 前記それぞれの電荷捕獲領 域は前記ラウンド状壁部から前記トレンチの上部方向に延長して形 成されていることを特徴とする、 半導体メモリ装置。
4 . 請求項 1乃至 3の何れか 1項に記載の装置において、 前記そ れぞれの電荷捕獲領域は窒化珪素膜により形成されることを特徴と する、 半導体メモリ装置。
5 . 請求項 1 に記載の装置において、 前記ゲート電極は金属で形 成され、 前記それぞれの電荷捕獲領域は窒化珪素膜で形成され、 前 記第 1 の絶縁膜は二酸化シリコン膜または酸窒化珪素膜で形成され
、 前記半導体層はシリコンで形成されることにより、 前記半導体層 内に挿入されたゲート電極を横断する方向に、 M N O S構造を有す ることを特徴とする、 半導体メモリ装置。
6 . 請求項 5に記載の装置において、 前記ゲート電極を中心に、 前記 M N〇 S構造が対称的に形成されていることを特徴とする、 半 導体メモリ装置。
7 . 請求項 2に記載の装置において、 前記ゲート電極は多結晶シ リコン又は金属で形成され、 前記第 2の絶縁膜は二酸化シリコン膜 または酸窒化珪素膜で形成され、 前記それぞれの電荷捕獲領域は窒 化珪素膜で形成され、 前記第 1 の絶縁膜は二酸化シリコン膜または 酸窒化珪素膜で形成され、 前記半導体層はシリコンで形成されるこ とにより、' 前記半導体層内に挿入されたゲート電極を横断する方向 に、 S O N O S構造もしくは M O N O S構造を有することを特徴と する、 半導体メモリ装置。
8 . 請求項 7に記載の装置において、 前記ゲート電極を中心に前 記 S O N O S構造もしくは M〇 N〇 S構造が対称的に形成されてい ることを特徴とする、 半導体メモリ装置。
9 . 請求項 1 に記載の装置において、 前記第 1の絶縁膜はトンネ ル酸化膜であることを特徵とする、 半導体メモリ装置。
1 0 . 半導体層と、
上部が前記半導体層から突出し、 かつ前記半導体層内に挿入され たゲー ト電極と、
前記半導体層と前記ゲート電極との間で、 前記半導体層に沿って 形成された第 1 の絶縁膜と、
前記第 1の絶縁膜と前記ゲート電極との間に形成された一対の互 いに分離した電荷捕獲領域と、 前記ゲート電極を間に挟んでその両側の前記半導体層内に形成さ れた第 1のソース/ ^ドレイン領域および第 2のソース ドレイン領 域と、
を備えたことを特徴とする半導体メモリ装置。
1 1 . 請求項 1 0 に記載の装置において、 更に、
前記第 1の絶縁膜及び前記電荷捕獲領域と、 前記ゲー卜電極間に 形成された第 2の絶縁膜を有することを特徴とする、 半導体メモリ 装置。
1 2 . 請求項 5に記載の装置において、 前記窒化珪素膜は、 複数 の孔を有する平面アンテナにより処理室内にマイクロ波を導入して プラズマを生成させる方式のプラズマ処理装置を用い、 前記処理室 内に窒素含有化合物とシリコン含有化合物とを含む原料ガスを供給 し、 前記マイクロ波によりプラズマを生成させて窒化珪素膜を堆積 させるプラズマ C V D法により形成されたものであることを特徴と する、 半導体メモリ装置。
1 3 . 半導体層に、 互いに対向する側壁が曲率をもって形成され たラウンド状壁部を有する トレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層の表層に第 1の絶縁膜を 形成する工程と、
前記第 1の絶縁膜を覆うように、 プラズマ C V D法により窒化珪 素膜を形成する工程と、
少なく とも前記ラウンド状壁部の内側を含む前記トレンチの側壁 部分に互いに分離した一対の前記窒化珪素膜を残し、 前記トレンチ の底部には残存しないように前記窒化珪素膜をエッチングする工程 と、
前記トレンチを埋めるように電極膜を形成する工程と、
前記卜レンチの外部に突出した前記電極膜をパターン形成してゲ 一ト電極を形成する工程と、
前記半導体層における前記卜レンチの両側の部位に、 前記半導体 層の導電型とは反対の導電型となるように不純物ドープを施して第
1のソース Zドレイン領域および第 2のソース/ドレイン領域をそ れぞれ形成する工程と、
を備えた半導体メモリ装置の製造方法。
1 4 . 請求項 1 3 に記載の方法において、 前記窒化珪素膜をエツ チングする工程は、 前記ラウンド状壁部の内側にのみ、 互いに分離 した一対の前記窒化珪素膜を残し、 他の部位には残存しないように 前記窒化珪素膜をエッチングすることを特徴とする、 半導体メモリ 装置の製造方法。
1 5 . 請求項 1 3 または 1 4に記載の方法において、 前記窒化珪 素膜をエッチングする工程と前記電極膜を形成する工程との間に、 更に、 前記第 1の絶縁膜および前記窒化珪素膜を覆って第 2の絶縁 膜を形成する工程を備える、 半導体メモリ装置の製造方法。
1 6 . 請求項 1 3乃至 1 5に記載の方法において、 前記窒化珪素 膜を形成する工程は、 複数の孔を有する平面アンテナにより処理室 内にマイクロ波を導入してプラズマを生成させる方式のプラズマ処 理装置を用い、 前記処理室内に窒素含有化合物とシリコン含有化合 物とを含む原料ガスを供給し、 前記マイクロ波によりプラズマを生 成させて窒化珪素膜を堆積させるプラズマ C V D法により行われる ことを特徴とする、 半導体メモリ装置の製造方法。
1 7 . 請求項 1 6 に記載の方法において、 前記窒素含有化合物と してアンモニアまたは窒素を、 前記シリコン含有化合物としてシラ ン （ S i H 4 ) 、 ジシラン （ S i 2 H 6 ) または卜リシラン （ S i 3 H 8 ) をそれぞれ用い、 前記窒化珪素膜を形成することを特徴と する、 半導体メモリ装置の製造方法。
1 8. 請求項 1 6 に記載の方法において、 前記窒素含有化合物と してアンモニアを、 前記シリコン含有化合物としてジシランをそれ ぞれ用い、 流量比 （アンモニア流量 Zジシラン流量） 0. 1〜 1 0 0 0の範囲内で、 1 P a〜 l 3 3 3 P aの範囲内の処理圧力により プラズマを発生させて前記窒化珪素膜を形成することを特徴とする 、 半導体メモリ装置の製造方法。
1 9. 請求項 1 6 に記載の方法において、 前記窒素含有化合物と して窒素を、 前記シリコン含有化合物としてジシランをそれぞれ用 い、 流量比 （窒素流量 Zジシラン流量） 0. 1〜 5 0 0 0の範囲内 で、 0. l P a〜 5 O O P aの範囲内の処理圧力によりプラズマを 発生させて前記窒化珪素膜を形成することを特徴とする、 半導体メ モリ装置の製造方法。
2 0. 請求項 1 6乃至 1 9の何れか 1項に記載の方法において、 前記プラズマ C V D法における処理温度が、 2 5 ° ( 〜 6 0 0 °Cの範 囲内の温度であることを特徴とする、 半導体メモリ装置の製造方法
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