KR20100018531A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20100018531A
KR20100018531A KR1020097025325A KR20097025325A KR20100018531A KR 20100018531 A KR20100018531 A KR 20100018531A KR 1020097025325 A KR1020097025325 A KR 1020097025325A KR 20097025325 A KR20097025325 A KR 20097025325A KR 20100018531 A KR20100018531 A KR 20100018531A
Authority
KR
South Korea
Prior art keywords
film
memory device
silicon nitride
semiconductor memory
silicon
Prior art date
Application number
KR1020097025325A
Other languages
English (en)
Inventor
요시히로 히로타
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20100018531A publication Critical patent/KR20100018531A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

단일 셀에 2비트 이상의 복수 비트의 정보를 기억시키는 방식의 불휘발성 반도체 메모리 장치에 있어서, 쓰기 불량을 방지하고, 높은 동작 신뢰성을 확보한다. 불휘발성 반도체 메모리 장치(200)는 라운드형상 벽부(203b)를 갖는 트렌치(203)와, 터널 산화막(205)과, 전하 포획 영역으로서의 질화 규소막(207a, 207b)과, 이산화 규소막(209)과, 게이트전극(211)과, 게이트전극(211)을 사이에 두고 그 양측의 Si 기판(201)에 형성된 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)을 구비한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
전기적 리라이트(rewrite) 동작이 가능한 EEPROM(Electrically Erasable and Programmable ROM)이나 플래시 EEPROM 등으로 대표되는 불휘발성 반도체 메모리 장치로서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)형이나 MONOS(Metal-Oxide-Nitride-Oxide-Silicon)형으로 불리는 적층 구조를 갖는 것이 알려져 있다. 이들 타입의 불휘발성 반도체 메모리 장치에서는 이산화 규소막(Silicon Dioxide)에 끼워진 질화 규소막(S1licon Nitride)을 전하 포획층으로 해서 정보의 유지가 실행된다. 즉, 상기 불휘발성 반도체 메모리 장치에서는 반도체 기판(Silicon)과 컨트롤 게이트 전극(Silicon 또는 Metal)의 사이에 전압을 인가하는 것에 의해서, 전하 포획층의 질화 규소막에 전자를 주입하여 데이터를 보존하거나, 질화 규소막에 축적된 전자를 제거하여, 데이터의 보존과 소거를 실행하고 있다.
불휘발성 반도체 메모리 장치에 관한 기술로서, 예를 들면 WO 99/07000(이 하, 특허문헌 1)에서는 산화 규소(SiO2)막에 끼워진 질화 규소(SiN)막을 전하 포획층으로 하고, 그 전하 포획층의 공간적으로 떨어진 2개소의 전하 포획 영역에 각각 전하를 축적시키는 것에 의해, 1개의 메모리 셀에 2비트의 정보를 기억시키는 것이 기재되어 있다. 이 특허문헌 l에 기재된 기술에서는 소스(source)와 드레인(drain)은 상기 2개소의 전하 포획 영역에 각각 대응하여, 교대로 그 기능을 교대하는 것에 의해 정보의 쓰기/읽기(write/read)가 실행된다.
한편, 반도체 장치의 미세화에의 대응을 도모할 목적으로, 반도체 기판내에 게이트(gate) 전극의 일부가 매립된 입체적인 구조를 갖는 리세스 게이트 트랜지스터(recess gate transistor)를 이용하는 것이 제안되어 있다. 예를 들면, 일본국 특허공개공보 제2007-88418(US2007/063270, 이하, 특허문헌 2)에는 실리콘 기판에, 하부가 구형으로 라운드(round)된 플라스크(flask)형상의 트렌치(trench)를 형성하고, 거기에 전극재료를 매립해서 얻어지는 구형상의 리세스 게이트 트랜지스터에 의해, 트랜지스터의 면적을 축소하면서 충분한 유효 채널길이를 확보할 수 있는 것이 기재되어 있다.
(특허문헌 1) 일본국 특허공개공보 제2001-512290호(예를 들면, 도 2 등)
(특허문헌 2) 일본국 특허공개공보 제2007-88418호(예를 들면, 도 9 등)
최근의 반도체 장치의 고집적화에 수반하여, 불휘발성 반도체 메모리 장치의 소자 구조도 급속하게 미세화가 진행되고 있다. 앞으로, 소자 구조의 미세화가 한층더 진행될 것으로 예상되는 가운데, 상기 특허문헌 1의 기술에서는 단채널(short channel) 효과가 발생하여 소스와 드레인의 구별이 곤란하게 되고, 전하 포획층의 한쪽의 전하 포획 영역에 쓰기를 실행할 때에, 다른쪽의 전하 포획 영역에도 전하가 포획되어 버리는 쓰기 불량의 문제가 우려되고 있다.
본 발명은 이러한 문제점을 감안해서 이루어진 것으로서, 그 목적은 단일 셀(cell)에 2비트 이상의 복수 비트의 정보를 기억시키는 방식의 불휘발성 반도체 메모리 장치에 있어서, 쓰기 불량을 방지하여, 높은 동작 신뢰성을 확보하는 것이다.
본 발명의 제 1 관점의 반도체 메모리 장치는 반도체층과, 상기 반도체층에 형성되고, 서로 대향하는 측벽면이 곡률을 갖고 형성된 라운드형상 벽부를 갖는 트렌치와, 상기 트렌치의 내벽 부분을 포함해서 상기 반도체층 표면을 따라 형성된 제 1 절연막과, 상기 트렌치의 라운드형상 벽부에 있어서 상기 제 1 절연막에 인접해서 마련된 한쌍의 서로 분리된 전하 포획 영역과, 그 하부가 상기 반도체층의 상기 트렌치내에 삽입된 게이트 전극과, 상기 게이트 전극을 사이에 두고 그 양측의 상기 반도체층내에 형성된, 상기 반도체층과는 반대의 도전형을 갖는 제 1, 제 2 영역을 구비하고 있다.
상기 장치에 있어서, 상기 게이트 전극과, 상기 제 1 절연막 및 상기 각각의 전하 포획 영역과의 사이에 형성된 제 2 절연막을 더 구비하고 있어도 좋다.
상기 장치에 있어서, 상기 각각의 전하 포획 영역은 상기 라운드형상 벽부로부터 상기 트렌치의 상부 방향으로 연장해서 형성해도 좋다.
상기 장치에 있어서, 상기 각각의 전하 포획 영역은 질화 규소막에 의해 형성해도 좋다.
상기 장치에 있어서, 상기 게이트 전극을 금속으로 형성하고, 상기 각각의 전하 포획 영역을 질화 규소막으로 형성하며, 상기 제 1 절연막을 이산화 실리콘막 또는 산질화 규소막으로 형성하고, 상기 반도체층을 실리콘으로 형성하는 것에 의해, 상기 반도체층내에 삽입된 게이트 전극을 횡단하는 방향으로 MNOS 구조를 갖도록 해도 좋다.
상기 장치에 있어서, 상기 게이트 전극을 중심으로, 상기 MNOS 구조를 대칭적으로 형성해도 좋다.
또한, 상기 게이트 전극을 다결정 실리콘 또는 금속으로 형성하고, 상기 제 2 절연막을 이산화 실리콘막 또는 산질화 규소막으로 형성하고, 상기 각각의 전하 포획 영역을 질화 규소막으로 형성하고, 상기 제 1 절연막을 이산화 실리콘막 또는 산질화 규소막으로 형성하고, 상기 반도체층을 실리콘으로 형성하는 것에 의해, 상기 반도체층내에 삽입된 게이트 전극을 횡단하는 방향으로, SONOS 구조 혹은 MONOS 구조를 갖도록 해도 좋다.
상기 장치에 있어서, 상기 게이트 전극을 중심으로 상기 SONOS 구조 혹은 MONOS 구조를 대칭적으로 형성해도 좋다.
또한, 상기 제 1 절연막을 터널 산화막으로 형성해도 좋다.
본 발명의 제 2 관점의 반도체 메모리 장치는 반도체층과, 상부가 상기 반도체층으로부터 돌출되고 또한 그 하부가 상기 반도체층내에 삽입된 게이트 전극과, 상기 반도체층과 상기 게이트 전극의 사이에서, 상기 반도체층을 따라 형성된 제 1 절연막과, 상기 제 1 절연막과 상기 게이트 전극의 사이에 형성된 한쌍의 서로 분리된 전하 포획 영역과, 상기 게이트 전극을 사이에 두고 그 양측의 상기 반도체층내에 형성된 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 구비하고 있어도 좋다.
상기 장치에 있어서, 상기 제 1 절연막 및 상기 전하 포획 영역과, 상기 게이트 전극간에 형성된 제 2 절연막을 더 구비하고 있어도 좋다.
상기 장치에 있어서, 상기 질화 규소막을, 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용하고, 상기 처리실내에 질소 함유 화합물과 실리콘 함유 화합물을 포함하는 원료 가스를 공급하고, 상기 마이크로파에 의해 플라즈마를 생성시켜 질화 규소막을 퇴적시키는 플라즈마 CVD법에 의해 형성해도 좋다.
본 발명의 제 3 관점에 의한 반도체 메모리 장치의 제조 방법은 반도체층에, 서로 대향하는 측벽이 곡률을 갖고 형성된 라운드형상 벽부를 갖는 트렌치를 형성하는 공정과, 상기 트렌치의 내면을 포함하는 상기 반도체층의 표층에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막을 덮도록, 플라즈마 CVD법에 의해 질화 규소막을 형성하는 공정과, 적어도 상기 라운드형상 벽부의 내측을 포함하는 상기 트렌치의 측벽 부분에 서로 분리된 한쌍의 상기 질화 규소막을 남기고, 상기 트렌치의 바닥부에는 남기지 않도록 상기 질화 규소막을 에칭하는 공정과, 상기 트렌치를 메우도록 전극막을 형성하는 공정과, 상기 트렌치의 외부로 돌출된 상기 전극막을 패턴 형성해서 게이트 전극을 형성하는 공정과, 상기 반도체층에 있어서의 상기 트렌치의 양측의 부위에, 상기 반도체층의 도전형과는 반대의 도전형으로 되도록 불순물 도프를 실시해서 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 각각 형성하는 공정을 구비하고 있다.
상기 방법에 있어서, 상기 질화 규소막을 에칭하는 공정은 상기 라운드형상 벽부의 내측에만, 서로 분리된 한쌍의 상기 질화 규소막을 남기고, 다른 부위에는 남기지 않도록 상기 질화 규소막을 에칭하도록 해도 좋다.
또한, 상기 방법에 있어서, 상기 질화 규소막을 에칭하는 공정과 상기 전극막을 형성하는 공정의 사이에, 상기 제 1 절연막 및 상기 질화 규소막을 덮고 제 2 절연막을 형성하는 공정을 더 마련해도 좋다.
또한, 상기 방법에 있어서, 상기 질화 규소막을 형성하는 공정을, 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입해서 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용하고, 상기 처리실내에 질소 함유 화합물과 실리콘 함유 화합물을 포함하는 원료 가스를 공급하고, 상기 마이크로파에 의해 플라즈마를 생성시켜서 질화 규소막을 퇴적시키는 플라즈마 CVD법에 의해 실행해도 좋다.
또한, 상기 질소 함유 화합물로서 암모니아 또는 질소를, 상기 실리콘 함유 화합물로서 실란(SiH4), 디실란(Si2H6) 또는 트리실란(Si3H8)을 각각 이용하고, 상기 질화 규소막을 형성하도록 해도 좋다.
또한, 상기 질소 함유 화합물로서 암모니아를, 상기 실리콘 함유 화합물로서 디실란을 각각 이용하고, 유량비(암모니아 유량/디실란 유량) 0.1∼1000의 범위내에서, 1Pa∼1333Pa의 범위내의 처리압력에 의해 플라즈마를 발생시켜 상기 질화 규소막을 형성하도록 해도 좋다.
또한, 상기 질소 함유 화합물로서 질소를, 상기 실리콘 함유 화합물로서 디실란을 각각 이용하고, 유량비(질소 유량/디실란 유량) 0.1∼5000의 범위내에서, 0.1Pa∼500Pa의 범위내의 처리압력에 의해 플라즈마를 발생시켜 상기 질화 규소막을 형성하도록 해도 좋다.
또한, 상기 플라즈마 CVD법에 있어서의 처리온도를 25℃∼600℃의 범위내의 온도로 해도 좋다.
본 발명의 반도체 메모리 장치에 따르면, 서로 분리된 한쌍의 전하 포획 영역을 구비했으므로, 1개의 메모리셀로 2비트 이상의 복수의 정보를 쓰기/읽기할 때의 쓰기 불량이 저감되고, 미세화된 경우에도 높은 동작 신뢰성을 확보할 수 있다. 따라서, 이 반도체 메모리 장치를 집적하는 것에 의해, 대용량의 기억 장치를 실현할 수 있다는 효과를 얻는다.
또한, 본 발명의 반도체 메모리 장치의 제조 방법에 따르면, 상기 특징을 갖는 반도체 메모리 장치를 용이하게 제조할 수 있다는 효과를 얻는다.
도 1은 본 발명의 제 1 실시예에 관한 불휘발성 반도체 메모리 장치의 개략 구성을 나타내는 설명도.
도 2는 도 1에 나타낸 불휘발성 반도체 메모리 장치의 제조공정의 개요를 나타내는 설명도.
도 3은 도 1에 나타낸 불휘발성 반도체 메모리 장치의 제조공정을 나타내는 설명도.
도 4는 도 3에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 5는 도 4에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 6은 도 5에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 7은 도 6에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 8은 도 7에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 9는 도 8에 나타낸 공정에 계속되는 공정을 설명하기 위한 설명도.
도 10은 본 발명의 질화 규소막의 형성 방법의 실시에 적합한 플라즈마 처리 장치의 일예를 나타내는 개략 단면도.
도 11은 평면 안테나 부재의 구조를 나타내는 도면.
도 12는 제어부의 구성을 나타내는 설명도.
도 13은 본 발명의 제 2 실시예에 관한 불휘발성 반도체 메모리 장치의 개략 구성을 나타내는 설명도.
도 14는 제 2 실시예에 관한 불휘발성 반도체 메모리 장치의 변형 예의 개략 구성을 나타내는 설명도.
(제 1 실시예)
이하, 본 발명의 실시예에 대해 도면을 참조해서 상세하게 설명한다. 우선, 도 1을 참조하여 본 발명의 실시예에 관한 불휘발성 반도체 메모리 장치에 대해 설명한다. 이 불휘발성 반도체 메모리 장치(200)는 예를 들면, 1개의 트랜지스터(transistor)를 구비한 1개의 메모리셀(memory cell)로 2비트 이상의 복수 비트의 쓰기/읽기가 가능한 것이다. 불휘발성 반도체 메모리 장치(200)는 실리콘층으로서의 p형의 실리콘 기판(Si 기판)(201)에 홈이 형성된 예를 들면 둥근바닥의 플라스크 단면형상의 트렌치(203)와, 트렌치(203)의 내벽 부분을 포함해서 Si 기판(201)의 표층에 형성된 제 1 절연막으로서의 터널 산화막(205)과, 트렌치(203)의 내측의 터널 산화막(205)의 표면에 마련된 전하 포획 영역으로서의 질화 규소막(207a, 207b)과, 터널 산화막(205) 및 질화 규소막(207a, 207b)을 덮는 제 2 절연막으로서의 이산화 규소막(209)과, 이 이산화 규소막(209)과 접하고, 그 하부가 상기 트렌치(203)내에 삽입되도록 형성된 게이트 전극(211)과, 트렌치(203)를 사이에 두도록 그 양측의 Si 기판(201)내에 형성된 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)을 구비하고 있다.
또, 불휘발성 반도체 메모리 장치(200)는 Si 기판(201)내의 p웰이나 p형 실리콘층에 형성되어 있어도 좋다. 또한, 도시는 생략하겠지만, Si 기판(201)에는 소자 분리막이 형성되어 있다. 소자 분리막에 의해서, 불휘발성 반도체 메모리 장치(200)가 형성되는 액티브 영역 A가 구획되어 있다.
트렌치(203)는 Si 기판(201)의 표면측에서 소정의 깊이까지, 대향하는 측벽이 대략 평면형상으로 형성된 평면형상 벽부(203a)와, 해당 평면형상 벽부(203a)에 연결되고, 트렌치(203)의 바닥부 부근에서 서로 대향하는 측벽이 곡률을 갖고 형성되고, 상기 평면형상 벽부(203a)로부터 횡방향(트렌치(203)의 깊이방향에 교차하는 방향)으로 확대(부풀어 오른 상태)된 라운드형상 벽부(203b)를 갖고 있다.
제 1 절연막으로서의 터널 산화막(205)은 트렌치(203)의 내벽 부분을 포함해서 Si 기판(201)의 표층에 형성되어 있다. 터널 산화막(205)은 예를 들면 열 산화법이나 플라즈마 산화법에 의해서 Si 기판(201)의 실리콘 노출면을 소정 막두께가 되도록 산화하는 것에 의해 형성할 수 있다. 터널 산화막(205)은 예를 들면 0.1∼10㎚정도의 막두께를 갖는 이산화규소(SiO2)막 또는 산질화 규소(SiON)막이다.
전하 포획 영역으로서의 질화 규소(SixNy)막(207a, 207b)은 트렌치(203)의 라운드형상 벽부(203b)의 내측에 좌우 한쌍 마련되어 있다. 즉, 질화 규소막(207a, 207b)은 게이트 전극(211)의 하부(211b)를 중심으로 해서, 그 양측의 제 l 소스/드레인 영역(213a)측과 제 2 소스/드레인 영역(213b)측에, 각각 분리해서 형성되어 있다. 질화 규소막(207a, 207b)은 터널 산화막(205)과 이산화 규소막(209)의 사이에 배치되어 있다. 질화 규소막(207a, 207b)은 Si 기판(201)내에 삽입된 게이트 전극(211)의 하부(211b)를 횡단하는 방향으로, 예를 들면 2∼10㎚정 도의 막두께로 형성된 SixNy막 또는 SiON막에 의해 구성되어 있다. 또한, 질화 규소막(207a, 207b)은 예를 들면 트랩 밀도가 5×1012∼1×1013㎝-2eV-l인 것이 바람직하다. 이러한 질화 규소막(207a, 207b)은 예를 들면, 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용하고, 플라즈마 CVD(Chemical Vapor Deposition; 화학 기상 퇴적)법에 의해 형성할 수 있다. 이 질화 규소막(207a, 207b)의 형성 방법에 대해서는 후에 상세하게 설명한다.
제 2 절연막으로서의 이산화규소(SiO2)막(209)은 터널 산화막(205) 또는 질화 규소막(207a, 207b)과 게이트 전극(211)의 하부(211b)의 사이에 개재되어 있다. 이산화 규소막(209)은 예를 들면 CVD법, 특히 열 CVD법에 의해 성막된 막이며, 게이트 전극(211)과 질화 규소막(207a, 207b)의 사이에서 블록(block)층(배리어(barrier)층)으로서 기능한다. 이산화 규소막(209)은 예를 들면 5∼15㎚정도의 막두께를 갖고 있다. 또, 제 2 절연막으로서, 이산화 규소막(209)을 질화해서 얻어지는 산질화 규소(SiON)막을 이용할 수도 있다.
게이트 전극(211)은 단면에서 보아 대략 T자형을 이루고, 그 상부(21la)가 Si 기판(201)의 상면보다도 돌출하고, 그 하부(211b)가 이산화 규소막(209)에 접하도록 트렌치(203)내에 삽입되어 있다. 게이트 전극(211)은 예를 들면 CVD법에 의해 성막된 다결정 실리콘막으로 이루어지고, 컨트롤 게이트(CG) 전극으로서 기능한다. 또한, 게이트 전극(211)은 예를 들면 W, Ti, Ta, Cu, Al, Au, Pt 등의 금속을 포함하는 막이어도 좋다. 게이트 전극(211)의 상부(211a)는 예를 들면 0.1∼50㎚정도의 막두께를 갖고 있다. 또한, 게이트 전극(211)의 하부(211b)는 횡단 방향에 예를 들면 2∼10㎚정도의 폭을 갖고 있다.
게이트 전극(211)은 단층에 한정되지 않고, 게이트 전극의 비 저항을 줄이고, 고속화할 목적으로, 예를 들면 텅스텐(tungsten), 몰리브덴(molybdenum), 탄탈(tantalum), 티탄(titanium), 구리(copper), 금(gold), 은(silver), 백금(platinum) 및 그들의 실리사이드(silicide), 나이트라이드(nitride), 합금 등을 포함하는 적층 구조로 할 수 있다. 이 게이트 전극(211)은 도시하지 않은 배선층에 접속되어 있다.
제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)은 모두 동일한 도전(導電)형이며, Si 기판(201)의 도전형과는 반대의 도전형으로 되도록 불순물이 이온 주입되어 있다. 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)은 게이트 전극(211)을 사이에 두도록 그 양측의 Si 기판(201)내에 형성되어 있다. 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)은 각각 소스로서의 기능과 드레인으로서의 기능을 갖고 있으며, 어느 한쪽이 소스로서 기능할 때에는 다른쪽이 드레인으로서 기능한다.
또, 제 1 소스/드레인 영역(213a)과 제 2 소스/드레인 영역(213b)의 사이에 배치되는 트렌치(203)의 주위의 영역이, 불휘발성 반도체 메모리 장치(200)의 채널 형성 영역으로 되어 있다. 제 1 소스/드레인 영역(213a)과 제 2 소스/드레인 영역(213b)은 제 1 소스/드레인 전극(이하, 제 1 전극)(220a)과 제 2 소스/드레인 전 극(이하, 제 2 전극)(220b)에 각각 콘택트 홀(도시하지 않음)을 거쳐서 접속된다. 도 1에 나타내는 바와 같이, 제 1, 제 2 전극(220a, 220b)은 제 3 절연막(222)에 의해서 게이트 전극(211)과는 절연되어 있다. ‘224’는 제 4 절연막이며, 제 1, 제 2 전극(220a, 220b)을 보호하거나, 혹은 도시하지 않은 배선층과 분리하기 위한 것이다.
이상과 같이, 본 실시예에 관한 불휘발성 반도체 메모리 장치(200)는 트렌치(203)에 삽입된 게이트 전극(211)의 하부(211b)와 교차하는 횡단 방향에, 게이트 전극(211), 이산화 규소막(209), 질화 규소막(207a, 207b), 터널 산화막(205) 및 Si 기판(201)이 배치된 SONOS 구조 혹은 MONOS 구조를 갖는다. 이들 SONOS 구조 및 MONOS 구조는 게이트 전극(211)의 하부(211b)를 중심으로 해서 좌우 대칭으로 형성되어 있다.
또한, 이 불휘발성 반도체 메모리 장치(200)의 채널은 제 1 소스/드레인 영역(213a)과 제 2 소스/드레인 영역(213b)의 사이의 트렌치(203)의 라운드형상 벽부(203b)를 따라 곡률을 갖고 형성된다. 따라서, 불휘발성 반도체 메모리 장치(200)의 면적을 증가시키는 일 없이 충분한 채널길이 L을 확보할 수 있다.
이상과 같은 구조의 불휘발성 반도체 메모리 장치(200)의 동작예에 대해 설명한다. 불휘발성 반도체 메모리 장치(200)는 전하 포획 영역인 한쌍의 질화 규소막(207a, 207b)을 이용해서, 1비트의 쓰기/읽기 뿐만 아니라, 단일의 메모리셀로 2비트 이상의 복수 비트의 쓰기/읽기를 실행할 수 있다.
불휘발성 반도체 메모리 장치(200)에 있어서의 쓰기, 읽기 및 소거는 공지의 방법 예를 들면 일본국 특허공개공보 제2001-512290호(특허문헌 1)와 마찬가지의 수순으로 실행할 수 있다. 우선, 게이트 전극(211)에 쓰기용 전압 VW1을 인가하여, 제 1 전극(220a)을 거쳐서 제 1 소스/드레인 영역(213a)에 쓰기용 전압 VW2를 인가하고, 제 2 전극(220b)을 거쳐서 제 2 소스/드레인 영역(213b)을 접지한다. 이것에 의해, 핫·일렉트론(hot electron) 주입 현상을 이용하여 제 1 소스/드레인 영역(213a)에 근접한 질화 규소막(207a)에 전하를 포획시켜 1비트의 쓰기를 실행할 수 있다.
또한, 반대로, 게이트 전극(211)에 쓰기용 전압 VW3을 인가하고, 제 2 전극을 거쳐서 제 2 소스/드레인 영역(213b)에 쓰기용 전압 VW4를 인가하고, 제 1 전극을 거쳐서 제 1 소스/드레인 영역(213a)을 접지한다. 이것에 의해, 핫·일렉트론 주입 현상을 이용하여 질화 규소막(207b)에 전하를 포획시켜, 1비트의 쓰기를 실행할 수 있다.
이상의 쓰기 동작에 있어서, 쓰기용 전압 VW1 및 VW4는 핫·캐리어(hot carrier)가 발생할 확률이 높아지도록, Vdd(전원 전압)의 1/2정도의 크기로 설정하는 것이 바람직하다.
질화 규소막(207a)으로부터의 1비트의 읽기는 쓰기와는 역방향으로 실행된다. 즉, 게이트 전극(211)에 읽기용 전압 VR1을 인가하고, 상기 제 2 소스/드레인 영역(213b)에 읽기용 전압 VR2를 인가하고, 제 1 소스/드레인 영역(213a)을 접지하고, 제 2 소스/드레인 영역(213b)으로부터 제 1 소스/드레인 영역(213a)을 향해 흐르는 전류의 유무를 검출한다.
또한, 질화 규소막(207b)으로부터의 1비트의 읽기도 쓰기와는 역방향으로 실행된다. 즉, 게이트 전극(211)에 읽기용 전압 VR3을 인가하고, 제 1 소스/드레인 영역(213a)에 읽기용 전압 VR4를 인가하고, 제 2 소스/드레인 영역(213b)을 접지하고, 제 1 소스/드레인 영역(213a)으로부터 제 2 소스/드레인 영역(213b)을 향해 흐르는 전류의 유무를 검출한다.
불휘발성 반도체 메모리 장치(200)에 있어서는 목적으로 하는 쓰기나 읽기를 실행할 때에, 의도하지 않은 쓰기나 순방향의 읽기가 일어나지 않도록, 쓰기용 전압 VW1∼VW4, 읽기용 전압 VR1∼VR4의 크기나, 읽기를 실행할 때의 임계값 전압의 크기 등을 설정하면 좋다.
질화 규소막(207a)에 대해, 1비트의 소거를 실행하기 위해서는 질화 규소막(207a)의 전자를 터널 효과에 의해서, 이산화 규소막(209)을 통과시켜 게이트 전극(211)으로부터 배출시키거나, 또는 터널 산화막(205)을 통과시켜 제 1 소스/드레인 영역(213a)으로부터 배출시키도록 한다. 이를 위해서는 게이트 전극(211)에 정의 전압을, 제 1 소스/드레인 영역(213a)에 제로 전압(접지 전압)을 동시에 인가하거나, 혹은 게이트 전극(211)에 소거용의 부의 전압을 인가하고, 동시에, 제 1 소스/드레인 영역(213a)에 소거용의 정의 전압을 인가하면 좋다.
질화 규소막(207b)에 대해, 1비트의 소거를 실행하기 위해서는 질화 규소막(207b)의 전자를 터널 효과에 의해서, 이산화 규소막(209)을 통과시켜 게이트 전극(211)으로부터 배출시키거나, 또는 터널 산화막(205)을 통과시켜 제 2 소스/드레인 영역(213b)으로부터 배출시키도록 한다. 이를 위해서는 게이트 전극(211)에 정 의 전압을, 제 2 소스/드레인 영역(213b)에 제로 전압(접지 전압)을 동시에 인가하거나, 혹은 게이트 전극(211)에 소거용의 부의 전압을 인가하고, 동시에 제 2 소스/드레인 영역(213b)에 소거용의 정의 전압을 인가하면 좋다.
이상과 같이, 본 실시예의 불휘발성 반도체 메모리 장치(200)는 전하 포획 영역으로서, 서로 분리된 한쌍의 질화 규소막(207a, 207b)을 구비한 것에 의해, 종래 기술의 불휘발성 반도체 메모리 장치의 과제였던 단채널 효과에 기인하는 쓰기 불량의 발생을 방지할 수 있다. 즉, 불휘발성 반도체 메모리 장치(200)는 미세화를 진행시켜도 1개의 트랜지스터로 2비트 이상의 복수 비트의 쓰기/읽기를 실행하는 경우의 전하 포획 영역의 구별이 가능하다. 따라서, 불휘발성 반도체 메모리 장치(200)를 이용하는 것에 의해, 높은 신뢰성을 갖고 대용량의 정보를 기억할 수 있다고 하는 효과를 얻는다.
다음에, 도 2 내지 도 9를 참조해서 본 실시예에 관한 불휘발성 반도체 메모리 장치(200)의 제조 방법에 대해 설명한다. 도 2는 불휘발성 반도체 메모리 장치(200)의 제조 방법의 주요한 공정 수순의 개략을 나타내는 흐름도이다. 또한, 도 3∼도 9는 불휘발성 반도체 메모리 장치(200)의 제조 방법의 주요한 공정을 나타내는 설명도이다. 우선, 도시는 생략하겠지만, Si 기판(201)상에, 예를 들면 LOCOS(Loca1 Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등의 방법으로 소자 분리막을 형성한다. 또한, 불휘발성 반도체 메모리 장치(200)의 임계값 전압을 조정하기 위해, 이온 주입 등의 방법으로 불순물 도핑을 실행할 수도 있다.
다음에, 트렌치(203)를 형성한다(스텝 S1). 도 3에 나타낸 바와 같이, 본 실시예에 있어서 트렌치(203)는 평면형상 벽부(203a)와 라운드형상 벽부(203b)를 갖고 있다. 이러한 단면형상을 갖는 트렌치(203)는 공지의 방법 예를 들면 일본국 특허공개공보 제2007-88418호(상기 특허문헌 2)에 기재된 수순으로 형성할 수 있다. 이하, 도시는 생략하겠지만, 트렌치(203)를 형성하는 수순의 개략을 설명한다. 우선, 소정의 마스크 패턴을 에칭 마스크로서 이용하여 Si 기판(201)을 이방성 에칭한다. 이것에 의해, 트렌치(203)의 상부(평면형상 벽부(203a))로 되는 오목부가 형성된다. 다음에, 형성된 오목부의 측벽에, 예를 들면 CVD법에 의해서 산화 규소막으로 이루어지는 보호막을 형성한다. CVD법에 의해 형성된 보호막은 오목부내의 전면에 형성되므로, 오목부내의 바닥의 보호막을 이방성 에칭에 의해 제거하고, 후에 평면형상 벽부(203a)가 되는 오목부의 상부에만 보호막을 남긴다. 다음에, 보호막 및 마스크 패턴을 에칭 마스크로서 이용하고, 노출된 오목부의 바닥을 등방성 에칭에 의해 판다. 등방성 에칭에 의해, 오목부내에서 Si 기판(201)은 횡방향으로도 에칭되므로, 오목부의 하부는 상부보다도 넓게 부풀어 오른 단면이 둥근바닥 플라스크형상으로 형성된다. 즉, 등방성 에칭에 의해서, 오목부의 바닥부 근방에 사이드 에칭이 들어가고, 보호막에 의해 보호된 오목부의 상부가 내측으로 비어져 나온 상태가 된다. 또한, 등방성 에칭에 의해서, 오목부의 바닥부 근방은 벽면이 곡률을 갖고 라운드된 형상, 예를 들면 구형상, 타원형상 등이 된다. 이와 같이 해서 형성된 트렌치(203)는 Si 기판(201)의 표면으로부터 대략 수직인 벽면으로 형성된 상부(203a)에 대해, 바닥부 근방의 하부(203b)가 라운드 형상으로 확대된 형상으로 된다. 또, 이 후에 보호막과 마스크 패턴은 제거한다.
다음에, 도 4에 나타낸 바와 같이, 상기 트렌치(203)의 내벽 및 Si 기판(201)의 상부 표면에 열 산화법, 플라즈마 산화법 등의 방법으로 제 1 절연막으로서의 터널 산화막(205)을 형성한다(스텝 S2). 터널 산화막(205)은 이산화 규소막, 고유전율막(high k막) 등으로 형성할 수 있다. 상기 터널 산화막(205)은 상기 트렌치(203)의 내벽 및 액티브 영역 A의 Si 기판(201)의 상부 표면을 균일한 두께로 덮도록 형성된다. 또, 필요에 따라, 이산화 규소막(205)의 표면을 질화 처리해서 얻어지는 산질화 규소막(SiON막)을 터널 산화막(205)으로 해도 좋다. 이 경우, 질화 처리는 저온으로 터널 산화막 표면을 질화할 수 있는 플라즈마 질화 처리법에 의해 실행할 수 있다. 이 방법에서는 질화막을 형성할 때에 터널 산화막의 막두께 방향으로 질소가 확산하는 것을 억제할 수 있다.
다음에, 도 5에 나타낸 바와 같이, 터널 산화막(205) 표면을 덮도록 플라즈마 CVD법에 의해서 질화 규소막(207)을 형성한다(스텝 S3). 질화 규소막(207)은 Si 기판(201)의 상면 및 트렌치(203)의 내면에 형성된 터널 산화막(205)을 균일한 막두께로 덮도록 형성된다. 질화 규소막(207)은 예를 들면, 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입해서 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용해서 형성 하는 것이 바람직하다. 이 질화 규소막(207)을 형성하기 위한 플라즈마CVD 처리의 조건 등에 대해서는 후술한다.
다음에, 균일하게 성막된 질화 규소막(207)의 대부분을 에치백(etch-back)해서 제거한다(스텝 S4). 이 에치백 공정에서는 이방성 에칭을 실행하는 것에 의해, 트렌치(203)의 라운드형상 벽부(203b)의 내측의 터널 산화막(205)상에만 질화 규소막(207)을 남긴다. 이와 같이 해서, 도 6에 나타낸 바와 같이, 트렌치(203)내에서 좌우로 분리된 질화 규소막(207a와 207b)이 형성된다.
다음에, 도 7에 나타낸 바와 같이, 터널 산화막(205) 및 질화 규소막(207a, 207b)을 덮도록 제 2 절연막으로서의 이산화 규소막(209)을 형성한다(스텝 S5).
다음에, 도 8에 나타낸 바와 같이, 트렌치(203)내를 매립하고 또한 이산화 규소막(209)을 덮도록, 전극막(210)을 형성한다(스텝 S6). 전극막(210)은 예를 들면 CVD법에 의해, 폴리 실리콘층이나 금속층, 혹은 금속 실리사이드층 등을 이산화 규소막(209)상에 퇴적시켜 매립하는 것에 의해서 형성할 수 있다.
다음에, 포토리소그래피(photolithography) 기술에 의해 패턴 형성한 레지스트를 마스크로 해서, 전극막(210)을 에칭하여 패턴 형성한다(스텝 S7). 이것에 의해, 도 9에 나타낸 바와 같이, 단면에서 보아 대략 T자형을 이루고, 상부(211a)가 Si 기판(201)으로부터 돌기하고, 하부(211b)가 Si 기판(201)에 매설된 게이트 전극(211)이 형성된다.
다음에, 액티브 영역 A의 실리콘에 n형 불순물을 고농도로 이온 주입하고, 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)을 형성한다(스텝 S8). 그 후, 적절하게, 층간 절연막을 거쳐서 제 1, 제 2 전극(220a, 220b)을 형성하고 또한 배선층을 형성한다. 이와 같이 하여, 도 1에 나타낸 구조의 불휘발성 반도체 메모리 장치(200)를 제조할 수 있다.
또, 이상의 설명에서는 n채널형의 불휘발성 반도체 메모리 장치(200)를 예로 들었지만, p채널형의 반도체 메모리 장치의 경우에는 불순물 도전형을 반대로 하면 좋다.
다음에, 전하 포획 영역을 형성하기 위한 질화 규소막(207)의 성막 방법에 대해, 도 10 내지 도 12를 참조하면서 설명한다. 도 10은 본 발명에 있어서의 전하 포획 영역으로서의 질화 규소막(207a, 207b)의 형성에 이용 가능한 플라즈마 처리 장치(100)의 개략 구성을 모식적으로 나타내는 단면도이다. 또한, 도 11은 도 10의 플라즈마 처리 장치(100)의 평면 안테나 부재를 나타내는 평면도이다. 또한, 도 12는 도 10의 플라즈마 처리 장치(100)의 제어부의 구성예를 나타내는 도면이다.
플라즈마 처리 장치(100)는 복수의 슬롯형상의 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 래디얼 라인 슬롯 안테나)에서 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다. 플라즈마 처리 장치(100)에서는 1×1010∼5×1012/㎤의 플라즈마 밀도이고 또한 0.7∼2eV의 저전자 온도를 갖는 플라즈마에 의한 처리가 가능하다. 따라서, 플라즈마 처리 장치(100)는 각종 반도체 장치의 제조 과정에 있어서 플라즈마 CVD법에 의한 질화 규소막의 성막 처리의 목적에 바람직하게 이용할 수 있다.
플라즈마 처리 장치(100)는 주요한 구성으로서, 기밀하게 구성된 챔버(처리 실)(1)와, 챔버(1)내에 가스를 공급하는 가스 공급 기구(18)와, 챔버(1)내를 감압 배기하기 위한 배기 기구로서의 배기 장치(24)와, 챔버(1)의 상부에 마련되고 챔버(1)내에 마이크로파를 도입하는 마이크로파 도입 기구(27)와, 이들 플라즈마 처리 장치(100)의 각 구성부를 제어하는 제어부(50)를 구비하고 있다.
챔버(1)는 접지된 대략 원통형상의 용기에 의해 형성되어 있다. 또, 챔버(1)는 각통(角筒)형상의 용기에 의해 형성해도 좋다. 챔버(1)는 알루미늄 등의 재질로 이루어지는 저벽(1a)과 측벽(1b)을 갖고 있다.
챔버(1)의 내부에는 피처리체인 실리콘 웨이퍼(이하, 단지「웨이퍼」라 함) W를 수평으로 지지하기 위한 탑재대(2)가 마련되어 있다. 탑재대(2)는 열전도성이 높은 재질 예를 들면 AlN 등의 세라믹스에 의해 구성되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통형상의 지지 부재(3)에 의해 지지되어 있다. 지지 부재(3)는 예를 들면 AlN 등의 세라믹스에 의해 구성되어 있다.
또한, 탑재대(2)에는 그 바깥가장자리부를 커버하고, 웨이퍼 W를 가이드하기 위한 커버 링(cover ring)(4)이 마련되어 있다. 이 커버 링(4)은 예를 들면 석영, AlN, Al2O3, SiN 등의 재질로 구성된 고리형상부재이다.
또한, 탑재대(2)에는 온도 조절 기구로서의 저항 가열형의 히터(5)가 매립되어 있다. 이 히터(5)는 히터 전원(5a)으로부터 전원 공급되는 것에 의해 탑재대(2)를 가열하여, 그 열로 피처리 기판인 웨이퍼 W를 균일하게 가열한다.
또한, 탑재대(2)에는 열전쌍(TC)(6)이 설치되어 있다. 이 열전쌍(6)에 의해서 온도 계측을 실행하는 것에 의해, 웨이퍼 W의 가열 온도를 예를 들면 실온에서 900℃까지의 범위에서 제어 가능하게 되어 있다.
또한, 탑재대(2)는 웨이퍼 W를 지지해서 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)을 갖고 있다. 각 웨이퍼 지지 핀은 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 저벽(1a)에는 이 개구부(10)와 연통하고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)에는 배기관(12)이 접속되어 있고, 이 배기관(12)을 거쳐서 배기 장치(24)에 접속되어 있다.
챔버(1)를 형성하는 측벽(1b)의 상단에는 고리형상의 상부 플레이트(plate)(13)가 접합되어 있다. 상부 플레이트(13)의 내주 하부는 내측(챔버내 공간)을 향해 돌출되고, 고리형상의 지지부(13a)를 형성하고 있다.
상부 플레이트(13)에는 고리형상을 이루는 가스 도입부(14)가 마련되어 있다. 또한, 챔버(1)의 측벽(1b)에는 고리형상을 이루는 가스 도입부(15)가 마련되어 있다. 즉, 가스 도입부(14 및 15)는 상하 2단으로 마련되어 있다. 각 가스 도입부(14 및 15)는 성막 원료 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 기구(18)에 접속되어 있다. 또, 가스 도입부(14 및 15)는 노즐 형상 또는 샤워 형상으로 마련해도 좋다.
또한, 챔버(1)의 측벽(1b)에는 플라즈마 처리 장치(100)와 이것에 인접하는 반송실(도시하지 않음)과의 사이에서, 웨이퍼 W의 반입 반출을 실행하기 위한 반출입구(16)와, 이 반출입구(16)를 개폐하는 게이트밸브(17)가 마련되어 있다.
가스 공급 기구(18)는 예를 들면 질소 함유 가스(N 함유 가스) 공급원(19a), 실리콘 함유 가스(Si 함유 가스) 공급원(19b) 및 불활성 가스 공급원(19c)을 갖고 있다. 질소 함유 가스 공급원(19a)은 상단의 가스 도입부(14)에 접속되어 있다. 또한, 실리콘 함유 가스 공급원(19b) 및 불활성 가스 공급원(19c)은 하단의 가스 도입부(15)에 접속되어 있다. 또, 가스 공급 기구(18)는 상기 이외의 도시하지 않은 가스 공급원으로서, 예를 들면 챔버내 분위기를 치환할 때에 이용하는 퍼지 가스 공급원, 챔버(1)내를 클리닝(cleaning)할 때에 이용하는 클리닝 가스 공급원 등을 갖고 있어도 좋다.
성막 원료 가스인 질소 함유 가스로서는 예를 들면 질소 가스(N2), 암모니아(NH3), MMH(모노 메틸 히드라진) 등의 히드라진 유도체 등을 이용할 수 있다. 또한, 다른 성막 원료 가스인 실리콘 함유 가스로서는 예를 들면 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), TSA(트리시릴아민), 디클로실란(SiCl2H2) 등을 이용할 수 있다. 이 중에서도, 특히 디실란(Si2H6)이 바람직하다. 또한, 불활성 가스로서는 예를 들면 N2 가스나 희가스 등을 이용할 수 있다. 희가스는 플라즈마 여기용 가스이며, 예를 들면 Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다.
질소 함유 가스는 가스 공급 기구(18)의 질소 함유 가스 공급원(19a)으로부터, 가스 라인(20)을 거쳐서 가스 도입부(14)에 이르고, 가스 도입부(14)로부터 챔버(1)내에 도입된다. 한편, 실리콘 함유 가스 및 불활성 가스는 실리콘 함유 가스 공급원(19b) 및 불활성 가스 공급원(19c)으로부터, 각각 가스 라인(20)을 거쳐서 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 챔버(1)내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20)에는 매스플로 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다. 이러한 가스 공급 기구(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등의 제어를 할 수 있도록 되어 있다. 또, Ar 등의 플라즈마 여기용의 희가스는 임의의 가스이며, 반드시 성막 원료 가스와 동시에 공급할 필요는 없다.
배기 기구로서의 배기 장치(24)는 고속 진공 펌프를 포함하는 흡인 기구를 구비하고 있다. 상기와 같이, 배기 장치(24)는 배기관(12)을 거쳐서 챔버(1)의 배기실(11)에 접속되어 있다. 이 배기 장치(24)를 작동시키는 것에 의해, 챔버(1)내의 가스는 배기실(11)의 공간(11a)내에 균일하게 흐르고, 또한 공간(11a)으로부터 배기관(12)을 거쳐서 외부로 배기된다. 이것에 의해, 챔버(1)내를 소정의 진공도, 예를 들면 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
다음에, 마이크로파 도입 기구(27)의 구성에 대해 설명한다. 마이크로파 도입 기구(27)는 주요한 구성으로서, 투과판(28), 평면 안테나 부재(31), 지파재(遲波材)(33), 실드(shield) 덮개(34), 도파관(37) 및 마이크로파 발생 장치(39)를 구비하고 있다.
마이크로파를 투과하는 투과판(28)은 상부 플레이트(13)에 있어서 내주측으로 돌출된 지지부(13a)상에 설치되어 있다. 투과판(28)은 유전체, 예를 들면 석영이나 Al2O3, AlN 등의 세라믹스로 구성되어 있다. 이 투과판(28)과 지지부(13a)의 사이는 시일(seal) 부재(29)를 거쳐서 기밀하게 시일되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
평면 안테나 부재(31)는 투과판(28)의 위쪽에 있어서, 탑재대(2)와 대향하도록 마련되어 있다. 평면 안테나 부재(31)는 원판형상을 이루고 있다. 또, 평면 안테나 부재(31)의 형상은 원판형상에 한정되지 않고, 예를 들면 사각판 형상이라도 좋다. 이 평면 안테나 부재(31)는 상부 플레이트(13)의 상단에 걸어 고정되어 있다.
평면 안테나 부재(31)는 예를 들면 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 구성되어 있다. 평면 안테나 부재(31)는 마이크로파를 방사하는 다수의 슬롯형상의 마이크로파 방사 구멍(32)을 갖고 있다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나 부재(31)를 관통해서 형성되어 있다.
개개의 마이크로파 방사 구멍(32)은 예를 들면 도 11에 나타내는 바와 같이, 가늘고 긴 장방형상(슬롯형상)을 이루고 있다. 그리고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)이「T」자 형상으로 배치되어 있다. 또한, 이와 같이 소정의 형상(예를 들면 T자 형상)에 조합해서 배치된 마이크로파 방사 구멍(32)은 또한 전체로서 동심원형상으로 배치되어 있다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정된다. 예를 들면, 마이크로파 방사 구멍(32)의 간격은 파장이 λg/4, λg/2 또는 λg로 되도록 배치된다. 또, 도 11에 있어서는 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 △r로 나타내고 있다. 또, 마이크로파 방사 구멍(32)의 형상은 원형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않고, 동심원형상 이외에, 예를 들면, 나선형상, 방사상 등으로 배치할 수 있다.
평면 안테나 부재(31)의 상면에는 진공보다도 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 갖고 있다.
또, 평면 안테나 부재(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나 부재(31)의 사이는 각각 접촉시켜도 간격을 두도록 해도 좋지만, 접촉시키는 것이 바람직하다.
챔버(1)의 상부에는 이들 평면 안테나 부재(31) 및 지파재(33)를 덮도록, 실드 덮개(34)가 마련되어 있다. 실드 덮개(34)는 예를 들면 알루미늄이나 스테인리스강 등의 금속재료에 의해서 형성되어 있다. 상부 플레이트(13)의 상단과 실드 덮개(34)는 시일 부재(35)에 의해 시일되어 있다. 또한, 실드 덮개(34)의 내부에는 냉각수 유로(34a)가 형성되어 있다. 이 냉각수 유로(34a)에 냉각수를 통류시키는 것에 의해, 실드 덮개(34), 지파재(33), 평면 안테나 부재(31) 및 투과판(28)을 냉각할 수 있도록 되어 있다. 또, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34)의 상부벽(천장부)의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 도파관(37)의 타단측에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다.
도파관(37)은 상기 실드 덮개(34)의 개구부(36)로부터 위쪽으로 연장하는 단면이 원형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다.
동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있다. 이 내부 도체(41)는 그 하단부에 있어서 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이와 같은 구조에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 거쳐서 평면 안테나 부재(31)에 방사상으로 효율 좋게 균일하게 전파된다.
이상과 같은 구성의 마이크로파 도입 기구(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 거쳐서 평면 안테나 부재(31)에 전파되고, 또한 투과판(28)을 거쳐서 챔버(1)내에 도입되도록 되어 있다. 또, 마이크로파의 주파수로서는 예를 들면 2.45㎓가 바람직하게 이용되고, 그 밖에, 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
플라즈마 처리 장치(100)의 각 구성부는 제어부(50)에 접속되어 제어되는 구성으로 되어 있다. 제어부(50)는 도 12에 나타내는 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 사용자 인터페이스(52) 및 기억부(53)를 구비하고 있다. 프로세스 컨트롤러(51)는 플라즈마 처리 장 치(100)에 있어서, 압력, 온도, 가스 유량, 마이크로파 출력 등의 프로세스 조건에 관계된 각 구성부(예를 들면, 히터 전원(5a), 가스 공급 기구(18), 배기 장치(24), 마이크로파 발생 장치(39) 등)를 통괄해서 제어하는 제어 수단이다.
사용자 인터페이스(52)는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖고 있다. 또한, 기억부(53)는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장되어 있다.
그리고, 필요에 따라, 사용자 인터페이스(52)로부터의 지시 등으로 임의의 레시피를 기억부(53)로부터 호출해서 프로세스 컨트롤러(51)에 실행시킴으로써, 프로세스 컨트롤러(51)의 제어하에, 플라즈마 처리 장치(100)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루 레이 디스크(Blu-ray disc) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하거나 하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)에서는 800℃이하, 더욱 바람직하게는 600℃이하의 저온에서 하지막 등으로의 데미지(damage)가 없는 플라즈마 CVD 처리를 실행할 수 있다. 또한, 플라즈마 처리 장치(100)는 플라즈마의 균일성이 뛰어나기 때문에, 기판의 상부 표면 및 트렌치 내벽면으로의 프로세스의 균일성을 실현할 수 있다.
RLSA 방식의 플라즈마 처리 장치(100)에 있어서는 이하와 같은 수순으로 플라즈마 CVD법에 의해 Si 기판(201)에 질화 규소막을 퇴적시키는 처리를 실행할 수 있다. 우선, 게이트 밸브(17)를 열림으로 해서 반출입구(16)로부터 웨이퍼 W를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 다음에, 챔버(1)내를 감압 배기하면서, 가스 공급 기구(18)의 질소 함유 가스 공급원(19a) 및 실리콘 함유 가스 공급원(19b)으로부터, 질소 함유 가스 및 실리콘 함유 가스를 소정의 유량으로 각각 가스 도입부(14, 15)를 거쳐서 챔버(1)내에 도입한다. 이와 같이 해서, 챔버(1)내를 소정의 압력으로 조절한다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수 예를 들면 2.45㎓의 마이크로파를, 매칭 회로(38)를 거쳐서 도파관(37)으로 보낸다. 도파관(37)으로 보내진 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순차 통과하고, 내부 도체(41)를 거쳐서 평면 안테나 부재(31)에 공급된다. 즉, 마이크로파는 동축 도파관(37a)내를 평면 안테나 부재(31)를 향해 전파되어 간다. 그리고, 마이크로파는 평면 안테나 부재(31)의 슬롯(slot)형상의 마이크로파 방사 구멍(32)으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼 W의 위쪽공간으로 방사시켜진다. 이 때의 마이크로파 출력은 예를 들면 500∼3000W 정도로 할 수 있다.
평면 안테나 부재(31)로부터 투과판(28)을 경유하여 챔버(1)에 방사된 마이 크로파에 의해, 챔버(1)내에서 전자계가 형성되고, 질소 함유 가스, 실리콘 함유 가스가 각각 플라즈마화된다. 이 마이크로파 여기 플라즈마는 마이크로파가 평면 안테나 부재(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010∼5×1012/㎤의 고밀도이고 또한 웨이퍼 W 근방에서는 대략 1.5eV 이하의 저전자 온도 플라즈마로 된다. 이와 같이 하여 형성되는 마이크로파 여기 고밀도 플라즈마는 하지막으로의 이온 등에 의한 플라즈마 데미지가 적은 것이다. 그리고, 플라즈마중에서 원료 가스의 해리가 진행하고, SipHq, SiHq, NHq, N(여기서, p, q는 임의의 수를 의미한다. 이하 마찬가지) 등의 활성종의 반응에 의해서, 질화 규소 SixNy(여기서, x, y는 반드시 화학 양론적으로 결정되지 않고, 조건에 따라 다른 값을 취하는 임의의 수이다. 이하 마찬가지)의 박막이 웨이퍼 W상에 퇴적된다.
본 실시예에 있어서는 질화 규소막(207a, 207b)을 성막할 때의 플라즈마 CVD 처리의 조건을 선정하는 것에 의해, 질화 규소막(207a, 207b)의 트랩(trap) 밀도를 원하는 크기로 컨트롤할 수 있다. 예를 들면 성막하는 질화 규소막(207a, 207b) 중의 트랩 밀도를 크게 하는 경우(예를 들면, 트랩 밀도가 5×1012∼1×1013㎝-2eV-1의 범위내)에는 다음에 나타내는 조건으로 플라즈마 CVD 처리를 실행하는 것이 바람직하다. 질소 함유 가스로서 NH3 가스, 실리콘 함유 가스로서 Si2H6 가스를 사용하고, NH3 가스의 유량을 10∼5000mL/min(sccm)의 범위내, 바람직하게는 100∼ 2000mL/min(sccm)의 범위내, Si2H6 가스의 유량을 0.5∼100mL/min(sccm)의 범위내, 바람직하게는 1∼50mL/min(sccm)의 범위내로 설정한다. 이 때, NH3 가스와 Si2H6 가스의 유량비(NH3 가스 유량/Si2H6 가스 유량)는 Si밀도가 높은 질화 규소막(207a, 207b)을 형성하는 관점에서 0.1∼1000의 범위내로 하는 것이 바람직하다. 또한, 상기 NH3 가스와 Si2H6 가스를 이용하는 경우에 있어서, 큰 트랩 밀도를 갖는 질화 규소막(207a, 207b)을 형성하기 위해서는 처리압력을 1∼1333Pa로 하는 것이 바람직하고, 50∼650Pa로 하는 것이 더욱 바람직하다.
또한, 예를 들면 성막하는 질화 규소막(207a, 207b)의 트랩 밀도를 작게 하는 경우(예를 들면 트랩 밀도가 5×1010∼5×1012㎝-2eV-1 미만의 범위내)에는 질소 함유 가스로서 N2 가스, 실리콘 함유 가스로서 Si2H6 가스를 사용하는 것이 바람직하다. 구체적으로는, N2 가스 유량을 10∼5000mL/min(sccm)의 범위내, 바람직하게는 100∼2000mL/min(sccm)의 범위내, Si2H6 가스 유량을 0.5∼100mL/min(sccm)의 범위내, 바람직하게는 0.5∼10mL/min(sccm)의 범위내로 설정한다. 이 때, N2 가스와 Si2H6 가스의 유량비(N2 가스 유량/Si2H6 가스 유량)는 Si밀도가 낮은 질화 규소막을 균일한 막두께로 형성하는 관점에서, 0.1∼5000의 범위내로 하는 것이 바람직하다. 또한, 상기 N2 가스와 Si2H6 가스를 이용하는 경우에 있어서, 작은 트랩 밀도를 갖는 질화 규소막(207a, 207b)을 형성하기 위해서는 처리 압력을 0.1∼500Pa로 하는 것이 바람직하고, 1∼100Pa로 하는 것이 더욱 바람직하다.
또, 상기 트랩 밀도를 크게 하는 경우의 조건과, 트랩 밀도를 작게 하는 경우의 조건에서 교대로 플라즈마 CVD 처리를 실행하는 것에 의해, 트랩 밀도가 다른 질화 규소 박막을 교대로 퇴적시킬 수도 있다.
또한, 상기 어느 경우에도, 플라즈마 CVD 처리의 처리온도는 탑재대(2)의 온도를 300℃이상, 바람직하게는 400∼600℃로 가열하는 것이 바람직하다. 또한, 플라즈마 처리 장치(100)에 있어서의 갭(투과판(28)의 하면에서 탑재대(2)의 상면까지의 간격) G는 균일한 막두께와 막질로 질화 규소막(207)을 형성하는 관점에서, 예를 들면 50∼500㎜정도로 설정하는 것이 바람직하다.
이상과 같이 해서, 한쌍의 전하 포획 영역으로서의 질화 규소막(207a, 207b)을 갖는 불휘발성 반도체 메모리 장치(200)를 용이하게 제조 할 수 있다.
(제 2 실시예)
다음에, 도 13 및 도 14를 참조하면서, 본 발명의 제 2 실시예에 관한 불휘발성 반도체 메모리 장치에 대해 설명한다. 상기 제 1 실시예에서는 SONOS 구조 또는 MONOS 구조의 불휘발성 반도체 메모리 장치(200)를 예로 들어 본 발명을 설명하였다. 그러나, 본 발명은 MNOS (Metal-Nitride-Oxide-Silicon) 구조의 불휘발성 반도체 메모리 장치에 적용하는 것도 가능하다.
도 13은 제 2 실시예에 관한 불휘발성 반도체 메모리 장치의 개략 구성을 나타내는 단면도이다. 본 실시예에 관한 불휘발성 반도체 메모리 장치(300)는 실리콘층으로서의 p형의 실리콘 기판(Si 기판)(201)에 홈이 형성된 트렌치(203)와, 트 렌치(203)의 내벽 부분을 포함해서 Si 기판(201)의 표층에 형성된 제 1 절연막으로서의 터널 산화막(205)과, 트렌치(203)의 내측에 마련된 전하 포획 영역으로서의 질화 규소막(207a, 207b)과, 터널 산화막(205) 및 질화 규소막(207a, 207b)과 접하고, 그 하부가 상기 트렌치(203)내에 삽입되도록 형성된 게이트 전극(211)과, 트렌치(203)를 사이에 두도록 그 양측의 Si 기판(201)내에 형성된 제 1 소스/드레인 영역(213a) 및 제 2 소스/드레인 영역(213b)을 구비하고 있다. 본 실시예에 관한 질화 규소막(207a, 207b)은 큰 트랩 밀도 예를 들면 5×1012∼1×1013㎝-2eV-1의 범위내의 트랩 밀도를 갖는 것이 바람직하다.
본 실시예에 관한 불휘발성 반도체 메모리 장치(300)는 트렌치(203)에 삽입된 게이트 전극(211)의 하부(211b)와 교차하는 횡단 방향에, 게이트 전극(211), 질화 규소막(207a, 207b), 터널 산화막(205) 및 Si 기판(201)이 배치된 MNOS 구조를 갖는다. 이 MNOS 구조는 게이트 전극(211)의 하부(211b)를 중심으로 해서 좌우 대칭으로 형성되어 있다. 그리고, 불휘발성 반도체 메모리 장치(300)는 전하 포획 영역인 한쌍의 질화 규소막(207a, 207b)을 이용하여, 1비트의 쓰기/읽기 뿐만 아니라, 단일의 메모리셀로 2비트 이상의 복수 비트의 쓰기/읽기를 실행할 수 있다.
본 실시예에 관한 불휘발성 반도체 메모리 장치(300)는 도 1에 나타내는 제 1 실시예의 불휘발성 반도체 메모리 장치(200)에 있어서의 이산화 규소막(209)(제 2 절연막, 즉 상부 산화막)이 마련되어 있지 않은 점을 제외하면, 제 1 실시예와 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 붙이고 설명을 생략한다. 또한, 본 실시예에 관한 불휘발성 반도체 메모리 장치(300)에 있어서의 쓰기, 읽기 및 소거는 제 1 실시예에서 설명한 수순에 준하여 실행할 수 있다. 또한, 불휘발성 반도체 메모리 장치(300)는 이산화 규소막(209)을 형성하는 공정을 마련하지 않는 점을 제외하면, 제 1 실시예에 준해서 제조할 수 있다. 본 실시예에 있어서의 그 밖의 구성, 작용 및 효과는 제 1 실시예와 마찬가지이다.
또한, 도 14는 본 실시예에 관한 불휘발성 반도체 메모리 장치(300)의 변형예를 나타낸 것이다. 본 실시예에 있어서는 도 14에 나타내는 바와 같이, 전하 포획 영역인 한쌍의 질화 규소막(207a, 207b)의 상단을, 터널 산화막(205)을 따라, 트렌치(203)의 평면형상 벽부(203a)에 대응하는 위치까지 연장해서 마련해도 좋다. 이러한 구조의 불휘발성 반도체 메모리 장치(300)의 제조는 제 1 실시예의 스텝 S4에 있어서의 질화 규소막(207)의 이방성 에칭(에치백)시에, 에칭을 도중에 멈추거나, 혹은 트렌치(203)의 개구부 주위의 질화 규소막(207)상에 임의의 마스크를 마련하고 나서 에칭을 실행해서, 개구부 주위에 질화 규소막(207)을 남기도록 하면 좋다. 도 14에 나타낸 변형예에 있어서의 다른 구성은 도 13에 나타낸 제 2 실시예와 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 붙이고 설명을 생략한다.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 각종 변형이 가능하다. 예를 들면, 상기 실시예에서는 단일층의 질화 규소막(207)을 에치백하는 것에 의해서 질화 규소막(207a, 207b)을 형성하였다. 그러나, 질화 규소막(207)을 형성할 때에, 복수의 질화 규소 박막을 순차 퇴적시킨 후에 에치백하는 것에 의해, 트렌치(203)의 깊이방향과 교차하는 횡단 방향으로, 복수 층의 질화 규소 박막이 적층된 적층 구조의 질화 규소막(207a, 207b)을 형성할 수도 있다. 이 경우, 각 질화 규소 박막을 형성할 때의 플라즈마 CVD 처리의 조건을 선정하는 것에 의해, 적어도 인접하는 질화 규소 박막과는 다른 크기의 트랩 밀도를 갖는 복수의 질화 규소 박막에 의해서, 질화 규소막(207a, 207b)을 형성할 수 있다.
또, 불휘발성 반도체 메모리 장치 등의 반도체 장치를 제조하는 경우에는 플라즈마 처리 장치(100)를 포함하는 복수의 성막 장치를 대기에 노출시키는 일 없이 진공을 거쳐서 접속하는 것에 의해, 각 성막 장치에서 순차적으로 소망하는 막을 형성하는 것이 가능하다. 예를 들면, 터널 산화막측부터, 작은 트랩 밀도의 질화 규소막, 큰 트랩 밀도의 질화 규소막, 또는 큰 트랩 밀도의 질화 규소막, 작은 트랩 밀도의 질화 규소막의 순으로 교대로 적어도 1사이클로 적층된다.

Claims (20)

  1. 반도체층과,
    상기 반도체층에 형성되고, 서로 대향하는 측벽면이 곡률을 갖고 형성된 라운드형상 벽부를 갖는 트렌치와,
    상기 트렌치의 내벽 부분을 포함해서 상기 반도체층 표면을 따라 형성된 제 1 절연막과,
    상기 트렌치의 라운드형상 벽부에 있어서 상기 제 1 절연막에 인접해서 마련된 한쌍의 서로 분리된 전하 포획 영역과,
    그 하부가 상기 반도체층의 상기 트렌치내에 삽입된 게이트 전극과,
    상기 게이트 전극을 사이에 두고 그 양측의 상기 반도체층내에 형성된, 상기 반도체층과는 반대의 도전형을 갖는 제 1, 제 2 영역을 구비한 것을 특징으로 하는
    반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극과, 상기 제 1 절연막 및 상기 각각의 전하 포획 영역과의 사이에 형성된 제 2 절연막을 더 구비하는 것을 특징으로 하는
    반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 각각의 전하 포획 영역은 상기 라운드형상 벽부로부터 상기 트렌치의 상부 방향으로 연장해서 형성되어 있는 것을 특징으로 하는
    반도체 메모리 장치.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 각각의 전하 포획 영역은 질화 규소막에 의해 형성되는 것을 특징으로 하는
    반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 금속으로 형성되고, 상기 각각의 전하 포획 영역은 질화 규소막으로 형성되며, 상기 제 1 절연막은 이산화 실리콘막 또는 산질화 규소막으로 형성되고, 상기 반도체층은 실리콘으로 형성되는 것에 의해, 상기 반도체층내에 삽입된 게이트 전극을 횡단하는 방향으로 MNOS 구조를 갖는 것을 특징으로 하는
    반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 게이트 전극을 중심으로, 상기 MNOS 구조가 대칭적으로 형성되어 있는 것을 특징으로 하는
    반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 게이트 전극은 다결정 실리콘 또는 금속으로 형성되고, 상기 제 2 절연막은 이산화 실리콘막 또는 산질화 규소막으로 형성되고, 상기 각각의 전하 포획 영역은 질화 규소막으로 형성되고, 상기 제 1 절연막은 이산화 실리콘막 또는 산질화 규소막으로 형성되고, 상기 반도체층은 실리콘으로 형성되는 것에 의해, 상기 반도체층내에 삽입된 게이트 전극을 횡단하는 방향으로, SONOS 구조 혹은 MONOS 구조를 갖는 것을 특징으로 하는
    반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 게이트 전극을 중심으로 상기 SONOS 구조 혹은 MONOS 구조가 대칭적으로 형성되어 있는 것을 특징으로 하는
    반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 절연막은 터널 산화막인 것을 특징으로 하는
    반도체 메모리 장치.
  10. 반도체층과,
    상부가 상기 반도체층으로부터 돌출되고 또한 상기 반도체층내에 삽입된 게이트 전극과,
    상기 반도체층과 상기 게이트 전극의 사이에서, 상기 반도체층을 따라 형성된 제 1 절연막과,
    상기 제 1 절연막과 상기 게이트 전극의 사이에 형성된 한쌍의 서로 분리된 전하 포획 영역과,
    상기 게이트 전극을 사이에 두고 그 양측의 상기 반도체층내에 형성된 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 구비한 것을 특징으로 하는
    반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 절연막 및 상기 전하 포획 영역과, 상기 게이트 전극간에 형성된 제 2 절연막을 더 갖는 것을 특징으로 하는
    반도체 메모리 장치.
  12. 제 5 항에 있어서,
    상기 질화 규소막은 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입해서 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용하고, 상기 처리실내에 질소 함유 화합물과 실리콘 함유 화합물을 포함하는 원료 가스를 공급하고, 상기 마이크로파에 의해 플라즈마를 생성시켜 질화 규소막을 퇴적시키는 플라즈마 CVD법에 의해 형성된 것을 특징으로 하는
    반도체 메모리 장치.
  13. 반도체층에,
    서로 대향하는 측벽이 곡률을 갖고 형성된 라운드형상 벽부를 갖는 트렌치를 형성하는 공정과,
    상기 트렌치의 내면을 포함하는 상기 반도체층의 표층에 제 1 절연막을 형성 하는 공정과,
    상기 제 1 절연막을 덮도록, 플라즈마 CVD법에 의해 질화 규소막을 형성하는 공정과,
    적어도 상기 라운드형상 벽부의 내측을 포함하는 상기 트렌치의 측벽 부분에 서로 분리된 한쌍의 상기 질화 규소막을 남기고, 상기 트렌치의 바닥부에는 남기지 않도록 상기 질화 규소막을 에칭하는 공정과,
    상기 트렌치를 메우도록 전극막을 형성하는 공정과,
    상기 트렌치의 외부로 돌출된 상기 전극막을 패턴 형성해서 게이트 전극을 형성하는 공정과,
    상기 반도체층에 있어서의 상기 트렌치의 양측의 부위에, 상기 반도체층의 도전형과는 반대의 도전형으로 되도록 불순물 도프를 실시해서 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 각각 형성하는 공정을 구비한
    반도체 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 질화 규소막을 에칭하는 공정은 상기 라운드형상 벽부의 내측에만, 서로 분리된 한쌍의 상기 질화 규소막을 남기고, 다른 부위에는 남기지 않도록 상기 질화 규소막을 에칭하는 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 질화 규소막을 에칭하는 공정과 상기 전극막을 형성하는 공정의 사이에, 상기 제 1 절연막 및 상기 질화 규소막을 덮고 제 2 절연막을 형성하는 공정을 더 구비하는
    반도체 메모리 장치의 제조 방법.
  16. 제 13 항 내지 제 15 항 중의 어느 한 항에 있어서,
    상기 질화 규소막을 형성하는 공정은 복수의 구멍을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입해서 플라즈마를 생성시키는 방식의 플라즈마 처리 장치를 이용하고, 상기 처리실내에 질소 함유 화합물과 실리콘 함유 화합물을 포함하는 원료 가스를 공급하고, 상기 마이크로파에 의해 플라즈마를 생성시켜서 질화 규소막을 퇴적시키는 플라즈마 CVD법에 의해 실행되는 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 질소 함유 화합물로서 암모니아 또는 질소를, 상기 실리콘 함유 화합물 로서 실란(SiH4), 디실란(Si2H6) 또는 트리실란(Si3H8)을 각각 이용하고, 상기 질화 규소막을 형성하는 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 질소 함유 화합물로서 암모니아를, 상기 실리콘 함유 화합물로서 디실란을 각각 이용하고, 유량비(암모니아 유량/디실란 유량) 0.1∼1000의 범위내에서, 1Pa∼1333Pa의 범위내의 처리압력에 의해 플라즈마를 발생시켜 상기 질화 규소막을 형성하는 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 질소 함유 화합물로서 질소를, 상기 실리콘 함유 화합물로서 디실란을 각각 이용하고, 유량비(질소 유량/디실란 유량) 0.1∼5000의 범위내에서, 0.1Pa∼500Pa의 범위내의 처리압력에 의해 플라즈마를 발생시켜 상기 질화 규소막을 형성하는 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
  20. 제 16 항 내지 제 19 항 중의 어느 한 항에 있어서,
    상기 플라즈마 CVD법에 있어서의 처리온도가 25℃∼600℃의 범위내의 온도인 것을 특징으로 하는
    반도체 메모리 장치의 제조 방법.
KR1020097025325A 2007-06-07 2008-06-06 반도체 메모리 장치 및 그 제조 방법 KR20100018531A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-151265 2007-06-07
JP2007151265A JP2008305942A (ja) 2007-06-07 2007-06-07 半導体メモリ装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20100018531A true KR20100018531A (ko) 2010-02-17

Family

ID=40093828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097025325A KR20100018531A (ko) 2007-06-07 2008-06-06 반도체 메모리 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20100176441A1 (ko)
JP (1) JP2008305942A (ko)
KR (1) KR20100018531A (ko)
TW (1) TW200915494A (ko)
WO (1) WO2008150032A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090311877A1 (en) * 2008-06-14 2009-12-17 Applied Materials, Inc. Post oxidation annealing of low temperature thermal or plasma based oxidation
JP2010287743A (ja) * 2009-06-11 2010-12-24 Sony Corp 半導体装置及びその製造方法、固体撮像素子
JP2011077323A (ja) * 2009-09-30 2011-04-14 Tokyo Electron Ltd 窒化珪素膜の成膜方法および半導体メモリ装置の製造方法
KR20150062487A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이미지 센서
TWI666774B (zh) * 2018-03-19 2019-07-21 全宇昕科技股份有限公司 高電壓金氧半場效電晶體
US10833087B2 (en) * 2018-08-21 2020-11-10 Micron Technology, Inc. Semiconductor devices including transistors comprising a charge trapping material, and related systems and methods
CN113261075A (zh) * 2018-12-21 2021-08-13 应用材料公司 用于形成触点的处理系统和方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
DE10204868B4 (de) * 2002-02-06 2007-08-23 Infineon Technologies Ag Speicherzelle mit Grabenspeichertransistor und Oxid-Nitrid-Oxid-Dielektrikum
JP4334315B2 (ja) * 2003-10-10 2009-09-30 株式会社ルネサステクノロジ 半導体記憶装置の製造方法
KR100642650B1 (ko) * 2005-09-22 2006-11-10 삼성전자주식회사 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
JP2008305942A (ja) 2008-12-18
TW200915494A (en) 2009-04-01
US20100176441A1 (en) 2010-07-15
WO2008150032A1 (ja) 2008-12-11

Similar Documents

Publication Publication Date Title
KR100493022B1 (ko) Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법
KR100652384B1 (ko) 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
US7427533B2 (en) Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices
US8114790B2 (en) Plasma CVD method, silicon nitride film formation method, semiconductor device manufacturing method, and plasma CVD apparatus
KR20100018531A (ko) 반도체 메모리 장치 및 그 제조 방법
US8319273B2 (en) Self-aligned charge storage region formation for semiconductor device
JPWO2008117798A1 (ja) 窒化珪素膜の形成方法、不揮発性半導体メモリ装置の製造方法、不揮発性半導体メモリ装置およびプラズマ処理装置
KR100648194B1 (ko) 반도체 장치의 제조 방법
KR20100129311A (ko) 질화규소막의 제조 방법, 질화규소막 적층체의 제조 방법, 컴퓨터 판독 가능한 기억 매체, 및 플라즈마 ｃｖｄ 장치
US10811423B2 (en) Method of fabricating semiconductor structure
JP4871127B2 (ja) 半導体デバイスを製造する方法および半導体デバイス
JP5460011B2 (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
US20090023259A1 (en) Method of Producing Non Volatile Memory Device
JP2008227403A (ja) 半導体装置およびその製造方法
US20110254078A1 (en) Method for depositing silicon nitride film, computer-readable storage medium, and plasma cvd device
US6569736B1 (en) Method for fabricating square polysilicon spacers for a split gate flash memory device by multi-step polysilicon etch
US7064032B2 (en) Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells
KR100683854B1 (ko) 비휘발성 기억 소자의 형성 방법
KR100801062B1 (ko) 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법
JP2004193414A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013008794A (ja) 半導体装置の製造方法
KR100696272B1 (ko) 반도체 기억 장치 및 그 제조 방법
KR20070039645A (ko) 불 휘발성 메모리 장치의 플로팅 게이트 형성 방법
KR20070058725A (ko) 불휘발성 메모리 소자의 제조 방법
JP2009246210A (ja) 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid