CN101641783B - 氮化硅膜和非易失性半导体存储器件 - Google Patents

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Abstract

本发明提供氮化硅膜和非易失性半导体存储器件，其中氮化硅膜作为半导体存储器件的电荷蓄积层有用并且具有优良的电荷蓄积能力。具有在膜的厚度方向上大致均等的陷阱密度的氮化硅膜具有高电荷蓄积能力。该氮化硅膜通过等离子体CVD成膜，该等离子体CVD使用通过具有多个孔的平面天线(31)向腔室(1)内导入微波的等离子体处理装置(100)，向腔室(1)内导入包含含氮化合物和含硅化合物的原料气体，由微波产生等离子体，通过该等离子体使氮化硅膜淀积在被处理体的表面。

Description

氮化硅膜和非易失性半导体存储器件
技术领域
本发明涉及作为非易失性半导体存储器件的电荷蓄积层有用的氮化硅膜和非易失性半导体存储器件。
背景技术
现在，作为以能够进行电改写动作的EEPROM(ElectricallyErasable and Programmable ROM)等为代表的非易失性半导体存储器件，存在被称为SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)型或MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型的具有层叠结构的器件。在这些类型的非易失性半导体存储器件中，将被二氧化硅膜(Oxide)夹着的氮化硅膜(Nitride)作为电荷蓄积层进行信息的保持。即，在上述非易失性半导体存储器件中，通过向半导体基板(Silicon)和控制栅极电极(Silicon或者Metal)之间施加电压，向作为电荷蓄积层的氮化硅膜注入电子来保存数据，或除去蓄积在氮化硅膜中的电子来进行数据的保存和擦除这样的改写。
作为涉及非易失性半导体存储器件的电荷蓄积层的技术，在日本专利申请公开公报特开平5-145078号中记载有为了增加氮化硅膜和顶部氧化膜的界面的陷阱密度，在这些膜的中间部分设置含有大量Si的迁移层。
伴随着近年的半导体器件的高集成化，非易失性半导体存储器件的元件结构也急速地微细化。为使非易失性半导体存储器件微细化，需要在各个非易失性半导体存储器件中提高作为电荷蓄积层的氮化硅膜的电荷蓄积能力，提高数据保持性能。该氮化硅膜的电荷蓄积能力与膜中的作为电荷捕获中心的陷阱的密度存在关系。所以，可以认为，作为提高非易失性半导体存储器件的数据保持性能的一种方法，将陷阱密度大的氮化硅膜作为电荷蓄积层使用是有效的。
但是，以往不能够测定氮化硅膜中的陷阱的密度和分布。因此，作为半导体存储器件的电荷蓄积层形成具有什么程度的陷阱密度的氮化硅膜为好、或者应该形成具有什么样的陷阱密度的分布的氮化硅膜，关于此未得到明确的方向性。另外，事实上不能在氮化硅膜的制造过程中控制膜中的陷阱的密度和分布。例如，在日本特开平5-145078号记载的技术中，因为不能直接控制氮化硅膜的陷阱密度，所以在氮化硅膜与顶部氧化膜之间设置有迁移层。
发明内容
本发明是鉴于相关问题点而研发的，其目的在于提供一种作为半导体存储器件的电荷蓄积层有用且具有优良的电荷蓄积能力的氮化硅膜。
根据本发明的第一观点，提供一种作为非易失性半导体存储器件的电荷蓄积层使用的氮化硅膜，其特征在于：膜中的陷阱的面密度在5×1010～1×1013cm-2eV-1的范围内。
根据本发明的第二观点，提供一种作为非易失性半导体存储器件的电荷蓄积层使用的氮化硅膜，其特征在于：在与硅的禁带中央相当的能量位置的陷阱的体积密度在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
本发明的氮化硅膜也可以含有氧。
根据本发明的第三观点，提供一种作为非易失性半导体存储器件使用的氮化硅膜，其特征在于：通过等离子体CVD法形成，该等离子体CVD法向等离子体处理装置的处理室内导入含有含氮化合物和含硅化合物的原料气体，通过具有多个狭缝的平面天线向上述处理室内导入微波而产生上述原料气体的等离子体，通过上述等离子体在被处理体上淀积氮化硅膜。
在本发明的第三观点的氮化硅膜中，优选上述等离子体CVD法分别使用氨气作为上述含氮化合物、使用乙硅烷(disilane)作为上述含硅化合物，上述氨气与上述乙硅烷的流量比(氨气流量/乙硅烷流量)在0.1～1000的范围内，处理压力在1～1333Pa的范围内，处理温度在300～800℃的范围内。
本发明的第三观点的氮化硅膜也可以通过在形成被处理体的表面上形成二氧化硅膜后实行上述等离子体CVD法而形成。
本发明的第三观点的氮化硅膜也可以是，其膜中的陷阱密度作为面密度在5×1010～1×1013cm-2eV-1的范围内。
本发明的第三观点的氮化硅膜也可以是，膜中的陷阱密度作为在与硅的禁带中央相当的能量位置上的体积密度，在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
根据本发明的第四的观点，提供一种在半导体层和栅极电极之间具备一层或者多层的电荷蓄积层的非易失性半导体存储器件，其特征在于：作为上述电荷蓄积层的至少一层具备氮化硅膜，上述氮化硅膜的膜中的陷阱密度，作为面密度在5×1010～1×1013cm-2eV-1的范围内。
根据本发明的第五的观点，提供一种在半导体层和栅极电极之间具备一层或者多层的电荷蓄积层的非易失性半导体存储器件，其特征在于：作为上述电荷存储器件层的至少一层具备氮化硅，上述氮化硅膜的膜中的陷阱密度，作为与硅的禁带中央相当的能量位置上的体积密度，在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
本发明的氮化硅膜具有优良的电荷蓄积能力，所以通过用作非易失性半导体存储器件的电荷蓄积层，能够改善半导体存储器件的数据保持性能。
附图说明
图1是表示使用本发明的氮化硅膜的非易失性半导体存储器件的概略结构的说明图。
图2是表示适用于本发明的氮化硅膜形成的等离子体处理装置的一例的概略剖视图。
图3是表示控制部的结构的说明图。
图4是表示氮化硅膜(膜厚3nm)的PYS测定结果的图表。
图5是表示氮化硅膜(膜厚10nm)的PYS测定结果的图表。
图6是表示氮化硅膜和氢终端Si(100)面的PYS测定结果的图表。
图7是表示氮化硅膜的电子占有缺陷密度的深度方向分布的图表。
图8是表示氮化硅膜的XPS分析结果的图表。
图9是表示试验分区I和J的氮化硅膜的电子占有缺陷密度的深度方向分布的图表。
图10是表示试验分区I的氮化硅膜的XPS分析结果的图表。
图11是表示试验分区J的氮化硅膜的XPS分析结果的图表。
具体实施方式
以下，参照附图对本发明的实施方式进行详细的说明。在本实施方式中，以将本发明的氮化硅膜作为电荷蓄积层使用的n沟道型非易失性半导体存储器件为例进行说明。图1是表示非易失性半导体存储器件200的剖面结构的说明图。
非易失性半导体存储器件200，例如具有在p型的硅基板(Si基板)201上从该Si基板201侧依次形成有隧道氧化膜205、氮化硅膜207、二氧化硅膜209和电极211的元件构造G。
隧道氧化膜205是，例如具有0.1～10nm左右的膜厚的SiO2膜或者SiON膜。氮化硅膜207是作为电荷蓄积层起作用的膜，例如由1～50nm左右的膜厚的SiN膜或者SiON膜构成。作为该氮化硅膜207，使用在膜的厚度方向上具有大致均等的陷阱密度分布的本发明的氮化硅膜。此外，作为电荷蓄积层，也可以设置两层以上的氮化硅膜。二氧化硅膜209是例如由CVD(Chemical Vapor Deposition；化学气相淀积)法成膜的SiO2膜，作为电极211与氮化硅膜207之间的停止层(阻挡层)起作用。二氧化硅膜209例如具有0.1～50nm左右的膜厚。电极211例如由用CVD法成膜的多结晶硅膜构成，作为控制栅(CG)起作用。另外，电极211也可以是含有例如钨、钛、钽、铜、铝、金等金属的膜。电极211例如具有0.1～50nm左右的膜厚。电极211，不限于单层，为了降低电极211的电阻率并高速化，也可以制为含有例如钨、钼、钽、钛、它们的硅化物、氮化物、合金等、以及铜、铝的层叠结构。该电极211连接在未图示的布线层上。此外，非易失性半导体存储器件200也可以形成在半导体基板内的p阱或p型硅层上。
在Si基板201的表面形成有元件分离膜203。通过元件分离膜203，划分形成非易失性半导体存储器件200的有源区域A。在Si基板201中的元件构造G的周围区域中，形成有源极区域212以及漏极区域214。在有源区域A内，源极区域212和漏极区域214间夹着的部分成为非易失性半导体存储器件200的沟道形成区域216。在元件构造G的两侧部形成有侧壁218。
对以上这样的构造的非易失性半导体存储器件200的动作例进行说明。首先，在数据写入时，以Si基板201的电位为基准，将源极区域212以及漏极区域214保持为0V，向电极211施加规定的正电压。此时，在沟道形成区域216蓄积电子而形成反转层，该反转层内的电子的一部分因隧道效应，通过隧道氧化膜205移动到氮化硅膜207。移动到氮化硅膜207的电子被在氮化硅膜207内形成的作为电荷捕获中心的陷阱捕获，从而进行数据的蓄积。
数据读出时，以Si基板201的电位为基准，对源极区域212或者漏极区域214中的任意一方施加0V的电压，向另一方施加规定的电压。进一步，也向电极211施加规定的电压。通过这样施加电压，与蓄积在氮化硅膜207内的电子的有无、所蓄积电子的数量相对应，沟道的电流量、漏极电压发生变化。所以，通过检测该沟道电流或者漏极电压的变化，能够将存储数据读出到外部。
数据擦除时，以Si基板201的电位为基准，对源极区域212以及漏极区域214双方施加0V的电压，对电极211施加规定大小的负电压。通过这样施加电压，在氮化硅膜207内保持的电子通过隧道氧化膜205被引至沟道形成区域216。由此，非易失性半导体存储器件200回到氮化硅膜207内的电子蓄积量低的擦除状态。
在非易失性半导体存储器件200中，作为氮化硅膜207，使用具有在膜的厚度方向上大致均等的陷阱密度分布的本发明的氮化硅膜，由此能得到优异的数据保持性能。此外，本发明的氮化硅膜，不限于图1所示那样的n沟道型的非易失性半导体存储器件，在p沟道型的非易失性半导体存储器件中，也能够作为电荷蓄积层使用。
图2是示意性地表示在本实施方式中可用于形成氮化硅膜207的等离子体处理装置100的概略结构的剖视图。另外，图3是表示图2的等离子体处理装置100的控制部的结构例的图。
等离子体处理装置100，被构成为RLSA(Radial Line Slot Antenna；径向线狭缝天线)微波等离子体处理装置，其通过具有多个狭缝形孔的平面天线、尤其是RLSA向处理室内导入微波而产生等离子体，由此能够产生高密度且低电子温度的微波激励等离子体，该RLSA微波等离子体处理装置能够利用1×1010～5×1012/cm3的等离子体密度、且0.7～2eV的低电子温度的等离子体进行处理。所以，能够适用于在各种半导体器件的制造过程中利用高密度的等离子体CVD进行的无损伤的氮化硅膜的成膜处理等。
等离子体处理装置100作为主要的结构具备：气密地构成的腔室(处理室)1、向腔室1内供给气体的气体供给机构18；作为用于将腔室1内减压排气的排气机构的排气装置24；设置于腔室1的上部、向腔室1内导入微波的微波导入机构27；和控制这些等离子体处理装置100的各结构部的控制部50。
腔室1由接地的大致圆筒形的容器形成。此外，腔室1也可以由角筒形状的容器形成。腔室1具有由铝等的材质构成的底壁1a和侧壁1b。
在腔室1的内部设置有用于水平地支承作为被处理体的硅晶片(以下，仅记为“晶片”)W的载置台2。载置台2由热传导性高的材质例如AlN等的陶瓷构成。该载置台2由从排气室11的底部中央向上方延伸的圆筒状的支承部件3支承。支承部件3，例如由AlN等的陶瓷构成。
在载置台2上设置有遮住其外缘部的用于引导晶片W的覆盖物4。
在载置台2上，埋入有作为温度调节机构的电阻加热型的加热器5。该加热器5通过从加热器电源5a供电来加热载置台2，用此热量将作为被处理基板的晶片W均匀地加热。
在载置台2上，配备有热电偶(TC)6。通过由该热电偶6进行温度计测，能够将晶片W的加热温度控制在例如从室温到900℃的范围。
在载置台2上，具有用于支承晶片W而使其升降的晶片支承销(未图示)。各晶片支承销被设置为能够相对于载置台2的表面伸出缩入。
在腔室1的底壁1a的大致中央部形成有圆形的开口部10。在底壁1a上设有与此开口部10连通并向下方突出的排气室11。在该排气室11上连接有排气管12，通过该排气管12连接在排气装置24上。
在腔室1中，气体导入部14和15设置为上下2段。各气体导入部14和15与供给成膜原料气体和等离子体激励用气体的气体供给机构18连接。此外，气体导入部14和15也可以设置为喷嘴状或者喷淋头状。
另外，在腔室1的侧壁1b上，在等离子体处理装置100和与之相邻的搬出室(未图示)之间设置有用于进行晶片W的搬入搬出的搬入搬出口16和开闭该搬入搬出口16的闸阀17。
气体供给机构18包括例如含氮气体(含N气体)供给源19a；含硅气体(含Si气体)供给源19b和不活泼气体供给源19c。含氮气体供给源19a连接在上段的气体导入部14上。另外，含硅气体供给源19b和不活泼气体供给源19c连接在下段的气体导入部15上。另外，气体供给机构18作为上述以外的未图示的气体供给源也可以包括：例如置换腔室内气氛时使用的吹扫气体供给源、清洁腔室1内时使用的清洁气体供给源等。
作为成膜原料气体的含氮气体，能够使用例如氮气(N2)、氨气(NH3)、MMH(单甲基肼)等的肼衍生物等。另外，作为其他的成膜原料气体的含硅气体，能够使用例如甲硅烷(SiH4)、乙硅烷(Si2H6)，TSA(三甲硅烷基胺)等。其中，特别优选乙硅烷(Si2H6)。进一步，作为不活泼气体，能够使用例如N2气、稀有气体等。稀有气体是等离子体激励用气体，能够使用例如Ar气、Kr气、Xe气、He气等。
含氮气体从气体供给机构18的含氮气体供给源19a经由气体管线20到达气体导入部14，从气体导入部14导入到腔室1内。另一方面，含硅气体和不活泼气体，从含硅气体供给源19b和不活泼气体供给源19c分别经由气体管线20到达气体导入部15，被从气体导入部15导入到腔室1内。在连接于各气体供给源的各个气体管线20上，设置有质量流量控制器21和其前后的开关阀22。通过这样的气体供给机构18的结构能够控制被供给气体的切换、流量等。此外，Ar等的等离子体激励用的稀有气体是任意的气体，未必要与成膜原料气体同时供给。
作为排气机构的排气装置24，具备涡轮分子泵等的高速真空泵。如上所述，排气装置24经由排气管12连接在腔室1的排气室11上。通过使该排气装置24动作，腔室1内的气体被从排气室11的空间11a经由排气管12向外部排出。由此，能够将腔室1内高速减压到规定的真空程，例如0.133Pa。
接着，对微波导入机构27的结构进行说明。微波导入机构27，作为主要结构，具有透过板28、平面天线31、滞波件33、屏蔽盖体34、波导管37以及微波发生装置39。
透过微波的透过板28配备在支承部13上。透过板28由电介质，例如石英构成。该透过板28与支承部13之间通过密封部件29被气密地密封。因此，腔室1内被保持为气密。
在透过板28的上方，与载置台2相对地设置平面天线31。该平面天线31卡止在支承部13的上端。
平面天线31，具有放射微波的多个狭缝状的微波放射孔32。微波放射孔32，以规定的图案贯通平面天线31而形成。
在平面天线31的上表面设置有具有比真空大的介电常数的滞波件33。
在腔室1的上部，以覆盖这些平面天线31和滞波件33的方式设置导电性的盖34。盖34由例如铝、不锈钢等金属材料形成。支承部13的上端和盖34被密封部件35密封。在盖34的内部形成有冷却水流路34a。通过使冷却水在此冷却水流路34a流通，能够冷却盖34、滞波件33、平面天线31以及透过板28。另外，盖34被接地。
在盖34的上壁(顶棚部)的中央形成有开口部36，在该开口部36上连接着波导管37。波导管37的另一端侧通过匹配电路38与产生微波的微波发生装置39连接。
波导管37具有：从盖34的开口部36向上方延伸出来的截面圆形的同轴波导管37a；通过将TE模式转换为TEM模式的模式转换器(未图示)连接在同轴波导管37a的上端部的矩形波导管37b。
内导体41在同轴波导管37a的中心延伸。微波经由同轴波导管37a，向由盖34和平面天线31形成的扁平波导管呈放射状高效且均匀地传播。
通过以上这样的结构的微波导入机构27，将在微波发生装置39中产生的微波经由波导管37向平面天线31传输，进而经由透过板28导入到腔室1内。此外，作为微波的频率，能够使用例如2.45GHz，此外也可以使用8.35GHz、1.98GHz等。
等离子体处理装置100的各结构部，连接在控制部50上而被控制。如图3所示，控制部50具备：具有CPU的过程控制器51、连接在该过程控制器51上的用户界面52和存储部53。过程控制器51是在等离子体处理装置100中对与压力、温度、气体流量等的过程条件有关系的各结构部(例如，加热器电源5a、气体供给机构18、排气装置24、微波发生装置39等)进行总括控制的控制机构。
为了工程管理者管理等离子体处理装置100，用户界面52具有进行指令的输入操作等的键盘、使等离子体处理装置100的运转状况可视化进行显示的显示器等。在存储部53中保存有记录控制程序(软件)、处理条件数据等的方案(recipe)，该控制程序用于利用过程控制器51的控制实现在等离子体处理装置100中实行的各种处理。
然后，根据需要，利用来自用户界面52的指示等从存储部53调出任意的方案(recipe)并由过程控制器51实行，由此在过程控制器51的控制下，在等离子体处理装置100中进行希望的处理。另外，上述控制程序、处理条件数据等方案也能够利用被存储在计算机可读取存储介质例如CD-ROM、硬盘、软盘、闪存、蓝光光盘等中的状态下的方案，或者，从其它装置例如通过专用回线随时传送并在线利用。
在这样构成的等离子体处理装置100中，能够在800℃以下的低温下向基底膜等进行无损伤的CVD处理。另外，由于等离子体处理装置100具有优良的等离子体均匀性，因此能够实现过程的均匀性。
在RLSA方式的等离子体处理装置100中，能够按以下的顺序通过等离子体CVD法进行在晶片W表面使氮化硅淀积的处理。首先，打开闸阀17从搬入搬出口16将晶片W搬入到腔室1内并载置在载置台2上。接着，将腔室1内减压排气，同时从气体供给机构18的含氮气体供给源19a和含硅气体供给源19b以规定的流量将含氮气体和含硅气体分别通过气体导入部14、15导入到腔室1内。这样，将腔室1内调节到规定的压力。
接着，将在微波发生装置39中产生的规定频率例如2.45GHz的微波通过匹配电路38向波导管37导入。依次通过矩形波导管37b、未图示的模式变换器和同轴波导管37a，通过内导体41向平面天线31供给被导入到波导管37的微波。然后，使微波从平面天线31的狭缝状的微波放射孔32通过透过板28放射到位于腔室1内的晶片W的上方空间。此时的微波输出，作为平面天线板31的每1cm2的面积的功率密度，优选0.41W/cm2～4.19W/cm2。虽然因晶片W的大小而不同，但也可以从例如500～5000W左右的微波输出进行选择以成为上述范围内的功率密度。
通过从平面天线31经过透过板28放射到腔室1的微波，在腔室1内形成电磁场，含氮气体、含硅气体分别等离子化。该微波激励等离子体，通过微波从平面天线31的多个微波放射孔32放射出来，以大致1×1010～5×1012/cm3的高密度在晶片W的附近成为大致1.5eV以下的低电子温度等离子体。这样形成的微波激励高密度等离子体对基底膜的等离子体损伤少。并且，在高密度等离子体中，原料气体进行离解，并通过SipHq、SiHq、NHq、N(这里，p、q是任意的数)等的活性种的反应，淀积氮化硅SixNy或氮氧化硅SixOzNy(这里，x、y、z未必取决于化学计算法，是根据条件而取不同的值的任意数)的薄膜。
在本发明中，通过选定使用等离子体处理装置100的等离子体CVD的条件，能够将成膜的氮化硅膜的陷阱密度控制在希望的大小。例如，在形成陷阱密度大(例如，陷阱密度的面密度在5×1010～1×1013cm-2eV-1的范围内，优选在1×1011～1×1013cm-2eV-1的范围内)的氮化硅膜的情况下，作为含氮气体，优选使用NH3气体，作为含硅气体优选使用Si2H6气体。此时，优选NH3气体和Si2H6气体的流量比(NH3气体/Si2H6气体)在0.1～1000的范围内，更优选在10～300的范围内。具体地，将NH3气体的流量设定在10～5000mL/min(sccm)的范围内，优选100～1000mL/min(sccm)的范围内，将Si2H6气体的流量设定在1～100mL/min(sccm)的范围内，优选在5～20mL/min(sccm)的范围内，以成为上述流量比。另外，优选处理压力为1～1333Pa，更为优选50～650Pa。进一步，优选微波的功率密度在平面天线板31的每1cm2的面积上为0.41～4.19W/cm2的范围内。以在这样的条件范围内能够精度良好地控制膜中的缺陷量。
在上述情况下，等离子体CVD的处理温度中，优选将载置台2的温度加热到300℃以上800℃以下，更优选400～600℃。进一步，从形成膜厚均匀且膜质优良的氮化硅膜的观点来看，优选将位于等离子体处理装置100的间隙(从透过板28的下表面到载置台2的上表面的间隔)G设定在例如50～500mm左右。
另外，使用等离子体处理装置100在上述条件下实施等离子体CVD，由此能够形成具有在膜的厚度方向上大致均等的陷阱密度的分布的氮化硅膜。即，例如在与硅的禁带中央相当的能量位置上的陷阱的体积密度在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围分布，优选在从与基底硅层之间的界面向表面侧厚度为1nm到3nm的范围，上述陷阱的体积密度在1×1017～2×1017cm-3eV-1的范围分布，具有高电荷蓄积密度。在实用上，氮化硅膜的厚度能够为例如1nm～20nm。此外，通过对上述陷阱的体积密度取2/3次幂，能够换算成面密度。
另外，在以使用等离子体处理装置100的等离子体CVD形成氮化硅膜的情况下，通过在二氧化硅膜(SiO2膜)上使氮化硅膜淀积，能够进一步增大氮化硅膜的陷阱密度。因此，在本实施方式中，在基底硅层为例如由单结晶硅形成的硅基板或多晶硅层的情况下，优选在基底硅层的表面预先形成SiO2的薄膜。在此情况下，SiO2的薄膜可以是自然氧化膜，还可以是热氧化膜、等离子体氧化膜。进一步，也可以用例如HPM(盐酸过氧化氢水)、SPM(硫酸过氧化氢水)等具有氧化作用的药剂对Si表面进行化学处理，从而形成化学氧化膜(化学氧化物)。优选在基底硅层的表面上预先形成的SiO2薄膜的膜厚为例如0.1～10nm，更为优选0.1～3nm。
根据本实施方式的氮化硅膜的形成方法成膜的氮化硅膜的陷阱密度，能够利用例如光电子收获率分光法(Photoemission YieldSpectroscopy：PYS)来把握。PYS是向试样(氮化硅膜)照射一定能量的光，将通过光电效应放出的光电子的全部放出光电子量作为入射光的能量的函数来测定的方法。通过该PYS测定，能够不破坏氮化硅膜以及氮化硅膜和硅层之间的界面的缺陷能级密度分布且高灵敏度地对其进行测量。用PYS测定的光电子收获率，与电子占有状态密度分布的能量积分相当，因此通过S.Miyazaki等的方法[Microelectron.Eng.48(1999)63.]，由微分PYS光谱能够求出缺陷能级密度分布。
接着，对确认了本发明的效果的试验结果进行说明。使用等离子体处理装置100，在p型硅基板(10Ω·cm)上，改变条件形成氮化硅膜。用PYS对得到的氮化硅膜进行测定。PYS测定通过使用紫外线灯对氮化硅膜照射紫外线并用光电倍增管测定放出的电子来进行。在本试验中，对以下的表1中所示的试验分区A～H进行了实验。
[表1]
  试验分区  等离子体CVD的条件   氮化硅膜厚   前处理
  分区A  条件1   3nm   DHF处理
  分区B  条件1   3nm   HPM处理
  分区C  条件1   10nm   DHF处理
  分区D  条件1   10nm   HPM处理
  分区E  条件2   3nm   DHF处理
  分区F  条件2   3nm   HPM处理
  分区G  条件2   10nm   DHF处理
  分区H  条件2   10nm   HPM处理
表1中表示的等离子体CVD条件的内容如下：
<等离子体CVD条件1：N2/Si2H6气体类>
N2气体流量：1200mL/min(sccm)
Si2H6气体流量：3mL/min(sccm)
流量比(N2/Si2H6)：400
处理压力：7.6Pa
载置台2的温度：500℃
微波功率：2000W(功率密度是1.67W/cm2(平面天线板31的每1cm2的面积))
<等离子体CVD条件2：NH3/Si2H6气体类>
NH3气体流量：800mL/min(sccm)
Si2H6气体流量：10mL/min(sccm)
流量比(NH3/Si2H6)：80
处理压力：126Pa
载置台2的温度：500℃
微波功率：2000W(功率密度为1.67W/cm2(平面天线板31的每1cm2的面积))
在表1中表示的前处理的内容如下：
<DHF处理>
在等离子体CVD的成膜之前，用1％稀氢氟酸溶液处理硅基板的表面，除去自然氧化膜。
<HPM处理>
在等离子体CVD的成膜之前，在用1％稀氢氟酸溶液处理硅基板的表面而除去自然氧化膜之后，用10％HPM(盐酸过氧化氢水)处理从而在硅基板的表面上形成作为化学氧化膜(化学氧化物)的SiO2层。
图4以及图5中表示PYS测定的结果。图4是氮化硅膜的膜厚为3nm的结果，图5是氮化硅膜的膜厚为10nm的结果。与作为原料气体使用氮和乙硅烷并在7.6Pa的处理压力的等离子体CVD条件1下形成的氮化硅膜(试验分区A、B、C、D)相比，作为原料气体使用氨气和乙硅烷并在126Pa的处理压力的等离子体CVD条件2下形成的氮化硅膜(试验分区E、F、G、H)的光电子收获率大，表明了陷阱密度高。
另外，对于因等离子体CVD条件的不同而导致的缺陷能级密度的差，在3nm的情况(试验分区A、B、E、F)下比氮化硅膜的膜厚为10nm的情况(试验分区C、D、G、H)表现得显著。并且，如图4所示，比较氮化膜的膜厚为3nm的试验分区E和F，即使等离子体CVD条件相同，通过作为前处理进行HPM处理，在硅基板的表面上预先形成化学氧化物SiO2层，由此也能够得到具有大的缺陷能级密度的氮化硅膜。
接着，对于使用等离子体处理装置100的以等离子体CVD形成的氮化硅膜，将化学组成分布和缺陷能级密度分布定量，研究了两者的相互关系。在经过DHF处理的p型硅基板(10Ω·cm)的Si(100)面上，在进行HPM处理而形成化学氧化物SiO2层之后，在温度400℃下，将厚度11.4nm的氮化硅膜成膜。等离子体CVD条件如下：
<等离子体CVD条件3：NH3/Si2H6气体类>
NH3气体流量：800mL/min(sccm)
Si2H6气体流量：16mL/min(sccm)
流量比(NH3/Si2H6)：50
处理压力：126Pa
载置台2的温度：400℃
微波功率：2000W(功率密度为1.67W/cm2(平面天线板31的每1cm2的面积))
用稀氢氟酸对已形成的氮化硅膜进行蚀刻处理而薄膜化，在各蚀刻过程中，进行了PYS测定和X射线光电子分光(XPS)测定。在图6中表示对制造的氮化硅膜[SiNx/Si(100)]和蚀刻60秒后的氢终端Si(100)[H-p+Si(100)]进行了PYS测定的结果。由图6表示，在氮化硅膜[SiNx/Si(100)]的与Si带隙相当的能量区域中存在电子占有缺陷(陷阱)，因此在比Si价电子带上端(Ev)低的能量区域(＜5.15eV)中，来自氮化硅膜的光电子收获率与氢终端Si(100)相比明显大。
另外，图7表示由各蚀刻过程中的光电子收获率的变化量估计电子占有缺陷的深度方向分布的结果。如图7所示，可以看出，比Si价电子带上端(Ev)小0.28eV的能量位置(E-Ev＝0.28eV)的电子占有缺陷密度(陷阱密度)，在Si基板界面附近最大(～6.0×1018cm-3eV-1)，在距离Si基板界面4nm左右的区域中最小(～3.2×1017cm-3eV-1)。另外，在与硅的禁带中央相当的能量位置(EEv＝0.56eV)上，Si界面附近的电子占有缺陷密度显著地减少，另一方面，在氮化硅膜中，可得到与价电子带侧同样的电子占有缺陷密度分布。
图8表示通过XPS分析测定的氮化硅膜的化学组成分布。在图8中，可知在氮化硅膜的表面附近的区域和距离Si基板界面厚度大约3nm以内的区域中，氧原子向氮化硅膜中显著地扩散、混入。可以认为，表面侧的氧化起因于自然氧化，Si基板界面侧的氧化起因于化学氧化物SiO2层和氮化硅膜的界面反应。
将图7中的与硅的禁带中央相当的能量位置(E-Ev＝0.56eV)的结果，与图8所示的由XPS测定的氮化硅膜的化学组成分布相比较，可以明了，在距离Si基板界面约2nm附近电子占有缺陷局部地增大的区域与化学氧化物SiO2层和氮化硅膜的界面附近相当。以上的内容显示，使用等离子体处理装置100，在通过等离子体CVD条件3成膜的氮化硅膜中，在扩散、混入有氧原子的化学氧化物SiO2层和氮化硅膜的界面附近，膜中的电子占有缺陷密度显著增大。
接着，图9表示对使用等离子体处理装置100并且在不同条件下成膜的2种氮化硅膜(试验分区I以及J)，对与硅的禁带中央相当的能量位置的电子占有缺陷密度的深度方向分布进行比较的结果。另外，在图10以及图11中表示通过XPS分析对试验分区I以及J的氮化硅膜的化学组成分布进行测定的结果。试验分区I(比较例)是在上述等离子体CVD条件1下成膜的膜厚3.7nm的氮化硅膜，试验分区J是在上述等离子体CVD条件2下成膜的膜厚为4.1nm的氮化硅膜。试验分区I和J都在Si(100)面上通过HPM处理形成膜厚为3nm的化学氧化物SiO2层，并在其上进行等离子体CVD。
根据图9，在使用氮和乙硅烷的等离子体CVD条件1下成膜的试验分区I(比较例)的氮化硅膜中，在距离Si基板界面2.5nm附近，存在电子占有缺陷显著减少的区域。即，试验分区I的氮化硅膜的电子占有缺陷密度在界面侧和表面侧大，在膜的中央部分小，在下面具有凸形的分布。担心具有这样的陷阱密度分布的氮化硅膜容易发生来自界面侧和表面侧的电荷脱离。
另一方面，确认了作为原料气体使用氨气和乙硅烷的等离子体CVD条件2下成膜的试验分区J中，电子占有缺陷在膜厚方向上大致一样地分布。即，试验分区J的氮化硅膜，在与硅的禁带中央相当的能量位置上的电子占有缺陷密度在膜厚的方向上在1×1017～5×1017cm-3eV-1的范围内大致均等地分布。这样，具有在膜的厚度方向上均等的陷阱密度的试验分区J的氮化硅膜中，在膜的中央部分也保持有被注入的电荷，因此可以认为，与在界面侧和表面侧存在较多的陷阱的试验分区I(比较例)的氮化硅膜相比较，难于发生电荷的脱离，电荷蓄积能力高。所以，通过作为SONOS(MONOS)结构的半导体存储器件的电荷蓄积层使用试验分区J的氮化硅膜，能够期待优越的电荷蓄积能力。
进一步，如图9所示，试验分区J的氮化硅膜，特别是从Si基板界面向表面侧厚度为1nm到3nm的范围，在与硅的禁带中央相当的能量位置上的电子占有缺陷密度在1×1017～2×1017cm-3eV-1的窄范围分布。这样，可以认为，具有非常均匀的陷阱密度分布的氮化硅膜，即使是试验分区J的膜厚程度的小的膜厚，也能发挥足够高的电荷蓄积能力。当然，可以认为本发明的氮化硅膜，即使膜厚大也能够发挥同样的电荷蓄积能力，在实用上能够以1～20nm的膜厚有效地使用。因此，也完全能应对半导体存储器件的微细化、大容量化以及高可靠度。
另外，由图10所示的化学组成分布可知，在试验分区I(比较例)的氮化硅膜中，膜中的氧浓度在Si(100)界面附近和表面附近大，但在膜中央附近基本不存在氧。另一方面，由图11所示的化学组成分布可知，在试验分区J(比较例)的氮化硅膜中，膜中央附近也存在20原子％左右的氧。
根据图9～图11的比较，判明如果关注氮化硅膜中的氧的膜厚方向的分布，则氧存在的区域中电子占有缺陷密度增大，另一方面，即使存在例如超过20原子％的氧，电子占有缺陷密度也不会与氧的增加成比例地增加，而是达到顶点。因此，推测在氮化硅膜中通过二价的氧原子进行三价的氮原子的置换反应的过程中生成的悬挂键参与在氮化硅膜中存在的电子占有缺陷的生成。
如上，使用等离子体处理装置100并选择等离子体CVD条件成膜的氮化硅膜是电子占有缺陷密度被高精度地控制的膜，具有在膜的厚度方向上均等的陷阱密度分布。本实施方式涉及的氮化硅膜，能够作为在制造各种半导体器件时的绝缘层使用，特别是在作为非易失性的半导体存储器件的电荷蓄积层使用的情况下，能够满足优越的电荷蓄积能力、高可靠度以及大容量化的要求。
以上，叙述了本发明的实施方式，但本发明不被上述实施方式制约，能够进行各种变形。例如，在上述的实施方式中，举出将本发明的氮化硅膜适用于非易失性半导体存储器件的电荷蓄积层的形成来提高电荷保持性能的例子。但是，本发明的氮化硅膜不限于非易失性半导体存储器件，能够适用于各种半导体器件的制造。

Claims (6)

1.一种作为非易失性半导体存储器件的电荷蓄积层使用的氮化硅膜，其特征在于：
与硅的禁带中央相当的能量位置上的陷阱的体积密度，在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
2.一种作为非易失性半导体存储器件的电荷蓄积层使用的氮化硅膜，其特征在于：
由等离子体CVD法形成，该等离子体CVD法向等离子体处理装置的处理室内导入包含含氮化合物和含硅化合物的原料气体，通过具有多个狭缝的平面天线向所述处理室内导入微波而产生所述原料气体的等离子体，通过所述等离子体使氮化硅膜淀积在被处理体上，
膜中的陷阱密度，作为在与硅的禁带中央相当的能量位置上的体积密度，在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
3.如权利要求2所述的氮化硅膜，其特征在于：
所述等离子体CVD法，使用氨气作为所述含氮化合物，使用乙硅烷作为所述含硅化合物，所述氨气和所述乙硅烷的流量比(氨气流量/乙硅烷流量)在0.1～1000的范围内，处理压力在1～1333Pa的范围内，处理温度在300～800℃的范围内。
4.如权利要求2所述的氮化硅膜，其特征在于：
通过在被处理体的表面形成二氧化硅膜后实行所述等离子体CVD法而形成。
5.如权利要求2所述的氮化硅膜，其特征在于：
膜中的陷阱密度，作为面密度在5×1010～1×1013cm-2eV-1的范围内。
6.一种非易失性半导体存储器件，在半导体层与栅极电极之间具备一层或者多层电荷蓄积层，其特征在于：
作为所述电荷蓄积层的至少一层具备氮化硅膜，所述氮化硅膜的膜中的陷阱密度，作为与硅的禁带中央相当的能量位置上的体积密度，在膜的厚度方向上在1×1017～5×1017cm-3eV-1的范围内分布。
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