WO2008053857A1

WO2008053857A1 - Dispositif d'amplification

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Publication number: WO2008053857A1
Application number: PCT/JP2007/071065
Authority: WO
Inventors: Noriyuki Fujita; Shigeo Masai; Masaharu Sato
Original assignee: Panasonic Corporation
Priority date: 2006-10-31
Filing date: 2007-10-29
Publication date: 2008-05-08
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Description

増増幅幅装装置置

技技術術分分野野

[0001] 本本発発明明はは、、 EESSDD ((EElleeccttrroossttaattiicc DDiisscchhaarrggee ::静静電電気気放放電電））保保護護素素子子ももししくくはは EESSDD保保護護装装置置をを備備ええたた増増幅幅装装置置にに関関しし、、特特にに内内部部イインンピピーーダダンンススのの高高いい信信号号源源にに接接続続さされれるる増増幅幅装装置置にに関関すするるももののででああるる。。

背背景景技技術術

明

[0002] 内内部部イインンピピーーダダンンススのの高高!!//、、信信号号源源にに接接続続さされれるる増増幅幅装装置置はは、、音音圧圧セセンンササーーななどどのの容容量量性性のの信信号号源源をを用用いいるる分分野野ででよよくく用用いいらられれるる。。音音圧圧セセンンササーーのの代代表表例例ととししてて、、ママイイ

書

ククロロフフオオンンががあありり、、ここここででははエエレレククトトレレッットトココンンデデンンササママイイククロロフフォォンン（（以以下下、、 EECCMMとと記記すす

。。））をを例例ににししてて従従来来のの技技術術をを説説明明すするる。。

[0003] 携携帯帯電電話話ななどどのの小小型型携携帯帯機機器器ににはは EECCMMががよよくく使使わわれれててききたた。。ココンンデデンンササママイイククロロフフオオンンはは、、振振動動板板とと電電極極をを向向かかいい合合わわせせににしし、、電電極極にに外外部部かからら電電圧圧をを印印加加ししてて帯帯電電ささせせたた構構成成ととななっってていいるる。。ここのの構構成成にによよりり、、音音圧圧にによよるる振振動動板板のの変変位位がが振振動動板板とと電電極極ととのの間間のの静静電電容容量量のの変変化化ととななりり、、振振動動板板とと電電極極間間のの電電位位変変化化ととななるる。。

[0004] ココンンデデンンササママイイククロロフフォォンンはは、、ここのの電電位位変変化化をを電電気気信信号号ととししてて取取りり出出すすここととでで音音をを電電気気信信号号にに変変換換ししてていいるる。。 EECCMMはは、、高高分分子子材材料料ななどどのの誘誘電電体体内内部部にに半半永永久久的的なな分分極極をを起起ここささせせてて表表面面にに電電荷荷をを保保持持ささせせたたエエレレククトトレレッットトををココンンデデンンササママイイククロロフフォォンンのの電電極極にに用用いいるるここととでで、、外外部部かかららのの電電圧圧印印加加をを不不要要ととししたたももののででああるる。。

[0005] EECCMMのの感感度度やや特特性性はは、、振振動動板板とと電電極極のの間間のの静静電電容容量量にに依依存存しし、、出出力力はは振振動動板板のの振振幅幅にに比比例例すするる。。 EECCMMのの静静電電容容量量はは振振動動板板とと電電極極のの大大ききささとと、、そそのの間間のの構構造造にに依依存存しし、、一一般般ににはは、、数数 ppFFかからら数数 1100ppFF程程度度ででああるる。。ままたた、、周周波波数数特特性性はは、、負負荷荷抵抵抗抗がが大大ききいいほほどど、、よよりり低低いい周周波波数数かからら平平坦坦ににななるる。。従従っってて、、音音声声帯帯域域（（2200HHzz〜〜2200kkHHzz))ににおおいいてて周周波波数数特特性性をを平平坦坦ににすするるたためめににはは、、負負荷荷抵抵抗抗をを極極めめてて大大ききなな値値ににすするる必必要要ががああるる。。そそここでで、、 EECCMMのの負負荷荷抵抵抗抗ににはは、、入入力力イインンピピーーダダンンススがが極極めめてて高高いい電電界界効効果果トトラランン

[0006] 一一方方、、入入力力イインンピピーーダダンンススがが高高すすぎぎるるとと、、 EECCMMへへのの電電源源投投入入後後やや大大音音声声感感知知後後にに所望の DC動作電圧に戻る応答時間が遅くなるという問題が生じるため、一般には、入力インピーダンスは数 G Ω力も数 10G Ω程度に設定される。

[0007] CMOSアンプの同一チップに数力も数 lOG Qの抵抗を内蔵しょうとする場合、

MOSトランジスタのサブスレツショルド領域の微少電流を利用して、等価高抵抗をモノリシックに構成する方法が従来から用いられて!/、る。この従来から用いられて!/、る技術を図 11、図 12を用いて説明する。

[0008] 図 11は、 ECMに用いられる CMOSアンプの回路例であり、図 12は、 Nチャネル M

OSトランジスタのサブスレツショルド領域を利用して入力インピーダンスを数 G Ωから数 lOG Qに設定した増幅装置の例である。

[0009] 図 11において、 1は正入力端子、 2は負入力端子、 3は第 1の出力端子、 4は第 1のャネル MOSトランジスタ、 7は第 4の Pチャネル MOSトランジスタ、 8は第 1の Nチヤネル MOSトランジスタ、 9は第 2の Nチャネル MOSトランジスタ、 10は第 3の Nチャネル MOSトランジスタ、 11は第 4の Nチャネル MOSトランジスタ、 12は第 1の抵抗、 13は第 2の抵抗、 14は第 3の抵抗、 15は第 1の電流源、 16は第 2の電流源、 17は第 3の電流源、 18は電源端子、 19は接地端子である。路を構成し、正入力端子 1、負入力端子 2から入力された信号は、第 1の抵抗 12、第 2の抵抗 13および、第 3の Pチャネル MOSトランジスタ 6、第 4の Pチャネル MOSトラ

9、第 4の Nチャネル MOSトランジスタ 11によって増幅され、第 1の出力端子 3から出力される。

[0011] 図 12において、 20は図 11で示した CMOSアンプ回路、 21は入力端子、 22は第 2 の出力端子、 23は帰還回路、 24は電圧源、 25は第 5の Nチャネル MOSトランジスタ、 26は第 6の Nチャネル MOSトランジスタである。なお、図 11で説明した同一作用効果のものには同一符号を付し、その詳細な説明は省略する。

[0012] 図 12の増幅装置は、帰還回路 23を用いた例であり、第 5の Nチャネル MOSトランることにより、入力インピーダンスを数 G Ω力、ら数 10G Ωに設定して!/、る。

[0013] ECMは入力端子 21に接続され、 CMOSアンプの高い入力インピーダンスにより、音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数から数 10 に設定することで、 ECMへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現して!/、る。

発明の開示

発明が解決しょうとする課題

[0014] しかし、従来の構成の増幅装置では ECMに要求される所望の電気的特性は満たすものの、入力インピーダンスを数力も数 lOG Qに設定する必要があるため、 E SD (Electrostatic Discharge：静電気放電）耐量の低レ、MOSのゲートで受ける構成となっている。また、 ESD破壊を防止するために、入力端子 21にダイオード等の ESD 保護素子を接続すると、入力インピーダンスが低下してしまう。入力端子 21においては、入力インピーダンスを高く保たなければ、入力端子 21に接続される ECMからの信号特性を検出できないため、 ESD保護素子のような入力インピーダンスを低下させる素子を入力端子 21に接続することができな力た。

[0015] このため、入力端子 21は極めて ESD耐量が低ぐ MM基準の ESD耐量は一般に、 20V〜30V程度となる。入力端子 21には ECMが接続されるため、 ECMモジユールとして構成された場合、モジュール外部には露出しないが、その製造の過程では E SD破壊に十分に注意するために特別な取り扱いや工程管理が必要となり、製造方法が非常に煩雑となる。なお、 MM基準とは、マシーン 'モデル基準のことであり、デノイスハンドラ等の帯電した金属が半導体デバイスに触れることが原因で静電破壊することを想定した ESDモデルである。

[0016] 本発明は上記従来の問題点を解決するもので、入力インピーダンスを数から数 lOG Qに設定し、且つ、 ESD耐量を向上させた増幅装置を提供することを目的としている。

課題を解決するための手段

[0017] この目的を達成するために、本発明の増幅装置は、増幅回路と電圧源と高抵抗回路とを備え、前記増幅回路の入力端子と前記電圧源の出力端子とを前記高抵抗回路を介して接続し、前記電圧源の出力電圧に応じて、前記入力端子から入力された信号を増幅する増幅装置であって、前記電圧源の出力端子に、 ESD保護素子を接続したことを特徴とする。

[0018] 上記構成によれば、入力インピーダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができるため、製造上の特別な取り扱いや管理が不要となり、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0019] また、本発明の増幅装置は、前記高抵抗回路を、 MOSトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインと Pチャネル MOSトランジスタのドレインとを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続し、前記 Pチャネル MOSトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする。

[0020] 上記構成によれば、高抵抗回路を MOSトランジスタにて構成し、 ESD保護素子をダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0021] また、本発明の増幅装置は、前記高抵抗回路を、 MOSトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。

[0022] 上記構成によれば、高抵抗回路を MOSトランジスタにて構成し、 ESD保護素子を

Nチャネル MOSトランジスタで構成することにより、入力インピーダンスを数 G Ωから数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0023] また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインと Pチャネル MOSトランジスタのドレインとを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続し、前記 Pチャネル MOSトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする。

[0024] 上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、 ESD保護素ピーダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ES

D耐量を向上することができる。

[0025] また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し

、前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。

[0026] 上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、 ESD保護素子を Nチャネル MOSトランジスタで構成することにより、入力インピーダンスを数力、ら数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上すること力 Sできる。

[0027] また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記 ES D保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインと P ゲートとソースを低電位電源端子に接続し、前記 Pチャネル MOSトランジスタのグートとソースを高電位電源端子に接続して構成したことを特徴とする。

[0028] 上記構成によれば、高抵抗回路をダイオードにて構成し、 ESD保護素子を Pチャンネルおよび Nチャネル MOSトランジスタで構成することにより、入力インピーダンスを数力、ら数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上すること力 Sでさる。

[0029] また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記 ES D保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。

[0030] 上記構成によれば、高抵抗回路をダイオードにて構成し、 ESD保護素子を Nチヤネル MOSトランジスタで構成することにより、入力インピーダンスを数力、ら数 10G Ωに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0031] また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に ΝΡΝトランジスタのコレクタを接続し、前記 ΝΡΝトランジスタのェミッタとベースを低電位電源端子に接続して構成したことを特徴とする。

[0032] 上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、 ESD保護素子を ΝΡΝトランジスタで構成することにより、入力インピーダンスを数力も数 10G Ωに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0033] また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に ΝΡΝトランジスタのコレクタを接続し、前記 ΝΡΝトランジスタのェミッタを低電位電源端子に接続し、前記 ΝΡΝトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする。

[0034] 上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、 ESD保護素子を ΝΡΝトランジスタと抵抗で構成することにより、入力インピーダンスを数 G Ωから数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0035] また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記 ESD保護素子を、前記電圧源の出力端子に第 1のダイオードの力ソードと第 2 のダイオードのアノードを接続し、前記第 1のダイオードのアノードを低電位電源端子に接続し、前記第 2のダイオードの力ソードを高電位電源端子に接続して構成したことを特徴とする。

[0036] 上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、 ESD保護素子をダイオードで構成することにより、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0037] また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記 ES D保護素子を、前記電圧源の出力端子に NPNトランジスタのコレクタを接続し、前記 NPNトランジスタのェミッタとベースを低電位電源端子に接続して構成したことを特徴とする。

[0038] 上記構成によれば、高抵抗回路をダイオードにて構成し、 ESD保護素子を NPNトランジスタで構成することにより、入力インピーダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0039] また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記 ES D保護素子を、前記電圧源の出力端子に NPNトランジスタのコレクタを接続し、前記 NPNトランジスタのェミッタを低電位電源端子に接続し、前記 NPNトランジスタのべースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする。

[0040] 上記構成によれば、高抵抗回路をダイオードにて構成し、 ESD保護素子を NPNトランジスタと抵抗で構成することにより、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0041] また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記 ES D保護素子を、前記電圧源の出力端子に第 1のダイオードの力ソードと第 2のダイォードのアノードを接続し、前記第 1のダイオードのアノードを低電位電源端子に接続し、前記第 2のダイオードの力ソードを高電位電源端子に接続して構成したことを特徴とする。

[0042] 上記構成によれば、高抵抗回路をダイオードにて構成し、 ESD保護素子をダイォードで構成することにより、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上することができる。

[0043] また、本発明の増幅装置は、前記増幅回路の入力端子に、容量性の信号源を接続することを特徴とする。

[0044] 上記構成によれば、大きな負荷抵抗を接続することにより、音声帯域の周波数特性を平坦にすることができる。

[0045] また、本発明の増幅装置において、前記容量性の信号源は、エレクトレツトコンデンサマイクロフォンであることを特徴とする。

[0046] 上記構成によれば、高分子材料などの誘電体内部に半永久的な分極を起こさせて表面に電荷を保持させたエレクトレットを電極に用いることで、外部からの電圧印加を不要とし、携帯電話などの小型携帯機器に用いることができる。 [0047] また、本発明の増幅装置において、前記増幅回路は、高入力インピーダンスの CM

OSアンプであることを特徴とする。

[0048] 上記構成によれば、マイクロフォンからの信号に対して音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数から数 lOG Qに設定することで、電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現することができる。

発明の効果

[0049] 本発明に力、かる増幅装置によれば、入力インピーダンスを数力も数 lOG Qに設定できるため所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

図面の簡単な説明

[0050] [図 1A]本発明の実施形態にかかる増幅装置（1)を説明するための図

[図 1B]本発明の実施形態にかかる増幅装置（1)におけるサージ電流放出経路を説明するための図（1)

[図 1C]本発明の実施形態にかかる増幅装置（1)におけるサージ電流放出経路を説明するための図（2)

[図 2A]本発明の実施形態にかかる増幅装置（2)を説明するための図

[図 2B]本発明の実施形態に力、かる増幅装置（2)におけるサージ電流放出経路を説明するための図（1)

[図 2C]本発明の実施形態に力、かる増幅装置（2)におけるサージ電流放出経路を説明するための図（2)

[図 3]本発明の実施形態にかかる増幅装置（3)を説明するための図

[図 4]本発明の実施形態にかかる増幅装置 (4)を説明するための図

[図 5]本発明の実施形態にかかる増幅装置（5)を説明するための図

[図 6]本発明の実施形態にかかる増幅装置（6)を説明するための図

[図 7A]本発明の実施形態にかかる増幅装置（7)を説明するための図

[図 7B]本発明の実施形態にかかる増幅装置（7)におけるサージ電流放出経路を説明するための図

[図 8]本発明の実施形態にかかる増幅装置（8)を説明するための図 [図 9]本発明の実施形態にかかる増幅装置（9)を説明するための図園 10]本発明の実施形態に力、かる増幅装置（10)を説明するための図 [図 11]従来の CMOSアンプ回路を説明するための図

[図 12]従来の増幅装置を説明するための図

符号の説明

1 正入力端子

2 負入力端子

3 第 1の出力端子

12 第 1の抵抗

13 第 2の抵抗

14 第 3の抵抗

15 第 1の電流源

16 第 2の電流源

17 第 3の電流源

18 電源端子

19 接地端子

20 CMOSアンプ回路

21 入力端子 22 第 2の出力端子

23 帰還回路

24 電圧源

29 第 1の NPNトランジスタ

30 第 2の NPNトランジスタ

31 第 1のダイオード

32 第 2のダイオード

33 第 3の NPNトランジスタ

34 第 4の抵抗

35 第 3のダイオード

36 第 4のダイオード

37 電源端子 18—接地端子 19間の Nチャネル MOSトランジスタ

発明を実施するための最良の形態

[0052] 次に本発明の実施例における増幅装置について、図面を参照しながら詳細に説明する。図 1Aは、本発明の実施形態にかかる増幅装置（1)を説明するための図である

。なお、図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。

[0053] 図 1Aの構成において、 27は第 5の Pチャネル MOSトランジスタ、 28は第 7の Nチヤネル MOSトランジスタである。図 1 Aの構成においては、第 5の Nチャネル MOSトラすることにより、入力インピーダンスを数 G Ω力、ら数 10G Ωに設定して!/、る。

[0054] ECMは入力端子 21に接続され、 CMOSアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数から数 10 に設定することで、 ECMへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現して!/、る。

[0055] 更に、電圧源 24の出力端子に、第 5の Pチャネル MOSトランジスタ 27と第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずに、 IC外部でァセンプリ中に発生し入力端子 21から侵入したサージ電圧を電源端子 18、または接地端子 19に逃がす経路を構成することができる。以下、入力端子 21からサージ電圧が侵入した場合の電流放出経路を、接地端子 19基準の場合と電源端子 18基準の場合のそれぞれについて、図 1B及び図 1Cを参照して説明する。

[0056] 図 1B及び図 1Cは、図 1Aの等価回路を示すものであり、図 1Aに示した増幅装置において、入力端子 21からサージ電圧が侵入した場合の電流放出経路を示す図である。図 1Bは、接地端子 19基準の場合におけるサージ電流放出経路を示し、図 1C は、電源端子 19基準の場合におけるサージ電流放出経路を示す。図 1B及び図 1C では、図 1 Aでは図示して!/、なかった電源端子 18—接地端子 19間の Nチャネル MO Sトランジスタ 37を明示している。また、図 1B及び図 1Cでは、各 MOSトランジスタ 25 〜28、 37のダイオード成分を表記している。

[0057] 接地端子 19基準で、入力端子 21に +サージ電圧が印加された場合、図 1B中に一点鎖線で示すように、電流は、入力端子 21から、第 5の Nチャネル MOSトランジスタ 25を経由し、第 5の Pチャネル MOSトランジスタ 27を経由して、電源端子 18 接地端子 19間の Nチャネルトランジスタ 37のブレークダウンにより接地端子 19に流れる。また、接地端子 19基準で、入力端子 21に +サージ電圧が印加された場合、図 1B中に点線で示すように、電流が、入力端子 21から、第 5の Nチャネル MOSトランジスタ 25を経由して、第 7の Nチャネル MOSトランジスタ 28のブレークダウンにより接地端子 19に流れることもあり得る。一方、接地端子 19基準で、入力端子 21にサージ電圧が印加された場合、図 1C中に破線で示すように、電流は、接地端子 19から、第 7 経由して、入力端子 21に流れる。

[0058] 電源端子 18基準で、入力端子 21に +サージ電圧が印加された場合、図 1C中に破線で示すように、電流は、入力端子 21から、第 5の Nチャネル MOSトランジスタ 25を経由し、第 5の Pチャネル MOSトランジスタ 27を経由して、電源端子 18に流れる。一方、電源端子 18基準で、入力端子 21にサージ電圧が印加された場合、図 1C中に一点鎖線で示すように、電流は、電源端子 18から、電源端子 18 接地端子 19間スタ 28を経由し、第 6の Nチャネル MOSトランジスタ 26を経由して、入力端子 21に流れる。また、電源端子 18基準で、入力端子 21にサージ電圧が印加された場合、図 1C中に点線で示すように、電流が、電源端子 18から、第 5の Pチャネル MOSトランジスタ 27のブレークダウンにより、第 6の Nチャネル MOSトランジスタ 26を経由して、入力端子 21に流れることもあり得る。

[0059] 上記構成により、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0060] このように本実施形態の増幅装置によれば、 ESD保護素子を接続する位置を適切にすることで入力インピーダンスの低下を回避でき、 ESD耐量を約 70〜80V程度に増加させることが可能である。

[0061] なお、 ESD耐量は第 5の Nチャネル MOSトランジスタ 25、第 6の Nチャネル MOSトランジスタ 26の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数力も数 lOG Qで、且つ、製造上の特別な取り扱いや管理が必要ない E SD耐量となるように、第 5の Nチャネル MOSトランジスタ 25、第 6の Nチャネル MOS トランジスタ 26の大きさを設定する必要がある。のおの Pチャネル MOSトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。

[0063] 図 2Aは、本発明の実施形態にかかる増幅装置（2)を説明するための図である。なお、図 1A〜図 1C、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 2Aに示す増幅装置は、図 1A〜図 1Cに示した構成において第 5の Pチャネル MOSトランジスタ 27を除いたものである。

[0064] 図 2Aの構成の増幅装置では、電圧源 24の出力端子に、第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子 18、または接地端子 19に逃がす経路を構成することができる。以下、入力端子 21からサージ電圧が侵入した場合の電流放出経路を、接地端子 19基準の場合と電源端子 18基準の場合のそれぞれについて、図 2B及び図 2Cを参照して説明する。

[0065] 図 2B及び図 2Cは、図 2Aの等価回路を示すものであり、図 2Aに示した増幅装置において、入力端子 21からサージ電圧が侵入した場合の電流放出経路を示す図である。図 2Bは、接地端子 19基準の場合におけるサージ電流放出経路を示し、図 2C は、電源端子 19基準の場合におけるサージ電流放出経路を示す。図 2B及び図 2C では、図 2 Aでは図示して!/、なかった電源端子 18—接地端子 19間の Nチャネル MO Sトランジスタ 37を明示している。また、図 2B及び図 2Cでは、各 MOSトランジスタ 25 、 26、 28、 37のダイオード成分を表記している。

[0066] 接地端子 19基準で、入力端子 21に +サージ電圧が印加された場合、図 2B中に一点鎖線で示すように、電流は、入力端子 21から、第 5の Nチャネル MOSトランジスタ 25を経由し、第 7の Nチャネル MOSトランジスタ 28のブレークダウンにより接地端子 19に流れる。一方、接地端子 19基準で、入力端子 21に-サージ電圧が印加された場合、図 2B中に破線で示すように、電流は、接地端子 19から、第 7の Nチャネル M OSトランジスタ 28を経由し、第 6の Nチャネル MOSトランジスタ 26を経由して、入力端子 21に流れる。

[0067] 電源端子 18基準で、入力端子 21に +サージ電圧が印加された場、図 2C中に一点鎖線で示すように、電流は、入力端子 21から、第 5の Nチャネル MOSトランジスタ 25 を経由し、第 7の Nチャネル MOSトランジスタ 28のブレークダウンを経由して、電源端子 18—接地端子 19間の Nチャネルトランジスタ 37を経由して、電源端子 18に流れる。一方、電源端子 18基準で、入力端子 21に-サージ電圧が印加された場合、図 2C中に破線で示すように、電流は、電源端子 18から、電源端子 18—接地端子 19 ジスタ 28を経由し、第 6の Nチャネル MOSトランジスタ 26を経由して、入力端子 21 に流れる。 [0068] 上記構成により、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。の Pチャネル MOSトランジスタであっても同一の効果が得られ、本発明の実施例に p¾よれ。

[0070] 図 3は、本発明の実施形態にかかる増幅装置（3)を説明するための図である。なお、図 1A、図 2C、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。

[0071] 図 3の構成において、 29は第 1の NPNトランジスタ、 30は第 2の NPNトランジスタである。図 3に示す増幅装置は、図 1に示した構成において、第 5の Nチャネル MOS トランジスタ 25および第 6の Nチャネル MOSトランジスタ 26を、第 1の NPNトランジスタ 29および第 2の NPNトランジスタ 30に置換したものである。図 3の構成の増幅装置でも、図 1に示した増幅装置と同様に、第 1の NPNトランジスタ 29、第 2の NPNトランジスタ 30の微少電流を利用することにより、入力インピーダンスを数 G Ω力も数 10G Ωに設定することが可能である。

[0072] ECMは入力端子 21に接続され、 CMOSアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数から数 10 に設定することで、 ECMへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現して!/、る。

[0073] 更に、電圧源 24の出力端子に、第 5の Pチャネル MOSトランジスタ 27と第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 1B,図 1Cを参照して説明したものと同様である。また、入力インピーダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。 [0074] なお、 ESD耐量は第 1の NPNトランジスタ 29、第 2の NPNトランジスタ 30の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数から数 10 で、且つ、製造上の特別な取り扱いや管理が必要ない ESD耐量となるように、第 1の NPNトランジスタ 29、第 2の NPNトランジスタ 30の大きさを設定する必要がある。

[0075] また、図 3では 29と 30が NPNトランジスタの例を示した力おのおの PNPトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。

[0076] 図 4は、本発明の実施形態に力、かる増幅装置 (4)を説明するための図である。図 1 Aから図 3、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 4に示す増幅装置は、図 3に示した構成にお!/、て第 5の Pチャネル MOSトランジスタ 27を除!/、たものである。

[0077] 図 4の構成の増幅装置では、電圧源 24の出力端子に、第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 2B,図 2Cを参照して説明したものと同様である。また、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0078] 図 4では 29と 30が NPNトランジスタの例を示した力おのおの PNPトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。

[0079] 図 5は、本発明の実施形態にかかる増幅装置（5)を説明するための図である。なお、図 1Aから図 4、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。

[0080] 図 5の構成において、 31は第 1のダイオード、 32は第 2のダイオードである。図 5に示す増幅装置は、図 1に示した構成において、第 5の Nチャネル MOSトランジスタ 25 および第 6の Nチャネル MOSトランジスタ 26を、第 1のダイオード 31および第 2のダィオード 32に置換したものである。図 5の構成の増幅装置でも、図 1に示した増幅装置と同様に、第 1のダイオード 31、第 2のダイオード 32の微少電流を利用することにより、入力インピーダンスを数力も数 lOG Qに設定することが可能である。

[0081] ECMは入力端子 21に接続され、 CMOSアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数から数 10 に設定することで、 ECMへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現して!/、る。

[0082] 更に、電圧源 24の出力端子に、第 5の Pチャネル MOSトランジスタ 27と第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 1B,図 1Cを参照して説明したものと同様である。また、入力インピーダンスを数力も数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0083] なお、 ESD耐量は第 1のダイオード 31、第 2のダイオード 32の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数力も数 lOG Qで、且つ、製造上の特別な取り扱いや管理が必要ない ESD耐量となるように、第 1のダイォード 31、第 2のダイオード 32の大きさを設定する必要がある。

[0084] 図 6は、本発明の実施形態に力、かる増幅装置（6)を説明するための図である。図 1 Aから図 5、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 6に示す増幅装置は、図 5に示した構成にお!/、て第 5の Pチャネル MOSトランジスタ 27を除!/、たものである。

[0085] 図 6の構成の増幅装置では、電圧源 24の出力端子に、第 7の Nチャネル MOSトランジスタ 28を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 2B,図 2Cを参照して説明したものと同様である。また、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0086] 図 7Aは、本発明の実施形態に力、かる増幅装置（7)を説明するための図である。図 1Aから図 6、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 7Aの構成において、 33は第 3の NPN トランジスタ、 34は第 4の抵抗である。図 7Aに示す増幅装置は、図 4に示した構成において、第 7の Nチャネル MOSトランジスタ 28を、第 3の NPNトランジスタ 33および第 4の抵抗 34に置換したものである。

[0087] 図 7Aの構成の増幅装置では、電圧源 24の出力端子に、第 3の NPNトランジスタ 3 3と第 4の抵抗 34を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路を、接地端子 19基準の場合について、図 7Bを参照して説明する。図 7B (a)は、接地端子 19基準の場合におけるサージ電流放出経路を示し、図 7B (b)は、第 3の NPNトランジスタ 33の断面を示す。

[0088] 入力端子 21に +サージ電圧が印加された場合、まず、図 7B (b)参照に示すように、第 3の NPNトランジスタ 33のコレクターベース間に形成されるダイオードがブレークダウンして、コレクターベース間の第 4の抵抗に電流が流れる。この電流と、第 4の抵抗 34との積が 0· 7V以上になると、第 3の NPNトランジスタ 33は ONする。そして、第 3のトランジスタ 33のコレクターェミッタ間に電流が流れ、サージ電流が接地端子 19 に流れる。すなわち、入力端子 21に +サージ電圧が印加された場合、電流は、図 7B 中に一点鎖線で示す経路で流れる。一方、入力端子 21にサージ電圧が印加された場合、図 7B (a)中に破線で示すように、電流は、接地端子 19から、第 3の NPNトランジスタ 33のコレクタ一基板 (P )間に形成されるダイオードを経由し、第 2の NPN

SUB

トランジスタ 30を経由して、入力端子 21に流れる。

[0089] 上記構成により、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。ても同一の効果が得られ、本発明の実施例に含まれる。また、第 4の抵抗 34が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第 4 の抵抗 34は、通常 5Κ Ω〜20Κ Ω程度である。また、 ESD保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数 V程度）なるが、第 4 の抵抗 34の抵抗値はゼロでも構わな!/、。

[0091] 図 8は、発明の実施形態に力、かる増幅装置（8)を説明するための図である。図 1A 力、ら図 7Β、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。

[0092] 図 8の構成において、 35は第 3のダイオード、 36は第 4のダイオードである。図 8に示す増幅装置は、図 3に示した構成において、第 5の Ρチャネル MOSトランジスタ 27 および第 7の Νチャネル MOSトランジスタ 28を、第 3のダイオード 35および第 4のダィオード 36に置換したものである。図 8の構成の増幅装置では、電圧源 24の出力端子に、第 3のダイオード 35と第 4のダイオード 36を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 1B,図 1Cを参照して説明したものと同様である。また、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0093] また、図 8では 29と 30が NPNトランジスタの例を示した力おのおの PNPトランジスあっても同一の効果が得られ、本発明の実施例に含まれる。

[0094] 図 9は、本発明の実施形態に力、かる増幅装置（9)を説明するための図である。図 1 Aから図 8、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 9に示す増幅装置は、図 7A,図 7Bに示した構成において、第 1の NPNトランジスタ 29および第 2の NPNトランジスタ 30を、第 1のダイオード 31および第 2のダイオード 32に置換したものである。

[0095] 図 9の構成の増幅装置では、電圧源 24の出力端子に、第 3の NPNトランジスタ 33 と第 4の抵抗 34を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 7Bを参照して説明したものと同様である。また、入力インピーダンスを数 G Ωから数 10G Ωに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

[0096] 第 4の抵抗 34が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第 4の抵抗 34は、通常 5Κ Ω〜20Κ Ωで程度ある。また、 ESD保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数 V程度）なるが、第 4の抵抗 34の抵抗値はゼロでも構わなレ、。

[0097] 図 10は、本発明の実施形態にかかる増幅装置（10)を説明するための図である。

図 1Aから図 9、および図 11から図 12で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図 10に示す増幅装置は、図 8に示した構成において、第 1の ΝΡΝトランジスタ 29および第 2の ΝΡΝトランジスタ 30を第 1のダイオード 31および第 2のダイオード 32に置換したものである。

[0098] 図 10の構成の増幅装置では、電圧源 24の出力端子に、第 3のダイオード 35と第 4 のダイオード 36を ESD保護素子として接続することで、入力端子 21から入ってくる音声帯域の信号（20Hz〜20kHz)に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子 21からサージ電圧が侵入した場合の電流放出経路は、図 1B,図 1Cを参照して説明したものと同様である。また、入力インピーダンスを数から数 lOG Qに設定して所望の電気的特性を満たし、且つ、 ESD耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。

産業上の利用可能性

[0099] 本発明は、入力インピーダンスを数力も数 lOG Qに設定し、且つ、 ESD耐量を向上させた増幅装置として携帯電話などの小型携帯機器において利用可能である。

Claims

請求の範囲

[1] 増幅回路と電圧源と高抵抗回路とを備え、前記増幅回路の入力端子と前記電圧源の出力端子とを前記高抵抗回路を介して接続し、前記電圧源の出力電圧に応じて、前記入力端子から入力された信号を増幅する増幅装置であって、

前記電圧源の出力端子に、 ESD保護素子を接続したことを特徴とする増幅装置。

[2] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、 MOSトランジスタにて構成し、

前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインと Pチャネル MOSトランジスタのドレインとを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続し、前記 Pチャネル MOSトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置。

[3] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、 MOSトランジスタにて構成し、

前記 ESD保護素子を、前記電圧源の出力端子に Nチャネル MOSトランジスタのドレインを接続し、前記 Nチャネル MOSトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置。

[4] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ノポーラトランジスタにて構成し、

[5] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ノポーラトランジスタにて構成し、

[6] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ダイオードにて構成し、

[7] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ダイオードにて構成し、

[8] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ノポーラトランジスタにて構成し、

前記 ESD保護素子を、前記電圧源の出力端子に NPNトランジスタのコレクタを接続し、前記 NPNトランジスタのェミッタとベースを低電位電源端子に接続して構成したことを特徴とする増幅装置。

[9] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ノポーラトランジスタにて構成し、

前記 ESD保護素子を、前記電圧源の出力端子に NPNトランジスタのコレクタを接続し、前記 NPNトランジスタのェミッタを低電位電源端子に接続し、前記 NPNトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする増幅装置。

[10] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ノポーラトランジスタにて構成し、

前記 ESD保護素子を、前記電圧源の出力端子に第 1のダイオードの力ソードと第 2 のダイオードのアノードを接続し、前記第 1のダイオードのアノードを低電位電源端子に接続し、前記第 2のダイオードの力ソードを高電位電源端子に接続して構成したことを特徴とする増幅装置。

[11] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ダイオードにて構成し、

[12] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ダイオードにて構成し、

[13] 請求項 1記載の増幅装置であって、

前記高抵抗回路を、ダイオードにて構成し、

[14] 請求項 1記載の増幅装置であって、

前記増幅回路の入力端子に、容量性の信号源を接続することを特徴とする増幅装置。

[15] 請求項 14記載の増幅装置であって、

前記容量性の信号源は、エレクトレットコンデンサマイクロフォンであることを特徴とする増幅装置。

[16] 請求項 1記載の増幅装置であって、

前記増幅回路は、高入力インピーダンスの CMOSアンプであることを特徴とする増幅装置。