JPWO2008053857A1 - 増幅装置 - Google Patents

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Abstract

入力インピーダンスを数ＧΩから数１０ＧΩに設定し、且つ、ＥＳＤ耐量を向上させた増幅装置を提供する。ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプ２０の高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずに、ＩＣ外部でアセンブリ中に発生し入力端子２１から浸入したサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。

Description

本発明は、ＥＳＤ（Electrostatic Discharge：静電気放電）保護素子もしくはＥＳＤ保護装置を備えた増幅装置に関し、特に内部インピーダンスの高い信号源に接続される増幅装置に関するものである。
内部インピーダンスの高い信号源に接続される増幅装置は、音圧センサーなどの容量性の信号源を用いる分野でよく用いられる。音圧センサーの代表例として、マイクロフォンがあり、ここではエレクトレットコンデンサマイクロフォン（以下、ＥＣＭと記す。）を例にして従来の技術を説明する。
携帯電話などの小型携帯機器にはＥＣＭがよく使われてきた。コンデンサマイクロフォンは、振動板と電極を向かい合わせにし、電極に外部から電圧を印加して帯電させた構成となっている。この構成により、音圧による振動板の変位が振動板と電極との間の静電容量の変化となり、振動板と電極間の電位変化となる。
コンデンサマイクロフォンは、この電位変化を電気信号として取り出すことで音を電気信号に変換している。ＥＣＭは、高分子材料などの誘電体内部に半永久的な分極を起こさせて表面に電荷を保持させたエレクトレットをコンデンサマイクロフォンの電極に用いることで、外部からの電圧印加を不要としたものである。
ＥＣＭの感度や特性は、振動板と電極の間の静電容量に依存し、出力は振動板の振幅に比例する。ＥＣＭの静電容量は振動板と電極の大きさと、その間の構造に依存し、一般には、数ｐＦから数１０ｐＦ程度である。また、周波数特性は、負荷抵抗が大きいほど、より低い周波数から平坦になる。従って、音声帯域（２０Ｈｚ〜２０ｋＨｚ）において周波数特性を平坦にするためには、負荷抵抗を極めて大きな値にする必要がある。そこで、ＥＣＭの負荷抵抗には、入力インピーダンスが極めて高い電界効果トランジスタやＣＭＯＳアンプが使用される。
一方、入力インピーダンスが高すぎると、ＥＣＭへの電源投入後や大音声感知後に所望のＤＣ動作電圧に戻る応答時間が遅くなるという問題が生じるため、一般には、入力インピーダンスは数ＧΩから数１０ＧΩ程度に設定される。
ＣＭＯＳアンプの同一チップに数ＧΩから数１０ＧΩの抵抗を内蔵しようとする場合、ＭＯＳトランジスタのサブスレッショルド領域の微少電流を利用して、等価高抵抗をモノリシックに構成する方法が従来から用いられている。この従来から用いられている技術を図１１、図１２を用いて説明する。
図１１は、ＥＣＭに用いられるＣＭＯＳアンプの回路例であり、図１２は、ＮチャネルＭＯＳトランジスタのサブスレッショルド領域を利用して入力インピーダンスを数ＧΩから数１０ＧΩに設定した増幅装置の例である。
図１１において、１は正入力端子、２は負入力端子、３は第１の出力端子、４は第１のＰチャネルＭＯＳトランジスタ、５は第２のＰチャネルＭＯＳトランジスタ、６は第３のＰチャネルＭＯＳトランジスタ、７は第４のＰチャネルＭＯＳトランジスタ、８は第１のＮチャネルＭＯＳトランジスタ、９は第２のＮチャネルＭＯＳトランジスタ、１０は第３のＮチャネルＭＯＳトランジスタ、１１は第４のＮチャネルＭＯＳトランジスタ、１２は第１の抵抗、１３は第２の抵抗、１４は第３の抵抗、１５は第１の電流源、１６は第２の電流源、１７は第３の電流源、１８は電源端子、１９は接地端子である。
第１のＰチャネルＭＯＳトランジスタ４と第２のＰチャネルＭＯＳトランジスタ５で差動回路を構成し、正入力端子１、負入力端子２から入力された信号は、第１の抵抗１２、第２の抵抗１３および、第３のＰチャネルＭＯＳトランジスタ６、第４のＰチャネルＭＯＳトランジスタ７、第１のＮチャネルＭＯＳトランジスタ８、第２のＮチャネルＭＯＳトランジスタ９、第４のＮチャネルＭＯＳトランジスタ１１によって増幅され、第１の出力端子３から出力される。
図１２において、２０は図１１で示したＣＭＯＳアンプ回路、２１は入力端子、２２は第２の出力端子、２３は帰還回路、２４は電圧源、２５は第５のＮチャネルＭＯＳトランジスタ、２６は第６のＮチャネルＭＯＳトランジスタである。なお、図１１で説明した同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図１２の増幅装置は、帰還回路２３を用いた例であり、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６をサブスレッショルド領域で使用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定している。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより、音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
しかし、従来の構成の増幅装置ではＥＣＭに要求される所望の電気的特性は満たすものの、入力インピーダンスを数ＧΩから数１０ＧΩに設定する必要があるため、ＥＳＤ（Electrostatic Discharge：静電気放電）耐量の低いＭＯＳのゲートで受ける構成となっている。また、ＥＳＤ破壊を防止するために、入力端子２１にダイオード等のＥＳＤ保護素子を接続すると、入力インピーダンスが低下してしまう。入力端子２１においては、入力インピーダンスを高く保たなければ、入力端子２１に接続されるＥＣＭからの信号特性を検出できないため、ＥＳＤ保護素子のような入力インピーダンスを低下させる素子を入力端子２１に接続することができなかった。
このため、入力端子２１は極めてＥＳＤ耐量が低く、ＭＭ基準のＥＳＤ耐量は一般に、２０Ｖ〜３０Ｖ程度となる。入力端子２１にはＥＣＭが接続されるため、ＥＣＭモジュールとして構成された場合、モジュール外部には露出しないが、その製造の過程ではＥＳＤ破壊に十分に注意するために特別な取り扱いや工程管理が必要となり、製造方法が非常に煩雑となる。なお、ＭＭ基準とは、マシーン・モデル基準のことであり、デバイスハンドラ等の帯電した金属が半導体デバイスに触れることが原因で静電破壊することを想定したＥＳＤモデルである。
本発明は上記従来の問題点を解決するもので、入力インピーダンスを数ＧΩから数１０ＧΩに設定し、且つ、ＥＳＤ耐量を向上させた増幅装置を提供することを目的としている。
この目的を達成するために、本発明の増幅装置は、増幅回路と電圧源と高抵抗回路とを備え、前記増幅回路の入力端子と前記電圧源の出力端子とを前記高抵抗回路を介して接続し、前記電圧源の出力電圧に応じて、前記入力端子から入力された信号を増幅する増幅装置であって、前記電圧源の出力端子に、ＥＳＤ保護素子を接続したことを特徴とする。
上記構成によれば、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができるため、製造上の特別な取り扱いや管理が不要となり、製造のリードタイム短縮、コスト削減を図ることが可能である。
また、本発明の増幅装置は、前記高抵抗回路を、ＭＯＳトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をＭＯＳトランジスタにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ＭＯＳトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をＭＯＳトランジスタにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタと抵抗で構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をダイオードで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタと抵抗で構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をダイオードで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明の増幅装置は、前記増幅回路の入力端子に、容量性の信号源を接続することを特徴とする。
上記構成によれば、大きな負荷抵抗を接続することにより、音声帯域の周波数特性を平坦にすることができる。
また、本発明の増幅装置において、前記容量性の信号源は、エレクトレットコンデンサマイクロフォンであることを特徴とする。
上記構成によれば、高分子材料などの誘電体内部に半永久的な分極を起こさせて表面に電荷を保持させたエレクトレットを電極に用いることで、外部からの電圧印加を不要とし、携帯電話などの小型携帯機器に用いることができる。
また、本発明の増幅装置において、前記増幅回路は、高入力インピーダンスのＣＭＯＳアンプであることを特徴とする。
上記構成によれば、マイクロフォンからの信号に対して音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現することができる。
本発明にかかる増幅装置によれば、入力インピーダンスを数ＧΩから数１０ＧΩに設定できるため所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
本発明の実施形態にかかる増幅装置（１）を説明するための図 本発明の実施形態にかかる増幅装置（１）におけるサージ電流放出経路を説明するための図（１） 本発明の実施形態にかかる増幅装置（１）におけるサージ電流放出経路を説明するための図（２） 本発明の実施形態にかかる増幅装置（２）を説明するための図 本発明の実施形態にかかる増幅装置（２）におけるサージ電流放出経路を説明するための図（１） 本発明の実施形態にかかる増幅装置（２）におけるサージ電流放出経路を説明するための図（２） 本発明の実施形態にかかる増幅装置（３）を説明するための図 本発明の実施形態にかかる増幅装置（４）を説明するための図 本発明の実施形態にかかる増幅装置（５）を説明するための図 本発明の実施形態にかかる増幅装置（６）を説明するための図 本発明の実施形態にかかる増幅装置（７）を説明するための図 本発明の実施形態にかかる増幅装置（７）におけるサージ電流放出経路を説明するための図 本発明の実施形態にかかる増幅装置（８）を説明するための図 本発明の実施形態にかかる増幅装置（９）を説明するための図 本発明の実施形態にかかる増幅装置（１０）を説明するための図 従来のＣＭＯＳアンプ回路を説明するための図 従来の増幅装置を説明するための図
符号の説明
１ 正入力端子
２ 負入力端子
３ 第１の出力端子
４ 第１のＰチャネルＭＯＳトランジスタ
５ 第２のＰチャネルＭＯＳトランジスタ
６ 第３のＰチャネルＭＯＳトランジスタ
７ 第４のＰチャネルＭＯＳトランジスタ
８ 第１のＮチャネルＭＯＳトランジスタ
９ 第２のＮチャネルＭＯＳトランジスタ
１０ 第３のＮチャネルＭＯＳトランジスタ
１１ 第４のＮチャネルＭＯＳトランジスタ
１２ 第１の抵抗
１３ 第２の抵抗
１４ 第３の抵抗
１５ 第１の電流源
１６ 第２の電流源
１７ 第３の電流源
１８ 電源端子
１９ 接地端子
２０ ＣＭＯＳアンプ回路
２１ 入力端子
２２ 第２の出力端子
２３ 帰還回路
２４ 電圧源
２５ 第５のＮチャネルＭＯＳトランジスタ
２６ 第６のＮチャネルＭＯＳトランジスタ
２７ 第５のＰチャネルＭＯＳトランジスタ
２８ 第７のＮチャネルＭＯＳトランジスタ
２９ 第１のＮＰＮトランジスタ
３０ 第２のＮＰＮトランジスタ
３１ 第１のダイオード
３２ 第２のダイオード
３３ 第３のＮＰＮトランジスタ
３４ 第４の抵抗
３５ 第３のダイオード
３６ 第４のダイオード
３７ 電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ
次に本発明の実施例における増幅装置について、図面を参照しながら詳細に説明する。図１Ａは、本発明の実施形態にかかる増幅装置（１）を説明するための図である。なお、図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図１Ａの構成において、２７は第５のＰチャネルＭＯＳトランジスタ、２８は第７のＮチャネルＭＯＳトランジスタである。図１Ａの構成においては、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６をサブスレッショルド領域で使用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定している。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずに、ＩＣ外部でアセンブリ中に発生し入力端子２１から侵入したサージ電圧を電源端子１８、または接地端子１９に逃がす経路を構成することができる。以下、入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合と電源端子１８基準の場合のそれぞれについて、図１Ｂ及び図１Ｃを参照して説明する。
図１Ｂ及び図１Ｃは、図１Ａの等価回路を示すものであり、図１Ａに示した増幅装置において、入力端子２１からサージ電圧が侵入した場合の電流放出経路を示す図である。図１Ｂは、接地端子１９基準の場合におけるサージ電流放出経路を示し、図１Ｃは、電源端子１９基準の場合におけるサージ電流放出経路を示す。図１Ｂ及び図１Ｃでは、図１Ａでは図示していなかった電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ３７を明示している。また、図１Ｂ及び図１Ｃでは、各ＭＯＳトランジスタ２５〜２８、３７のダイオード成分を表記している。
接地端子１９基準で、入力端子２１に+サージ電圧が印加された場合、図１Ｂ中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第５のＰチャネルＭＯＳトランジスタ２７を経由して、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７のブレークダウンにより接地端子１９に流れる。また、接地端子１９基準で、入力端子２１に+サージ電圧が印加された場合、図１Ｂ中に点線で示すように、電流が、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由して、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンにより接地端子１９に流れることもあり得る。一方、接地端子１９基準で、入力端子２１に−サージ電圧が印加された場合、図１Ｃ中に破線で示すように、電流は、接地端子１９から、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
電源端子１８基準で、入力端子２１に+サージ電圧が印加された場合、図１Ｃ中に破線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第５のＰチャネルＭＯＳトランジスタ２７を経由して、電源端子１８に流れる。一方、電源端子１８基準で、入力端子２１に−サージ電圧が印加された場合、図１Ｃ中に一点鎖線で示すように、電流は、電源端子１８から、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７のブレークダウンにより、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。また、電源端子１８基準で、入力端子２１に−サージ電圧が印加された場合、図１Ｃ中に点線で示すように、電流が、電源端子１８から、第5のＰチャネルＭＯＳトランジスタ２７のブレークダウンにより、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れることもあり得る。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
このように本実施形態の増幅装置によれば、ＥＳＤ保護素子を接続する位置を適切にすることで入力インピーダンスの低下を回避でき、ＥＳＤ耐量を約７０〜８０Ｖ程度に増加させることが可能である。
なお、ＥＳＤ耐量は第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６の大きさを設定する必要がある。
また、図１Ａ〜図１Ｃでは２５と２６がＮチャネルＭＯＳトランジスタの例を示したが、おのおのＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図２Ａは、本発明の実施形態にかかる増幅装置（２）を説明するための図である。なお、図１Ａ〜図１Ｃ、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図２Ａに示す増幅装置は、図１Ａ〜図１Ｃに示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図２Ａの構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子１８、または接地端子１９に逃がす経路を構成することができる。以下、入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合と電源端子１８基準の場合のそれぞれについて、図２Ｂ及び図２Ｃを参照して説明する。
図２Ｂ及び図２Ｃは、図２Ａの等価回路を示すものであり、図２Ａに示した増幅装置において、入力端子２１からサージ電圧が侵入した場合の電流放出経路を示す図である。図２Ｂは、接地端子１９基準の場合におけるサージ電流放出経路を示し、図２Ｃは、電源端子１９基準の場合におけるサージ電流放出経路を示す。図２Ｂ及び図２Ｃでは、図２Ａでは図示していなかった電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ３７を明示している。また、図２Ｂ及び図２Ｃでは、各ＭＯＳトランジスタ２５、２６、２８、３７のダイオード成分を表記している。
接地端子１９基準で、入力端子２１に+サージ電圧が印加された場合、図２Ｂ中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンにより接地端子１９に流れる。一方、接地端子１９基準で、入力端子２１に-サージ電圧が印加された場合、図２Ｂ中に破線で示すように、電流は、接地端子１９から、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
電源端子１８基準で、入力端子２１に+サージ電圧が印加された場、図２Ｃ中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンを経由して、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７を経由して、電源端子１８に流れる。一方、電源端子１８基準で、入力端子２１に-サージ電圧が印加された場合、図２Ｃ中に破線で示すように、電流は、電源端子１８から、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７のブレークダウンにより、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図２Ａ〜図２Ｃでは２５と２６がＮチャネルＭＯＳトランジスタの例を示したが、おのおのＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図３は、本発明の実施形態にかかる増幅装置（３）を説明するための図である。なお、図１Ａ、図２Ｃ、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図３の構成において、２９は第１のＮＰＮトランジスタ、３０は第２のＮＰＮトランジスタである。図３に示す増幅装置は、図１に示した構成において、第５のＮチャネルＭＯＳトランジスタ２５および第６のＮチャネルＭＯＳトランジスタ２６を、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０に置換したものである。図３の構成の増幅装置でも、図１に示した増幅装置と同様に、第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の微少電流を利用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定することが可能である。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図１Ｂ，図１Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
なお、ＥＳＤ耐量は第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の大きさを設定する必要がある。
また、図３では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図４は、本発明の実施形態にかかる増幅装置（４）を説明するための図である。図１Ａから図３、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図４に示す増幅装置は、図３に示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図４の構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２Ｂ，図２Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図４では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図５は、本発明の実施形態にかかる増幅装置（５）を説明するための図である。なお、図１Ａから図４、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図５の構成において、３１は第１のダイオード、３２は第２のダイオードである。図５に示す増幅装置は、図１に示した構成において、第５のＮチャネルＭＯＳトランジスタ２５および第６のＮチャネルＭＯＳトランジスタ２６を、第１のダイオード３１および第２のダイオード３２に置換したものである。図５の構成の増幅装置でも、図１に示した増幅装置と同様に、第１のダイオード３１、第２のダイオード３２の微少電流を利用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定することが可能である。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図１Ｂ，図１Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
なお、ＥＳＤ耐量は第１のダイオード３１、第２のダイオード３２の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第１のダイオード３１、第２のダイオード３２の大きさを設定する必要がある。
図６は、本発明の実施形態にかかる増幅装置（６）を説明するための図である。図１Ａから図５、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図６に示す増幅装置は、図５に示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図６の構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２Ｂ，図２Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図７Ａは、本発明の実施形態にかかる増幅装置（７）を説明するための図である。図１Ａから図６、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図７Ａの構成において、３３は第３のＮＰＮトランジスタ、３４は第４の抵抗である。図７Ａに示す増幅装置は、図４に示した構成において、第７のＮチャネルＭＯＳトランジスタ２８を、第３のＮＰＮトランジスタ３３および第４の抵抗３４に置換したものである。
図７Ａの構成の増幅装置では、電圧源２４の出力端子に、第３のＮＰＮトランジスタ３３と第４の抵抗３４をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合について、図７Ｂを参照して説明する。図７Ｂ（ａ）は、接地端子１９基準の場合におけるサージ電流放出経路を示し、図７Ｂ（ｂ）は、第３のＮＰＮトランジスタ３３の断面を示す。
入力端子２１に+サージ電圧が印加された場合、まず、図７Ｂ（ｂ）参照に示すように、第３のＮＰＮトランジスタ３３のコレクターベース間に形成されるダイオードがブレークダウンして、コレクターベース間の第４の抵抗に電流が流れる。この電流と、第４の抵抗３４との積が０．７Ｖ以上になると、第３のＮＰＮトランジスタ３３はＯＮする。そして、第３のトランジスタ３３のコレクターエミッタ間に電流が流れ、サージ電流が接地端子１９に流れる。すなわち、入力端子２１に+サージ電圧が印加された場合、電流は、図７Ｂ中に一点鎖線で示す経路で流れる。一方、入力端子２１に−サージ電圧が印加された場合、図７Ｂ（ａ）中に破線で示すように、電流は、接地端子１９から、第３のＮＰＮトランジスタ３３のコレクタ−基板（ＰＳＵＢ）間に形成されるダイオードを経由し、第２のＮＰＮトランジスタ３０を経由して、入力端子２１に流れる。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図７では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても、あるいはＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。また、第４の抵抗３４が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第４の抵抗３４は、通常５ＫΩ〜２０ＫΩ程度である。また、ＥＳＤ保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数Ｖ程度）なるが、第４の抵抗３４の抵抗値はゼロでも構わない。
図８は、発明の実施形態にかかる増幅装置（８）を説明するための図である。図１Ａから図７Ｂ、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図８の構成において、３５は第３のダイオード、３６は第４のダイオードである。図８に示す増幅装置は、図３に示した構成において、第５のＰチャネルＭＯＳトランジスタ２７および第７のＮチャネルＭＯＳトランジスタ２８を、第３のダイオード３５および第４のダイオード３６に置換したものである。図８の構成の増幅装置では、電圧源２４の出力端子に、第３のダイオード３５と第４のダイオード３６をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図１Ｂ，図１Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
また、図８では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても、あるいはＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図９は、本発明の実施形態にかかる増幅装置（９）を説明するための図である。図１Ａから図８、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図９に示す増幅装置は、図７Ａ，図７Ｂに示した構成において、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０を、第１のダイオード３１および第２のダイオード３２に置換したものである。
図９の構成の増幅装置では、電圧源２４の出力端子に、第３のＮＰＮトランジスタ３３と第４の抵抗３４をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図７Ｂを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
第４の抵抗３４が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第４の抵抗３４は、通常５ＫΩ〜２０ＫΩで程度ある。また、ＥＳＤ保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数Ｖ程度）なるが、第４の抵抗３４の抵抗値はゼロでも構わない。
図１０は、本発明の実施形態にかかる増幅装置（１０）を説明するための図である。図１Ａから図９、および図１１から図１２で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図１０に示す増幅装置は、図８に示した構成において、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０を第１のダイオード３１および第２のダイオード３２に置換したものである。
図１０の構成の増幅装置では、電圧源２４の出力端子に、第３のダイオード３５と第４のダイオード３６をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図１Ｂ，図１Ｃを参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
本発明は、入力インピーダンスを数ＧΩから数１０ＧΩに設定し、且つ、ＥＳＤ耐量を向上させた増幅装置として携帯電話などの小型携帯機器において利用可能である。
本発明は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子もしくはＥＳＤ保護装置を備えた増幅装置に関し、特に内部インピーダンスの高い信号源に接続される増幅装置に関するものである。
内部インピーダンスの高い信号源に接続される増幅装置は、音圧センサーなどの容量性の信号源を用いる分野でよく用いられる。音圧センサーの代表例として、マイクロフォンがあり、ここではエレクトレットコンデンサマイクロフォン（以下、ＥＣＭと記す。）を例にして従来の技術を説明する。
携帯電話などの小型携帯機器にはＥＣＭがよく使われてきた。コンデンサマイクロフォンは、振動板と電極を向かい合わせにし、電極に外部から電圧を印加して帯電させた構成となっている。この構成により、音圧による振動板の変位が振動板と電極との間の静電容量の変化となり、振動板と電極間の電位変化となる。
コンデンサマイクロフォンは、この電位変化を電気信号として取り出すことで音を電気信号に変換している。ＥＣＭは、高分子材料などの誘電体内部に半永久的な分極を起こさせて表面に電荷を保持させたエレクトレットをコンデンサマイクロフォンの電極に用いることで、外部からの電圧印加を不要としたものである。
ＥＣＭの感度や特性は、振動板と電極の間の静電容量に依存し、出力は振動板の振幅に比例する。ＥＣＭの静電容量は振動板と電極の大きさと、その間の構造に依存し、一般には、数ｐＦから数１０ｐＦ程度である。また、周波数特性は、負荷抵抗が大きいほど、より低い周波数から平坦になる。従って、音声帯域（２０Ｈｚ〜２０ｋＨｚ）において周波数特性を平坦にするためには、負荷抵抗を極めて大きな値にする必要がある。そこで、ＥＣＭの負荷抵抗には、入力インピーダンスが極めて高い電界効果トランジスタやＣＭＯＳアンプが使用される。
一方、入力インピーダンスが高すぎると、ＥＣＭへの電源投入後や大音声感知後に所望のＤＣ動作電圧に戻る応答時間が遅くなるという問題が生じるため、一般には、入力インピーダンスは数ＧΩから数１０ＧΩ程度に設定される。
ＣＭＯＳアンプの同一チップに数ＧΩから数１０ＧΩの抵抗を内蔵しようとする場合、ＭＯＳトランジスタのサブスレッショルド領域の微少電流を利用して、等価高抵抗をモノリシックに構成する方法が従来から用いられている。この従来から用いられている技術を図１６、図１７を用いて説明する。
図１６は、ＥＣＭに用いられるＣＭＯＳアンプの回路例であり、図１７は、ＮチャネルＭＯＳトランジスタのサブスレッショルド領域を利用して入力インピーダンスを数ＧΩから数１０ＧΩに設定した増幅装置の例である。
図１６において、１は正入力端子、２は負入力端子、３は第１の出力端子、４は第１のＰチャネルＭＯＳトランジスタ、５は第２のＰチャネルＭＯＳトランジスタ、６は第３のＰチャネルＭＯＳトランジスタ、７は第４のＰチャネルＭＯＳトランジスタ、８は第１のＮチャネルＭＯＳトランジスタ、９は第２のＮチャネルＭＯＳトランジスタ、１０は第３のＮチャネルＭＯＳトランジスタ、１１は第４のＮチャネルＭＯＳトランジスタ、１２は第１の抵抗、１３は第２の抵抗、１４は第３の抵抗、１５は第１の電流源、１６は第２の電流源、１７は第３の電流源、１８は電源端子、１９は接地端子である。
第１のＰチャネルＭＯＳトランジスタ４と第２のＰチャネルＭＯＳトランジスタ５で差動回路を構成し、正入力端子１、負入力端子２から入力された信号は、第１の抵抗１２、第２の抵抗１３および、第３のＰチャネルＭＯＳトランジスタ６、第４のＰチャネルＭＯＳトランジスタ７、第１のＮチャネルＭＯＳトランジスタ８、第２のＮチャネルＭＯＳトランジスタ９、第４のＮチャネルＭＯＳトランジスタ１１によって増幅され、第１の出力端子３から出力される。
図１７において、２０は図１６で示したＣＭＯＳアンプ回路、２１は入力端子、２２は第２の出力端子、２３は帰還回路、２４は電圧源、２５は第５のＮチャネルＭＯＳトランジスタ、２６は第６のＮチャネルＭＯＳトランジスタである。なお、図１６で説明した同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図１７の増幅装置は、帰還回路２３を用いた例であり、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６をサブスレッショルド領域で使用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定している。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより、音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
しかし、従来の構成の増幅装置ではＥＣＭに要求される所望の電気的特性は満たすものの、入力インピーダンスを数ＧΩから数１０ＧΩに設定する必要があるため、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量の低いＭＯＳのゲートで受ける構成となっている。また、ＥＳＤ破壊を防止するために、入力端子２１にダイオード等のＥＳＤ保護素子を接続すると、入力インピーダンスが低下してしまう。入力端子２１においては、入力インピーダンスを高く保たなければ、入力端子２１に接続されるＥＣＭからの信号特性を検出できないため、ＥＳＤ保護素子のような入力インピーダンスを低下させる素子を入力端子２１に接続することができなかった。
このため、入力端子２１は極めてＥＳＤ耐量が低く、ＭＭ基準のＥＳＤ耐量は一般に、２０Ｖ〜３０Ｖ程度となる。入力端子２１にはＥＣＭが接続されるため、ＥＣＭモジュールとして構成された場合、モジュール外部には露出しないが、その製造の過程ではＥＳＤ破壊に十分に注意するために特別な取り扱いや工程管理が必要となり、製造方法が非常に煩雑となる。なお、ＭＭ基準とは、マシーン・モデル基準のことであり、デバイスハンドラ等の帯電した金属が半導体デバイスに触れることが原因で静電破壊することを想定したＥＳＤモデルである。
本発明の目的は上記従来の問題点を解決するもので、入力インピーダンスを数ＧΩから数１０ＧΩに設定し、且つ、ＥＳＤ耐量を向上させた増幅装置を提供することである。
本発明は、増幅回路と電圧源と高抵抗回路とを備え、前記増幅回路の入力端子と前記電圧源の出力端子とを前記高抵抗回路を介して接続し、前記電圧源の出力電圧に応じて、前記入力端子から入力された信号を増幅する増幅装置であって、前記電圧源の出力端子に、ＥＳＤ保護素子を接続したことを特徴とする増幅装置を提供する。
上記構成によれば、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができるため、製造上の特別な取り扱いや管理が不要となり、製造のリードタイム短縮、コスト削減を図ることが可能である。
また、本発明は、前記高抵抗回路を、ＭＯＳトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をＭＯＳトランジスタにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ＭＯＳトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をＭＯＳトランジスタにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＰチャンネルおよびＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮチャネルＭＯＳトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタと抵抗で構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、バイポーラトランジスタにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をバイポーラトランジスタにて構成し、ＥＳＤ保護素子をダイオードで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をＮＰＮトランジスタと抵抗で構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記高抵抗回路を、ダイオードにて構成し、前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする増幅装置を提供する。
上記構成によれば、高抵抗回路をダイオードにて構成し、ＥＳＤ保護素子をダイオードで構成することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上することができる。
また、本発明は、前記増幅回路の入力端子に、容量性の信号源を接続することを特徴とする増幅装置を提供する。
上記構成によれば、大きな負荷抵抗を接続することにより、音声帯域の周波数特性を平坦にすることができる。
また、本発明において、前記容量性の信号源は、エレクトレットコンデンサマイクロフォンであることを特徴とする増幅装置を提供する。
上記構成によれば、高分子材料などの誘電体内部に半永久的な分極を起こさせて表面に電荷を保持させたエレクトレットを電極に用いることで、外部からの電圧印加を不要とし、携帯電話などの小型携帯機器に用いることができる。
また、本発明において、前記増幅回路は、高入力インピーダンスのＣＭＯＳアンプであることを特徴とする増幅装置を提供する。
上記構成によれば、マイクロフォンからの信号に対して音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現することができる。
本発明にかかる増幅装置によれば、入力インピーダンスを数ＧΩから数１０ＧΩに設定できるため所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
次に本発明の実施例における増幅装置について、図面を参照しながら詳細に説明する。図１は、本発明の実施形態にかかる増幅装置（１）を説明するための図である。なお、図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図１の構成において、２７は第５のＰチャネルＭＯＳトランジスタ、２８は第７のＮチャネルＭＯＳトランジスタである。図１の構成においては、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６をサブスレッショルド領域で使用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定している。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずに、ＩＣ外部でアセンブリ中に発生し入力端子２１から侵入したサージ電圧を電源端子１８、または接地端子１９に逃がす経路を構成することができる。以下、入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合と電源端子１８基準の場合のそれぞれについて、図２及び図３を参照して説明する。
図２及び図３は、図１の等価回路を示すものであり、図１に示した増幅装置において、入力端子２１からサージ電圧が侵入した場合の電流放出経路を示す図である。図２は、接地端子１９基準の場合におけるサージ電流放出経路を示し、図３は、電源端子１８基準の場合におけるサージ電流放出経路を示す。図２及び図３では、図１では図示していなかった電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ３７を明示している。また、図２及び図３では、各ＭＯＳトランジスタ２５〜２８、３７のダイオード成分を表記している。
接地端子１９基準で、入力端子２１に＋サージ電圧が印加された場合、図２中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第５のＰチャネルＭＯＳトランジスタ２７を経由して、電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ３７のブレークダウンにより接地端子１９に流れる。また、接地端子１９基準で、入力端子２１に＋サージ電圧が印加された場合、図２中に点線で示すように、電流が、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由して、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンにより接地端子１９に流れることもあり得る。一方、接地端子１９基準で、入力端子２１に−サージ電圧が印加された場合、図３中に破線で示すように、電流は、接地端子１９から、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
電源端子１８基準で、入力端子２１に＋サージ電圧が印加された場合、図３中に破線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第５のＰチャネルＭＯＳトランジスタ２７を経由して、電源端子１８に流れる。一方、電源端子１８基準で、入力端子２１に−サージ電圧が印加された場合、図３中に一点鎖線で示すように、電流は、電源端子１８から、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７のブレークダウンにより、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。また、電源端子１８基準で、入力端子２１に−サージ電圧が印加された場合、図３中に点線で示すように、電流が、電源端子１８から、第５のＰチャネルＭＯＳトランジスタ２７のブレークダウンにより、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れることもあり得る。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
このように本実施形態の増幅装置によれば、ＥＳＤ保護素子を接続する位置を適切にすることで入力インピーダンスの低下を回避でき、ＥＳＤ耐量を約７０〜８０Ｖ程度に増加させることが可能である。
なお、ＥＳＤ耐量は第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第５のＮチャネルＭＯＳトランジスタ２５、第６のＮチャネルＭＯＳトランジスタ２６の大きさを設定する必要がある。
また、図１〜図３では２５と２６がＮチャネルＭＯＳトランジスタの例を示したが、おのおのＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図４は、本発明の実施形態にかかる増幅装置（２）を説明するための図である。なお、図１〜図３、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図４に示す増幅装置は、図１〜図３に示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図４の構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子１８、または接地端子１９に逃がす経路を構成することができる。以下、入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合と電源端子１８基準の場合のそれぞれについて、図５及び図６を参照して説明する。
図５及び図６は、図４の等価回路を示すものであり、図４に示した増幅装置において、入力端子２１からサージ電圧が侵入した場合の電流放出経路を示す図である。図５は、接地端子１９基準の場合におけるサージ電流放出経路を示し、図６は、電源端子１８基準の場合におけるサージ電流放出経路を示す。図５及び図６では、図４では図示していなかった電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ３７を明示している。また、図５及び図６では、各ＭＯＳトランジスタ２５、２６、２８、３７のダイオード成分を表記している。
接地端子１９基準で、入力端子２１に＋サージ電圧が印加された場合、図５中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンにより接地端子１９に流れる。一方、接地端子１９基準で、入力端子２１に−サージ電圧が印加された場合、図５中に破線で示すように、電流は、接地端子１９から、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
電源端子１８基準で、入力端子２１に＋サージ電圧が印加された場合、図６中に一点鎖線で示すように、電流は、入力端子２１から、第５のＮチャネルＭＯＳトランジスタ２５を経由し、第７のＮチャネルＭＯＳトランジスタ２８のブレークダウンを経由して、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７を経由して、電源端子１８に流れる。一方、電源端子１８基準で、入力端子２１に−サージ電圧が印加された場合、図６中に破線で示すように、電流は、電源端子１８から、電源端子１８−接地端子１９間のＮチャネルトランジスタ３７のブレークダウンにより、第７のＮチャネルＭＯＳトランジスタ２８を経由し、第６のＮチャネルＭＯＳトランジスタ２６を経由して、入力端子２１に流れる。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図４〜図６では２５と２６がＮチャネルＭＯＳトランジスタの例を示したが、おのおのＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図７は、本発明の実施形態にかかる増幅装置（３）を説明するための図である。なお、図１、図６、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図７の構成において、２９は第１のＮＰＮトランジスタ、３０は第２のＮＰＮトランジスタである。図７に示す増幅装置は、図１に示した構成において、第５のＮチャネルＭＯＳトランジスタ２５および第６のＮチャネルＭＯＳトランジスタ２６を、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０に置換したものである。図７の構成の増幅装置でも、図１に示した増幅装置と同様に、第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の微少電流を利用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定することが可能である。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２、図３を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
なお、ＥＳＤ耐量は第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第１のＮＰＮトランジスタ２９、第２のＮＰＮトランジスタ３０の大きさを設定する必要がある。
また、図７では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図８は、本発明の実施形態にかかる増幅装置（４）を説明するための図である。図１から図７、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図８に示す増幅装置は、図７に示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図８の構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図５、図６を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図８では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図９は、本発明の実施形態にかかる増幅装置（５）を説明するための図である。なお、図１から図８、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図９の構成において、３１は第１のダイオード、３２は第２のダイオードである。図９に示す増幅装置は、図１に示した構成において、第５のＮチャネルＭＯＳトランジスタ２５および第６のＮチャネルＭＯＳトランジスタ２６を、第１のダイオード３１および第２のダイオード３２に置換したものである。図９の構成の増幅装置でも、図１に示した増幅装置と同様に、第１のダイオード３１、第２のダイオード３２の微少電流を利用することにより、入力インピーダンスを数ＧΩから数１０ＧΩに設定することが可能である。
ＥＣＭは入力端子２１に接続され、ＣＭＯＳアンプの高い入力インピーダンスにより音声帯域まで周波数特性が平坦となり、且つ入力インピーダンスを数ＧΩから数１０ＧΩに設定することで、ＥＣＭへの電源投入後や大音声感知後の応答時間を早めて所望の電気的特性を実現している。
更に、電圧源２４の出力端子に、第５のＰチャネルＭＯＳトランジスタ２７と第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２、図３を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
なお、ＥＳＤ耐量は第１のダイオード３１、第２のダイオード３２の許容電流値に依存するため、素子の特性に応じて、入力インピーダンスが数ＧΩから数１０ＧΩで、且つ、製造上の特別な取り扱いや管理が必要ないＥＳＤ耐量となるように、第１のダイオード３１、第２のダイオード３２の大きさを設定する必要がある。
図１０は、本発明の実施形態にかかる増幅装置（６）を説明するための図である。図１から図９、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図１０に示す増幅装置は、図９に示した構成において第５のＰチャネルＭＯＳトランジスタ２７を除いたものである。
図１０の構成の増幅装置では、電圧源２４の出力端子に、第７のＮチャネルＭＯＳトランジスタ２８をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図５、図６を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図１１は、本発明の実施形態にかかる増幅装置（７）を説明するための図である。図１から図１０、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図１１の構成において、３３は第３のＮＰＮトランジスタ、３４は第４の抵抗である。図１１に示す増幅装置は、図８に示した構成において、第７のＮチャネルＭＯＳトランジスタ２８を、第３のＮＰＮトランジスタ３３および第４の抵抗３４に置換したものである。
図１１の構成の増幅装置では、電圧源２４の出力端子に、第３のＮＰＮトランジスタ３３と第４の抵抗３４をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路を、接地端子１９基準の場合について、図１２を参照して説明する。図１２（ａ）は、接地端子１９基準の場合におけるサージ電流放出経路を示し、図１２（ｂ）は、第３のＮＰＮトランジスタ３３の断面を示す。
入力端子２１に＋サージ電圧が印加された場合、まず、図１２（ｂ）参照に示すように、第３のＮＰＮトランジスタ３３のコレクターベース間に形成されるダイオードがブレークダウンして、コレクターベース間の第４の抵抗に電流が流れる。この電流と、第４の抵抗３４との積が０．７Ｖ以上になると、第３のＮＰＮトランジスタ３３はＯＮする。そして、第３のＮＰＮトランジスタ３３のコレクターエミッタ間に電流が流れ、サージ電流が接地端子１９に流れる。すなわち、入力端子２１に＋サージ電圧が印加された場合、電流は、図１２中に一点鎖線で示す経路で流れる。一方、入力端子２１に−サージ電圧が印加された場合、図１２（ａ）中に破線で示すように、電流は、接地端子１９から、第３のＮＰＮトランジスタ３３のコレクタ−基板（ＰＳＵＢ）間に形成されるダイオードを経由し、第２のＮＰＮトランジスタ３０を経由して、入力端子２１に流れる。
上記構成により、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
図７では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても、あるいはＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。また、第４の抵抗３４が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第４の抵抗３４は、通常５ＫΩ〜２０ＫΩ程度である。また、ＥＳＤ保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数Ｖ程度）なるが、第４の抵抗３４の抵抗値はゼロでも構わない。
図１３は、発明の実施形態にかかる増幅装置（８）を説明するための図である。図１から図１２、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
図１３の構成において、３５は第３のダイオード、３６は第４のダイオードである。図１３に示す増幅装置は、図７に示した構成において、第５のＰチャネルＭＯＳトランジスタ２７および第７のＮチャネルＭＯＳトランジスタ２８を、第３のダイオード３５および第４のダイオード３６に置換したものである。図１３の構成の増幅装置では、電圧源２４の出力端子に、第３のダイオード３５と第４のダイオード３６をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２、図３を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
また、図１３では２９と３０がＮＰＮトランジスタの例を示したが、おのおのＰＮＰトランジスタであっても、あるいはＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタであっても同一の効果が得られ、本発明の実施例に含まれる。
図１４は、本発明の実施形態にかかる増幅装置（９）を説明するための図である。図１から図１３、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図１４に示す増幅装置は、図１１、図１２に示した構成において、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０を、第１のダイオード３１および第２のダイオード３２に置換したものである。
図１４の構成の増幅装置では、電圧源２４の出力端子に、第３のＮＰＮトランジスタ３３と第４の抵抗３４をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図１２を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
第４の抵抗３４が極めて小さい値であっても同一の効果が得られ、本発明の実施例に含まれる。なお、第４の抵抗３４は、通常５ＫΩ〜２０ＫΩで程度ある。また、ＥＳＤ保護素子としてブレークダウンする電圧（サージ電圧が逃げる時の電圧）が若干高く（数Ｖ程度）なるが、第４の抵抗３４の抵抗値はゼロでも構わない。
図１５は、本発明の実施形態にかかる増幅装置（１０）を説明するための図である。図１から図１４、および図１６から図１７で説明したものと同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図１５に示す増幅装置は、図１３に示した構成において、第１のＮＰＮトランジスタ２９および第２のＮＰＮトランジスタ３０を第１のダイオード３１および第２のダイオード３２に置換したものである。
図１５の構成の増幅装置では、電圧源２４の出力端子に、第３のダイオード３５と第４のダイオード３６をＥＳＤ保護素子として接続することで、入力端子２１から入ってくる音声帯域の信号（２０Ｈｚ〜２０ｋＨｚ）に対して影響せずにサージ電圧を電源端子、または接地端子に逃がす経路を構成することができる。入力端子２１からサージ電圧が侵入した場合の電流放出経路は、図２、図３を参照して説明したものと同様である。また、入力インピーダンスを数ＧΩから数１０ＧΩに設定して所望の電気的特性を満たし、且つ、ＥＳＤ耐量を向上させることで製造上の特別な取り扱いや管理が不要となるため、製造のリードタイム短縮、コスト削減を図ることが可能である。
本発明は、入力インピーダンスを数ＧΩから数１０ＧΩに設定し、且つ、ＥＳＤ耐量を向上させた増幅装置として携帯電話などの小型携帯機器において利用可能である。
本発明の実施形態にかかる増幅装置（１）を説明するための図 本発明の実施形態にかかる増幅装置（１）におけるサージ電流放出経路を説明するための図（１） 本発明の実施形態にかかる増幅装置（１）におけるサージ電流放出経路を説明するための図（２） 本発明の実施形態にかかる増幅装置（２）を説明するための図 本発明の実施形態にかかる増幅装置（２）におけるサージ電流放出経路を説明するための図（１） 本発明の実施形態にかかる増幅装置（２）におけるサージ電流放出経路を説明するための図（２） 本発明の実施形態にかかる増幅装置（３）を説明するための図 本発明の実施形態にかかる増幅装置（４）を説明するための図 本発明の実施形態にかかる増幅装置（５）を説明するための図 本発明の実施形態にかかる増幅装置（６）を説明するための図 本発明の実施形態にかかる増幅装置（７）を説明するための図 本発明の実施形態にかかる増幅装置（７）におけるサージ電流放出経路を説明するための図 本発明の実施形態にかかる増幅装置（８）を説明するための図 本発明の実施形態にかかる増幅装置（９）を説明するための図 本発明の実施形態にかかる増幅装置（１０）を説明するための図 従来のＣＭＯＳアンプ回路を説明するための図 従来の増幅装置を説明するための図
１ 正入力端子
２ 負入力端子
３ 第１の出力端子
４ 第１のＰチャネルＭＯＳトランジスタ
５ 第２のＰチャネルＭＯＳトランジスタ
６ 第３のＰチャネルＭＯＳトランジスタ
７ 第４のＰチャネルＭＯＳトランジスタ
８ 第１のＮチャネルＭＯＳトランジスタ
９ 第２のＮチャネルＭＯＳトランジスタ
１０ 第３のＮチャネルＭＯＳトランジスタ
１１ 第４のＮチャネルＭＯＳトランジスタ
１２ 第１の抵抗
１３ 第２の抵抗
１４ 第３の抵抗
１５ 第１の電流源
１６ 第２の電流源
１７ 第３の電流源
１８ 電源端子
１９ 接地端子
２０ ＣＭＯＳアンプ回路
２１ 入力端子
２２ 第２の出力端子
２３ 帰還回路
２４ 電圧源
２５ 第５のＮチャネルＭＯＳトランジスタ
２６ 第６のＮチャネルＭＯＳトランジスタ
２７ 第５のＰチャネルＭＯＳトランジスタ
２８ 第７のＮチャネルＭＯＳトランジスタ
２９ 第１のＮＰＮトランジスタ
３０ 第２のＮＰＮトランジスタ
３１ 第１のダイオード
３２ 第２のダイオード
３３ 第３のＮＰＮトランジスタ
３４ 第４の抵抗
３５ 第３のダイオード
３６ 第４のダイオード
３７ 電源端子１８−接地端子１９間のＮチャネルＭＯＳトランジスタ

Claims (16)

  1. 増幅回路と電圧源と高抵抗回路とを備え、前記増幅回路の入力端子と前記電圧源の出力端子とを前記高抵抗回路を介して接続し、前記電圧源の出力電圧に応じて、前記入力端子から入力された信号を増幅する増幅装置であって、
    前記電圧源の出力端子に、ＥＳＤ保護素子を接続したことを特徴とする増幅装置。
  2. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ＭＯＳトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置。
  3. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ＭＯＳトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置。
  4. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、バイポーラトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置。
  5. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、バイポーラトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置。
  6. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ダイオードにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続し、前記ＰチャネルＭＯＳトランジスタのゲートとソースを高電位電源端子に接続して構成したことを特徴とする増幅装置。
  7. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ダイオードにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮチャネルＭＯＳトランジスタのドレインを接続し、前記ＮチャネルＭＯＳトランジスタのゲートとソースを低電位電源端子に接続して構成したことを特徴とする増幅装置。
  8. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、バイポーラトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする増幅装置。
  9. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、バイポーラトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする増幅装置。
  10. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、バイポーラトランジスタにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする増幅装置。
  11. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ダイオードにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタとベースを低電位電源端子に接続して構成したことを特徴とする増幅装置。
  12. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ダイオードにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子にＮＰＮトランジスタのコレクタを接続し、前記ＮＰＮトランジスタのエミッタを低電位電源端子に接続し、前記ＮＰＮトランジスタのベースを抵抗を介して前記低電位電源端子に接続して構成したことを特徴とする増幅装置。
  13. 請求項１記載の増幅装置であって、
    前記高抵抗回路を、ダイオードにて構成し、
    前記ＥＳＤ保護素子を、前記電圧源の出力端子に第１のダイオードのカソードと第２のダイオードのアノードを接続し、前記第１のダイオードのアノードを低電位電源端子に接続し、前記第２のダイオードのカソードを高電位電源端子に接続して構成したことを特徴とする増幅装置。
  14. 請求項１記載の増幅装置であって、
    前記増幅回路の入力端子に、容量性の信号源を接続することを特徴とする増幅装置。
  15. 請求項１４記載の増幅装置であって、
    前記容量性の信号源は、エレクトレットコンデンサマイクロフォンであることを特徴とする増幅装置。
  16. 請求項１記載の増幅装置であって、
    前記増幅回路は、高入力インピーダンスのＣＭＯＳアンプであることを特徴とする増幅装置。
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