WO2008050657A1 - Condensateur de stratifié - Google Patents

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WO2008050657A1
WO2008050657A1 PCT/JP2007/070285 JP2007070285W WO2008050657A1 WO 2008050657 A1 WO2008050657 A1 WO 2008050657A1 JP 2007070285 W JP2007070285 W JP 2007070285W WO 2008050657 A1 WO2008050657 A1 WO 2008050657A1
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electrode
internal
relay electrode
external
external terminal
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Inventor
Shinichi Osawa
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Kyocera Corporation
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01G4/002—Details
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer capacitor suitably used for a decoupling circuit that stabilizes a power supply current supplied to a power supply terminal of an IC.
  • a decoupling circuit is connected between the IC and the power supply in parallel to the IC, and the AC component of the power supply current is bypassed by the decoupling circuit, and only the DC component is supplied to the IC. I am doing so.
  • Such a function of the decoupling circuit can be obtained by making the impedance lower than a predetermined value in a wide frequency band from a low frequency to a high frequency.
  • the decoupling circuit is composed of a plurality of capacitors. Since the capacitor has an equivalent direct IJ inductance (hereinafter referred to as ESL) in addition to the capacitance, the impedance is only in the frequency band near the self-resonant frequency due to the ESL and capacitance.
  • ESL equivalent direct IJ inductance
  • the decoupling circuit is configured by arranging a plurality of capacitors having different self-resonant frequencies in parallel.
  • it is necessary to reduce the number of capacitors to be configured.
  • it is only necessary to adopt a capacitor that can provide a wide frequency band with low impedance.
  • a multilayer capacitor has been suitably used for the decoupling circuit.
  • FIG. 4 is an external perspective view showing an example of a conventional multilayer capacitor.
  • the multilayer capacitor 40 conventionally used in the decoupling circuit for example, as disclosed in JP-A-2004-296940, a plurality of rectangular dielectric layers 42 are stacked in the stacking direction.
  • a multilayer capacitor 40 with one of the mounting surfaces as a mounting surface is known! /.
  • Such a multilayer capacitor 40 can obtain a high capacitance by arranging a plurality of capacitances formed in parallel between the first internal electrode and the second internal electrode in parallel.
  • the path of the current flowing through each of the first internal electrode and the second internal electrode can be shortened and the ESL can be lowered.
  • the impedance of the capacitor is minimized at the self-resonant frequency, and is approximately inversely proportional to the capacitance on the lower frequency side than the self-resonant frequency, and approximately proportional to ESL on the high-frequency side.
  • the multilayer capacitor 40 has a high capacitance and a low ESL, so that the impedance is low over a wide range on both the low frequency side and the high frequency side of the self-resonant frequency. It can be seen that, by itself, a wide frequency band with low impedance can be obtained. Therefore, it can be said that the multilayer capacitor 40 is suitable as a capacitor employed in the decoupling circuit.
  • the conventional multilayer capacitor 40 described above shortens the current path in order to lower the ESL, so the equivalent series resistance (hereinafter referred to as ESR) is also reduced, so the impedance near the self-resonant frequency is low. Too much! / Fig. 5 is a diagram showing the impedance characteristics in the decoupling circuit.
  • the horizontal axis shows the frequency (unit: MHz) and the vertical axis shows the impedance I Z I (unit: ⁇ ).
  • the broken characteristic curve X and characteristic curve y in the figure show the impedance characteristics of two different capacitors that make up the decoupling circuit, and the solid characteristic curve z shows the impedance characteristics of the decoupling circuit.
  • the impedance characteristic force of the decoupling circuit The self-resonance frequency r It will be too high in the vicinity.
  • Such a decoupling circuit has a problem that the function of diverting the AC component of the power supply current does not work depending on the frequency because the impedance varies greatly depending on the frequency.
  • the present invention has been devised in view of the problems in the conventional multilayer capacitor as described above, and an object thereof is to provide a multilayer capacitor capable of controlling ESR while keeping ESL low. .
  • a rectangular parallelepiped laminated body formed by laminating a plurality of rectangular dielectric layers in a laminating direction, and alternately arranged so as to face each other with the dielectric layer sandwiched inside the laminated body.
  • a plurality of first internal capacitance electrodes and second electrodes each having a capacitance electrode lead-out portion led to the left and right surfaces perpendicular to the lamination direction and perpendicular to the direction parallel to the longitudinal direction of the dielectric layer.
  • An internal capacitance electrode, a first external relay electrode formed on each of the left and right surfaces and connected to the capacitance electrode lead-out portion of the first internal capacitance electrode, and a second external capacitance electrode formed on the left and right surfaces, respectively.
  • the second external relay electrode to which the capacitive electrode lead-out portion is connected, and the first internal capacitive electrode and the second internal capacitive electrode inside the multilayer body are arranged between different dielectric layers and led out to the left and right surfaces.
  • a lead-out portion that has a relay electrode lead-out portion and that is drawn out to the upper and lower surfaces of the laminate perpendicular to the width direction perpendicular to the longitudinal direction of the dielectric layer and perpendicular to the longitudinal direction of the dielectric layer.
  • a first internal relay electrode having a dielectric layer opposite to the first internal relay electrode between the dielectric layers different from the first internal capacitance electrode and the second internal capacitance electrode in the laminate.
  • a second internal relay electrode having a relay electrode lead-out portion that is led out to the left and right surfaces and connected to the second external relay electrode, and has a lead-out portion that is led out to the upper and lower surfaces of the laminate. And a first outer surface formed on each of the upper and lower surfaces and connected to the lead portion of the first internal relay electrode.
  • a multilayer capacitor comprising a partial terminal electrode and a second external terminal electrode formed on each of the upper and lower surfaces and connected to the lead portion of the second internal relay electrode.
  • the first internal relay electrode disposed between the first internal capacitance electrode and the first external terminal electrode, and the second internal capacitance electrode and the second external terminal electrode are disposed.
  • the presence of the second internal relay electrode lengthens the current path inside the multilayer capacitor, greatly increasing the ESR of the multilayer capacitor.
  • the multilayer capacitor of the present invention it is possible to control ESR while keeping ESL low.
  • the first external terminal electrode and the second external terminal electrode are formed on the upper and lower surfaces of the laminate, the first and second external terminal electrodes are also formed.
  • the laminate is a laminate of a plurality of rectangular dielectric layers in the stacking direction. Therefore, the multilayer capacitor is less likely to fall down when mounted on a circuit board.
  • the present invention it is preferable that a plurality of the first external terminal electrodes and the second external terminal electrodes are alternately formed.
  • the current flowing from the first internal relay electrode to the first external terminal electrode, and the 2 The current flowing from the internal relay electrode to the second external terminal electrode is dispersed to form a plurality of current paths, resulting in low inductance. Furthermore, the inductance due to the current flowing in the lead-out portions of the first internal relay electrodes and the lead-out portions of the second internal relay electrodes adjacent to each other is canceled out. In this way, the distributed and lowered inductance is further offset, so that the ESL can be reduced.
  • the first internal capacitance electrode, the second internal capacitance electrode, the first internal capacitance electrode, The internal relay electrode and the second internal relay electrode are preferably rotationally symmetric with respect to an axis of symmetry passing through the center of the front and rear surfaces perpendicular to the stacking direction of the stacked body.
  • the first internal capacitance electrode, the second internal capacitance electrode, the first internal relay electrode, and the second internal relay electrode are rotationally symmetric with respect to an axis of symmetry passing through the center of the front and rear surfaces, The characteristics do not change even when the upper and lower surfaces of the body are shifted and mounted as a mounting surface! /, So there are few restrictions on the mounting direction on the circuit board! /.
  • the width of the first external relay electrode and the second external relay electrode is narrower than the width of the first external terminal electrode and the second external terminal electrode.
  • the widths of the first external relay electrode and the second external relay electrode are made narrower than the widths of the first external terminal electrode and the second external terminal electrode, the areas of the left and right surfaces can be reduced. Therefore, it is possible to reduce the thickness of the multilayer capacitor.
  • a distance between the first external relay electrode and the second external relay electrode is narrower than a distance between the first external terminal electrode and the second external terminal electrode.
  • the area of the left and right surfaces can be reduced.
  • the multilayer capacitor can be made thinner, and the effect of canceling out the inductance of the current flowing through the first external relay electrode and the second external relay electrode is increased. Is possible.
  • a plurality of pairs of the first internal relay electrode and the second internal relay electrode are arranged at equal intervals in the stacking direction of the stacked body.
  • the impedance of the multilayer capacitor is reduced! /, And the frequency There is little change in impedance! / In the band! /
  • FIG. 1A is an external perspective view showing the multilayer capacitor of one embodiment of the present invention.
  • FIG. 1B is an external perspective view of the multilayer capacitor of FIG. 1A excluding the first external relay electrode, the second external relay electrode, the first external terminal electrode, and the second external terminal electrode.
  • FIG. 2A is a plan view of the dielectric layer on which the first internal capacitance electrode of the multilayer capacitor of FIG. 1 is formed as viewed from the front of the multilayer body.
  • FIG. 2B is a plan view of the dielectric layer on which the second internal capacitance electrode of the multilayer capacitor of FIG. 1 is formed as viewed from the front of the multilayer body.
  • FIG. 2C is a plan view of the dielectric layer on which the first internal relay electrode of the multilayer capacitor of FIG. 1 is formed as viewed from the front of the multilayer body.
  • FIG. 2D is a plan view of the dielectric layer on which the second internal relay electrode of the multilayer capacitor of FIG. 1 is formed as viewed from the front of the multilayer body.
  • Fig. 3 is a diagram showing the impedance characteristics of a multilayer capacitor.
  • FIG. 4 is an external perspective view showing an example of a conventional multilayer capacitor.
  • FIG. 5 is a diagram showing impedance characteristics in the decoupling circuit.
  • FIG. 1A is an external perspective view showing a multilayer capacitor according to an embodiment of the present invention
  • FIG. 1B is a first external relay electrode, a second external relay electrode, and a first external terminal electrode of the multilayer capacitor of FIG. 1A
  • FIG. 6 is an external perspective view excluding a second external terminal electrode.
  • 2A to 2D respectively show a dielectric layer in which the first internal capacitance electrode, the second internal capacitance electrode, the first internal relay electrode, and the second internal relay electrode of the multilayer capacitor of FIG. 1 are formed from the front of the multilayer body.
  • FIG. 1A is an external perspective view showing a multilayer capacitor according to an embodiment of the present invention
  • FIG. 1B is a first external relay electrode, a second external relay electrode, and a first external terminal electrode of the multilayer capacitor of FIG. 1A.
  • FIG. 6 is an external perspective view excluding a second external terminal electrode.
  • 2A to 2D respectively show a dielectric layer in which the first internal capacitance electrode, the second internal
  • An outline of the multilayer capacitor 10 of the present invention shown in these drawings is that a multilayer body 1 formed by laminating a plurality of dielectric layers 2 in the laminating direction and a dielectric layer 2 sandwiched between the multilayer bodies 1 are mutually connected.
  • the first external relay electrode 13 and the second external relay electrode 14 formed on each, and the first external terminal electrode 15 and the second external end formed on each of the upper and lower surfaces of the multilayer body 1 And a child electrode 16.
  • the left and right surfaces of the multilayer body 1 are surfaces of the multilayer body 1 perpendicular to the direction perpendicular to the stacking direction and parallel to the longitudinal direction of the dielectric layer.
  • the upper and lower surfaces of the multilayer body 1 are surfaces perpendicular to the width direction of the multilayer body 1 perpendicular to the stacking direction and perpendicular to the longitudinal direction of the dielectric layer.
  • the laminated body 1 is a rectangular parallelepiped dielectric block formed by laminating, for example, 70 to 1000 layers of a plurality of rectangular dielectric layers 2.
  • the number of stacked dielectric layers 2 is omitted.
  • the dielectric layer 2 has a thickness of 1 111 to 5 111 per layer and is formed in a rectangular shape.
  • a dielectric material whose main component is a ceramic having a relatively high dielectric constant such as barium titanate, calcium titanate, strontium titanate or the like is used.
  • the first internal capacitor electrode 3 and the second internal capacitor electrode 4 have a shape in which the peripheral portion is located slightly inside the peripheral portion of the dielectric layer 2 in order to maintain insulation from the outside. It is formed to a thickness of 5 m to 2 m.
  • a conductor material whose main component is a metal such as nickel, copper, nickel copper, silver or palladium is used.
  • the first internal capacitance electrode 3 has capacitive electrode derivation portions 3a derived respectively on the left and right surfaces la and lc of the multilayer body 1, and the second internal capacitance electrode 4 is derived on the left and right surfaces la and lc of the multilayer body 1, respectively.
  • the capacitance electrode lead-out portion 4a is provided.
  • the first external relay electrode 13 and the second external relay electrode 14 are formed on the left and right surfaces la, lc of the multilayer body 1 in a band shape with a thickness of 2 ⁇ to ma ⁇ m across the stacking direction of the multilayer body 1. ! /
  • a conductive material whose main component is a metal such as nickel, copper, silver, norradium is used.
  • the first external relay electrode 13 is connected to the capacitor electrode lead-out portion 3a of the first internal capacitor electrode 3, and the second external relay electrode 14 is connected to the capacitor electrode lead-out portion 4a of the second internal capacitor electrode 4.
  • the first internal relay electrode 5 and the second internal relay electrode 6 are located slightly inside the peripheral edge of the dielectric layer 2 in the same manner as the first internal capacitive electrode 3 and the second internal capacitive electrode 4. In such a shape, it is formed to a thickness of 0.5 m to 2 m.
  • a conductor material mainly composed of a metal such as nickel, copper, nickel copper, silver palladium is used.
  • the first internal relay electrode 5 and the second internal relay electrode 6 face each other with the dielectric layer 2 sandwiched between the dielectric layers 2 different from the first internal capacitive electrode 3 and the second internal capacitive electrode 4.
  • the first internal relay electrode 5 has a relay electrode lead-out portion 5a led out to the left and right surfaces la, lc of the multilayer body 1 and connected to the first external relay electrode 13, and the upper and lower surfaces lb, I d of the multilayer body 1 Each has a lead-out portion 5b.
  • the second internal relay electrode 6 has a relay electrode lead-out portion 6a that is led out to the left and right surfaces la, lc of the multilayer body 1 and connected to the second external relay electrode 14, and the upper and lower surfaces lb, I of the multilayer body 1 Each d has a drawer 6b that is pulled out.
  • the dielectric layer functioning as an effective layer sandwiched between the first internal capacitance electrode 3, the second internal capacitance electrode 4, the first internal relay electrode 5 and the second internal relay electrode 6 2 are arranged on the front and back surfaces of the laminate 1 without being sandwiched between the first internal capacitor electrode 3, the second internal capacitor electrode 4, the first internal relay electrode 5 and the second internal relay electrode 6.
  • the dielectric layer 2 functions as a protective layer.
  • the front and rear surfaces of the laminate 1 are surfaces perpendicular to the stacking direction of the laminate 1.
  • the first external terminal electrode 15 and the second external terminal electrode 16 are formed on the left and right surfaces la, lc of the multilayer body 1 in a strip shape with a thickness of 2 ⁇ to 70 ⁇ m across the stacking direction.
  • a lead portion 5b of the first internal relay electrode 5 is connected to the first external terminal electrode 15, and a lead portion 6b of the second internal relay electrode 6 is connected to the second external terminal electrode 16.
  • a conductor material mainly composed of a metal such as nickel, copper, silver, or palladium is used.
  • the surface of the first external terminal electrode 15 and the second external terminal electrode 16 is made of a conductive material such as nickel in order to improve the bonding with the solder used for mounting on the external circuit board. It is preferable to form a plating film for preventing solder erosion, and it is preferable to form a plating film for improving solder wetting made of a conductive material such as tin, solder, or gold.
  • the multilayer capacitor 10 of the present invention has a plurality of first internal capacitance electrodes 3 and second internal capacitance electrodes 4 that store charges with the dielectric layer 2 interposed therebetween, so that a high capacitance is obtained. It becomes something that can be done!
  • the multilayer capacitor 10 of the present invention includes a first internal capacitance electrode 3 and a first external terminal electrode 15.
  • the first internal relay electrode 5 disposed in the first internal relay electrode 5 and the second internal relay electrode 6 disposed between the second internal capacitance electrode 4 and the second external terminal electrode 16 exist in the multilayer capacitor 10. This increases the ESR of the multilayer capacitor 10. For example, if the number of first internal relay electrodes 5 and second internal relay electrodes 6 is set to 5 or less, ESR can be greatly increased. To reduce the increase in ESR, the number of first internal relay electrodes 5 and second internal relay electrodes 6 may be increased to increase the resistance component in parallel.
  • the first internal relay electrode 5 and the second internal relay electrode 6 have a force S having a power S inductance and an inductance having a dielectric layer 2 facing each other. Since it is canceled out, the multilayer capacitor 10 can keep ESL low. Thus, according to the multilayer capacitor 10 of the present invention, it is possible to control the ESR while keeping the ESL low.
  • the multilayer capacitor 10 of the present invention has a high capacitance and a low ESL, it is controlled so that a wide frequency band having a low impedance can be obtained and the ESR does not become too low. Therefore, it is particularly suitable as a capacitor used in the decoupling circuit.
  • both the upper and lower surfaces lb and Id of the multilayer body 1 are circuitized. Since the mounting surface can face the board, there are few restrictions on the mounting direction on the circuit board. Furthermore, since the laminated body 1 is formed by laminating a plurality of rectangular dielectric layers 2 in the laminating direction, the distance between the upper and lower surfaces lb, Id which are mounting surfaces and the center of gravity of the laminated body 1 is Since the distance between lc and the center of gravity of the multilayer body 1 is shorter than that of the multilayer body 1, the multilayer capacitor 10 is less likely to fall down when mounted on a circuit board.
  • the multilayer capacitor 10 of the present invention a plurality of the first external terminal electrodes 15 and the second external terminal electrodes 16 are alternately formed, so that the first internal relay electrode 5 to the first external terminal
  • the current flowing to the electrode 15 and the current flowing from the second internal relay electrode 6 to the second external terminal electrode 16 are dispersed to form a plurality of current paths, resulting in low inductance.
  • the inductance due to the current flowing through the lead portion 5b of the adjacent first internal relay electrode 5 and the lead portion 6b of the second internal relay electrode 6 is offset. In this way, According to the bright multilayer capacitor 10, the current is dispersed and the inductance is lowered, and further, the inductance is offset and lowered, so that the ESL can be lowered.
  • the multilayer capacitor 10 of the present invention includes a first internal capacitance electrode 3, a second internal capacitance electrode 4, a first internal relay electrode 5 and a second internal relay electrode 6 which are symmetrical axes passing through the center of the front and rear surfaces le and If. If the upper and lower surfaces lb and Id of the laminate 1 are used as the mounting surface, the characteristics do not change! /, So the direction of mounting on the circuit board is limited. There are few! /. In the multilayer capacitor 10 of the present invention, it is preferable that the width of the first external relay electrode 13 and the second external relay electrode 14 be narrower than the width of the first external terminal electrode 15 and the second external terminal electrode 16.
  • the multilayer capacitor 10 can be thinned. Further, in the multilayer capacitor 10 of the present invention, the force that makes the distance between the first external relay electrode 13 and the second external relay electrode 14 narrower than the distance between the first external terminal electrode 15 and the second external terminal electrode 16 S is preferred. When the distance between the first external relay electrode 13 and the second external relay electrode 14 is narrower than the distance between the first external terminal electrode 15 and the second external terminal electrode 16, the area of the left and right surfaces la and lc must be reduced.
  • the multilayer capacitor 10 can be made thinner, and the effect of offsetting the inductance of the current flowing through the first external relay electrode 13 and the second external relay electrode 14 can be increased. It can be lowered.
  • the multilayer capacitor 10 of the present invention it is preferable that a plurality of pairs of the first internal relay electrode 5 and the second internal relay electrode 6 are arranged at equal intervals in the stacking direction of the multilayer body 1.
  • the impedance of the multilayer capacitor 10 is reduced in the low frequency band. There is little change!
  • first internal capacitance electrode 3 and the second internal capacitance electrode 4 are formed 40 pieces each, and the first internal relay electrode 5 and the second internal relay electrode 6 are formed 5 pieces each in the laminate 1
  • the pair of the first internal relay electrode 5 and the second internal relay electrode 6 and the ten first internal capacitor electrodes 3 and the ten second internal capacitor electrodes 4 may be arranged alternately. Next, a method for manufacturing the multilayer capacitor 10 of the present invention will be described.
  • the multilayer body 1 of the multilayer capacitor 10 of the present invention is prepared in advance! By firing a precursor of the multilayer body 1 composed of a powder of a dielectric material and an organic binder to sinter ceramics. can get.
  • the precursor of the laminate 1 is a laminate sheet in which a plurality of rectangular regions corresponding to the dielectric layer 2 are arranged vertically and horizontally and a plurality of ceramic Darin sheets having a thickness of 1 ⁇ m to 10 m are laminated. This laminated sheet is obtained by cutting along the boundary of the rectangular region corresponding to the dielectric layer 2.
  • the first internal capacitance electrode 3, the second internal capacitance electrode 4, the first internal relay electrode 5 and the second internal relay electrode 6 of the multilayer capacitor 10 of the present invention are the first one when the precursor of the multilayer body 1 is produced.
  • the laminated body It is formed together with the production of the laminate 1 when the precursor 1 is fired.
  • the first external relay electrode 13, the second external relay electrode 14, the first external terminal electrode 15 and the second external terminal electrode 16 are made of, for example, a conductive paste made of a conductive material powder and a vehicle prepared in advance.
  • Capacitance electrode lead-out portions 3a and 4a, relay electrode lead-out portions 5a and 6a, and lead-out portions 5b and 6b are applied to portions exposed from the laminate 1, fired and baked, and formed by force S.
  • the first external relay electrode 13 and the second external relay electrode 14 are exposed on the left and right surfaces la and lc of the laminate 1. May be covered with a protective film such as a resin.
  • a protective film such as a resin.
  • the surfaces of the first external relay electrode 13 and the second external relay electrode 14 may be oxidized to be insulated.
  • Sample 1 having the following configuration was produced.
  • Laminate 1 was manufactured as a rectangular parallelepiped dielectric block in which the rectangular dielectric layer 2 having a length of 0.8 mm and a width of 1.6 mm was laminated in the lamination direction.
  • dielectric layer 2 ferroelectric ceramics mainly composed of barium titanate were used.
  • the first internal capacitance electrode 3 and the second internal capacitance electrode 4 are made of a conductive material mainly composed of nickel as a material, and 100 layers are alternately arranged inside the laminate 1.
  • the first internal relay electrode 5 and the second internal relay electrode 6 are made of a conductive material mainly composed of nickel as a material, and two layers are alternately arranged inside the laminate 1.
  • the first external relay electrode 13, the second external relay electrode 14, the first external terminal electrode 15 and the second external terminal electrode 16 employ copper as a material, and a nickel plating film is formed on the surface thereof. A tin plating film was formed on the surface.
  • Sample 2 of a conventional multilayer capacitor was produced. Compared to sample 1, sample 2 does not have the first internal relay electrode 5 and the second internal relay electrode 6, and the sample 1 is the same as the sample 1 except that the upper surface of the laminate 1 is the mounting surface. The same shape and material as in 1.
  • FIG. 3 is a diagram showing the impedance characteristics of a multilayer capacitor.
  • the horizontal axis represents frequency (unit: MHz), and the vertical axis represents impedance IZI (unit: ⁇ ).
  • the solid characteristic curve X represents the impedance characteristic of Sample 1 (multilayer capacitor 10 of the present invention)
  • the dashed characteristic curve Y represents the impedance characteristic of Sample 2 (conventional multilayer capacitor). Show.
  • the frequency band whose impedance is lower than 1 ⁇ is defined as the practical frequency band.
  • Sample 1 has a minimum impedance that is more than three times that of Sample 2. This is due to the fact that the sample 1 has a longer current path and a higher ESR due to the two first internal relay electrodes 5 and the two second internal relay electrodes 6. Sample 1 has a long current path due to the first internal relay electrode 5 and the second internal relay electrode 6, but the first internal relay electrode 5 and the second internal relay electrode 6 sandwich the dielectric layer 2. Since the inductances generated in each of them are offset, the amount of increase in ESL is reduced, and as a result, the impedance characteristics change almost on the high frequency side near the self-resonant frequency. Tele, nare.
  • the first internal relay electrode, the second internal capacitance electrode, and the second external terminal disposed between the first internal capacitance electrode and the first external terminal electrode.
  • the presence of the second internal relay electrode placed between the electrodes increases the current path inside the multilayer capacitor, which greatly increases the ESR of the multilayer capacitor and makes it possible to control the ESR.
  • the first internal relay electrode and the second internal relay electrode each have a force S inductance, the opposing inductances are offset by facing each other across the dielectric layer. It was confirmed that ESL can be kept low for multilayer capacitors.

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Description

明 細 書
積層コンデンサ
技術分野
[0001] 本発明は、 ICの電源端子に供給される電源電流を安定させるデカップリング回路 等に好適に用いられる積層コンデンサに関する。
背景技術
[0002] 従来より、 ICと電源との間には ICに対して並列にデカップリング回路を接続し、電 源電流のうち交流成分をデカップリング回路で迂回させ、直流成分のみを ICに供給 するようにしている。このようなデカップリング回路の機能は、低周波から高周波まで の広い周波数帯域でインピーダンスを所定の値よりも低くすることによって得られるも のである。通常、デカップリング回路は複数のコンデンサにより構成される。コンデン サは、静電容量の他に等価直歹 IJインダクタンス（以下、 ESLという。）を有していること から、この ESLと静電容量とによる自己共振周波数の付近の周波数帯域のみにおい てインピーダンスが低いものとなっているので、デカップリング回路は、自己共振周波 数の異なる複数のコンデンサを並列に配置することによって構成することとされている 。デカップリング回路の回路規模を小さなものとするためには構成するコンデンサの 数を少なくしなければならず、そのためには、単独で、インピーダンスの低い周波数 帯域が広く得られるコンデンサを採用すれば良い。例えば、従来より、デカップリング 回路には積層コンデンサが好適に用いられている。
図 4は、従来の積層コンデンサの一例を示す外観斜視図である。デカップリング回 路に従来から用いられている積層コンデンサ 40としては、例えば、特開 2004— 296 940号公報に開示されているように、複数の長方形状の誘電体層 42を積層方向に 積層して成る直方体状の積層体 41と、この積層体 41の内部で誘電体層 42を挟んで 互いに対向するように交互に配置された複数の第 1内部電極および第 2内部電極（ 図示せず）と、積層体 41の、積層方向に垂直でかつ誘電体層 42の長手方向に平行 な方向に垂直な左右面のそれぞれから、積層体 41の、積層方向に垂直でかつ誘電 体層 42の長手方向に垂直な幅方向に平行な方向に垂直な上下面の両方にかけて 積層方向に渡って形成され、第 1内部電極同士および第 2内部電極同士をそれぞれ 電気的に接続する第 1外部電極 45および第 2外部電極 46とを備え、積層体 41の上 下面の!/、ずれか一方を実装面とする積層コンデンサ 40が知られて!/、る。
このような積層コンデンサ 40は、第 1内部電極と第 2内部電極との間に形成される 静電容量を並列に複数配列することによって高い静電容量が得られるものであり、ま た、積層体 41の上下面を実装面とすることによって、それぞれの第 1内部電極および 第 2内部電極に流れる電流の経路が短くなつて ESLを低くすることができるものであ る。他方、コンデンサのインピーダンスは、自己共振周波数において最小になり、自 己共振周波数よりも低周波側では静電容量にほぼ反比例し、高周波側では ESLに ほぼ比例することが知られている。これらを考慮すると、積層コンデンサ 40は、高い 静電容量と低い ESLを有していることから、 自己共振周波数の低周波側および高周 波側の両方において広い範囲までインピーダンスが低いものとなるので、単独で、ィ ンピーダンスの低い周波数帯域が広く得られるものであることが分かる。従って、積層 コンデンサ 40はデカップリング回路に採用するコンデンサとして好適であるといえる。 しかしながら、上述した従来の積層コンデンサ 40は、 ESLを低くするために電流の 経路を短くしたことから、等価直列抵抗（以下、 ESRという。）も低くなるので、自己共 振周波数付近におけるインピーダンスが低くなりすぎて!/、た。図 5はデカップリング回 路におけるインピーダンス特性を示す線図であり、横軸は周波数（単位： MHz)を示 し、縦軸はインピーダンス I Z I (単位： Ω )を示す。図中の破線の特性曲線 Xおよび 特性曲線 yはそれぞれデカップリング回路を構成する異なる 2つのコンデンサのイン ピーダンス特性を示し、実線の特性曲線 zはデカップリング回路のインピーダンス特 性を示す。図 5に示すように、デカップリング回路にこのような積層コンデンサ 40を複 数用いた場合には、デカップリング回路のインピーダンス特性力 自己共振周波数が 近い 2つのコンデンサ同士が形成する反共振周波数 rの付近において高くなりすぎる ことになる。このようなデカップリング回路は、インピーダンスが周波数によって大きく 変動するので、周波数によっては電源電流の交流成分を迂回させる機能が働かなレ、 という問題点がある。
このような問題点を解決するために、デカップリング回路に用いるコンデンサについ ては、 ESRが低くなり過ぎないように ESRを制御する必要がある。しかしながら、 ESR を高くするために単純に電流経路を長くしたのでは ESLも高くなつてしまうという問題 点がある。 ESRを高くするために単純に電流経路を狭くする方法もある力 この方法 を用いたとしても、やはり ESLが高くなつてしまうという問題点がある。例えば、上述し た従来の積層コンデンサ 40において、第 1外部電極 45と第 2外部電極 46との間隔 を長くして第 1内部電極および第 2内部電極に流れる電流の経路を長くすると、 ESR を高くすること力 Sできる反面、 ESLも高いものとなる。
発明の開示
本発明は上記のような従来の積層コンデンサにおける問題点に鑑み案出されたも のであり、その目的は、 ESLを低く保ちつつ ESRを制御することが可能な積層コンデ ンサを提供することである。
本発明は、複数の長方形状の誘電体層を積層方向に積層して成る直方体状の積 層体と、該積層体の内部で前記誘電体層を挟んで互いに対向するように交互に配 置され、前記積層体の、積層方向に垂直でかつ誘電体層の長手方向に平行な方向 に垂直な左右面にそれぞれ導出された容量電極導出部を有する複数の第 1内部容 量電極および第 2内部容量電極と、前記左右面にそれぞれ形成され、前記第 1内部 容量電極の前記容量電極導出部が接続された第 1外部中継電極と、前記左右面に それぞれ形成され、前記第 2内部容量電極の前記容量電極導出部が接続された第 2外部中継電極と、前記積層体の内部で前記第 1内部容量電極および第 2内部容量 電極とは異なる誘電体層間に配置され、前記左右面に導出されて前記第 1外部中継 電極に接続された中継電極導出部を有するとともに、前記積層体の、積層方向に垂 直でかつ誘電体層の長手方向に垂直な幅方向に平行な方向に垂直な上下面にそ れぞれ引き出された引出部を有する第 1内部中継電極と、前記積層体の内部で前記 第 1内部容量電極および第 2内部容量電極とは異なる誘電体層間で前記誘電体層 を挟んで前記第 1内部中継電極と対向するように配置され、前記左右面に導出され て前記第 2外部中継電極に接続された中継電極導出部を有するとともに、前記積層 体の上下面にそれぞれ引き出された引出部を有する第 2内部中継電極と、前記上下 面のそれぞれに形成され、前記第 1内部中継電極の前記引出部が接続された第 1外 部端子電極と、前記上下面のそれぞれに形成され、前記第 2内部中継電極の前記 引出部が接続された第 2外部端子電極とを備える、積層コンデンサである。
本発明によれば、第 1内部容量電極と第 1外部端子電極との間に配置された第 1内 部中継電極と、第 2内部容量電極と第 2外部端子電極との間に配置された第 2内部 中継電極とが存在することによって、積層コンデンサの内部の電流経路が長くなるの で、積層コンデンサの ESRが大きく増加する。 ESRの増加量を少なくしたいときには 第 1内部中継電極および第 2内部中継電極の数を多くして並列に抵抗成分を増加す ればよい。そして、これら第 1内部中継電極および第 2内部中継電極は、それぞれが インダクタンスを有している力 誘電体層を挟んで対向していることによってそれぞれ が有するインダクタンスは相殺されるので、積層コンデンサとしては ESLを低く保つこ とが可能となる。このように、本発明の積層コンデンサによれば、 ESLを低く保ちつつ ESRを制卸すること力 S可能となる。
また、積層体の上下面の!/、ずれにも第 1外部端子電極および第 2外部端子電極が 形成されてレ、ることから、積層体の上下面のレ、ずれをも回路基板に対向する実装面 とすることができ、回路基板に実装する方向についての制約が少ない。さらに、積層 体は複数の長方形状の誘電体層を積層方向に積層したものであり、実装面である上 下面と積層体の重心との距離が、左右面と積層体の重心との距離よりも短くなるので 、回路基板に実装する際に積層コンデンサが倒れにくい。
また、本発明において、前記第 1外部端子電極および前記第 2外部端子電極は、 それぞれ複数個が交互に形成されてレ、ることが好ましレ、。
本発明によれば、第 1外部端子電極および第 2外部端子電極は、それぞれ複数個 が交互に形成されているときには、第 1内部中継電極から第 1外部端子電極へと流 れる電流、および第 2内部中継電極から第 2外部端子電極へと流れる電流は、分散 して複数の電流経路が形成されてインダクタンスが低いものとなる。さらに、隣り合う 第 1内部中継電極の引出部および第 2内部中継電極の引出部に流れる電流によるィ ンダクタンスが相殺される。このように、分散して低くしたインダクタンスがさらに相殺さ れるので、 ESLが低!/、ものとすることが可能となる。
また、本発明において、前記第 1内部容量電極、前記第 2内部容量電極、前記第 1 内部中継電極および前記第 2内部中継電極は、前記積層体の積層方向に垂直な前 後面の中央を通る対称軸に対して回転対称であることが好ましい。
本発明によれば、第 1内部容量電極、第 2内部容量電極、第 1内部中継電極およ び第 2内部中継電極は、前後面の中央を通る対称軸に対して回転対称であり、積層 体の上下面のレ、ずれを実装面としても特性が変化しな!/、ので、回路基板に実装する 方向につ!/、ての制約が少な!/、。
また、本発明において、前記第 1外部中継電極および前記第 2外部中継電極の幅 を前記第 1外部端子電極および前記第 2外部端子電極の幅よりも狭くすることが好ま しい。
本発明によれば、第 1外部中継電極および第 2外部中継電極の幅を第 1外部端子 電極および第 2外部端子電極の幅よりも狭くしたときには、左右面の面積を小さくする ことができるので、積層コンデンサの薄型化が可能になる。
また、本発明において、前記第 1外部中継電極と前記第 2外部中継電極との間隔 を前記第 1外部端子電極と前記第 2外部端子電極との間隔よりも狭くすることが好ま しい。
本発明によれば、第 1外部中継電極と第 2外部中継電極との間隔を第 1外部端子 電極と第 2外部端子電極との間隔よりも狭くしたときには、左右面の面積を小さくする ことができるので、積層コンデンサの薄型化が可能となることに加え、第 1外部中継電 極および第 2外部中継電極にそれぞれ流れる電流のインダクタンスを相殺させる効 果が高くなるので、 ESLをより低くすることが可能となる。
また、本発明において、複数の前記第 1内部中継電極および前記第 2内部中継電 極の対が前記積層体の積層方向に等間隔に配置していることが好ましい。
本発明によれば、複数の第 1内部中継電極および第 2内部中継電極の対が前記積 層体の積層方向に等間隔に配置しているときには、積層コンデンサにおけるインピー ダンスの低!/、周波数帯域にお!/、てインピーダンスの変化が少な!/、ものとすること力 Sで きる。
図面の簡単な説明
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確にな るであろう。
図 1Aは、本発明の一実施形態の積層コンデンサを示す外観斜視図である。 図 1Bは、図 1 Aの積層コンデンサの第 1外部中継電極、第 2外部中継電極、第 1外 部端子電極および第 2外部端子電極を除いた外観斜視図である。
図 2 Aは、図 1の積層コンデンサの第 1内部容量電極が形成された誘電体層を積層 体の前方から見た平面図である。
図 2Bは、図 1の積層コンデンサの第 2内部容量電極が形成された誘電体層を積層 体の前方から見た平面図である。
図 2Cは、図 1の積層コンデンサの第 1内部中継電極が形成された誘電体層を積層 体の前方から見た平面図である。
図 2Dは、図 1の積層コンデンサの第 2内部中継電極が形成された誘電体層を積層 体の前方から見た平面図である。
図 3は、積層コンデンサのインピーダンス特性を示す線図である。
図 4は、従来の積層コンデンサの一例を示す外観斜視図である。
図 5は、デカップリング回路におけるインピーダンス特性を示す線図である。
発明を実施するための最良の形態
以下図面を参考にして本発明の好適な実施形態を詳細に説明する。
図 1 Aは本発明の一実施形態の積層コンデンサを示す外観斜視図であり、図 1 Bは 図 1 Aの積層コンデンサの第 1外部中継電極、第 2外部中継電極、第 1外部端子電 極および第 2外部端子電極を除いた外観斜視図である。図 2A〜図 2Dは、それぞれ 図 1の積層コンデンサの第 1内部容量電極、第 2内部容量電極、第 1内部中継電極 および第 2内部中継電極が形成された誘電体層を積層体の前方から見た平面図で ある。これらの図に示す本発明の積層コンデンサ 10は、概説すると、複数の誘電体 層 2を積層方向に積層して成る積層体 1と、この積層体 1の内部で誘電体層 2を挟ん で互いに対向するように交互に配置されて形成された複数の第 1内部容量電極 3、 第 2内部容量電極 4、第 1内部中継電極 5および第 2内部中継電極 6と、積層体 1の 左右面のそれぞれに形成された第 1外部中継電極 13および第 2外部中継電極 14と 、積層体 1の上下面のそれぞれに形成された第 1外部端子電極 15および第 2外部端 子電極 16とを備えたものである。なお積層体 1の左右面は、積層体 1の、積層方向に 垂直でかつ誘電体層の長手方向に平行な方向に垂直な面である。積層体 1の上下 面は、積層体 1の、積層方向に垂直でかつ誘電体層の長手方向に垂直な幅方向に 平行な方向に垂直な面である。
積層体 1は、複数の長方形状の誘電体層 2を、例えば、 70層〜 1000層積層して成 る直方体状の誘電体ブロックである。なお、図 1においては本実施形態を簡略化して 説明するために誘電体層 2の積層数を省略して示している。
誘電体層 2は、 1層当り1 111〜5 111の厚みで、長方形状に形成されている。材料 としては、例えば、チタン酸バリウム，チタン酸カルシウム，チタン酸ストロンチウム等 の比較的誘電率が高いセラミックスを主成分とする誘電体材料が用いられる。
第 1内部容量電極 3および第 2内部容量電極 4は、外部との絶縁性を保っために、 その周縁部が誘電体層 2の周縁部よりも若干内側に位置するような形状で、 0. 5 m〜2 mの厚みに形成されている。材料としては、例えば、ニッケル，銅，ニッケル 銅，銀 パラジウム等の金属を主成分とする導体材料が用いられる。第 1内部容 量電極 3は積層体 1の左右面 l a, lcにそれぞれ導出された容量電極導出部 3aを有 し、第 2内部容量電極 4は積層体 1の左右面 l a, lcにそれぞれ導出された容量電極 導出部 4aを有している。
第 1外部中継電極 13および第 2外部中継電極 14は、積層体 1の左右面 l a, lcに 積層体 1の積層方向に渡って帯状に 2 μ ηι〜マ Ο μ mの厚みで形成されて!/、る。材料 としては、例えば、ニッケル，銅，銀，ノ ラジウム等の金属を主成分とする導体材料が 用いられる。第 1外部中継電極 13には第 1内部容量電極 3の容量電極導出部 3aが 接続され、第 2外部中継電極 14には第 2内部容量電極 4の容量電極導出部 4aが接 続される。
第 1内部中継電極 5および第 2内部中継電極 6は、第 1内部容量電極 3および第 2 内部容量電極 4と同様に、その周縁部が誘電体層 2の周縁部よりも若干内側に位置 するような形状で、 0. 5 m〜2 mの厚みに形成されている。材料としても、第 1内 部容量電極 3および第 2内部容量電極 4と同様に、例えば、ニッケル，銅，ニッケル 銅，銀 パラジウム等の金属を主成分とする導体材料が用いられる。 また、第 1内部中継電極 5および第 2内部中継電極 6は、第 1内部容量電極 3およ び第 2内部容量電極 4とは異なる誘電体層 2間で誘電体層 2を挟んで対向するように 配置されている。第 1内部中継電極 5は、積層体 1の左右面 l a, lcに導出されて第 1 外部中継電極 13に接続された中継電極導出部 5aを有するとともに、積層体 1の上 下面 lb, I dにそれぞれ引き出された引出部 5bを有している。第 2内部中継電極 6は 、積層体 1の左右面 l a, lcに導出されて第 2外部中継電極 14に接続された中継電 極導出部 6aを有するとともに、積層体 1の上下面 lb, I dにそれぞれ引き出された引 出部 6bを有している。
なお、本発明の積層コンデンサ 10においては、第 1内部容量電極 3、第 2内部容量 電極 4、第 1内部中継電極 5および第 2内部中継電極 6により挟まれる有効層として機 能する誘電体層 2に対し、第 1内部容量電極 3、第 2内部容量電極 4、第 1内部中継 電極 5および第 2内部中継電極 6により挟まれることがなく積層体 1の前後面側にそ れぞれ配置される誘電体層 2は、保護層として機能する。なお積層体 1の前後面は、 積層体 1の積層方向に垂直な面である。
第 1外部端子電極 15および第 2外部端子電極 16は、積層体 1の左右面 l a, lcに 積層方向に渡って帯状に 2 μ ηι〜70 μ mの厚みで形成されてレ、る。第 1外部端子電 極 15には第 1内部中継電極 5の引出部 5bが接続され、第 2外部端子電極 16には第 2内部中継電極 6の引出部 6bが接続されている。材料としては、第 1外部中継電極 1 3および第 2外部中継電極 14と同様に、例えば、ニッケル，銅，銀，パラジウム等の金 属を主成分とする導体材料が用いられる。なお、第 1外部端子電極 15および第 2外 部端子電極 16の表面には、外部の回路基板上に実装する際に用いるハンダ等との 接合を良好にするために、ニッケル等の導体材料から成るハンダ喰われ防止用のメ ツキ膜を形成することが好ましぐさらにその上に、錫，ハンダもしくは金等の導体材 料から成るハンダ濡れ向上用のメツキ膜を形成することが好ましい。
このように本発明の積層コンデンサ 10は、誘電体層 2を挟んで電荷を蓄える第 1内 部容量電極 3および第 2内部容量電極 4が複数形成されていることから、高い静電容 量を得ることができるものとなって!/、る。
本発明の積層コンデンサ 10は、第 1内部容量電極 3と第 1外部端子電極 15との間 に配置された第 1内部中継電極 5と、第 2内部容量電極 4と第 2外部端子電極 16との 間に配置された第 2内部中継電極 6とが存在することによって、積層コンデンサ 10の 内部の電流経路が長くなるので、積層コンデンサ 10の ESRが大きく増加する。例え ば、第 1内部中継電極 5および第 2内部中継電極 6の数をそれぞれ 5枚以下に設定 すると、 ESRを大きく増加することができる。 ESRの増加量を少なくしたいときには、 第 1内部中継電極 5および第 2内部中継電極 6の数を多くして並列に抵抗成分を増 加すればよい。そして、これら第 1内部中継電極 5および第 2内部中継電極 6は、それ ぞれカ Sインダクタンスを有している力 S、誘電体層 2を挟んで対向していることによって それぞれが有するインダクタンスは相殺されるので、積層コンデンサ 10としては ESL を低く保つことが可能となる。このように、本発明の積層コンデンサ 10によれば、 ESL を低く保ちつつ ESRを制御することが可能となる。
以上説明したように、本発明の積層コンデンサ 10は、高い静電容量と低い ESLを 有していることから、インピーダンスの低い周波数帯域が広く得られ、かつ ESRが低く なりすぎないように制御されているので、デカップリング回路に採用するコンデンサと して特に好適なものとなる。
また、積層体 1の上下面 lb, Idのいずれにも第 1外部端子電極 15および第 2外部 端子電極 16が形成されていることから、積層体 1の上下面 lb, Idのいずれをも回路 基板に対向する実装面とすることができるので、回路基板に実装する方向について の制約が少ない。さらに、積層体 1は複数の長方形状の誘電体層 2を積層方向に積 層したものであることから、実装面である上下面 lb, Idと積層体 1の重心との距離が 左右面 la, lcと積層体 1の重心との距離よりも短くなるので、回路基板に実装する際 に積層コンデンサ 10が倒れにくいとレ、う効果も有して!/、る。
また、本発明の積層コンデンサ 10は、第 1外部端子電極 15および第 2外部端子電 極 16は、それぞれ複数個が交互に形成されていることから、第 1内部中継電極 5から 第 1外部端子電極 15へと流れる電流、および第 2内部中継電極 6から第 2外部端子 電極 16へと流れる電流は、分散して複数の電流経路が形成されてインダクタンスが 低いものとなる。さらに、隣り合う第 1内部中継電極 5の引出部 5bおよび第 2内部中継 電極 6の引出部 6bに流れる電流によるインダクタンスが相殺される。このように、本発 明の積層コンデンサ 10によれば、電流が分散されてインダクタンスが低くなつた上に 、さらにインダクタンスが相殺されて低くなるので、 ESLが低いものとすることが可能と なる。
また、本発明の積層コンデンサ 10は、第 1内部容量電極 3、第 2内部容量電極 4、 第 1内部中継電極 5および第 2内部中継電極 6は、前後面 le, Ifの中央を通る対称 軸に対して回転対称であるときには、積層体 1の上下面 lb, Idのいずれを実装面と しても特性が変化しな!/、ので、回路基板に実装する方向にっレ、ての制約が少な!/、。 また、本発明の積層コンデンサ 10において、第 1外部中継電極 13および第 2外部 中継電極 14の幅を第 1外部端子電極 15および第 2外部端子電極 16の幅よりも狭く すること力 S好ましい。第 1外部中継電極 13および第 2外部中継電極 14の幅を第 1外 部端子電極 15および第 2外部端子電極 16の幅よりも狭くしたときには、左右面 la, 1 cの面積を小さくすることができるので、積層コンデンサ 10の薄型化が可能になる。 また、本発明の積層コンデンサ 10において、第 1外部中継電極 13と第 2外部中継 電極 14との間隔を第 1外部端子電極 15と第 2外部端子電極 16との間隔よりも狭くす ること力 S好ましい。第 1外部中継電極 13と第 2外部中継電極 14との間隔を第 1外部 端子電極 15と第 2外部端子電極 16との間隔よりも狭くしたときには、左右面 la, lc の面積を小さくすることができるので、積層コンデンサ 10の薄型化が可能となることに 加え、第 1外部中継電極 13および第 2外部中継電極 14にそれぞれ流れる電流のィ ンダクタンスを相殺させる効果が高くなるので、 ESLをより低くすることが可能となる。 また、本発明の積層コンデンサ 10において、複数の第 1内部中継電極 5および第 2 内部中継電極 6の対が積層体 1の積層方向に等間隔に配置していることが好ましい 。複数の第 1内部中継電極 5および第 2内部中継電極 6の対が積層体 1の積層方向 に等間隔に配置しているときには、積層コンデンサ 10におけるインピーダンスの低い 周波数帯域にぉレ、てインピーダンスの変化が少な!/、ものとすることができる。積層体 1の内部に、第 1内部容量電極 3および第 2内部容量電極 4をそれぞれ 40枚ずつ、 第 1内部中継電極 5および第 2内部中継電極 6をそれぞれ 5枚ずつ形成する場合で あれば、第 1内部中継電極 5および第 2内部中継電極 6の対と 10枚の第 1内部容量 電極 3および 10枚の第 2内部容量電極 4が交互に配置するようなものとすればよい。 次に、本発明の積層コンデンサ 10を製造する方法について説明する。
本発明の積層コンデンサ 10の積層体 1は、予め作製してお!/、た誘電体材料の粉 末と有機バインダとからなる積層体 1の前駆体を焼成してセラミックスを焼結させること によって得られる。この積層体 1の前駆体は、誘電体層 2に対応する長方形状の領域 が縦横の並びに複数配置されている厚みが 1 μ m〜； 10 mの複数のセラミックダリ ーンシートを積層して積層シートを作製しておいて、この積層シートを誘電体層 2に 対応する長方形状の領域の境界に沿って切断することによって得られる。
本発明の積層コンデンサ 10の第 1内部容量電極 3、第 2内部容量電極 4、第 1内部 中継電極 5および第 2内部中継電極 6は、積層体 1の前駆体を作製するときに、第 1 内部容量電極 3、第 2内部容量電極 4、第 1内部中継電極 5および第 2内部中継電極 6に対応する導電体膜のパターンをセラミックグリーンシート上に予め形成しておくこ とによって、積層体 1の前駆体を焼成したときに積層体 1の作製とともに形成されるも のである。
第 1外部中継電極 13、第 2外部中継電極 14、第 1外部端子電極 15および第 2外 部端子電極 16は、例えば、予め作製しておいた導体材料の粉末とビヒクルとからなる 導体ペーストを容量電極導出部 3a, 4a、中継電極導出部 5a, 6aおよび引出部 5b, 6bが積層体 1から露出した部分に塗布し、焼成して焼き付けることによって、形成す ること力 Sでさる。
なお、本発明は上述した実施の形態の例に限定されるものではなぐ本発明の要 旨を逸脱しない範囲において種々の変更や改良等が可能である。
例えば、上述した実施の形態の例においては、第 1外部中継電極 13および第 2外 部中継電極 14は、積層体 1の左右面 la, lcで表面が露出したものとなっているが、 表面を樹脂等の保護膜で覆うようにしてもよい。この場合には、積層体 1の左右面 la , lcが絶縁されるので、回路基板上における実装密度を高めることができる。あるい は、樹脂等の保護膜を被着して覆うのに代えて、第 1外部中継電極 13および第 2外 部中継電極 14の表面を酸化させることによって絶縁させてもよい。
また、上述した実施の形態の例においては、第 1外部中継電極 13、第 2外部中継 電極 14、第 1外部端子電極 15および第 2外部端子電極 16を形成する方法として、 導体ペーストを塗布して焼成する方法を採用している力 S、積層体 1を無電解銅メツキ 液に浸すことによって、容量電極導出部 3a, 4a、中継電極導出部 5a, 6aおよび引出 部 5b, 6bが積層体 1から露出した部分を基点に、銅メツキ膜を析出させることによつ て形成することもできる。またこの場合には、積層体 1の上下面 lb, Idに導出される ダミー電極を第 1外部端子電極 15または第 2外部端子電極 16と接続されるように誘 電体層 2間に形成しておいてもよぐこれにより、第 1外部端子電極 15および第 2外 部端子電極 16が積層体 1に強固に接着されるようになる。
実施例
本発明の積層コンデンサ 10として、以下に示す構成の試料 1を作製した。
積層体 1は、縦が 0. 8mmで横が 1. 6mmの長方形状の誘電体層 2を積層方向に 積層して、積層方向が 1. 6mmの直方体状の誘電体ブロックとして製造した。誘電体 層 2には、材料としてチタン酸バリウムを主成分とする強誘電体セラミックスを用いた。 第 1内部容量電極 3および第 2内部容量電極 4は、材料としてニッケルを主成分とす る導体材料を採用し、積層体 1の内部に交互にそれぞれ 100枚ずつ配置した。第 1 内部中継電極 5および第 2内部中継電極 6は、材料としてニッケルを主成分とする導 体材料を用い、積層体 1の内部に交互にそれぞれ 2枚ずつ配置した。第 1外部中継 電極 13、第 2外部中継電極 14、第 1外部端子電極 15および第 2外部端子電極 16は 、材料として銅を採用し、その表面にはニッケルのメツキ膜を形成し、さらにその表面 には錫のメツキ膜を形成した。
また、比較例として、従来の積層コンデンサの試料 2を作製した。試料 2は、試料 1と 比べて、第 1内部中継電極 5および第 2内部中継電極 6を有しておらず、積層体 1の 上面が実装面となるようにした点を除いては、試料 1と同じ形状および同じ材料のも のとした。
これら試料 1 , 2について、 1 Χ 106〜1 Χ 109Ηζの周波数帯域におけるインピーダ ンスを測定した。図 3は積層コンデンサのインピーダンス特性を示す線図であり、横軸 は周波数（単位: MHz)を示し、縦軸はインピーダンス I Z I (単位： Ω )を示す。図中 の実線の特性曲線 Xは試料 1 (本発明の積層コンデンサ 10)のインピーダンス特性を 示し、破線の特性曲線 Yは試料 2 (従来の積層コンデンサ）のインピーダンス特性を 示す。ここでは、インピーダンスが 1 Ωよりも低い周波数帯域を、実用周波数帯域とし た。
図 3に示す結果の通り、試料 1は試料 2に比べてインピーダンスの最小値が 3倍以 上となっていることが分かる。これは、試料 1が 2枚の第 1内部中継電極 5および 2枚 の第 2内部中継電極 6により電流経路が長くなつて ESRが高くなつたことによるもので ある。また試料 1は、第 1内部中継電極 5および第 2内部中継電極 6によって電流経 路が長くなつているものの、第 1内部中継電極 5と第 2内部中継電極 6とは誘電体層 2 を挟んで対向していることから、それぞれに発生するインダクタンスは相殺されること となるので、 ESLの増加量は少なくなり、その結果、自己共振周波数の付近より高周 波側でインピーダンス特性がほとんど変化してレ、なレ、。
以上の結果によって、本発明の積層コンデンサによれば、第 1内部容量電極と第 1 外部端子電極との間に配置された第 1内部中継電極と、第 2内部容量電極と第 2外 部端子電極との間に配置された第 2内部中継電極とが存在することによって、積層コ ンデンサの内部の電流経路が長くなるので、積層コンデンサの ESRが大きく増加し、 ESRを制御することが可能となることが確認された。また、これら第 1内部中継電極お よび第 2内部中継電極は、それぞれ力 Sインダクタンスを有しているものの、誘電体層 を挟んで対向していることによってそれぞれが有するインダクタンスが相殺されるので 、積層コンデンサとしては ESLを低く保つことが可能となることが確認された。
本発明は、その精神または主要な特徴から逸脱することなぐ他のいろいろな形態 で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本 発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束され ない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のもので ある。

Claims

請求の範囲
[1] 複数の長方形状の誘電体層を積層方向に積層して成る直方体状の積層体と、 該積層体の内部で前記誘電体層を挟んで互いに対向するように交互に配置され、 前記積層体の、積層方向に垂直でかつ誘電体層の長手方向に平行な方向に垂直 な左右面にそれぞれ導出された容量電極導出部を有する複数の第 1内部容量電極 および第 2内部容量電極と、
前記左右面にそれぞれ形成され、前記第 1内部容量電極の前記容量電極導出部 が接続された第 1外部中継電極と、
前記左右面にそれぞれ形成され、前記第 2内部容量電極の前記容量電極導出部 が接続された第 2外部中継電極と、
前記積層体の内部で前記第 1内部容量電極および第 2内部容量電極とは異なる誘 電体層間に配置され、前記左右面に導出されて前記第 1外部中継電極に接続され た中継電極導出部を有するとともに、前記積層体の、積層方向に垂直でかつ誘電体 層の長手方向に垂直な幅方向に平行な方向に垂直な上下面にそれぞれ引き出され た引出部を有する第 1内部中継電極と、
前記積層体の内部で前記第 1内部容量電極および第 2内部容量電極とは異なる誘 電体層間で前記誘電体層を挟んで前記第 1内部中継電極と対向するように配置され 、前記左右面に導出されて前記第 2外部中継電極に接続された中継電極導出部を 有するとともに、前記積層体の上下面にそれぞれ引き出された引出部を有する第 2 内部中継電極と、
前記上下面のそれぞれに形成され、前記第 1内部中継電極の前記引出部が接続 された第 1外部端子電極と、
前記上下面のそれぞれに形成され、前記第 2内部中継電極の前記引出部が接続 された第 2外部端子電極と
を備えることを特徴とする積層コンデンサ。
[2] 前記第 1外部端子電極および前記第 2外部端子電極は、それぞれ複数個が交互 に形成されてレ、ることを特徴とする請求項 1に記載の積層コンデンサ。
[3] 前記第 1内部容量電極、前記第 2内部容量電極、前記第 1内部中継電極および前 記第 2内部中継電極は、前記積層体の積層方向に垂直な前後面の中央を通る対称 軸に対して回転対称であることを特徴とする請求項 1に記載の積層コンデンサ。
[4] 前記第 1外部中継電極および前記第 2外部中継電極の幅を前記第 1外部端子電 極および前記第 2外部端子電極の幅よりも狭くすることを特徴とする請求項 1に記載 の積層コンデンサ。
[5] 前記第 1外部中継電極と前記第 2外部中継電極との間隔を前記第 1外部端子電極 と前記第 2外部端子電極との間隔よりも狭くすることを特徴とする請求項 1に記載の積 層コンデンサ。
[6] 複数の前記第 1内部中継電極および前記第 2内部中継電極の対が前記積層体の 積層方向に等間隔に配置していることを特徴とする請求項 1に記載の積層コンデン サ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087260A (ja) * 2008-09-30 2010-04-15 Tdk Corp 積層コンデンサ
US9524828B2 (en) 2013-04-22 2016-12-20 Samsung Electro-Mechanics, Co., Ltd. Multilayered ceramic capacitor and mounting the same
KR20180028276A (ko) * 2016-09-08 2018-03-16 삼성전기주식회사 커패시터 부품

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4475298B2 (ja) * 2007-07-09 2010-06-09 Ｔｄｋ株式会社 積層コンデンサ
KR101952845B1 (ko) * 2011-12-22 2019-02-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
US9093974B2 (en) 2012-09-05 2015-07-28 Avx Corporation Electromagnetic interference filter for implanted electronics
US9609753B2 (en) 2013-07-11 2017-03-28 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
KR20140038871A (ko) * 2013-07-11 2014-03-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US10312028B2 (en) 2014-06-30 2019-06-04 Avx Corporation Electrochemical energy storage devices and manufacturing methods
DE102015117203A1 (de) * 2015-10-08 2017-04-13 Epcos Ag Drucksensor
KR102198540B1 (ko) * 2015-11-25 2021-01-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101771824B1 (ko) * 2015-12-30 2017-08-25 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
DE202016102203U1 (de) * 2016-04-26 2016-06-29 Epcos Ag Vielschichtbauelement
KR101832611B1 (ko) * 2016-06-21 2018-02-26 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
CN109216025A (zh) * 2018-08-27 2019-01-15 丰宾电子（深圳）有限公司 一种立式叠层电容器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634229U (ja) * 1992-09-30 1994-05-06 太陽誘電株式会社 Ｌｃ複合部品
JP2004235556A (ja) * 2003-01-31 2004-08-19 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2006203168A (ja) * 2004-12-24 2006-08-03 Murata Mfg Co Ltd 積層コンデンサおよびその実装構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2956362B2 (ja) 1992-07-17 1999-10-04 東京瓦斯株式会社 吸収式冷凍機
JP2004296940A (ja) 2003-03-27 2004-10-21 Tdk Corp 積層コンデンサ
CN1993783B (zh) * 2004-12-24 2010-09-01 株式会社村田制作所 多层电容器及其安装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634229U (ja) * 1992-09-30 1994-05-06 太陽誘電株式会社 Ｌｃ複合部品
JP2004235556A (ja) * 2003-01-31 2004-08-19 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2006203168A (ja) * 2004-12-24 2006-08-03 Murata Mfg Co Ltd 積層コンデンサおよびその実装構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087260A (ja) * 2008-09-30 2010-04-15 Tdk Corp 積層コンデンサ
US9524828B2 (en) 2013-04-22 2016-12-20 Samsung Electro-Mechanics, Co., Ltd. Multilayered ceramic capacitor and mounting the same
KR20180028276A (ko) * 2016-09-08 2018-03-16 삼성전기주식회사 커패시터 부품
KR102632352B1 (ko) * 2016-09-08 2024-02-02 삼성전기주식회사 커패시터 부품

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