WO2008004297A1

WO2008004297A1 - Dispositif à semi-conducteur comprenant un condensateur et procédé permettant de le fabriquer

Info

Publication number: WO2008004297A1
Application number: PCT/JP2006/313490
Authority: WO
Inventors: Wensheng Wang
Original assignee: Fujitsu Microelectronics Limited
Priority date: 2006-07-06
Filing date: 2006-07-06
Publication date: 2008-01-10
Also published as: JP5007723B2; JPWO2008004297A1

Description

明細書

キャパシタを含む半導体装置及びその製造方法

技術分野

[0001] 本発明は、キャパシタを含む半導体装置及びその製造方法に関し、特に層間絶縁膜に形成された導電プラグ上に配置されるキャパシタを含む半導体装置及びその製造方法に関する。

背景技術

[0002] 近年、デジタル技術の進展に伴い、大容量のデータを高速に処理または保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積ィ匕及び高性能化が要求されている。

[0003] 半導体記憶装置に関しては、例えば DRAMの高集積ィ匕を実現するため、 DRAM を構成する容量素子の容量絶縁膜として、従来のシリコン酸ィ匕物またはシリコン窒化物に代えて、強誘電体材料または高誘電率材料を用いる技術が広く研究されてヽる

[0004] また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性 RAMを実現するため、容量絶縁膜として、自発分極を有する強誘電体膜を用いる技術も盛んに研究されている。このような半導体記憶装置は、強誘電体メモリ (FeR AM)と呼ばれる。

[0005] 強誘電体メモリは、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜、及びこの強誘電体膜を挟む一対の電極により構成されている。強誘電体膜は、電極への印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極が残る。また、印加電圧の極性を反転させれば、自発分極の極性も反転する。自発分極の 2つの極性を、それぞれデータの「0」及び「1」に対応させることにより、データを記憶することができる。自発分極の極性を検出すれば、データを読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。 [0006] 強誘電体メモリのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛 (PZ T)、 Laをドープした PZT(PLZT)、 Ca、 Sr若しくは Siを微量ドープした PZT系材料、または、 SrBi Ta O (SBT、 Yl)若しくは SrBi (Taゝ Nb) O (SBTN、 YZ)等の B

2 2 9 2 2 9

i層状構造化合物等により形成されており、ゾルゲル法、スパッタリングまたは有機金属化学気相成長（MOCVD)等によって成膜される。

[0007] 通常、これらの成膜法により、下部電極上にアモルファスまたは微結晶の状態の強誘電体膜が形成される。その後の熱処理によってべ口ブスカイト構造やビスマス層状構造へ結晶構造が変化する。キャパシタの電極材料としては、酸ィ匕しにくい材料または酸ィ匕しても導電性を維持できる材料を用いることが必要であり、一般的に Pt (白金 )、 Ir (イリジウム)及び IrOx (酸化イリジウム）等の白金族系金属またはその酸ィ匕物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、 Al ( アルミニウム）を用いるのが一般的である。

[0008] 強誘電体メモリも、他の半導体デバイスと同様に、より一層の高集積ィ匕及び高性能化が要求されており、今後セル面積の低減が必要とされる。セル面積の低減には、従来のプレーナ構造に代えて、スタック構造を採用することが有効である。ここで、「スタック構造」とは、メモリセルを構成するトランジスタのドレイン上に形成された導電プラグ (コンタクトプラグ)の直上にキャパシタを配置した構造を、う。従来のスタック構造の強誘電体メモリにおいて、キャパシタは、 W (タングステン)等力もなる導電プラグの直上に、バリアメタル膜、下部電極、強誘電体膜及び上部電極がこの順に積層された構造を有する。ノリアメタル膜は、導電プラグの酸化を防止する役割を有している。ノリアメタル膜の効果と下部電極の効果とを兼ねる材料を選択することが多いため、ノリアメタル膜と下部電極とを明確に区別することは困難である。通常、バリアメタル膜及び下部電極は、 TiN膜、 T1A1N膜、 Ir膜、 IrO膜、 Pt膜、及び SRO (SrRuO )

2 3 膜のうちから選択された 2以上の膜を組み合わせて構成される。

[0009] 電気特性がよぐ製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよぐ製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。

[0010] 下記の特許文献 1に、導電プラグ上にキャパシタを配置した構造にぉ、て、導電プラグの酸ィ匕を抑制するために、下部電極と導電プラグとの間に Ir力もなる障壁層（バリァメタル膜)を配置した半導体装置が開示されて、る。

[0011] 特許文献 1 :特表 2005— 524230号公報

発明の開示

発明が解決しょうとする課題

[0012] 下部電極の配向性を高めるために、バリアメタル膜の下に、（111)配向し易い導電材料カゝらなる結晶性向上膜が配置される場合がある。この場合、キャパシタの上部電極力も結晶性向上膜までをキャパシタの形状にパターユングする際に、キャパシタの剥離が生ずる現象 (キャパシタとび現象）が見られた。本願発明者は、種々の評価実験により、結晶性向上膜とバリアメタル膜との界面で剥離が生じやすいことを見出した

[0013] 本発明の目的は、結晶性向上膜とバリアメタル膜との界面の密着性を向上させ、キャパシタとび現象を防止することができる半導体装置及びその製造方法を提供することである。

課題を解決するための手段

[0014] 本発明の一観点によると、

半導体基板上に形成された層間絶縁膜と、

前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、

平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、

前記結晶性向上膜の上に配置され、前記結晶性向上膜とは異なる導電材料で形成された密着膜と、

前記密着膜の上に配置され、前記密着膜とは異なる導電材料で形成された酸素バリア膜と、

前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極力この順番に積層されたキャパシタと

を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（111)配向した膜、または六方最密構造を有する導電材料が (002)配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置が提供される。

[0015] 本発明の他の観点によると、

(a)半導体基板上に層間絶縁膜を形成する工程と、

(b)前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグを充填する工程と、

(c)前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、結晶性向上膜を形成する工程と、

(d)前記結晶性向上導電膜の上に密着膜を形成する工程と、

(e)前記密着膜の上に酸素バリア膜を形成する工程と、

(f)前記酸素ノリア膜の上に下部電極層、誘電体層、及び上部電極層を順番に積層する工程と、

(g)前記導電プラグが配置された領域に前記結晶性向上膜が残るように、該結晶性向上膜から前記上部電極層までの各層をパターユングする工程と

を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（111)配向した膜、または六方最密構造を有する導電材料が (002)配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法が提供される。

発明の効果

[0016] 密着膜を配置することにより、結晶性向上膜と酸素バリア膜との密着性を高め、キヤパシタとび現象の発生を防止することができる。

図面の簡単な説明

[0017] [図 1]図 1Aは、本発明の第 1の実施例による半導体装置の断面図であり、図 1Bは、等価回路図である。

[図 2-1]図 2A〜図 2Cは、第 1の実施例による半導体装置の製造途中段階における断面図（その 1)である。

圆 2- 2]図 2D〜図 2Fは、第 1の実施例による半導体装置の製造途中段階における断面図（その 2)である。

圆 2-3]図 2G〜図 21は、第 1の実施例による半導体装置の製造途中段階における断面図（その 3)である。

圆 2-4]図 2J〜図 2Lは、第 1の実施例による半導体装置の製造途中段階における断面図（その 4)である。

[図 2-5]図 2M〜図 20は、第 1の実施例による半導体装置の製造途中段階における断面図（その 5)である。

圆 2-6]図 2P〜図 2Rは、第 1の実施例による半導体装置の製造途中段階における断面図（その 6)である。

圆 2-7]図 2S及び図 2Tは、第 1の実施例による半導体装置の製造途中段階における断面図（その 7)である。

圆 2-8]図 2U及び図 2Vは、第 1の実施例による半導体装置の製造途中段階における断面図（その 8)である。

圆 2-9]図 2W及び図 2Xは、第 1の実施例による半導体装置の製造途中段階における断面図（その 9)である。

圆 2-10]図 2Y及び図 2Zは、第 1の実施例による半導体装置の製造途中段階における断面図（その 10)である。

[図 3]図 3は、実施例による試料 A〜C、及び従来例による試料の PZT膜の（111)ピークの積分値を示すグラフである。

[図 4]図 4は、実施例による試料 A〜C、及び従来例による試料の PZT膜の（222)配向比を示すグラフである。

[図 5]図 5は、実施例による試料 A〜C、及び従来例による試料の PZT膜の（111)ピークのロッキングカーブを示すグラフである。

[図 6]図 6は、実施例による試料 A〜C、及び従来例による試料の PZT膜の（111)ピークのロッキングカーブの半値幅を示すグラフである。

[図 7]図 7Aは、第 2の実施例による半導体装置の製造途中段階における断面図であり、図 7Bは、第 2の実施例による半導体装置の断面図である。

発明を実施するための最良の形態

[0018] 図 1Aに、第 1の実施例による半導体装置の断面図を示し、図 1Bに、その等価回路図を示す。

[0019] 図 1Bに示すように、図の横方向に延びる複数のワード線 WLと、縦方向に延びる複数のビット線 BLとの交差箇所の各々に、 1つのメモリセルが配置されている。メモリセルの各々は、 MOSトランジスタ 5と強誘電体キャパシタ 35とにより構成される。ワード線 WLに対応してプレート線 PLが配置されて、る。

[0020] MOSトランジスタ 5のゲート電極がワード線 WLに接続され、ソースがビット線 BLに接続され、ドレインが強誘電体キャパシタ 35の一方の電極に接続されている。強誘電体キャパシタ 35の他方の電極はプレート線 PLに接続されている。ワード線 WLに電気信号を印加して MOSトランジスタ 5を導通状態にすると、ビット線 BLとプレート線 PLとの間の電位差に相当する電圧が、強誘電体キャパシタ 35に印加され、データの書き込みが行われる。また、 MOSトランジスタ 5を導通状態にすることにより、強誘電体キャパシタ 35の自発分極の極性に対応してビット線 BLに電気信号が出力され、データの読出しが行われる。

[0021] 図 1Aに、 2つのメモリセル部分の断面図を示す。シリコンからなる半導体基板 1の表層部に素子分離絶縁膜 2が形成され、素子分離絶縁膜 2で囲まれた活性領域が画定されている。活性領域は、 p型ゥヱル 3内に配置されている。活性領域内に、 2つの MOSトランジスタ 5が形成されて!、る。

[0022] 一方の MOSトランジスタ 5を含むメモリセルと、他方の MOSトランジスタ 5を含むメモリセルとの構造は同一であるため、以下、一方の MOSトランジスタ 5を含むメモリセルの構造につ!、て説明する。

[0023] MOSトランジスタ 5のソース領域 5Sとドレイン領域 5Dとの間にチャネル領域が画定され、その上にゲート絶縁膜を介してゲート電極 5Gが配置されている。ソース領域 5 Sは、 2つの MOSトランジスタ 5で共有される。ゲート電極 5Gの側面上にサイドウォールスぺーサが形成されている。ソース領域 5S、ドレイン領域 5D、及びゲート電極 5G の上面に、金属シリサイド膜 6が形成されている。 [0024] 半導体基板 1の上に、 MOSトランジスタ 5を覆うように、酸窒化シリコン（SiON)からなる厚さ 200nmのカバー絶縁膜 11が形成されている。その上に、酸化シリコン（SiO )からなる層間絶縁膜 12が形成されてヽる。層間絶縁膜 12の表面は平坦化されて

2

おり、下地の平坦な領域における層間絶縁膜 12の厚さは、 700nmである。

[0025] 層間絶縁膜 12及びカバー絶縁膜 11に、ソース領域 5S上の金属シリサイド膜 6まで達するビアホール、及びドレイン領域 5D上の金属シリサイド膜 6まで達するビアホールが形成されている。ビアホールの直径は、 0. である。このビアホールの内面が密着膜で覆われ、ビアホール内に、それぞれタングステン (W)カゝらなる導電ブラグ 15及び 16が充填されている。一方の導電プラグ 15はドレイン領域 5Dに接続され、他方の導電プラグ 16はソース領域 5Sに接続されている。密着膜は、厚さ 30nmの Ti膜と、厚さ 20nmの TiN膜とが、この順番に積層された 2層構造を有する。

[0026] 層間絶縁膜 12の上に、 SiON力もなる厚さ 130nmの酸ィ匕防止膜 21が形成されている。その上に、 SiO力もなる厚さ 300nmの層間絶縁膜 22が形成されている。なお

2

、酸化防止膜 21を、 SiONに代えて窒化シリコン（SiN)またはアルミナ (AIO)で形成してちよい。

[0027] 層間絶縁膜 22及び酸化防止膜 22を貫通し、下層の導電プラグ 15の上面まで達するビアホールが形成されている。ビアホールの直径は、 0. である。このビアホールの内面が密着膜で覆われ、ビアホール内に、 Wからなる導電プラグ 25が充填されている。密着膜は、厚さ 30nmの Ti膜と、厚さ 20nmの TiN膜と力この順番に積層された 2層構造を有する。導電プラグ 25は、その下の導電プラグ 15を介してドレイン領域 5Dに接続される。

[0028] 導電プラグ 25及び層間絶縁膜 22の上に、平面視において導電プラグ 25を内包するように、強誘電体キャパシタ 35が配置されている。強誘電体キャパシタ 35は、下部電極 36、誘電体膜 37、上部電極 38がこの順番に積層された構造を有する。導電プラグ 25及び層間絶縁膜 22の上面と、強誘電体キャパシタ 35との間に、基板側から順番に、下地導電膜 30、結晶性向上膜 31、密着膜 32、及び酸素ノリア膜 33が積層された 4層が配置されている。強誘電体キャパシタ 35の上に、水素バリア膜 40が配置されている。 [0029] 下地導電膜 30は（111)配向した TiNで形成され、その厚さは lOOnmである。なお、下地導電膜 30を、 TiNに代えて、！^；！配向した^^、 Si、または Cuで形成してもよい。また、その厚さを、 100nm〜300nmの範囲内としてもよい。導電プラグ 25の上面は、その周囲の層間絶縁膜 22の上面よりもやや低くされ、窪みが形成されている。この窪み内が下地導電膜 30で埋め尽くされており、下地導電膜 30の上面は平坦ィ匕されている。

[0030] 結晶性向上膜 31は、（111)配向した TiNで形成され、その厚さは 20nmである。なお、結晶性向上膜 31は、 TiNに代えて、 Ti、 Pt、 Ir、 Re、 Ru、 Pd、 Os、またはこれらの金属の合金で形成してもよい。結晶性向上膜 31を形成する導電材料が面心立方構造を有する場合には、（111)配向しており、六方最密構造を有する場合には、（0 02)配向している。

[0031] 密着膜 32は、（111)配向したイリジウム (Ir)で形成さている。なお、密着膜 32を、 Ir に代えて、（111)配向した面心立方構造を持つ導電材料、または (002)配向した六方最密構造を持つ導電材料で形成してもよい。例えば、面心立方構造を持つ導電材料として、 Al、 Pt、 Ru、 Pd、 Os、 Rh、 PtO、 IrO、 RuO、及び PdOが挙げられる。六方最密構造を持つ導電材料として Tiが挙げられる。

[0032] 密着膜 32を、面心立方構造を持つ導電材料で形成する場合には、その厚さを 1 ηπ！〜 50nmの範囲内とすることが好ましい。密着膜 32を、六方最密構造を持つ導電材料で形成する場合には、その厚さを Inn！〜 30nmの範囲内とすることが好ましい。

[0033] 酸素ノリア膜 33は、 TiAINで形成され、その厚さは lOOnmであり、酸素の拡散を防止し、その下の導電プラグ 25の酸ィ匕を防止する。酸素ノリア膜 33を、 TiAINに代えて、 Irまたは Ruで形成してもよい。酸素ノリア膜 33と密着膜 32とは、相互に異なる材料で形成される。酸素バリア膜 33は、酸素の拡散を防止するために、密着膜 32よりも厚くされている。また、酸素バリア膜 33は、その下の結晶性向上膜 31及び密着膜 32の配向性を引き継いで、（111)配向している。

[0034] 下部電極 36は、 Irで形成され、その厚さは lOOnmである。下部電極 36は、酸素バリア膜 33の配向性を引き継ぐため、（111)配向する。下部電極 36を、 Irに代えて、 P t等の白金族の金属、または PtO、 IrO、 SrRuO等の導電性酸化物で形成してもよい。さらに、下部電極 36を、これらの導電材料力もなる複数の膜で構成してもよい。

[0035] 誘電体膜 37は、ぺロブスカイト構造またはビスマス層状構造を有する強誘電体で形成され、その厚さは ΙΟΟηπ！〜 130nmの範囲内である。使用可能な強誘電体材料として、チタン酸ジルコン酸鉛（PZT)、： Laをドープした PZT(PLZT)、 Ca、 Sr若しくは Siを微量ドープした PZT系材料、 SrBi Ta O (SBT、 Yl)、 SrBi (Ta, Nb) O (

2 2 9 2 2 9

SBTN、 YZ)、 (Bi, La) Ti O (BLT)等が挙げられる。

4 3 12

[0036] 上部電極 38は、 SrOで形成されている。より詳細には、上部電極 38は、酸素の組成比が 1以上 2未満の下層部分と、それよりも酸素組成比が大きぐ化学量論的組成比である 2に近い上層部分とで構成される。下層部分の厚さは 50nmであり、上層部分の厚さは 100nm〜300nmの範囲内である。

[0037] なお、上部電極 38を、 IrOに代えて、 Ir、 Ru、 Rh、 Re、 Os、 Pd、またはこれらの酸化物、または SrRuO等の導電性酸ィ匕物で形成してもよい。さらに、これらの導電材

3

料力もなる複数の膜で構成してもよ、。

[0038] 水素バリア膜 40は、 Irで形成され、その厚さは lOOnmである。なお、 Irに代えて、 P tまたは SrRuO等で形成してもよい。

3

[0039] 下地導電膜 30から水素ノリア膜 40までの積層構造、及び層間絶縁膜 22の表面を覆うように、第 1の保護膜 50が形成され、さらにその上に、第 2の保護膜 51が形成されている。第 1の保護膜 50及び第 2の保護膜 51は、共に AIOで形成され、各々の厚さは約 20nmである。

[0040] 第 2の保護膜 52の上に、 SiO力もなる層間絶縁膜 55が形成されている。層間絶縁

2

膜 55の上面は平坦ィ匕されている。平坦ィ匕された層間絶縁膜 55の上に、 AIO力ゝらなるバリア膜 57が形成されている。ノリア膜 57の厚さは 20nm〜100nmの範囲内である。

[0041] ノリア膜 57の上に、 SiO力もなる厚さ 800nm〜1000nmの層間絶縁膜 58が形成

2

されている。層間絶縁膜 58を、 SiOに代えて、 SiONまたは SiNで形成してもよい。

2

[0042] 第 1の保護膜 50から層間絶縁膜 58までの 5層を貫通し、キャパシタ 35上の水素バリア膜 40まで達するビアホールが形成されて、る。このビアホールの内面が密着膜で覆われ、ビアホール内に Wからなる導電プラグ 60が充填されている。さらに、酸ィ匕防止膜 21力も層間絶縁膜 58までの 7層を貫通し、導電プラグ 16まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内に W 力もなる導電プラグ 65が充填されている。これらの密着膜は、 TiN膜の単層で構成してもよいし、 Ti膜と TiN膜との 2層で構成してもよい。

[0043] 層間絶縁膜 58の上に、配線 71及び 75が形成されている。配線 71及び 75は、厚さ 60nmの Ti膜、厚さ 30nmの TiN膜、厚さ 360nmの AlCu合金膜、厚さ 5nmの Ti膜、及び厚さ 70nmの TiN膜力この順番に積層された 5層構造を有する。

[0044] 配線 71は、その下の導電プラグ 60を経由してキャパシタ 35の上部電極 38に接続されており、図 1Bに示したプレート線 PLに相当する。もう一方の配線 75は、その下の導電プラグ 65及び 16を経由して、 MOSトランジスタ 5のソース領域 5Sに接続されており、図 1Bに示したビット線 BLに相当する。ゲート電極 5Gが、図 1Bに示したヮード線 WLを兼ねる。

[0045] 次に、図 2A〜図 2Zを参照して、第 1の実施例による半導体装置の製造方法について説明する。

[0046] 図 2Aに示すように、 n型または p型シリコン力なる基板 1の表層部に素子分離絶縁膜 2を形成し、活性領域を画定する。素子分離絶縁膜 2は、例えばシヤロートレンチアイソレーシヨン法 (STI法）により形成される。なお、シリコン局所酸化法 (LOCOS 法）により形成してもよい。活性領域の表層部に p型不純物を注入することにより、 p型ゥエル 3を形成する。

[0047] 1つの活性領域内に、 2つの MOSトランジスタ 5を形成する。以下、 MOSトランジスタ 5の形成方法にっ、て簡単に説明する。

[0048] 活性領域の表層部を熱酸ィ匕することによりゲート絶縁膜となる SiO膜を形成する。

2

基板上に、非晶質または多結晶シリコン力もなるシリコン膜を形成し、パター-ングすることにより、ゲート電極 5Gを形成する。平面視において、 1つの活性領域を、 2本のゲート電極がほぼ平行に横切る。

[0049] ゲート電極 5Gをマスクとして n型不純物をイオン注入することにより、ソース領域 5S 及びドレイン領域 5Dのエクステンション部を形成する。ゲート電極 5Gの側面にサイドウォールスぺーサを形成する。ゲート電極 5Gとサイドウォールスぺーサとをマスクとして、 n型不純物をイオン注入することにより、ソース領域 5S及びドレイン領域 5Dの深い領域を形成する。ここまでの工程で、 MOSトランジスタ 5が形成される。

[0050] 次に、基板上に、コノレト（Co)等の高融点金属力もなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極 5 G、ソース領域 5S、及びドレイン領域 5Dの上面に、高融点金属シリサイド膜 6を形成する。その後、未反応の高融点金属膜を除去する。

[0051] MOSトランジスタ 5を覆うように、基板上に、 SiONからなる厚さ 200nmのカバー絶縁膜 11を、プラズマ CVDにより形成する。さら〖こ、カバー絶縁膜 11の上に、 SiO力

2 らなる厚さ lOOOnmの層間絶縁膜 12を形成する。層間絶縁膜 12は、例えば酸素（O )とテトラェチルオルソシリケート (TEOS)とを用いたプラズマ CVDにより形成される

2

。その後、層間絶縁膜 12の表面を、化学機械研磨 (CMP)により平坦化する。平坦化された後に、基板の平坦部における厚さが約 700nmになるように CMPの制御を行う。

[0052] 層間絶縁膜 12及びカバー絶縁膜 11に、ドレイン領域 5D上の高融点金属シリサイド膜 6までビアホール、及びソース領域 5S上の高融点金属シリサイド膜 6まで達するビアホールを形成する。ビアホールの直径は、例えば 0. とする。

[0053] ビアホールの内面、及び層間絶縁膜 12の上面を、厚さ 30nmの Ti膜と、厚さ 20nm の TiN膜の 2層で覆う。さらにその上に、ビアホール内が完全に埋め尽くされるまで W 膜を形成する。 W膜の厚さは、例えば 300nmとすればよい。余分な W膜、 TiN膜、及び Ti膜を CMPで除去することにより、ビアホール内に、 Ti膜と TiN膜からなる密着層、及び Wからなる導電プラグ 15、 16を残す。導電プラグ 15及び 16は、それぞれドレイン領域 5D及びソース領域 5Sに接続される。

[0054] 図 2Bに示すように、層間絶縁膜 12の上に、 SiONからなる厚さ 130nmの酸化防止膜 21をプラズマ CVDにより形成する。なお、 SiONに代えて、 SiNまたは AIOからなる酸ィ匕防止膜 21を形成してもよい。さらにその上に、 SiO力もなる厚さ 300nmの層

2

間絶縁膜 22を、 Oと TEOSとを用いたプラズマ CVDにより形成する。

2

[0055] 図 2Cに示すように、層間絶縁膜 22及び酸ィ匕防止膜 21に、その下の導電プラグ 15 を露出させるビアホールを形成する。このビアホールの内面を密着膜で覆うと共に、ビアホール内に Wからなる導電プラグ 25を充填する。この導電プラグ 25及び密着膜は、その下の導電プラグ 15及び密着膜と同一の方法で形成される。

[0056] 余分な W膜及び密着膜を除去するための CMPは、 W膜及び密着膜の研磨速度が、層間絶縁膜 22の研磨速度よりも速い条件で行う。例えば、スラリとして、 Cabot Microelectronics Corporation製の SSW2000を使用する。また、層間絶縁膜 22の上に密着膜や W膜が残らないように、ややオーバ研磨を行う。このため、導電プラグ 25 の上面が、その周囲の層間絶縁膜 22の上面よりも低くなり、窪み 25aが発生する。この窪み 25aの深さは、例えば 20nm〜50nmであり、典型的には約 50nmである。

[0057] CMP後、層間絶縁膜 22の上面及び導電プラグ 25の上面を、アンモニア（NH )の

3 プラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。

•基板表面と対向電極との間隔約 9mm (350mils)；

，圧力 266Pa (2Torr)；

'基板温度: 400°C ;

•NHガス流量： 350sccm;

3

'基板側電極に供給する 13. 56MHzの RFパワー 100W;

'対向電極に供給する 350kHzの RFパワー 55W;

•処理時間 60秒。

[0058] なお、 NHプラズマに代えて、 N Oプラズマ、 Nプラズマ等の窒素元素を含むプラ

3 2 2

ズマを用いてもよい。

[0059] 図 2Dの状態に至るまでの工程について説明する。まず、プラズマ処理した表面上に、厚さ lOOnmの Ti膜を、 DCスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。

'基板とターゲットとの間隔 60mm;

•Arガス圧 0. 15Pa ;

'基板温度 20°C ;

•DCパワー 2. 6kW;

•成膜時間 35秒。 [0060] 上記条件により、六方最密構造を有し、 (002)配向した Ti膜が得られる。 Ti膜の成膜前に、基板表面を NHプラズマで処理すると、層間絶縁膜 22の表面の酸素原子

3

に NH基が結合する。これにより、層間絶縁膜 22の表面に供給された Ti原子が酸素原子に捕獲されることなぐ表面上を移動しやすくなる。その結果、 Ti膜の配向性が t¾まる。

[0061] 次に、窒素雰囲気中で、ラピッドサ一マルアニール (RTA)を行う。 RTAの条件は、例えば下記のとおりである。

'ァニール温度 600°C ;

•処理時間 60秒。

[0062] このァニールにより、 Ti膜が窒化されて、面心立方構造を有し、（111)配向した Ti Nからなる下地導電膜 30が得られる。なお、下地導電膜 30の厚さを ΙΟΟηπ！〜 300η mの範囲内としてもよい。この段階では、下地導電膜 30の表面には、下地表面の窪み 25aを反映して、導電プラグ 25の上方に窪みが発生している。下地導電膜 30の C MPを行うことにより、その表面を平坦ィ匕する。例えば、スラリとして、 Cabot

Microelectronics Corporation製の SSW2000を使用する。 CMP後の下地導電膜 30 の厚さを、 50nm〜100nm、典型的には約 50nmとする。

[0063] CMP後、平坦ィ匕された下地導電膜 30の表面を、 NHプラズマに晒す。これにより

3

、 CMP時に下地導電膜 30の表層部に発生した結晶歪が修復される。なお、 NHプ

3 ラズマに代えて、 N Oプラズマ、 Nプラズマ等の窒素元素を含むプラズマを用いても

2 2

よい。

[0064] 図 2Eの状態に至るまでの工程について説明する。下地導電膜 30の上に、スパッタリングにより厚さ 20nmの Ti膜を形成する。この Ti膜は、六方最密構造を有し、 (002 )配向している。次に、窒素雰囲気中で RTAを行う。 RTAの条件は、例えば下記のとおりである。

'ァニール温度 650°C ;

•処理時間 60秒。

[0065] このァニールにより、 Ti膜が窒化されて、面心立方構造を有し、（111)配向した Ti N力もなる結晶性向上膜 31が得られる。結晶性向上膜 31の下の下地導電膜 30の表面が平坦化されているため、結晶性向上膜 31の結晶性を高めることができる。

[0066] 図 2Fに示すように、結晶性向上膜 31の上に、 Irからなる厚さ 5nm〜10nmの密着膜 32を DCスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。

'基板温度 425°C ;

•Arガス流量 100〜200sccm;

•DCパワー 0. 5kW以下。

[0067] Irは面心立方構造を有し、（111)配向する。なお、 Irに代えて、格子定数が 0. 30η m〜0. 50nmの面心立方構造を持ち、（111)配向しやすい金属、例えば、 Al、 Ir、 P t、 Ru、 Pd、 Os、または Rhを用いてもよい。なお、格子定数が 0. 38nm〜0. 41nm の範囲内の材料を用いること力より好ましい。その他に、 PtO、 IrO、 RuO、 PdO等の導電性酸ィ匕物を用いてもょ、。

[0068] また、面心立方構造を持つ金属の他に、六方最密構造を持ち、（002)配向しやすい金属、例えば Tiを用いてもよい。密着膜 32を Tiで形成する場合には、その厚さを約 5nmとし、下記の条件で、スパッタリングにより成膜を行う。

'基板温度 200°C以下、典型的には 150°C ;

•Arガス流量 100〜200sccm;

•DCパワー 0. 5kW_G

[0069] 図 2Gに示すように、密着膜 32の上に、 TiAINからなる厚さ lOOnmの酸素バリア膜 33を、 TiAl合金ターゲットを用いた反応性スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。

•Arガス流量 40sccm;

•Nガス流量 lOsccm;

2

，圧力 253. 3Pa ;

'基板温度 400°C ;

•DCパワー 1. 0kW_o

[0070] 酸素ノリア膜 33を、 TiAINに代えて、 Irまたは Ruで形成してもよ、。なお、酸素バリア膜 33は、密着膜 32とは異なる材料で形成する。例えば、密着膜 32を Irで形成した場合には、酸素ノリア膜 33を TiAINまたは Ruで形成する。

[0071] 図 2Hに示すように、酸素バリア膜 33の上に、 Ir力もなる厚さ lOOnmの下部電極層 36をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。

•Ar雰囲気圧力 0. l lPa;

'基板温度 500°C ;

•DCパワー 0. 5kW_G

[0072] 成膜後、 Ar雰囲気中で、下記の条件で RTAを行う。

'温度 650°C ;

•処理時間 60秒。

[0073] この熱処理により、非晶質状態であった下部電極層 36が結晶化する。この結晶化時に、下部電極層 36が（111)配向する。（111)配向した結晶性向上膜 31の配向性力密着膜 32、酸素ノリア膜 33を介して下地導電層 36に引き継がれるため、下部電極層 36の配向性を高めることができる。結晶性向上膜 31の配向性を効果的に引き継ぐために、密着膜 32を厚くし過ぎることは好ましくない。例えば、密着膜 32を（11 1)配向した面心立方構造をもつ金属で形成する場合には、その厚さを 50nm以下にすることが好ましぐ（002)配向した六方最密構造を持つ金属で形成する場合には、その厚さを 30nm以下にすることが好ましい。密着膜 32は、結晶性向上膜 31と酸素バリア膜 33との密着性を高める機能を持つ。十分な密着性を確保するために、密着膜 32の厚さを lnm以上とすることが好ま、。

[0074] 下部電極層 36は、 Irに代えて、 Pt等の白金族の金属、または PtO、 IrO、 SrRuO

3 等の導電性酸化物で形成してもよ、。

[0075] 図 21に示すように、下部電極層 36の上に、 PZTからなる誘電体膜 37を、有機金属化学気相成長（MOCVD)により形成する。以下、誘電体膜 37の形成方法について説明する。

[0076] Pb原料として、 Pb (C H O ) をテトラヒドロフラン (THF)に溶解させた濃度 0. 3

11 19 2 2

モル Zリットルの液体原料を用いる。 Zr原料として、 Zr(C H O ) を THFに溶解さ

9 15 2 4

せた濃度 0. 3モル Zリットルの液体原料を用いる。 Ti原料として、 Ti (C H O) (C H O ) を THFに溶解させた濃度 0. 3モル Zリットルの

19 2 2 液体原料を用いる。これらの液体原料を、 THF溶媒とともに、 MOCVD装置の気化器に供給する。 THF溶媒、 P b原料、 Zr原料、及び Ti原料の流量は、それぞれ 0. 474mlZ分、 0. 326mlZ分、

0. 200mlZ分、及び 0. 200mlZ分とする。

[0077] 誘電体膜 37を形成すべき基板を、 MOCVD装置のチャンバ内に装填する。チャンバ内の圧力を 665Pa、基板温度を 620°Cとする。気化した原料ガスをチャンバ内に供給し、 620秒間、成膜を行う。これにより、厚さ lOOnmの PZT膜が形成される。

[0078] 次いで、スパッタリングにより、厚さ lnm〜30nm、典型的には 20nmの PZT膜を形成する。スパッタリングにより形成した PZT膜を配置することにより、リーク電流を低減させることがでさる。

[0079] 図 2Jに示すように、誘電体膜 37の上に、上部電極層 38を形成する。以下、上部電極層 38の形成方法について説明する。まず、 IrO力もなる厚さ 50nmの下層部分を、スパッタリングにより形成する。ここで、酸素の組成比 Xは、 1以上 2未満とする。スパッタリング条件は、例えば下記のとおりである。

'基板温度 300°C ;

•Arガス流量 140sccm;

•Oガス流量 60sccm;

2

，圧力 0. 48Pa ;

•DCパワー l〜2kW。

[0080] 成膜後、下記の条件で RTAを行う。

'処理温度 725°C ;

•雰囲気 O流量 20sccm+Ar流量 2000sccm;

2

•処理時間 60秒。

[0081] この熱処理により、誘電体膜 37の結晶性を高めることができる。さらに、上部電極層 38η下層部分を形成するときに誘電体膜 37がプラズマに晒されることによって受けたダメージが回復し、酸素欠損が補償される。

[0082] その後、下層部分の上に、 IrO力なる厚さ 100nm〜300nmの上層部分を、スパ

y

ッタリングにより形成する。ここで、酸素の組成比 yは、下層部分の酸素の組成比 Xよりも大きく、化学量論的糸且成比である 2に近い。スパッタリング条件は、例えば下記のとおりである。

•基板温度 20〜100°C (特に制御しないが、成膜中に徐々に上昇する）； •Arガス流量 lOOsccm;

•Oガス流量 lOOsccm;

2

'圧力 0. 8Pa;

•DCパワー lkW。

[0083] 例えば、上記条件で 79秒間の成膜を行うことにより、厚さ 200nmの IrO膜が形成

y

される。

[0084] 図 2Kに示すように、上部電極層 38の上に、 Irからなる厚さ lOOnmの水素ノリア膜 40を、スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。

•Arガス流量 199sccm;

'圧力 lPa;

'基板温度 350〜450°C (典型的には 400°C)；

•DCパワー 1. 0kW_o

[0085] なお、水素バリア膜 40を、 Irに代えて、 Ptまたは SrRuO等で形成してもよい。

3

[0086] 水素バリア膜 40を形成した後、半導体基板 1の背面洗浄を行うことにより、背面に付着して!/ヽる PZT膜を除去する。

[0087] 図 2Lに示すように、水素バリア膜 40の上に、 TiNからなる第 1ハードマスク 45、及び SiO力もなる第 2ハードマスク 46を形成する。第 1ハードマスク 45は、例えばスパ

2

ッタリングにより形成する。第 2ハードマスク 46は、例えば、 Oと TEOSとを用いた CV

2

Dにより形成する。

[0088] 図 2Mに示すように、第 2ハードマスク 46を、形成すべき強誘電体キャパシタの平面形状になるようにパターユングする。次いで、パターユングされた第 2ハードマスク 46 をエッチングマスクとして、第 1ハードマスク 45をエッチングする。

[0089] 図 2Nに示すように、第 2ハードマスク 46及び第 1ハードマスク 45をエッチングマスクとして、水素バリア膜 40、上部電極層 38、誘電体膜 37、及び下部電極層 36をエツチングする。このエッチングは、例えば、 HBr、 O、 Ar、及び C Fの混合ガスを用い

2 4 8

たプラズマエッチングにより行われる。パターユングされた下部電極 36、誘電体膜 37 、及び上部電極 38が、強誘電体キャパシタ 35を構成する。このエッチング時に、第 2 ハードマスク 46の表層部もエッチングされる。

[0090] 図 20に示すように、ドライエッチングまたはウエットエッチングにより、第 2ハードマスク 46を除去する。これにより、第 1ハードマスク 45が露出する。

[0091] 図 2Pに示すように、強誘電体キャパシタ 35が配置されていない領域の酸素バリア膜 33、密着膜 32、結晶性向上膜 31、及び下地導電膜 30を、 Arイオンを用いてエツチングする。このとき、水素ノリア膜 40の上に残っていた第 1ハードマスク 45も除去され、水素バリア膜 40が露出する。

[0092] 密着膜 32が配置されていない場合には、この時点でキャパシタとび現象が発生しやすかつた。本実施例では、密着膜 32を配置することにより、結晶性向上膜 31と酸素ノリア膜 33との密着性が高まり、キャパシタとび現象が生じに《なった。

[0093] 図 2Qに示すように、露出して!/、る表面上に、 Al O力もなる厚さ 20nmの第 1保護

2 3

膜 50をスパッタリングにより形成する。

[0094] 図 2Rに示すように、酸素雰囲気中で、 550°C〜700°Cの範囲内の温度で回復ァ- ールを行う。これにより、誘電体膜 37のダメージを回復させることができる。一例として、誘電体膜 37が PZTで形成されている場合には、温度 650°Cで 60分間の回復ァ- ールを行うことが好ましい。なお、酸素雰囲気に代えて、酸素を含む酸化性雰囲気で回復ァニールを行ってもょヽ。

[0095] 図 2Sに示すように、第 1保護膜 50の上に、 Al O力もなる厚さ 20nmの第 2保護膜

2 3

51を、 CVDにより形成する。

[0096] 図 2Tに示すように、第 2保護膜 51の上に、 SiO力もなる厚さ 800〜1000nmの層

2

間絶縁膜 55を、 Oと TEOSと Heとを用いたプラズマ CVDにより形成する。成膜後、

2

CMPにより層間絶縁膜 55の表面を平坦ィ匕する。層間絶縁膜 55は、 SiOに代えて、

2 無機絶縁材料等で形成してもよ、。

[0097] 図 2Uに示すように、 N Oガスまたは Nガスのプラズマ雰囲気中で熱処理を行う。こ

2 2

の熱処理により、層間絶縁膜 55内の水分が除去されるとともに、層間絶縁膜 55の膜質が変化し、層間絶縁膜 55に水分が浸入しにくくなる。

[0098] 図 2Vに示すように、層間絶縁膜 55の上に、 AIOからなる厚さ 20nm〜100nmのバリア膜 57を、スパッタリングまたは CVDにより形成する。ノリア膜 57の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリァ性を確保することができる。

[0099] ノリア膜 57の上に、 SiO力もなる厚さ 300nm〜500nmの層間絶縁膜 58を、 Oと

2 2

TEOSと Heとを用いたプラズマ CVDにより形成する。なお、層間絶縁膜 58を、 SiO

2 に代えて、 SiONや SiNで形成してもよい。

[0100] 図 2Wに示すように、層間絶縁膜 58から第 1保護膜 50までの 5層を貫通し、強誘電体キャパシタ 35上の水素バリア膜 40まで達するビアホール 80を形成する。

[0101] 図 2Xに示すように、酸素雰囲気中で、 550°Cの熱処理を行う。これにより、ビアホール 80の形成に伴って誘電体膜 37内に生じた酸素欠損を回復させることができる。

[0102] 図 2Yに示すように、ビアホール 80の内面を TiN等力なる密着膜で覆い、さらにビァホール 80内に W等力もなる導電プラグ 60を充填する。なお、密着膜を、スパッタリングにより形成した Ti膜と、 MOCVDにより形成した TiN膜との 2層構造としてもよヽ。 TiN膜を形成した後、 TiN膜から炭素の除去を行うために、 Nガスと Hガスとの混

2 2 合ガスを用いたプラズマ処理を行う。この際に、水素バリア膜 40が水素の侵入を防止するため、上部電極 38が還元されることを防止することができる。さらに、上部電極 3 8の上層部分の IrOの組成比を、化学量論的組成比に近づけているため、上部電極 38が水素に対して触媒作用を生じにくい。このため、誘電体膜 37が水素ラジカルによって還元されにくくなる。

[0103] 図 2Zに示すように、層間絶縁膜 58から酸ィ匕防止膜 21までの 7層を貫通し、導電プラグ 16の上面まで達するビアホール 85を形成する。ビアホール 85の内面を覆う TiN 等力もなる密着膜を形成した後、ビアホール 85内に W等力もなる導電プラグ 65を充填する。

[0104] 図 1Aに示すように、層間絶縁膜 58の上に、配線 71及び 75を形成する。以下、配線 71及び 75の形成方法を簡単に説明する。

[0105] まず、スパッタリングにより厚さ 60nmの Ti膜、厚さ 30nmの TiN膜、厚さ 360nmの AlCu合金膜、厚さ 5nmの Ti膜、及び厚さ 70nmの TiN膜を順番に形成する。これらの膜からなる積層構造をパターユングすることにより、配線 71及び 75が形成される。さらに、その上に、上層の多層配線層を形成する。

[0106] 次に、図 1 Aに示した密着膜 32の効果について説明する。密着膜 32を厚さ 5nmの Ir膜で形成した試料 A、厚さ lOnmの Ir膜で形成した試料 B、及び厚さ 5nmの Ti膜で形成した試料 Cを作製した。比較のために、密着膜 32を配置しない従来例による試料も作製した。

[0107] 図 3に、各試料の PZT力もなる誘電体膜 37の X線回折パターンの（111)ピークの積分値 (面積)を示す。試料 A〜Cの（111)ピークの積分値が、従来例の試料のそれよりも大きいことがわかる。

[0108] 図 4に、各試料の誘電体膜 37の（222)面の配向比を示す。ここで、（222)面の配向比は、（222)ピーク、（100)ピーク、（101)ピークの積分値を、それぞれ 1 (222)、1 (100)、及び I (101)としたとき、 I (222) Z[I (100) +1 (101) +1 (222) ]で定義される。試料 A〜Cの（222)配向比力従来例の試料のそれよりも大きいことがわかる。特に、試料 Aの（222)配向比が著しく大きい。

[0109] 図 5に、各試料の誘電体膜 37の（111)ピークのロッキングカーブを示す。図 6に、口ッキングカーブの半値幅を示す。試料 A〜Cのロッキングカーブの半値幅力従来例の試料のそれよりも小さ、ことがわかる。

[0110] 上記図 3〜図 6の評価結果から、密着膜 32を挿入することにより、 PZTからなる誘電体膜 37の配向性及び結晶性が改善されることがわかる。誘電体膜 37の配向性及び結晶性が高まるのは、密着膜 32を配置したことにより、下地電極層 36の配向性及び結晶性が改善されたことに起因する。これにより、強誘電体キャパシタ 35のスイツチング特性の低下を抑制することができる。

[0111] 次に、図 7A及び図 7Bを参照して、第 2の実施例による半導体装置及びその製造方法について説明する。以下、第 1の実施例による方法との相違点に着目し説明を行い、同一の工程及び構成については、説明を省略する。

[0112] 図 7Aは、第 1の実施例の図 2Dに示した状態に対応する。第 1の実施例では、図 2 Dに示したように、層間絶縁膜 22の上に下地導電膜 30が残っている状態で CMPを停止したが、第 2の実施例では、層間絶縁膜 22の表面が露出するまで CMPを行う。このため、第 2の実施例では、導電プラグ 25の位置に発生している窪みの内部にのみ下地導電膜 30が残る。層間絶縁膜 22の上面と下地導電膜 30の上面とが、同一の高さになり、表面が平坦ィ匕される。その後の工程は、第 1の実施例の工程と同一である。

[0113] 図 7Bに、第 2の実施例による半導体装置の断面図を示す。下地導電膜 30が導電プラグ 25の上にのみ配置されており、結晶性向上膜 31が、下地導電膜 30及びその周囲の層間絶縁膜 22の上に配置されて、る。

[0114] 第 2の実施例においても、第 1の実施例の場合と同様に、キャパシタとび現象を防止するとともに、誘電体膜 37の配向性及び結晶性を高めることができる。

[0115] 上記実施例では、強誘電体キャパシタ 35の誘電体膜 37を、 MOCVD及びスパッタリングにより形成した力その他の方法で形成することも可能である。例えば、ゾルゲル法、有機金属堆積法 (MOD法)、化学溶液堆積法 (CSD法)、化学気相堆積法 (CVD法）、ェピタキシャル成長法等により形成することができる。

[0116] 以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

Claims

請求の範囲

[1] 半導体基板上に形成された層間絶縁膜と、

前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、

を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（111)配向した膜、または六方最密構造を有する導電材料が (002)配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置。

[2] 前記密着膜は、 Al、 Pt、 Ru、 Pd、 Os、 Rh、 PtO、 IrO、 RuO、及び PdOからなる群より選択された導電材料で形成されて!ヽる請求項 1に記載の半導体装置。

[3] 前記密着膜の厚さは、 Inn！〜 50nmの範囲内である請求項 2に記載の半導体装置

[4] 前記密着膜は、 (002)配向した Tiで形成されてヽる請求項 1に記載の半導体装置

[5] 前記密着膜の厚さは、 Inn！〜 30nmの範囲内である請求項 2に記載の半導体装置

[6] 前記酸素バリア膜が、 TiAlN、 Ir、または Ruで形成されてヽる請求項 1に記載の半導体装置。

[7] 前記密着膜は、前記酸素バリア膜よりも薄い請求項 1に記載の半導体装置。

[8] 前記結晶性向上膜が、 TiN、 Ti、 Pt、 Ir、 Re、 Ru、 Pd、 Os、またはこれらの金属の合金で形成されて!ヽる請求項 1に記載の半導体装置。

[9] 前記導電プラグの上面が前記層間絶縁膜の上面よりも低ぐさらに、前記層間絶縁膜及び前記導電プラグの上面と、前記結晶性向上膜との間に、下地導電膜が配置されており、該下地導電膜の上面が平坦化されている請求項 1に記載の半導体装置。

[10] 前記導電プラグの上面が前記層間絶縁膜の上面よりも低ぐさらに、前記導電ブラグの上面と、前記結晶性向上膜との間に、下地導電膜が配置されており、該下地導電膜の上面及び該層間絶縁膜の上面で構成される表面が平坦化されている請求項

1に記載の半導体装置。

[11] 前記キャパシタの誘電体膜が、ベロブスカイト構造または Bi層状構造を持つ強誘電体材料で形成されてヽる請求項 1に記載の半導体装置。

[12] (a)半導体基板上に層間絶縁膜を形成する工程と、

(d)前記結晶性向上導電膜の上に密着膜を形成する工程と、

(e)前記密着膜の上に酸素バリア膜を形成する工程と、

を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（111)配向した膜、または六方最密構造を有する導電材料が (002)配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法。

[13] 前記工程 bと工程 cとの間に、さらに、

(bl)前記導電プラグの上面及び前記層間絶縁膜の上面を、 NH、 N 0、または N

3 2 を含むガスのプラズマに晒す工程と、

2

(b2)前記プラズマに晒された表面上に、下地導電膜を堆積させる工程と、 (b3)前記下地導電膜の表面を平坦化する工程とを含み、前記工程 cにおいて、平坦化された前記下地導電膜の上に、前記結晶性向上膜を形成する請求項 12に記載の半導体装置の製造方法。

[14] 前記工程 b3と工程 cとの間に、さら〖こ、平坦化された前記下地導電膜の表面を、 N H、 N 0、または Nを含むガスのプラズマに晒す工程を含む請求項 13に記載の半

3 2 2

導体装置の製造方法。

[15] 前記密着膜が、面心立方構造を有する導電材料が（111)配向した膜、または六方最密構造を有する導電材料が (002)配向した膜である請求項 12に記載の半導体装置の製造方法。

[16] 前記密着膜は、 Al、 Pt、 Ru、 Pd、 Os、 Rh、 PtO、 IrO、 RuO、及び PdOからなる群より選択された導電材料で形成されている請求項 12に記載の半導体装置の製造方法。

[17] 前記密着膜の厚さは、 Inn！〜 50nmの範囲内である請求項 16に記載の半導体装置の製造方法。

[18] 前記密着膜は、（002)配向した Tiで形成されている請求項 12に記載の半導体装置の製造方法。

[19] 前記密着膜の厚さは、 Inn！〜 30nmの範囲内である請求項 18に記載の半導体装置の製造方法。

[20] 前記結晶性向上膜が、 TiN、 Ti、 Pt、 Ir、 Re、 Ru、 Pd、 Os、またはこれらの金属の合金で形成されている請求項 12に記載の半導体装置の製造方法。