WO2007136036A1

WO2007136036A1 - Ｏｆｄｍ復調装置

Info

Publication number: WO2007136036A1
Application number: PCT/JP2007/060378
Authority: WO
Inventors: Tomoki Nishikawa
Original assignee: Panasonic Corporation
Priority date: 2006-05-24
Filing date: 2007-05-21
Publication date: 2007-11-29
Also published as: EP2020771A1; JPWO2007136036A1; US20090268852A1; JP5032997B2; US8077784B2; CN101361304A

Abstract

　ＯＦＤＭ（直交周波数分割多重）信号を高速フーリエ変換するＦＦＴ回路（１００）と、高速フーリエ変換後の信号からＳＰ（分散パイロット）信号を抽出する回路（１０１）と、抽出されたＳＰ信号に正負の符号を付加する回路（４００）と、正負の符号を付加されたＳＰ信号及び情報伝送信号を一時的に格納するメモリ（３００）と、符号を付加されたＳＰ信号に対して複数方式の時間軸補間及び周波数軸補間を実行するキャリア補間回路（１０３）と、情報伝送信号を補間されたデータで複素除算する複素除算回路（１０２）と、符号を付加されたＳＰ信号が所定数揃ったタイミングと、補間されたデータが出力するタイミングとを補間方式に応じて検出し、ＳＰ信号及び情報伝送信号をメモリ（３００）から読み出すメモリインターフェイス（３０１）とを設ける。

Description

明細書

OFDM復調装置

技術分野

[0001] 本発明は、直交周波数分割多重（Orthogonal Frequency Division Multiplexing： O FDM)方式によるデジタル放送に用、られる復調装置に関し、特に OFDM復調における受信性能を改善する技術に関するものである。

背景技術

[0002] 欧州にて DVB—T (Digital Video Broadcasting Terrestrial)として知られる地上デジタル放送では、 OFDM方式が採用されている。日本にて ISDB— T (Integrated Se rvices Digital Broadcasting Terrestrial)として知られる地上デジタル放送でも同様である。

[0003] OFDM方式はマルチキャリア変調方式の一種であり、シンボル毎に互いに直交する周波数関係にある多数の搬送波に変調を施してデジタル情報を伝送する。し力も、同期検波用セグメントでは、振幅及び位相が既知の分散パイロット（Scattered Pilot ： SP)信号が 1シンボル内で 12キャリア毎に配置される。また、この SP信号は、 1シンボル毎にその周波数配置が 3キャリアずつシフトして配置され、時間配置は 4シンポル周期になっている。ただし、差動検波用セグメントは SP信号を含まない (特許文献 1参照)。

[0004] 一般に、 OFDM復調装置では、まず同期検波用セグメントから SP信号を抽出し、この SP信号を周波数軸方向及び時間軸方向に補間して伝送路特性を推定したうえ、得られた伝送路特性で情報伝送信号を除算することにより、受信信号を等化する（特許文献 1参照)。

[0005] 携帯電話、カーナビゲーシヨン等の移動体受信環境下では、伝送路特性が著しく変動する。そこで、 SP信号の補間により推定された伝送路特性を用いて受信信号を復調し、その硬判定結果を用いて再度伝送路特性を求め、信頼性の高い方の伝送路特性を採用することにより、伝送路特性の推定精度を向上させる技術も知られている (特許文献 2参照)。特許文献 1：国際公開第 99Z01956号パンフレット

特許文献 2：特開 2004 - 96703号公報

発明の開示

発明が解決しょうとする課題

[0006] SP信号の補間方法として、例えば固定受信環境に適した方法や、移動体受信環境に適した方法等が様々考えられる。これら複数の SP補間方法を 1つの OFDM復調装置に実装する場合、資源の共用化がなければ、システム全体が大きくなつてしま

[0007] 本発明の目的は、メモリを有効利用することにより、 LSI面積の増加を小さくしつつ複数の SP補間方法の実装を可能にした OFDM復調装置を提供することにある。課題を解決するための手段

[0008] 上記目的を達成するため、本発明に係る OFDM復調装置は、受信信号が同期モードのとき、 SP信号が、時間軸方向に所定シンボル間隔で、周波数軸方向に所定キャリア間隔で配置され、連続パイロット信号及び制御情報信号が、所定のキャリア位置に配置され、その他の部分に情報伝送信号が配置された OFDM信号を受信し、前記 OFDM信号を高速フーリエ変換（Fast Fourier Transform： FFT)する FFT回路と、高速フーリエ変換後の信号力 SP信号を抽出する回路と、前記抽出された SP信号を送信側の SP信号の位置を示す信号を契機に正負の符号を付加する回路と、前記正負の符号を付加された SP信号及び情報伝送信号を一時的に格納するメモリと、前記符号を付加された SP信号を時間軸方向に補間し、補間されたデータと SP信号のみを受信して、 SP補間方法に応じて前記補間されたデータと次の補間されたデータとの間に" 0"を挿入して、デジタルフィルタ処理を行うことで周波数軸方向に補間するキャリア補間回路と、情報伝送信号を補間されたデータで複素除算する複素除算回路と、前記符号を付加された SP信号が所定数揃ったタイミングと、補間されたデータが出力するタイミングと、その他必要な所定のタイミングとを検出して、 SP信号及び情報伝送信号をメモリから読み出すメモリ IF (インターフェイス）とを備える。受信信号が差動モードのときには、 2シンボル前のデータと 3シンボル前のデータとを用いて、複素除算が実行される。発明の効果

[0009] 本発明によれば、低消費電力、小面積で様々な受信状態における受信率の向上が可能となる。また、斜め方向の補間処理を用いた場合の欠点である端部における性能劣化を抑止できる等化処理を行うことで、移動受信性能が向上する。

[0010] したがって、本発明によれば、時間軸方向の伝送路特性の推定精度を高めること力 Sでき、受信性能の優れた受信装置を提供することができる。

図面の簡単な説明

[0011] [図 1]図 1は、本発明に係る OFDM復調装置の概略構成図である。

[図 2]図 2は、本発明に係る OFDM復調装置の他の概略構成図である。

[図 3]図 3は、図 1及び図 2中のキャリア補間回路の内部処理を示すフローチャート図である。

[図 4]図 4は、図 3中の第 1の時間内挿 (TF)選択時を示すイメージ図である。

[図 5]図 5は、図 3中の第 2の時間内挿 (SF2)選択時の 1つの端部処理モードを示すイメージ図である。

[図 6]図 6は、図 3中の第 2の時間内挿 (SF2)選択時の他の端部処理モードを示すィメージ図である。

[図 7]図 7は、本発明に係る SPメモリの領域分割を示す図である。

[図 8]図 8は、本発明に係るデータメモリの領域分割を示す図である。

[図 9]図 9は、本発明に係る SPメモリ及びデータメモリのクロック分割を示す図である。

[図 10]図 10は、図 1中のメモリ IF及びキャリア補間回路の詳細説明図である。

[図 11]図 11は、図 10のメモリ IF及びキャリア補間回路がある 1つの形態を採った場合の詳細説明図である。

[図 12]図 12は、図 11中の SPリクエスト発生回路のステータス遷移図である。

[図 13]図 13は、図 4の処理でのメモリ読み出し時のポインタ制御を示す図である。

[図 14]図 14は、図 5及び図 6の処理でのメモリ読み出し時のポインタ制御を示す図である。

[図 15]図 15は、図 10中の周波数フィルタの詳細説明図である。

[図 16]図 16は、図 15中の 2つのフィルタの変形例を示す図である。 [図 17]図 17は、図 16の回路の動作を示すフローチャート図である。

符号の説明

[0012] 100 FFT回路

101 SP抽出回路

102 複素除算回路

103 キャリア補間回路

200 モード判別回路

300 メモリ

301 メモリ IF

400 位相決定回路

401 位相発生回路

402 SP発生回路

発明を実施するための最良の形態

[0013] 以下、図面を参照して本発明に係る実施の形態を詳細に説明する。

[0014] 図 1は、本発明に係る OFDM復調装置の概略構成を、特に受信信号の等化処理回路の構成を示している。図 1の装置は、 FFT回路 100と、 SP抽出回路 101と、複素除算回路 102と、キャリア補間回路 103とに加えて、モード判別回路 200と、メモリ 300と、メモリ IF301と、位相決定回路 400と、位相発生回路 401とを備える。

[0015] チューナ部で選局した受信信号を所定の帯域にダウンコンバートし、更に AZD変換した後に直交検波したデータ力 FFT回路 100に入力される。 FFT回路 100は、入力データを周波数領域に変換する。この FFT回路 100から出力される全データ（S P信号を含む。）は、モード判別回路 200を通じてメモリ IF301に入力される。この全データが通過するパスを情報伝送信号のパスとする。これと同時に、 FFT回路 100 力も出力される全データのうち一部の信号 (SP信号）は、 SP抽出回路 101にて FFT 回路 100の出力データ力も抽出され、位相決定回路 400を経てメモリ IF301に入力される。これを SP信号のパスとする。メモリ IF301に入力された全てのデータは、メモリ 300にー且格納される。

[0016] モード判別回路 200は、同期モードか差動モードか、あるいは伝搬キャリア数等の OFDM入力情報を不図示の回路手段からの情報に従って判断し、その判断結果をメモリ IF301に伝える。メモリ IF301は、モード判別回路 200から受け取った情報に従って、メモリ 300におけるデータ格納領域の数、データ格納領域のポインタ、及び転送データの入出力時のポインタ、並びに、出力データ数、出力タイミング等を調整する。

[0017] 同期モードにおいて、 SP信号の位相（0又は π )は送信側にて予め決まっており、その値は所定のシーケンスに基づいて得られる。このシーケンスを管理し、 SP信号の位相を決定付ける信号を発生するのが、位相発生回路 401であり、この位相発生回路 401で発生した信号を使用して SP信号に位相を付与するのが、位相決定回路 400である。具体的に説明すると、位相決定回路 400は、符号を正転又は反転させることにより、 SP信号の位相を揃える。このようにして位相が揃えられた SP信号は、メモリ IF301を通じてメモリ 300に格納される。

[0018] 位相が揃えられた後の SP信号と、情報伝送信号及び位相が揃えられる前の SP信号とは、モードによって分かれつつ、メモリ 300内に共存している。 SP信号のパスを通過してメモリ 300に格納されたデータ、すなわち位相が揃えられた後の SP信号は、所定のタイミングでキャリア補間回路 103に入力され、このキャリア補間回路 103にて SP信号の補間処理が行われる。一方、情報伝送信号のパスを通過してメモリ 300 に格納されたデータ、すなわち情報伝送信号と位相が揃えられる前の SP信号とは、キャリア補間回路 103の処理が終了するタイミングに合わせて、メモリ IF301から複素除算回路 102に送出される。複素除算回路 102は、受信信号の等化処理のための複素除算を実行する。

[0019] 図 2は、本発明に係る OFDM復調装置の他の概略構成を示して、る。図 2の装置は、 FFT回路 100と、複素除算回路 102と、キャリア補間回路 103とに加えて、モード判別回路 200と、メモリ 300と、メモリ IF301と、 SP発生回路 402とを備える。

[0020] 本構成では、 FFT回路 100から出力された有効データは、全て何も手を加えられないままメモリ IF301を通じてメモリ 300に書き込まれる。メモリ IF301は、位相が揃えられる前の SP信号をメモリ 300から取得し、 SP発生回路 402に渡す。 SP発生回路 4 02は、メモリ 300から読み出された、位相が揃えられる前の SP信号の格納されていたアドレスと、 SP発生回路 402内で持っているカウンタの値とから、何シンボル目の何番目の SP信号かを判別し、 SP信号の位相を揃える回路である。このようにして位相が揃えられた SP信号はキャリア補間回路 103に送られ、図 1の場合と同様に処理される。

[0021] 図 1の構成においては、全ての有効データと位相が揃えられた SP信号とで別々にメモリ領域が必要であった。し力しながら、図 2の構成をとることで、位相が揃えられた SP信号をメモリ 300に格納する必要がなくなるため、大幅なメモリ量削減が可能になるというメリットがある。

[0022] 図 3は、図 1及び図 2中のキャリア補間回路 103のアルゴリズムの一例を示している。図 3において、「mod_ea」はキャリア補間回路 103の時間内挿方式を指定する情報であり、この情報により、例えば第 1の時間内挿 (TF)方式又は第 2の時間内挿 (SF2 )方式が選択される。「modeb」は、 SF2方式の端部処理を変更するかどうかを指定する情報である。

[0023] 図 3によれば、選択された時間内挿方式に応じて、キャリア補間回路 103に含まれる FIR (Finite Impulse Response)フィルタの係数 Z入力調整が行われる。例えば、 T F選択時には、メモリ IF301が TF用に切り替わり、演算や FIRフィルタの係数、メモリ I F301からのデータ出力順序、データ出力タイミング、 FIRフィルタへのデータ入カタイミングが調整され、 TF補間と、 FIRフィルタを用いた周波数補間とが行われる。

[0024] 図 4は TF選択時を、図 5は SF2選択時の 1つの端部処理モードを、図 6は SF2選択時の他の端部処理モードをそれぞれ示している。これらの図は、縦が時間軸方向、横が周波数軸方向であり、全データ位置と SP信号の位置とを丸印で表している。

[0025] 例えば、図 4によれば、時間軸方向において、黒丸で示される SP信号 2個から、まず斜線模様で示される位置のデータが補間され、その後キャリア補間回路 103に含まれる FIRフィルタを通過することで、全てのデータ位置の補間が行われる。例えば、左端の上から 2番目の SP信号 (SPA)と、左端の上から 3番目の SP信号 (SPB)とを用いて、左端の上力 2番目の SP信号の直ぐ下に位置するデータ (IPC)を補間する σ、

IPC= (3/4) X SPA+ (l/4) X SPB … [1] のような重み付けが行われる。重み付けの係数はそれぞれのシステムに合わせて異なってもよい。

[0026] 同期モードでは、上記のようにして、キャリア補間回路 103にて補間されたデータ IP

(n, j) (n:時間軸の座標、 j :周波数軸の座標）と、情報伝送信号のパスを通過して格納されたデータ DP (n, j)とを用いて、 DP (n, j) /lP (n, j)という複素除算演算が、複素除算回路 102にて実行され、結果が出力される。差動モードでは、 SP信号が存在しないため、 DP (n+ l, j)と DP (n, j)とを用いて、複素除算が複素除算回路 102 にて実行され、結果が出力される。

[0027] さて、 SF2方式を表す図 5左端のような端部では、位相成分の異なるもの同士からデータを補間しなければいけないことが分かる。そのために周波数ずれによる歪みが生じ、時間内挿後の周波数軸の補間で FIRフィルタを通過する際には FIRフィルタが持つタップ数分だけ歪みが大きくなり、特に lseg、 3seg放送のようにデータの総数が少な、場合は、全体性能を大幅に劣化させてしまう。

[0028] そこで、あるモードでは、キャリア補間回路 103にて端部を検出して、図 6に示すとおり、端部では図 4に示すような TF方式を、端部以外では図 5に示すような SF2方式をそれぞれ採用する。また別のモードでは、図 5に示すような処理を行うが、 FIRフィルタ通過後のデータに関して、端部補間データから生じるデータについては、 FIRフィルタ通過前のデータに差し替える。このようなアルゴリズムを採用することで、 FIRフィルタによる端部における歪みの拡大を減少させることができるため、全体性能の向上にメリットがある。

[0029] 図 1及び図 2中のメモリ 300は、図 7及び図 8のように複数個に分割された SRAM (S tatic Random Access Memory)領域を持つ。図 7は SPメモリの領域分割を、図 8はデ一タメモリの領域分割をそれぞれ示している。図 7及び図 8では、 lseg時 x2系統と 3s eg時とを切り替えることができるように、メモリ 300がシェアされている。

[0030] 次に、メモリ 300のポインタの発生に関して説明する。ポインタの発生は、モードと同期モード時の補間方法とによって異なる。モードによって使用キャリアの数、ァクセス方法等が異なるため、メモリの領域数や、 1領域に持つ最大アドレス、場合によってはメモリの使用個数等が変化する。図 8に示すとおりである。 [0031] なお、差動モード時には SP信号が存在しないため、メモリ 300の全領域が情報伝送信号のパス力ものデータ格納用になり、キャリア補間回路 103は使用されず、全てのデータが複素除算回路 102に出力される。このモードは、メモリ IF301が正常に動作することが期待される前に予め決定されているものとする。

[0032] 図 9は、 SPメモリ及びデータメモリのクロック分割を示している。例えば、図 8の SRA M領域の中に使用しない SRAM領域が出る場合がある。その際に待機電力を押さえるため、図 9に示すようにクロック系統を分け、使用しない SRAMに対するクロックの供給をモード選択時に止めてしまうのである。

[0033] 図 9によれば、 ramclk— xl及び x2は lseg時の Xブランチ動作時と、 3seg時とに動作し、 ramclk— yl及び y2は lseg時の yブランチ動作時と 3seg時とに動作する。 3se g時の一番大きなデータ量を処理しなければ!/、けな!/、モード (mode3で全てのセグメントが同期モード）では、 ramclk— xl及び x2と ramclk— yl及び y2とによって動作する全ての SRAMが使用される。このようなシェアリング方法を採用することにより、 S RAM使用量の削減と、消費電力削減に大きな効果が見込める。

[0034] 図 10は、図 1中のメモリ IF301及びキャリア補間回路 103の詳細を示す図であり、 S F2選択時の接続を表している。図 10の 3010は、図 7及び図 8のように複数個に分割された SRAM領域イメージであって、領域毎にアドレスのオフセットを持ち、 SPメモリの場合には 1領域毎に 1シンボル分の SP信号が格納される。

[0035] メモリ IF301は、 SRAMIF3011と、アービタ 3012と、 SPリクエスト発生回路 3013 と、位相合わせ回路 3014と、ノッファ 3015と、 Sym— Nカウンタ 3017と、 Cカウンタ 3019と、 Pカウンタ 3020と、 Nカウンタ 3021と、才フセットセレクタ 3022と、データ/ SP書き込みリクエスタ 3023と、データリクエスト発生回路 3024とを備えている。一方、キャリア補間回路 103は、周波数フィルタ 1030と、第 1の時間内挿回路 3016と、第 2の時間内挿回路 3018とを備えている。

[0036] メモリ IF301には、（1)情報伝送信号のパス及び SP信号のパス力の入力データ書き込み要求信号の作成機能と、（2)情報伝送信号のパスから格納されたデータの読み出し要求信号の作成機能と、 (3) SP信号のパス力格納されたデータの読み出し要求信号の作成機能と、（4)機能（1) (2) (3)のアクセス要求の調停機能と、（5)補間演算をするための機能（3)の要求により得られた読み出しデータの位相合わせ機能と、（6) SRAM3010のアドレスポインタ作成機能と、（7) SRAM3010の実際のァクセス制御機能と、（8)キャリア補間回路 103に出力する前のデータを確保しておくバッファ機能とが必要である。

[0037] 機能（1)はデータ ZSP書き込みリクエスタ 3023により、機能（2)はデータリクエスト発生回路 3024により、機能（3)は SPリクエスト発生回路 3013により、機能 (4)はァービタ 3012により、機能（5)は位相合わせ回路 3014により、機能（6)は Sym— N力ゥンタ 3017、 Cカウンタ 3019、 Pカウンタ 3020、 Nカウンタ 3021及びオフセットセレクタ 3022【こより、機會（7) ίま SRAMIF3011【こより、機會（8) ίまノッファ 3015【こよりそれぞれ実現される。

[0038] データ ZSP書き込みリクエスタ 3023、データリクエスト発生回路 3024及び SPリクェスト発生回路 3013によって発生したメモリアクセス要求は、アービタ 3012によって調停され、 SRAMIF3011に伝わる。 SRAMIF3011は、アービタ 3012で調停された要求が情報伝送信号のパス力の書き込み力、 SP信号のパスからの書き込み力、情報伝送信号のパス力格納されたデータの読み出し力、 SP信号のパス力格納されたデータの読み出しかを判別して、判別された結果に即したポインタを Sym— Ν力ゥンタ 3017、 Cカウンタ 3019、 Pカウンタ 3020、 Nカウンタ 3021及びオフセットセレクタ 3022力ら得て、 SRAM3010にアクセスを行う。

[0039] オフセットセレクタ 3022には、モードに依存して変化する SRAM領域の各先頭アドレスが格納されており、アクセスの中心となる領域を示す Pカウンタ 3020の値と、 SP 信号の配置に関する所定のパターンを示すために存在する 0〜3の値を持つ Sym— Nカウンタ 3017の値とにより、 SRAM領域の先頭が選択される。選択された SRAM 先頭アドレスに、何番目の SP信号を読み出すのかを示す Nカウンタ 3021の値を足し合わせることで、 SRAM3010の読み出しアクセスが行われるアドレスが決定される。 Cカウンタ 3019は図 4に示す時間内挿方式に用いられるカウンタであり、第 1の時間内挿回路 3016における係数を決定するものであって、 Sym— Nカウンタ 3017に依存して変化する。

[0040] SRAM3010へのデータの格納は SRAMIF3011を通じて行い、データ ZSP書き込みリクエスタ 3023が信号を書くタイミングに合わせて作られる書き込み要求がァービタ 3012に受け付けられた際に行われる。この領域分割イメージは同期モード時に有効であり、差動モードに切り替わった際には、データメモリとして使用される。その際、同期モード時にて未使用のデータは保護される。差動モードから同期モードに戻ったときには、未使用データは同様に保護される。

[0041] SRAM3010からのデータ読み出しは、次の手順で行われる。すなわち、同期モードでは、 SPリクエスト発生回路 3013が、所定の領域数 (つまり所定のシンボル数)だけ SP信号が格納された時を契機にして、アービタ 3012にデータ読み出し要求を送信する。データ読み出し要求がアービタ 3012にて受け付けられた後、 SRAMIF30 11を通じてデータの読み出しが行われる。

[0042] SRAM3010から読み出されたデータは、機能（2)に関するデータであれば、複素除算回路 102に直接出力され、機能（3)に関するデータであれば、位相合わせ回路 3014を通じてバッファ 3015に格納され、キャリア補間回路 103のデータ入力要求に従って、不定期の送出を可能としたタイミングで、データ有効信号を示す「VALID」と共に、キャリア補間回路 103に出力される。

[0043] ノッファ 3015に格納されたデータは周波数フィルタ 1030からのデータ転送要求があれば、格納されたデータを元に、あるモードでは第 1の時間内挿回路 3016にて、また別のモードでは第 2の時間内挿回路 3018にてそれぞれ補間された結果が周波数フィルタ 1030に入力される。もちろん、ここで述べた時間内挿処理は、ノッファ 30 15にデータが格納される前であっても後ろであってもよい。この回路を持つことにより、システムによって変化するデータ読み出しタイミングの品種毎の調整が不要になるうえ、位相合わせ回路 3014を通じて SRAM3010から読み出された後で位相合わせが毎回行われるため、補間に必要な位相合わせ後のデータを保持する必要がなくなり、小面積ィ匕に大きなメリットがある。

[0044] 図 10のメモリ IF301の特徴は、ノッファ 3015を持ち、キャリア補間回路 103とのやりとりをノヽンドシェイクアクセスにすることによって、機能（3)に関するアクセス数を必要最小限に抑えている点にある。また、データ ZSP書き込みリクエスタ 3023用のデータタイミングはモードによって一意に決まり、データリクエスト発生回路 3024用のデータタイミングはモードと補間方法と出力開始タイミングとで一意に決まるので、アービタ

3012力データ ZSP書き込みリクエスタ 3023とデータリクエスト発生回路 3024とのデータ入出力要求を最優先として、それ以外の帯域を SPリクエスト発生回路 3013用に割り当てていることにも特徴がある。ここでいうモードとは、同期モード Z差動モード、 lsegZ3seg等の違いや、規格にあるモード I、 Π、 III等、規格によって決定される全ての場合分けを指す。

[0045] また、位相合わせ回路 3014に関しては、前述の数式 [1]の演算を実行するために、 SPA、 SPBの持つ位相を IPCが本来持つべき位相に合わせる必要がある。その際、データ精度の関係から、データ量が増加する可能性があるが、図 10の構成では、位相を合わせる演算処理はメモリ IF301から出力された後、数式 [1]に類するような補間処理の直前に演算されることで、 SRAM3010の必要量を小さく抑えていることにも特徴がある。

[0046] さて、同期モード時の補間方法によって変化するのは、機能 (3)すなわち、 SP信号のパス用の読み出しデータである。補間方法には、先に説明した図 4〜図 6のような例がある。

[0047] 図 4〜図 6において、横方向（周波数軸方向）がキャリア補間回路 103へのデータの出力方向であり、 1列にモードによって定められた所定の数のデータが存在する。横方向の 1列全てのデータが出力された後、縦方向（時間軸方向）に次の下 1列が、キャリア補間回路 103に対する次の出力データになる。

[0048] そのため、機能（1)に関係する SRAM3010へのデータ書き込みは、情報伝送信号のパスと SP信号のパス用に割り当てられた領域の最大数に従って、最大アドレスが決定するため、領域毎に一意に決まるオフセットアドレスを予め図 10中のオフセットセレクタ 3022内に持ち、どの領域にアクセスしているのかを示す Pカウンタ 3020の値に従ったオフセットアドレスと、現在まさにアクセスしている位置を示す Nカウンタ 30 21の値とを足し合わせた値が書き込み用のポインタになる。

[0049] 機能（2)に関係する SRAM3010からの読み出しは、機能（1)に関係する SRAM 3010へのデータ書き込みと同様である。

[0050] 次に、図 10中のキャリア補間回路 103に関して説明する。図 10によれば、メモリ IF 301から出力されたデータに対して、 TF方式の場合には第 1の時間内挿回路 3016 にて、 SF2方式の場合には第 2の時間内挿回路 3018にて、それぞれ係数がかけられる。第 1及び第 2の時間内挿回路 3016, 3018はメモリ IF301内に存在してもよぐバッファ 3015への格納以前にあっても支障はない。 SRAM3010から読み出した後に演算処理があることに特徴があるからである。係数がかけられ、補間されたデータは、周波数フィルタ 1030に入力される。この周波数フィルタ 1030は、前述の FIRフィルタに相当する。

[0051] さて、 SP信号は伝送路特性推定以外にも使用されることがある。ここでは、上述のメモリアクセス要求に関する機能（1)〜（3)に加えて、（3) ' CFI系と呼ばれるデータ演算用の SP信号読み出し要求が存在するものとする。

[0052] 図 11は図 10のメモリ IF301及びキャリア補間回路 103がある 1つの形態を採った場合の詳細説明図であり、図 12は図 11中の SPリクエスト発生回路 3013のステータス遷移図である。

[0053] 図 12の例では、機能（3)及び機能（3)，に関して、同一の SP信号を別々のタイミングで読み出す必要がある。そのため、 SRAM領域を開放して次の SP信号を保存するための領域にすることが可能であるタイミングを知る必要がある。そこで、 2系統のデータ読み出しがそれぞれ終了したカゝ否かを示すステータスと、 SRAM領域に読み出し可能なデータが存在するか否かを示すステータスとを用いて、 SRAM領域のァクセス可否を制御している。このように伝送路推定系のデータ読み出しと、 CFI系のデータ読み出しとを図 12に従って監視することで、従来は伝送路推定系と CFI系とで別々に必要であった SRAM領域をシェアすることができるメリットがある。

[0054] 機能（3)に関係する SRAM3010からの読み出しは、補間方法に応じて、図 13又は図 14のようになる。

[0055] 図 13は、図 4の処理 (TF選択時)でのメモリ読み出し時のポインタ制御を示す図である。図 13において、 Pカウンタ 3020は、メモリアクセスの基準領域を示す最大領域数までカウントすると最初の領域を示す数値に戻るループポインタである。 Cカウンタ 3019は、 Pカウンタ 3020を基準として、補間に必要な SP信号をどの領域から取得するのかを示すポインタである。 Cカウンタ 3019は、例えば 0〜3の値を取り得る。 C カウンタ 3019の値力 Oのとき、 Pカウンタ 3020で示される SRAM領域から SP信号を取り出す。 Cカウンタ 3019の値が 1のときは、 Pカウンタ 3020で示される SRAM領域の 1つ先の領域からデータ SPoと、 Cカウンタ 3019で示される SRAM領域の 3つ前の領域のデータ SPnとを取得し、例えば数式 [ 1]のような演算を行う場合は、 (3/4) X SPn+ ( 1/4) X SPoを補間データ出力とするように演算を行う。 Nカウンタ 3021 は、 SP信号の左端を初期値として、そこから何番目の SP信号を取得するのかを示すポインタである。 Pカウンタ 3020と Cカウンタ 3019と力ら、 SRAM領域の先頭アドレスがオフセットセレクタ 3022から求まるので、オフセットセレクタ 3022の出力に Nカウンタ 3021のアドレスを足し合わせると、取得すべき SP信号のアドレスポインタが求まる

[0056] 全てのカウンタは一周すると元の値に戻るループカウンタである力 Pカウンタ 302 0は、上述のように予め定められた最大の SRAM領域数で取りうる数値の最大値が決定し、一領域の読み出しアクセスが完結次第、次の値に変化する。

[0057] Nカウンタ 3021は、関係するメモリアクセス毎に変化し、最大数は予め定められたモードによって SP信号の横方向の数が決定付けられるため、一意に定まる。

[0058] Cカウンタ 3019は、関係するメモリアクセス毎に変化して 4つの値を取り、その値は、 Sym— Nカウンタ 3017の値【こ連動して!/、る。

[0059] Sym— Nカウンタ 3017は、 Nカウンタ 3021がー周する毎に変化し、キャリア補間回路 103への現在の出力データが縦方向に何番目カゝ (シンボル数)を示すポインタである。

[0060] 本例の場合、 Cカウンタ 3019は、キャリア補間回路 103における補間係数、演算方法を指し示すポインタにもなりうる。それを示しているの力図 11である。図 10とは接続が少し異なる。

[0061] 図 14は、図 5及び図 6の処理（SF2選択時）でのメモリ読み出し時のポインタ制御を示す図である。基本的な考え方は TF方式の場合と同様である力 Cカウンタ 3019は必要なぐ Sym— Nカウンタ 3017、 Pカウンタ 3020及び Nカウンタ 3021の各々の値と、オフセットセレクタ 3022内の予め定められたオフセット値とによって読み出しポィンタは一意に決定付けられる。また、補間のための係数は Nカウンタ 3021の値に依存する。

[0062] なお、本システムでは、情報伝送信号のパスからの書き込みと、 SP信号のパスからの書き込みとはタイミングが予め一意に決定関連付けられるため、 2種類の書き込み要求をまとめて書ヽて、るが、分けても本質的に問題はな、。

[0063] 図 15は、図 10中の周波数フィルタ 1030の詳細説明図である。図 15に示される回路には、メモリ IF301とハンドシェイクアクセスする回路を備えたデータバッファ 1030 7が存在し、このデータバッファ 10307が空であれば、常にデータ要求をメモリ IF30 1に送出することで、必要な補間データを予め先読みし、 FIRフィルタの入力で補間データと補間データとの間に必要な 0データをデータセレクタ 10308で作り出し、 FI Rフィルタへの 0データ送出中に次の補間データをメモリ IF301から得ると!、うデータ転送を繰り返し行うことで、補間データの送出タイミングを緩和した所に特徴がある。

[0064] 本構成を採ることで、メモリ IF301の入力までバースト転送だったデータ力そのままの転送レートで送出を続ければ、厳しいパスであるメモリ IF301とキャリア補間回路 103との間はハンドシェイクアクセスになり、キャリア補間回路 103からの出力では、再び後段出力に必要なバースト転送に戻すことができるというメリットがある。

[0065] 図 15の例では、受信状態を検出する受信状態検出器 10311と、モード選択回路 1 0302とを備え、受信状態に応じてモード選択回路 10302で選択されたモードに従つて、 1シンボルあたりの SP数、 FIRフィルタの係数、 FIRフィルタの入力端部処理に力かるキャリアの数がそれぞれ変化する。ただし、モード選択回路 10302が有する複数の設定レジスタをソフトウェア力も制御することも可能である。 1シンボルあたりの SP 数は、 Nカウンタ 10300によって数えられ、 1シンボルの終了毎に 1シンボル終了信号が回路 10301にて発行される。そして、 1シンボル終了信号毎に Sym— Nカウンタ 10303力 S変ィ匕する。 Sym— Nカウンタ 10303は、入力信号のシンボル位置（図 4の縦軸位置）を示すカウンタである。周波数フィルタ本体 10309, 10310として、 2個の FIRフィルタが存在する。一方の周波数フィルタ 10309が狭帯域（N)フィルタであり、他方の周波数フィルタ 10310が広帯域 (W)フィルタである。フィルタ係数は固定値、あるいはレジスタ設定による可変値として、レジスタ 10305に予め格納されている。端部処理は、端部処理制御回路 10304にて制御される。この端部処理制御回路 10 304は、周波数フィルタ 10309, 10310に入力するデータの左端を所定数だけ引き延ばす役割を持つ。引き延ばす数は、周波数フィルタ 10309, 10310のタップ数等に依存する。 Sym—Nカウンタ 10303及び端部処理制御回路 10304の情報を元にして、データ出力選択制御回路 10306では、データセレクタ 10308と、メモリ IF301 力も入力されたデータが格納されるデータバッファ 10307とに命令を送り、 0データを周波数フィルタ 10309, 10310に送出する力、、データバッファ 10307に蓄えられたデータを送出するのかを判断し、データセレクタ 10308に指令する。データセレクタ 1 0308は、指令通りにデータを周波数フィルタ 10309, 10310に送付する。周波数フィルタ 10309, 10310の結果は、複素除算回路 102に各々送出される。なお、データバッファ 10307からのデータの送出回数と 0の送出回数との比は、補間方法に依存して変化する。

[0066] 本構成によって、例えば、従来の時間軸補間と周波数軸補間とを組み合わせた方式と、周波数軸補間のみ行う 1シンボル補間と呼ばれる方式とが、従来の時間軸補間結果を送出するデータパス 1系統で実現できるという効果がある。

[0067] 図 16は図 15中の 2つのフイノレタ 10309, 10310の変形例を、図 17は図 16の回路の動作をそれぞれ示して!/、る。

[0068] 図 15では、両フィルタ 10309, 10310が並行して常に動作し、複素除算回路 102 にて良い方の結果が選択される。一方、図 16によれば、本線系のフィルタ（0) 500と、テスト用のフイノレタ（1) 501と力待設けられる。 502、 503、 504、 505及び 506はレジスタ、 507ίま半 U断咅^ 508及び 509ίまセレクタである。

[0069] 図 17に示すとおり、 16シンボル毎に 4シンボルずつテスト用フィルタ 501の特性を 4 通りに変化させ、その結果をレジスタ 503, 504, 505及び 506に格納し、判断部 50 7にて最適なものを選択する。そして、選択結果がセレクタ 508を介して本線系フィルタ 500に設定されるとともに、当該選択結果がテスト用フィルタ 501にフィードバックされる。このように、本線系フィルタ 500を適応型フィルタとしたことにより、フィルタ数が 2であるにもかかわらず、実質的に 4つのフィルタを用いた場合と等価になる。

[0070] なお、図 17では、テスト用フィルタ 501の 4シンボル毎の結果を元にして、本線系フィルタ 500を設定している力テスト用フィルタ 501の結果は 4シンボル毎の結果だけで選ぶとは限らず、システムによっては、例えば、 4シンボル毎の結果を、複数回（例えば N回： Nは 1〜： LOOO回など選択可能としてもよい。）レジスタ 503〜506に積算し続け、 4 X Nシンボル毎に本線系フィルタ 500に選択結果を設定するなどとしてもよい。

[0071] また、テスト用フィルタ 501の結果を選択するための手段として用いる比較方法の一例としては、 4つのフィルタ結果力得られる最良の CN値を選択する方法が考えられる。 CNには多くの算出方法があり、方式によっては 1シンボル補間時にある環境下において、正確な CN値がとれず、実際の性能よりも良い値が出る場合がある。その場合は誤ったフィルタを選択してしまう可能性があるため、 4つのフィルタ結果に対して、算出した CN値をレジスタ 503〜506に積算する際、外部から設定した値分だけ悪、値にすると、う処理を、レジスタ 503〜506で行ってもよ!、。

産業上の利用の可能性

[0072] 以上説明してきたとおり、本発明に係る OFDM復調装置は、 LSI面積の増加を小さくしつつ複数の SP補間方法の実装が可能になり、地上デジタル放送の受信装置等として有用である。

Claims

請求の範囲

[1] OFDM (直交周波数分割多重)信号を受信する受信装置における OFDM復調装置であって、

前記 OFDM信号は、分散パイロット信号が、時間軸方向に所定シンボル間隔で、かつ周波数軸方向に所定キャリア間隔で配置され、連続パイロット信号及び制御情報信号が、所定のキャリア位置に配置され、その他の部分に情報伝送信号が配置された信号であり、

前記 OFDM信号を高速フーリエ変換する FFT回路と、

前記高速フーリエ変換後の信号力分散パイロット信号を抽出する回路と、送信側の分散パイロット信号の位置を契機に、前記抽出された分散パイロット信号に位相を付加する回路と、

前記位相が付加された分散パイロット信号と前記情報伝送信号とを一時的に保存するためのメモリと、

所定のタイミングで前記メモリと書き込みの通信を行！ヽ、また書き込まれた前記分散ノィロット信号が所定数揃った時点で読み出しを開始し、前記分散パイロット信号を送り出し、また別のタイミングで読み出しを開始し、書き込まれた前記情報伝送信号を送出するメモリインターフェイスと、

前記メモリインターフェイス力も受け取った分散パイロット信号の位相を合わせた後、時間軸方向及び周波数軸方向に補間するキャリア補間回路と、

所定のタイミングで前記メモリインターフェイス力も受け取った情報伝送信号を、前記キャリア補間回路力得られた結果で複素除算する複素除算回路とを備えたことを特徴とする OFDM復調装置。

[2] OFDM (直交周波数分割多重)信号を受信する受信装置における OFDM復調装置であって、

前記 OFDM信号は、分散パイロット信号が、時間軸方向に所定シンボル間隔で、かつ周波数軸方向に所定キャリア間隔で配置され、連続パイロット信号及び制御情報信号が、所定のキャリア位置に配置され、その他の部分に情報伝送信号が配置された信号であり、前記 OFDM信号を高速フーリエ変換する FFT回路と、

前記高速フーリエ変換後の信号を一時的に保存するためのメモリと、

前記メモリから分散ノィロット信号を読み出して、位相が付加された分散パイロット信号に変換する回路と、

前記位相が付加された分散パイロット信号の位相を合わせる回路と、

前記位相を合わせた分散パイロット信号から時間軸方向及び周波数軸方向に補間された信号を生成する回路と、

前記補間された信号に合う所定の情報伝送信号を前記メモリから読み出す回路と前記補間された信号と前記所定の情報伝送信号との複素除算を実行する回路とを備えたことを特徴とする OFDM復調装置。

[3] 請求項 1記載の OFDM復調装置において、

前記時間軸方向に補間する回路を複数備え、受信状態によって選択可能であることを特徴とする OFDM復調装置。

[4] 請求項 3記載の OFDM復調装置において、

前記時間軸方向に補間する回路のうち 1つは斜め補間方式であることを特徴とする OFDM復調装置。

[5] 請求項 4記載の OFDM復調装置において、

前記斜め補間方式における端部を検出する回路と、

前記端部の処理のみを時間軸直線補間方式に変更する回路とを備えたことを特徴とする OFDM復調装置。

[6] 請求項 4記載の OFDM復調装置において、

前記斜め補間方式における端部を検出する回路と、

前記端部のデータを保持する回路と、

前記端部の周波数軸補間後のデータに関わる部分を検出する回路と、前記周波数軸補間後のデータに関わる部分を前記端部のデータに差し替える回路とを備えたことを特徴とする OFDM復調装置。

[7] 請求項 1記載の OFDM復調装置において、前記分散パイロット信号を前記メモリに書き込む分散パイロット信号書き込み要求を作る回路と、

前記分散パイロット信号又は前記位相が付加された分散パイロット信号を前記メモリから読み出す分散パイロット信号読み出し要求を作る回路と、

前記情報伝送信号を書き込むデータ書き込み要求を作る回路と、

前記情報伝送信号を読み出すデータ読み出し要求を作る回路と、

前記分散パイロット信号書き込み要求と、分散パイロット信号読み出し要求と、データ書き込み要求と、データ読み出し要求とを調停する回路とを備えたことを特徴とする OFDM復調装置。

[8] 請求項 1記載の OFDM復調装置において、

前記分散パイロット信号又は前記位相が付加された分散パイロット信号を前記メモリから読み出す回路と、

前記読み出した分散パイロット信号を位相合わせする回路とを備えたことを特徴とする OFDM復調装置。

[9] 請求項 1記載の OFDM復調装置において、

前記メモリから読み出された分散パイロット信号を用いて時間軸内挿を行う回路と、前記時間軸内挿を行った後のデータを保持する回路と、

前記保持された時間軸内挿を行った後のデータを外部力の送出スタートを示す契機によって送出する回路と、

前記保持された時間軸内挿を行った後のデータが送出された後、また別の時間軸内挿を行った後のデータを作るために、前記メモリに対して、分散パイロット信号の読み出し要求を行う回路とを備えたことを特徴とする OFDM復調装置。

[10] 請求項 1記載の OFDM復調装置において、

前記メモリから読み出された分散パイロット信号を保持する回路と、

前記保持された分散パイロット信号を外部力の送出スタートを示す契機によって送出する回路と、

前記送出された分散パイロット信号を用いて時間軸内挿を行う回路と、前記分散パイロット信号が送出された後、また別の分散パイロット信号を保持するために、前記メモリに対して、前記別の分散パイロット信号の読み出し要求を行う回路とを備えたことを特徴とする OFDM復調装置。

[11] 請求項 1記載の OFDM復調装置おいて、

前記メモリに関しメモリ領域の先頭アドレスを予め保持する回路と、

現在の読み出しシンボル位置を示し 1シンボル毎に 1ずつ増加する第 1のカウンタと前記第 1のカウンタの値を中心としてどのシンボル力分散ノィロット信号を取得するのかを示し 0〜3の範囲で 1シンボル毎に 1ずつ増加する第 2のカウンタと、前記第 2のカウンタの値によって初期化されて、分散パイロット信号が読み出される毎に 1ずつ増加する第 3のカウンタと、

前記第 1のカウンタの値及び前記第 3のカウンタの値を用いて前記メモリ領域の先頭アドレスを選択するオフセット取得回路と、

シンボルの先頭で必ず初期化され分散パイロット信号が読み出される毎に 1ずつ増カロする第 4のカウンタとを備え、

前記オフセット取得回路の出力に前記第 4のカウンタの値を足し合わせた結果を、前記メモリから分散パイロット信号を読み出す際の読み出しアドレスとすることを特徴とする OFDM復調装置。

[12] 請求項 1記載の OFDM復調装置において、

分散パイロット信号を周波数軸方向に補間する周波数フィルタを備え、前記周波数フィルタは、

時間軸内挿方式の選択結果を保持する回路と、

入力されるデータを 1シンボル終了毎に初期化しつつカウントする第 1のカウンタと前記第 1のカウンタの値によって 1シンボルの終了信号を発生する終了信号発生回路と、

前記終了信号発生回路によって 1シンボル毎にカウントアップされる第 2のカウンタと、

斜め補間方式の端部制御を行う端部処理制御回路と、前記第 2のカウンタの出力と、前記保持された時間軸内挿方式の選択結果と、前記端部処理制御回路とを用いて制御され、時間軸内挿方式によって異なる有効データの間隔を認識し、有効データ入力と 0挿入とを選択するデータ出力選択制御回路とを有することを特徴とする OFDM復調装置。

[13] 請求項 12記載の OFDM復調装置において、

前記周波数フィルタは、受信状態から自動的に時間軸内挿方式を選択する回路を更に有することを特徴とする OFDM復調装置。

[14] 請求項 1記載の OFDM復調装置において、

前記メモリは、情報伝送信号用の 2つのメモリ領域と、分散パイロット信号用の 2つのメモリ領域とに分けられ、

あるモードにおいては全てのメモリ領域にクロックが供給され、別のモードでは片側のメモリ領域のみにクロックが供給され、

メモリ領域毎にステータスを持つことによって、前記分散パイロット信号用の 2つのメモリ領域は、 OFDM受信信号が差動モードの場合には情報伝送信号保持用として、 OFDM受信信号が同期モードの場合には分散パイロット信号保持用としてそれぞれ使用されることを特徴とする OFDM復調装置。

[15] 請求項 1記載の OFDM復調装置において、

M及び Nをそれぞれ整数とするとき、同一の分散パイロット信号を使用する独立した N個の処理タイミングの異なる読み出し要求がある場合には、前記メモリの M個のメモリ領域のそれぞれに、 N個の書き込み完了を示すステータスと、 N個の読み出し完了を示すステータスとを持つことを特徴とする OFDM復調装置。

[16] 請求項 15記載の OFDM復調装置において、

ある 1つのメモリ領域の前記 N個の書き込み完了を示すステータス及び N個の読み出し完了を示すステータスの両方が完了状態であることを検出する回路と、前記 N個の書き込み完了を示すステータス及び N個の読み出し完了を示すステータスの両方が空き状態であることを検出する回路と、

前記 N個の書き込み完了を示すステータス及び N個の読み出し完了を示すステータスの両方が完了状態であることを検出したとき、前記 N個のステータスをクリアして前記 1つのメモリ領域を書き込み可能とする回路とを備えたことを特徴とする OFDM 復調装置。

[17] 請求項 1記載の OFDM復調装置において、

前記メモリインターフェイスと前記キャリア補間回路との間のデータ転送は、ハンドシェイクアクセスによることを特徴とする OFDM復調装置。

[18] 請求項 12記載の OFDM復調装置において、

前記周波数フィルタは、適応型フィルタであることを特徴とする OFDM復調装置。

[19] OFDM (直交周波数分割多重)信号を受信する受信装置における OFDM復調方法であって、

前記 OFDM信号を高速フーリエ変換するステップと、

前記高速フーリエ変換後の信号力前記 OFDM信号のモードが差動か同期かを検出するステップと、

前記差動か同期かを検出するステップにて検出された結果を元にして、前記差動か同期力を指し示す情報とともに前記 OFDM信号を一時的に保存するステップと、前記一時的に保持されたモードが同期である OFDM信号力分散パイロット信号を読み出して、位相が付加された分散パイロット信号に変換するステップと、前記位相が付加された分散パイロット信号の位相を合わせるステップと、前記位相を合わせた分散パイロット信号から時間軸方向及び周波数軸方向に補間された信号を生成するステップと、

前記補間された信号に合う前記一時的に保持されたモードが同期である OFDM 信号のうち所定の情報伝送信号を読み出すステップと、

前記補間された信号と前記所定の情報伝送信号との複素除算を実行するステップとを備えたことを特徴とする OFDM復調方法。