WO2007102366A2 - 装置及び接続方法 - Google Patents

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WO2007102366A2 PCT/JP2007/053758 JP2007053758W WO2007102366A2 WO 2007102366 A2 WO2007102366 A2 WO 2007102366A2 JP 2007053758 W JP2007053758 W JP 2007053758W WO 2007102366 A2 WO2007102366 A2 WO 2007102366A2
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power
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bus
wiring
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Takashi Okano
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Daikin Industries, Ltd.
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Definitions

  • the present invention relates to an apparatus and a connection method, and more particularly to a background art relating to connection of an integrated circuit to a power supply bus
  • An integrated circuit has a power supply terminal, and the integrated circuit is driven when power is supplied to the power supply terminal.
  • the power supply terminal is connected to the power supply that is the power supply source via the power supply bus.
  • noise leakage is reduced by connecting a capacitor to the power supply terminal.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-302885
  • Patent Document 2 Japanese Patent No. 3170797
  • Patent Document 3 Japanese Patent No. 3327714
  • the intensity of noise differs for each power supply terminal. Therefore, depending on the power supply terminal, there are cases where it is difficult to reduce the noise only with the capacitor connected to the power supply terminal because the intensity of noise is high. This noise could flow into the power supply and affect the power supply.
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to prevent leakage of noise flowing in a power supply terminal to a power supply.
  • a first aspect of the device includes a plurality of power terminals (Pl l, P21, P31, P41), an integrated circuit (11) connected to the plurality of power terminals, and a power source Connected to (Vc)
  • a power bus (2) having one end (r20) and the other end (r201), and the power terminal has a high intensity of noise (al to a4) included in the current flowing in the power bus.
  • the connection is made at a position (r21 to r24) closer to the other end.
  • the second aspect of the device according to the present invention is a device that exerts force on the first aspect, and is connected between each of the power supply terminals and another power supply (GND).
  • a plurality of noise removing units (C1 to C4) are further provided.
  • the third aspect of the device according to the present invention is a device that applies force to the first aspect, and is the power terminal connected to the position (r24) closest to the other end (r201) Only power supply terminals (P21, P31, P41) other than (PI 1) are further provided with noise removal units (C2 to C4) connected to other power supplies (GND).
  • a fourth aspect of the device according to the present invention is a device which exerts a force on the second or third aspect, and the noise removing units (C1 to C4) are capacitors.
  • a fifth aspect that works on the device of the present invention is a device that works on the fourth embodiment, and is a resonance determined by one of the capacitors (C1 to C4) and the power supply bus (2). The frequency is different from the resonance frequency determined by the other capacitor and the power supply bus.
  • a sixth aspect of the device according to the present invention is the device according to any one of the first to fifth aspects, wherein one end (r20) of the power supply bus (2) 2 is connected to the power source (Vc) through a noise removing unit (3).
  • a seventh aspect that works on the apparatus of the present invention is an apparatus that works on the sixth aspect, wherein the second noise removing unit (3) is a ferrite bead.
  • An eighth aspect of the device according to the present invention is the device according to any one of the first to seventh aspects, wherein the wiring (1012) connected to the ground and the power source A multilayer laminated substrate (101) for laminating the bus (2) and the wiring via an insulating substrate; the integrated circuit (11) is provided on the power bus side of the multilayer laminated substrate; The distance (d) between the integrated circuit and the wiring in the stacking direction (90) of the multilayer substrate is lmm or less.
  • a ninth aspect of the device according to the present invention is the device according to any one of the first to seventh aspects, wherein the substrate (101) and the wiring connected to the ground (A1), the integrated circuit (1 1) is provided on the surface of the substrate, and the wiring is the same as the integrated circuit. Provided on the surface and surrounds the integrated circuit and the power supply terminals (PI 1, P21, P31, P41)
  • a first aspect of the connection method of the present invention includes a plurality of power supply terminals (Pl l, P21, P31, P41), an integrated circuit (11) connected to the plurality of power supply terminals, A method for connecting the power supply terminal to the power supply bus in a device comprising a power supply bus (2) having one end (r20) connected to a power supply (Vc) and the other end (r201), The power supply terminal is connected to the power supply bus closer to the other end and to the position (r21 to r24) as the noise intensity (al to a4) included in the current flowing through the power supply bus is larger.
  • the second aspect of the present invention is a connection method that is more powerful than the first aspect, and includes a power supply bus (21) prepared separately from the power supply bus (2).
  • the power supply terminals (Pl l, P21, P31, P41) are connected to supply power (Vc) to the integrated circuit (11), and the noise intensity (al to a4) of the current flowing in each of the power supply terminals Is determined in advance, and the position (r21 to r24) for connecting the power supply terminal to the power supply bus is determined based on the intensity of the noise.
  • the power supply bus passes through the power supply bus longer as the intensity of the power is higher than the power terminal. Therefore, the inductance between the power supply terminal and one end of the power bus becomes large. Therefore, the high frequency range of noise leaking to the power source connected to the one end can be reduced.
  • noise flowing from the power supply terminal to the power supply bus can be reduced.
  • the power supply terminal connected to the position closest to the other end is not connected to the noise removal unit between the other power supply, thus, an increase in the amount of current flowing from the power supply terminal to the power supply bus can be prevented. Therefore, the intensity of noise included in the current is unlikely to increase.
  • the low-pass filter is configured by the parasitic inductor of the wiring such as the power supply terminal and the power supply bus and the capacitor. Therefore, much of the noise can be removed, and noise leakage to the power supply can be further reduced.
  • the low-pass filter having a different resonance frequency can be obtained, so that the frequency band that can be removed is expanded.
  • noise leaking to one end of the power supply bus can be removed, and noise leakage to the power supply can be further reduced. it can.
  • the eighth aspect of the present invention since the distance between the integrated circuit and the wiring is reduced, the electric field flowing from one of the integrated circuit and the wiring to the other is It is easy to flow between the integrated circuit and the wiring. Therefore, noise leakage due to the electric field can be reduced.
  • noise leaking to the outside can be reduced by flowing noise generated in the integrated circuit through the wiring.
  • the wiring area can be increased around the integrated circuit, the leakage of noise to the outside can be further reduced.
  • the position where the power supply terminal is connected to the power supply bus is determined by measuring the noise intensity in advance.
  • FIG. 1 A diagram showing a circuit B for noise measurement described in the first embodiment.
  • FIG. 2 is a diagram showing a noise spectrum.
  • FIG. 3 is a diagram showing a noise spectrum.
  • FIG. 4 is a diagram showing a noise spectrum.
  • FIG. 5 is a diagram showing a noise spectrum.
  • FIG. 6 is a diagram showing a connection mode after the circuit A is configured.
  • FIG. 7 is a circuit diagram showing a connection mode after circuit A is configured.
  • FIG. 8 is a cross-sectional view conceptually showing an integrated circuit 11 provided on a substrate 101.
  • FIG. 9 is a top view conceptually showing an integrated circuit 11 provided on a substrate 102.
  • the element 1 has an integrated circuit 11 and a plurality of terminals (FIGS. 1 and 6).
  • the terminals include power source terminals Pll, P21, P31, P41 and ground terminals P12, P22, P32, P42.
  • the integrated circuit 11 is a high-speed digital integrated circuit, for example, and is connected to power supply terminals Pll, P21, P31, P41 and ground terminals P12, P22, P32, P42.
  • noise flowing in each of the power supply terminals Pll, P21, P31, and P41 is measured.
  • the noise is measured by the following procedure.
  • the element 1 is provided in the circuit B for noise measurement (FIG. 1).
  • the circuit B for noise measurement has a power source, Vc, a power supply bus 21, capacitors C11 to C41, ferrite beads 31, and terminals 211, 212, 221, 222, 231, 232, 241, and 242.
  • the terminal 231 is connected to the one end r211 of the power source bus 21 and is connected.
  • Terminals 241, 211, and 221 have one end r211 side force and are connected to positions r212, r213, and r214 of power bus 21 in this order.
  • the power supply Vc is connected to the power supply bus 21 via the ferrite bead 31. In the present embodiment, it is connected to position r212.
  • Terminals 212, 222, 232, and 242 are connected to the ground, respectively, and terminals 211, 221, and 231
  • the original terminals Pll, P21, P31, and P41 are connected to terminals 211, 221, 231, and 241 respectively.
  • the ground terminals P12, P22, P32, and ⁇ 42 ⁇ are connected to terminals 212, 222, 232, and 242 respectively.
  • the integrated circuit 11 is driven by the noise measurement circuit ⁇ , and the noise flowing through the power supply terminals Pll, ⁇ 21, P31, and P41 at this time is measured.
  • the current flowing through each of the power supply and the terminals Pll, P21, P31, and P41 is measured by, for example, a magnetic probe.
  • spectrum analysis of the measurement result can measure the intensity of noise included in the current.
  • FIG. 2 to FIG. 5 illustrate the results of spectrum analysis of the currents measured at the power supply terminals Pll, P21, P31, and P41 with respect to frequency.
  • the intensity of the spectrum The maximum values are indicated by symbols al to a4, respectively. 2 to 5 show cases where the maximum value al decreases in the order of the maximum values a2 to a4.
  • the element 1 is removed from the noise measurement circuit B, and the circuit A is configured for the element 1 based on the maximum values al to a4.
  • the configuration of the circuit A will be described with reference to FIGS. Fig. 6 shows the connection after circuit A is configured, and Fig. 7 shows it in a circuit diagram.
  • noise sources that generate noise flowing in the power supply terminals Pl1, P21, P31, and P41 are indicated by symbols En :! to En4, respectively.
  • the circuit A includes a power source Vc, a power source bus 2, capacitors C1 to C4, and ferrite beads 3.
  • One end r20 of the power bus 2 is connected to the power source Vc via the ferrite bead 3.
  • Ferrite beads 3 can reduce noise leaking from r20 at one end, thereby reducing noise leakage to the power supply Vc. Therefore, it is possible to grasp the ferrite bead 3 as a noise removal unit. If noise can be reduced, the noise removal unit is not limited to ferrite beads 3. For example, you can use a capacitor, or connect a capacitor between one end r20 and ground. In this case, it is desirable to connect a capacitor instead of the ferrite bead 31 in the noise measurement circuit B.
  • the power supply bus 2 is connected to the power supply terminals Pl1, P21, P31, and P41. At this time, the power terminals Pl l, P21, P31, ⁇ 41 ⁇ , al al to a4 force, S large, and so on, the position near the other end r201 of the electrical connection 2 r24, r23, r22, r21 Connected with.
  • the ground terminals P12, P22, P32, and P42 are each connected to the ground.
  • Capacitors C1 to C4 are, for example, bypass capacitors or decoupling capacitors, and are connected between power supply terminals Pl1, P21, P31, P41 and the ground, respectively. Capacitors C1 to C4 can reduce noise flowing from power supply terminals Pl1, P21, P31, and P41 to power supply bus 2, respectively. Therefore, the capacitors C1 to C4 can be grasped as noise removal units. If noise Enl to En4 can be removed, the noise removal unit is not limited to capacitors C1 to C4. For example, a ferrite bead interposed between the power supply bus 2 at the position r24 and the power supply terminal P11 can be used.
  • the ferrite bead is positioned between position r213 and power supply terminal P11. Is inserted.
  • a low-pass filter is configured with parasitic inductors of wiring such as power supply terminals Pl1, P21, P31, P41 and power supply bus 2. More noise can be removed.
  • Parasitic inductors are indicated in FIG. 7 by the symbols L1 to L3.
  • the power terminals Pl l, P21, P31, and P41 including noise having a large intensity al to a4 are sequentially arranged from the other end r201 to the one end r20.
  • power source buses can be connected to power source terminals Pl l, P21, P31, P41.
  • the power supply terminals Pl1, P21, P31, and P41 having larger noise of the current flowing through the terminals are connected to the one end r20 with a larger inductance. Therefore, the high frequency range of this noise can be reduced.
  • a noise removing unit such as capacitors C2 to C4 is connected between the power terminal P21, P31 and P41 other than the power terminal P11 connected to the position r24 closest to the other end r201, and the ground. It may be the case. According to this mode, since the noise removing unit is not connected between the power supply terminal P11 and the ground, it is possible to prevent an increase in the amount of electric current flowing from the power supply terminal P11 to the power supply bus 2. Therefore, the intensity of noise contained in the current is difficult to increase.
  • noise flowing through the power supply terminal P11 (that is, noise generated by the noise source Enl force) flows through the power supply bus 2 to one end r20 via the capacitors C1 to C4 in order.
  • this content is indicated by an arrow 301 as a noise path.
  • Noise flowing in the power supply terminal P21 flows through the power supply bus 2 to one end r20 via the capacitors C2 to C4 in this order.
  • Noise flowing in the power supply terminal P31 flows through the power supply bus 2 to one end r20 via the capacitors C3 and C4 in this order.
  • Noise flowing in the power supply terminal P41 (Fig. 5) flows through the power supply bus 2 to one end r20 only through the capacitor C4. In Figure 7, this These contents are indicated by arrows 302 to 303 as noise paths.
  • the resonance frequency determined by one capacitor C1 to C4 and the power supply bus 2 may be made different from the resonance frequency determined by another capacitor C1 to C4 and the power supply bus 2. According to the embodiment, the frequency band that can be removed can be expanded.
  • FIG. 8 is a cross-sectional view conceptually showing the integrated circuit 11 provided on the substrate 101.
  • the circuit A of the first embodiment is configured on the surface 1011 of the substrate 101 on the side where the element 1 is provided, for example.
  • the substrate 101 for example, a multilayer laminated substrate can be adopted, and this case is shown in FIG.
  • the multilayer laminated substrate has a power plane 1013 and a ground plane 1012.
  • the power supply bus 2, the ground plane 1012, and the power supply plane 1013 are laminated in this order on the surface 1015 side opposite to the surface 1011 side via an insulating substrate.
  • the ground terminal P12 is connected to the ground plane 1012 through the via 1014. Although not shown in FIG. 8, the ground terminals P22, P32, and P42 are also connected to the ground plane 1012.
  • the power supply terminals Pl1, P21, P31, and P41 are connected to the power supply Vc through the power supply bus 2 and the power supply plane in this order.
  • the distance d between the integrated circuit 11 and the ground plane 1012 in the multilayer direction 90 of the multilayer multilayer substrate is preferably 1 mm or less. This is because by reducing the distance d between the integrated circuit 11 and the ground plane 1012, the electric field flowing to either the integrated circuit 11 or the ground plane 1012 between the integrated circuit 11 and the ground plane 1012 is reduced. Easy to flow. Therefore, noise leakage due to the electric field can be reduced.
  • FIG. 9 is a top view conceptually showing the integrated circuit 11 provided on the substrate 102.
  • the substrate 101 for example, the above multilayer laminated substrate can be adopted.
  • the element 1 is provided on the surface 1021 of the substrate 102.
  • a ground pattern A1 is provided on the same surface 1021 as the element 1 and surrounds the element 1.
  • the ground pattern Al surrounds the integrated circuit 11 and the power supply terminals PI 1, P21, P31, and P41.
  • ground pattern widths hl and h2 are 4 mm or more.

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Description

装置及び接続方法
技術分野
[0001] 本発明は装置及び接続方法に関し、特に集積回路の電源バスへの接続に関する 背景技術
[0002] 集積回路は電源端子を有し、電源端子に電力が供給されることで、集積回路が駆 動する。この電源端子に電力を供給するため、電源端子は、電源バスを介して、電力 の供給源である電源に接続されてレヽる。
[0003] 集積回路を駆動すると、集積回路でノイズが発生し、当該ノイズが電源端子から漏 れる。よって、電源端子にコンデンサを接続することで、ノイズの漏れを低減している
[0004] なお、本発明に関連する技術を以下に示す。
[0005] 特許文献 1 :特開 2005— 302885号公報
特許文献 2：特許 3170797号公報
特許文献 3：特許 3327714号公報
発明の開示
発明が解決しょうとする課題
[0006] しかし、ノイズの強度は電源端子ごとに異なる。よって、電源端子によってはノイズ の強度が多ぐ当該電源端子に接続したコンデンサだけではノイズを低減することが 困難な場合があった。このノイズが電源に流れ込み、電源に影響を与える可能性が あった。
[0007] 本発明は上述した事情に鑑みてなされたものであり、電源端子に流れるノイズの電 源への漏れを防止することが目的とされる。
課題を解決するための手段
[0008] この発明の装置に力かる第 1の態様は、複数の電源端子（Pl l, P21 , P31 , P41) と、前記複数の前記電源端子に接続される集積回路（11)と、電源 (Vc)に接続され る一端 (r20)と、他端 (r201 )とを有する電源バス（2)とを備え、前記電源端子は前記 電源バスに、 自身に流れる電流に含まれるノイズの強度（al〜a4)が大きいもの程、 前記他端に近い位置 (r21〜r24)で接続される。
[0009] この発明の装置に力、かる第 2の態様は、第 1の態様に力、かる装置であって、前記電 源端子のそれぞれと他の電源 (GND)との間に接続される複数のノイズ除去部（C 1 〜C4)を更に備える。
[0010] この発明の装置に力、かる第 3の態様は、第 1の態様に力、かる装置であって、前記他 端 (r201 )に最も近い位置 (r24)に接続される前記電源端子 (P I 1 )以外の電源端子 (P21 , P31 , P41 )にだけ、他の電源（GND)との間に接続されるノイズ除去部（C2 〜C4)を更に備える。
[0011] この発明の装置に力、かる第 4の態様は、第 2または第 3の態様に力、かる装置であつ て、前記ノイズ除去部（C1〜C4)はコンデンサである。
[0012] この発明の装置に力かる第 5の態様は、第 4の態様に力かる装置であって、一の前 記コンデンサ（C 1〜C4)と前記電源バス（2)とで定まる共振周波数は、他の前記コン デンサと前記電源バスとで定まる共振周波数と互いに異なる。
[0013] この発明の装置に力かる第 6の態様は、第 1乃至第 5のいずれか一つの態様にか 力る装置であって、前記電源バス（2)の一端 (r20)は、第 2のノイズ除去部（3)を介し て前記電源 (Vc)に接続される。
[0014] この発明の装置に力かる第 7の態様は、第 6の態様に力かる装置であって、前記第 2のノイズ除去部（3)は、フェライトビーズである。
[0015] この発明の装置に力かる第 8の態様は、第 1乃至第 7のいずれか一つの態様にか 力、る装置であって、グランドに接続される配線（1012)と、前記電源バス（2)と前記配 線とを絶縁基板を介して積層する多層積層基板（101 )とを更に備え、前記集積回路 ( 1 1 )は、前記多層積層基板の前記電源バス側に設けられ、前記集積回路と前記配 線との前記多層積層基板の積層方向（90)についての距離（d)は lmm以下である。
[0016] この発明の装置に力、かる第 9の態様は、第 1乃至第 7のいずれか一つの態様にか 力、る装置であって、基板（101 )と、グランドに接続される配線 (A1 )とを更に備え、前 記集積回路（1 1 )は基板の表面に設けられ、前記配線は、前記集積回路と同じ前記 表面に設けられ、前記集積回路及び前記電源端子（PI 1, P21 , P31 , P41)を囲む
[0017] この発明の接続方法に力かる第 1の態様は、複数の電源端子（Pl l， P21 , P31 , P41)と、前記複数の前記電源端子に接続される集積回路（11)と、電源 (Vc)に接 続される一端 (r20)と、他端 (r201)とを有する電源バス（2)とを備える装置の、前記 電源端子の前記電源バスへの接続方法であって、前記電源端子を前記電源バスに 、自身に流れる電流に含まれるノイズの強度（al〜a4)が大きいもの程、前記他端に 近レ、位置 (r21〜r24)に接続する。
[0018] この発明の接続方法に力、かる第 2の態様は、第 1の態様に力、かる接続方法であって 、前記電源バス（2)とは別に用意された電源バス（21)に前記電源端子 (Pl l， P21 , P31 , P41)を接続して、前記集積回路（11)に電源 (Vc)を供給し、前記電源端子 のそれぞれにおいて流れる電流のノイズの強度（al〜a4)を予め測定し、当該ノイズ の強度に基づいて前記電源端子を前記電源バスに接続する前記位置 (r21〜r24) を決める。
発明の効果
[0019] この発明の装置に力、かる第 1の態様もしくは接続方法に力かる第 1の態様によれば 、電源端子にぉレ、て強度の大きレゾィズほど電源バスを長く通過して電源バスの一 端側へと流れるので、当該電源端子と電源バスの一端との間のインダクタンスは大き くなる。よって、この一端に接続される電源へ漏れるノイズの高域を低減できる。
[0020] この発明の装置にかかる第 2の態様によれば、電源端子から電源バスへ流れるノィ ズを低減することができる。
[0021] この発明の装置に力、かる第 3の態様によれば、他端に最も近い位置に接続される 電源端子には他の電源との間にノイズ除去部が接続されなレ、ので、当該電源端子か ら電源バスへと流れる電流量の増加が防止できる。よって、当該電流に含まれるノィ ズの強度が大きくなりにくい。
[0022] この発明の装置にかかる第 4の態様によれば、電源端子や電源バス等の配線の寄 生インダクタと、コンデンサとでローパスフィルタを構成する。よって、ノイズの多くを除 去することができ、以つて電源へのノイズの漏れがより低減できる。 [0023] この発明の装置に力かる第 5の態様によれば、共振周波数の異なるローパスフィル タが得られるので、除去できる周波数帯域が拡がる。
[0024] この発明の装置に力かる第 6もしくは第 7の態様によれば、電源バスの一端に漏れ たノイズを除去することができ、以つて電源へのノイズの漏れをより低減することができ る。
[0025] この発明の装置に力、かる第 8の態様によれば、集積回路と配線との間の距離が小さ くなるので、集積回路及び配線のいずれか一方から他方へと流れる電界は、集積回 路と配線との間を流れやすい。よって、当該電界に起因したノイズの漏れが低減でき る。
[0026] この発明の装置に力、かる第 9の態様によれば、集積回路で発生したノイズを当該配 線に流すことで、外部へのノイズの漏れが低減できる。し力、も、集積回路の周囲で配 線の面積を広くすることができるので、ノイズの外部への漏れをより低減することがで きる。
[0027] この発明の接続方法に力かる第 2の態様によれば、予めノイズの強度を測定するこ とで、電源端子の電源バスへの接続する位置が決まる。
[0028] この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによ つて、より明白となる。
図面の簡単な説明
[0029] [図 1]第 1の実施の形態で説明される、ノイズ測定用の回路 Bを示す図である。
[図 2]ノイズのスペクトルを示す図である。
[図 3]ノイズのスペクトルを示す図である。
[図 4]ノイズのスペクトルを示す図である。
[図 5]ノイズのスペクトルを示す図である。
[図 6]回路 Aが構成された後の接続態様を示す図である。
[図 7]回路 Aが構成された後の接続態様を示す回路図である。
[図 8]基板 101上に設けられた集積回路 11を概念的に示す断面図である。
[図 9]基板 102上に設けられた集積回路 11を概念的に示す上面図である。
発明を実施するための最良の形態 [0030] 第 1の実施の形態.
本実施の形態に力かる素子 1の電源バス 2への接続方法を図 1〜図 6を用いて説 明する。素子 1は、集積回路 11及び複数の端子を有する（図 1及び図 6)。当該端子 は、電原端子 Pll， P21, P31, P41とグランド端子 P12， P22、 P32, P42とを含む 。集積回路 11は、例えば高速デジタル集積回路であって、電源端子 Pll, P21, P3 1, P41及びグランド端子 P12, P22、 P32, P42に接続される。
[0031] まず、電源端子 Pll， P21, P31, P41のそれぞれに流れるノイズを測定する。当 該ノイズの測定は、以下の手順で行われる。
[0032] 第 1に、素子 1は、ノイズ測定用の回路 Bに設けられる（図 1)。
[0033] ノイズ測定用の回路 Bは、電源、 Vc、電¾¾バス 21、コンデンサ C11〜C41、フェライト ビーズ 31及び端子 211, 212, 221, 222, 231, 232, 241, 242を有する。
[0034] 端子 231は、電?原バス 21の一端 r211に接続されてレヽる。端子 241, 211, 221は 、一端 r211側力 この順に電源バス 21の位置 r212, r213, r214に接続されている
[0035] 電源 Vcは、フェライトビーズ 31を介して電源バス 21に接続される。本実施の形態 では、位置 r212に接続されている。
[0036] 端子 212, 222, 232, 242はそれぞれグランドに接続され、端子 211, 221, 231
, 241との間にコンデンサ C 11〜 C41を接続してレ、る。
[0037] 電？原端子 Pll, P21, P31, P41はそれぞれ端子 211, 221, 231, 241に接続さ れる。グランド端子 P12, P22, P32, Ρ42ίまそれぞれ端子 212, 222, 232, 242に 接続される。
[0038] 第 2に、ノイズ測定用の回路 Βで集積回路 11を駆動し、このとき電源端子 Pll， Ρ2 1, P31, P41に流れるノイズを測定する。具体的には、電源、端子 Pll, P21, P31, P41のそれぞれに流れる電流を、例えば磁気プローブで測定する。そして、測定結 果を例えばスペクトル分析することで、当該電流に含まれるノイズの強度を測定する こと力 Sできる。
[0039] 図 2〜図 5には、それぞれ電源端子 Pll， P21, P31, P41で測定された電流を、 周波数についてスペクトル分析した結果が例示されている。なお、スペクトルの強度 の最大値がそれぞれ符号 al〜a4で示されている。図 2〜図 5では、最大値 alが最も 大きぐ最大値 a2〜a4の順に小さくなつている場合が示されている。
[0040] ノイズを測定した後、素子 1をノイズ測定用の回路 Bから取り外し、上記最大値 al〜 a4に基づいて、当該素子 1に対して回路 Aを構成する。以下では、回路 Aの構成を 図 6及び図 7を用いて説明する。なお、図 6では回路 Aが構成された後の接続態様が 示され、図 7ではそれを回路図で示す。図 7では電源端子 Pl l , P21, P31, P41に 流れるノイズを発生するノイズ源をそれぞれ符号 En：!〜 En4で示している。
[0041] 回路 Aは、電源 Vc、電源バス 2、コンデンサ C1〜C4、フェライトビーズ 3を有する。
[0042] 電源バス 2の一端 r20は、フェライトビーズ 3を介して電源 Vcに接続される。フェライ トビーズ 3は、一端 r20から漏れたノイズを低減することができ、以つて電源 Vcへのノ ィズの漏れを低減することができる。よって、フェライトビーズ 3はノイズ除去部と把握 すること力 Sできる。なお、ノイズを低減できるものであれば、当該ノイズ除去部はフェラ イトビーズ 3に限られなレ、。例えば、コンデンサを用レ、、一端 r20とグランドの間にコン デンサを接続しても良レ、。この場合、ノイズ測定用の回路 Bでもフェライトビーズ 31に 代えて、コンデンサを接続することが望ましい。
[0043] 電源端子 Pl l , P21, P31, P41には、電源バス 2が接続される。このとき、電源端 子 Pl l , P21 , P31, Ρ41 ίま、 虽度 al〜a4力 S大きレ、もの程、電 Cノくス 2の他端 r201 に近い位置 r24, r23, r22, r21で接続される。なお、グランド端子 P12, P22, P32 , P42はそれぞれグランドに接続される。
[0044] コンデンサ C1〜C4は、例えばバイパスコンデンサゃデカップリングコンデンサであ つて、それぞれ電源端子 Pl l, P21, P31 , P41とグランドとの間に接続される。コン デンサ C1〜C4は、それぞれ電源端子 Pl l , P21 , P31, P41から電源バス 2へ流れ るノイズを低減することができる。よって、コンデンサ C1〜C4は、ノイズ除去部と把握 すること力 Sできる。なお、ノイズ Enl〜En4を除去できるものであれば、当該ノイズ除 去部はコンデンサ C1〜C4に限られなレ、。例えば、位置 r24での電源バス 2と、電源 端子 P11との間に介揷されるフェライトビーズを用いても良レ、。この場合、ノイズ測定 用の回路 Bでもコンデンサ Cl l， C21 , C31 , C41に代えて、フェライトビーズを介揷 することが望ましい。具体的には、位置 r213と、電源端子 P11との間にフェライトビー ズが介挿される。
[0045] ただし、当該ノイズ除去部にコンデンサ C1〜C4を採用すれば、電源端子 Pl l , P2 1 , P31 , P41や電源バス 2等の配線の寄生インダクタとでローパスフィルタを構成す るので、より多くのノイズを除去することができる。寄生インダクタは、図 7では符号 L1 〜： L3で示されている。
[0046] かかる接続方法及び接続後の装置（図 6)によれば、強度 al〜a4の大きいノイズが 含まれる電源端子 Pl l , P21 , P31, P41から順に、他端 r201から一端 r20へと並ぶ 位置 r24， r23, r22, r21で電?原ノ ス 2に接続することで、電原端子 Pl l, P21 , P31 , P41におレ、て強度の大きレゾィズほど長レ、距離で電源バス 2を一端 r20側へと流れ る。つまり、自身に流れる電流のノイズが大きい電源端子 Pl l， P21, P31 , P41ほど 、大きなインダクタンスを伴って一端 r20に接続される。よって、このノイズの高域を低 減できる。
[0047] フェライトビーズ 3及びコンデンサ C1〜C4が接続されていない場合であっても、上 記効果を得ることができる。しかし、これらのノイズ除去部を上述のとおり接続すること で、より多くのノイズを除去することが可能になる。
[0048] また、他端 r201に最も近い位置 r24に接続されている電源端子 P11以外の電源端 子 P21 , P31 , P41にだけ、グランドとの間にコンデンサ C2〜C4などのノイズ除去部 を接続する場合であっても良い。力かる態様によれば、電源端子 P11にはグランドと の間にノイズ除去部が接続されないので、電源端子 P11から電源バス 2へと流れる電 流量の増加が防止できる。よって、当該電流に含まれるノイズの強度が大きくなりにく レ、。
[0049] 本実施の形態では、電源端子 P11に流れるノイズ (つまり、ノイズ源 Enl力 発生し たノイズ）は、コンデンサ C1〜C4を順に介して電源バス 2を一端 r20側へと流れる。 図 7では、この内容がノイズの経路として矢印 301で示されている。
[0050] 電源端子 P21に流れるノイズ（図 3)は、コンデンサ C2〜C4を順に介して電源バス 2を一端 r20側へと流れる。電源端子 P31に流れるノイズ（図 4)は、コンデンサ C3, C 4を順に介して電源バス 2を一端 r20側へと流れる。電源端子 P41に流れるノイズ（図 5)は、コンデンサ C4のみを介して電源バス 2を一端 r20側へと流れる。図 7では、こ れらの内容がそれぞれノイズの経路として矢印 302〜303で示されている。
[0051] よって、強度の大きいノイズほど、多くのローパスフィルタに入力されることとなり、以 つて電源 Vcへのノイズの漏れが低減できる。
[0052] 本実施の形態において、一のコンデンサ C1〜C4と電源バス 2とで定まる共振周波 数を、他のコンデンサ C1〜C4と電源バス 2とで定まる共振周波数と互いに異ならせ ても良い。力かる態様によれば、除去できる周波数帯域を拡げることができる。
[0053] 第 2の実施の形態.
図 8は、基板 101上に設けられた集積回路 11を概念的に示す断面図である。第 1 の実施の形態の回路 Aは、例えば素子 1が設けられる側の基板 101の表面 1011上 に構成される。
[0054] 基板 101には、例えば多層積層基板が採用でき、この場合が図 8に示されている。
当該多層積層基板は、電源プレーン 1013及びグランドプレーン 1012を有する。電 源バス 2、グランドプレーン 1012及び電源プレーン 1013は、この順に表面 1011側 力 反対側の表面 1015側へと、それぞれ絶縁基板を介して積層される。
[0055] グランド端子 P12は、ビア 1014を介してグランドプレーン 1012に接続される。図 8 では示されていなレ、が、グランド端子 P22, P32, P42も同様にグランドプレーン 101 2に接続される。電源端子 Pl l , P21, P31, P41は、電源バス 2及び電源プレーン をこの順に介して電源 Vcに接続される。
[0056] 素子 1が上記多層積層基板の表面 1011上に設けられる場合には、集積回路 11と グランドプレーン 1012との多層積層基板の積層方向 90についての距離 dは、 lmm 以下であることが望ましい。なぜなら、集積回路 11とグランドプレーン 1012との間の 距離 dを小さくすることで、集積回路 11及びグランドプレーン 1012のいずれか一方 力 他方へと流れる電界は、集積回路 11とグランドプレーン 1012との間を流れやす レ、。よって、当該電界に起因したノイズの漏れが低減できる。
[0057] 図 9は、基板 102上に設けられた集積回路 11を概念的に示す上面図である。基板 101には、例えば上記多層積層基板が採用できる。
[0058] 図 9では、素子 1は、基板 102の表面 1021に設けられている。そして、グランドパタ ーン A1が、素子 1と同じ表面 1021に設けられ、素子 1を囲んでいる。換言すれば、 グランドパターン Alは、集積回路 11及び電源端子 PI 1 , P21 , P31, P41を囲んで いる。
[0059] 力かる態様によれば、集積回路 11で発生したノイズをグランドパターンに流すこと で、外部へのノイズの漏れが低減できる。しかも、集積回路 11の周囲でグランドパタ ーンの面積を広くすることができるので、ノイズの外部への漏れをより低減することが できる。より望ましくは、グランドパターンの幅 hl， h2は 4mm以上である。
[0060] この発明は詳細に説明された力 上記した説明は、すべての局面において、例示 であって、この発明がそれに限定されるものではなレ、。例示されていない無数の変形 例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims

請求の範囲
[1] 複数の電原端子（Pl l， P21 , P31 , P41)と、
前記複数の前記電源端子に接続される集積回路（11)と、
電源 (Vc)に接続される一端 (r20)と、他端 (r201)とを有する電源バス（2)と を備え、
前記電源端子は前記電源バスに、 自身に流れる電流に含まれるノイズの強度（al
〜a4)が大きいもの程、前記他端に近い位置 (r21〜r24)で接続される、装置。
[2] 前記電源端子のそれぞれと他の電源 (GND)との間に接続される複数のノイズ除 去部（C1〜C4)を更に備える、請求項 1記載の装置。
[3] 前記他端 (r201)に最も近い位置 (r24)に接続される前記電源端子（PI 1)以外の 電源端子（P21 , P31 , P41)にだけ、他の電源（GND)との間に接続されるノイズ除 去部（C2〜C4)を更に備える、請求項 1記載の装置。
[4] 前記ノイズ除去部（C1〜C4)はコンデンサである、請求項 2記載の装置。
[5] 前記ノイズ除去部（C1〜C4)はコンデンサである、請求項 3記載の装置。
[6] 一の前記コンデンサ（C1〜C4)と前記電源バス（2)とで定まる共振周波数は、他の 前記コンデンサと前記電源バスとで定まる共振周波数と互いに異なる、請求項 4記載 の装置。
[7] 一の前記コンデンサ（C1〜C4)と前記電源バス（2)とで定まる共振周波数は、他の 前記コンデンサと前記電源バスとで定まる共振周波数と互いに異なる、請求項 5記載 の装置。
[8] 前記電源バス（2)の一端 (r20)は、第 2のノイズ除去部（3)を介して前記電源 (Vc) に接続される、請求項 1乃至請求項 7のいずれか一つに記載の装置。
[9] 前記第 2のノイズ除去部（3)は、フェライトビーズである、請求項 8記載の装置。
[10] グランドに接続される配線（1012)と、
前記電源バス（2)と前記配線とを絶縁基板を介して積層する多層積層基板（101) と
を更に備え、
前記集積回路（11)は、前記多層積層基板の前記電源バス側に設けられ、 前記集積回路と前記配線との前記多層積層基板の積層方向（90)についての距 離（d)は lmm以下である、請求項 1乃至請求項 7のいずれか一つに記載の装置。
[11] グランドに接続される配線（1012)と、
前記電源バス（2)と前記配線とを絶縁基板を介して積層する多層積層基板（101) と
を更に備え、
前記集積回路（11)は、前記多層積層基板の前記電源バス側に設けられ、 前記集積回路と前記配線との前記多層積層基板の積層方向（90)についての距 離 (d)は lmm以下である、請求項 8記載の装置。
[12] グランドに接続される配線（1012)と、
前記電源バス（2)と前記配線とを絶縁基板を介して積層する多層積層基板（101) と
を更に備え、
前記集積回路（11)は、前記多層積層基板の前記電源バス側に設けられ、 前記集積回路と前記配線との前記多層積層基板の積層方向（90)についての距 離 (d)は lmm以下である、請求項 9記載の装置。
[13] 基板（102)と、
グランドに接続される配線 (A1)と
を更に備え、
前記集積回路（11)は基板の表面（1021)に設けられ、
前記配線は、前記集積回路と同じ前記表面に設けられ、前記集積回路及び前記 電源端子（Pl l , P21 , P31, P41)を囲む、請求項 1乃至請求項 7のいずれか一つ に記載の装置。
[14] 基板（102)と、
グランドに接続される配線 (A1)と
を更に備え、
前記集積回路（11)は基板の表面（1021)に設けられ、
前記配線は、前記集積回路と同じ前記表面に設けられ、前記集積回路及び前記 電源端子（Pl l , P21 , P31, P41)を囲む、請求項 8記載の装置。
[15] 基板（102)と、
グランドに接続される配線 (A1)と
を更に備え、
前記集積回路（11)は基板の表面（1021)に設けられ、
前記配線は、前記集積回路と同じ前記表面に設けられ、前記集積回路及び前記 電源端子（Pl l , P21 , P31, P41)を囲む、請求項 9記載の装置。
[16] 複数の電源端子（Pl l， P21 , P31 , P41)と、
前記複数の前記電源端子に接続される集積回路（11)と、
電源 (Vc)に接続される一端 (r20)と、他端 (r201)とを有する電源バス（2)と を備える装置の、前記電源端子の前記電源バスへの接続方法であって、
前記電源端子を前記電源バスに、 自身に流れる電流に含まれるノイズの強度（al 〜a4)が大きいもの程、前記他端に近い位置 (r21〜r24)に接続する、接続方法。
[17] 前記電源バス（2)とは別に用意された電源バス（21)に前記電源端子（Pl l, P21 , P31 , P41)を接続して、前記集積回路（11)に電源 (Vc)を供給し、
前記電源端子のそれぞれにおいて流れる電流のノイズの強度（a l〜a4)を予め測 定し、
当該ノイズの強度に基づレ、て前記電源端子を前記電源バスに接続する前記位置（ r21〜r24)を決める、請求項 16記載の接続方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054864A (ja) * 2009-09-04 2011-03-17 Murata Mfg Co Ltd コンデンサ実装構造

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9084364B2 (en) * 2012-06-20 2015-07-14 Canon Kabushiki Kaisha Printed circuit board and printed wiring board
KR101966250B1 (ko) 2012-09-12 2019-04-05 삼성전자주식회사 무선 전력 전송의 영향을 받는 디바이스의 공진주파수 제어 장치 및 이의 방법
KR102028921B1 (ko) * 2013-02-07 2019-10-08 삼성전자주식회사 Ｉｃ 전류 추출 방법 및 그 장치
CN108463048B (zh) * 2017-02-21 2022-04-15 拉碧斯半导体株式会社 基板电路装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170797B2 (ja) 1990-04-17 2001-05-28 セイコーエプソン株式会社 パーソナルコンピュータ
JP3327714B2 (ja) 1994-12-28 2002-09-24 日立金属株式会社 ノイズ対策ｃｐｕ装置及びｃｐｕのノイズ対策方法
JP2005183790A (ja) 2003-12-22 2005-07-07 Denso Corp プリント配線基板
JP2005302885A (ja) 2004-04-08 2005-10-27 Daikin Ind Ltd 半導体回路基板及び半導体回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068631A (en) * 1990-08-09 1991-11-26 At&T Bell Laboratories Sub power plane to provide EMC filtering for VLSI devices
JP3265669B2 (ja) * 1993-01-19 2002-03-11 株式会社デンソー プリント基板
JPH10223997A (ja) 1997-02-12 1998-08-21 Canon Inc プリント配線基板
JPH11307894A (ja) 1998-04-27 1999-11-05 Kenichi Ito プリント配線基板
JP2970660B1 (ja) * 1998-06-30 1999-11-02 日本電気株式会社 プリント基板
JP2000171504A (ja) * 1998-12-04 2000-06-23 Nec Corp 半導体評価装置
JP3471679B2 (ja) * 1999-10-15 2003-12-02 日本電気株式会社 プリント基板
JP2001141793A (ja) 1999-11-17 2001-05-25 Matsushita Electric Ind Co Ltd 半導体検査装置および半導体検査方法
TW511414B (en) * 2001-04-19 2002-11-21 Via Tech Inc Data processing system and method, and control chip, and printed circuit board thereof
JP3847578B2 (ja) 2001-06-04 2006-11-22 三菱電機株式会社 プリント配線板
US7061772B2 (en) * 2002-08-05 2006-06-13 Nec Tokin Corporation Electronic circuit with transmission line type noise filter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170797B2 (ja) 1990-04-17 2001-05-28 セイコーエプソン株式会社 パーソナルコンピュータ
JP3327714B2 (ja) 1994-12-28 2002-09-24 日立金属株式会社 ノイズ対策ｃｐｕ装置及びｃｐｕのノイズ対策方法
JP2005183790A (ja) 2003-12-22 2005-07-07 Denso Corp プリント配線基板
JP2005302885A (ja) 2004-04-08 2005-10-27 Daikin Ind Ltd 半導体回路基板及び半導体回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054864A (ja) * 2009-09-04 2011-03-17 Murata Mfg Co Ltd コンデンサ実装構造

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