WO2007094037A1

WO2007094037A1 - 情報処理装置、システム制御装置および入出力リクエスト方法

Info

Publication number: WO2007094037A1
Application number: PCT/JP2006/302473
Authority: WO
Inventors: Shigekatsu Sagi
Original assignee: Fujitsu Limited
Priority date: 2006-02-13
Filing date: 2006-02-13
Publication date: 2007-08-23
Also published as: US20080313366A1; JP4712089B2; JPWO2007094037A1

Abstract

　各ＣＰＵは、入出力処理を実行する前にシステム制御装置１２０ａに対してどの経路を使用すべきかを問い合わせる。システム制御装置１２０ａは、どの入出力装置にどの経路が接続されているかを構成情報１２１として記憶し、システム制御装置１２０ｂ等から経路上の障害の通知を受けてこの情報を更新する。そして、システム制御装置１２０ａは、ＣＰＵから経路の問合せを受けた場合に、目的の入出力装置に接続されている正常な経路を構成情報１２１を参照して選択し、応答する。これにより、各ＣＰＵは、障害の発生している経路を回避して入出力をおこなうことが可能になる。

Description

明細書

情報処理装置、システム制御装置および入出力リクエスト方法

技術分野

[0001] 本発明は、 CPUと入出力装置の間を接続する経路が冗長化された情報処理装置と同装置において用いられるシステム制御装置および入出力リクエスト方法に関し、特に、高い信頼性と可用性を簡易な構成によって低コストで実現することができる情報処理装置、システム制御装置および入出力リクエスト方法に関する。

背景技術

[0002] 近年、サーバ装置等の大型の情報処理装置においては、可用性と信頼性の向上を図るため、複数の CPUを搭載し、入出力装置や各種伝送経路を冗長構成としたものが多くなつている。

[0003] 例えば、特許文献 1にお、て示されて、るブレードサーバと呼ばれる情報処理装置は、独立して動作可能なサーバボードを筐体内に複数搭載することができ、バックボードを介してこれらのサーバボードをネットワークインターフェース装置等の入出力装置へ接続する。サーバボードと入出力装置との接続は、監視モジュールと呼ばれる装置によって監視され、障害が発生すると、監視モジュールがサーバボードを他の入出力装置へ動的に接続し直して処理を継続させる。

[0004] 特許文献 1：特開 2005— 228308号公報

発明の開示

発明が解決しょうとする課題

[0005] し力しながら、このように監視モジュールのような特別な装置を用いて障害の監視と対応をおこなう方式は、情報処理装置のコストを上昇させてしまうという問題がある。近年の情報処理ィ匕の進展に伴って、比較的小規模な企業等においてもサーバ装置の導入が進んでおり、力かる小規模な企業等力は、高い信頼性と可用性を備えたサーバ装置を低コストで提供することが強く要望されている。

[0006] 本発明は、上記に鑑みてなされたものであって、高い信頼性と可用性を簡易な構成によって低コストで実現することができる情報処理装置、システム制御装置および入出力リクエスト方法を提供することを目標とする。

課題を解決するための手段

[0007] 上述した課題を解決し、目的を達成するために、本発明は、 CPUと入出力装置の間を接続する経路が冗長化された情報処理装置であって、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段と、入出力装置への経路の問合せを CPUカゝら受けた場合に、問合せに含まれる入出力装置の識別情報をキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答する経路選択手段と、前記経路の一つが利用不可能な状態となった場合に、当該の経路が前記経路選択手段によって選択されないように前記記憶手段を更新する更新手段とを備え、前記 CPUは、入出力装置への入出力命令を発行する前に前記経路選択手段に対して該入出力装置への経路の問合せをおこない、応答された経路に対して入出力命令を発行することを特徴とする

[0008] この発明によれば、入出力装置とその入出力装置に接続されている経路の対応を記憶手段に記憶し、経路の障害発生に応じてこの内容を更新することとし、 CPUの問合せを受けた経路選択手段がこの記憶手段に記憶された情報を検索して入出力命令を発行する経路を選択するように構成したので、入出力のための経路上に障害が発生した場合に自動的に他の正常な経路への切り替えをおこなうことが可能となり、高い信頼性と可用性を実現することができる。

[0009] また、本発明は、上記の発明において、前記経路選択手段は、システム制御装置であることを特徴とする。

[0010] この発明によれば、システム制御装置にお、て前記経路選択手段を実現するように構成したので、 CPUとの間に特別な配線を設ける必要がなぐ高い信頼性と可用性を低コストで実現することができる。

[0011] また、本発明は、上記の発明において、前記情報処理装置は、自装置を仮想的に分割した仮想情報処理装置毎に OSを稼動させることができる情報処理装置であつて、前記記憶手段は、前記仮想情報処理装置の識別情報と、仮想情報処理装置において入出力装置を識別するための識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶し、前記経路選択手段は、入出力装置への経路の問合せを CPU力受けた場合に、該 CPUが属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答することを特徴とする。

[0012] この発明によれば、仮想化された各情報処理装置を識別することができるように記憶手段と経路選択手段を構成したので、自装置を仮想的な情報処理装置に分割することができる情報処理装置においても高い信頼性と可用性を実現することができる

[0013] また、本発明は、上記の発明において、前記記憶手段は、入出力装置を識別するための識別情報として、仮想情報処理装置において利用される仮想の識別情報と、物理的な情報処理装置において利用される物理的な識別情報とを記憶し、前記経路選択手段は、入出力装置への経路の問合せを CPU力受けた場合に、該 CPU が属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の仮想の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報と共に入出力装置の物理的な識別情報を取得して問合せ元の CPUへ応答し、前記 CPUは、前記経路選択手段から応答された経路に対して発行する入出力命令における入出力装置の識別情報として、同時に応答された入出力装置の物理的な識別情報を用いることを特徴とする。

[0014] この発明によれば、 CPUと経路選択手段のやりとりの結果として、仮想的な情報処理装置において入出力装置を識別するために用いられる仮想的な識別情報が物理的な情報処理装置において入出力装置を識別するために用いられる物理的な識別情報へ置換されるように構成したので、仮想的な情報処理装置上で稼動する OS等に稼働環境を意識させる必要がな、。

[0015] また、本発明は、上記の発明において、前記経路選択手段は、前記記憶手段を検索した結果、問合せに含まれる入出力装置の識別情報に対応する経路が複数取得された場合に、これらの経路の一つを周回的に選択して CPUに応答することを特徴とする。 [0016] この発明によれば、 CPU力も経路の問合せを受ける度に、経路選択手段が複数の経路から一つの経路を周回的に選択して応答するように構成したので、入出力の経路が分散され、負荷分散を実現することができる。

[0017] また、本発明は、 CPUと入出力装置の間を接続する経路が冗長化された情報処理装置において主記憶および入出力装置への入出力を制御するシステム制御装置であって、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段と、入出力装置への経路の問合せを CPU力受けた場合に、問合せに含まれる入出力装置の識別情報をキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答する経路選択手段と、前記経路の一つが利用不可能な状態となった場合に、当該の経路が前記経路選択手段によって選択されな、ように前記記憶手段を更新する更新手段とを備えたことを特徴とする。

[0018] この発明によれば、入出力装置とその入出力装置に接続されている経路の対応を記憶手段に記憶し、経路の障害発生に応じてこの内容を更新することとし、 CPUの問合せを受けた経路選択手段がこの記憶手段に記憶された情報を検索して入出力命令を発行する経路を選択するように構成したので、入出力のための経路上に障害が発生した場合に自動的に他の正常な経路への切り替えをおこなうことが可能となり、高い信頼性と可用性を実現することができる。

[0019] また、システム制御装置にお、て上記の機能を実現するように構成したので、 CPU との間に特別な配線を設ける必要がなぐ高い信頼性と可用性を低コストで実現することができる。

[0020] また、本発明は、 CPUと入出力装置の間を接続する経路が冗長化された情報処理装置における入出力リクエスト方法であって、 CPUが入出力装置への経路の問合せを発行する経路問合せ工程と、前記経路問合せ工程にお!ヽて発行された問合せを受けた経路選択手段が、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段を検索し、問合せのあった入出力装置に接続されている経路の識別情報を取得して問合せ元の CPUへ応答する経路選択工程と、前記 CPUが、応答された識別情報に対応する経路に対して入出力命令を発行する入出力実行工程と、前記経路の一つが利用不可能な状態となった場合に、当該の経路が前記経路選択手段によって選択されないように前記記憶手段を更新する更新工程とを含んだことを特徴とする。

[0021] この発明によれば、入出力装置とその入出力装置に接続されている経路の対応を記憶手段に記憶し、経路の障害発生に応じてこの内容を更新することとし、 CPUの問合せを受けた経路選択手段がこの記憶手段に記憶された情報を検索して入出力命令を発行する経路を選択するように構成したので、入出力のための経路上に障害が発生した場合に自動的に他の正常な経路への切り替えをおこなうことが可能となり、高い信頼性と可用性を実現することができる。

発明の効果

[0022] 本発明によれば、入出力装置とその入出力装置に接続されている経路の対応を記憶手段に記憶し、経路の障害発生に応じてこの内容を更新することとし、 CPUの問合せを受けた経路選択手段がこの記憶手段に記憶された情報を検索して入出力命令を発行する経路を選択するように構成したので、入出力のための経路上に障害が発生した場合に自動的に他の正常な経路への切り替えをおこなうことが可能となり、高、信頼性と可用性を実現することができると、う効果を奏する。

[0023] また、本発明によれば、システム制御装置にお、て前記経路選択手段を実現するように構成したので、 CPUとの間に特別な配線を設ける必要がなぐ高い信頼性と可用性を低コストで実現することができるという効果を奏する。

[0024] また、本発明によれば、仮想化された各情報処理装置を識別することができるように記憶手段と経路選択手段を構成したので、自装置を仮想的な情報処理装置に分割することができる情報処理装置においても高い信頼性と可用性を実現することができるという効果を奏する。

[0025] また、本発明によれば、 CPUと経路選択手段のやりとりの結果として、仮想的な情報処理装置において入出力装置を識別するために用いられる仮想的な識別情報が物理的な情報処理装置において入出力装置を識別するために用いられる物理的な識別情報へ置換されるように構成したので、仮想的な情報処理装置上で稼動する O S等に稼働環境を意識させる必要がな、と、う効果を奏する。 [0026] また、本発明によれば、 CPU力も経路の問合せを受ける度に、経路選択手段が複数の経路力一つの経路を周回的に選択して応答するように構成したので、入出力の経路が分散され、負荷分散を実現することができるという効果を奏する。

図面の簡単な説明

[0027] [図 1]図 1は、本実施例に係る入出力リクエスト方式を実行する情報処理装置の一例を示す図である。

[図 2]図 2は、本実施例に係る入出力リクエスト方式の処理手順を示すシーケンス図である。

[図 3]図 3は、本実施例に係る入出力リクエスト方式の処理例を示す図である。

[図 4]図 4は、障害発生後の処理手順を示すシーケンス図である。

[図 5]図 5は、障害発生後の処理例を示す図である。

[図 6]図 6は、システム制御装置の構成を示すブロック図である。

[図 7]図 7は、本実施例に係る入出力リクエスト方式の処理手順を示すシーケンス図である。

[図 8]図 8は、本実施例に係る入出力リクエスト方式の処理例を示す図である。

[図 9]図 9は、システム制御装置の構成を示すブロック図である。

[図 10]図 10は、本実施例に係る入出力リクエスト方式の処理手順を示すシーケンス図である。

[図 11]図 11は、本実施例に係る入出力リクエスト方式の処理例を示す図である。

[図 12]図 12は、アドレス空間の一部に入出力装置用のアドレス領域を割り当てた例を示す図である。

[図 13]図 13は、入出力命令の発行先の選択をデコーダによって実装した例を示す図である。

[図 14]図 14は、入出力命令の発行先の選択をテーブル検索によって実装した例を示す図である。

符号の説明

[0028] 10 リクエストポート

20 タグパイプ 21a' -21d タグ

30a' -30h キュー

40 クロスノ一

50 リクエスト振分部

60 リクエストポート

70 経路選択部

71 パーティション判別部

72 経路選択部

80a- -80d キュー

90 構成情報更新部

100 情報処理装置

110a~ 110d CPU

120a〜120d システム制御装置

121 構成情報

130a〜130d 入出力制御装置

141- 144 入出力装置

150a, 150b メモリアクセス制御装置

220a システム制御装置

221 構成情報

222 パーティション表

320a システム制御装置

321 構成情報

401〜402 AND回路

410 構成情報

発明を実施するための最良の形態

以下に、本発明に力かる情報処理装置、システム制御装置および入出力リクエスト方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。実施例 1

[0030] まず、従来の情報処理装置における入出力リクエスト方式について説明する。メモリマップ式入出力を採用する情報処理装置では、図 12に示すように、アドレス空間の一部に各入出力装置用のアドレス領域が割り当てられる。そして、これらの入出力装置用のアドレス領域に対してアクセスをおこなうことによって、入出力装置に対する入出力処理が実行される。

[0031] 具体的には、リクエストの発行元が入出力装置用のアドレス領域へのアクセスをおこなうと、 CPU (Central Processing Unit)によってアドレスが解釈され、どの経路に対して入出力命令を発行するかが決定される。アドレス領域と、経路と、入力装置との対応は、機器構成に応じて予め定められる。

[0032] 図 13は、入出力命令の発行先の選択をデコーダによって実装した例を示す図である。同図の例では、リクエストの発行元が指定したアドレスの 36ビット目〜 38ビット目をデコードすることにより入出力命令の発行先を選択する例を示している。図 12の例に従って入出力装置 Bに対して読み書きをおこなう場合、アドレスの 36ビット目〜38 ビット目に「101」を指定することになる力この場合、図 13のデコーダにおいては A ND回路 402が 1を出力し、経路 Bが入出力命令の発行先として選択されることになる。

[0033] 図 14は、入出力命令の発行先の選択をテーブル検索によって実装した例を示す図である。同図の例では、リクエストの発行元が指定したアドレスの 36ビット目〜 38ビット目の値と経路の組合せを記憶したテーブル (構成情報 410)を検索することにより入出力命令の発行先を選択する例を示している。図 12の例に従って入出力装置 B に対して読み書きをおこなう場合、アドレスの 36ビット目〜38ビット目に「101」を指定することになるが、この場合、図 14のテーブルにおいて「101」のビットパターンを有する 5番目のエントリが検索され、このエントリに登録されている経路 Bが入出力命令の発行先として選択されることになる。

[0034] V、ずれの場合にぉ、ても、アドレス領域と、経路と、入力装置との対応は、予め定められており、リクエストの発行元は、処理対象の入出力装置に応じてどのアドレス領域にアクセスするかを判断する必要があった。また、 CPUと入出力装置との間の経路が冗長化され、複数の経路を選択することができる場合は、リクエストの発行元が、どの経路を使用するかを判断する必要があった。

[0035] このため、情報処理装置において入出力装置や経路を冗長化し、障害に対応するための仕組みを設けても、障害の発生している入出力装置や経路を回避して入出力処理をおこなうには、リクエストの発行元が状況に応じてアクセスするアドレス領域を変更できるようにする必要があった。そして、情報処理装置を一旦停止することなぐアドレス領域と、経路と、入力装置との対応の変化をリクエストの発行元に認識させるには、障害の発生を監視し通知するための特別な仕組み (例えば、特許文献 1における監視モジュール）が必要であった。

[0036] なお、上記の説明におけるリクエストの発行元は、一般的には OS (Operating Syst em)の一部として動作するドライバソフトに相当する力 OSそのものやアプリケーションプログラムがリクエストの発行元となる場合もある。

[0037] 次に、本実施例に係る入出力リクエスト方式について説明する。図 1は、本実施例に係る入出力リクエスト方式を実行する情報処理装置の一例を示す図である。なお、同図においては、後述するメモリアクセス制御装置等、本実施例に係る入出力リクェスト方式と直接関連しな、部位の図示は便宜上省略して、る。

[0038] 図 1に示すように、情報処理装置 100は、 CPUl lOa〜： L lOdと、システム制御装置 120a〜120dと、入出力制御装置 130a〜130dと、入出力装置 141〜144とを有する。

[0039] CPUl lOa〜： L lOdは、 OSやアプリケーションプログラムを動作させるための各種処理を実行する演算装置である。システム制御装置 120a〜120dは、主記憶および入出力装置への入出力を制御する制御装置である。各 CPUは、 WAY0〜3の 4つの経路によってシステム制御装置 120a〜120dと接続されている。具体的には、 WA Y0によってシステム制御装置 120aと接続され、 WAY1によってシステム制御装置 1 20bと接続され、 WAY2によってシステム制御装置 120cと接続され、 WAY3によつてシステム制御装置 120dと接続されている。

[0040] 入出力制御装置 130a〜130dは、入出力装置への入出力を制御する制御装置であり、それぞれ、 2つの経路によって 2つのシステム制御装置と接続されている。例えば、入出力制御装置 130bは、 PATHOによってシステム制御装置 120bと接続され、 PATH 1によってシステム制御装置 120dと接続されて!、る。

[0041] 入出力装置 141〜144は、ネットワークインターフェース装置や記憶装置用の入出力装置であり、それぞれ、入出力制御装置 130a〜130dと 1対 1で接続されている。

[0042] この例においては、システム制御装置と入出力制御装置の間の接続が二重化された構成をとつているため、 CPUと入出力装置の間は、 2つの経路が存在する。例えば、 CPU110aと入出力装置 142の間は、じ？11110&→システム制御装置1201)→入出力制御装置 130b→入出力装置 142という経路と、 CPU110a→システム制御装置 120d→入出力制御装置 130b→入出力装置 142という 2つの経路によって接続されている。前者の経路を利用する場合、 CPUl lOaは、 WAY1に対して入出力命令を発行する必要があり、後者の経路を利用する場合は、 WAY3に対して入出力命令を発行する必要がある。

[0043] この冗長化された経路のいずれを用いて入出力処理をおこなうかは、システム制御装置の一つによって決定される。図 1の例においてこの決定をおこなうのは、システム制御装置 120aである。そして、この決定をおこなうために、システム制御装置 120a は、構成情報 121を記憶する。構成情報 121は、入出力装置に割り当てられたァドレス領域と、命令の送出先の経路の対応を定義した情報である。

[0044] また、入出力装置や経路の障害をシステム制御装置 120aに通知するため、各入出力制御装置と各システム制御装置の間と、システム制御装置 120b〜120dとシステム制御装置 120aの間に配線が設けられている。これらの配線を通じて、経路等に障害が発生したことが通知されると、システム制御装置 120aは、冗長化されている他の経路を使用するように構成情報 121を設定し直す。

[0045] なお、システム制御装置 120aが代替の経路を取得する方式は、予め全ての経路をシステム制御装置 120a内に登録しておきシステム制御装置 120aがその中から選択する方式をとつてもよいし、障害発生時にシステム制御装置 120aが他のシステム制御装置に対して代替の経路を問合せる方式をとることもできる。

[0046] ここで、本実施例に係る入出力リクエスト方式の処理の流れを図 2および図 3を用いて説明する。リクエストの発行元力入出力装置 142に対するデータの読み出し要求 (オペコード： 34)が CPU110aに対してなされたものとする（ステップ S101)。要求を受けた CPUl lOaは、経路問合せ要求（オペコード： 18)をシステム制御装置 120a に対して発行する (ステップ S 102)。このとき、要求を識別するためのリクエスト ID (R QID)と入出力装置を識別するためのアドレス (ADDR)は、リクエストの発行元から渡された値をそのまま設定する。

[0047] 経路問合せ要求を受信したシステム制御装置 120aは、アドレスの 36ビット目〜38 ビット目の値をキーとして構成情報 121を検索し、得られた経路を経路指示 (ォペコード： 09)の引数に含めて CPU110aに応答する（ステップ S 103)。このとき、 RQID には経路問合せ要求にて指定された値をそのまま設定する。図 3の例では、アドレスの 36ビット目〜38ビット目の値は「101」であり、この値をキーにして構成情報 121を検索した結果、 WAY1が送出先として決定されている。

[0048] 経路指示の応答を受信した CPUl lOaは、 WAY1へ向けてデータの読取り命令を発行する（ステップ S104)。このときも、 RQIDとアドレスは、リクエストの発行元力も渡された値をそのまま設定する。

[0049] データの読取り命令は、アドレスに従ってシステム制御装置 120b→入出力制御装置 130b→入出力装置 142という経路で送信される（ステップ S105、ステップ S106) 。そして、入出力装置 142は、指定されたデータを読み出して応答し、この応答は、経路を逆に迪つて、き、 CPU110aに返される（ステップ S107〜109)。

[0050] 続いて、システム制御装置 120bと入出力制御装置 130bの間の経路に障害が発生した場合の処理の流れを図 4および図 5を用いて説明する。システム制御装置 12 Obと入出力制御装置 130bの間の経路に障害が発生すると、その旨がシステム制御装置 120bからシステム制御装置 120aに通知され、入出力装置 142に対するェントリが WAY3を送信先とするように更新される。

[0051] この状態において、リクエストの発行元が図 3の場合と同じデータの読み出し要求（オペコード： 34)を CPUl lOaに対しておこなったものとする（ステップ S201)。この読み出し要求は、別のリクエストであるため RQIDの値は異なる力他の項目の値は図 3に示したものと同じ内容となる。

[0052] 要求を受けた CPUl lOaは、経路問合せ要求 (オペコード： 18)をシステム制御装置 120aに対して発行する (ステップ S202)。このとき、要求を識別するためのリクエスト ID (RQID)と入出力装置を識別するためのアドレス (ADDR)は、リクエストの発行元カゝら渡された値をそのまま設定する。

[0053] 経路問合せ要求を受信したシステム制御装置 120aは、アドレスの 36ビット目〜38 ビット目の値をキーとして構成情報 121を検索し、得られた経路を経路指示 (ォペコード： 09)の引数に含めて CPU110aに応答する（ステップ S 203)。このとき、 RQID には経路問合せ要求にて指定された値をそのまま設定する。図 5の例では、アドレスの 36ビット目〜38ビット目の値は「101」であり、この値をキーにして構成情報 121を検索した結果、 WAY3が送出先として決定されている。

[0054] 経路指示の応答を受信した CPU110aは、 WAY3へ向けてデータの読取り命令を発行する（ステップ S204)。このときも、 RQIDとアドレスは、リクエストの発行元力も渡された値をそのまま設定する。

[0055] データの読取り命令は、アドレスに従ってシステム制御装置 120d→入出力制御装置 130b→入出力装置 142という経路で送信される（ステップ S205、ステップ S206) 。そして、入出力装置 142は、指定されたデータを読み出して応答し、この応答は、経路を逆に迪つてヽき、 CPU110aに返される（ステップ S207〜209)。

[0056] 上記の処理の流れにおいては、リクエストの発行元は図 3の場合と同様の内容の読み出し要求をおこなっているだけである力経路の問合せの結果、システム制御装置 120aが正常な経路を応答しているため、障害の発生している経路を回避して入出力処理をおこなうことができて！/、る。

[0057] このように、経路等の障害をシステム制御装置の一つに通知する仕組みを設け、このシステム制御装置において各入出力装置への正常な経路を把握しておき、 CPU が入出力装置に対して入出力命令を発行する際にこのシステム制御装置に対して経路の問合せをおこなうように構成することにより、冗長化された経路等の一部に障害が発生しても他の経路を用いて処理を継続させることができる。

[0058] この方式では、監視モジュールのような特別な装置を追加することなぐ既存の装置に簡易な仕組みを追加することにより、情報処理装置の信頼性の向上を低コストで実現することができる。また、経路等の障害が発生しても、リクエストの発行元は障害を意識する必要がないので、既存の OS等をそのまま利用することができる。

[0059] なお、構成情報 121を保持し、 CPU力入出力装置への経路の問合せを受け、応答する機能は、必ずしもシステム制御装置において実現するはなぐ他の装置にて実現してもよい。ただし、力かる機能を低コストで実現するためには、 CPUとの高速な接続を有する既存の装置に機能を追加することが好ましい。

[0060] 次に、システム制御装置 120aの構成について説明する。図 6は、システム制御装置 120aの構成を示すブロック図である。同図に示すように、システム制御装置 120a は、リクエストポート 10と、タグパイプ 20と、タグ 21a〜21dと、キュー 30a〜30hと、クロスバー 40と、リクエスト振分部 50と、リクエストポート 60と、経路選択部 70と、キュー 80a〜80dと、構成情報更新部 90と、構成情報 121とを有する。

[0061] これらの部位のうち、リクエストポート 10、タグパイプ 20、タグ 21a〜21d、キュー 30 a〜30hおよびクロスバー 40は、システム制御装置 120b〜120d等の従来のシステム制御装置が一般的に備えているものであり、リクエスト振分部 50、リクエストポート 6 0、経路選択部 70、キュー 80a〜80d、構成情報更新部 90および構成情報 121は、システム制御装置 120aに特有なものである。

[0062] リクエストポート 10は、 CPUl lOa〜： L 10d、入出力制御装置（IOC : Input/Output Controller) 130aおよび 130cから受信した入出力要求を一時的に保持し、優先順位に従ってタグパイプ 20へ投入する処理部である。タグパイプ 20は、タグ 21a〜21dを検索し、主にコヒーレンシの観点力入出力要求の処理先を決定し、処理先へ要求を発行する処理部である。

[0063] タグ 21a〜21dは、それぞれ、 CPUl lOa〜： L 10dに 1対 1で対応し、対応する CPU がキャッシュして、るデータのタグ情報のコピーを記憶し、主にデータのコヒーレンシを保っために利用される。タグパイプ 20がタグ 21 a〜 21 dを利用して処理先を決定する方式については、既に公知であるので説明を省略する。

[0064] キュー 30a〜30hは、それぞれ、 CPUl lOa〜： L 10d、入出力制御装置 130aおよび 130c、メモリアクセス制御装置（MAC : Memory Access Controller) 150aおよび 150bに 1対 1で対応し、対応する装置に対してタグノイブ 20が発行した要求をォーダ一順に保持し、処理可能になったタイミングで要求を送信する処理部である。 [0065] クロスバー 40は、要求に対する応答のルーティングをおこない、応答を適切な宛先へ送信する処理部である。

[0066] リクエスト振分部 50は、 CPUl lOa〜： L 10d、入出力制御装置 130aおよび 130cから受信した要求が入出力要求であるの力、経路問合せ要求であるのかを判定し、入出力要求であればリクエストポート 10へ、経路問合せ要求であればリクエストポート 6 0へ要求を転送する処理部である。

[0067] リクエストポート 60は、 CPUl lOa〜： L lOdから受信した経路問合せ要求を一時的に保持し、優先順位に従って経路選択部 70へ投入する処理部である。経路選択部 70は、構成情報 121を検索し、経路問合せ要求において指定されたアドレスに対応する正常な経路を選択して経路指示を生成する処理部である。

[0068] キュー 80a〜80dは、それぞれ、 CPUl lOa〜： L lOdに 1対 1で対応し、対応する C PUに対して経路選択部 70が生成した経路指示を生成順に保持し、送信可能になつたタイミングで対応する CPUに送信する処理部である。

[0069] 構成情報更新部 90は、システム制御装置（SC : System Controller) 120b〜120d および入出力制御装置 130aから経路等の障害の通知を受け付け、障害の通知があつた経路等を使用しないように構成情報 121を更新する処理部である。構成情報 12 1は、入出力装置に割り当てられたアドレス空間と、その入出力装置と CPUの間の経路の対応を保持する情報であり、一つの入出力装置に対して一つもしくは複数の経路を保持する。

[0070] このように、システム制御装置 120aは、既存の構成に対して、本実施例に係る入出力リクエスト方式を実現するための装置を追加した構成となっている。

[0071] 上述してきたように、本実施例では、システム制御装置 120a内の構成情報 121に入出力装置と CPUの間の正常な経路の対応を保持し、 CPUが入出力処理をおこなう場合にシステム制御装置 120aに経路を問合せるように構成したので、高い信頼性と可用性を備えた情報処理装置を簡易な構成によって低コストに実現することができる。

[0072] なお、本実施例では、入出力装置と CPUの間の経路を冗長化した情報処理装置の場合を例にして説明したが、同種の入出力装置を複数設けて冗長化した情報処理装置の場合にも本発明は有効である。具体的には、一つの入出力装置に障害が発生した旨の通知を受けた場合、システム制御装置 120aは、冗長化されている他の入出力装置への経路が有効になるように構成情報 121を更新し、処理を継続させる

[0073] また、本実施例では、メモリマップ式入出力を採用する情報処理装置の場合を例にして説明したが、 IZOポート式入出力を採用する情報処理装置においても本発明は有効である。また、構成情報 121のデータ構成は、図 3等に示した通りである必要はなぐ入出力装置と経路の対応と、各経路上における障害の有無が分力るようになつていればよい。

実施例 2

[0074] 近年、情報処理装置を仮想化してパーティションに分割し、 1台の情報処理装置上で複数の OSを同時に稼動させる技術が一般ィ匕してきている。この技術を用いた場合、各パーティション毎に独立したアドレス空間が割り当てられる。このため、あるパーテイシヨンにおいて入出力装置に割り当てられているアドレス領域力、他のパーティションにお、ては別の入出力装置に割り当てられて!、る場合がある。

[0075] このように、情報処理装置を仮想化してパーティションに分割した場合、システム制御装置は、リクエストの要求元力指示されたアドレスをそのまま利用して経路を判断することができない。本実施例では、情報処理装置を仮想化してパーティションに分割した場合における入出力リクエスト方式について説明する。

[0076] 本実施例に係る入出力リクエスト方式の処理の流れを図 7および図 8を用いて説明する。なお、説明のために例として用いる情報処理装置の基本的な構成は、システム制御装置 120aがシステム制御装置 220aに置き換わった以外は、図 1と同様であるものとする。

[0077] また、この情報処理装置においては、 CPUl lOaと、入出力制御装置 130aと、入出力制御装置 130bとにより「2」という IDをもつパーティションが構成され、 CPU110 bと、入出力制御装置 130cとにより「1」という IDをもつパーティションが構成され、 CP Ul lOcと、 CPUl lOdと、入出力制御装置 130dとにより「0」という IDをもつパーティシヨンが構成されているものとする。また、各システム制御装置は、全てのパーティシヨンによって共有されて、るものとする。

[0078] 「1」という IDをもつパーティションにおいて、リクエストの発行元から入出力装置 143 に対するデータの読み出し要求 (オペコード： 34)が CPU110bに対してなされたものとする（ステップ S301)。要求を受けた CPUl lObは、経路問合せ要求 (ォペコード： 18)をシステム制御装置 220aに対して発行する（ステップ S302)。このとき、要求を識別するためのリクエスト ID (RQID)と入出力装置を識別するためのアドレス (AD DR)は、リクエストの発行元カゝら渡された値をそのまま設定する。

[0079] 経路問合せ要求を受信したシステム制御装置 220aは、要求元の CPUの IDを自身が記憶するパーティション表 222と照合して、要求元の CPUが属するパーティションを判別する。パーティション表 222は、 CPUの IDとパーティションの IDの対応を保持するテーブルである。図 8の例では、要求元の CPUの IDである「1」をキーにしてパーテイシヨン表 222を検索し、「1」と!、うパーティションの IDを得て!/、る。

[0080] パーティションを判別したシステム制御装置 220aは、構成情報 221を参照して経路の判定をおこなう。構成情報 221は、入出力装置に割り当てられたアドレス領域と、 CPUと入出力装置の間の経路との対応をパーティションごとに保持する。このため、同じアドレス領域が、パーティションごとに異なる入力装置に割り当てられていても経路を正しく選択することができる。

[0081] また、構成情報 221の各エントリは、 CPUと入出力装置の間の経路の情報に加えて、各パーティションにお、て入力装置に割り当てられて!/、る仮想的なアドレスを実アドレスに変換するための情報も保持する。図 8の例では、アドレスの 36ビット目から 38ビット目を使用してどの入力装置に割り当てられて!/、るアドレス領域であるかを判別するようになっており、アドレスのこの部分を実アドレスに変換するための情報が各エントリに保持されている。

[0082] システム制御装置 220aは、パーティションの IDとアドレスの 36ビット目〜38ビット目の値をキーとして構成情報 221を検索し、得られた経路を経路指示 (オペコード: 09) の引数に含めて CPUl lObに応答する（ステップ S303)。このとき、 RQIDには経路問合せ要求にて指定された値をそのまま設定する。図 8の例では、アドレスの 36ビット目〜38ビット目の値は「100」であり、この値とパーティションの IDである「1」をキーにして構成情報 221を検索した結果、 WAY2が送出先として選択され、アドレスを実アドレスに変換するための情報として「110」が取得され、これらの情報が経路指示のオペコードの引数に含められている。

[0083] 経路指示を受信した CPU110bは、 WAY2へ向けてデータの読取り命令を発行する (ステップ S304)。このとき、アドレスの 36ビット目力も 38ビット目を経路指示に含まれていた値に置き換える。図 8の例では、アドレスの 36ビット目から 38ビット目が「10 0」から「110」に置き換えられている。 RQIDとアドレスについては、リクエストの発行元カゝら渡された値をそのまま設定する。

[0084] データの読取り命令は、アドレスに従ってシステム制御装置 120c→入出力制御装置 130c→入出力装置 143という経路で送信される（ステップ S305、ステップ S306) 。そして、入出力装置 143は、指定されたデータを読み出して応答し、この応答は、経路を逆に迪つてヽき、 CPU110bに返される（ステップ S307〜309)。

[0085] 次に、システム制御装置 220aの構成について説明する。図 9は、システム制御装置 220aの構成を示すブロック図である。ここでは、図 6に示したシステム制御装置 12 Oaとの相違点についてのみ説明する。

[0086] リクエストポート 60は、 CPUl lOa〜： L lOdから受信した経路問合せ要求を経路選択部 70へ投入する代わりにパーティション判別部 71へ投入する。パーティション判別部 71は、経路問合せ要求の送信元の CPUの属するパーティションの識別情報をパーティション表 222から取得し、この情報を経路問合せ要求に付加して経路選択部 72へ転送する処理部である。

[0087] 経路選択部 72は、構成情報 221を検索し、経路問合せ要求において指定されたアドレスとパーティション判別部 71により判別されたパーティションに対応する正常な経路を選択して経路指示を生成する処理部である。経路選択部 72は、経路問合せ要求において指定されたアドレスを実アドレスに置き換えるための情報も構成情報 2 21から取得し、この情報を経路指示に含める。

[0088] 上述してきたように、本実施例では、 CPUが属するパーティションを判別する仕組みを追加し、この判別結果を使用して経路を選択するように構成したので、仮想的にパーティションに分割された情報処理装置においても、高い信頼性と可用性を低コストで実現することができる。

[0089] また、 CPUとシステム制御装置 220aのやりとりの中で入出力装置に対応する仮想的なアドレスが実アドレスに変換されるように構成したので、情報処理装置が仮想的に分割させることを OSに意識させる必要がなぐソフトウェアを柔軟に構成することができる。

実施例 3

[0090] 上記の各実施例で説明した技術を応用することにより、負荷分散を実現することもできる。本実施例では、実施例 1において説明した入出力リクエスト方式を応用して負荷分散を実現する場合につ!、て説明する。

[0091] 本実施例に係る入出力リクエスト方式の処理の流れを図 10および図 11を用いて説明する。なお、説明のために例として用いる情報処理装置の基本的な構成は、システム制御装置 120aがシステム制御装置 320aに置き換わった以外は、図 1と同様であるちのとする。

[0092] リクエストの発行元力も入出力装置 142に対するデータの読み出し要求 (ォペコード： 34)が CPUl lOaに対してなされたものとする（ステップ S401)。要求を受けた CP Ul lOaは、経路問合せ要求 (オペコード： 18)をシステム制御装置 320aに対して発行する（ステップ S402)。このとき、要求を識別するためのリクエスト ID (RQID)と入出力装置を識別するためのアドレス (ADDR)は、リクエストの発行元力渡された値をそのまま設定する。

[0093] 経路問合せ要求を受信したシステム制御装置 320aは、アドレスの 36ビット目〜38 ビット目の値をキーとして構成情報 321を検索し、得られた経路を経路指示 (ォペコード： 09)の引数に含めて CPUl lOaに応答する（ステップ S403)。このとき、 RQID には経路問合せ要求にて指定された値をそのまま設定する。

[0094] 構成情報 321は、アドレスの 36ビット目〜38ビット目の値と、このアドレス領域に対応する入出力装置への各経路の有効性とを対応付けて保持する。

[0095] 図 11の例では、アドレスの 36ビット目〜38ビット目の値である「101」に対応付けて「0」、「1」、「0」、「1」という 4つの値を保持している。これらの値は、「100」というァドレス領域に対応する入出力装置への経路として、それぞれ、 WAY0、 WAY1、 WAY2 、 WAY3が有効な経路である力否かを示している。「1」は、有効な経路であることを示し、「0」は、経路が当初力接続されていないか、障害により利用できない状態にあることを示す。

[0096] システム制御装置 320aは、アドレスの 36ビット目〜38ビット目の値をキーとして構成情報 321を検索し、複数の経路が利用可能であると分力つた場合は、使用履歴 (L RU : Least Recently Used)を参照して、最も以前に使用された経路を選択する。これにより、冗長化された各経路が周回的に使用されることとなり、負荷分散が実現される。使用履歴を最新に保っため、システム制御装置 220aは、経路を選択した後、使用履歴の更新をおこなう。

[0097] なお、複数の経路が利用可能である場合にどの経路を選択するかを決定する方式は、必ずしも使用履歴を利用する方式を用いる必要はなぐ例えば、カウンタ、乱数もしくはキュー等を利用して各経路が周回的に使用されるように構成してもよ!/、。

[0098] 図 11の例では、アドレスの 36ビット目〜38ビット目の値は「101」であり、この値をキ一にして構成情報 321を検索した結果、 WAY1および WAY3が経路として利用可能であることが分かる。

[0099] 使用履歴を参照した結果、 WAY1が経路として選択された場合、経路指示を受信した CPUl lOaは、 WAY1へ向けてデータの読取り命令を発行する（ステップ S404 )。このときも、 RQIDとアドレスは、リクエストの発行元力も渡された値をそのまま設定する。

[0100] データの読取り命令は、アドレスに従ってシステム制御装置 120b→入出力制御装置 130b→入出力装置 142という経路で送信される（ステップ S405、ステップ S406) 。そして、入出力装置 142は、指定されたデータを読み出して応答し、この応答は、経路を逆に迪つてヽき、 CPU110aに返される（ステップ S407〜409)。

[0101] また、使用履歴を参照した結果、 WAY3が経路として選択された場合、経路指示を受信した CPUl lOaは、 WAY3へ向けてデータの読取り命令を発行する（ステップ S 410)。このときも、 RQIDとアドレスは、リクエストの発行元から渡された値をそのまま設定する。

[0102] データの読取り命令は、アドレスに従ってシステム制御装置 120d→入出力制御装置 130b→入出力装置 142という経路で送信される（ステップ S411、ステップ S406) 。そして、入出力装置 142は、指定されたデータを読み出して応答し、この応答は、経路を逆に迪つていき、 CPUl lOaに返される（ステップ S407、ステップ S412、ステップ S413)。

[0103] なお、システム制御装置 320aは、上記のように経路選択のための処理ロジックは変更されている力構成は図 6に示したシステム制御装置 120aと同様であるので、ここでは構成の説明は省略する。

[0104] 上述してきたように、本実施例では、使用履歴を利用して冗長化された経路が周回的に使用されるように構成したので、負荷分散を実現することができる。

産業上の利用可能性

[0105] 以上のように、本発明にかかる情報処理装置、システム制御装置および入出力リクェスト方法は、 CPUと入出力装置の間を接続する経路が冗長化された構成において有用であり、特に、高い信頼性と可用性を簡易な構成によって低コストで実現することが必要な場合に適して、る。

Claims

請求の範囲

[1] CPUと入出力装置の間を接続する経路が冗長化された情報処理装置であって、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段と、

入出力装置への経路の問合せを CPUカゝら受けた場合に、問合せに含まれる入出力装置の識別情報をキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答する経路選択手段と、

前記経路の一つが利用不可能な状態となった場合に、当該の経路が前記経路選択手段によって選択されないように前記記憶手段を更新する更新手段と

を備え、

前記 CPUは、入出力装置への入出力命令を発行する前に前記経路選択手段に対して該入出力装置への経路の問合せをおこない、応答された経路に対して入出力命令を発行することを特徴とする情報処理装置。

[2] 前記経路選択手段は、システム制御装置であることを特徴とする請求項 1に記載の情報処理装置。

[3] 前記情報処理装置は、自装置を仮想的に分割した仮想情報処理装置毎に OSを稼動させることができる情報処理装置であって、

前記記憶手段は、前記仮想情報処理装置の識別情報と、仮想情報処理装置において入出力装置を識別するための識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶し、

前記経路選択手段は、入出力装置への経路の問合せを CPUから受けた場合に、該 CPUが属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答することを特徴とする請求項 1または 2に記載の情報処理装置。

[4] 前記記憶手段は、入出力装置を識別するための識別情報として、仮想情報処理装置において利用される仮想の識別情報と、物理的な情報処理装置において利用される物理的な識別情報とを記憶し、前記経路選択手段は、入出力装置への経路の問合せを CPUから受けた場合に、該 CPUが属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の仮想の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報と共に入出力装置の物理的な識別情報を取得して問合せ元の CPUへ応答し、

前記 CPUは、前記経路選択手段力応答された経路に対して発行する入出力命令における入出力装置の識別情報として、同時に応答された入出力装置の物理的な識別情報を用いることを特徴とする請求項 3に記載の情報処理装置。

[5] 前記経路選択手段は、前記記憶手段を検索した結果、問合せに含まれる入出力装置の識別情報に対応する経路が複数取得された場合に、これらの経路の一つを周回的に選択して CPUに応答することを特徴とする請求項 1または 2に記載の情報処理装置。

[6] CPUと入出力装置の間を接続する経路が冗長化された情報処理装置において主記憶および入出力装置への入出力を制御するシステム制御装置であって、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段と、

を備えたことを特徴とするシステム制御装置。

[7] 前記情報処理装置は、自装置を仮想的に分割した仮想情報処理装置毎に OSを稼動させることができる情報処理装置であって、

前記経路選択手段は、入出力装置への経路の問合せを CPUから受けた場合に、該 CPUが属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報を取得して問合せ元の CPUへ応答することを特徴とする請求項 6に記載のシステム制御装置。

[8] 前記記憶手段は、入出力装置を識別するための識別情報として、仮想情報処理装置において利用される仮想の識別情報と、物理的な情報処理装置において利用される物理的な識別情報とを記憶し、

前記経路選択手段は、入出力装置への経路の問合せを CPUから受けた場合に、該 CPUが属する仮想情報処理装置を判別し、判別した仮想情報処理装置の識別情報と、問合せに含まれる入出力装置の仮想の識別情報とをキーとして前記記憶手段を検索し、該当する経路の識別情報と共に入出力装置の物理的な識別情報を取得して問合せ元の CPUへ応答することを特徴とする請求項 7に記載のシステム制御装置。

[9] 前記経路選択手段は、前記記憶手段を検索した結果、問合せに含まれる入出力装置の識別情報に対応する経路が複数取得された場合に、これらの経路の一つを周回的に選択して CPUに応答することを特徴とする請求項 6に記載のシステム制御装置。

[10] CPUと入出力装置の間を接続する経路が冗長化された情報処理装置における入出力リクエスト方法であって、

CPUが入出力装置への経路の問合せを発行する経路問合せ工程と、前記経路問合せ工程にお!ヽて発行された問合せを受けた経路選択手段が、入出力装置の識別情報と、入出力装置に接続されている経路の識別情報とを対応付けて記憶する記憶手段を検索し、問合せのあった入出力装置に接続されている経路の識別情報を取得して問合せ元の CPUへ応答する経路選択工程と、

前記 CPUが、応答された識別情報に対応する経路に対して入出力命令を発行する入出力実行工程と、

前記経路の一つが利用不可能な状態となった場合に、当該の経路が前記経路選択手段によって選択されないように前記記憶手段を更新する更新工程とを含んだことを特徴とする入出力リクエスト方法。

前記経路選択工程は、前記記憶手段を検索した結果、問合せのあった入出力装置に接続されている経路が複数取得された場合に、これらの経路の一つを周回的に選択して CPUに応答することを特徴とする請求項 10に記載の入出力リクエスト方法