JP2780662B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Description
テムに関し、特に複数のプロセッサを含むクラスタを複
数有するマルチプロセッサシステムに関する。
と、共有メモリ型マルチプロセッサシステムと分散メモ
リ型マルチプロセッサシステムの2種類がある。共有メ
モリ型マルチプロセッサシステムでは、1つの主記憶装
置を複数のプロセッサが共有する構成を有する。また、
分散メモリ型マルチプロセッサシステムでは、各プロセ
ッサがローカルメモリを有し、このプロセッサとメモリ
のセットを複数接続して構成する。
も同一主記憶装置にアクセスするため、各プロセッサは
同一のアドレス空間で管理され、各プロセッサ間での同
期を容易にとることができるという利点があるが、1つ
の資源に対して多数のプロセッサを接続することになる
ため、物理的な限界やスループットの限界等から、接続
できるプロセッサの数に限界がある。一方、分散メモリ
型マルチプロセッサシステムでは、プロセッサ間の接続
部分を工夫することにより、上述のような接続台数の制
限を緩和することが可能である。しかしこの場合、各プ
ロセッサ内に閉じたメモリアクセスは高速にアクセスで
きるが、プロセッサ間のスループットを高くすることが
困難なため、プロセッサ間におけるデータのやりとりが
発生するアプリケーションでの性能低下が大きい。
のとして、複数の共有メモリシステムを、相互結合ネッ
トワークで接続するクラスタ接続型マルチプロセッサシ
ステムが提案されている。
マルチプロセッサシステムの共有メモリアクセスのため
のアドレス変換テーブルは、プロセッサ毎にジョブ毎に
行う必要があったため、ハードウェア資源を多く必要と
するという問題があった。また、アドレス変換テーブル
が各プロセッサ独立に管理を行う必要があるため、例え
ば複数のプロセッサで同一ジョブに属する異なる処理を
並列に行うような場合において、各プロセッサのアドレ
ス空間を一致させるための、ページテーブル等の、管理
が複雑になるといった問題があった。
ムでは、クラスタ間のメモリアクセス又は入出力アクセ
スが、例えばメッセージパッシングのような方式により
実現されることも多く、この通信にかかるオーバヘッド
が大きくなり、クラスタをまたがるデータのアクセスが
非常に低速かつ煩雑になるといった問題があった。
のメモリをアクセスする手段として、ソフトウェアを介
して通信によってデータのやりとりを行うか、アクセス
アドレスの一部をプロセッサ番号に置き換えてアクセス
するようなハードウェアを有するものもあるが、ジョブ
毎にアドレス空間を仮想化して、同一ジョブを実行する
各プロセッサからのアドレス空間の見え方を同一にする
ことが困難であった。
複数のクラスタにまたがってジョブが実行される場合に
アドレス空間の仮想化を容易にすることにある。
容易にし、データのアクセスを高速にすることにある。
に本発明のマルチプロセッサシステムは、少なくとも一
つのプロセッサと主記憶装置とを各々含む複数のクラス
タを有するマルチプロセッサシステムにおいて、前記各
主記憶装置に対するアドレスとしてジョブ毎に異なる仮
想アドレスを付与する。
テムは、少なくとも一つのプロセッサとアドレス変換装
置と主記憶装置とを各々含む複数のクラスタを相互結合
ネットワークを介して結合するマルチプロセッサシステ
ムにおいて、前記プロセッサの各々は、実行中のジョブ
の識別番号を保持するジョブ識別番号レジスタを有して
仮想アドレスの一部として前記識別番号を出力し、前記
アドレス変換装置は、当該クラスタ内のプロセッサから
のメモリリクエストおよび当該クラスタ以外のクラスタ
からのメモリアクセスリクエストのいずれか一つについ
て、当該クラスタ内の主記憶装置に対するリクエストで
あるかまたは当該クラスタ以外のクラスタの主記憶装置
に対するリクエストであるかを判断して、当該クラスタ
内の主記憶装置に対するリクエストであれば前記仮想ア
ドレスを当該クラスタ内の主記憶装置の物理アドレスに
変換し、当該クラスタ以外のクラスタの主記憶装置に対
するリクエストであればそのアクセス先クラスタの番号
を生成して前記相互結合ネットワークに転送する。
は、少なくとも一つのプロセッサとアドレス変換装置と
主記憶装置とを各々含む複数のクラスタを相互結合ネッ
トワークを介して結合するマルチプロセッサシステムに
おいて、前記プロセッサの各々は、実行中のジョブの識
別番号を保持するジョブ識別番号レジスタを有して仮想
アドレスの一部として前記識別番号を出力し、前記アド
レス変換装置は、当該クラスタ内のプロセッサからのメ
モリリクエストおよび当該クラスタ以外のクラスタから
のメモリアクセスリクエストのいずれか一つを選択し、
当該クラスタ内の主記憶装置に対するリクエストである
かまたは当該クラスタ以外のクラスタの主記憶装置に対
するリクエストであるかを判断する競合調停回路と、当
該クラスタ内の主記憶装置に対するリクエストについて
前記仮想アドレスを当該クラスタ内の主記憶装置の物理
アドレスに変換して当該クラスタ内の主記憶装置にアク
セスするクラスタ内アドレス変換回路と、当該クラスタ
以外のクラスタの主記憶装置に対するリクエストであれ
ばそのアクセス先クラスタに一意に付与された物理クラ
スタ番号を生成してそのクラスタにリクエストを転送す
るクラスタ外アドレス変換回路とを含む。
テムにおいて、前記仮想空間は、前記ジョブ識別番号
と、ジョブ毎に前記クラスタに対して付与される論理ク
ラスタ番号と、論理アドレスの管理単位である部分空間
に付与される部分空間番号と、前記部分空間内のオフセ
ットアドレスとから成る仮想アドレスにより識別され、
前記クラスタ内アドレス変換回路は、前記物理アドレス
の一部を複数個格納し前記ジョブ識別番号と前記部分空
間番号との対により索引されるクラスタ内アドレス変換
テーブルを有し、前記クラスタ外アドレス変換回路は、
前記ジョブ識別番号と前記物理クラスタ番号との対を複
数個格納し前記ジョブ識別番号と前記論理クラスタ番号
との対により索引されるクラスタ外アドレス変換テーブ
ルを有する。
テムにおいて、前記プロセッサは、当該クラスタ内の主
記憶装置に対するメモリアクセスリクエストを発行する
際にはクラスタ内アクセスである旨を示すように前記論
理クラスタ番号を置換し、前記競合調停回路は、他クラ
スタからのメモリアクセスリクエストについてクラスタ
内アクセスである旨を示すように前記論理クラスタ番号
を置換する。
テムにおいて、前記クラスタ外アドレス変換回路は、前
記部分空間番号を物理アドレスの一部に変換する。
テムにおいて、前記プロセッサは、クラスタ内アドレス
変換テーブルを有し、クラスタ内の主記憶装置にアクセ
スする際には物理アドレスを出力する。
実施例について図面を参照して詳細に説明する。
るマルチプロセッサシステムは、n個のクラスタ100
−1〜nを相互結合ネットワークで結合して構成されて
いる。このクラスタ100−1〜nの各々は、m個のプ
ロセッサ110−1〜mと、アドレス変換装置200
と、主記憶装置300を含んで構成され、それぞれアド
レス変換装置を介して相互結合ネットワーク400と結
合される。
ロセッサで実行中のジョブ識別番号を保持するジョブ番
号レジスタ111と、メモリアクセスの際のジョブ内仮
想アドレスを保持するジョブ内仮想アドレスレジスタ1
12とを含んでいる。メモリアクセスの際には、これら
ジョブ番号レジスタ111とジョブ内仮想アドレスレジ
スタ112とを結合して生成される仮想アドレスを信号
線119によりアドレス変換装置200に与える。
0は、当該クラスタ内のプロセッサ110−1〜mから
の仮想アドレス119−1〜mと相互結合ネットワーク
400を介して他クラスタから与えられる仮想アドレス
209とを調停する競合調停回路210と、調停された
アドレスがクラスタ内のものであった場合にそのアドレ
スをクラスタ内の主記憶装置300に対する物理アドレ
スに変換するクラスタ内アドレス変換回路220と、調
停されたアドレスがクラスタ外のものであった場合にそ
のアドレスをリモートアドレスに変換するクラスタ外ア
ドレス変換回路230とを含んでいる。
プロセッサ110−1〜mからの仮想アドレス119−
1〜mと相互結合ネットワーク400を介して他クラス
タから与えられるリモートアドレス209との、計(m
+1)個のアドレスから一つのアドレスを選択する。こ
のアドレスの選択にあたっては、各アドレスに固定的に
優先順序を予め定めておく方法や、毎回優先順序を巡回
していく方法(一般に「ラウンドロビン」とよばれる)
等を使用することができる。このようにして選択された
アドレスは、当該クラスタ内の主記憶装置300に対す
るものであればクラスタ内アドレス変換回路220に与
えられ、他クラスタの主記憶装置300に対するもので
あればクラスタ外アドレス変換回路230に与えられ
る。クラスタ内であるかクラスタ外であるかは、以下に
説明するように論理クラスタ番号により判断できる。
される論理アドレスは、プロセッサにおいて実行中のジ
ョブを一意に識別するためのジョブ識別番号(JID:
JobIDentification number)と、アクセスすべき主記憶
装置の存在するクラスタの論理クラスタ番号(LCL:
Local CLuster number)と、論理クラスタにおける部分
空間を識別する部分空間番号(PS:Partial Space nu
mber)と、部分空間内オフセットアドレス(OA:Offs
et Address)とから構成される。ジョブ識別番号は、プ
ロセッサ110内のジョブ番号レジスタ111に保持さ
れていたものであり、論理クラスタ番号、部分空間番号
および部分空間内オフセットアドレスから成るジョブ内
仮想アドレスは、ジョブ内仮想アドレスレジスタ112
に保持されていたものである。
テム内で一意に付与される、各ジョブを識別するための
番号である。このジョブ識別番号を論理アドレスに組み
込むことによって、ジョブ毎に固有のアドレス空間を管
理することが可能となる。
与される、各クラスタを識別するための番号である。こ
れに対して、マルチプロセッサシステム内で一意に付与
される、各クラスタに物理的に与えられる番号を物理ク
ラスタ番号という。論理クラスタ番号により識別される
クラスタをいずれの物理クラスタに割り当てるかは、例
えばオペレーティングシステム等により行われる。
論理クラスタについて、例外規則を設ける。すなわち、
通常は論理クラスタ番号として1以上の番号を割り当て
ておいて、プロセッサが自クラスタ内の主記憶装置に対
してアクセスする場合には実際の論理クラスタ番号の代
わりに論理クラスタ番号として”0”を付与することと
する。これにより、この論理クラスタ番号を参照するこ
とによってクラスタ内のアクセスであるか、クラスタ外
へのアクセスであるかをアドレス変換を経ることなく即
座に判断することができる。このような仮想アドレス付
与を行うことによって、仮想アドレス空間がクラスタ間
で一部重複するおそれがあるが、論理クラスタ番号が”
0”のものはクラスタ外に出さないように制御されるた
め、実際にアドレスの競合が発生するわけではない。ま
た、逆にクラスタ内のアクセスであるにも拘わらず論理
クラスタ番号”0”の置換を行わなかった場合には、ク
ラスタ外アドレス変換回路230から相互結合ネットワ
ーク400を経て再びそのクラスタに戻ってきた際に、
論理クラスタ番号”0”の置換が行われるので、アクセ
スは確実に行われる。
て設けられたものであり、オフセットアドレスの部分に
ついてはアドレス変換を経ないで物理アドレスの一部と
して使用することができる。
換回路220は、競合調停回路210からのアドレス2
12を保持するクラスタ内アクセスレジスタ223と、
クラスタ内アドレス変換テーブル222と、アドレス変
換後の物理アドレスを保持する物理アドレスレジスタ2
24とを有している。クラスタ内アドレス変換テーブル
222は、物理アドレスの上位部分を複数エントリ有
し、ジョブ識別番号と部分空間番号とにより索引され
る。これにより、ジョブ識別番号と部分空間番号とから
なる仮想アドレスの一部分を物理アドレスの上位部分に
変換する。このようにして変換された物理アドレスの上
位部分とオフセットアドレスとを結合することにより物
理アドレスを形成することができる。この物理アドレス
は物理アドレスレジスタ224に保持されて、当該クラ
スタ内の主記憶装置300へのアクセスに使用される。
換回路230は、競合調停回路210からのアドレス2
13を保持するクラスタ外アクセスレジスタ233と、
クラスタ外アドレス変換テーブル232と、リモートア
ドレスを保持するリモートアドレスレジスタ234とを
有している。リモートアドレスとは、当該アドレスによ
り指示される主記憶装置を有するクラスタにおける仮想
アドレスをいう。但し、図3における仮想アドレスが論
理クラスタ番号を有するのに対し、リモートアドレスレ
ジスタ234に保持されるリモートアドレスは物理クラ
スタ番号(PCL)を含む。この物理クラスタ番号は信
号線238により相互結合ネットワーク400に与えら
れ、信号線239による他のアドレス部分を当該物理ク
ラスタ番号により指示されるクラスタに転送される。転
送先のクラスタでは、論理クラスタ番号の部分が”0”
の仮想アドレスとして、このリモートアドレスを取り扱
うこととする。これにより、他クラスタから転送された
リクエストは必ずクラスタ外アドレス変換回路230で
はなくクラスタ内アドレス変換回路220に入力される
ことになる。
は、リモートアドレスの上位部分を複数エントリ有し、
ジョブ識別番号と論理クラスタ番号とにより索引され
る。これにより、ジョブ識別番号と論理クラスタ番号と
からなる仮想アドレスの一部分をリモートアドレスの上
位部分に変換する。部分空間番号と部分空間内オフセッ
トアドレスについてはそのままリモートアドレスの下位
部分として使用される。
の上記一実施例の動作について図面を参照して説明す
る。
スタ#1のプロセッサ%1から発行されたメモリアクセ
スリクエストは、クラスタ#1内の他のプロセッサから
のリクエストや他クラスタからのリクエストとの競合に
関して、アドレス変換装置200内の競合調停装置21
0により調停される(ステップ601)。調停の結果そ
のリクエストが選択されると、アドレス変換装置200
では、そのリクエストがクラスタ内の主記憶装置に対す
るものかクラスタ外の主記憶装置に対するものかが判断
される(ステップ602)。すなわち、そのリクエスト
の仮想アドレスの論理クラスタ番号が”0”であればク
ラスタ内へのアクセスであり、”0”でなければクラス
タ外であると判断される。
エストであると判断されたものとすると、クラスタ外ア
ドレス変換回路230は、そのリクエストの論理アドレ
スをリモートアドレスに変換する(ステップ603)。
この結果、物理クラスタがクラスタ#3であったとする
と、そのリクエストは、相互結合ネットワーク400を
介してクラスタ#3に転送される(ステップ604)。
ラスタ#3では、クラスタ#3内のプロセッサからのリ
クエストとの競合に関して、アドレス変換装置200内
の競合調停装置210により調停される(ステップ60
5)。調停の結果そのリクエストが選択されると、論理
クラスタ番号が”0”となっていることからクラスタ内
へのリクエストであると判断して、クラスタ内アドレス
変換回路220は、そのリクエストの論理アドレスを物
理アドレスに変換する(ステップ606)。これによ
り、所望の主記憶装置へのアクセスを行うことができる
(ステップ607)。当該アクセスが読み出しである場
合には、リクエストが供給されたパスを遡ってアクセス
元のクラスタにリードデータが供給される。
発行されたメモリアクセスリクエストが、クラスタ#1
内の主記憶装置へのアクセスであった場合には、競合調
停後(ステップ601)、クラスタ内アドレス変換回路
220が、そのリクエストの論理アドレスを物理アドレ
スに変換して(ステップ606)、主記憶装置300へ
のアクセスが行われる(ステップ607)。
チプロセッサシステムによれば、各クラスタ100を識
別する番号をジョブ毎に別個に論理クラスタ番号LCL
として設けたことにより、仮想アドレスから物理アドレ
スへの変換を容易にし、プログラミングの容易化やデー
タアクセスの高速化を図ることができる。すなわち、1
つのジョブを複数のタスクに分割して各々のタスクを並
列に処理するような場合、物理的にはクラスタ間をまた
がって散在しているデータであっても論理アドレスとし
ては1つの空間内にあるものとして管理することができ
る。しかも、クラスタ内のアクセスに関しては論理クラ
スタ番号を”0”としておくことにより、アドレス変換
を経ずに主記憶装置へアクセスすることができる。
変換回路230においてはリモートアドレスを得るよう
に構成しているが、部分空間番号をも変換して物理アド
レスを直接得るように構成することもできる。この場
合、クラスタ間に跨ってアドレス変換テーブルの管理を
行わなければならず、管理が煩雑となるが、アクセス先
クラスタにおけるクラスタ内アドレステーブルが不要に
なるという利点がある。また、上記実施例ではクラスタ
内の各プロセッサから、クラスタ内主記憶装置へのアク
セスはアドレス変換ユニットで一元化されてアクセスさ
れるような構成になっているが、クラスタ内のアクセス
に関しては各プロセッサでアドレス変換テーブルの写し
を備えることにより、直接主記憶装置にアクセスするよ
うに構成することもできる。
よると、論理クラスタ番号をジョブ毎に別個に設け、自
クラスタへのアクセスの際には論理クラスタ番号を”
0”と置換しておくことにより、仮想アドレスから物理
アドレスへの変換を容易にし、プログラミングの容易化
やデータアクセスの高速化を図ることができる。
の構成を示すブロック図である。
におけるアドレス変換装置の構成を示すブロック図であ
る。
ある。
におけるクラスタ内アドレス変換回路の構成を示すブロ
ック図である。
におけるクラスタ外アドレス変換回路の構成を示すブロ
ック図である。
の動作を表す図である。
Claims (4)
- 【請求項1】 少なくとも一つのプロセッサとアドレス
変換装置と主記憶装置とを各々含む複数のクラスタを相
互結合ネットワークを介して結合するマルチプロセッサ
システムにおいて、 前記プロセッサの各々は、実行中のジョブの識別番号と
ジョブ毎に前記クラスタに対して付与される論理クラス
タ番号とを仮想アドレスの一部として出力し、 前記アドレス変換装置は、当該クラスタ内のプロセッサ
からのメモリリクエストおよび当該クラスタ以外のクラ
スタからのメモリアクセスリクエストのいずれか一つに
ついて、当該クラスタ内の主記憶装置に対するリクエス
トであるかまたは当該クラスタ以外のクラスタの主記憶
装置に対するリクエストであるかを前記論理クラスタ番
号により判断して、当該クラスタ内の主記憶装置に対す
るリクエストであれば前記仮想アドレスを当該クラスタ
内の主記憶装置の物理アドレスに変換し、当該クラスタ
以外のクラスタの主記憶装置に対するリクエストであれ
ばそのアクセス先クラスタの番号を生成して前記相互結
合ネットワークに転送することを特徴とするマルチプロ
セッサシステム。 - 【請求項2】 少なくとも一つのプロセッサとアドレス
変換装置と主記憶装置とを各々含む複数のクラスタを相
互結合ネットワークを介して結合するマルチプロセッサ
システムにおいて、 前記プロセッサの各々は、実行中のジョブの識別番号と
ジョブ毎に前記クラスタに対して付与される論理クラス
タ番号とを仮想アドレスの一部として出力し、 前記アドレス変換装置は、 当該クラスタ内のプロセッサからのメモリリクエストお
よび当該クラスタ以外のクラスタからのメモリアクセス
リクエストのいずれか一つを選択し、当該クラスタ内の
主記憶装置に対するリクエストであるかまたは当該クラ
スタ以外のクラスタの主記憶装置に対するリクエストで
あるかを前記論理クラスタ番号により判断する競合調停
回路と、 当該クラスタ内の主記憶装置に対するリクエストについ
て前記仮想アドレスを当該クラスタ内の主記憶装置の物
理アドレスに変換して当該クラスタ内の主記憶装置にア
クセスするクラスタ内アドレス変換回路と、 当該クラスタ以外のクラスタの主記憶装置に対するリク
エストであればそのアクセス先クラスタに一意に付与さ
れた物理クラスタ番号を生成してそのクラスタにリクエ
ストを転送するクラスタ外アドレス変換回路とを含むこ
とを特徴とするマルチプロセッサシステム。 - 【請求項3】 前記仮想アドレスは、前記ジョブ識別番
号と、前記論理クラスタ番号と、論理アドレスの管理単
位である部分空間に付与される部分空間番号と、前記部
分空間内のオフセットアドレスとにより識別され、 前記クラスタ内アドレス変換回路は、前記物理アドレス
の一部を複数個格納し前記ジョブ識別番号と前記部分空
間番号との対により索引されるクラスタ内アドレス変換
テーブルを有し、 前記クラスタ外アドレス変換回路は、前記ジョブ識別番
号と前記物理クラスタ番号との対を複数個格納し前記ジ
ョブ識別番号と前記論理クラスタ番号との対により索引
されるクラスタ外アドレス変換テーブルを有することを
特徴とする請求項2記載のマルチプロセッサシステム。 - 【請求項4】 前記プロセッサは、当該クラスタ内の主
記憶装置に対するメモリアクセスリクエストを発行する
際にはクラスタ内アクセスである旨を示すように前記論
理クラスタ番号を置換し、 前記競合調停回路は、他クラスタからのメモリアクセス
リクエストについてクラスタ内アクセスである旨を示す
ように前記論理クラスタ番号を置換することを特徴とす
る請求項3記載のマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072592A JP2780662B2 (ja) | 1995-03-30 | 1995-03-30 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072592A JP2780662B2 (ja) | 1995-03-30 | 1995-03-30 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08272754A JPH08272754A (ja) | 1996-10-18 |
JP2780662B2 true JP2780662B2 (ja) | 1998-07-30 |
Family
ID=13493829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7072592A Expired - Fee Related JP2780662B2 (ja) | 1995-03-30 | 1995-03-30 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2780662B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7149815B1 (en) | 1996-12-06 | 2006-12-12 | The Distribution Systems Research Institute | Integrated information communication system using internet protocol |
GB2320167B (en) | 1996-12-06 | 2002-08-21 | Distrib Systems Res Inst The | Integrated information communication system |
JP2009110032A (ja) * | 2006-01-16 | 2009-05-21 | Sony Computer Entertainment Inc | ブリッジ、情報処理装置、情報処理システムおよびグローバルアドレス管理方法 |
US8185683B2 (en) | 2006-03-10 | 2012-05-22 | Sony Corporation | Bridge, information processing system, and access control method |
-
1995
- 1995-03-30 JP JP7072592A patent/JP2780662B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
電子情報通信学会技術研究報告 VOL.92 NO.173 (CPSY92−20−33) 1992年8月21日 P.47−55 松本 尚,平木敬 「並列計算機上の共有メモリアーキテクチャ」 |
Also Published As
Publication number | Publication date |
---|---|
JPH08272754A (ja) | 1996-10-18 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |
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|
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