WO2007043286A1 - クロマキラー検出回路 - Google Patents

クロマキラー検出回路 Download PDF

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WO2007043286A1
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Inventor
Kazuya Miyashita
Toshihiro Matsumura
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Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • H04N9/70—Circuits for processing colour signals for colour killing

Definitions

  • the present invention relates to a chroma killer detection circuit for performing chroma killer control related to a color signal demodulation circuit of television signal processing.
  • the progress of semiconductor technology is also digitizing the receiving device of analog television broadcasting, and in particular, it is important to realize a common receiving device independent of the broadcasting system (NTSC, PAL, SECAM).
  • the chroma killer detection circuit is an important circuit for detecting the phase state of the burst signal in the TV video signal and specifying the received signal state and the broadcast system.
  • FIG. 9 is a block diagram showing the entire video demodulation processing apparatus.
  • the video demodulation processing device 4001 includes a video signal input terminal 4002, an AD converter 4003, an YC separation circuit 4004, a reference clock generation circuit 4005, a chroma killer detection circuit 4006, a color signal demodulation circuit 4007, and a chroma killer control circuit 4008.
  • a video signal 4102 input from a video signal input terminal 4002 is input to an AD converter 4003.
  • the AD converter 4003 operates on the reference clock 4101 output from the reference clock generation circuit 4005, and converts the video signal 4102 into a digital signal.
  • the digitally converted video signal is input to the YC separation circuit 4004.
  • the YC separation circuit 4004 operates at the reference clock 4101 and outputs a luminance signal component 4103 and a color signal component 4104 contained in the video signal 4102.
  • the luminance signal component 4103 is output out of the block via the luminance signal output terminal 4009.
  • the reference clock generation circuit 4005 generates a reference clock synchronized with the burst signal portion of the video signal 4102 (parse ⁇ lock). Note that the clock frequency of the reference clock 4101 is Suppose that it is four times as fast as one strike signal.
  • the reference clock generation circuit 4005 includes a burst detection circuit 4021, a phase comparator 4022, a cumulative power calculator 4023, a ramp wave generation circuit 4024, and a SIN wave generation circuit 4025, It consists of a power 4026, an LPF 4027, a 4 ⁇ multiplication circuit 4028, and a divide-by-4 circuit 4029.
  • Color signal component 4104 is input to phase comparator 4022 and burst detection circuit 4021.
  • the burst detection circuit 4021 detects a burst signal in the color signal component 4104 and outputs an ON signal during a burst signal period as a burst gate pulse 4120 to indicate the presence of the burst signal.
  • the burst gate pulse 4120 is input to the phase comparator 4022, the chroma chiral detector 4006, and the color signal demodulator 4007.
  • the divide-by-four frequency divider circuit 4029 divides the frequency of the reference clock 4101 synchronized to four times the frequency of the burst signal by four and inputs a signal having the same frequency as the burst signal to the phase comparator 4022.
  • the phase comparator 4022 performs phase comparison on the signals generated by the color signal component 4104 and the divide-by-four circuit 4029.
  • the phase comparison is performed while the burst gate pulse 4120 is ON while monitoring the burst gate pulse 4120, that is, during a period in which a burst signal exists, and the result is input to the accumulation adder 4023 as phase error information for burst lock. .
  • the cumulative adder 4023 cumulatively adds the phase error information, and inputs the result to the ramp wave generation circuit 4024.
  • the ramp wave generation circuit 4024 generates a ramp wave such that the cumulative addition result, which is the output of the cumulative adder 4023, becomes the slope of the ramp wave.
  • the center value is selected to generate a sine wave synchronized with the burst signal from the sine wave generation circuit 4025.
  • the burst signal frequency can be divided into either 4.43 MHz or 3.58 MHz.
  • the accumulation adder 4023 varies the center value based on the phase error information to perform burst locking, and the run is performed. Control the slope of the wave. This makes it possible to always perform burst lock.
  • SIN wave generation circuit 4025 is converted to an analog signal by DA converter 4026, the discrete noise component is removed by LPF 4027, and a clock synchronized to the frequency four times the burst signal is generated by 4 ⁇ multiplier circuit 4028. It is supplied to the external block as a reference clock 4101.
  • the color signal demodulation circuit 4007 receives the color signal component 4104, the reference clock 4101 and the burst gate pulse 4120.
  • the color signal demodulation circuit 4007 operates according to the cycle of the reference clock 4101 and performs phase demodulation of the color component based on the phase of the burst signal portion detected by the burst gate pulse 4120. Input each signal to the chroma killer control circuit 4008 as the B-Y signal.
  • the chroma killer detection circuit 4006 detects an abnormal state (chroma killer detection) of the burst signal based on the color signal component 4104, the reference clock 4101 and the burst gate pulse 4120, and outputs the result as a chroma killer signal 4140.
  • the chroma killer control circuit 4008 is configured to stop the demodulation result of the color signal demodulation circuit 4007 if it detects the chroma killer from the chroma killer detection circuit 4006, and outputs this as the R ⁇ Y signal 4150 as the R ⁇ Y signal output.
  • the signal is output from the terminal 4010 as the B ⁇ Y signal 4151 from the B ⁇ Y signal output terminal 4011.
  • the chroma killer detection circuit 4006 includes a first flip flop 5001, a second flip flop 5002, a third flip flop 5003, a nose COS data selection circuit 5004, a threshold setting circuit 5005, a comparator 5006, an up / down counter 5007, It comprises an OR circuit 5008, a counter upper limit detection circuit 5009, and a counter lower limit detection circuit 5010.
  • Color signal component 4104 is input to first flip-flop 5001 and burst COS data selection circuit 5004.
  • the output of the first flip flop 5001 is input to the second flip flop 5002 and the burst COS data selection circuit 5004.
  • the output of the second flip flop 5002 is input to the third flip flop 5003 and the burst COS ⁇ data selection circuit 5004.
  • the first flip flop 5001, the second flip flop 5002, and the third flip flop 5003 operate with the reference clock 4101 respectively.
  • the color signal component 4104 will be described in detail.
  • the color signal component 4104 contains a phase-modulated color component, and the carrier wave is represented as a sine wave, and can be expressed by an equation:
  • R is the amplitude
  • ⁇ is the angular velocity represented by 2 ⁇
  • f is the carrier frequency and is approximately 3.58 MHz in the NTSC system.
  • the symbol ⁇ is phase-modulated color component information
  • the burst signal portion that is the reference of the color component information is phase-modulated to have a repulsive force of 180 ° in the case of the NTSC system.
  • T is a sampling period
  • the chroma killer detection circuit 4006 is a clock synchronized with the reference clock 4101, that is, the frequency four times that of the burst signal.
  • the carrier components of the above (1) to (4) are removed, and only the ⁇ component remains.
  • the example of said (1)-(4) is not limited by the initial value of the value of T, Rsin ( ⁇ ⁇ ), Rcos (0), -Rsin (0), -Rcos ( ⁇ ) must be It will be the result of the river page.
  • the burst signal of NTSC system becomes like 601.
  • the color signal component 4104 rotates on the circumference of radius R at the cycle of the burst signal, and if burst locking is performed, data sampling is performed at timings 602, 603, 604, and 605 shown in FIG. ! / Will be scolded.
  • the sample data at timing 602 is Rsin (0), which is the first flip-flop 5001 input
  • the sample data at timing 603 is the second flip-flop.
  • the sample data at the timing of 604 becomes one R sin (0) which is the third flip flop 5003 input
  • the sample data at the timing of 605 becomes the third It becomes one R cos (0) which is the flip flop 5003 output.
  • Burst COSCOS data selection circuit 5004 outputs burst signal information necessary for chroma killer detection.
  • the burst signal has a value of only the B-Y component as represented by the vector 601, and becomes (2), and so on. Therefore, among the above (1) to (4), the data of (2) ′ to be sampled is selected at timing 603 and used for the subsequent chroma killer detection.
  • FIG. 7 shows a method of sorting sample data.
  • An output 701 of the threshold setting circuit 5005 takes an arbitrary value on the B-Y component.
  • the comparator 5006 inputs the UP signal to the up-down counter 5007 as a normal state if the value 701 is a threshold value of the B-Y component in FIG. 7 and there is a vector in the area 702 of the vector diagram. If there is an error condition, the DOWN signal is input to the up / down counter 5007.
  • the up / down counter 5007 counts the comparison result of the comparator 5006 and inputs the count result to the counter upper limit detection circuit 5009 and the counter lower limit detection circuit 5010.
  • the counter upper limit detection circuit 5009 inputs a signal indicating this to the OR circuit 5008.
  • counter lower limit detection circuit 5010 inputs a signal indicating this to OR circuit 5008, Further, this signal is output as a chroma killer signal 4140 outside the block.
  • the OR circuit 5008 performs control to stop the up / down counter 5007.
  • Up / down counter 5007 stops (holds) when counter upper limit detection circuit 5009 detects the upper limit, or when counter lower limit detection circuit 5010 detects the lower limit, or when the input signal does not have a burst period. is there. If the up / down counter 5007 counts the comparison result of the comparator 5006 and the DOWN signal is input to the up-down counter 5007 as an abnormal state until the lower limit detection circuit 5010 detects the lower limit, the abnormal state of the burst signal is continuously detected. Chroma killer detection is turned on.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-265591
  • the conventional chroma killer detection circuit relies only on the B-Y component information, and therefore has the following problems.
  • the first problem is that the conventional chroma killer detection circuit can not detect a change in the broadcast system of the NTSC input signal PAL-M or PAL-M or the NTSC input signal, and the problem is! .
  • FIG. 8 is a PAL vector diagram for explaining the operation of the conventional chroma killer detection circuit. While the burst signal phase of the NTSC system is constant at 180 °, the burst signal phase of the PAL system alternates between 135 ° at 801 and + 135 ° at 802 for each line. One of the NTSC burst signal phases, as mentioned above, is 180 of 803. Is constant. However, PAL-M is the same M system as NTSC (525 scan lines, field frequency 60 Hz, carrier frequency 3.58 MHz), and sampling points are also the same.
  • the threshold 804 is set between 0 and R 2
  • the relationship between the B ⁇ Y signal component at the sampling point 805 in the NTSC system and the threshold 804 is NTSC
  • the threshold 804 is NTSC
  • information on the burst signal phase R-Y component is also needed to distinguish each other's input, 180 for NTSC.
  • the second problem is that “pseudo burst lock” may not be detected.
  • the reference clock generation circuit 4005 does not follow, and the chroma killer detection circuit 4006 There was a possibility of deviation of data sampling points. Due to this phenomenon, although the burst signal phase should be 180 ° in NTSC, it causes so-called “pseudo burst lock” in which burst lock occurs at a phase other than 180 °. In this case, since the phase information of the burst signal depends on the B-Y signal component, a situation occurs in which the burst lock is correctly performed and it is possible to determine the power of the signal.
  • the present invention has been made to solve the above problems, and in addition to a circuit for selecting burst signal CO S data, a circuit for selecting SIN data is provided.
  • Composition The objective is to provide a chroma killer detection circuit that improves the detection accuracy of the phase information of the burst signal by relatively simple circuit tracking.
  • the chroma killer detection circuit has a frequency four times that of the burst signal generated from the digitized color signal component and is synchronized with the burst signal.
  • a reference clock is input, and the COS COS component of the digitized color signal component is on the (B ⁇ Y) axis, the —COS ⁇ component is on the (B ⁇ Y) axis, and the SIN ⁇ component is (R ⁇ A sampling circuit for sampling data on the (Y) axis on the (R ⁇ Y) axis of the ⁇ SIN ⁇ component, and a COS ⁇ component data selection circuit for selecting the COS ⁇ component data from the data output from the sampling circuit
  • the first threshold value setting circuit which can set an arbitrary value on the (B ⁇ Y) axis corresponding to the COS ⁇ component data, the setting value of the first threshold value setting circuit, and the output of the COS ⁇ component data selection circuit Compare this with the data, and from this
  • a counter upper limit detection circuit that outputs a signal indicating this and the counting result of the counting circuit are monitored, and when the count value reaches a predetermined lower limit value, When the counter upper limit detection circuit detects a counter upper limit, or when the counter lower limit detection circuit detects a counter lower limit, or the digitized color component signal No And means for stopping counting by the counting means when a portion other than the burst signal portion is input, and a burst signal is output when the counter lower limit detection circuit outputs a signal indicating that the lower limit value has been reached. Outputting a chroma killer signal indicating an abnormality of
  • SIN ⁇ I component on the (R ⁇ Y) axis as phase information of the burst signal Data can be reflected to improve chroma killer detection accuracy.
  • the first comparator is configured to set the first threshold value of the COS ⁇ component data.
  • a signal indicating a normal state is output
  • the second comparator A signal indicating a normal state is output
  • the determination circuit ANDs the output of the first comparator with the output of the second comparator to determine whether the burst signal is normal or abnormal.
  • the chroma killer detection circuit receives as input the reference clock having a frequency four times that of the generated burst signal and synchronized with the burst signal.
  • the first threshold value setting circuit which can be set, the setting value of the first threshold value setting circuit, and the output data of the COS component component data selection circuit are compared, and the result shows that on the (B-Y) axis
  • the first comparator that determines whether the CO
  • a counting circuit for counting a fixed result and a counting result of the counting circuit are monitored, and when the counted value reaches a predetermined upper limit, or when the counted value reaches a predetermined lower limit, a signal indicating this is displayed.
  • the output upper limit / lower limit detection circuit, the determination result of the first comparator, the determination result of the third comparator, the determination result of the fourth comparator, the upper limit / lower limit detection circuit of the counter Based on the output, a first killer determination circuit for killer determination, a determination result of the first comparator, a determination result of the third comparator, and a determination result of the fourth comparator.
  • the results of the second killer determination circuit for killer determination, the first killer determination circuit and the second killer determination circuit are decoded, and a broadcast signal receiving system To generate a chroma killer signal indicating And over de circuit, with a, It is characterized by
  • the first comparator is configured to set the first threshold.
  • a signal indicating a normal state is outputted
  • the third comparator sets SIN ⁇ component data smaller than the set value of the third threshold value setting circuit
  • a signal indicating a normal state is output
  • the fourth comparator outputs a signal indicating a normal state when + SIN ⁇ component data is larger than the setting value of the fourth threshold value setting circuit
  • the determination circuit outputs a result of ANDing the output of the first comparator and the output of the third comparator as a first determination result, and outputs the output of the first comparator.
  • the counting circuit counts up when the output of the first determination result is received, and counts down when the output of the second determination result is received, and the counter upper limit lower limit It is characterized in that counting is stopped when a detection circuit detects an upper limit or a lower limit, or when any part of the digitized color component signal other than a burst signal portion is input.
  • the first killer determination circuit is a comparator from the first comparator.
  • a signal indicating an abnormal state a signal indicating an abnormal state from the third comparator, a signal indicating an abnormal state from the fourth comparator, or a signal indicating detection of an upper limit / lower limit by the counter upper limit / lower limit detection circuit
  • a signal indicating a state, a signal indicating a normal state from the third comparator, a signal indicating a normal state from the fourth comparator, or A second killer determination detection signal is output to the killer determination decoding circuit when receiving any of signals indicating detection of the upper limit and lower limit by the counter upper limit / lower limit detection circuit, the killer determination decoding circuit
  • a signal of a method other than the PAL method is input to generate a chroma killer signal indicating that the second killer determination detection signal is received.
  • the accuracy of detecting the pseudo lock state can be improved, and by detecting the nature of the burst signal for each broadcasting system, the input of the broadcasting system can be improved. Discrimination can be made.
  • FIG. 1 is a circuit diagram of a chroma killer detection circuit according to a first embodiment of the present invention.
  • FIG. 2 is an example of a vector diagram for explaining the operation of the chroma killer circuit according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a chroma killer detection circuit according to a second embodiment of the present invention.
  • FIG. 4 is an example of a vector diagram for explaining the operation of the chroma killer detection circuit according to the second embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a conventional chroma killer detection circuit.
  • FIG. 6 is an NTSC vector diagram for explaining the operation of the conventional chroma killer detection circuit.
  • FIG. 7 is an example of a vector diagram for explaining the operation of the conventional chroma killer detection circuit.
  • FIG. 8 is a PAL vector diagram for explaining the operation of the conventional chroma killer detection circuit.
  • FIG. 9 is a block diagram showing an entire video demodulation processing apparatus. Explanation of sign
  • FIG. 1 is a diagram showing a configuration of a chroma killer detection circuit according to a first embodiment of the present invention.
  • the chroma killer detection circuit according to the first embodiment is used as a chroma killer detection circuit 4006 of a video demodulation processing apparatus as shown in FIG. 9 as in the conventional chroma killer detection circuit shown in FIG.
  • a chroma killer detection circuit 1000 includes a sampling circuit 1100 including a first flip flop 1001, a second flip flop 1002, and a third flip flop 1003, and a burst.
  • COS ⁇ data selection circuit 1004 first threshold setting circuit 1005, first comparator 1006, up / down counter 1007, OR circuit 1008, counter upper limit detection circuit 1009, counter lower limit detection circuit 1010, A burst ISIN ⁇ I data selection circuit 1050, a second threshold value setting circuit 1051, a second comparator 1052, and an AND circuit 1053 are provided.
  • the color signal component 4104 is input to the first flip flop 1001, the burst COS data selection circuit 1004, and the burst ISIN ⁇ I data selection circuit 1050.
  • the output of the first flip flop 1001 is input to the second flip flop 1002, the burst COS data selection circuit 1004, and the burst ISIN ⁇ I data selection circuit 1050.
  • the output of the second flip flop 1002 is input to the third flip flop 1003, the burst COS data selection circuit 1004, and the burst ISIN ⁇ I data selection circuit 1050.
  • First The flip flop 1001, the second flip flop 1002, and the third flip flop 1003 operate on the reference clock 4101 respectively.
  • Nost ISIN ⁇ I data selection circuit 1050 selects and outputs burst signal information necessary for chroma killer detection. Repeating the previous (1) 'to (4)',
  • the burst I SIN ⁇ I data selection circuit 1050 selects the data of (1) ′ or (3) ′, performs absolute value conversion on the data, and inputs the data to the second comparator 1052.
  • the data of (1) 'and (3)' should be the same data when absolute value conversion is performed, either (1) 'or (3)' or from the viewpoint of system stability, or The average data of both can be used.
  • Burst COS data selection circuit 1004 has the same configuration as COS data selection circuit 5004 of the conventional chroma killer detection circuit shown in FIG. 5, and in the example of (1) to (4) above.
  • the data (2) 'sampled at the timing 603 in FIG. 6 is output.
  • the first threshold value setting circuit 1005 and the first comparator 1006 are similar to the threshold value setting circuit 5005 and the comparator 5006 of the conventional chroma chiral detector shown in FIG. 5, and in FIG.
  • the comparator 1006 uses the value 701 as a threshold value of the B-Y component, and outputs a signal indicating a normal state if there is a vector in the area 702 of the vector diagram, and a signal that indicates an abnormal state if there is a vector in the area 703.
  • Output The comparison result output from the first comparator 1006 is input to the AN D circuit 1053.
  • FIG. 2 is a diagram showing a method of sorting data obtained by sampling the R-Y component of the burst signal in the fromma killer detection circuit according to the first embodiment of the present invention.
  • reference numeral 201 denotes an output of the second threshold value setting circuit 1051, which takes an arbitrary value on the R-Y component.
  • the second comparator 1052 sets the value 201 as the threshold of the R-Y component, and if there is a vector in the region 202 of the vector diagram, indicates a normal state signal, and if it is in the region 203, the abnormal state Is input to the AND circuit 1053.
  • the AND circuit 1053 outputs the output of the first comparator 1006, that is, the information on the normal Z abnormal state of the B-Y component of the burst signal, and the output of the second comparator 1052, that is, the normal Z of the R-Y component of the burst signal.
  • the abnormal state information is ANDed, and if the result is a normal state, the UP signal is input to the up / down counter 1007, and if the result is an abnormal state, the DOWN signal is input to the up / down counter 1007.
  • the up / down counter 1007 counts the calculation result of the AND circuit 1053 and inputs the count result to the upper limit detection circuit 1009 and the lower limit detection circuit 1010.
  • the counter upper limit detection circuit 1009 inputs a signal indicating this to the OR circuit 1008.
  • the counter lower limit detection circuit 1010 inputs a signal indicating this to the OR circuit 1008 and further outputs this signal as the chroma killer signal 4140 outside the block.
  • the OR circuit 1008 performs control to stop the up / down counter 1007.
  • up / down counter 1007 stops are: when counter upper limit detection circuit 1009 detects an upper limit, or when counter lower limit detection circuit 1010 detects a lower limit, or when the input signal is in a burst portion. is there.
  • the timing is indicated by a burst gate pulse 4120 when the input signal is not a burst portion.
  • Up-down counter 1007 counts the result of AND circuit 1053, and the DOWN signal is input to up-down counter 1007 until the lower limit detection circuit 1010 detects the lower limit. If the abnormal state of the burst signal continues to be detected, chroma killer detection is turned on. Do.
  • phase information of the burst signal in addition to the COS ⁇ component data on the (B ⁇ Y) axis, ISIN ⁇ on the (R ⁇ Y) axis Since it is configured to generate the chroma killer signal by reflecting the I component data, it is possible to obtain more accurate burst phase information by adding to the normal Z error information of the burst phase for the R-Y component of the burst signal. Detection accuracy such as “pseudo burst lock” can be improved.
  • FIG. 3 is a diagram showing the chroma killer detection circuit 3000 according to the second embodiment.
  • the same reference numerals as in FIG. 1 denote the same or corresponding parts.
  • the 3050 is a burst — SIN
  • the data selection circuit 3051 is a third threshold setting circuit 3052 is a burst + SIN ⁇ data selection circuit 3053 is a fourth threshold setting circuit 3054 is a third comparator 3055 is a fourth comparator 3056 Is a state detection circuit.
  • State detection circuit 3056 includes a first AND circuit 3041, a second AND circuit 3042, an up-down counter 3043, a counter upper limit / lower limit detection circuit 3044, a first OR circuit 3045, a second OR circuit 3046, a third.
  • the OR circuit 3047 and the killer decode circuit 3048 also become powerful.
  • the color signal component 4104 is input to the first flip flop 1001, the burst COS data selection circuit 1004, the burst-SIN data selection circuit 3050, and the burst + SIN data selection circuit 3052.
  • the output of the first flip flop 1001 is input to a second flip flop 1002, a burst COS data selection circuit 1004, a burst-SIN data selection circuit 3050, and a burst + SIN data selection circuit 3052.
  • the output of the second flip flop 1002 is input to the third flip flop 1003, the burst COS data selection circuit 1004, the burst-SIN data selection circuit 3050, and the burst + SIN data selection circuit 3052.
  • the first flip flop 1001, the second flip flop 1002, and the third flip flop 1003 operate with the reference clock 4101 respectively.
  • Burst COS ⁇ data selection circuit 1004 has the same configuration as COS ⁇ data selection circuit 5004 of the conventional chroma killer detection circuit shown in FIG. 5, and the example of (1) to (4) above is used.
  • the data (2) 'sampled at timing 603 in FIG. 6 is output.
  • the burst-SIN ⁇ data selection circuit 3050 outputs data (3) ′ sampled at the timing 604 in FIG. 6 in the above example (1) ′ to (4) ′. Further, the burst + SIN ⁇ data selection circuit 3052 outputs the data of (1) ′ sampled at the timing of 602 in FIG. 6 in the above examples (1) to (4).
  • the first comparator 1006 compares the output data of the burst COS ⁇ data selection circuit 1004 with an arbitrary value of the B ⁇ Y component set by the first threshold value setting circuit 1005, and generates the burst COS 0 data. If the output from the selection circuit 1004 is smaller than the output of the first threshold value setting circuit 1005, it is inputted to the state detection circuit 3056 as a normal state.
  • the third comparator 3054 receives the output data of the burst-SIN ⁇ data selection circuit 3050 and the third The threshold value setting circuit 3051 compares it with an arbitrary value of the R-Y component set by the threshold value setting circuit 3051 and determines that the output from the burst-SIN ⁇ data selection circuit 3050 is smaller than the output of the third threshold value setting circuit 3050 as a normal state. Input to the state detection circuit 3056. However, the setting range of the third threshold value setting circuit 3051 is a value smaller than zero.
  • the fourth comparator 3055 compares the output data of the burst SIN ⁇ data selection circuit 3052 with an arbitrary value of the R-Y component set by the fourth threshold value setting circuit 3053, and performs burst + SIN 0 If the output from the data selection circuit 3052 is larger than the output of the fourth threshold value setting circuit 3053, it is inputted to the state detection circuit 3056 as a normal state. However, the setting range of the fourth threshold value setting circuit 3053 is a value larger than zero.
  • the output of the first comparator 1006 and the output of the third comparator 3054 are input to the first AND circuit 3041 of the state detection circuit 3056, and the calculation result is input to the UP / DOWN counter 30 43. Input to the signal terminal.
  • the output of the first comparator 1006 and the output of the fourth comparator 3055 are input to the second AND circuit 3042 of the state detection circuit 3056, and the calculation result is input to the DOWN signal terminal of the up / down counter 3043. input.
  • the output of the up / down counter 3043 is input to the counter upper / lower limit detection circuit 3044.
  • the output of the counter upper / lower limit detection circuit 3044 and the inverted signal of the burst gate pulse 4120 are input to the first OR circuit 3045.
  • the output of the first OR circuit 3045 is connected to the HOLD terminal of the up / down counter 3043.
  • the second OR circuit 3046 has an output of the counter upper / lower limit detection circuit 3044, an inverted signal of the output of the first comparator 1006, an inverted signal of the output of the third comparator 3054, and an output of the fourth comparator 3055.
  • the inverted signal of is input to operate as a first killer determination circuit.
  • the third OR circuit 3047 is an output of the counter upper / lower limit detection circuit 3044, an inverted signal of the output of the first comparator 1006, an output of the third comparator 3054, and an output of the fourth comparator 3055. Is input and operates as a second killer determination circuit.
  • the outputs of the second OR circuit 3046 and the third OR circuit 3047 are input to the killer decode circuit 3048.
  • the output of the killer decode circuit 3048 is output as a chroma killer signal 4140 outside the block.
  • the chroma killer detection circuit 3000 configured as described above will be described.
  • a signal of the same M method (525 scanning lines, 60 Hz field frequency, 3.58 MHz carrier frequency) as in the PAL-M method and the N TSC method is used. It is possible to determine and detect the burst signal phase
  • FIG. 4 is a vector diagram when a signal of the PAL-M system is input in the chroma killer detection circuit according to the second embodiment of the present invention.
  • 9000 is a setting value of the first threshold setting circuit 1005
  • 9001 is a setting value of the third threshold setting circuit 3051
  • 9002 is a setting value of the fourth threshold setting circuit 3052.
  • 9003 is a vector with a burst phase of + 135 °
  • 9004 is a vector with a burst phase of 135 °. + 135.
  • the Vectnore 9004 alternates between lines.
  • the area smaller than 9000 and the area overlapping smaller than 9001 are the result of the operation of the first AND circuit 3041. If a vector such as 9004 exists in this area, the up-down counter 3043 The count is UP.
  • the area smaller than 9000 and the area larger than 9002 are the result of the operation of the second AND circuit 3042, and if there is a vector such as 9003 in this area, the count of the up / down counter 3043 will DOWN. . That is, in the case of the PAL-M system, the count value of the up / down counter 3043 converges to zero because it repeats UP and DOWN for each line. At this time, the counter upper limit / lower limit detection circuit 3044 does not detect.
  • the counter upper / lower limit detection circuit 3044 detects the upper or lower limit value by UP or DOWN of the count value of the up / down counter 3043, it is judged that the line-by-line alternatingness like PAL-M is not recognized. .
  • the up / down counter 3043 stops counting when the burst gate pulse 4120 is OFF, ie, it is not a burst signal period, and when the counter upper / lower limit detection circuit 3044 detects an upper limit value or a lower limit value.
  • the area 9005 in FIG. 4 corresponds to the vector of the inverted signal of the output of the first comparator 1006 input as a normal state in the area smaller than the set value 9000 of the first threshold value setting circuit 1005, and 9006
  • the area corresponds to the vector of the inverted signal of the third comparator 3054 output inputted as a normal state in the area smaller than the set value 9001 of the third threshold value setting circuit 3051, and the area 9007 In the area, there is a vector of an inverted signal of the output of the fourth comparator 3055 input as a normal state in an area larger than the set value 9002 of the fourth threshold value setting circuit 3052.
  • the inverted signal of the first comparator 1006 output and the third comparison are compared.
  • the inverted signal of the comparator 3054 output and the inverted signal of the fourth comparator 3055 output are always OF F.
  • the output of the counter upper / lower limit circuit 3044 is always off. Therefore, the output of the second OR circuit 3046 is always turned off.
  • the output of the third OR circuit 3047 is always ON by the same input. Therefore, when the second OR circuit 3046 is OFF and the third OR circuit 3047 is ON, it can be said that the PAL-M system is detected.
  • the burst signal phase is 180 °
  • the burst signal vector exists in the overlapping region of region 9008 and region 9006 or region 9008 and region 900 7 It should. Therefore, the inverted signal of the third comparator 3054 output or the inverted signal of the fourth comparator 3055 is turned ON, the output of the second OR circuit 3046 is turned ON, and the third OR circuit 3047 by the similar input. Turns off. Therefore, when the second OR circuit 3046 is ON and the third OR circuit 3047 is OFF, the state of receiving an NTSC signal is shown.
  • the second AND circuit 3042 is turned on and the up / down counter 3043 continues to DOWN, Counter upper limit lower limit detection circuit 3044 detects lower limit and turns ON. Therefore, the output of the second OR circuit 3046 is turned on, and the third OR circuit 3047 is turned on by the same input. Therefore, when the second OR circuit 3046 is ON and the third OR circuit 3047 is ON, signals other than the PAL-M system are received and signals other than the NTSC system are received. .
  • the killer decode circuit 3048 When the second OR circuit 3046 is ON, the killer decode circuit 3048 outputs a chroma killer signal indicating that a signal of a method other than the PAL method is input, and the third OR circuit 3047 When ON, outputs a chroma killer signal indicating that a signal of a system other than NTSC is input, and when both the second OR circuit 3046 and the third OR circuit 3047 are ON, the PAL system or NTSC system That the signal of the method which is neither And outputs a chroma killer signal indicating.
  • the killer decoding circuit 3048 is a signal of a method other than NTSC, PAL-M, PAL-M, or NTSC based on the results of the second OR circuit 3046 and the third OR circuit 3047. Decode the information and output as a chroma killer signal.
  • the chroma killer signal is generated by reflecting the SIN ⁇ component data and the + SIN ⁇ component data on the (R ⁇ Y) axis.
  • signals of methods other than NTSC, PAL, and M are used. When received, it is possible to detect different states and output a chroma killer signal indicating this, and this makes it possible to determine the broadcast system based on the detected chroma killer signal.
  • the present invention makes it possible to accurately carry out abnormal signal detection such as pseudo lock and discrimination of a broadcast system by using the COS ⁇ component, SIN ⁇ component and + SIN ⁇ component of the phase of the burst signal. .

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Abstract

　バースト信号の異常状態を検出するクロマキラー検出において、バースト信号のＣＯＳθデータを選択する回路である、バースト信号位相のＢ－Ｙ成分の状態を検出する回路（１００４、１００５、１００６）に加え、ＳＩＮθデータを選択する回路である、Ｒ－Ｙ成分の状態を検出する回路（１０５０、１０５１、１０５２）を、クロマキラー検出に用いることで、バースト信号の異常状態の検出精度、または放送方式判別の精度を、向上させることができる。

Description

明 細 書
クロマキラー検出回路
技術分野
[0001] 本発明は、テレビ信号処理のカラー信号復調回路に関連したクロマキラー制御を 行なうためのクロマキラー検出回路に関するものである。
背景技術
[0002] 近年、半導体技術の進歩力もアナログテレビ放送の受信デバイスのデジタル化が 進んでおり、特に放送方式 (NTSC、 PAL、 SECAM)によらない共通の受信デバィ スを実現させることが重要である。このなかで、クロマキラー検出回路は TV映像信号 内のバースト信号の位相状態を検出し、受信して 1ヽる信号状態や放送方式を特定さ せるために重要な回路である。
[0003] 以下図面を参照し、映像復調処理装置の全体、および従来のクロマキラー検出回 路の構成、動作について説明をおこなう。
図 9は、映像復調処理装置の全体を示す構成図である。映像復調処理装置 4001 は、映像信号入力端子 4002と、 ADコンバータ 4003と、 YC分離回路 4004と、基準 クロック発生回路 4005と、クロマキラー検出回路 4006と、カラー信号復調回路 4007 と、クロマキラー制御回路 4008と、輝度信号出力端子 4009と、 R— Y信号出力端子 4010と、 B—Y信号出力端子 4011とからなる。
[0004] 映像信号入力端子 4002から入力された映像信号 4102は ADコンバータ 4003に 入力される。 ADコンバータ 4003は基準クロック発生回路 4005から出力された基準 クロック 4101にて動作し、映像信号 4102をデジタル信号に変換する。デジタル変換 された映像信号は YC分離回路 4004に入力される。 YC分離回路 4004は基準クロ ック 4101にて動作し、映像信号 4102に含まれる輝度信号成分 4103とカラー信号 成分 4104を出力する。輝度信号成分 4103は輝度信号出力端子 4009を介してブ ロック外に出力される。
[0005] 基準クロック発生回路 4005は映像信号 4102のバースト信号部分に同期した基準 クロックを発生させる（パース卜ロック）。なお、基準クロック 4101のクロック周波数はパ 一スト信号の 4倍であるとする。
[0006] 以下、基準クロック発生回路 4005の構成、動作につ!、て詳しく説明する。
基準クロック発生回路 4005は、バースト検出回路 4021と、位相比較器 4022と、累 積力卩算器 4023と、ランプ波発生回路 4024と、 SIN波発生回路 4025と、
Figure imgf000004_0001
ータ 4026と、 LPF4027と、 4遁倍回路 4028と、 4分周回路 4029と力らなる。
[0007] カラー信号成分 4104は位相比較器 4022およびバースト検出回路 4021に入力さ れる。バースト検出回路 4021はカラー信号成分 4104にあるバースト信号を検知し、 バーストゲートパルス 4120としてバースト信号期間中は ON信号を出力し、バースト 信号の存在を指し示す。バーストゲートパルス 4120は位相比較器 4022、クロマキラ 一検出回路 4006、およびカラー信号復調回路 4007に入力される。 4分周回路 402 9はバースト信号の 4倍の周波数に同期した基準クロック 4101を 4分周し、バースト信 号と同じ周波数の信号を位相比較器 4022に入力する。位相比較器 4022はカラー 信号成分 4104と 4分周回路 4029によって生成される信号について、位相比較を実 施する。位相比較はバーストゲートパルス 4120をモニタしながら、バーストゲートパ ルス 4120が ON期間、つまりバースト信号が存在する期間に行い、この結果をバー ストロック用の位相誤差情報として累積加算器 4023に入力する。累積加算器 4023 は位相誤差情報を累積加算し、この結果をランプ波発生回路 4024に入力する。ラン プ波発生回路 4024は累積加算器 4023の出力である累積加算結果がランプ波の傾 きとなるようなランプ波を発生させる。 SIN波発生回路 4025は N個のアドレスを持つ た SIN波 ROMを内蔵しており、ランプ波発生回路 4024の出力を「X」、 SIN波出力 を「Y」とすると、 Y=SIN (X/N)を満たすものである。
[0008] ところで、累積加算器 4023はセンター値としてオフセットをもたせており、バースト口 ックしているときの位相誤差情報はゼロであるから累積加算結果はこれを反映せず、 このセンター値が出力される。つまりセンター値はバースト信号に同期した SIN波を S IN波発生回路 4025から発生させるベく値が選定される。放送方式によってバースト 信号周波数が 4. 43MHz, 3. 58MHzのいずれかに分けられる力 受信放送によつ て!、ずれかの適切なセンター値をとる。一方位相誤差が非ゼロの場合はバーストロッ クさせるために累積加算器 4023が位相誤差情報を基にセンター値を変動させ、ラン プ波の傾きを制御する。これによつて常にバーストロックさせることができる。
[0009] このあと SIN波発生回路 4025の出力は DAコンバータ 4026によってアナログ信号 に変換され、 LPF4027によって離散雑音成分を除去し、 4遁倍回路 4028によって バースト信号の 4倍の周波数に同期したクロックを基準クロック 4101として外部ブロッ クに供給される。
[0010] カラー信号復調回路 4007はカラー信号成分 4104、基準クロック 4101、バースト ゲートパルス 4120が入力される。カラー信号復調回路 4007は基準クロック 4101の 周期によって動作し、バーストゲートパルス 4120によって検知されたバースト信号部 分の位相を基準とした色成分の位相復調を実施し、この結果を R— Y信号、 B— Y信 号として、おのおのをクロマキラー制御回路 4008に入力させる。
[0011] クロマキラー検出回路 4006はカラー信号成分 4104、基準クロック 4101、バースト ゲートパルス 4120をもとにバースト信号の異常状態 (クロマキラー検出）を検出してそ の結果をクロマキラー信号 4140として出力する。
[0012] クロマキラー制御回路 4008はクロマキラー検出回路 4006からのクロマキラーを検 出すればカラー信号復調回路 4007の復調結果を止めるような構成をとり、この結果 を R—Y信号 4150として R—Y信号出力端子 4010から、 B— Y信号 4151として B— Y信号出力端子 4011からおのおの出力される。
[0013] 次にクロマキラー検出回路 4006の構成、動作について図 5を用いて説明する。
クロマキラー検出回路 4006は、第 1のフリップフロップ 5001、第 2のフリップフロッ プ 5002、第 3のフリップフロップ 5003、ノ ースト COS Θデータ選択回路 5004、閾値 設定回路 5005、比較器 5006、アップダウンカウンタ 5007、 OR回路 5008、カウンタ 上限検出回路 5009、カウンタ下限検出回路 5010からなる。
[0014] カラー信号成分 4104は、第 1のフリップフロップ 5001およびバースト COS Θデー タ選択回路 5004に入力される。第 1のフリップフロップ 5001の出力は、第 2のフリツ プフロップ 5002およびバースト COS Θデータ選択回路 5004に入力される。第 2の フリップフロップ 5002の出力は、第 3のフリップフロップ 5003およびバースト COS Θ データ選択回路 5004に入力される。第 1のフリップフロップ 5001、第 2のフリップフロ ップ 5002、第 3のフリップフロップ 5003はそれぞれ基準クロック 4101にて動作する。 [0015] ここでカラー信号成分 4104について詳しく説明する。 NTSC、 PALの放送システ ムではカラー信号成分 4104には、位相変調されたカラー成分が含まれており、搬送 波が正弦波であるとして、数式にて表現すると、
Rsin ( coT+ Θ )
となる。
[0016] Rは振幅、 ωは 2 π ίで表される角速度であり、 f は搬送波周波数で NTSCシステ ムでは約 3. 58MHzである。 Θは位相変調されたカラー成分情報であり、カラー成 分情報の基準となるバースト信号部分では、 NTSCシステムの場合、 Θ力 180° に なるよう位相変調される。 Tはサンプリング周期であり、クロマキラー検出回路 4006は 基準クロック 4101、すなわちバースト信号の 4倍の周波数に同期したクロックである。 よって t= (l/4f )とすると、 Tは {0、 lt、 2t、 3t、 ···}のような値をとる。以上のカラー sc
信号成分 4104が入力されるとして、例えば第 1のフリップフロップ 5001の入力は、 T =0とすると、
第 1のフリップフロップ 5001入力 Rsin ( 0 ) (T=0の時） （1)
となり、同様に、
第 2のフリップフロップ 5002入力 Rcos ( Θ ) (T=tの時） (2)
第 3のフリップフロップ 5003入力 —Rsin ( 0 ) (T= 2tの時） （3)
第 3のフリップフロップ 5003出力 Rcos ( 0 ) (T= 3tの時） （4)
となり、上記（1)〜 (4)のそれぞれ搬送波成分が除去され、 Θ成分のみが残る。なお 、 Tの値の初期値により上記（1)〜（4)の例はこのかぎりではないが、必ず、 Rsin ( Θ )、 Rcos ( 0 )、 -Rsin ( 0 )、 -Rcos ( θ )の川頁の結果となる。
[0017] 例えばバースト信号部分での Θは 180° であるため、上記（1)〜（4)の例では
Rsin (180) =0 (1)，
Rcos (180) = -R (2)，
Rsin (180) =0 (3)，
- Rcos (180) =R (4) '
となる。
[0018] 図 6のように、 0の情報を R—Y成分、 B—Y成分を基にしたベクトル図に置き換える と、 NTSCシステムのバースト信号は 601のようになる。なお、カラー信号成分 4104 は半径 Rの円周上をバースト信号の周期で回転しており、バーストロックしていれば、 図 6に示す 602、 603、 604、 605のタイミングでデータサンプノレして!/ヽることになる。 また上記（1)〜（4)の例では、 602のタイミングでのサンプルデータは、第 1のフリツ プフロップ 5001入力である Rsin( 0 )となり、 603のタイミングでのサンプルデータは 、第 2のフリップフロップ 5002入力である Rcos ( 0 )となり、 604のタイミングでのサン プルデータは、第 3のフリップフロップ 5003入力である一 Rsin( 0 )となり、 605のタイ ミングでのサンプルデータは、第 3のフリップフロップ 5003出力である一 Rcos ( 0 )と なる。
[0019] バースト COS Θデータ選択回路 5004は、クロマキラー検出に必要なバースト信号 情報を出力する。バースト信号はベクトル 601に表されるように B—Y成分のみの値を 持ち、（2)，のようになる。そのため、上記（1)，〜（4)，のうち、 603のタイミングでサン プルされる（2) 'のデータを選択し、以後のクロマキラー検出に用いるようにする。
[0020] さて、通常の信号状態では、バースト信号の位相、振幅ともに安定しているため、 6 03のタイミングでは "—R"のデータをサンプルし続ける。一方、弱電界環境、 VTRA 力、異なる放送方式の入力などの異常状態が入力されると、 " R"のデータをサンプ ルすることができなくなる。比較器 5006は、サンプルしたデータが正常状態か異常 状態かを選別し、結果をアップダウンカウンタ 5007に入力する。
[0021] 図 7にサンプルデータの選別方法を示す。 701は閾値設定回路 5005の出力であり B—Y成分上の任意の値をとる。比較器 5006は、図 7において、値 701を B— Y成分 の閾値として、ベクトル図の 702の領域にベクトルがあれば正常状態としてアップダウ ンカウンタ 5007に UP信号を入力し、 703の領域にベクトルがあれば異常状態として アップダウンカウンタ 5007に DOWN信号を入力する。アップダウンカウンタ 5007は 比較器 5006の比較結果をカウントし、カウント結果をカウンタ上限検出回路 5009、 及びカウンタ下限検出回路 5010に入力する。カウンタ上限検出回路 5009は、アツ プダウンカウンタ 5007のカウント結果が上限に達したときに、これを示す信号を OR 回路 5008に入力する。カウンタ下限検出回路 5010は、アップダウンカウンタ 5007 のカウント結果が下限に達したときに、これを示す信号を OR回路 5008に入力し、さ らにこの信号を、クロマキラー信号 4140としてブロック外に出力する。 OR回路 5008 は、アップダウンカウンタ 5007を停止する制御を行う。
[0022] アップダウンカウンタ 5007が停止（hold)する条件は、カウンタ上限検出回路 5009 が上限検出したとき、またはカウンタ下限検出回路 5010が下限検出したとき、または 入力信号がバースト期間でな 、ときである。比較器 5006の比較結果をアップダウン カウンタ 5007にて計数し、カウンタ下限検出回路 5010が下限検出するまでアップダ ゥンカウンタ 5007に異常状態として DOWN信号が入力されバースト信号の異常状 態を検出しつづけると、クロマキラー検出が ONする。
特許文献 1 :特開 2001— 265591号公報
発明の開示
発明が解決しょうとする課題
[0023] バースト信号の位相情報を検出する方法に関して、従来のクロマキラー検出回路で は、 B—Y成分情報のみに依存しているため、以下のような問題があった。
一つめの問題として、従来のクロマキラー検出回路では NTSC力 PAL— M、また は PAL— M力 NTSCと 、う入力信号の放送方式の変化を検出することができな!/ヽ という問題があった。
[0024] この理由について図 8を参照して説明する。
図 8は、従来のクロマキラー検出回路の動作を説明する PALのベクトル図である。 NTSCシステムのバースト信号位相が 180° の一定であるのに対して、 PALシステ ムのバースト信号位相はラインごとに、 801の 135° と、 802の + 135° とで交番 する性質がある。一方の NTSCのバースト信号位相は、上述したように、 803の 180 。 で一定である。但し、 PAL— MはNTSCと同じM方式（走查線数525本、フィール ド周波数 60Hz、搬送波周波数 3. 58MHz)であり、サンプリングポイントも同じになる 。従って、この状態で、閾値の 804を 0から— R 2の間で設定してあると、 NTSCシ ステムでのサンプリングポイントである 805での B—Y信号成分と閾値 804の関係は、 NTSC、 PAL— Mの両システムでかわりはない。そのため互いのシステムの入力を 判別するためには、バースト信号位相 R—Y成分の情報も必要であり、 NTSCの 180 。 および PAL— Mの ± 135° を検出することが必要である。 [0025] また、二つめの問題として、「擬似バーストロック」が検出できないことがあるという問 題があった。
VTR、弱電界等、非標準名信号、および入力信号やバースト信号のあり Zなしなど 時間的に非定常状態の信号が入力されると、基準クロック発生回路 4005が追従せ ず、クロマキラー検出回路 4006のデータサンプリングポイントのずれが生じることが あった。この現象により、 NTSC時ではバースト信号位相は 180° であるはずが、 18 0° でない位相でバーストロックしてしまうといういわゆる「擬似バーストロック」を引き 起こす。この場合、バースト信号の位相情報が B—Y信号成分に依存するため、正し くバーストロックして 、るの力、して ヽな 、のかの判断がつかな 、状況が生じてしまう。
[0026] 本発明は上記の問題点を解消するためになされたものであり、バースト信号の CO S Θデータを選択する回路に加えて、 SIN Θデータを選択する回路を備えるようにし 、従来回路構成力 比較的簡易な回路追カ卩によって、バースト信号の位相情報の検 出精度を向上させたクロマキラー検出回路を提供することを目的とする。
課題を解決するための手段
[0027] 上記課題を解決するために、本願の請求項 1に記載のクロマキラー検出回路は、 デジタル化されたカラー信号成分から発生されるバースト信号の 4倍の周波数をもち 且つバースト信号に同期した基準クロックを入力とし、前記デジタル化されたカラー 信号成分の COS Θ成分を (B— Y)軸上で、—COS Θ成分を (B— Y)軸上で、 SI N Θ成分を (R— Y)軸上で、—SIN Θ成分を (R—Y)軸上でデータサンプリングす るサンプリング回路と、前記サンプリング回路が出力するデータより COS Θ成分デー タを選択する COS Θ成分データ選択回路と、 COS Θ成分データに対応する（B— Y )軸上の任意値を設定できる第 1の閾値設定回路と、前記第 1の閾値設定回路の設 定値と、前記 COS Θ成分データ選択回路の出力データとを比較し、この結果からて Y)軸上での COS Θ成分データが、異常状態か正常状態かを判断する第 1の比較 器と、前記サンプリング回路が出力するデータより ISIN Θ I成分データを選択する |SI N θ I成分データ選択回路と、 ISIN θ I成分データに対応する (R— Y)軸上の任意値 を設定できる第 2の閾値設定回路と、前記第 2の閾値設定回路の設定値と、前記 |SI N θ I成分データ選択回路の出力データとを比較し、この結果から (R—Y)軸上での I SIN θ I成分データが、異常状態か正常状態かを判断する第 2の比較器と、前記第 1 の比較器の判断結果と、前記第 2の比較器の判断結果とに基いて、正常または異常 を判定する判定回路と、前記判定回路が正常と判定したときに計数アップし、前記判 定回路が異常と判定したときに計数ダウンする計数回路と、前記計数回路の計数結 果を監視し、計数値が所定の上限値に達したときにこれを示す信号を出力するカウ ンタ上限検出回路と、前記計数回路の計数結果を監視し、計数値が所定の下限値 に達したときにこれを示す信号を出力するカウンタ下限検出回路と、前記カウンタ上 限検出回路がカウンタ上限を検出したとき、または前記カウンタ下限検出回路がカウ ンタ下限を検出したとき、または前記デジタル化されたカラー成分信号のうちバースト 信号部分以外が入力されているとき、前記計数手段による計数を停止する手段と、を 備え、前記カウンタ下限検出回路が前記下限値に達したことを示す信号を出力した ときに、バースト信号の異常を示すクロマキラー信号を出力する、ことを特徴とするも のである。
[0028] これにより、クロマキラー信号を生成する際、バースト信号の位相情報として、 (B- Y)軸上での COS Θ成分データに加え、（R—Y)軸上での |SIN θ I成分データを反 映することができ、クロマキラーの検出精度が向上する。
[0029] また、本願の請求項 2に記載のクロマキラー検出回路は、請求項 1に記載のクロマ キラー検出回路において、前記第 1の比較器は、 COS Θ成分データが、前記第 1の 閾値設定回路の設定値よりも小さいときに、正常状態を示す信号を出力し、前記第 2 の比較器は、 ISIN θ I成分データが、前記第 2の閾値設定回路の設定値よりも小さい ときに、正常状態を示す信号を出力し、前記判定回路は、前記第 1の比較器の出力 と、前記第 2の比較器の出力との論理積を取り、バースト信号の正常または異常を判 定する、ことを特徴とするものである。
[0030] これによりクロマキラー検出によって NTSC以外の信号入力を精度よく検出すること が可能になる。
[0031] また、本願の請求項 3に記載のクロマキラー検出回路は、デジタル化されたカラー 信号成分力 発生されるバースト信号の 4倍の周波数をもち且つバースト信号に同 期した基準クロックを入力とし、前記デジタル化されたカラー信号成分の COS Θ成分 を（B— Y)軸上で、 COS Θ成分を一（Β— Υ)軸上で、 SIN Θ成分を (R— Y)軸上 で、—SIN Θ成分を (R—Y)軸上でデータサンプリングするサンプリング回路と、前 記サンプリング回路が出力するデータより COS Θ成分データを選択する COS Θ成 分データ選択回路と、 COS Θ成分データに対応する (B— Y)軸上の任意値を設定 できる第 1の閾値設定回路と、前記第 1の閾値設定回路の設定値と、前記 COS Θ成 分データ選択回路の出力データとを比較し、この結果から (B—Y)軸上での COS Θ 成分データが、異常状態か正常状態かを判断する第 1の比較器と、前記サンプリン グ回路が出力するデータより SIN Θ成分データを選択する SIN Θ成分データ選 択回路と、 -SIN Θ成分データに対応する一（R— Y)軸上の任意値を設定できる第 3の閾値設定回路と、前記第 3の閾値設定回路の設定値と、前記 SIN Θ成分デー タ選択回路の出力データとを比較し、この結果から—（R— Y)軸上での— SIN Θ成 分データが、異常状態か正常状態かを判断する第 3の比較器と、前記サンプリング 回路が出力するデータより + SIN Θ成分データを選択する + SIN Θ成分データ選択 回路と、 +SIN Θ成分データに対応する + (R—Y)軸上の任意値を設定できる第 4 の閾値設定回路と、前記第 4の閾値設定回路の設定値と、前記 + SIN Θ成分データ 選択回路の出力データとを比較し、この結果から + (R—Y)軸上での + SIN Θ成分 データが、異常状態か正常状態かを判断する第 4の比較器と、前記第 1の比較器の 判断結果と、前記第 3の比較器の判断結果と、前記第 4の比較器の判断結果とに基 いて、正常または異常を判定する判定回路と、前記判定回路の判定結果を計数する 計数回路と、前記計数回路の計数結果を監視し、計数値が所定の上限値に達したと き、または計数値が所定の下限値に達したとき、これを示す信号を出力するカウンタ 上限下限検出回路と、前記第 1の比較器の判断結果と、前記第 3の比較器の判断結 果と、前記第 4の比較器の判断結果と、前記カウンタ上限下限検出回路の出力とに 基いて、キラー判定する第 1のキラー判定回路と、前記第 1の比較器の判断結果と、 前記第 3の比較器の判断結果と、前記第 4の比較器の判断結果と、前記カウンタ上 限下限検出回路の出力とに基いて、キラー判定する第 2のキラー判定回路と、前記 第 1のキラー判定回路および第 2のキラー判定回路の結果をデコードし、受信信号の 放送方式を示すクロマキラー信号を生成するキラー判定デコード回路と、を備えた、 ことを特徴とするものである。
[0032] これにより、クロマキラー信号を生成する際、バースト信号の位相情報として、 (B- Y)軸上での COS Θ成分データに加え、一（R—Y)軸上でのーSIN Θ成分データお よび (R— Y)軸上での + SIN Θ成分データを反映することができる。
[0033] また、本願の請求項 4に記載のクロマキラー検出回路は、請求項 3に記載のクロマ キラー検出回路において、前記第 1の比較器が、 COS Θ成分データが、前記第 1の 閾値設定回路の設定値よりも小さいときに、正常状態を示す信号を出力し、前記第 3 の比較器が、 SIN Θ成分データが、前記第 3の閾値設定回路の設定値よりも小さ いときに、正常状態を示す信号を出力し、前記第 4の比較器が、 +SIN Θ成分デー タが、前記第 4の閾値設定回路の設定値よりも大きいときに、正常状態を示す信号を 出力し、前記判定回路が、前記第 1の比較器の出力と、前記第 3の比較器の出力と の論理積を取った結果を、第 1の判定結果として出力し、前記第 1の比較器の出力と 、前記第 4の比較器の出力との論理積を取った結果を、第 2の判定結果として出力す るものであり、前記計数回路が、前記第 1の判定結果の出力を受けたとき、計数アツ プし、前記第 2の判定結果の出力を受けたとき、計数ダウンし、前記カウンタ上限下 限検出回路が上限または下限を検出したとき、または前記デジタル化されたカラー 成分信号のうちバースト信号部分以外が入力されているとき、計数を停止するもので ある、ことを特徴とするものである。
これにより、クロマキラー検出によって NTSC以外の信号入力を精度よく検出するこ とが可能になる。
[0034] また、本願の請求項 5に記載のクロマキラー検出回路は、請求項 3または請求項 4 に記載のクロマキラー検出回路において、前記第 1のキラー判定回路が、前記第 1の 比較器からの異常状態を示す信号、前記第 3の比較器からの異常状態を示す信号、 前記第 4の比較器からの異常状態を示す信号、または前記カウンタ上限下限検出回 路による上限下限の検出を示す信号のいずれかを受けたときに、第 1のキラー判定 検出信号を前記キラー判定デコード回路に対して出力するものであり、前記第 2のキ ラー判定回路が、前記第 1の比較器からの異常状態を示す信号、前記第 3の比較器 からの正常状態を示す信号、前記第 4の比較器からの正常状態を示す信号、または 前記カウンタ上限下限検出回路による上限下限の検出を示す信号のいずれかを受 けたときに、第 2のキラー判定検出信号を前記キラー判定デコード回路に対して出力 するものであり、前記キラー判定デコード回路が、前記第 1のキラー判定検出信号を 受けたときは、 PAL方式以外の方式の信号が入力されて 、ることを示すクロマキラー 信号を生成し、前記第 2のキラー判定検出信号を受けたときは、 NTSC方式以外の 方式の信号が入力されていることを示すクロマキラー信号を生成し、前記第 1、第 2の 両方のキラー判定検出信号を受けたときは、 PAL方式、 NTSC方式のいずれでもな い方式の信号が入力されていることを示すクロマキラー信号を生成する、ことを特徴 とするちのである。
[0035] これにより PAL方式のうち NTSC方式と同じ M方式の PAL— M方式と NTSC方式 の入力信号の判別を行うことができる。
発明の効果
[0036] 本発明にかかるクロマキラー検出回路によれば、擬似ロック状態を検出する精度を 向上でき、また、放送方式毎のバースト信号の性質を検出することによって、入力さ れて 、る放送方式の判別を行なうことができる。
図面の簡単な説明
[0037] [図 1]図 1は本発明の実施の形態 1によるクロマキラー検出回路の回路図である。
[図 2]図 2は本発明の実施の形態 1のクロマキラー回路の動作を説明するベクトル図 の例である。
[図 3]図 3は本発明の実施の形態 2によるクロマキラー検出回路の回路図である。
[図 4]図 4は本発明の実施の形態 2によるクロマキラー検出回路の動作を説明するべ タトル図の例である。
[図 5]図 5は従来のクロマキラー検出回路の回路図である。
[図 6]図 6は従来のクロマキラー検出回路の動作を説明する NTSCのベクトル図であ る。
[図 7]図 7は従来のクロマキラー検出回路の動作を説明するベクトル図の例である。
[図 8]図 8は従来のクロマキラー検出回路の動作を説明する PALのベクトル図である [図 9]図 9は映像復調処理装置の全体を示すブロック図である。 符号の説明
1000 クロマキラー検出回路
1001 第 1のフリップフロップ
1002 第 2のフリップフロップ
1003 第 3のフリップフロップ
1004 バースト COS Θデータ選択回路
1005 第 1の閾値設定回路
1006 第 1の比較器
1007 アップダウンカウンタ
1008 OR回路
1009 カウンタ上限検出回路
1010 カウンタ下限検出回路
1050 バースト ば Θ 1データ選択回路
1051 第 2の閾値設定回路
1052 第 2の比較器
1053 AND回路
3050 バーストー SIN Θデータ選択回路
3051 第 3の閾値設定回路
3054 第 3の比較器
3052 バースト + SIN Θデータ選択回路
3053 第 4の閾値設定回路
3055 第 4の比較器
3041 第 1の AND回路
3042 第 2の AND回路
3043 アップダウンカウンタ
3044 カウンタ上限下限検出回路
3045 第 1の OR回路 3046 第 2の OR回路
3047 第 3の OR回路
3048 キラーデコード回路
4101 基準クロック信号
4104 カラー信号成分
4120 ノ ーストゲートパルス
4140 クロマキラー信号
発明を実施するための最良の形態
[0039] 以下、本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態 1)
図 1は、本発明の実施の形態 1によるクロマキラー検出回路の構成を示す図である 。本実施の形態 1によるクロマキラー検出回路は、図 5に示す従来のクロマキラー検 出回路と同様、図 9に示すような映像復調処理装置のクロマキラー検出回路 4006と して用いられるものである。
[0040] 図 1において、本実施の形態 1におけるクロマキラー検出回路 1000は、第 1のフリ ップフロップ 1001、第 2のフリップフロップ 1002、及び第 3のフリップフロップ 1003で 構成されるサンプリング回路 1100と、バースト COS Θデータ選択回路 1004と、第 1 の閾値設定回路 1005と、第 1の比較器 1006と、アップダウンカウンタ 1007と、 OR 回路 1008と、カウンタ上限検出回路 1009と、カウンタ下限検出回路 1010と、バー スト ISIN θ Iデータ選択回路 1050と、第 2の閾値設定回路 1051と、第 2の比較器 10 52と、 AND回路 1053とを備えてなるものである。
[0041] 次に本実施の形態 1によるクロマキラー検出回路 1000の動作について説明する。
カラー信号成分 4104は、第 1のフリップフロップ 1001、バースト COS Θデータ選 択回路 1004、およびバースト ISIN θ Iデータ選択回路 1050に入力される。第 1のフ リップフロップ 1001の出力は、第 2のフリップフロップ 1002、バースト COS Θデータ 選択回路 1004、およびバースト ISIN θ Iデータ選択回路 1050に入力される。第 2の フリップフロップ 1002の出力は、第 3のフリップフロップ 1003、バースト COS Θデー タ選択回路 1004、およびバースト ISIN θ Iデータ選択回路 1050に入力される。第 1 のフリップフロップ 1001、第 2のフリップフロップ 1002、第 3のフリップフロップ 1003 はそれぞれ基準クロック 4101にて動作する。
[0042] ノ ースト ISIN θ Iデータ選択回路 1050は、クロマキラー検出に必要なバースト信号 情報を選択し出力する。先の（1) '〜 (4) 'を再掲すると、
Rsin (180) =0 (1)，
Rcos (180) = -R (2)，
— Rsin (180) =0 (3)，
— Rcos (180) =R (4) '
となり、そのうち図 6中の 602、 604のタイミングでサンプルされる（1)，と（3)，のデー タカ バースト信号の sin信号成分、つまり R—Y成分とみなすことができる。バースト I SIN θ Iデータ選択回路 1050は、この（1) 'または（3) 'のデータを選択し、これを絶 対値変換したのち、第 2の比較器 1052に入力する。なお、（1) 'と（3) 'のデータは絶 対値変換を施すと同じデータになるはずであるが、システム安定性の観点から（1) ' または（3) 'のいずれか、もしくは両者の平均データを用いることができる。
[0043] バースト COS Θデータ選択回路 1004は図 5に示す従来のクロマキラー検出回路 の COS Θデータ選択回路 5004と同じ構成のものであり、先の（1)，〜（4)，の例にて 図 6中の 603のタイミングでサンプリングされる（2) 'のデータを出力する。
[0044] 第 1の閾値設定回路 1005及び第 1の比較器 1006は、図 5に示す従来のクロマキ ラー検出回路の閾値設定回路 5005及び比較器 5006と同様であり、図 7において、 第 1の比較器 1006は、値 701を B—Y成分の閾値として、ベクトル図の 702の領域に ベクトルがあれば正常状態を示す信号を出力し、 703の領域にベクトルがあれば異 常状態を示す信号を出力する。第 1の比較器 1006から出力された比較結果は AN D回路 1053に入力される。
[0045] 図 2は、本発明の実施の形態 1によるフロマキラー検出回路におけるバースト信号 の R—Y成分をサンプリングしたデータの選別方法を示す図である。
図 2において、 201は第 2の閾値設定回路 1051の出力であり R—Y成分上の任意 の値をとる。第 2の比較器 1052は、値 201を R—Y成分の閾値としてベクトル図の 20 2の領域にベクトルがあれば正常状態を示す信号を、 203の領域にあれば異常状態 を示す信号を AND回路 1053に入力する。 AND回路 1053は第 1の比較器 1006の 出力、すなわちバースト信号の B— Y成分の正常 Z異常状態の情報、および第 2の 比較器 1052の出力、すなわちバースト信号の R—Y成分の正常 Z異常状態の情報 を、 AND演算し、この結果が正常状態であればアップダウンカウンタ 1007に UP信 号を、異常状態であればアップダウンカウンタ 1007に DOWN信号を入力する。アツ プダウンカウンタ 1007は AND回路 1053の演算結果をカウントし、カウント結果を力 ゥンタ上限検出回路 1009、およびカウンタ下限検出回路 1010に入力する。
[0046] カウンタ上限検出回路 1009はアップダウンカウンタ 1007のカウント結果が上限に 達したときにこれを示す信号を OR回路 1008に入力する。カウンタ下限検出回路 10 10はアップダウンカウンタ 1007のカウント結果が下限に達したときにこれを示す信号 を OR回路 1008に入力し、さらにこの信号をクロマキラー信号 4140としてブロック外 に出力する。 OR回路 1008はアップダウンカウンタ 1007を停止する制御を行う。
[0047] アップダウンカウンタ 1007が停止（hold)する条件は、カウンタ上限検出回路 1009 が上限検出したとき、またはカウンタ下限検出回路 1010が下限検出したとき、または 入力信号がバースト部分でな 、ときである。入力信号がバースト部分でな 、タイミング は、バーストゲートパルス 4120によって示される。 AND回路 1053の結果をアップダ ゥンカウンタ 1007にて計数し、カウンタ下限検出回路 1010が下限値検出するまで アップダウンカウンタ 1007に DOWN信号が入力されバースト信号の異常状態を検 出しつづけると、クロマキラー検出が ONする。
[0048] このように、本実施の形態 1によれば、バースト信号の位相情報として、（B—Y)軸 上での COS Θ成分データに加え、（R— Y)軸上での ISIN θ I成分データを反映させ て、クロマキラー信号を生成する構成としたから、バースト信号の R—Y成分について バースト位相の正常 Z異常情報に加えることでより正確なバースト位相情報を得るこ と力 Sでき、「擬似バーストロック」などの検出精度を向上することができる。
[0049] (実施の形態 2)
次に、本発明の実施の形態 2によるクロマキラー検出回路について説明する。 図 3は本実施の形態 2によるクロマキラー検出回路 3000を示す図であり、図におい て、図 1と同一符号は同一または相当部分である。また、 3050はバースト— SIN Θデ ータ選択回路、 3051は第 3の閾値設定回路、 3052はバースト + SIN Θデータ選択 回路、 3053は第 4の閾値設定回路、 3054は第 3の比較器、 3055は第 4の比較器、 3056は状態検出回路である。
[0050] 状態検出回路 3056は、第 1の AND回路 3041、第 2の AND回路 3042、アップダ ゥンカウンタ 3043、カウンタ上限下限検出回路 3044、第 1の OR回路 3045、第 2の OR回路 3046、第 3の OR回路 3047、及びキラーデコード回路 3048力もなる。
[0051] カラー信号成分 4104は、第 1のフリップフロップ 1001、バースト COS Θデータ選 択回路 1004、バーストー SIN Θデータ選択回路 3050、およびバースト + SIN Θデ ータ選択回路 3052に入力される。第 1のフリップフロップ 1001の出力は、第 2のフリ ップフロップ 1002、バースト COS Θデータ選択回路 1004、バーストー SIN Θデータ 選択回路 3050、およびバースト + SIN Θデータ選択回路 3052に入力される。第 2 のフリップフロップ 1002の出力は、第 3のフリップフロップ 1003、バースト COS Θデ ータ選択回路 1004、バーストー SIN Θデータ選択回路 3050、およびバースト + SI N Θデータ選択回路 3052に入力される。第 1のフリップフロップ 1001、第 2のフリツ プフロップ 1002、第 3のフリップフロップ 1003はそれぞれ基準クロック 4101にて動 作する。
[0052] バースト COS Θデータ選択回路 1004は、図 5に示す従来のクロマキラー検出回路 の COS Θデータ選択回路 5004と同じ構成のものであり、先の（1)，〜（4)，の例にて 図 6中の 603のタイミングでサンプリングされる（2) 'のデータを出力する。
[0053] バーストー SIN Θデータ選択回路 3050は、先の（1) '〜（4) 'の例にて図 6中にお ける 604のタイミングでサンプリングされる（3) 'のデータを出力する。また、バースト + SIN Θデータ選択回路 3052は、先の（1)，〜（4)，の例にて図 6中の 602のタイミ ングでサンプリングされる（1) 'のデータを出力する。
[0054] 第 1の比較器 1006は、バースト COS Θデータ選択回路 1004の出力データと第 1 の閾値設定回路 1005で設定される B—Y成分の任意の値とを比較し、バースト COS 0データ選択回路 1004からの出力が第 1の閾値設定回路 1005の出力より小さいと 正常状態として状態検出回路 3056に入力する。
[0055] 第 3の比較器 3054は、バースト— SIN Θデータ選択回路 3050の出力データと第 3 の閾値設定回路 3051で設定される R—Y成分の任意の値とを比較し、バースト— SI N Θデータ選択回路 3050からの出力が第 3の閾値設定回路 3050の出力より小さい と正常状態として状態検出回路 3056に入力する。但し、第 3の閾値設定回路 3051 の設定範囲はゼロより小さい値とする。
[0056] 第 4の比較器 3055は、バースト SIN Θデータ選択回路 3052の出力データと第 4の 閾値設定回路 3053で設定される R—Y成分の任意の値とを比較し、バースト + SIN 0データ選択回路 3052からの出力が第 4の閾値設定回路 3053の出力より大きいと 正常状態として状態検出回路 3056に入力する。但し、第 4の閾値設定回路 3053の 設定範囲はゼロより大きい値とする。
[0057] 状態検出回路 3056の第 1の AND回路 3041には、第 1の比較器 1006の出力お よび第 3の比較器 3054の出力が入力され、その演算結果をアップダウンカウンタ 30 43の UP信号端子に入力する。また、状態検出回路 3056の第 2の AND回路 3042 には、第 1の比較器 1006の出力および第 4の比較器 3055の出力が入力され、その 演算結果をアップダウンカウンタ 3043の DOWN信号端子に入力する。カウンタ上限 下限検出回路 3044には、アップダウンカウンタ 3043の出力が入力される。第 1の O R回路 3045にはカウンタ上限下限検出回路 3044の出力、およびバーストゲートパ ルス 4120の反転信号が入力される。
[0058] また、第 1の OR回路 3045の出力はアップダウンカウンタ 3043の HOLD端子に接 続される。第 2の OR回路 3046は、カウンタ上限下限検出回路 3044の出力、第 1の 比較器 1006の出力の反転信号、第 3の比較器 3054の出力の反転信号、および第 4の比較器 3055の出力の反転信号が入力され、第 1のキラー判定回路として動作す る。また、第 3の OR回路 3047は、カウンタ上限下限検出回路 3044の出力、第 1の 比較器 1006の出力の反転信号、第 3の比較器 3054の出力、および第 4の比較器 3 055の出力が入力され、第 2のキラー判定回路として動作する。第 2の OR回路 3046 および第 3の OR回路 3047の出力はキラーデコード回路 3048に入力される。キラー デコード回路 3048の出力はクロマキラー信号 4140としてブロック外に出力される。
[0059] 以上のように構成された本実施の形態 2によるクロマキラー検出回路 3000の動作 について説明する。 本実施の形態 2によるクロマキラー検出回路によれば、例えば、 PAL— M方式と N TSC方式のように同じ M方式（走査線数 525本、フィールド周波数 60Hz、搬送波周 波数 3. 58MHz)の信号を判別して、バースト信号位相を検出することが可能である
[0060] 図 4は、本発明の実施の形態 2によるクロマキラー検出回路における PAL— M方式 の信号が入力されている時のベクトル図である。
図 4において、 9000は第 1の閾値設定回路 1005の設定値、 9001は第 3の閾値設 定回路 3051の設定値、 9002は第 4の閾値設定回路 3052の設定値である。 9003 はバースト位相が + 135° のベクトル、 9004はバースト位相が 135° のベクトルで ある。 + 135。 のべクトノレ 9003、および 135。 のべクトノレ 9004はラインごとに交互 に現れる。
[0061] 9000より小さい領域、および 9001より小さい領域が重なる領域は、第 1の AND回 路 3041の演算による結果であり、この領域に 9004のようなベクトルが存在すると、ァ ップダウンカウンタ 3043の計数は UPする。 9000より小さい領域、および 9002より大 きい領域が重なる領域は、第 2の AND回路 3042の演算による結果であり、この領域 に 9003のようなベクトルが存在するとアップダウンカウンタ 3043の計数は DOWNす る。つまり PAL— M方式の場合、アップダウンカウンタ 3043のカウント値はラインごと に UPと DOWNを繰り返すため、ゼロに収束する。このとき、カウンタ上限下限検出 回路 3044は検出動作しない。カウンタ上限下限検出回路 3044がアップダウンカウ ンタ 3043のカウント値の UPまたは DOWNにより上限値または下限値を検出した場 合は、 PAL— Mのようなライン毎の交番性が認められないと判断する。アップダウン カウンタ 3043は、バーストゲートパルス 4120が OFF、すなわちバースト信号期間で ないとき、およびカウンタ上限下限検出回路 3044が上限値または下限値を検出した とき、カウントを停止する。
[0062] 図 4中の 9005の領域は、第 1の閾値設定回路 1005の設定値 9000より小さい領域 で正常状態として入力する第 1の比較器 1006出力の反転信号のベクトルに相当し、 9006の領域は、第 3の閾値設定回路 3051の設定値 9001より小さい領域で正常状 態として入力する第 3の比較器 3054出力の反転信号のベクトルに相当し、 9007の 領域は、第 4の閾値設定回路 3052の設定値 9002より大きい領域で正常状態として 入力する第 4の比較器 3055出力の反転信号のベクトルが存在する。
[0063] PAL— M方式の信号を受信している場合、バースト信号は 9005および 9006およ び 9007の領域には存在しないため、第 1の比較器 1006出力の反転信号、第 3の比 較器 3054出力の反転信号、および第 4の比較器 3055出力の反転信号は常に OF Fである。また、バースト信号のライン毎の交番性があり、アップダウンカウンタ 3043 の値がゼロに収束するため、カウンタ上限下限回路 3044の出力は常に OFFである 。よって第 2の OR回路 3046の出力も常に OFFする。同様の入力によって第 3の OR 回路 3047の出力は常に ONになる。よって第 2の OR回路 3046が OFFかつ第 3の OR回路 3047が ONの場合、 PAL— M方式を検出している状態といえる。
[0064] 一方、図 3の構成にて NTSC方式を受信している場合、バースト信号位相は 180° であり、バースト信号ベクトルは領域 9008と領域 9006もしくは領域 9008と領域 900 7の重なる領域に存在するはずである。よって第 3の比較器 3054出力の反転信号、 もしくは第 4の比較器 3055出力の反転信号が ONし、第 2の OR回路 3046の出力は ONし、かつ同様の入力によって第 3の OR回路 3047は OFFする。よって第 2の OR 回路 3046が ONかつ第 3の OR回路 3047が OFFの場合、 NTSC方式の信号を受 信して 、る状態を示して 、る。
[0065] もうひとつの信号例として、 NTSC信号が 45° 移相して + 135° で擬似ロックし て 、る場合、第 2の AND回路 3042が ONしてアップダウンカウンタ 3043は DOWN し続け、カウンタ上限下限検出回路 3044が下限検出して ONする。よって、第 2の O R回路 3046の出力は ONし、同様の入力により第 3の OR回路 3047は ONする。よつ て、第 2の OR回路 3046が ONかつ第 3の OR回路 3047が ONの場合、 PAL— M方 式以外であり、かつ NTSC方式以外の方式の信号を受信して 、る状態を示す。
[0066] キラーデコード回路 3048は、第 2の OR回路 3046が ONの場合は PAL方式以外 の方式の信号が入力されて 、ることを示すクロマキラー信号を出力し、第 3の OR回 路 3047が ONの場合は NTSC方式以外の方式の信号が入力されていることを示す クロマキラー信号を出力し、第 2の OR回路 3046と第 3の OR回路 3047が両方とも O Nの場合は PAL方式、 NTSC方式のどちらでもない方式の信号が入力されているこ とを示すクロマキラー信号を出力する。このように、キラーデコード回路 3048は、第 2 の OR回路 3046および第 3の OR回路 3047の結果から NTSC方式、 PAL— M方式 、もしくは PAL— M方式、 NTSC方式のどちらでもない方式の信号という情報をデコ ードし、クロマキラー信号として出力する。
[0067] このように、本実施の形態 2によれば、バースト信号の位相情報として、（B—Y)軸 上での COS Θ成分データに加え、 - (R— Y)軸上での— SIN Θ成分データおよび（ R— Y)軸上での + SIN Θ成分データを反映させて、クロマキラー信号を生成する構 成としたから、 NTSC方式、 PAL— M方式、両者以外の方式の信号を受信したとき にそれぞれ異なる状態を検出して、これを示すクロマキラー信号を出力することがで き、これにより、検出されたクロマキラー信号を手がかりに、放送方式の判別を行なう ことができる。
産業上の利用可能性
[0068] 本発明は、バースト信号の位相の COS Θ成分、 SIN Θ成分、 +SIN Θ成分を用 いて擬似ロックなどの異常信号検出や放送方式の判別を精度よく実施することを可 能とできる。

Claims

請求の範囲
デジタル化されたカラー信号成分から発生されるバースト信号の 4倍の周波数をも ち且つバースト信号に同期した基準クロックを入力とし、前記デジタル化されたカラー 信号成分の COS Θ成分を (B—Y)軸上で、—COS Θ成分を (B—Y)軸上で、 SI N Θ成分を (R— Y)軸上で、—SIN Θ成分を (R—Y)軸上でデータサンプリングす るサンプリング回路と、
前記サンプリング回路が出力するデータより COS Θ成分データを選択する COS Θ 成分データ選択回路と、
COS Θ成分データに対応する (B— Y)軸上の任意値を設定できる第 1の閾値設定 回路と、
前記第 1の閾値設定回路の設定値と、前記 COS Θ成分データ選択回路の出力デ 一タとを比較し、この結果から (B— Y)軸上での COS Θ成分データが、異常状態か 正常状態かを判断する第 1の比較器と、
前記サンプリング回路が出力するデータより ISIN Θ I成分データを選択する ISIN Θ I 成分データ選択回路と、
ISIN Θ I成分データに対応する (R—Y)軸上の任意値を設定できる第 2の閾値設定 回路と、
前記第 2の閾値設定回路の設定値と、前記 ISIN Θ I成分データ選択回路の出力デ 一タとを比較し、この結果力も (R—Y)軸上での ISIN Θ I成分データが、異常状態か 正常状態かを判断する第 2の比較器と、
前記第 1の比較器の判断結果と、前記第 2の比較器の判断結果とに基いて、正常 または異常を判定する判定回路と、
前記判定回路が正常と判定したときに計数アップし、前記判定回路が異常と判定し たときに計数ダウンする計数回路と、
前記計数回路の計数結果を監視し、計数値が所定の上限値に達したときにこれを 示す信号を出力するカウンタ上限検出回路と、
前記計数回路の計数結果を監視し、計数値が所定の下限値に達したときにこれを 示す信号を出力するカウンタ下限検出回路と、 前記カウンタ上限検出回路がカウンタ上限を検出したとき、または前記カウンタ下 限検出回路がカウンタ下限を検出したとき、または前記デジタル化されたカラー成分 信号のうちバースト信号部分以外が入力されているとき、前記計数手段による計数を 停止する手段と、を備え、
前記カウンタ下限検出回路が前記下限値に達したことを示す信号を出力したときに 、バースト信号の異常を示すクロマキラー信号を出力する、
ことを特徴とするクロマキラー検出回路。
[2] 請求項 1に記載のクロマキラー検出回路において、
前記第 1の比較器は、 COS Θ成分データが、前記第 1の閾値設定回路の設定値よ りも小さいときに、正常状態を示す信号を出力し、
前記第 2の比較器は、 ISIN θ I成分データが、前記第 2の閾値設定回路の設定値よ りも小さいときに、正常状態を示す信号を出力し、
前記判定回路は、前記第 1の比較器の出力と、前記第 2の比較器の出力との論理 積を取り、バースト信号の正常または異常を判定する、
ことを特徴とするクロマキラー検出回路。
[3] デジタル化されたカラー信号成分から発生されるバースト信号の 4倍の周波数をも ち且つバースト信号に同期した基準クロックを入力とし、前記デジタル化されたカラー 信号成分の COS Θ成分を (B—Y)軸上で、—COS Θ成分を (B—Y)軸上で、 SI N Θ成分を (R— Y)軸上で、—SIN Θ成分を (R—Y)軸上でデータサンプリングす るサンプリング回路と、
前記サンプリング回路が出力するデータより COS Θ成分データを選択する COS Θ 成分データ選択回路と、
COS Θ成分データに対応する (B— Y)軸上の任意値を設定できる第 1の閾値設定 回路と、
前記第 1の閾値設定回路の設定値と、前記 COS Θ成分データ選択回路の出力デ 一タとを比較し、この結果から (B— Y)軸上での COS Θ成分データが、異常状態か 正常状態かを判断する第 1の比較器と、
前記サンプリング回路が出力するデータより SIN Θ成分データを選択する SIN Θ成分データ選択回路と、
-SIN Θ成分データに対応する—（R—Y)軸上の任意値を設定できる第 3の閾値 設定回路と、
前記第 3の閾値設定回路の設定値と、前記 SIN Θ成分データ選択回路の出力 データとを比較し、この結果から—（R— Y)軸上での— SIN Θ成分データが、異常状 態か正常状態かを判断する第 3の比較器と、
前記サンプリング回路が出力するデータより + SIN Θ成分データを選択する + SIN Θ成分データ選択回路と、
+ SIN Θ成分データに対応する + (R—Y)軸上の任意値を設定できる第 4の閾値 設定回路と、
前記第 4の閾値設定回路の設定値と、前記 + SIN Θ成分データ選択回路の出力 データとを比較し、この結果から + (R— Y)軸上での + SIN Θ成分データが、異常状 態か正常状態かを判断する第 4の比較器と、
前記第 1の比較器の判断結果と、前記第 3の比較器の判断結果と、前記第 4の比 較器の判断結果とに基いて、正常または異常を判定する判定回路と、
前記判定回路の判定結果を計数する計数回路と、
前記計数回路の計数結果を監視し、計数値が所定の上限値に達したとき、または 計数値が所定の下限値に達したとき、これを示す信号を出力するカウンタ上限下限 検出回路と、
前記第 1の比較器の判断結果と、前記第 3の比較器の判断結果と、前記第 4の比 較器の判断結果と、前記カウンタ上限下限検出回路の出力とに基いて、キラー判定 する第 1のキラー判定回路と、
前記第 1の比較器の判断結果と、前記第 3の比較器の判断結果と、前記第 4の比 較器の判断結果と、前記カウンタ上限下限検出回路の出力とに基いて、キラー判定 する第 2のキラー判定回路と、
前記第 1のキラー判定回路および第 2のキラー判定回路の結果をデコードし、受信 信号の放送方式を示すクロマキラー信号を生成するキラー判定デコード回路と、を備 えた、 ことを特徴とするクロマキラー検出回路。
[4] 請求項 3に記載のクロマキラー検出回路において、
前記第 1の比較器は、 COS Θ成分データが、前記第 1の閾値設定回路の設定値よ りも小さいときに、正常状態を示す信号を出力し、
前記第 3の比較器は、 -SIN Θ成分データが、前記第 3の閾値設定回路の設定値 よりも小さいときに、正常状態を示す信号を出力し、
前記第 4の比較器は、 +SIN Θ成分データが、前記第 4の閾値設定回路の設定値 よりも大きいときに、正常状態を示す信号を出力し、
前記判定回路は、前記第 1の比較器の出力と、前記第 3の比較器の出力との論理 積を取った結果を、第 1の判定結果として出力し、前記第 1の比較器の出力と、前記 第 4の比較器の出力との論理積を取った結果を、第 2の判定結果として出力するもの であり、
前記計数回路は、前記第 1の判定結果の出力を受けたとき、計数アップし、前記第 2の判定結果の出力を受けたとき、計数ダウンし、前記カウンタ上限下限検出回路が 上限または下限を検出したとき、または前記デジタル化されたカラー成分信号のうち バースト信号部分以外が入力されているとき、計数を停止するものである、
ことを特徴とするクロマキラー検出回路。
[5] 請求項 3または請求項 4に記載のクロマキラー検出回路において、
前記第 1のキラー判定回路は、前記第 1の比較器からの異常状態を示す信号、前 記第 3の比較器からの異常状態を示す信号、前記第 4の比較器からの異常状態を示 す信号、または前記カウンタ上限下限検出回路による上限下限の検出を示す信号 のいずれかを受けたときに、第 1のキラー判定検出信号を前記キラー判定デコード回 路に対して出力するものであり、
前記第 2のキラー判定回路は、前記第 1の比較器からの異常状態を示す信号、前 記第 3の比較器からの正常状態を示す信号、前記第 4の比較器からの正常状態を示 す信号、または前記カウンタ上限下限検出回路による上限下限の検出を示す信号 のいずれかを受けたときに、第 2のキラー判定検出信号を前記キラー判定デコード回 路に対して出力するものであり、 前記キラー判定デコード回路は、前記第 1のキラー判定検出信号を受けたときは、 PAL方式以外の方式の信号が入力されていることを示すクロマキラー信号を生成し 、前記第 2のキラー判定検出信号を受けたときは、 NTSC方式以外の方式の信号が 入力されていることを示すクロマキラー信号を生成し、前記第 1、第 2の両方のキラー 判定検出信号を受けたときは、 PAL方式、 NTSC方式のいずれでもない方式の信 号が入力されていることを示すクロマキラー信号を生成する、
ことを特徴とするクロマキラー検出回路。
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