WO2007037055A1 - 半導体パッケージ、基板、この半導体パッケージ又は基板を用いた電子機器、半導体パッケージの反り矯正方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor package and a substrate used in the semiconductor package.
  • the present invention relates to a semiconductor package in which a semiconductor chip is mounted on a substrate by a flip chip method.
  • the present invention relates to an electronic device using a substrate or a semiconductor package. Furthermore, it is related with the curvature correction method of such a semiconductor package.
  • flip chip connection technology is a technology in which terminals are provided on the circuit surface of a semiconductor chip and these terminals are directly connected to pads on a substrate using solder balls.
  • FIG. 1 shows a plan view of an example of such a conventional semiconductor package.
  • FIGS. 2A to 2C show sectional views of the warped semiconductor package.
  • the semiconductor chip 1 is connected to the substrate 2 in a flip chip manner.
  • external terminals 3 are arranged in a lattice shape so as to surround the semiconductor chip 1.
  • the semiconductor chip 1 and the substrate 2 are electrically connected by bumps.
  • underfill resin 4 is filled in the gap between semiconductor chip 1 and substrate 2.
  • the external terminal 3 is made of solder balls. By connecting the semiconductor package and another substrate using the solder balls, a new semiconductor package including the semiconductor package is formed.
  • 2A is a schematic cross-sectional view taken along line AA in FIG. 1.
  • the connection between the semiconductor chip 1 and the substrate 2 and the filling and curing of the underfill resin 4 are performed. Shows the cage state at room temperature after completion of. Since the curing temperature of the underfill resin 4 is generally 180 to 250 ° C, the temperature of the substrate 2 during this curing process is about 150 to 220 ° C. At this temperature, the semiconductor chip 1 is the thermal expansion coefficient of about 3 X 10 _6 ZK, is 15 X ⁇ _6 ⁇ about a large substrate 2 of the thermal expansion coefficient, are connected in an inflated condition.
  • FIG. 2B is a schematic view of the AA cross section of FIG.
  • FIG. 1 and 2 show an example in which the semiconductor chip 1 and the external terminal 3 are arranged on the same surface of the substrate 2.
  • FIG. 3 is a plan view thereof
  • FIGS. 4A to 4C are sectional views thereof.
  • 4A is a schematic cross-sectional view taken along the line AA of FIG. 3.
  • the connection between the semiconductor chip 1 and the substrate 2 and the filling and curing of the underfill resin 4 are performed. It shows the package status at normal temperature after the completion of and. In this state, warpage occurs in a direction in which the surface on which the semiconductor chip 1 is mounted is convex (see FIG. 4A).
  • the substrate 2 expands and warps in the opposite direction to the state shown in FIG. 4A (see FIG. 4B;).
  • the distance between the other board and the solder ball of the external terminal 3 becomes larger as the outer periphery of the knocker is closer so that AA and the cross-sectional force shown in FIG.
  • the distance between the other board and the solder ball of the external terminal 3 increases as the edge of the outer edge of the knocker is closer to the edge so that the BB and cross-sectional force are also divided.
  • the warpage is suppressed if the rigidity of the semiconductor chip 1 or the substrate 2 itself is high, the warpage is reduced if they are above a certain level.
  • the semiconductor chip 1 If the thickness is 0.3 mm or substrate 2 is 0.8 mm or less, poor connection due to the warpage of the semiconductor package during solder reflow becomes significant.
  • the structure shown in Fig. 5 is generally applied.
  • the semiconductor chip 1 is connected to the substrate 2 by a flip chip method.
  • the semiconductor chip 1 and the substrate 2 are electrically connected by a bump.
  • Sarako in the gap between the semiconductor chip 1 and the substrate 2
  • Underfill resin 4 is filled to reinforce the connection.
  • This structure is connected to another substrate by the external terminal 3.
  • a mold resin 8 is formed so as to cover the entire substrate 2 on which the semiconductor chip 1 is mounted.
  • solder balls as external terminals 3 are arranged in a grid pattern.
  • a region where the external terminal 3 is formed is referred to as a connection area.
  • the semiconductor package is electrically connected to another substrate by the solder balls.
  • the semiconductor chip 1 and the substrate 2 have different thermal expansion coefficients. In this structure, warping is suppressed by forming a semiconductor package with a highly rigid mold resin. For this reason, the material of the mold resin 8 is required to be close to the thermal expansion coefficient of the materials of the semiconductor chip 1 and the substrate 2.
  • FIG. 6 shows the structure described in Japanese Patent No. 3395164.
  • the semiconductor device 10 includes a substrate 12, a semiconductor chip 14, bumps 16, a structure 18, an adhesive 20, an underfill resin 22, an external terminal 24, a recessed portion 26, and a gap 28.
  • a structure 18 is attached as a reinforcing plate.
  • a metal material having high rigidity is generally used as the material of the structure 18. In the method of reinforcing with only mold grease as shown in Fig.
  • the reinforcing plate is arranged, it is difficult to reduce the size and thickness of the semiconductor package. As a result, this structure is difficult to apply to portable devices that are required to be thinner and smaller. Furthermore, in recent years, as a semiconductor package suitable for portable devices, a system-in-package (SiP) that accommodates a plurality of semiconductor packages in one large semiconductor package has been booming as a high-function package.
  • SiP system-in-package
  • the area where the reinforcing material exists is a dead area (an area that cannot be used for component mounting). That is, an area for mounting another semiconductor package or electronic component on the semiconductor package is pressed.
  • the present invention has been made in view of the above-described problems of the prior art.
  • the purpose is to reduce solder connection failure and enhance connection reliability by suppressing warpage of the semiconductor package during solder reflow.
  • a semiconductor package suitable for downsizing, thinning and high density is provided.
  • a semiconductor package of the present invention for achieving the above object includes a substrate, a semiconductor chip mounted on one surface of the substrate, and an inflection point forming portion for forming an inflection point.
  • the inflection point forming portion is formed on a part of the surface of the substrate on the side where the semiconductor chip is mounted, and is a material cover having a larger thermal expansion coefficient than the substrate.
  • the inflection point forming portion is formed on a part of the surface of the substrate opposite to the side on which the semiconductor chip is mounted, and has a material force having a smaller thermal expansion coefficient than the substrate. It may be.
  • Such an inflection point forming portion is preferably formed so as to surround the outer periphery of the semiconductor chip on the substrate. In addition, since the inflection point forming part has a cut, it becomes easy to manufacture the package.
  • the elastic modulus of the material of the inflection point forming portion is higher than the elastic modulus of the substrate at the melting point of the solder. High is preferred.
  • a resin material or an inorganic material can be applied as the material of the inflection point forming portion.
  • a substrate having an inflection point forming portion as described above an electronic device including the substrate, and an electronic device including the semiconductor package as described above. be able to.
  • the present invention also includes a method for correcting warpage in a semiconductor package in which a semiconductor chip is mounted on one surface of a substrate.
  • an inflection point forming portion which is a material having a larger thermal expansion coefficient than that of the substrate, is formed on a part of the surface of the substrate on which the semiconductor chip is mounted, and then the thermal process is performed. It is a method to implement.
  • an inflection point forming portion made of a material having a smaller thermal expansion coefficient than the substrate is formed on a part of the surface of the substrate opposite to the side on which the semiconductor chip is mounted, and then the thermal process is performed. It may be a method.
  • an inflection point is formed by applying a stress in a direction opposite to a warp caused by a difference in thermal expansion coefficient between the semiconductor chip and the substrate due to a thermal load during solder reflow. Can be generated by the part. For this reason, an inflection point occurs when the substrate warps at the solder reflow temperature. This makes it possible to make the connection area where horizontality is particularly required parallel to the other substrates to be connected, so that poor solder connection is suppressed. Furthermore, the stress in the opposite direction to the warpage of the semiconductor package is generated by the inflection point forming part placed in a part of the semiconductor package, so that the warp reduction function can be realized with the smallest occupied area. It becomes. This reduces the dead area and enables high-density mounting in the package.
  • FIG. 1 is a plan view of a first example of a conventional semiconductor package.
  • FIG. 2B is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 1, and is a state diagram during a reflow process.
  • 2C is a cross-sectional view taken along the line BB ′ of the semiconductor package of FIG. 1, and is a state diagram during the reflow process.
  • FIG. 3 is a plan view of a second example of a conventional semiconductor package.
  • FIG. 4A is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 3, and is a state diagram after flip-chip connection.
  • 4B is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 3, and is a state diagram during the reflow process.
  • FIG. 4C is a cross-sectional view taken along the line BB ′ of the semiconductor package of FIG. 3, and is a state diagram during the reflow process.
  • FIG. 5 is a cross-sectional view of a third example of a conventional semiconductor package.
  • FIG. 6 is a sectional view of a fourth example of a conventional semiconductor package.
  • FIG. 7 is a plan view of the semiconductor package according to the first embodiment of the present invention.
  • FIG. 8A is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 7, and is a state diagram after flip-chip connection.
  • FIG. 8B is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 7, and is a state diagram during the reflow process.
  • FIG. 8C is a cross-sectional view taken along the line BB ′ of the semiconductor package of FIG. 7, and is a state diagram during the reflow process.
  • FIG. 9 is a diagram showing an example of the temperature dependence of the elastic modulus of a substrate used in the semiconductor package of the present invention.
  • FIG. 10 is a diagram showing an example of the temperature dependence of the elastic modulus of the material of the inflection point forming portion used in the semiconductor package of the present invention.
  • FIG. 11 is a plan view of a semiconductor package according to a second embodiment of the present invention.
  • FIG. 12A is a cross-sectional view taken along the line AA ′ of the semiconductor package of FIG. 11, and is a state diagram after flip chip connection.
  • FIG. 12B is a cross-sectional view taken along the line AA of the semiconductor package of FIG. 11, and is a state diagram during the reflow process.
  • FIG. 12C is a cross-sectional view taken along the line BB ′ of the semiconductor package of FIG. 11, and is a state diagram during a reflow process.
  • FIG. 13 is a plan view of a semiconductor package according to a third embodiment of the present invention.
  • FIG. 14 is a plan view of a semiconductor package according to a fourth embodiment of the present invention.
  • FIG. 15A is a plan view of a semiconductor package according to a fifth embodiment of the present invention.
  • FIG. 15B is a cross-sectional view taken along the line AA ′ of FIG. 15A.
  • FIG. 16A is a plan view of a semiconductor package according to a sixth embodiment of the present invention.
  • FIG. 16B is a cross-sectional view taken along the line AA ′ of FIG. 16A.
  • FIG. 17 is a plan view of a semiconductor package according to a seventh embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the semiconductor package of the present invention has a semiconductor chip mounted on one surface of a substrate, and an inflection point forming part is formed on a part of the surface on which the semiconductor chip is mounted. This warpage of the substrate occurs due to a difference in thermal expansion coefficient between the semiconductor chip and the substrate.
  • the inflection point forming portion also has a material force capable of generating a warp in the opposite direction to this warp. As a result, since the connection area can be made almost horizontal during solder reflow, poor solder connection when the semiconductor package is connected to another substrate is suppressed.
  • a material for forming the inflection point forming portion a material having a thermal expansion coefficient larger than that of the material constituting the substrate can be used.
  • the formation of the inflection point forming portion may be performed before or after mounting the semiconductor chip. In the former case, the semiconductor package can be manufactured by connecting the semiconductor chip to the substrate on which the inflection point forming portion is formed in advance by the flip chip method.
  • FIG. 7 is a plan view of the semiconductor package according to the first embodiment of the present invention.
  • the semiconductor chip 1 and the external terminal 3 are arranged on the same surface of the substrate 2.
  • the semiconductor chip 1 is connected to the substrate 2 by a flip chip method.
  • An underfill resin 4 is disposed between the semiconductor chip 1 and the substrate 2.
  • an inflection point forming portion 7 is provided along the outer periphery of the semiconductor chip 1 in a region between the semiconductor chip 1 and the external terminal 3 on the substrate 2.
  • the semiconductor chip 1 is a semiconductor LSI, for example, a silicon chip on which logic, memory, and the like are formed.
  • the substrate 2 is a substrate to be mounted on another component, and is formed of, for example, a very high-rigidity material “FR-4” using a glass cloth material as a base material.
  • the semiconductor chip 1 and the substrate 2 are electrically connected by bumps.
  • the external terminal 3 is a connection portion between the semiconductor package and another substrate, and is formed from a solder ball. A region where a plurality of external terminals 3 are arranged in a grid is a connection area.
  • the underfill resin 4 is filled in the gap between the semiconductor chip 1 and the substrate 2 and serves to reinforce the connection force between them.
  • This resin is made of, for example, a thermosetting epoxy resin.
  • the underfill resin 4 is formed by, for example, curing at a temperature of 180 to 250 ° C. after filling with this material.
  • the inflection point forming portion 7 is warped in a direction opposite to that generated by the semiconductor chip 1 when heat is applied to the semiconductor package (that is, the side on which the inflection point forming portion 7 is formed is convex).
  • the material force that can cause the substrate 2 to generate a warp in the direction of the shape is also obtained. Details of this will be described later.
  • the semiconductor package is connected to another substrate by the external terminal 3. Thereby, a new semiconductor package including this semiconductor package is formed.
  • FIG. 8 is a view showing the state of the warp in a cross section of the semiconductor package of FIG. In these drawings, other substrates connected to the semiconductor package of the present example are shown, and these are on the lower side of the semiconductor package in the drawings.
  • the semiconductor chip 1 is connected to the substrate 2 by a flip chip method.
  • a flip chip method There are several methods for performing this flip-chip connection, such as a pressure welding method, a thermocompression bonding method, a solder fusion method, and an ultrasonic pressure bonding method.
  • heat is applied at the time of connection.
  • the curing temperature of the underfill resin 4 is generally 180 to 250 ° C. Therefore, the temperature of the substrate 2 in this case is 150 to 220 ° C.
  • the semiconductor chip 1 is the thermal expansion coefficient of about 3 X 10 _6 ZK, a large substrate 2 of 15 X 10 _6 ⁇ about the thermal expansion coefficient, are connected in an inflated condition.
  • the substrate 2 contracts and warps in a direction in which the surface on which the semiconductor chip 1 is mounted becomes convex (see FIG. 8B).
  • the amount of warpage becomes more conspicuous as the thickness of the semiconductor chip 1 and the substrate 2 is smaller and the size of the semiconductor chip 1 is larger.
  • the degree of warpage in the vicinity of the inflection point forming portion 7 is determined by the forming method of the inflection point forming portion 7. For example, when the material of the inflection point forming part 7 is bonded to the substrate 2 at a temperature close to room temperature, or the material of the inflection point forming part 7 is made of resin and the curing is performed at a temperature close to room temperature. When the inflection point forming part 7 is formed by performing this, this part can be made almost flat at room temperature.
  • the temperature of the solder reflow performed thereafter is, for example, about 240 to 260 ° C because the melting point is 225 ° C when lead-free solder of Sn-3.5Ag-0.5Cu is used. For this reason, at the time of this solder reflow, the substrate 2 expands again. As a result, the substrate 2 warps in the opposite direction to the state of FIG. 8A. 8B and 8C show the state of the package in this reflow temperature range.
  • FIG. 8B is a schematic view of the AA cross section of FIG. 7
  • FIG. 8C is a schematic view of the BB ′ cross section of FIG.
  • an inflection point forming portion 7 having a larger thermal expansion coefficient than that of the substrate 2 is formed around the semiconductor chip 1, and thus the substrate 2 is a portion where the semiconductor chip 1 is connected. It is warped in the opposite direction. That is, the portion of the substrate 2 where the inflection point forming portion 7 is formed warps in a shape having a convex surface on the side where the inflection point forming portion 7 is formed. In this way, the warpage shape changes in the vicinity of the inflection point forming part 7 as an inflection point, so the outer part of the inflection point forming part 7 Board 2 approaches horizontal. For this reason, the connection area where the external terminal 3 is arranged is almost horizontal. Therefore, connection failure between the semiconductor package and another substrate can be reduced.
  • the occurrence and amount of warpage in the reverse direction by the inflection point forming portion 7 are adjusted by the material properties of the inflection point forming portion 7, the thickness and width of the inflection point forming portion 7, etc. It is possible to do.
  • the thermal expansion coefficient of the glass cloth substrate of the material “FR-4” that is generally used as the material of the substrate 2 is 15 ⁇ 10 _6 ZK. Therefore, the thermal expansion coefficient of the material of the inflection point forming portion 7 is It must be larger than this.
  • a specific material that satisfies this requirement is epoxy resin as a resin material.
  • the elastic modulus of the material of the inflection point forming portion 7 in the solder reflow temperature region is preferably higher than that of the substrate 2. Since the solder reflow is performed at a temperature higher than the melting point of the solder, it is preferable that the elastic modulus of the material of the inflection point forming portion 7 is higher than that of the substrate 2 with respect to the melting point of the solder.
  • a filler can also be contained.
  • the higher the thermal expansion coefficient of the filler the better.
  • the thermal expansion coefficient of Cu is it respectively 5 X 10 _6 ZK, 7 ⁇ 8 X 10 _6 ZK, 17 X 10 _6 ⁇ . Therefore, a metal filler such as Cu is more preferable from the viewpoint of the thermal expansion coefficient.
  • a silicone filler having a low elastic modulus and a remarkably large thermal expansion coefficient also has a high glass transition point (Tg), such as silica hybrid, and is combined with a high-rigid resin to produce an inflection point forming portion 7.
  • Tg glass transition point
  • any of metal fillers such as silica, alumina, and Cu is preferable.
  • FIG. 9 is a graph showing the temperature dependence of the elastic modulus of the glass cloth substrate of the material “FR-4” that is generally used as the material of the substrate 2.
  • This substrate exhibits high elastic properties of about lOGPa at room temperature.
  • the modulus of elasticity between 220 ° C and 230 ° C, which is the melting point of Sn-Ag-Cu solder, which is common as a lead-free solder is about 2GPa, which is about one fifth of the normal temperature.
  • the elastic modulus of the material of the inflection point forming portion 7 only needs to have an elastic modulus exceeding 2 GPa in this temperature range.
  • a thermosetting amine-based epoxy resin that is a material having elastic properties as shown in FIG. 10 can be applied.
  • this resin is suitable for the material of the inflection point forming portion 7 because it has an elastic modulus of 4 GPa that is higher than the elastic modulus 2 GPa of the substrate 2 at 225 ° C.
  • Tg glass transition temperature
  • a material having a high glass transition temperature (Tg) is preferable. Furthermore, it is better if the material of the inflection point forming part 7 has a glass transition temperature (Tg) exceeding the melting point of the solder.
  • the material of the substrate 2 can be optimized. If a material having a low elastic modulus in the solder reflow temperature region is used as the material of the substrate 2, even if the material of the inflection point forming part 7 is low, it is preferable to use a material having a low elastic modulus. Thereby, the freedom degree of selection of the material of the inflection point formation part 7 becomes high. Similarly, it is preferable that the thermal expansion coefficient of the substrate 2 is close to the thermal expansion coefficient of the semiconductor chip 1 which is preferably low.
  • the substrate to which this aramid nonwoven fabric is applied Because of its low coefficient of thermal expansion, the difference in coefficient of thermal expansion from metal materials such as Cu increases. Therefore, an inorganic material such as a metal plate can be applied as the material of the inflection point forming portion 7. In this case, it is important that the substrate 2 and the inflection point forming portion 7 are in close contact with each other in the solder reflow temperature range.
  • FIG. 11 is a plan view thereof
  • FIGS. 12A to 12C are sectional views thereof.
  • FIG. 7 an example of a semiconductor package in which the semiconductor chip 1 and the external terminal 3 are arranged on the same surface of the substrate 2 is shown.
  • the semiconductor chip 1 and the external terminal 3 are arranged on different surfaces is shown below.
  • FIG. 12A is a schematic diagram of the AA ′ cross section of FIG. 11.
  • the connection between the semiconductor chip 1 and the substrate 2 and the filling of the underfill resin 4 It shows the state of knocking at normal temperature after curing is complete.
  • the warp in the direction in which the surface on which the semiconductor chip 1 is mounted becomes convex due to the thermal load when the flip chip is connected. (See Figure 12A).
  • the warpage occurs when the semiconductor chip 1 and the substrate 2 overlap.
  • the substrate 1 draws a curve in a portion where the semiconductor chip 1 is present, but the substrate 2 is a straight line in a portion where the semiconductor chip 1 is not present. Also in this case, by forming the inflection point forming portion 7 on the surface on which the semiconductor chip 1 is mounted, it is possible to ensure the horizontality of the connection area as shown in FIG. 12B. Therefore, the connection failure can be greatly reduced.
  • the semiconductor chip 1 and the inflection point forming portion 7 are mounted on the same surface.
  • the inflection point forming portion 7 can be formed on the surface opposite to the side on which the semiconductor chip 1 is mounted.
  • a material having a smaller thermal expansion coefficient than that of the substrate 2 can be used as the material of the inflection point forming portion 7.
  • the inflection point forming part 7 Either a method of forming the semiconductor chip 1 on the substrate 2 before mounting the semiconductor chip 1 or a method of forming the semiconductor chip 1 after mounting the semiconductor chip 1 may be used. For example, when a resin is used as the material of the inflection point forming portion 7, printing formation using a metal mask or a screen mask, or dispensation formation can be applied.
  • the inflection portion forming portion 7 those having various shapes can be used.
  • the inflection portion forming portion 7 is formed by printing using a metal mask, there are advantages in that the cost merit is large and the flatness of the printing resin surface is easy to ensure.
  • the inflection portion forming portion 7 is continued to the entire outer periphery of the semiconductor chip 1 by this printing formation, it is difficult to manufacture a metal mask.
  • the inflection part forming part 7 may have a shape formed only in the vicinity of the four corners of the semiconductor chip 1 as shown in FIG.
  • a shape along the four sides of the semiconductor chip 1 may be used as shown in FIG.
  • the inflection point forming part 7 may be in contact with the semiconductor chip 1.
  • the inner periphery of the inflection point forming portion 7 may be in contact with the outer periphery of the semiconductor chip 1.
  • the inflection point forming part 7 may have a shape that covers the upper surface of the semiconductor chip 1 as well as being arranged on the outer periphery of the semiconductor chip 1.
  • the inflection point forming portion 7 the larger the volume, the easier it is to generate a stress that corrects the warp of the substrate 1. For this reason, when the volume is large, the range of physical properties required for the characteristics required for the material of the inflection point forming part 7, such as the thermal expansion coefficient, the glass transition point, and the elastic modulus at the time of heating, is widened.
  • the advantage is that the degree of freedom in selecting the material for part 7 is increased.
  • the area of the semiconductor package in the planar direction is increased tl, the mounting area of other components is pressed. For this reason, it is necessary to set the inflection point forming section 7 that is also optimal for these balance forces.
  • the arrangement area of the inflection point forming portion 7 is as close as possible to the semiconductor chip 1.
  • the range in which the desired flatness of the outer terminal 3 can be secured can be expanded.
  • the stress for correcting the warp of the substrate 2 can be increased.
  • the occupied area and volume of the reinforcing material in the semiconductor package were very large. For this reason, it has been difficult to mount a plurality of electronic components on the semiconductor package in terms of mounting area.
  • a warpage suppressing method a correction method for partially forming an inflection point on the substrate 2 is adopted, so that the structure for warpage correction can be minimized. . Therefore, for example, as shown in FIG. 13, the area occupied by the inflection point forming portion 7 can be reduced and the entire surface of one surface of the semiconductor package can be used as a mounting area for other components. Therefore, a high-density semiconductor package that is small and thin can be realized.
  • the substrate and the other substrate in the semiconductor package of the present invention are connected by solder bumps.
  • this connection method is not limited to solder bumps. Even when another connection method, for example, a connection method using a conductive adhesive is used, the present invention is effective when warping of the substrate becomes a problem.
  • an inflection point forming portion made of a material having a larger thermal expansion coefficient than that of the substrate is formed on a part of the surface on which the semiconductor chip is mounted. After that, the substrate is warped by performing a thermal process.
  • an inflection point forming portion made of a material having a thermal expansion coefficient smaller than that of the substrate is formed on a part of the surface opposite to the side on which the semiconductor chip is mounted, and then the thermal process is performed. Therefore, the warpage of the substrate is corrected.
  • Such a warpage correction method is performed in accordance with the implementation described in this specification in order to correct the warpage in a substrate where warpage occurs due to the coefficient of thermal expansion between the substrate and a component mounted on the substrate. Obviously, besides the form, it can be widely applied.
  • the semiconductor package of the present invention is particularly suitable for a system-in-package (SiP) in which a plurality of chips are mixed in one package.
  • Figure 17 shows a cross-sectional view of an example of this system-in-package.
  • a new semiconductor package in which another semiconductor package 6 is mounted on the semiconductor package of the present invention, which includes the semiconductor chip 1, the substrate 2, the external terminal 3, the underfill resin 4, and the inflection point forming portion 7. (System in package) is built.
  • Such a structure can be realized due to the fact that the warpage of the substrate and the dead area are small in the semiconductor package of the present invention.
  • the present invention can be applied to all semiconductor packages regardless of the type of device, for example, semiconductor packages on which semiconductor chips such as CPU, logic, and memory are mounted.
  • semiconductor packages on which semiconductor chips such as CPU, logic, and memory are mounted.
  • semiconductor packages on which semiconductor chips such as CPU, logic, and memory are mounted.
  • the semiconductor package of the present invention By mounting individual semiconductor chips in a semiconductor package having the structure of the present invention, it is possible to realize a semiconductor package that is smaller, thinner, denser, more reliable, and lower in cost than conventional semiconductor packages.
  • portable devices such as mobile phones, digital skill cameras, PDAs (Personal Digital Assistants), and notebook personal computers that are required to be small and thin are required. Further downsizing and thinning are possible, and the added value of the product can be increased.
  • the substrate 2 of the material “FR-4”, the inflection point forming portion 7 made of the thermosetting aminic epoxy resin having the characteristics shown in FIG. 10, and the Sn— External terminals 3 made of 3.5Ag-0.5Cu lead-free solder were used.
  • solder reflow was performed at 250 ° C.
  • the yield of the connection was 100%.
  • the same semiconductor package as described above was manufactured except that the inflection point forming portion 7 was not provided and connected to another substrate through solder reflow as described above, the yield of the connecting portion was It was 23%. Thereby, the effectiveness of the present invention was confirmed.

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Abstract

　基板の一方の面に半導体チップが搭載された半導体パッケージにおいて、前記基板における、前記半導体チップが搭載された側の面の一部に、前記基板よりも大きな熱膨張係数を有する材料からなる変曲点形成部が形成されている。

Description

明 細 書
半導体パッケージ、基板、この半導体パッケージ又は基板を用いた電子 機器、半導体パッケージの反り矯正方法
技術分野
[0001] 本発明は、半導体パッケージ、及びこの半導体パッケージに用いられる基板に関 する。特に、フリップチップ方式によって半導体チップが基板に搭載されている半導 体パッケージに関する。また、基板又は半導体パッケージを用いた電子機器に関す る。さらに、こうした半導体パッケージの反り矯正方法に関する。
背景技術
[0002] 携帯端末の小型化及び薄型化に伴!、、半導体パッケージの小型化及び薄型化が 要求されている。これらの要求を満たすため、フリップチップ接続技術を適用した半 導体パッケージのニーズが高まっている。ここでいぅフリップチップ接続技術とは、半 導体チップの回路面に端子を設け、これらの端子を基板上のパッドにはんだボール を用いて直接接続する技術である。
[0003] さらに、半導体パッケージを更に低く実装する要求も高まっている。このためには半 導体チップやこれを搭載する基板の薄型化が望まれている。一方、これらを用いる携 帯機器の高機能化に伴って外部端子数は増加する傾向にある。この結果、半導体 パッケージサイズは大型化する傾向にある。半導体パッケージサイズの大型化を抑 制するためには、外部端子の配置ピッチを更に狭くすることが必須となっている。この ためには外部端子の接続に用いられるはんだボールは小径ィ匕する必要がある。
[0004] こうした半導体パッケージ及び基板の薄型化に伴って、半導体パッケージの反りが 問題になってきた。反りの発生する原因は、半導体パッケージを構成する各要素の 熱膨張係数が異なって 、て、その製造工程にお 、て各種の熱負荷が生じるためであ る。この熱負荷は、例えば、半導体チップを基板にフリップチップ方式で接続する際 や、この半導体パッケージに他の基板を接続する際に上記のはんだボールのリフロ 一 (即ち、はんだリフロー）を実施するときに発生する。ここで、例えば、実装される半 導体チップの熱膨張係数は 3 X 10_6ZK程度、基板を構成するガラスクロスの熱膨 張係数は 15 X 10_bZK程度である。
図 1に、こうした従来の半導体パッケージの一例の平面図を示す。さらに図 2A〜2 Cに、その半導体パッケージの反った様子の断面図を示す。この構造においては、 半導体チップ 1が基板 2にフリップチップ方式で接続されて 、る。半導体チップ 1と同 一基板面に、半導体チップ 1を囲むように外部端子 3が格子状に配置されている。半 導体チップ 1と基板 2とは、バンプによって電気的に接続されている。さら〖こ、半導体 チップ 1と基板 2との間の隙間にアンダーフィル榭脂 4が充填されている。外部端子 3 ははんだボールで形成されて 、る。このはんだボールを用いてこの半導体パッケ一 ジと他の基板とを接続することによって、この半導体パッケージを含む新たな半導体 パッケージが形成される。図 2Aは、図 1の A— A，断面の模式図であり、図 1に示され る半導体パッケージの製造工程において、半導体チップ 1と基板 2の接続、アンダー フィル榭脂 4の充填と硬化とが完了した後の、常温時のノ^ケージ状態を示している 。アンダーフィル榭脂 4の硬化温度は 180〜250°Cが一般的であるため、この硬化工 程の際の基板 2の温度は 150〜220°C程度となる。この温度で、 3 X 10_6ZK程度 の熱膨張係数である半導体チップ 1に対して、 15 X ιο_6Ζκ程度と熱膨張係数の 大きい基板 2が、膨張した状態で接続される。このため、接続後に常温に戻った時点 では、基板 2の収縮によって、半導体チップ 1が搭載された面が凸となる方向の反り が発生する（図 2Α参照)。一方、この半導体パッケージに他の基板を接続する際に は、基板 2に外部端子 3を形成した後、はんだリフロー工程を行なう。はんだリフロー は、はんだの融点（例えば 225°C)よりも高い温度で行なわれ、例えば 240〜260度 で行なわれる。このはんだリフロー時には、再び基板 2が膨張する。図 2B、 2Cはリフ ロー温度域でのパッケージの状態を示しており、図 2Bは図 1の A— A，断面、図 2Cは 図 1の B— B'断面の模式図である。このリフロー温度は上記のアンダーフィル榭脂 4 の硬化温度よりも高いため、基板 2は図 2Aの状態とは逆向きに反る。図 2Bに示され る A— A'断面力 分力るように、ノ ッケージの中心に近いほど他の基板と外部端子 3 のはんだボールとの距離が大きくなる。また、図 2Cに示される B— B'断面力も分かる ように、ノ ッケージ外周部においても、辺の中央部に近いほど他の基板と外部端子 3 のはんだボールとの距離が大きくなる。他の基板とはんだボールとの隙間力 はんだ ボールや他の基板に供給されたクリームはんだが溶融しても埋まらない場合は接続 不良となる。このため、特に上記の辺の中央部で接続不良が発生しやすい。
[0006] 図 1、 2では、半導体チップ 1と外部端子 3とが基板 2における同一の面に配された 例を示した。この他、半導体チップ 1と外部端子 3とが別々の面に配された半導体パ ッケージの例を示す。図 3はその平面図、図 4A〜4Cはその断面図である。図 4Aは 、図 3の A— A，断面の模式図であり、図 3に示される半導体パッケージの製造工程に おいて、半導体チップ 1と基板 2の接続、アンダーフィル榭脂 4の充填と硬化とが完了 した後の、常温時のパッケージ状態を示している。この状態では、半導体チップ 1が 搭載された面が凸となる方向の反りが発生する（図 4A参照)。一方、はんだリフロー 時には、基板 2の膨張によって、図 4Aに示す状態とは逆方向の反りとなる（図 4B参 照。；)。この場合、図 4Bに示される A— A，断面力も分力るように、ノ ッケージの外周 に近いほど他の基板と外部端子 3のはんだボールとの距離が大きくなる。また、図 4C に示される B— B，断面力も分力るように、ノ ッケージ外周部においても、辺の端部に 近いほど他の基板と外部端子 3のはんだボールとの距離が大きくなる。このように、図 1及び 2に示した構造とは反りの状態が異なっているけれども、他の基板とはんだボ ールとの隙間が、はんだボールや他の基板に供給されたクリームはんだが溶融して も埋まらない場合は接続不良となる。
[0007] また、とりわけ携帯機器分野にぉ 、ては、半導体チップや基板などを薄型化するこ とによって薄型の半導体パッケージを得て 、た。こうした薄型の半導体パッケージの 剛性は低くなるため、半導体パッケージの反りは顕著となる。さらに、接続に用いられ るはんだボールの小径ィ匕により、反りに対する許容度はさらに小さくなつている。また 、近年における、環境負荷低減を目的とした RoHS (Restrictions on the use of c ertain Hazardous Substances ：有害物質の使用禁止令）により、融点が高くて、そ のリフローに高い温度を要する無鉛はんだを適用せざるをえないことも、パッケージ の反りを助長する一因となっている。このため、反りに起因する接続不良は、ますます 顕著になっている。
[0008] 半導体チップ 1や基板 2自身の剛性が高ければこの反りは抑制されるため、これら がある程度以上であれば、反りは低減される。しかしながら、特に、半導体チップ 1が 0. 3mm,または基板 2が 0. 8mm以下の厚さである場合は、はんだリフロー時の半 導体パッケージの反りによる接続不良は顕著となって 、る。
[0009] この反りを抑制するために、例えば、半導体パッケージ全体を榭脂でモールドして 剛性を確保するという手段が講じられてきた。この手段が講じられた従来のフリツプチ ップ式半導体パッケージには、特開 2002— 170901号公報に記載されているような
、図 5に示す構造が一般的に適用されている。この構造においては、半導体チップ 1 が基板 2にフリップチップ方式で接続されている。半導体チップ 1と基板 2とは、バン プによって電気的に接続されている。さら〖こ、半導体チップ 1と基板 2との間の隙間に
、接続部の補強のためアンダーフィル榭脂 4が充填されている。この構造が、外部端 子 3により他の基板と接続される。さら〖こ、半導体チップ 1が実装された基板 2の全体 を覆うようにモールド榭脂 8が形成される。そして、基板 2における、モールド榭脂 8が 形成された面とは反対側の面には、外部端子 3としてのはんだボールが格子状に配 置されている。以下、この外部端子 3が形成された領域を接続エリアと呼ぶ。この半 導体パッケージは、このはんだボールによって他の基板と電気的に接続される。半導 体チップ 1と基板 2とは前記のとおり、その熱膨張係数が異なる。この構造では、高剛 性のモールド樹脂によって半導体パッケージを形成することで反りを抑制して 、る。こ のため、モールド榭脂 8の材料としては、半導体チップ 1や基板 2の材料の熱膨張係 数に近いものが要求される。
[0010] また、この反りをさらに小さくするために、金属の補強板が配されている半導体パッ ケージも提案されている。その一例として、特許第 3395164号明細書に記載された 構造を図 6に示す。この図において、半導体装置 10は、基板 12、半導体チップ 14、 バンプ 16、構造物 18、接着剤 20、アンダーフィル榭脂 22、外部端子 24、凹陥部 26 、隙間 28からなる。こうした構造は、半導体パッケージサイズが非常に大きい大型コ ンピュータ向けの高機能、高性能な半導体パッケージで広く採用されている。この構 造においては、補強板として構造物 18が貼り付けられた構造となっている。この構造 物 18の材料としては、剛性の高い金属材料が使われているのが一般的である。図 5 に示すようなモールド榭脂のみで補強する方法では、榭脂材料の剛性が充分でな 、 ため、はんだリフロー時のパッケージの反りを完全になくすことは困難であった。これ に対し、この補強板が配された構造においては、より剛性の高い金属枠で強固に基 板 12が支えられるため、コストは向上するものの、反りの抑制には、より効果的である
[0011] し力しながら、補強板が配された構造では、半導体パッケージの小型化及び薄型 化が困難である。その結果、この構造は、薄型化及び小型化を要求される携帯機器 へ適用することが困難である。さらに、近年では、携帯機器に適した半導体パッケ一 ジとして、複数の半導体パッケージを一つの大きな半導体パッケージに収容するシス テムインパッケージ（SiP)が、高機能パッケージとして活況を呈している。以上のモー ルド榭脂ゃ補強板などの補強材が配された構造では、補強材が存在する領域はデ ッドエリア（部品実装に用いることのできない領域）となる。つまり、半導体パッケージ 上に他の半導体パッケージまたは電子部品を実装するためのエリアが圧迫される。こ のため、収容可能な半導体パッケージ数が限られる、あるいは、半導体パッケージを 多数収容しょうとすると半導体パッケージのサイズが大型化するという課題があり、高 密度の実装が困難であった。したがって、携帯機器に適用可能な小型、薄型の高機 能な半導体パッケージを実現することは困難であった。
発明の開示
[0012] 本発明は、上述した従来技術の問題点に鑑みてなされたものである。その目的は、 はんだリフロー時の半導体パッケージの反りを抑制することによってはんだ接続不良 の低減や接続信頼性の強化を図ることである。また、この際にデッドエリアを小さくす ることにより小型化、薄型化および高密度化に適した半導体パッケージを提供するこ とにある。
[0013] 上記目的を達成するための本発明の半導体パッケージは、基板と、この基板の一 方の面に搭載された半導体チップと、変曲点を形成する変曲点形成部と、を有する。 この変曲点形成部は、基板における、半導体チップが搭載された側の面の一部に形 成されており、基板よりも大きな熱膨張係数を有する材料カゝらなる。
[0014] あるいは、上記の変曲点形成部は、基板における、半導体チップが搭載された側と は反対側の面の一部に形成されており、基板よりも小さな熱膨張係数を有する材料 力 なるものであってもよ 、。 [0015] このような変曲点形成部は、基板上で半導体チップの外周を囲んで形成されている ことが好ましい。また、この変曲点形成部の一部に切れ目を有することによりパッケ一 ジの製造が容易となる。
[0016] また、上記のような半導体パッケージは、他の基板とはんだを用いて接続される場 合、はんだの融点において、変曲点形成部の材料の弾性率が、基板の弾性率よりも 高いことが好ましい。
[0017] さらに、変曲点形成部の材料としては榭脂材料あるいは無機材料が適用できる。
[0018] また、上記のような変曲点形成部を有する基板および、この基板を含んで構成され た電子機器、さらには、上記のような半導体パッケージを含んで構成された電子機器 を提供することができる。
[0019] また、本発明は、基板の一方の面に半導体チップが搭載された半導体パッケージ における反り矯正方法も包含する。この方法は、基板よりも大きな熱膨張係数を有す る材料カゝらなる変曲点形成部を、基板における、半導体チップが搭載された側の面 の一部に形成した後に、熱工程を実施する方法である。あるいは、基板よりも小さな 熱膨張係数を有する材料からなる変曲点形成部を、基板における、半導体チップが 搭載された側とは反対側の面の一部に形成した後に、熱工程を実施する方法であつ てもよい。
[0020] 以上のように構成された半導体パッケージでは、はんだリフロー時の熱負荷で、半 導体チップと基板との熱膨張係数の差によって発生する反りと反対の方向の応力を 、変曲点形成部によって発生させることができる。このため、はんだリフロー温度にお いて基板に反りが生ずる際に変曲点が生じる。これにより、水平性が特に要求される 接続エリアを接続対象の他の基板と平行にすることができるので、はんだ接続不良が 抑制される。さらに、半導体パッケージの反りと反対方向の応力を、半導体パッケ一 ジの一部に配された変曲点形成部によって発生させるため、反りの低減機能を最小 限の占有面積で実現することが可能となる。そのため、デッドエリアが少なくなつて、 パッケージ内に高密度の実装が可能になる。
[0021] 以上のように、本発明によれば、はんだリフロー時に接続不良が発生せず、信頼性 が高ぐ携帯機器に適した小型、薄型の半導体パッケージを実現することができる。 図面の簡単な説明
[図 1]従来の半導体パッケージの第 1の例の平面図である。
[図 2A]図 1の半導体パッケージの A— A'断面図であって、フリップチップ接続後の状 態図である。
[図 2B]図 1の半導体パッケージの A— A'断面図であって、リフロー工程中の状態図 である。
[図 2C]図 1の半導体パッケージの B— B'断面図であって、リフロー工程中の状態図 である。
[図 3]従来の半導体パッケージの第 2の例の平面図である。
[図 4A]図 3の半導体パッケージの A—A'断面図であって、フリップチップ接続後の状 態図である。
[図 4B]図 3の半導体パッケージの A— A'断面図であって、リフロー工程中の状態図 である。
[図 4C]図 3の半導体パッケージの B— B'断面図であって、リフロー工程中の状態図 である。
[図 5]従来の半導体パッケージの第 3の例の断面図である。
[図 6]従来の半導体パッケージの第 4の例の断面図である。
[図 7]本発明の第 1の実施の形態における半導体パッケージの平面図である。
[図 8A]図 7の半導体パッケージの A—A'断面図であって、フリップチップ接続後の状 態図である。
[図 8B]図 7の半導体パッケージの A— A'断面図であって、リフロー工程中の状態図 である。
[図 8C]図 7の半導体パッケージの B— B'断面図であって、リフロー工程中の状態図 である。
[図 9]本発明の半導体パッケージに使われる基板の弾性率の温度依存性の一例を 示す図である。
[図 10]本発明の半導体パッケージに使われる変曲点形成部の材料の弾性率の温度 依存性の一例を示す図である。 [図 11]本発明の第 2の実施の形態における半導体パッケージの平面図である。
[図 12A]図 11の半導体パッケージの A— A'断面図であって、フリップチップ接続後 の状態図である。
[図 12B]図 11の半導体パッケージの A— A，断面図であって、リフロー工程中の状態 図である。
[図 12C]図 11の半導体パッケージの B— B'断面図であって、リフロー工程中の状態 図である。
[図 13]本発明の第 3の実施の形態における半導体パッケージの平面図である。
[図 14]本発明の第 4の実施の形態における半導体パッケージの平面図である。
[図 15A]本発明の第 5の実施の形態における半導体パッケージの平面図である。
[図 15B]図 15Aの A— A'断面図である。
[図 16A]本発明の第 6の実施の形態における半導体パッケージの平面図である。
[図 16B]図 16Aの A— A'断面図である。
[図 17]本発明の第 7の実施の形態における半導体パッケージの平面図である。 発明を実施するための最良の形態
[0023] 以下、本発明の実施の形態について図面を参照して説明する。
[0024] 本発明の半導体パッケージは、基板の一方の面に半導体チップが搭載されたもの であり、半導体チップが搭載された側の面の一部に変曲点形成部が形成されている 。この基板の反りは、半導体チップと基板の熱膨張係数の差によって発生する。変曲 点形成部は、この反りと逆向きの反りを発生させることのできる材料力もなる。これによ り、はんだリフロー時に接続エリアを水平に近くすることができるので、この半導体パッ ケージと他の基板とを接続する際のはんだ接続不良が抑制される。ここで、変曲点形 成部を形成する材料としては、基板を構成する材料よりも熱膨張係数が大き!ヽ材料 を用いることができる。この変曲点形成部の形成は、半導体チップの搭載の前に実 施してもよぐ後に実施してもよい。前者の場合は、変曲点形成部が予め形成された 基板に、半導体チップをフリップチップ方式で接続して、半導体パッケージを製造す ることがでさる。
[0025] 図 7は、本発明の第 1の実施の形態の半導体パッケージの平面図である。この図に おいて、半導体チップ 1と外部端子 3とは基板 2の同一面上に配されている。半導体 チップ 1は基板 2にフリップチップ方式で接続されている。半導体チップ 1と基板 2の 間にはアンダーフィル榭脂 4が配されている。さらに、基板 2上の、半導体チップ 1と 外部端子 3の間の領域に変曲点形成部 7が、半導体チップ 1の外周に沿って設けら れている。
[0026] 半導体チップ 1は、半導体 LSI、例えば、ロジックやメモリ等が形成されたシリコン製 のチップである。
[0027] 基板 2は、他の部品に実装する基板となるものであり、例えば、ガラスクロス材をべ ース材とした非常に高剛性な材質「FR— 4」で形成される。半導体チップ 1と基板 2と はバンプで電気的に接続される。
[0028] 外部端子 3は、この半導体パッケージと他の基板との接続部分であり、はんだボー ルから形成されて!ヽる。複数の外部端子 3が格子状に配置された領域が接続エリア である。
[0029] アンダーフィル榭脂 4は半導体チップ 1と基板 2の隙間に充填されて、これらの間の 接続力を補強する役割を果たす。この榭脂は例えば熱硬化性のエポキシ榭脂からな る。アンダーフィル榭脂 4は、この材料を充填後、例えば 180〜250°Cの温度で硬化 すること〖こよって形成される。
[0030] 変曲点形成部 7は、この半導体パッケージに熱が加わった際に、半導体チップ 1に よって発生する反りと逆向きの反り（すなわち、変曲点形成部 7の形成された側が凸 形状となる方向の反り）を基板 2に発生させることができる材料力もなる。この詳細は 後述する。
[0031] 外部端子 3によってこの半導体パッケージは他の基板と接続される。これにより、こ の半導体パッケージを含む新たな半導体パッケージが形成される。
[0032] 本例の半導体パッケージの製造方法では、変曲点形成部 7が形成された後に、基 板 2と他の基板とがはんだボールを用いて接続される。つまり、この構造の半導体パ ッケージは、半導体チップ 1と基板 2の接続、変曲点形成部 7の形成の工程を経て製 造された後、はんだリフローを経て他の基板に接続される。これらの工程において、こ の半導体パッケージの反りがどのように変わっていくかを以下に述べる。図 8A〜8C はこの反りの状況を図 7の半導体パッケージの断面で示した図である。これらの図で は本例の半導体パッケージと接続する他の基板は示して 、な 、が、図中の半導体パ ッケージの下側にある。
[0033] 半導体チップ 1はフリップチップ方式によって基板 2に接続される。このフリップチッ プ接続を行なう工法としては、圧接法、熱圧着法、はんだ融着法、超音波圧着法など のいくつかの工法がある。何れの工法においても接続時には熱を加えられる。例え ば圧接法によってフリップチップ接続する場合は、アンダーフィル榭脂 4の硬化温度 は 180〜250°Cが一般的であるため、この場合の基板 2の温度は 150〜220°Cとな る。この温度で、 3 X 10_6ZK程度の熱膨張係数である半導体チップ 1に対して、 15 X 10_6ΖΚ程度と熱膨張係数の大きい基板 2が、膨張した状態で接続される。この ため、接続後に常温に戻った時点では、基板 2の収縮によって、半導体チップ 1が搭 載された面が凸となる方向の反りが発生する（図 8Α参照)。この反り量は、半導体チ ップ 1や基板 2の厚さが薄いほど、また半導体チップ 1のサイズが大きいほど顕著とな る。一方、変曲点形成部 7の近傍の反りの度合いは変曲点形成部 7の形成方法によ つて決まる。例えば、変曲点形成部 7の材料を常温に近い温度で基板 2上に接着し た場合、あるいは、変曲点形成部 7の材料が榭脂からなり、その硬化を常温に近い温 度で行なって変曲点形成部 7を形成した場合には、常温においてこの部分はほぼ平 坦にすることができる。
[0034] その後に実施するはんだリフローの温度は、例えば、 Sn— 3.5Ag— 0.5Cuの無鉛 はんだを用いた場合にはその融点が 225°Cであるため、 240〜260°C程度である。 このため、このはんだリフロー時には、再び基板 2が膨張する。この結果、基板 2は図 8Aの状態とは逆向きに反る。図 8B、 8Cはこのリフロー温度域でのパッケージの状態 を示しており、図 8Bは図 7の A— A，断面、図 8Cは図 7の B— B'断面の模式図である 。ここで、半導体チップ 1の周辺には、基板 2よりも大きな熱膨張係数を持つ変曲点形 成部 7が形成されて ヽるため、この部分で基板 2は半導体チップ 1が接続された部分 とは逆の方向に反る。すなわち、基板 2における変曲点形成部 7が形成された部分が 、変曲点形成部 7が形成された側の面を凸とした形状に反る。このように、反り形状が 変曲点形成部 7近傍を変曲点として変化するので、変曲点形成部 7よりも外側部分の 基板 2は水平に近づく。このため、外部端子 3が配された接続エリアはほぼ水平をな す。したがって、この半導体パッケージと他の基板との間の接続不良を減少させるこ とがでさる。
[0035] この変曲点形成部 7による逆向きの反りの発生とその反り量については、変曲点形 成部 7の材料の物性や、変曲点形成部 7の厚さや幅などで調整することが可能であ る。
[0036] 変曲点形成部 7の材料としては、熱膨張係数が比較的大きい材料を選定すること が好ましぐ少なくとも基板 2よりも高い熱膨張係数を持つ必要がある。例えば、基板 2 の材料として一般的に用いられる材質「FR— 4」のガラスクロス基板の熱膨張係数は 15 X 10_6ZKであることから、変曲点形成部 7の材料の熱膨張係数はこれより大き い必要がある。これを満たす具体的な材料としては、榭脂材料ではエポキシ榭脂が ある。
[0037] また、効果的に基板 2を逆向きに反らせるためには、はんだリフロー温度域で基板 2 を反らせるだけの高い剛性を有していることが必要とされる。このためには、はんだリ フロー温度域での、変曲点形成部 7の材料の弾性率が、基板 2よりも高いことが好ま しい。はんだリフローははんだの融点よりも高い温度でなされるため、変曲点形成部 7 の材料の弾性率は、はんだの融点にぉ 、て基板 2よりも高 、ことが好ま 、。
[0038] 変曲点形成部 7の材料として榭脂材料を用いる場合に、フィラーを含有させることも できる。この場合には、フィラーの熱膨張係数が高いほど好ましい。例えば、一般的 にフイラ一として用いられる材料であるシリカ、アルミナ、 Cuの熱膨張係数はそれぞ れ 5 X 10_6ZK、 7〜8 X 10_6ZK、 17 X 10_6ΖΚである。したがって、熱膨張係数 の観点からは Cuのような金属フィラーがより好ましい。さらには、弾性率は低いながら 熱膨張係数が著しく大きいシリコーンフィラーも、例えばシリカハイブリッドのような高 ガラス転移点 (Tg)を有し且つ高剛性の榭脂と組み合わせることで変曲点形成部 7の 材料の熱膨張係数を大きくするという効果が得られる。一方、変曲点形成部 7の材料 の弾性率を向上させるためには、シリカ、アルミナ、および Cuのような金属のフィラー のいずれも好ましい。
[0039] 以上のように、変曲点形成部 7の材料としては、各種のものを選択することができる 。但し、基板 2の反りが問題になるのははんだリフロー工程であるため、上記の弾性 率としては、はんだリフロー温度域での値が重要である。図 9は、基板 2の材料として 一般的に使用される材質「FR— 4」のガラスクロス基板の弾性率の温度依存性を示し たグラフである。この基板は常温では lOGPa程度の高弾性特性を示す。ところが、無 鉛はんだとして一般的な Sn—Ag— Cu系のはんだの融点である 220°Cから 230°Cの 間での弾性率は、常温時の約 5分の 1の 2GPa程度である。よって、この場合には、 変曲点形成部 7の材料の弾性率は、この温度域で 2GPaを超える弾性率を有して ヽ ればよい。例えば、図 10に示すような弾性特性を有する材料である熱硬化性ァミン 系エポキシ榭脂が適用可能である。この榭脂は図 10に示すように 225°Cで、基板 2 の弾性率 2GPaを上回る 4GPaの弾性率を有しているため、変曲点形成部 7の材料 に好適である。また、榭脂材料はガラス転移点温度 (Tg)以上で弾性率が急激に低 下することが知られている。このため、変曲点形成部 7の材料として榭脂材料を用い る場合には、ガラス転移点温度 (Tg)の高い材料であることが好ましい。さらには、変 曲点形成部 7の材料のガラス転移点温度 (Tg)がはんだの融点を超える材料であれ ばもっと良い。
[0040] 一方、変曲点形成部 7による効果を大きくするために、基板 2の材料を最適化する ことも可能である。はんだリフロー温度域での弾性率が低 ヽ材料を基板 2の材料とし て用いれば、変曲点形成部 7の材料にっ ヽても弾性率が低 ヽものが適用可能となる ため、好ましい。これにより、変曲点形成部 7の材料の選定の自由度が高くなる。同様 に、基板 2の熱膨張係数についても低いことが好ましぐ半導体チップ 1の熱膨張係 数に近いほど好ましい。
[0041] 上記の材質「FR—4」に限らずほとんどの基板 2の材料においては、ガラス転移点 温度 (Tg)を超えると、急激な弾性率の低下が見られる。しカゝも、材料によってその低 下量や、その低下が開始される温度は異なる。以上では、材質「FR— 4」の場合を示 したが、例えばァラミド不織布に榭脂を含浸させた基板材料を選定してもよい。例え ばァラミド不織布を基材とした基板の熱膨張係数は材質「FR— 4」よりも低ぐ 10 X 1 ο_6Ζκ程度であり、その基板のはんだリフロー温度域での弾性率も低いことから、変 曲点形成部 7による効果が大きくなる。また、このァラミド不織布を適用した基板では 、その熱膨張係数が低いことから、 Cuのような金属材料との熱膨張係数の差が大きく なる。そのため、変曲点形成部 7の材料として金属板のような無機材料を適用するこ とが可能になる。この際には、はんだリフロー温度域で、基板 2と変曲点形成部 7とが 密着して!/ヽることが重要である。
[0042] 次に、本発明の第 2の実施の形態となる半導体パッケージを説明する。図 11はそ の平面図、図 12A〜12Cはその断面図を示している。第 1の実施の形態（図 7)では 、半導体チップ 1と外部端子 3が基板 2における同一の面に配された半導体パッケ一 ジの例を示した。これに対し、半導体チップ 1と外部端子 3がそれぞれ異なる面に配 された例を以下に示す。
[0043] 図 12Aは、図 11の A— A'断面の模式図であり、図 11に示される半導体パッケージ の製造工程において、半導体チップ 1と基板 2の接続、アンダーフィル榭脂 4の充填 と硬化とが完了した後の、常温時のノ ッケージ状態を示している。この状態では、フリ ップチップ接続時の熱負荷によって、半導体チップ 1と基板 2との熱膨張係数の違い に起因して、半導体チップ 1が搭載された面が凸となる方向の反りが発生している（図 12A参照)。図 8Aの場合と同様に、反りは半導体チップ 1と基板 2とが重なっていると ころで発生する。この結果、基板 1は、半導体チップ 1のある部分では曲線を描くが、 半導体チップ 1のない部分では基板 2は直線となる。この場合にも、半導体チップ 1が 搭載される面に変曲点形成部 7を形成することによって、図 12Bに示したように接続 エリアの水平性を確保することが可能となる。よって、接続不良の大幅な低減が可能 となる。
[0044] 以上の第 1及び第 2の実施の形態においては、基板 2において、半導体チップ 1と 変曲点形成部 7とが同一の面に搭載されている。しかし、変曲点形成部 7を、半導体 チップ 1が搭載された側と反対側の面に形成することも可能である。この場合には、 基板 2よりも熱膨張係数の小さな材料を変曲点形成部 7の材料に用いることができる 。これにより、上記の各実施の形態における場合と全く同一の機能を持たせることが できる。すなわち、はんだリフロー時に接続エリアの水平性が確保され、接続不良の 大幅な低減が可能となる。
[0045] 次に、変曲点形成部 7の形成方法と形状について説明する。変曲点形成部 7は、 半導体チップ 1を搭載する前に基板 2に予め形成しておく方法と、半導体チップ 1を 搭載した後に形成する方法のうち、どちらで形成してもよい。例えば、変曲点形成部 7の材料として榭脂を用いる場合には、メタルマスクやスクリーンマスクによる印刷形 成や、デイスペンス形成が適用可能である。
[0046] 変曲部形成部 7としては、各種の形状のものを用いることができる。例えば、メタル マスクによる印刷形成によって変曲部形成部 7を形成する場合には、コストメリットが 大きぐさらには印刷榭脂表面の平坦性を確保しやすいという利点を有する。しかし、 この印刷形成によって変曲部形成部 7を半導体チップ 1の外周全周に連続する場合 、メタルマスクの製造が困難である。このような場合に対応させるためには、変曲部形 成部 7は、図 13に示すように半導体チップ 1の四隅近傍のみに形成された形状として もよい。あるいは、図 14に示すように半導体チップ 1の 4辺に沿った形状としてもよい 。変曲部形成部 7の一部に切れ目を有したこれらの形状においても、基板 2において 変曲点を形成できるため、基板 2の反りを矯正して接続エリアのはんだ接続不良を低 減することが可能である。また、変曲点形成部 7は半導体チップ 1と接触していてもよ い。例えば、図 15A、 15Bに示すように、変曲点形成部 7の内周が半導体チップ 1の 外周と接触していてもよい。さら〖こは、図 16A、 16Bに示すように、変曲点形成部 7が 半導体チップ 1の外周に配されているだけでなぐ半導体チップ 1の上面をも覆った 形状としてもよい。
[0047] 変曲点形成部 7においては、その体積が大きいほど、基板 1の反りを矯正する応力 を発生させやすい。そのため、体積が大きい場合は、変曲点形成部 7の材料に求め られる特性、例えば熱膨張係数、ガラス転移点、加熱時の弾性率などにおいて要求 される物性の範囲が広がり、変曲点形成部 7の材料の選定の自由度が上がるという 利点を有する。しかし、半導体パッケージの平面方向の面積を増力 tlさせる場合には、 他の部品の実装エリアを圧迫することになる。このため、これらのバランス力も最適な 変曲点形成部 7を設定する必要がある。その際には、変曲点形成部 7の配置エリアを 、半導体チップ 1になるべく近接させておくことが好ましい。この場合、基板 2における 半導体チップ 1の外側部分に関してより根幹での変曲が可能になることから、外部端 子 3の所望の平坦性を確保することが可能な範囲の拡大ができる。 [0048] 半導体パッケージの厚さ方向における変曲点形成部 7の厚さを増加させることによ つても、基板 2の反りを矯正する応力を増加させることが可能である。但し、半導体パ ッケージの薄型化というメリットが低減しないよう、同一面の実装部品よりも変曲点形 成部 7の高さを低くしておくことが望ましい。
[0049] 補強材料によって基板の反りを抑制する従来の半導体パッケージの構造にお！、て は、その補強材料の半導体パッケージにおける占有面積および体積が非常に大き かった。そのため、半導体パッケージに対して実装面積の点で複数の電子部品を実 装することが困難であった。これに対して本発明では、反り抑制方法として、基板 2上 に部分的に変曲点を形成する矯正方法を採用したことにより、反り矯正のための構 造を最小化することが可能となる。そのため、例えば図 13に示すように、変曲点形成 部 7の占有面積を小さくして、半導体パッケージの一方の面全面を他部品の実装エリ ァとした構造が可能になる。よって、小型、薄型を維持した高密度な半導体パッケ一 ジが実現可能になる。
[0050] なお、以上に述べた実施の形態においては、本発明の半導体パッケージにおける 基板と他の基板とをはんだバンプで接続していた。しかし、この接続方法については はんだバンプに限られるものではない。この他の接続方法、例えば導電性接着剤に よる接続方法を用いた場合においても、基板の反りが問題になる場合には本発明は 有効である。
[0051] また、本発明の半導体パッケージにおいては、基板よりも大きな熱膨張係数を有す る材料カゝらなる変曲点形成部を、半導体チップが搭載された側の面の一部に形成し た後、熱工程を実施することで、基板の反りを矯正している。あるいは、基板よりも小 さな熱膨張係数を有する材料からなる変曲点形成部を、半導体チップが搭載された 側とは反対側の面の一部に形成した後、熱工程を実施することで、基板の反りを矯 正している。このような反り矯正方法は、基板とこれに搭載される部品との熱膨張係数 の際に起因して反りが発生する基板において、その反りを矯正するために、本明細 書で述べた実施の形態の他にも広く適用できることは明らかである。
[0052] 本発明の反り矯正方法を用いることで、小型、薄型の半導体パッケージが実現可 能になる。そして、この半導体パッケージや基板を用いれば、電子機器の小型化、薄 型化が図れ、低価格で魅力のある製品提供が可能となる。
[0053] また、本発明の半導体パッケージは、特に、複数のチップを 1つのパッケージに混 載したシステムインパッケージ（SiP)に好適である。このシステムインパッケージの一 例の断面図を図 17に示す。ここで、半導体チップ 1、基板 2、外部端子 3、アンダーフ ィル榭脂 4、変曲点形成部 7からなる本発明の半導体パッケージに、他の半導体パッ ケージ 6が搭載された新たな半導体パッケージ (システムインパッケージ)が構築され ている。こうした構造は、本発明の半導体パッケージにおける、基板の反りを矯正した ことと、デッドエリアが小さいことという特徴のため、実現できる。このように、本発明は 、デバイスの種類によらず全ての半導体パッケージ、例えば CPU,ロジック、メモリな どの半導体チップを搭載する半導体パッケージに対して適用できる。個々の半導体 チップを本発明の構造の半導体パッケージに搭載することにより、従来の半導体パッ ケージに比べ、小型、薄型、高密度、高信頼性、低コストの半導体パッケージを実現 できる。また、このような発明の半導体パッケージを電子機器へ適用することによって 、小型化及び薄型化が要求される携帯電話、デジタルスキルカメラ、 PDA (Personal Digital Assistant)、ノート型パーソナルコンピュータなどの携帯機器の更なる小型 化及び薄型化が可能になり、製品の付加価値を高めることができる。
[0054] 最後に、本発明の半導体パッケージの実施結果について述べる。図 13に示した構 造の半導体パッケージにおいて、材質「FR— 4」の基板 2と、図 10に示した特性の熱 硬化性ァミン系エポキシ榭脂からなる変曲点形成部 7と、 Sn— 3.5Ag— 0.5Cuの無 鉛はんだによる外部端子 3とを用いた。この半導体パッケージを他の基板に接続する 際、 250°Cではんだリフローを実施した。その結果、接続部の歩留まりは 100%であ つた。一方、変曲点形成部 7が設けられていないこと以外は上記と同じ半導体パッケ ージを製造し、上記と同じようにはんだリフローを経て他の基板と接続したところ、接 続部の歩留まりは 23%であった。これにより、本発明の有効性が確認できた。

Claims

請求の範囲
[1] 基板と、
前記基板の一方の面に搭載された半導体チップと、
前記基板における、前記半導体チップが搭載された側の面の一部に形成され、前 記基板よりも大きな熱膨張係数を有する材料からなる変曲点形成部と、を有する半導 体ノ ッケージ。
[2] 基板と、
前記基板の一方の面に搭載された半導体チップと、
前記基板における、前記半導体チップが搭載された側とは反対側の面の一部に形 成され、前記基板よりも小さな熱膨張係数を有する材料からなる変曲点形成部と、を 有する半導体パッケージ。
[3] 前記変曲点形成部は、前記基板上で前記半導体チップの外周を囲んで形成され ている請求項 1または 2に記載の半導体パッケージ。
[4] 前記変曲点形成部は、その一部に切れ目を有する請求項 3に記載の半導体パッケ ージ。
[5] 他の基板とはんだを用いて接続される半導体パッケージであって、前記はんだの 融点において、前記変曲点形成部の材料の弾性率が、前記基板の弾性率よりも高 V、、請求項 1から 4の 、ずれかに記載の半導体パッケージ。
[6] 前記変曲点形成部の材料が榭脂材料力 なる請求項 1から 5のいずれかに記載の 半導体パッケージ。
[7] 前記変曲点形成部の材料が無機材料力 なる請求項 1から 5のいずれかに記載の 半導体パッケージ。
[8] 半導体チップを搭載する基板であって、
前記基板における、前記半導体チップが搭載される面の一部に、前記基板よりも大 きな熱膨張係数を有する材料からなる変曲点形成部が形成されている基板。
[9] 半導体チップを搭載する基板であって、
前記基板における、前記半導体チップが搭載される面とは反対側の面の一部に、 前記基板よりも小さな熱膨張係数を有する材料からなる変曲点形成部が形成されて いる基板。
[10] 前記変曲点形成部は、前記基板上で前記半導体チップの外周を囲むように形成さ れて 、る請求項 8または 9に記載の基板。
[11] 前記変曲点形成部は、その一部に切れ目を有する請求項 10に記載の基板。
[12] 他の基板とはんだを用いて接続されるものであり、前記はんだの融点において、前 記変曲点形成部の材料の弾性率が、前記基板の弾性率よりも高い、請求項 8から 11 の！、ずれかに記載の基板。
[13] 前記変曲点形成部の材料が榭脂材料力もなる請求項 8から 12のいずれかに記載 の基板。
[14] 前記変曲点形成部の材料が無機材料力もなる請求項 8から 12のいずれかに記載 の基板。
[15] 請求項 1から 7のいずれかに記載の半導体パッケージを含んで構成された電子機
[16] 請求項 8から 14の ヽずれかに記載の基板を含んで構成された電子機器。
[17] 基板の一方の面に半導体チップが搭載された半導体パッケージにおける反り矯正 方法であって、
前記基板よりも大きな熱膨張係数を有する材料からなる変曲点形成部を、前記基 板における、前記半導体チップが搭載された側の面の一部に形成した後に、熱工程 を実施する、反り矯正方法。
[18] 基板の一方の面に半導体チップが搭載された半導体パッケージにおける反り矯正 方法であって、
前記基板よりも小さな熱膨張係数を有する材料からなる変曲点形成部を、前記基 板における、前記半導体チップが搭載された側とは反対側の面の一部に形成した後 に、熱工程を実施する、反り矯正方法。
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