JP2005166886A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005166886A JP2005166886A JP2003402712A JP2003402712A JP2005166886A JP 2005166886 A JP2005166886 A JP 2005166886A JP 2003402712 A JP2003402712 A JP 2003402712A JP 2003402712 A JP2003402712 A JP 2003402712A JP 2005166886 A JP2005166886 A JP 2005166886A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- integrated circuit
- organic substrate
- semiconductor integrated
- expansion coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】 従来の有機基板を用いたボールグリッドアレイパッケージの半導体集積回路装置では、インターポーザーである有機基板に反りが生じるため、マザーボード基板に実装した際に導通不良をおこすという課題があった。
【解決手段】有機基板4を用いたボールグリッドアレイパッケージの半導体集積回路装置の反りを抑制する手段として、はんだボール5の搭載側の面に所望の膨張係数その他の物性値を備えた樹脂6をボール搭載面側の半導体集積回路1下の範囲に塗布することにより、上面すなわち、半導体集積回路1の膨張係数と下面すなわちボール搭載面に塗布した樹脂6とで、上下の膨張係数の均衡が取れるようになり、有機基板4における半導体集積回路下の変形や集中応力が緩和されるようになり、半導体集積回路装置の反りを抑制させることができる。
【選択図】 図1
【解決手段】有機基板4を用いたボールグリッドアレイパッケージの半導体集積回路装置の反りを抑制する手段として、はんだボール5の搭載側の面に所望の膨張係数その他の物性値を備えた樹脂6をボール搭載面側の半導体集積回路1下の範囲に塗布することにより、上面すなわち、半導体集積回路1の膨張係数と下面すなわちボール搭載面に塗布した樹脂6とで、上下の膨張係数の均衡が取れるようになり、有機基板4における半導体集積回路下の変形や集中応力が緩和されるようになり、半導体集積回路装置の反りを抑制させることができる。
【選択図】 図1
Description
本発明は、半導体装置に関し、とくに有機基板をインターポーザーとして用いたボールグリッドアレイパッケージ等のパッケージ反りを低減させることを可能とし、さらに、マザーボード基板への二次実装信頼性や実装性をも改善させることが可能な半導体装置に関するものである。
まず、図3は従来の半導体集積回路装置を示す断面図であり、この図3を参照しながら説明する。1は半導体集積回路、2はAuバンプ、3は封止樹脂、4は有機基板、5は はんだボールである。
有機基板4をインターポーザーとして用いたボールグリッドアレイパッケージは、Siからなる半導体集積回路1とインターポーザーとして用いている有機基板4との膨張係数の関係からパッケージとして組み上げた状態では、一般的に半導体集積回路1の下の部分の有機基板4が凸型に反るという現象が起こり、それに従って、有機基板4の全体が大きく凸型になる。
この有機基板4が凸型に反った状態で、図4のように、マザーボード基板7に実装すると、有機基板4の中心部に搭載されている、はんだボール5がマザーボード基板7に届かないという現象が発生する。この状態にてIRや熱風のリフロー等により、熱を与えてはんだボール5を接合させようとしても、有機基板4の中心部に搭載されている、はんだボール5がマザーボード基板7に届いていないため、接合ができず、良好な導通を得ることができない。
また、図5のように、このインターポーザーとして用いている有機基板4の反りを規制する一般的な手法に有機基板4の外周部にスティフナーと呼ばれる金属製の枠12を取り付け、反りが生じるのを機械的に抑えるようにしているものもあるが、外周部の反りは抑制されても、半導体集積回路1下の部分の有機基板4の反りまで抑制させることは難しく、かつ、半導体集積回路装置自体にも残留応力を残すことがある(特許文献1参照)。
特開2001−015638(特願平11−186063号)
従来の有機基板を用いたボールグリッドアレイパッケージの半導体集積回路装置では、インターポーザーである有機基板に反りが生じるため、マザーボード基板に実装した際に導通不良をおこすという課題があった。また、スティフナーと呼ばれる金属製の枠を貼り付け、機械的に反りを抑制する方法においては機械的な抑制のために、有機基板を用いたボールグリッドアレイパッケージの半導体集積回路装置自身に残留応力が残ることになり、マザーボード基板に実装時や信頼性に対しても悪影響を及ぼす懸念もあった。
したがって、この発明の目的は、半導体チップ下の有機基板の変形および集中応力を緩和し、有機基板の反りを低減することができる半導体装置を提供することである。
この発明の半導体装置は、半導体チップと、この半導体チップを搭載した有機基板とを備え、有機基板の半導体チップと反対側に半導体チップの膨張係数に近い膨張係数を有する樹脂を設けたことを特徴とするものである。
上記構成において、有機基板をマザーボード基板に接合し、樹脂は所望の膨張係数その他の物性値を備えた熱可塑性型の樹脂であり、有機基板とマザーボード基板との間に充填しているものである。
上記構成において、樹脂は所望の膨張係数その他の物性値を備えた樹脂にフラックスを含有する。
上記構成において、樹脂は所望の膨張係数その他の物性値を備えた樹脂であって熱可塑性型の樹脂とフラックスを含有する樹脂の2層構造とする。
上記構成において、半導体チップが半導体集積回路であり、フリップチップ方式により有機基板に接続され、有機基板の半導体集積回路と反対側にはんだボールを有する。
上記構成において、はんだボール搭載側に塗布する所望の膨張係数他の物性値を備えた樹脂をBステージで供給するものである。
この発明の半導体装置は、半導体集積回路と、この半導体集積回路をフリップチップ方式により接続し半導体集積回路と反対側にはんだボールを有する有機基板と、所望の膨張係数その他の物性値を有し有機基板のはんだボール搭載側に付設された樹脂とを備えたものである。
本発明の半導体装置によれば、例えばボールグリッドアレイパッケージのボール搭載面側すなわち有機基板の半導体チップと反対側に所望の膨張係数その他の物性値を備えた樹脂を半導体チップ下に塗布することにより、インターポーザーである有機基板の反りを抑制することが可能となる。
また、所望の膨張係数他の物性値を備えた樹脂に例えば180℃程度で再溶融させることができる熱可塑性型の樹脂を用いることにより、マザーボード基板へ二次実装した際に樹脂が再溶融し、アンダーフィル効果の役割を果たし、二次実装信頼性を向上させることも可能となる。
さらに、所望の膨張係数他の物性値を備えた樹脂に、基板の酸化膜や有機物等の除去し、はんだ濡れ性を向上させるフラックスを含有させることによって、マザーボード基板へ二次実装した時にも良好なはんだ付け性を得ることができる。
以下、本発明の一実施の形態について、図1および図2を参照しながら説明する。
図1は有機基板をインターポーザーとして用いたボールグリッドアレイパッケージタイプの半導体集積回路装置の断面図の概略であり、図2は、その半導体集積回路装置をマザーボードに二次実装したときの断面図の概略である。
図1を用いて製造方法を説明する。まず、インターポーザーとなる有機基板4のはんだボール搭載面側にはんだボール5を搭載し、IRや熱風によるリフローなどにより有機基板4に接合させる。次に、半導体チップ例えば半導体集積回路1を反転させて接続させるフリップチップ方式にてインターポーザーである有機基板4と接続させる。このフリップチップ方式で接合させる方法は、例えばAuバンプ2、はんだ、Auバンプ+導電性ペースト、Au−Auによる金属接合などが可能であるが、特に接合方法は問わない。
次に、半導体集積回路1とインターポーザーである有機基板4との隙間に毛細管現象を用いて樹脂3を注入させる。その後、所望の膨張係数その他の物性値を備えた樹脂6をはんだボール搭載側の半導体集積回路1の下の範囲に塗布する。この時、所望膨張係数その他の物性値を備えた樹脂6はBステージと呼ばれる半硬化の状態での供給でもかまわない。この後、樹脂を硬化させる工程にて、熱などにより、樹脂3と低線膨張係数を有する樹脂6との両方の樹脂を同時に硬化させる。
例えば熱膨張の所望の膨張係数その他の物性値については、一例として線膨張係数を取り上げると、樹脂6を硬化させる時にインターポーザーである有機基板4を中心に、上面には半導体集積回路1(αsi=4ppm)があり、下面にはSiに可能な限り近づけた低線膨張係数を有する樹脂6があるため、線膨張係数の均衡が取れ、半導体集積回路1下の変形や集中応力が緩和させることが可能となり、この結果、有機基板4の反りを防止することが可能となる。
この低線膨張係数を有する樹脂6にはシリカなどのフィラー等を入れることによって、半導体集積回路1(Si)に可能な限り近づけた線膨張係数となるようにする。
また、図2に示すように所望の膨張係数その他の物性値を備える樹脂に熱可塑性のある樹脂11を用いることにより、マザーボード基板7に二次実装する際にIRや熱風リフローなどの熱により、樹脂11が再溶融し、有機基板4とマザーボード基板7との間を樹脂11で埋めることができ、アンダーフィルの効果も得ることが可能となる。これにより、二次実装の信頼性においても向上させることが可能となる。このとき、樹脂の溶融する温度は180℃以下の比較的低温で再溶融する樹脂を選択する。
さらに、この所望の膨張係数その他の物性値を備える樹脂にフラックスの役目を果たす松やになどを含有させることにより、二次実装時にマザーボード基板の電極の酸化膜や有機物を除去することが可能となり、良好なはんだ接合も可能となる。
また、樹脂6は熱可塑性型の樹脂11とフラックスを含有する樹脂の2層構造を有するものにして、はんだ付け性と二次実装信頼性を向上させるようにしてもよい。
上記実施の形態によれば、有機基板4を用いたボールグリッドアレイパッケージの半導体集積回路装置の反りを抑制する手段として、はんだボール搭載側の面に所望の膨張係数他の物性値を備えた樹脂6をボール搭載面側の半導体集積回路1下の範囲に塗布することにより、上面すなわち、半導体集積回路の膨張係数と下面すなわちボール搭載面に塗布した樹脂6とで、上下の膨張係数の均衡が取れるようになり、有機基板4における半導体集積回路1下の変形や集中応力が緩和されるようになり、半導体集積回路装置の反りを抑制させることができる。
なお、この発明において、半導体集積回路装置はんだボール5を有しないランドグリッドアレイパッケージにも適用することができる。
本発明にかかる半導体装置は、有機基板の反りを抑制できる等の効果を有し、半導体装置等に有用である。
1 半導体集積回路
2 Auバンプ
3 封止樹脂
4 有機基板
5 はんだボール
6 所望の膨張係数他の物性値を備える樹脂
7 マザーボード基板
11 所望の膨張係数他の物性値を備える熱可塑性樹脂
12 スティフナー
2 Auバンプ
3 封止樹脂
4 有機基板
5 はんだボール
6 所望の膨張係数他の物性値を備える樹脂
7 マザーボード基板
11 所望の膨張係数他の物性値を備える熱可塑性樹脂
12 スティフナー
Claims (7)
- 半導体チップと、この半導体チップを搭載した有機基板とを備え、前記有機基板の前記半導体チップと反対側に前記半導体チップの膨張係数に近い膨張係数を有する樹脂を設けたことを特徴とする半導体装置。
- 有機基板をマザーボード基板に接合し、樹脂は所望の膨張係数その他の物性値を備えた熱可塑性型の樹脂であり、前記有機基板と前記マザーボード基板との間に充填している請求項1記載の半導体装置。
- 樹脂は所望の膨張係数その他の物性値を備えた樹脂にフラックスを含有した請求項1記載の半導体装置。
- 樹脂は所望の膨張係数その他の物性値を備えた樹脂であって、熱可塑性型の樹脂とフラックスを含有する樹脂の2層構造を有する請求項1記載の半導体装置。
- 有機基板の半導体チップと反対側にはんだボールを有する請求項1から請求項4のいずれか1項記載の半導体装置。
- はんだボール搭載側に塗布する所望の膨張係数その他の物性値を備えた樹脂をBステージで供給する請求項5に記載の半導体装置。
- 半導体集積回路と、この半導体集積回路をフリップチップ方式により接続し前記半導体集積回路と反対側にはんだボールを有する有機基板と、所望の膨張係数その他の物性値を有し前記有機基板のはんだボール搭載側に付設された樹脂とを備えた半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003402712A JP2005166886A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003402712A JP2005166886A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005166886A true JP2005166886A (ja) | 2005-06-23 |
Family
ID=34726212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003402712A Withdrawn JP2005166886A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005166886A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007037055A1 (ja) * | 2005-09-29 | 2009-04-02 | 日本電気株式会社 | 半導体パッケージ、基板、この半導体パッケージ又は基板を用いた電子機器、半導体パッケージの反り矯正方法 |
JP2013106031A (ja) * | 2011-11-16 | 2013-05-30 | Samsung Electro-Mechanics Co Ltd | 半導体パッケージ及びその製造方法 |
KR101573311B1 (ko) * | 2014-01-29 | 2015-12-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 장치 및 이의 제조 방법 |
KR101624850B1 (ko) * | 2014-02-21 | 2016-05-27 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
-
2003
- 2003-12-02 JP JP2003402712A patent/JP2005166886A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007037055A1 (ja) * | 2005-09-29 | 2009-04-02 | 日本電気株式会社 | 半導体パッケージ、基板、この半導体パッケージ又は基板を用いた電子機器、半導体パッケージの反り矯正方法 |
JP2013106031A (ja) * | 2011-11-16 | 2013-05-30 | Samsung Electro-Mechanics Co Ltd | 半導体パッケージ及びその製造方法 |
KR101573311B1 (ko) * | 2014-01-29 | 2015-12-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 장치 및 이의 제조 방법 |
KR101624850B1 (ko) * | 2014-02-21 | 2016-05-27 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6949404B1 (en) | Flip chip package with warpage control | |
US8174114B2 (en) | Semiconductor package structure with constraint stiffener for cleaning and underfilling efficiency | |
US6166434A (en) | Die clip assembly for semiconductor package | |
KR100394809B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
US7554191B2 (en) | Semiconductor device having a heatsink plate with bored portions | |
TWI478298B (zh) | 用於晶片封裝的環狀結構及積體電路結構 | |
JP5261255B2 (ja) | 半導体装置 | |
JP2007035688A (ja) | 半導体装置およびその製造方法 | |
US8183689B2 (en) | Printed circuit board and flip chip package using the same with improved bump joint reliability | |
JP2011146415A (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2007109790A (ja) | フリップチップ型半導体装置 | |
JP2009071251A (ja) | フリップチップbga基板 | |
JP2007142097A (ja) | 半導体装置 | |
JP2009105209A (ja) | 電子装置及びその製造方法 | |
JP2005166886A (ja) | 半導体装置 | |
JP2007027576A (ja) | 半導体装置 | |
JP2006228932A (ja) | 半導体パッケージ | |
JP2007258448A (ja) | 半導体装置 | |
JP2006319145A (ja) | メタルコア回路基板 | |
JP2006278771A (ja) | 半導体装置及びその製造方法 | |
JP4688443B2 (ja) | 半導体装置の製造方法 | |
JP2010103270A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009266972A (ja) | 積層型半導体モジュール及びその製造方法 | |
JP2008098328A (ja) | 電子部品の表面実装構造 | |
JP2007067129A (ja) | 半導体装置の実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060515 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061201 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |