WO2006100738A1

WO2006100738A1 - 半導体装置及びその製造方法

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Publication number: WO2006100738A1
Application number: PCT/JP2005/005021
Authority: WO
Inventors: Kouichi Nagai
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-18
Filing date: 2005-03-18
Publication date: 2006-09-28
Anticipated expiration: 2007-09-18
Also published as: US7800210B2; CN101142673A; JPWO2006100738A1; US20080006914A1; CN101142673B

Abstract

　プリント配線基板（１）上に、樹脂からなる土台（３）が形成されている。土台（３）上に接着剤（４）が塗布され、その上にＩＣチップ（５）が載置され固定されている。そして、ＩＣチップ（５）が、ＢＧＡ型のパッケージ樹脂（７）により封止されている。土台（３）とパッケージ樹脂（７）とは、互いに同一の樹脂から構成されている。　　　　　　　　　　　　　　　　　　　　　　　

Description

明細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、ボールグリッドアレイ（BGA: Ball Grid Array)パッケージを備えた半導体装置及びその製造方法に関する。

背景技術

[0002] デジタルビデオカメラ、デジタル携帯電話及びノートパソコン等の携帯用電子機器に対する小型化、薄型化及び軽量ィ匕の要求が強くなつている。これに応えるために、近年の VLSI等の半導体装置においては、 3年間で 7割程度の縮小化が実現されている。但し、これだけでは十分とはいえず、実装基板上の部品実装密度をいかに向上させるかが重要な課題として挙げられている。そして、この課題に対する研究及び開発がなされている。

[0003] 従来の半導体装置のパッケージとしては、例えば、リード挿入型 (THD : Through Hall Mount Device)及び表面実装型（SMD: Surface

Mount Device)のパッケージが採用されている。リード挿入型のパッケージでは、プリント基板に設けたスルーホールにリード線を挿入して実装が行われる。この例としては、 DIP (Dual Inline Package)及び PGA (Pin Grid Array)等が挙げられる。表面実装型パッケージでは、リード線を基板の表面にハンダ付けして実装が行われる。この例としては、 QFP (Quad Flat Package)、 TCP (Tape Carrier Package)、 BGA (Ball Grid Array)及び CSP (Chip Size Package:チップサイズパッケージ）等が挙げられる。

[0004] BGA及び CSPでは、半導体集積回路 (IC)チップがプリント基板の一の面上に取り付け、固定されている。また、プリント基板の他方の面には、半田ボール力もなる複数の外部接続端子が取り付けられている。そして、 ICチップの複数の電極が外部接続端子に導出されている。図 9は、従来の BGAパッケージを示す斜視図であり、図 10 は、従来の BGAパッケージを示す断面図である。

[0005] 従来の BGAパッケージでは、インターポーザ用プリント基板 101の一の面に、 ICチップ (半導体集積回路） 105が取り付けられている。プリント基板 101を構成する絶縁層としては、例えば、ガラスエポキシ榭脂層、ポリイミド層等が用いられている。また、プリント基板 101の他方の面には、半田ボール力もなる複数の外部接続端子 108が設けられている。 ICチップ 105の上面に設けられた複数の電極 110には、ボンディングワイヤ 106が接続され、ボンディングワイヤ 106の他端は、プリント基板 101に設けられたランド 102に接続されている。プリント基板 101内には導電層（図示せず）が設けられている。ランド 102は、導電層を介して外部接続端子 108に接続されている。そして、 ICチップ 105等を覆うパッケージ榭脂 107が形成され、ノッケージィ匕された半導体装置が構成されてヽる。

[0006] そして、図 11に示すように、マザ一プリント基板 151に取り付ける際には、半導体装置の各外部接続端子 5を、マザ一プリント基板 151に設けたられたプリント基板端子 1 52に当接させた後、リフローによって各外部接続端子 5の下部を溶融させてプリント基板端子 152に溶着する。

[0007] し力しながら、このような取り付けを行うと、リフローによる熱応力によって、図 12に示すように、インターポーザ用プリント基板 101が反り返ることがある。この結果、半導体装置の内部に存在する ICチップ 105も反ることになる。そして、 ICチップ 105内に強誘電体メモリを構成する強誘電体キャパシタ等の圧電素子が含まれている場合には、この圧電素子に圧縮応力又は収縮応力が印加されるため、正常な動作が行われなくなってしまう。特に、強誘電体メモリが設けられている場合には、データ保持機能が失われたり、データ読み出しができなくなったり、誤動作が生じたりする。

[0008] また、リフロー時に問題が生じなかった ICチップでも、使用時間の経過と共に内部に水を侵入して膨張及び歪みが生ずることがある。そして、上述のように、誤動作等力 S生じることがある。

[0009] 特許文献 1 :特開 2001— 60638号公報

特許文献 2 :特開 2001— 156095号公報

特許文献 3：特開 2001— 85458号公報

特許文献 4:特開平 7— 45735号公報

発明の開示

[0010] 本発明の目的は、 ICチップに作用する応力を緩和することができる BGA構造の半導体装置及びその製造方法を提供することにある。

[0011] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、従来の BGAパッケージでは、 ICチップ 105の上方にのみ榭脂層 107が存在しているため、半導体装置に作用する応力のばらつきが大きぐ上述のような反り及び歪みが生じていることを見出した。

[0012] 本願発明者は、このような問題点に着目して、以下に示す発明の諸態様に想到した。

[0013] 本発明に係る第 1の半導体装置には、基板と、前記基板上に設けられた榭脂からなる土台と、前記土台上に設けられた集積回路チップと、前記集積回路チップを封止する榭脂からなるボールグリッドアレイ型のパッケージ材と、が設けられて、る。

[0014] 本発明に係る第 2の半導体装置には、基板と、前記基板上に設けられた形状記憶合金からなる金属板と、前記金属板上に設けられた集積回路チップと、前記集積回路チップを封止する榭脂からなるボールグリッドアレイ型のノッケージ材と、が設けられている。

[0015] 本発明に係る第 3の半導体装置には、基板と、前記基板上に設けられた集積回路チップと、前記集積回路チップを封止する榭脂からなるボールグリッドアレイ型のパッケージ材と、が設けられている。そして、前記基板には、第 1及び第 2の絶縁板と、前記第 1及び第 2の絶縁板に狭まれ、相変態温度が 150°C乃至 200°Cの形状記憶合金からなる金属板と、が設けられている。

図面の簡単な説明

[0016] [図 1A]図 1Aは、本発明の第 1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

[図 1B]図 1Bは、図 1Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。

[図 1C]図 1Cは、図 1Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。

[図 2]図 2は、第 1の実施形態に係る半導体装置を示す断面図である。

[図 3]図 3は、本発明の第 2の実施形態に係る半導体装置を示す断面図である。 [図 4]図 4は、本発明の第 3の実施形態に係る半導体装置を示す断面図である。

[図 5]図 5は、 Fe— Mn— Si系の応力誘起形状記憶合金の温度特性を示すグラフである。

[図 6]図 6は、本発明の第 4の実施形態に係る半導体装置を示す断面図である。

[図 7]図 7は、本発明の第 5の実施形態に係る半導体装置を示す断面図である。

[図 8]図 8は、第 5の実施形態におけるプリント配線基板 lcの詳細を示す断面図である。

[図 9]図 9は、従来の BGAパッケージを示す斜視図である。

[図 10]図 10は、従来の BGAパッケージを示す断面図である。

[図 11]図 11は、従来の BGAパッケージとマザ一プリント基板との関係を示す断面図である。

[図 12]図 12は、プリント基板 11の反りを示す断面図である。

圆 13A]図 13Aは、プリント配線基板を製造する方法を工程順に示す断面図である。圆 13B]図 13Bは、図 13Aに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13C]図 13Cは、図 13Bに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13D]図 13Dは、図 13Cに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13E]図 13Eは、図 13Dに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13F]図 13Fは、図 13Eに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13G]図 13Gは、図 13Fに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 13H]図 13Hは、図 13Gに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

圆 131]図 131は、図 13Hに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 13J]図 13Jは、図 131に引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 13K]図 13Kは、図 13Jに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 13L]図 13Lは、図 13Kに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 13M]図 13Mは、図 13Lに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 13N]図 13Nは、図 13Mに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 130]図 130は、図 13Nに引き続き、プリント配線基板を製造する方法を工程順に示す断面図である。

[図 14]プリント配線基板の例を示す図である。

発明を実施するための最良の形態

[0017] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

[0018] (第 1の実施形態）

先ず、本発明の第 1の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図 1A乃至図 1Cは、本発明の第 1の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図 2は、第 1の実施形態に係る半導体装置を示す断面図である。

[0019] 第 1の実施形態では、図 1Aに示すように、先ず、ランド 2が形成されたプリント配線基板 1上に、榭脂からなる土台 3を形成する。土台 3の高さは、例えば 100 m— 20 0 m程度とする。プリント配線基板 1としては、例えばガラスエポキシ基板を用いることがでさる。

[0020] 次に、図 1Bに示すように、土台 3上に接着剤 4を塗布し、その上に半導体集積回路チップ (ICチップ） 5を載置して固定する。接着剤 4の代わりに銀ペーストを用いてもよい。 ICチップ 5としては、例えば強誘電体メモリを備えたものを用いる。 ICチップ 5の高さは、例えば 200 m程度である。

[0021] 次いで、図 1Cに示すように、ボンディングワイヤ 6により、 ICチップ 5に設けられている端子（図示せず)とランド 2とを接続する。その後、ノ¾ /ケージ榭脂 7により、 ICチップ 5及びボンディングワイヤ 6等を封止する。このとき、 ICチップ 5の上面を基準としたパッケージ榭脂 7の厚さは、 40 m以上とすることが好ましい。また、パッケージ榭脂 7としては、フィラーを含有するものを用いることが好ましい。続いて、ノッケージ榭脂 7の上面に ICチップ 5を特定するための番号等を、レーザ等を用いて捺印する。プリント配線基板 1の裏面に、外部接続端子として、例えば半田ボール 8を載置する。その後、図示しないが、ダイシングを行う。なお、土台 3を構成する榭脂としては、例えばパッケージ榭脂 7と同様のものを用いる。但し、この場合、土台 3を構成する榭脂のフイラ一含有量をパッケージ榭脂 7のそれよりも高くすることが好ましい。

[0022] このようにして、 BGAパッケージ構造の半導体装置を完成させる。この半導体装置は、例えば、図 2に示すように、マザ一プリント基板 51上に実装されて使用される。

[0023] このような第 1の実施形態においては、 ICチップ 5の下方にパッケージ榭脂 7と同様の土台 3が存在する。このため、吸湿及びリフローに伴ってパッケージ榭脂 7に応力が作用したとしても、 ICチップ 5にはその周囲からほぼ均一に応力が作用する。従つて、強誘電体メモリを構成する強誘電体キャパシタ等の圧電素子が含まれて!/ヽても、誤動作等が生じることはない。

[0024] また、土台 3を構成する榭脂のフィラー含有量をパッケージ榭脂 7よりも吸湿量を低くすることができる。このため、より圧縮応力を緩和することが可能となる。

[0025] 更に、本実施形態では、 ICチップ 5の上面を基準としたパッケージ榭脂 7の厚さを 4

O /z m以上としているため、レーザによる捺印を行っても、 ICチップ 5にダメージが及ぶことはない。

[0026] (第 2の実施形態）

次に、本発明の第 2の実施形態について説明する。図 3は、本発明の第 2の実施形態に係る半導体装置を示す断面図である。

[0027] 第 2の実施形態では、プリント配線基板 1上にマルチチップパッケージ (MCP：

Multi Chip Package)テープ 9が貼付され、その上に ICチップ 5が固定されている。その他の点については、第 1の実施形態と同様に構成されている。

[0028] このように構成された第 2の実施形態では、 MCPテープ 9が第 1の実施形態における土台 3と同様に作用する。この結果、第 1の実施形態と同様の効果が得られる。

[0029] (第 3の実施形態）

次に、本発明の第 3の実施形態について説明する。図 4は、本発明の第 3の実施形態に係る半導体装置を示す断面図である。

[0030] 第 3の実施形態では、土台 3上に接着剤 4aが塗布され、その上に形状記憶合金からなる金属板 11が貼り付けられている。更に、金属板 11上に接着剤 4bが塗布され、その上に ICチップ 5が載置され固定されている。金属板 11を構成する形状記憶合金は、例えば Fe— Mn— Si系の応力誘起形状記憶合金であり、図 5に示すような温度特性を備えている。即ち、この形状記憶合金は、 240°C— 270°C程度のリフロー温度を境にして相変態する。なお、接着剤 4a及び 4bの代わりに銀ペースト等が用いられてちょい。

[0031] このように構成された第 3の実施形態では、リフロー時に熱応力が発生しても、形状記憶合金から構成された金属板 11が元の形状に復元しょうとする。このため、 ICチップ 5には応力が作用せず、強誘電体メモリ等の誤動作は生じない。

[0032] なお、土台 3は必ずしも設けられている必要はないが、複合的な効果を得るためには、設けられていることが好ましい。

[0033] (第 4の実施形態）

次に、本発明の第 4の実施形態について説明する。図 6は、本発明の第 4の実施形態に係る半導体装置を示す断面図である。

[0034] 第 4の実施形態では、プリント配線基板 1上に接着剤 4aが塗布され、その上に形状記憶合金力もなる金属板 11が貼り付けられている。更に、金属板 11上に接着剤 4b が塗布され、その上に形状記憶合金力もなる金属板 11aが貼り付けられている。そして、金属板 11aに接着剤 4cが塗布され、その上に ICチップ 5が載置され固定されている。なお、金属板 11aを構成する形状記憶合金としては、 85°C— 100°C程度の温度を境にして相変態するものが用いられている。また、接着剤 4a— 4cの代わりに銀ペースト等が用いられてもよ、。 [0035] このように構成された第 4の実施形態では、金属板 11の作用により第 3の実施形態と同様の効果が得られる。更に、金属板 11aが設けられているため、使用時に温度が 85°C— 100°C程度に上昇し、ノッケージ榭脂 7に熱応力が生じるような場合でも、この熱応力が金属板 11aの復元力により相殺される。このため、 ICチップ 5には応力が作用せず、強誘電体メモリ等の誤動作は生じない。 85°C— 100°C程度の温度は、例えば自動車に搭載された場合に達する温度である。

[0036] なお、第 4の実施形態では、土台 3が設けられていないが、プリント配線基板 1と接着剤 4aとの間に土台 3が設けられて、てもよ、。

[0037] (第 5の実施形態）

次に、本発明の第 5の実施形態について説明する。図 7は、本発明の第 5の実施形態に係る半導体装置を示す断面図であり、図 8は、第 5の実施形態におけるプリント配線基板 lcの詳細を示す断面図である。

[0038] 第 5の実施形態では、 2枚のガラスエポキシ基板 la及び lbと、これらに挟み込まれた金属板 12とからプリント配線基板 lcが構成されている。金属板 12は、例えば 150 °C一 200°C程度の温度で相変態する形状記憶合金力も構成されている。そして、プリント配線基板 lc上に接着剤 4を介して ICチップ 5が固定されている。なお、 150°C 一 200°C程度の温度は、パッケージ榭脂 7をキュアする際の温度である。

[0039] プリント配線基板 lcには、図 8に示すように、複数のスルーホールが形成され、その内面に絶縁膜 13が形成され、その内部に導電材 14が埋め込まれている。そして、導電材 14上にランド 2が形成され、ランド 2にボンディングワイヤ 6が接続されている。一方、プリント配線基板 lcの裏面側では、導電層 15を介して導電材 14と半田ボール 8 とが接続されている。

[0040] このように構成された第 5の実施形態では、キュア時に生じる熱応力が金属板 12の復元力により相殺される。このため、この熱応力に伴う誤動作を防止することができる

[0041] なお、第 5の実施形態では、土台 3が設けられていないが、プリント配線基板 lcと接着剤 4との間に土台 3が設けられていてもよい。

[0042] また、平面視で金属板 12をガラスエポキシ基板 lb及び lcよりも小さくしてもよい。この場合、金属板 12よりも外側に、引き回し配線及びスルーホール等を形成してもよい

[0043] ここで、第 5の実施形態に好適なプリント配線基板を製造する方法にっヽて説明する。図 13A乃至図 130はプリント配線基板を製造する方法を工程順に示す断面図である。

[0044] 先ず、図 13Aに示すように、導電層 201及び絶縁層 202が互、に貼り合わされた基材の絶縁層 202側の面上にレジストパターン 203を形成する。

[0045] 次に、図 13Bに示すように、レジストパターン 203をマスクとして絶縁層 202をパタ一-ングする。そして、レジストパターン 203を除去する。

[0046] 次いで、図 13Cに示すように、絶縁層 202上及び絶縁層 202の開口部内に導電層

204を、例えばスパッタリング法により形成する。

[0047] その後、図 13Dに示すように、導電層 204に対してエッチバック又は CMPによる平坦化を行う。

[0048] 続いて、図 13Eに示すように、絶縁層 202及び導電層 204上に絶縁層 205を形成する。更に、絶縁層 205上にレジストパターン 217を形成する。

[0049] 次に、図 13Fに示すように、レジストパターン 217をマスクとして絶縁層 205をパタ一-ングする。そして、レジストパターン 217を除去する。

[0050] 次いで、図 13Gに示すように、絶縁層 205上及び絶縁層 205の開口部内に導電層

206を、例えばスパッタリング法により形成する。

[0051] その後、図 13Hに示すように、導電層 206に対してエッチバック又は CMPによる平坦化を行う。

[0052] 続いて、図 131に示すように、全面に絶縁層 216及び形状記憶合金膜 207を形成する。

[0053] 次に、図 13Jに示すように、形状記憶合金膜 207上にレジストパターン 208を形成する。

[0054] 次いで、図 13Kに示すように、レジストパターン 208をマスクとして形状記憶合金膜

207をパターユングする。

[0055] その後、図 13Lに示すように、レジストパターン 208を除去する。そして、形状記憶合金膜 207上及び形状記憶合金膜 207の開口部内に層間絶縁膜 209を形成する。

[0056] 続いて、図 13Mに示すように、層間絶縁膜 209に対してエッチバック又は CMPによる平坦化を行う。次に、全面に絶縁層 210を形成し、その上にレジストパターン 211 を形成する。そして、レジストパターン 211をマスクとして絶縁層 210をパターユングする。

[0057] 更に、図 13Nに示すように、レジストパターン 211をマスクとして層間絶縁膜 209及び絶縁層 216をパターユングする。この結果、導電層 206の一部が露出される。

[0058] 次いで、図 130に示すように、レジストパターン 211を除去する。そして、全面に導電層 206まで到達する導電層 212を形成する。導電層 212は、スパッタリング法により形成してもよい。また、導電層 212として W膜を形成し、これから Wプラグを形成してちょい。

[0059] そして、これらと同様の導電層及び絶縁層の形成及びパターユングを繰り返すことにより、図 14に示すようなプリント配線基板が完成する。このプリント配線基板では、導電層 212に導電層 213及び 214が接続され、導電層 214にランド 215が接続されている。また、導電層 201がパターユングされ、これに半田ボール 8が接続されている。なお、これらの導電層が構成する引き回し配線の周囲には、絶縁層 221及び 222 が形成されている。

[0060] また、各実施形態を相互に組み合わせてもよい。例えば、第 5の実施形態と第 1一第 4の実施形態とを組み合わせてもよい。更に、形状記憶合金として、 Fe-Mn-Si系のものの他に、 Ti Ni系のもの等を用いてもよい。

[0061] なお、特許文献 1には、プリント基板内に形状記憶部材を設けることが開示されている力その相変態の温度が開示されていない。このため、どのような状態でどのように機能するかが不明である。

[0062] 特許文献 2及び 3には、バンプ部を形状記憶合金力構成することが開示されている。特許文献 4には、半導体装置のキャップの一部を形状記憶合金とすることが開示されている。しかし、リフロー時の熱応力及びキュア時の熱応力のいずれをも緩和することはできない。

産業上の利用可能性以上詳述したように、本発明によれば、熱応力及び Z又は吸湿に伴う応力が発生したとしても、これらの応力が緩和される。このため、集積回路チップに、強誘電体キャパシタ等の圧電素子が設けられて、ても、その誤動作が回避される。

Claims

請求の範囲

[1] 基板と、

前記基板上に設けられた榭脂からなる土台と、

前記土台上に設けられた集積回路チップと、

前記集積回路チップを封止する榭脂からなるボールグリッドアレイ型のノッケージ材と、

を有することを特徴とする半導体装置。

[2] 前記土台及びパッケージ材は、互いに同一の榭脂から構成されていることを特徴とする請求項 1に記載の半導体装置。

[3] 前記土台を構成する榭脂及び前記パッケージ材を構成する榭脂は、フィラーを含有することを特徴とする請求項 1に記載の半導体装置。

[4] 前記土台を構成する榭脂のフィラー含有量は、前記パッケージ榭脂を構成する榭脂のフィラー含有量よりも高いことを特徴とする請求項 3に記載の半導体装置。

[5] 前記集積回路チップの上面を基準とした前記パッケージ材の厚さは、 40 μ m以上であることを特徴とする請求項 1に記載の半導体装置。

[6] 前記土台の厚さは、 100 m乃至 200 mであることを特徴とする請求項 1に記載の半導体装置。

[7] 前記土台は、マルチチップパッケージテープから構成されて!ヽることを特徴とする請求項 1に記載の半導体装置。

[8] 基板と、

前記基板上に設けられた形状記憶合金からなる金属板と、

前記金属板上に設けられた集積回路チップと、

を有することを特徴とする半導体装置。

[9] 前記形状記憶合金は、 240°C乃至 270°Cで相変態することを特徴とする請求項 8 に記載の半導体装置。

[10] 前記基板と前記集積回路チップとの間に設けられ、前記金属板を構成する形状記憶合金とは異なる温度で相変態する形状記憶合金力なる第 2の金属板を有することを特徴とする請求項 8に記載の半導体装置。

[11] 前記第 2の金属板を構成する形状記憶合金は、 80°C乃至 100°Cで沿う変態することを特徴とする請求項 10に記載の半導体装置。

[12] 前記基板と前記金属板との間に設けられた榭脂からなる土台を有することを特徴とする請求項 8に記載の半導体装置。

[13] 前記土台を構成する榭脂及び前記パッケージ材を構成する榭脂は、フィラーを含有することを特徴とする請求項 12に記載の半導体装置。

[14] 前記土台を構成する榭脂のフィラー含有量は、前記パッケージ榭脂を構成する榭脂のフィラー含有量よりも高いことを特徴とする請求項 13に記載の半導体装置。

[15] 基板と、

前記基板上に設けられた集積回路チップと、

を有し、

肯 u '己 ¾板は、

第 1及び第 2の絶縁板と、

前記第 1及び第 2の絶縁板に狭まれ、相変態温度が 150°C乃至 200°Cの形状記憶合金からなる金属板と、

を有することを特徴とする半導体装置。

[16] 前記基板と前記集積回路チップとの間に設けられた榭脂からなる土台を有することを特徴とする請求項 15に記載の半導体装置。

[17] 前記土台を構成する榭脂及び前記パッケージ材を構成する榭脂は、フィラーを含有することを特徴とする請求項 16に記載の半導体装置。

[18] 前記土台を構成する榭脂のフィラー含有量は、前記パッケージ榭脂を構成する榭脂のフィラー含有量よりも高いことを特徴とする請求項 17に記載の半導体装置。

[19] 平面視で、前記金属板は、前記第 1及び第 2の絶縁板よりも小さいことを特徴とする請求項 18に記載の半導体装置。基板上に樹脂からなる土台を設ける工程と、

前記土台上に集積回路チップを設ける工程と、

榭脂からなるボールグリッドアレイ型のパッケージ材により前記集積回路チップを封止する工程と、

を有することを特徴とする半導体装置の製造方法。