WO2006098369A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly, to a semiconductor device in which a gate electrode of a metal insulator semiconductor field effect transistor (MISFET) is formed of a silicide material.
  • MISFET metal insulator semiconductor field effect transistor
  • the present invention relates to a manufacturing method and a semiconductor device.
  • the device performance improvement policy in accordance with the scaling law was followed, good short channel characteristics could be maintained, and the channel length could be reduced and the channel charge increased at low voltage. It was possible to achieve high driving capability with power consumption.
  • the polycrystalline silicon (Si) gate electrode doped with impurities is depleted, so that a high channel carrier concentration can be obtained even if the gate insulating film is thinned. It's hard to get caught. As a result, the gate insulating film becomes electrically thick, and it is difficult to improve the driving capability of the MISFET by the thin film of the gate insulating film.
  • n-type MISFET and p-type MIS FET integration requires the use of separate metals for the gate electrode, which may lead to reduced reliability of the gate insulating film due to manufacturing problems.
  • the gate electrode processing can be applied with the know-how of polycrystalline silicon that has been cultivated so far, so that the fine processability is high.
  • the silicide gate process formed after heat treatment can relax the requirements for heat resistance compared to the metal gate process in which the metal gate is formed before the active heat treatment of the source and drain diffusion regions. . For these reasons, the silicide gate process is considered a candidate for the next CMOS process.
  • silicide gate process which silicide material is selected for the gate electrode is an important matter.
  • nickel silicide (NiSi) has been confirmed to be able to maintain the reliability of the insulating film because it has no reducing property with the gate insulating film.
  • nickel silicide is titanium silicide (TiSi).
  • the thin line effect that increases the resistance value does not occur when the line is thin, and the gate resistance can be kept sufficiently low even when applied to a fine CMOS gate electrode, which may further improve the high-speed operation performance of the LSI. high.
  • NiSi materials are considered candidates for the next gate electrode material in the silicide gate process.
  • the work function of a general material is defined by the minimum energy required for free electrons to be released into a flat, clean material surface vacuum.
  • the difference between the work function of the gate electrode material and the work function of the silicon substrate greatly influences the threshold voltage of the MISFET.
  • this threshold voltage is affected by fixed charges and interface states in the gate insulating film, at the interface between the gate electrode and the gate insulating film, and at the interface between the gate insulating film and the silicon substrate.
  • the “work function of the gate electrode” in the field of MISFET has the meaning of including the effects of the above-mentioned fixed charges and interface states in the work functions of the above-mentioned general materials.
  • Reference 3 (DS Yu, et al., "Fully Silicided NiSi and Germanided NiGe Dual Ga tes on Si02 n— and p-MOSFETs", IEEE Electron Device Letters, Vol. 24, No.ll, No venber 2003. p.739-741) is a polygermanium film instead of a polycrystalline silicon film.
  • a method of manufacturing a semiconductor device is described in which a NiGe gate electrode is formed by a nickel germanide reaction after film formation. According to this manufacturing method, the work function of the NiGe gate electrode varies up to 5.2 eV.
  • this technique is referred to as a third conventional example.
  • Reference 4 Japanese Patent Laid-Open No. 1 138730 describes p-type polycrystalline silicon doped with a substance having a high electron affinity, that is, B, Al, Ga, or the like, as a gate material of an n-channel MOS transistor.
  • a semiconductor device using a silicide such as NiSi or NiSi is described.
  • this technology is referred to as a fourth conventional example.
  • the work function control is insufficient as compared with p + type polycrystalline silicon.
  • the substrate can be obtained from the existing design value due to the difference in the work function of the NiSi gate electrode.
  • Efforts to further reduce the impurity concentration and lower the threshold voltage are required.
  • the threshold voltage must be reduced by 0.3 V or more by reducing the substrate impurity concentration. Therefore, it is necessary to extremely reduce the substrate impurity concentration, and it can be predicted that the short channel characteristics will be significantly degraded.
  • the third conventional example has a problem that it is difficult to apply to the CMOS process.
  • the compensation material layer provided on the inner surface of the trench part that separates the adjacent n-channel MOS transistors exclusively reduces the leakage current in the trench isolation and reduces the short channel. Prevents the occurrence of effects. Therefore, the above-described fourth conventional example cannot solve the respective problems of the first to third conventional examples.
  • a Ni film and a TiN film are sequentially formed on the surface of the gate electrode and the surface of the source / drain region, and then reacted to form a NiSi film.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a work function of a silicide gate electrode by using a semiconductor device such as a MISFET having a silicide gate electrode. Is to be able to fluctuate significantly.
  • a method for manufacturing a semiconductor device includes a step of forming a silicon film on a gate insulating film formed on a surface of a semiconductor substrate, A step of doping a silicon film with gallium to form a gallium-doped silicon film, a step of heat-treating the gallium-doped silicon film, and a step of forming a nickel film on the heat-treated gallium-doped silicon film And a step of forming a gate electrode by performing nickel silicide reaction on the gallium-doped silicon film on which the nickel film is formed by performing sintering in either a nitrogen atmosphere or in a high vacuum.
  • the semiconductor device of the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, and a gate electrode having a gallium-doped nickel silicide film formed on the gate insulating film. And manufactured by the method for manufacturing a semiconductor device described above.
  • a semiconductor device of the present invention includes a semiconductor substrate, a gate insulating film formed on a part of the semiconductor substrate, and a gallium-doped nickel silicide film formed on the gate insulating film.
  • the gate electrode is thicker than the source / drain silicide film. Is thin.
  • the work function of a silicide gate electrode can be greatly varied as compared with the prior art in a semiconductor device such as a MISFET having a silicide gate electrode.
  • a semiconductor device having low power consumption and high drive capability can be manufactured at low cost.
  • FIGS. 1A to 1F are process diagrams showing a method for manufacturing a semiconductor device according to Example 1 of the present invention.
  • FIG. 2 is a diagram showing an example of an experimental result on a work function shift with respect to a Ga dose.
  • FIGS. 3A to 3D are process diagrams showing a method of manufacturing a semiconductor device according to Embodiment 2 of the present invention.
  • FIGS. 4A-E are process diagrams showing a method of manufacturing a semiconductor device according to Example 3 of the present invention.
  • Example 1A to 1F are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention.
  • Example 1 of the present invention a method for manufacturing a p-type MISFET having a Ga-doped NiSi gate electrode 11 shown in FIG. 1F will be described. The manufacturing process will be described below step by step.
  • a silicon (Si) substrate 1 doped with n-type impurities is prepared.
  • the n-type impurity concentration in the region of a predetermined depth, for example, 300 nm, from the surface of the Si substrate 1 is, for example, 5 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • An element isolation region (not shown) is formed on the Si substrate 1 by a known LOCOS (Local Oxidation of Silicon) method or STI (Shallow Trench Isolation) method, and then a gate insulating film by a thermal oxidation method or a radical oxynitridation method. 2 is deposited.
  • the gate insulating film 2 may be either a silicon oxide film or a silicon oxynitride film.
  • the thickness of the gate insulating film 2 is, for example, about 0.5 nm to 5 nm.
  • a polycrystalline silicon film 3 to be a NiSi gate electrode later is formed on the gate insulating film 2 by using a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • this many A mask silicon oxide film (first mask) 4 serving as a protective mask for ion implantation is formed on the crystalline silicon film 3 using the CVD method.
  • the film thickness of the polycrystalline silicon film 3 is, for example, 75 nm
  • the film thickness of the mask silicon oxide film 4 is, for example, 50 nm.
  • the mask silicon oxide film 4 may be a silicon nitride film having an equivalent film thickness instead of the silicon oxide film.
  • the intermediate product shown in FIG. 1A is manufactured by the manufacturing process described above.
  • the gate electrode is patterned using a lithographic technique, and is perpendicular to the mask silicon oxide film 4, the polycrystalline silicon film 3, and the gate insulating film 2 using a dry etching method. High etching is performed to partially expose the surface of the Si substrate 1.
  • B or boron fluoride (BF) B or boron fluoride (BF)
  • Ion-implant p-type impurities such as 2.
  • the depth of the extension region 5 is, for example, 20 ⁇ m, and the impurity concentration is, for example, 1 ⁇ 10 19 cm 3 to 1 ⁇ 10 21 cm 3 .
  • the intermediate product shown in FIG. 1B is manufactured by the manufacturing process described above.
  • the sidewall 6 is formed.
  • a single layer structure of a silicon oxynitride film or a single layer structure of a silicon nitride film can be considered.
  • a mask formed on the Ga-doped polycrystalline silicon film 10 is formed. It is necessary to remove the silicon nitride film by etching. At this time, the etching selectivity of the sidewall 6 to the silicon oxide film is high as the etching solution. If the phosphoric acid solution is used, the mask silicon nitride film can be completely removed, while the sidewall 6 is left. Can do.
  • the source / drain silicide film 7 Since the silicon oxide film is etched by hydrofluoric acid (HF) solution treatment before the formation of the id film 7, the source / drain silicide film 7 has a shallow junction depth. Formed on top of 5. As a result, the source or drain and the substrate electrode are conducted, and there is a concern about an increase in junction leakage current.
  • the side wall 6 is formed by a single layer structure of a silicon nitride film, interface roughness may occur at the contact surface between the side wall 6 and the extension region 5, which increases the resistance of the extension region 5. May be incurred.
  • the two problems described above can be solved by forming the sidewalls 6 with a laminated structure of a silicon oxide film and a silicon nitride film. The procedure for forming the sidewall 6 will be described below. First, a silicon oxide film is formed uniformly and isotropically (conformally) using the CVD method. The film thickness of the formed silicon oxide film is, for example,
  • a silicon nitride film is conformally formed using the CVD method.
  • the film thickness of the formed silicon nitride film is, for example, 70 nm.
  • the side wall thickness of the side wall 6 is 80 nm.
  • the impurity concentration of the p-type impurity implanted into the drain diffusion region 8 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to l ⁇ 10 22 cm ⁇ 3 .
  • the junction depth of the source / drain diffusion region 8 is, for example, 100 ⁇ m.
  • the polycrystalline silicon film 3 is covered with a mask silicon oxide film 4. Therefore, in the ion implantation performed when the extension region 5 is formed and when the source / drain diffusion region 8 is formed, almost no impurities are implanted into the polycrystalline silicon film 3. . For this reason, the amount of p-type impurity implanted into the polycrystalline silicon film 3 is at least two orders of magnitude lower than the amount of gallium (Ga) implanted into the polycrystalline silicon film 3 in the process described later. can do.
  • Ga gallium
  • a rapid heating (RTA: Rapid Thermal Annealing) treatment method is used, and a predetermined heating temperature (for example, 900 ° C to 1100 ° C) is used. Then, annealing is performed on the intermediate product after the above-described ion injection is completed under the condition of a predetermined heating time (for example, 20 seconds or less). Next, source / drain silicide film 7 made of NiSi, CoSi, or TiSi is formed on the surface of source / drain diffusion region 8.
  • SPM solution sulfuric acid / hydrogen perox
  • SPM solution water (HO) ide / mix)
  • NH40H ammonia
  • HO hydrogen peroxide water
  • HO pure water
  • the cleaned intermediate product is immersed in an HF solution to completely remove the natural oxide film formed on the surface of the source / drain diffusion region 8 and then washed with ultrapure water. ,dry .
  • a Co film is formed on the surface of the intermediate product from which the natural acid film has been removed by sputtering or vapor deposition, for example, Inn! Only film about 20nm.
  • a predetermined heating temperature for example, 650 ° C. to 800 ° C.
  • a predetermined heating time for example, 10 seconds to 10 minutes
  • this sintering process may be performed in two steps, for example, a low temperature sintering process at 700 ° C. and a high temperature sintering process at 800 ° C., for example.
  • Excess reaction products, etc. generated in this sintering process can be obtained by mixing the above SPM solution or hydrochloric acid (HC1), hydrogen peroxide water (HO) and pure water (HO) at a ratio of 1: 1: 6. — The difference between the two solutions
  • a silicide silicate film (second mask) 9 is formed on the surface of the intermediate product shown in FIG. 1C at a low temperature of 400 ° C. or lower, for example, by plasma CVD. To do.
  • the reason why the silicide silicate film 9 is formed at a low temperature is to maintain the thermal stability of the source / drain silicide film 7.
  • the thickness of the silicide mask oxide film 9 may be about 10000 nm to 50000 nm.
  • the surface of the silicide mask oxide film 9 is not flat due to the influence of the unevenness of the source / drain silicide film 7 as a base. Therefore, chemical mechanical polishing (CMP) is performed to flatten the surface of the silicide mask oxide film 9, and the mask silicon oxide film 4 is removed to remove the surface of the polycrystalline silicon film 3. Continue polishing until appears.
  • CMP chemical mechanical polishing
  • a Ga-doped polycrystalline silicon film 10 is formed by doping Ga into the polycrystalline silicon film 3 on which the surface appears using an ion implantation method.
  • the implantation energy in this case is 5 keV, for example, as long as the Ga ions do not penetrate the polycrystalline silicon film 3 and reach the Si substrate 1.
  • the dose amount of Ga is, for example, 5 X 10 12 cm “2 to 5 X 10 16 cm 2 so that the desired work function can be obtained when the Ga-doped polycrystalline silicon film 10 is converted into nickel silicide. It is sufficient to set conditions between them.
  • the above-mentioned Ga under the conditions of a predetermined heating temperature (for example, 750 ° C to 1100 ° C) and a predetermined heating time (for example, 20 seconds or less).
  • a predetermined heating temperature for example, 750 ° C to 1100 ° C
  • a predetermined heating time for example, 20 seconds or less.
  • a heat treatment is performed on the intermediate product, particularly the Ga-doped polycrystalline silicon film 10 after the ion implantation.
  • This heat treatment is a pretreatment necessary for the work function shift of nickel silicide.
  • Figure 2 shows an example of experimental results on the work function shift with respect to the Ga dose. In this experiment, the heat treatment was performed at a heating temperature of 950 ° C. and a heating time of 10 seconds.
  • the intermediate product shown in FIG. 1D is manufactured by the manufacturing process described above.
  • a Ga-doped NiSi gate electrode 11 is formed.
  • the intermediate product shown in FIG. 1D is immersed in an HF solution to completely remove the natural oxide film formed on the surface of the Ga-doped polycrystalline silicon film 10, and then washed with ultrapure water and dried.
  • the silicide mask oxide film 9 is also etched by the HF solution, but the film thickness of the silicide mask oxide film 9 is the same as the film thickness of the natural oxide film on the Ga-doped polycrystalline silicon film 10.
  • the silicide mask oxide film 9 remains after the HF treatment because it is sufficiently thick.
  • the Ni film 12 is formed on the surface of the intermediate product from which the natural oxide film has been removed by using a sputtering method, a vapor deposition method or a CVD method, for example, Ga-doped polycrystalline silicon.
  • the film is formed to a thickness of 0.3 to 0.6 times the film thickness of the film 10 (see FIG. 1E).
  • a predetermined heating temperature for example, 350 ° C. to 600 ° C.
  • a predetermined heating time for example, 10 seconds to 10 minutes
  • Example 1 of the present invention as shown in FIGS. 1D and 1F, the source / drain silicide film 7 and the Ga-doped NiSi gate electrode 11 are separately silicided.
  • the source / drain silicide film 7 can be made relatively thin so that the junction leakage current does not increase in the source / drain diffusion region 8, while the thick Ga-doped NiSi gate electrode 11 is used as the gate electrode. Can be formed.
  • CoSi which has a high thermal stability up to a high temperature compared to NiSi, is used for the source and drain diffusion regions 8
  • the plasma CVD method is used for silylation.
  • the stability of the source / drain silicide film 7 can be maintained against the heat applied when the side mask oxide film 9 is formed.
  • Example 1 of the present invention the number of manufacturing steps is increased, but by selectively silicidizing only the polycrystalline silicon film 3 to be a gate electrode after using the salicide process.
  • the dependency of the gate length on the NiSi yarn ratio can be improved, and a stable NiSi gate electrode can be formed.
  • the driving capability of the MISFET can be improved by the thin gate insulating film.
  • Ga is doped in at least an interface portion between the gate insulating film 2 and the Ga-doped NiSi gate electrode 11.
  • the concentration of Ga at the interface is not less than 1 ⁇ 10 17 cm 3 and not more than the Ga solid solution limit concentration in the Si crystal.
  • Ga in this interface portion exists in the gate insulating film 2 and becomes a fixed charge or a trap level. Therefore, according to Example 1 of the present invention, the work function of the Ga-doped NiSi gate electrode 11 is a normal nickel silicide work function according to the Ga doping amount.
  • the work function of silicon can be changed as much as 5.17eV.
  • 3A to 3D are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 2 of the present invention.
  • Example 2 of the present invention using lithography technology, the p-type MISFET 21 having the Ga-doped NiSi gate electrode described in Example 1 shown in FIG. 3D and antimony (disclosed in Reference 2 above) are shown.
  • a manufacturing method for CMOS deposition comprising an n-type MISFET 22 having a NiSi gate electrode doped with Sb) will be described.
  • Sb an example of doping Sb when manufacturing the NiSi gate electrode of the n-type MISFET 22 will be described, but arsenic (As) or phosphorus (P) may be doped! .
  • FIGS. 3A to 3D show the element isolation region 23 that is not described and illustrated in the first embodiment.
  • the surface force of the Si substrate 24 in the n-type MISFET region 22 is also in the depth direction, for example, in the region of 300 nm, p-type impurities are, for example, about 5 ⁇ 10 16 cm 3 to 5 ⁇ 10 18 cm 3 Present at impurity concentration.
  • the manufacturing process of the CMOS will be described in order.
  • the n-type MISFET region 22 is covered with a resist mask 25 using a lithography technique as shown in FIG. 3A, and then Ga is doped.
  • Ga is doped into the polycrystalline silicon film 3 on which the surface of the p-type MISFET region 21 appears, and a Ga-doped polycrystalline silicon film 10 is formed.
  • the implantation energy in this case is 5 keV, for example, as long as the Ga ions do not penetrate the polycrystalline silicon film 3 and reach the Si substrate 24.
  • the dose of Ga is, for example, 5 X 10 12 cm 2 to 5 X 10 16 cm 2 so that the desired work function can be obtained when the Ga-doped polycrystalline silicon film 10 is nickel silicided. It is sufficient to set conditions between them.
  • the intermediate product shown in FIG. 3A is manufactured by the manufacturing process described above.
  • the p-type MIS FET region 21 is covered with the resist mask 26 using the same lithography technique, and Sb is doped.
  • the polycrystalline silicon film 3 on which the surface of the n-type MISF ET region 22 appears is doped with Sb, and an Sb-doped polycrystalline silicon film 27 is formed.
  • the implantation energy in this case may be, for example, lOkeV as long as Sb ions do not penetrate the polycrystalline silicon film 3 and reach the Si substrate 24.
  • the intermediate product shown in FIG. 3B is manufactured by the manufacturing process described above.
  • the above-mentioned Ga under the conditions of a predetermined heating temperature (for example, 750 ° C to 1100 ° C) and a predetermined heating time (for example, 20 seconds or less).
  • a predetermined heating temperature for example, 750 ° C to 1100 ° C
  • a predetermined heating time for example, 20 seconds or less.
  • the Ga-doped NiSi gate electrode 11 and the Sb-doped NiSi gate electrode 28 are formed simultaneously.
  • a procedure for forming the Ga-doped NiSi gate electrode 11 and the Sb-doped NiSi gate electrode 28 will be described.
  • the intermediate product shown in FIG. 3B is immersed in an HF solution, and the resist mask 26 and the natural oxide films respectively formed on the surfaces of the Ga-doped polycrystalline silicon film 10 and the Sb-doped polycrystalline silicon film 27 are completely formed. After removal, wash with ultrapure water and dry. At this time, the silicide mask oxide film 9 is also etched by the HF solution.
  • the thickness of the silicide mask oxide film 9 is determined by the natural acid on the Ga-doped polycrystalline silicon film 10 and the Sb-doped polycrystalline silicon film 27.
  • the silicide mask oxide film 9 remains after this HF treatment because it is sufficiently thicker than the thickness of the film.
  • the Ni film 29 is formed on the surface of the intermediate product from which the natural oxide film has been removed by sputtering, vapor deposition, or CVD, for example, Ga-doped polycrystalline silicon.
  • the film 10 and the Sb-doped polycrystalline silicon film 27 are formed to a thickness of 0.3 to 0.6 times the thickness (see FIG. 3C).
  • a predetermined heating temperature for example, 350 ° C to 600 ° C
  • a predetermined heating time for example, 10 seconds to 10 minutes
  • the Ga-doped NiSi gate electrode 11 and the Sb-doped NiSi gate electrode 28 are formed by sintering. Excess reaction products generated in the sintering process are removed with the SPM solution.
  • the semiconductor device shown in FIG. 3D that is, a CMOS including a p-type MISFET having a Ga-doped NiSi gate electrode 11 and an n-type MISFET having an Sb-doped NiSi gate electrode 28 is manufactured.
  • the second embodiment of the present invention it is possible to integrate a CMOS without impairing the effects obtained by the semiconductor device manufacturing method according to the first embodiment described above. Further, according to the second embodiment of the present invention, since the silicide gate CMOS can be integrated only by using the lithography technique, the cost merit and the insulating film reliability can be compared with the metal gate CMOS by other gate last process. It can be said that the nature is high!
  • Example 3 of the present invention a method for manufacturing a p-type MISFET having the Ga-doped NiSi gate electrode 11 shown in FIG. 4E will be described.
  • a salicide (self-aligned silicide) process in which the surface of the source / drain diffusion region and the surface of the gate electrode are simultaneously silicided is applied.
  • the thickness of the Ni film deposited on the gate electrode is equal to the thickness of the Ni film deposited on the source / drain diffusion region.
  • the thickness of the NiSi film on the gate electrode formed through the sintering process becomes equal to the thickness of the NiSi film on the source / drain diffusion regions.
  • the thickness of the NiSi film on the gate electrode is greater than that of the NiSi film on the source / drain diffusion region. It tends to be thicker than the film thickness. Therefore, in the third embodiment of the present invention, this phenomenon is actively used. That is, as described above, by applying the salicide process to the MISFET manufacturing method, the thickness of the NiSi film on the source / drain diffusion region becomes thinner than the thickness of the NiSi film on the gate electrode.
  • a Si substrate 31 doped with n-type impurities is prepared.
  • the n-type impurity concentration in the region of a predetermined depth, for example, 300 nm, in the surface force depth direction of the Si substrate 31 is, for example, 5 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • An element isolation region (not shown) is formed on the Si substrate 31 by a known LOCOS method or STI method, and then a gate insulating film 32 is formed by a thermal oxidation method or a radical oxynitriding method.
  • the gate insulating film 32 may be either a silicon oxide film or a silicon oxynitride film.
  • the thickness of the gate insulating film 32 is, for example, about 0.5 nm to 5 nm.
  • a polycrystalline silicon film 33 to be a NiSi gate electrode later is formed on the gate insulating film 32 by using the CVD method.
  • the film thickness of the polycrystalline silicon film 33 is, for example, ⁇ ! ⁇ 1 OOnm (preferably 50 nm).
  • ion implantation is applied to the polycrystalline silicon film 33.
  • Ga-doped polycrystalline silicon film 34 is formed by doping Ga.
  • the implantation energy in this case may be 5 keV, for example, as long as Ga ions do not penetrate the polycrystalline silicon film 33 and reach the Si substrate 31.
  • the dose of Ga is, for example, 5 X 10 12 cm 2 to 5 X 10 16 cm 2 so that an expected work function can be obtained when the Ga-doped polycrystalline silicon film 34 is nickel silicided.
  • the condition may be set between The intermediate product shown in FIG. 3A is manufactured by the manufacturing process described above.
  • a mask silicon oxide film 35 serving as a protective mask for ion implantation is formed on the Ga-doped polycrystalline silicon film 34 using the CVD method.
  • the film thickness of the mask silicon oxide film 35 is, for example, 70 nm.
  • the gate electrode is patterned using a lithographic technique, and the etching is highly perpendicular to the mask silicon oxide film 35, the Ga-doped polycrystalline silicon film 34, and the gate insulating film 32 using a dry etching method. To expose the surface of the Si substrate 31 partially.
  • the mask silicon oxide film 35 may be a silicon nitride film having an equivalent film thickness instead of the silicon oxide film as a material.
  • a silicon nitride film hereinafter referred to as “mask silicon nitride film”
  • the material of the sidewall 37 shown in FIG. 4C must be a silicon oxide film. Don't be. The reason is explained below. That is, when a silicon oxide film is used as the material of the sidewall 37, the mask silicon formed on the Ga-doped polycrystalline silicon film 34 before the Ga-doped polycrystalline silicon film 34 is nickel-silicided. It is necessary to remove the nitride film by etching.
  • the mask silicon nitride film can be completely removed, while the sidewall 37 remains. it can.
  • the source / drain silicide film 41 is formed on the shallow junction region 36.
  • the sidewall 37 must be left.
  • the material of the sidewall 37 must be a silicon nitride film.
  • An HF solution is preferably used as an etching solution for removing the mask silicon oxide film 35 formed on the Ga-doped polycrystalline silicon film 34 by etching.
  • interface roughness may occur at the contact surface between the sidewall 37 and the extension region 36, which may lead to an increase in resistance of the extension region 36.
  • a laminated sidewall in which a silicon oxide film and a silicon nitride film are laminated may be used. In the following description, a case where a silicon oxide film is used as the material of the mask silicon oxide film 35 will be described.
  • Ion-implant p-type impurities such as 2.
  • the depth of the extension region 36 is, for example, 20 ⁇ m, and the impurity concentration is, for example, 1 ⁇ 10 19 cm 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a heat treatment step for removing the crystal defect may be performed.
  • the Ga-doped polycrystalline silicon film 34 is nickel-silicided by performing a heat treatment on the Ga-doped polycrystalline silicon film 34, the work function is changed according to the amount of Ga doping, and the work of normal nickel silicide is performed.
  • the intermediate product shown in FIG. 4B is manufactured by the manufacturing process described above.
  • the sidewall 37 is formed.
  • a laminated structure of a silicon oxide film and a silicon nitride film is adopted for the above-described reason.
  • the procedure for forming the side 37 will be described below.
  • a silicon oxide film is formed conformally using the CVD method.
  • the film thickness of the formed silicon oxide film is, for example, lOnm.
  • a silicon nitride film is conformally formed using the CVD method.
  • the film thickness of the formed silicon nitride film is, for example, 70 nm.
  • using dry etching highly vertical etching is performed only for the thickness of the formed silicon oxide film and silicon nitride film. Remove with.
  • the sidewall film thickness of the sidewall 37 is 80 nm.
  • the impurity concentration of the p-type impurity implanted in over scan 'drain diffusion region 38 is, for example, 1 X 10 1 9 cm- 3 ⁇ l X 10 22 cm- 3.
  • the junction depth of the source / drain diffusion region 38 is, for example, 10 Onm.
  • the Ga-doped polycrystalline silicon film 34 is covered with a mask silicon oxide film 35. Therefore, almost no impurities are implanted into the Ga-doped polycrystalline silicon film 34 in the ion implantation performed when the extension region 36 is formed and when the source / drain diffusion region 38 is formed.
  • the amount of p-type impurity implanted into the Ga-doped polycrystalline silicon film 34 can be made two or more orders of magnitude lower than the amount of Ga implanted.
  • the intermediate product shown in FIG. 4C is manufactured by the manufacturing process described above.
  • the intermediate product shown in FIG. 4C is immersed in an HF solution to remove all of the mask silicon oxide film 35, and then an impurity is annealed. Even when the heat treatment process for removing crystal defects generated in the extension region 36 is performed by ion implantation of the p-type impurity into the extension region 36 as described above, the nickel silicide layer is obtained by this active annealing process. The heat treatment of the previous Ga-doped polycrystalline silicon film 34 can be performed.
  • This heat treatment is the RTA treatment method described above, and is performed under a predetermined heating temperature (for example, 900 ° C. to 1100 ° C.) and a predetermined heating time (for example, 20 seconds or less) t. Do.
  • a predetermined heating temperature for example, 900 ° C. to 1100 ° C.
  • a predetermined heating time for example, 20 seconds or less
  • the annealed intermediate product is immersed in an HF solution to form a mask silicon oxide film 35, a natural oxide film formed on the surface of the source / drain diffusion region 38, and Ga doped polycrystalline silicon. After all the natural acid film formed on the surface of the film 34 is removed, it is washed with ultrapure water and dried. Next, a Ni film 39 having a thickness of, for example, 15 nm to 20 nm is formed on the surface of the intermediate product from which the natural acid film has been removed by sputtering, vapor deposition, or CVD. (See Figure 4D).
  • a Ga-doped NiSi gate electrode 40 and a source / drain silicide film 41 are formed.
  • This syntax Excess reaction products, etc. generated in one step are removed with the SPM solution.
  • the Ga ion implantation step into the polycrystalline silicon film 33 and the mask silicon oxide film 35 deposition step with respect to the normal MISFET manufacturing process A p-type MISFET having a Ga-doped NiSi gate electrode 40 can be manufactured simply by adding a step of removing the mask silicon oxide film 35.
  • the heat treatment of the Ga-doped polycrystalline silicon film 34 necessary before the nickel silicidation of the gate electrode and the ion implantation of the p-type impurity into the extension region 36 are performed. Since the heat treatment for removing crystal defects occurring in region 36 can be performed at the same time, the thermal history of the through process does not change from the conventional CMOS process.
  • the force shown in the example using an n-type Si substrate is not limited to this.
  • a p-type Si substrate is used, and the conductivity type of each source 'drain diffusion region and the like is Even if the embodiment is reversed, substantially the same operational effects as those described in the above embodiments can be obtained.
  • a semiconductor substrate other than Si may be used.

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Abstract

　半導体基板（１）の表面に成膜されたゲート絶縁膜（２）上にシリコン膜を成膜する。このシリコン膜にガリウムをドーピングしてガリウムドープシリコン膜（１０）を形成する。このガリウムドープシリコン膜の熱処理を行う。熱処理されたガリウムドープシリコン膜上にニッケル膜（１２）を成膜する。窒素雰囲気中又は高真空中でシンターを行うことにより、ニッケル膜が成膜されたガリウムドープシリコン膜をニッケルシリサイド反応させてゲート電極を形成する。シリサイドゲート電極を備えたＭＩＳＦＥＴをこのような方法で製造することにより、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようになる。その結果、低消費電力で高駆動能力を有するＭＩＳＦＥＴを低コストで製造することが可能となる。                                                                                 

Description

明 細 書
半導体装置の製造方法及び半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法及び半導体装置に関し、特に、金属絶縁物半 導体電界効果トランジスタ（MISFET: Metal Insulator Semiconductor Field Effect Tr ansistor)のゲート電極をシリサイド材料により形成する半導体装置の製造方法及び 半導体装置に関する。
背景技術
[0002] 近年、半導体装置の集積密度を高めて性能を向上させるために、半導体装置の構 成要素である MISFETの微細化が進んでいる。これに伴って、トランジスタのチヤネ ル長も短くなつてきている。しかし、チャネル長が短くなると、トランジスタのしきい値が 低下してリーク電流が増大する短チャネル効果が顕著になってくる。この短チャネル 効果を抑制するために、比例縮小の考え方に基づくスケーリング則に従ったいくつか の方法が提案されている。ゲート絶縁膜の薄膜ィ匕は、その提案の 1つに挙げられる。
[0003] これまで、スケーリング則に則ったデバイス性能の向上方針に従っていれば、良好 な短チャネル特性を維持でき、かつ、チャネル長の縮小と低電圧でのチャネル電荷 量増加を実現できたため、低消費電力で高駆動能力を達成することが可能であった 。し力し、ゲート長が lOOnmより短い MISFETでは、不純物がドーピングされた多結 晶シリコン (Si)ゲート電極が空乏化するため、ゲート絶縁膜を薄膜ィ匕しても、高いチ ャネルキャリア濃度が得られ難くなつている。これにより、ゲート絶縁膜が電気的に厚 くなることから、ゲート絶縁膜の薄膜ィ匕による MISFETの駆動能力向上が達成され 難くなつている。
[0004] このようなゲート電極の空乏化の問題を解決するために、ゲート電極を既存の不純 物をドーピングした多結晶シリコンから、シリサイド材料又は金属材料に置き換えるこ とが提案されている。シリサイド材料と金属材料のどちらを選択するかに関して、現状 では、シリサイド材料が有力と考えられている。以下、その理由について説明する。 金属材料を CMOSプロセスに適用する金属ゲートプロセスの場合、金属ゲート電 極の微細加工性及び耐熱性の点で問題がある。これらの問題を回避するには、ソー ス 'ドレイン拡散領域を形成した後にゲート電極を形成するゲートラストプロセスが必 要と考えられるが、微細化が困難であることとコスト増が問題である。即ち、微細化に 伴って、ゲート孔にゲート絶縁膜と金属膜を形成する場合の埋め込みが困難となり、 さらにそれらの工程増加により製造コストが増加する。また、 n型 MISFETと p型 MIS FETの集積ィ匕には、ゲート電極に別々の金属を用いる必要があり、製造上の問題か らゲート絶縁膜の信頼性低下を招くおそれがある。
[0005] 一方、シリサイドゲート材料を CMOSプロセスに適用するシリサイドゲートプロセス の場合、ゲート電極加工は、これまで培われてきた多結晶シリコンのノウハウが適用 できるため、微細加工性は高い。また、耐熱性に関しても、ソース'ドレイン拡散領域 の活性加熱処理前に金属ゲートを形成する金属ゲートプロセスに比べて、熱処理後 に形成するシリサイドゲートプロセスの方が耐熱性に関する要求を緩めることができる 。これらの理由により、シリサイドゲートプロセスは、次期 CMOSプロセスの候補と考 えられている。
[0006] シリサイドゲートプロセスにお 、て、ゲート電極にどのシリサイド材料を選択するかは 重要な事項である。シリサイド材料にもいろいろな種類がある力 そのうち、ニッケル シリサイド (NiSi)は、ゲート絶縁膜との還元性がないため、絶縁膜の信頼性を維持で きることが確認されている。さらに、ニッケルシリサイドは、チタンシリサイド (TiSi )のよ
2 うに、細線になると抵抗値が高くなる細線効果が起きず、微細な CMOSのゲート電極 に適用してもゲート抵抗を十分低く維持できるため、 LSIの高速動作性能をさらに向 上できる可能性が高い。これらの理由により、シリサイドゲートプロセスにおいて、 NiS i材料が次期ゲート電極材料の候補と考えられて 、る。
[0007] しかし、シリサイドゲートプロセスには、解決すべき課題として、シリサイドゲート電極 の仕事関数を制御することがある。即ち、 NiSiゲート電極を CMOSに適用する場合 、 NiSi材料の仕事関数を n型 MISFET及び p型 MISFETのために制御して集積ィ匕 するプロセス技術が確立されていないのである。 NiSi材料の仕事関数は、約 4. 65e Vである。これに対し、これまでのゲート電極材料である、 n+型多結晶シリコンの仕事 関数は約 4. 17eV、 p+型多結晶シリコンの仕事関数は約 5. 12eVであるから、既存 の LSI回路への適用には、既存の多結晶シリコンゲート電極並みの仕事関数値を目 標に NiSiの仕事関数を大幅に変動させる技術が必要となる。
[0008] ここで、上記仕事関数の意味について説明する。一般的な物質の仕事関数は、自 由電子が平坦で清浄な物質面力 真空中に放出されるのに必要な最小エネルギー で定義される。
これに対し、 MISFETの分野では、ゲート電極の材料の仕事関数とシリコン基板の 仕事関数との差が MISFETのしき 、値電圧を決定するのに大きく影響する。しかし、 このしきい値電圧は、ゲート絶縁膜内や、ゲート電極とゲート絶縁膜との界面、さらに は、ゲート絶縁膜とシリコン基板との界面のそれぞれにおける固定電荷や界面準位 に影響される。このため、 MISFETの分野における「ゲート電極の仕事関数」は、上 記した一般的な物質の仕事関数に、上記固定電荷や界面準位の影響をも含めた意 味を有している。
[0009] 以上説明した、既存の多結晶シリコンゲート電極並みの仕事関数値を目標に NiSi の仕事関数を大幅に変動させる技術について、いくつ力提案されている。まず、文献 1 (J. Kedzierski, et al., Metal-Gate FinFET and fully-depleted SOI devices using t otal gate silicidation", IEDM technical Digest, 2002, p.247- 250)には、ボロン（B)を ドーピングした多結晶シリコンをニッケルシリサイド反応させて NiSiゲート電極を形成 する半導体装置の製造方法が記載されている。この製造方法によれば、 NiSiゲート 電極の仕事関数は、 4. 74eVになる。以下、この技術を第 1の従来例と呼ぶ。
[0010] また、文献 2 (C. Cabral, Jr., et al., "Dual Workfonction Fully Silicided Metal Gates
, 2004 Symposium on VLSI Technology Digest of Technical Papers, 2004, p.184-1 85)には、アルミニウム (Al)をドーピングした多結晶シリコンをニッケルシリサイド反応 させて NiSiゲート電極を形成する半導体装置の製造方法が記載されて ヽる。この製 造方法によれば、 NiSiの仕事関数は、 4. 79eVになる。以下、この技術を第 2の従 来例と呼ぶ。
[0011] さらに、文献 3 (D. S. Yu, et al., "Fully Silicided NiSi and Germanided NiGeDual Ga tes on Si02 n— and p-MOSFETs", IEEE Electron Device Letters, Vol.24, No.l l, No venber 2003 p.739-741)には、多結晶シリコン膜の換わりにポリゲルマニウム膜を成 膜した後、ニッケルゲルマナイド反応させて NiGeゲート電極を形成する半導体装置 の製造方法が記載されている。この製造方法によれば、 NiGeゲート電極の仕事関 数は、 5. 2eVまで変化する。以下、この技術を第 3の従来例と呼ぶ。
[0012] なお、文献 4 (特開平 1 138730号）には、 nチャネルの MOSトランジスタのゲート 材料として、電子親和力の大きな物質、即ち、 B、 Al、 Ga等をドーピングした p型多結 晶シリコン又は、 NiSi、 NiSi等のシリサイドを用いる半導体装置が記載されている。
2
以下、この技術を第 4の従来例と呼ぶ。
[0013] また、文献 5 (特開 2003— 100770号）には、ゲート電極及びソース'ドレイン領域 の表層にアンチモン（Sb)や Ga等をイオン注入した後、シリコンと反応させて多結晶 シリコン膜とニッケルシリサイドからなるゲート電極を形成する半導体装置の製造方法 が記載されている。以下、この技術を第 5の従来例と呼ぶ。
発明の開示
発明が解決しょうとする課題
[0014] しかし、上記した第 1及び第 2の従来例では、 p+型多結晶シリコンと比べて仕事関数 制御が不十分であると思われる。また、仮に、上記した第 1及び第 2の従来例のように 、 NiSiに不純物をドーピングして p型 MISFETを形成した場合でも、 NiSiゲート電極 の仕事関数の違いから、既存の設計値より基板不純物濃度をさらに薄め、しきい値 電圧を低める努力が必要となる。具体的な数値としては、 p型 MISFETに関しては、 基板不純物濃度を薄めることにより、しきい値電圧を 0. 3V以上、下げなければなら ない。そのため、基板不純物濃度の極端な低濃度化が必要になり、短チャネル特性 について大幅な劣化を招くであろうと予測することができる。
一方、上記した第 3の従来例は、 CMOSプロセスには適用しにくいという問題があ る。
[0015] また、上記した第 4の従来例では、専ら隣接する nチャネルの MOSトランジスタを分 離するトレンチ部内面に設けられた補償物質層により、トレンチアイソレーションにお けるリーク電流減少や短チャネル効果の発生を防止している。従って、上記した第 4 の従来例では、上記した第 1〜第 3の従来例が有するそれぞれの問題を解決できる ものではない。 また、上記した第 5の従来例では、ゲート電極の表面及びソース'ドレイン領域の表 面に Ni膜及び TiN膜を順次形成した後、これらを反応させて NiSi膜を形成して ヽる 。従って、 Ni膜及び TiN膜を順次形成する工程と、ゲート電極をサリサイド構造とした 後に残存する Ni膜及び TiN膜を除去する工程とが必要であり、工程数が増加すると いう課題があった。さらに、上記した第 4及び第 5の従来例には、 NiSiの仕事関数を 大幅に変動させる技術にっ 、ては、何ら開示も示唆もされて 、な 、。
[0016] 本発明はこのような課題を解決するためになされたものであり、その目的は、シリサ イドゲート電極を備えた MISFET等の半導体装置にっ 、て、シリサイドゲート電極の 仕事関数を従来よりも大幅に変動できるようにすることにある。
課題を解決するための手段
[0017] このような目的を達成するために、本発明に係る半導体装置の製造方法は、半導 体基板の表面に成膜されたゲート絶縁膜上にシリコン膜を成膜する工程と、前記シリ コン膜にガリウムをドーピングしてガリウムドープシリコン膜を形成する工程と、前記ガ リウムドープシリコン膜の熱処理を行う工程と、熱処理された前記ガリウムドープシリコ ン膜上にニッケル膜を成膜する工程と、窒素雰囲気中及び高真空中のいずれかで シンターを行うことにより、前記ニッケル膜が成膜された前記ガリウムドープシリコン膜 をニッケルシリサイド反応させてゲート電極を形成する工程とを備えることを特徴とす る。
[0018] また、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲ ート絶縁膜と、前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜 力 なるゲート電極とを備え、上述した半導体装置の製造方法により製造されたこと を特徴とする。
[0019] また、本発明の半導体装置は、半導体基板と、前記半導体基板上の一部に形成さ れたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサ イド膜からなるゲート電極と、前記半導体基板に形成されたソース'ドレイン領域と、 前記ソース'ドレイン領域の表面に形成されたソース'ドレインシリサイド膜とを備え、 ゲート電極は、ソース'ドレインシリサイド膜よりも膜厚が薄いことを特徴とする。
発明の効果 [0020] 本発明によれば、シリサイドゲート電極を備えた MISFET等の半導体装置にっ ヽ て、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようになる。その 結果、低消費電力で高駆動能力を有する半導体装置を低コストで製造することが可 能となる。
図面の簡単な説明
[0021] [図 1A-F]図 1A〜図 1Fは、本発明の実施例 1に係る半導体装置の製造方法を示す 工程図である。
[図 2]図 2は、 Gaのドーズ量に対する仕事関数のシフトについての実験結果の一例を 示す図である。
[図 3A-D]図 3A〜図 3Dは、本発明の実施例 2に係る半導体装置の製造方法を示す 工程図である。
[図 4A-E]図 4A〜図 4Eは、本発明の実施例 3に係る半導体装置の製造方法を示す 工程図である。
発明を実施するための最良の形態
[0022] 実施例 1.
図 1A〜図 1Fは、本発明の実施例 1に係る半導体装置の製造方法を示す工程図 である。本発明の実施例 1では、図 1Fに示す Gaドープ NiSiゲート電極 11を有する p 型 MISFETの製造方法について説明する。以下、順を追ってその製造工程を説明 する。
まず、 n型の不純物がドーピングされたシリコン (Si)基板 1を準備する。この Si基板 1の表面から深さ方向に所定深さ、例えば、 300nmの領域における n型不純物濃度 は、例えば、 5 X 1016cm— 3〜5 X 1018cm— 3である。 Si基板 1上に、公知の LOCOS (L ocal Oxidation of Silicon)法や STI (Shallow Trench Isolation)法などにより図示せぬ 素子分離領域を形成した後、熱酸化法又はラジカル酸窒化法によりゲート絶縁膜 2 を成膜する。このゲート絶縁膜 2は、シリコン酸ィ匕膜又はシリコン酸窒化膜のどちらで あっても良い。また、ゲート絶縁膜 2の膜厚は、例えば、 0. 5nm〜5nm程度である。
[0023] 次に、後に NiSiゲート電極となるべき多結晶シリコン膜 3をィ匕学気相成長（CVD: C hemical Vapor Deposition)法を用いてゲート絶縁膜 2上に成膜する。その後、この多 結晶シリコン膜 3上にイオン注入の保護マスクとなるマスクシリコン酸ィ匕膜 (第 1のマス ク) 4を CVD法を用いて成膜する。ここで、多結晶シリコン膜 3の膜厚は、例えば、 75 nmであり、マスクシリコン酸ィ匕膜 4の膜厚は、例えば、 50nmである。また、マスクシリ コン酸ィ匕膜 4は、材料としてシリコン酸ィ匕膜の換わりに同等の膜厚を有するシリコン窒 化膜を用いても良い。以上説明した製造工程により、図 1Aに示す中間製造物が製 造される。
[0024] 次に、リゾグラフィー技術を用いてゲート電極をパターユングし、ドライエッチング法 を用いてマスクシリコン酸ィ匕膜 4、多結晶シリコン膜 3及びゲート絶縁膜 2に対して垂 直性の高いエッチングを行って、 Si基板 1の表面を部分的に露出させる。次に、 Si基 板 1の露出部分にエクステンション領域 5を形成するために、 Bやフッ化ボロン (BF )
2 などの p型不純物をイオン注入する。エクステンション領域 5の深さは、例えば、 20η mであり、また不純物濃度は、例えば、 1 X 1019cm 3〜1 X 1021cm 3である。以上説 明した製造工程により、図 1Bに示す中間製造物が製造される。
[0025] 次に、サイドウォール 6を形成する。サイドウォール 6の構造としては、例えば、シリコ ン酸ィ匕膜の単層構造又はシリコン窒化膜の単層構造が考えられる。まず、シリコン酸 化膜の単層構造によりサイドウォール 6を形成した場合、 Gaドープ多結晶シリコン膜 1 0をニッケルシリサイドィ匕する前に、 Gaドープ多結晶シリコン膜 10上に成膜されたマ スクシリコン窒化膜をエッチングで取り除く必要がある。このとき、エッチング溶液とし て、サイドウォール 6のシリコン酸ィ匕膜に対するエッチング選択性が高 、リン酸溶液を 用いれば、マスクシリコン窒化膜を完全に取り除くことができる一方、サイドウォール 6 を残すことができる。しかし、コバルトシリサイド（CoSi )からなるソース'ドレインシリサ
2
イド膜 7を形成する前の処理にお 、て、フッ化水素酸 (HF)溶液処理によりシリコン酸 化膜がエッチングされるため、ソース ·ドレインシリサイド膜 7が接合深さの浅 、ェタス テンション領域 5の上に形成される。これにより、ソース又はドレインと基板電極が導 通してしまい、接合リーク電流の増加が懸念される。一方、シリコン窒化膜の単層構 造によりサイドウォール 6を形成した場合、サイドウォール 6とエクステンション領域 5と の接触面で界面荒れが発生する可能性があり、このことがエクステンション領域 5の 抵抗増加を招くおそれがある。 [0026] しかし、以上説明した 2つの問題は、シリコン酸ィ匕膜とシリコン窒化膜の積層構造に よりサイドウォール 6を形成することで解決することができる。以下、サイドウォール 6の 形成手順について説明する。まず、シリコン酸ィ匕膜を CVD法を用いて均等に、かつ 、等方的 (コンフォーマル）に成膜する。成膜されたシリコン酸ィ匕膜の膜厚は、例えば
、 lOnmである。次に、シリコン窒化膜を CVD法を用いてコンフォーマルに成膜する 。成膜したシリコン窒化膜の膜厚は、例えば、 70nmである。その後、ドライエッチング 法を用いて、成膜したシリコン酸ィ匕膜及びシリコン窒化膜の厚さの分だけを垂直性の 高いエッチングで取り除く。上記の例では、サイドウォール 6の側壁膜厚は、 80nmに なる。
[0027] 次に、 Si基板 1の露出部分にソース'ドレイン拡散領域 8を形成するために、例えば 、 Bや BFなど、周期表の第 III族の元素力もなる p型不純物のイオン注入を行う。ソー
2
ス 'ドレイン拡散領域 8に注入された p型不純物の不純物濃度は、例えば、 1 X 1019c m— 3〜l X 1022cm— 3である。ソース'ドレイン拡散領域 8の接合深さは、例えば、 100η mである。なお、多結晶シリコン膜 3は、マスクシリコン酸ィ匕膜 4に覆われている。従つ て、エクステンション領域 5を形成する際と、このソース'ドレイン拡散領域 8を形成す る際とにそれぞれ行われたイオン注入では、多結晶シリコン膜 3には不純物はほとん ど注入されていない。このため、多結晶シリコン膜 3への p型不純物の注入量は、後 述する工程で多結晶シリコン膜 3に注入されるガリウム（Ga)の注入量に比べて、 2桁 以上低 、値にすることができる。
[0028] 次に、注入した不純物を電気的に活性化させるために、急速加熱 (RTA: Rapid Th ermal Annealing)処理法を用いて、所定の加熱温度（例えば、 900°C〜1100°C)及 び所定の加熱時間（例えば、 20秒以下）という条件の下において、上記したイオン注 入が終了した中間製造物についてァニールを行う。次に、ソース'ドレイン拡散領域 8 の表面に、 NiSi、 CoSi、 TiSiのいずれ力からなるソース'ドレインシリサイド膜 7を形
2 2
成する。
[0029] 以下、ソース'ドレインシリサイド膜 7の形成手順について、 CoSiを例にとって、説
2
明する。まず、ァニールが終了した中間製造物の表面を、硫酸 (H SO )と過酸ィ匕水
2 4
素水（H O )とを 3： 1の割合で混合した混合液（SPM： sulfuric acid/hydrogen perox ide/mix) (以下、「SPM溶液」と称する。）で洗浄した後、アンモニア（NH40H)と過 酸化水素水 (H O )と純水 (H O)とを 1： 1： 5の割合で混合した SC— 1溶液で洗浄
2 2 2
することにより、清浄する。
[0030] 次に、上記清浄後の中間製造物を HF溶液に浸漬させ、ソース ·ドレイン拡散領域 8 の表面に形成された自然酸ィ匕膜を完全に除去した後、超純水で洗浄し、乾燥させる 。次に、上記自然酸ィ匕膜が除去された状態の中間製造物の表面に、スパッタ法又は 蒸着法を用いて、 Co膜を、例えば、 Inn！〜 20nm程度だけ成膜する。その後、窒素 雰囲気中又は例えば、 lmTorr以下の真空中で、所定の加熱温度（例えば、 650°C 〜800°C)及び所定の加熱時間（例えば、 10秒〜 10分）という条件の下において、シ ンターを行う。このシンター工程は、必要であれば、例えば、 700°Cの低温シンターと 、例えば、 800°Cの高温シンターとの 2回の工程に分けて行っても良い。このシンター 工程で発生した余剰な反応生成物等は、上記 SPM溶液又は、塩酸 (HC1)と過酸化 水素水（H O )と純水（H O)とを 1： 1： 6の割合で混合した SC— 2溶液の 、ずれかで
2 2 2
除去する。このとき、上記したように、多結晶シリコン膜 3は、マスクシリコン酸ィ匕膜 4に 覆われているため、シリサイドィ匕せず、ソース'ドレイン拡散領域 8の表面にだけ、ソー ス 'ドレインシリサイド膜 7が形成される。以上説明した製造工程により、図 1Cに示す 中間製造物が製造される。
[0031] 次に、図 1Cに示す中間製造物の表面に、プラズマ CVD法を用いて、シリサイドマ スク酸ィ匕膜 (第 2のマスク） 9を、例えば、 400°C以下の低温で成膜する。シリサイドマ スク酸ィ匕膜 9を低温で成膜する理由は、ソース'ドレインシリサイド膜 7の熱安定性を 維持するためである。シリサイドマスク酸化膜 9の膜厚は、 10000nm〜50000nm程 度あれば良い。シリサイドマスク酸ィ匕膜 9の表面は、下地であるソース'ドレインシリサ イド膜 7の凹凸の影響を受けて平坦ではない。そこで、化学的機械的研磨 (CMP : C hemical Mechanical Polishing)を行い、シリサイドマスク酸化膜 9の表面を平坦ィ匕する とともに、マスクシリコン酸ィ匕膜 4を除去して多結晶シリコン膜 3の表面が現れるまで研 磨を行う。
[0032] これにより、図 1Dに示すように、ソース'ドレイン拡散領域 8の表面は、シリサイドマ スク酸ィ匕膜 9で覆われている一方、多結晶シリコン膜 3の表面が現れた状態になる。 次に、表面が現れた多結晶シリコン膜 3にイオン注入法を用いて Gaをドーピングする ことにより、 Gaドープ多結晶シリコン膜 10を形成する。この場合の注入エネルギーは 、 Gaイオンが多結晶シリコン膜 3を突き抜けて Si基板 1に到達しな 、程度であれば良 ぐ例えば、 5keVである。また、 Gaのドーズ量は、 Gaドープ多結晶シリコン膜 10を- ッケルシリサイド化したときに所期の仕事関数が得られるように、例えば、 5 X 1012cm" 2〜5 X 1016cm 2の間で条件を設定すれば良い。
[0033] 次に、 RTA処理法を用いて、所定の加熱温度（例えば、 750°C〜1100°C)及び所 定の加熱時間（例えば、 20秒以下）という条件の下において、上記した Gaイオンの 注入が終了した中間製造物、特に、 Gaドープ多結晶シリコン膜 10について熱処理を 行う。この熱処理は、ニッケルシリサイドの仕事関数シフトに必要な前処理である。図 2は、 Gaのドーズ量に対する仕事関数のシフトについての実験結果の一例を示して いる。この実験では、上記熱処理は、加熱温度を 950°Cとし、加熱時間を 10秒とした 。以上説明した製造工程により、図 1Dに示す中間製造物が製造される。
[0034] 次に、 Gaドープ NiSiゲート電極 11を形成する。以下、 Gaドープ NiSiゲート電極 11 の形成手順について説明する。まず、図 1Dに示す中間製造物を HF溶液に浸漬さ せ、 Gaドープ多結晶シリコン膜 10の表面に形成された自然酸化膜を完全に除去し た後、超純水で洗浄し、乾燥させる。このとき、シリサイドマスク酸ィ匕膜 9も HF溶液に よりエッチングされるが、シリサイドマスク酸ィ匕膜 9の膜厚は、 Gaドープ多結晶シリコン 膜 10上の自然酸ィ匕膜の膜厚に比べて十分に厚いため、シリサイドマスク酸ィ匕膜 9は 、この HF処理後も残存している。
[0035] 次に、上記自然酸ィ匕膜が除去された状態の中間製造物の表面に、スパッタ法、蒸 着法あるいは CVD法を用いて、 Ni膜 12を、例えば、 Gaドープ多結晶シリコン膜 10 の膜厚の 0. 3倍〜 0. 6倍の厚さだけ成膜する（図 1E参照)。その後、窒素雰囲気中 又は例えば、 lmTorr以下の真空中で、所定の加熱温度（例えば、 350°C〜600°C) 及び所定の加熱時間（例えば、 10秒〜 10分）という条件の下において、シンターを 行うことにより、 Gaドープ NiSiゲート電極 11を形成する。このシンター工程で発生し た余剰な反応生成物等は、上記 SPM溶液等で除去する。以上説明した製造工程に より、図 1Fに示す半導体装置、即ち、 Gaドープ NiSiゲート電極 11を有する p型 MIS FETが製造される。
[0036] 本発明の実施例 1では、図 1D及び図 1Fに示すように、ソース'ドレインシリサイド膜 7と Gaドープ NiSiゲート電極 11とを別々にシリサイド化している。これにより、ソース' ドレイン拡散領域 8では接合リーク電流が増加しな 、ようにソース ·ドレインシリサイド 膜 7を比較的薄く製造することができる一方、ゲート電極としては、厚い Gaドープ NiS iゲート電極 11を形成することができる。また、ソース'ドレイン拡散領域 8に NiSiに比 ベ高温まで熱安定性の高い CoSiを用いた場合には、プラズマ CVD法を用いてシリ
2
サイドマスク酸ィ匕膜 9を成膜する際に加わる熱に対して、ソース'ドレインシリサイド膜 7の安定性を維持することができる。
従って、本発明の実施例 1によれば、製造工程の工程数は増加するが、サリサイド プロセスを用いることなぐ後にゲート電極となるべき多結晶シリコン膜 3だけを選択的 にニッケルシリサイド化することにより、ゲート長による NiSi糸且成比依存性を改善する ことができ、安定な NiSiゲート電極を形成することができる。また、ゲート絶縁膜の薄 膜ィ匕による MISFETの駆動能力向上を達成することができる。
[0037] また、本発明の実施例 1によれば、ゲート絶縁膜 2と Gaドープ NiSiゲート電極 11と の少なくとも界面部分に Gaがドーピングされている。そして、この界面部分における G aの濃度は、 1 X 1017cm 3以上であって、 Si結晶中の Ga固溶限界濃度以下である。 また、この界面部分における Gaは、ゲート絶縁膜 2中に存在して、固定電荷又はトラ ップ準位となるものである。従って、本発明の実施例 1によれば、 Gaドープ NiSiゲー ト電極 11の仕事関数を、 Gaのドープ量に応じて、通常のニッケルシリサイドの仕事関 数である 4. 66eVから p+型多結晶シリコンの仕事関数である 5. 17eV並みにまで大 幅に変動させることができる。
[0038] 実施例 2.
図 3A〜図 3Dは、本発明の実施例 2に係る半導体装置の製造方法を示す工程図 である。本発明の実施例 2では、リソグラフィー技術を用いて、図 3Dに示す、上記実 施例 1で説明した Gaドープ NiSiゲート電極を有する p型 MISFET21と、上記文献 2 に開示されて 、るアンチモン（Sb)等をドーピングした NiSiゲート電極を有する n型 M ISFET22とからなる CMOS魏積ィ匕する製造方法にっ 、て、説明する。 [0039] 以下では、 n型 MISFET22の NiSiゲート電極を製造する際に、 Sbをドーピングす る例につ 、て説明するが、ヒ素 (As)又はリン (P)をドーピングしても良!、。
なお、図 3Aに示す製造工程より前の製造工程については、上記実施例 1で説明し た、図 1A〜図 1Cに示す製造工程と同様である。従って、図 3A〜図 3Dにおいて、 図 1A〜図 1Fの各部に対応する部分には同一の符号を付け、その説明を省略する。 ただし、図 3A〜図 3Dには、上記実施例 1で説明及び図示をともに省略した素子分 離領域 23を図示している。また、 n型 MISFET領域 22の Si基板 24の表面力も深さ 方向の、例えば、 300nmの領域には、 p型不純物が、例えば、 5 X 1016cm 3〜5 X 1 018cm 3程度の不純物濃度で存在する。
[0040] 以下、順を追って上記 CMOSの製造工程を説明する。図 1Dに示すイオン注入法 を用いた Gaのイオン注入前に、図 3Aに示すように、リソグラフィー技術を用いて、 n 型 MISFET領域 22をレジストマスク 25で覆った後、 Gaをドーピングする。
これにより、 p型 MISFET領域 21の表面が現れた多結晶シリコン膜 3に Gaがドーピ ングされ、 Gaドープ多結晶シリコン膜 10が形成される。この場合の注入エネルギー は、 Gaイオンが多結晶シリコン膜 3を突き抜けて Si基板 24に到達しな 、程度であれ ば良ぐ例えば、 5keVである。また、 Gaのドーズ量は、 Gaドープ多結晶シリコン膜 10 をニッケルシリサイドィ匕したときに所期の仕事関数が得られるように、例えば、 5 X 1012 cm 2〜5 X 1016cm 2の間で条件を設定すれば良い。以上説明した製造工程により、 図 3Aに示す中間製造物が製造される。
[0041] 次に、レジストマスク 25を剥離した後、同様にリソグラフィー技術を用いて、 p型 MIS FET領域 21をレジストマスク 26で覆い、 Sbをドーピングする。これにより、 n型 MISF ET領域 22の表面が現れた多結晶シリコン膜 3に Sbがドーピングされ、 Sbドープ多 結晶シリコン膜 27が形成される。この場合の注入エネルギーは、 Sbイオンが多結晶 シリコン膜 3を突き抜けて Si基板 24に到達しない程度であれば良ぐ例えば、 lOkeV である。以上説明した製造工程により、図 3Bに示す中間製造物が製造される。
[0042] 次に、 RTA処理法を用いて、所定の加熱温度（例えば、 750°C〜1100°C)及び所 定の加熱時間（例えば、 20秒以下）という条件の下において、上記した Gaイオン及 び Sbイオンの注入が終了した中間製造物、特に、 Gaドープ多結晶シリコン膜 10及 び Sbドープ多結晶シリコン膜 27について熱処理を行う。この熱処理は、ニッケルシリ サイドの仕事関数シフトに必要な前処理である。
[0043] 次に、 Gaドープ NiSiゲート電極 11及び Sbドープ NiSiゲート電極 28を同時に形成 する。以下、 Gaドープ NiSiゲート電極 11及び Sbドープ NiSiゲート電極 28の形成手 順について説明する。まず、図 3Bに示す中間製造物を HF溶液に浸漬させ、レジスト マスク 26と、 Gaドープ多結晶シリコン膜 10及び Sbドープ多結晶シリコン膜 27の表面 にそれぞれ形成された自然酸化膜とを完全に除去した後、超純水で洗浄し、乾燥さ せる。このとき、シリサイドマスク酸ィ匕膜 9も HF溶液によりエッチングされる力 シリサイ ドマスク酸ィ匕膜 9の膜厚は、 Gaドープ多結晶シリコン膜 10及び Sbドープ多結晶シリ コン膜 27上の自然酸ィ匕膜の膜厚に比べて十分に厚いため、シリサイドマスク酸ィ匕膜 9は、この HF処理後も残存している。
[0044] 次に、上記自然酸ィ匕膜が除去された状態の中間製造物の表面に、スパッタ法、蒸 着法あるいは CVD法を用いて、 Ni膜 29を、例えば、 Gaドープ多結晶シリコン膜 10 及び Sbドープ多結晶シリコン膜 27の膜厚の 0. 3倍〜 0. 6倍の厚さだけ成膜する（図 3C参照)。その後、窒素雰囲気中又は例えば、 lmTorr以下の真空中で、所定の加 熱温度 (例えば、 350°C〜600°C)及び所定の加熱時間（例えば、 10秒〜 10分）とい う条件の下において、シンターを行うことにより、 Gaドープ NiSiゲート電極 11及び Sb ドープ NiSiゲート電極 28を形成する。このシンター工程で発生した余剰な反応生成 物等は、上記 SPM溶液等で除去する。以上説明した製造工程により、図 3Dに示す 半導体装置、即ち、 Gaドープ NiSiゲート電極 11を有する p型 MISFETと、 Sbドープ NiSiゲート電極 28を有する n型 MISFETとからなる CMOSが製造される。
[0045] このように、本発明の実施例 2によれば、上述した実施例 1に係る半導体装置の製 造方法で得られる効果を損なうことなぐ CMOSを集積ィ匕することができる。また、本 発明の実施例 2によれば、リソグラフィー技術を用いるだけでシリサイドゲート CMOS を集積化することができるので、他のゲートラストプロセスによる金属ゲート CMOSと 比較して、コストメリットと絶縁膜信頼性が高!、と言える。
[0046] 実施例 3.
図 4A〜図 4Eは、本発明の実施例 3に係る半導体装置の製造方法を示す工程図 である。本発明の実施例 3では、図 4Eに示す Gaドープ NiSiゲート電極 11を有する p 型 MISFETの製造方法について説明する。本発明の実施例 3では、ソース'ドレイン 拡散領域の表面及びゲート電極の表面を同時にシリサイドィ匕するサリサイド (Salidde ： Self-Aligned Silicide)プロセスを適用している。このサリサイドプロセスを MISFETの 製造方法に適用した場合、ゲート電極上に成膜される Ni膜の膜厚とソース'ドレイン 拡散領域上に成膜される Ni膜の膜厚とが等しくなるため、 Niシンター工程を経てそ れぞれ形成されるゲート電極上の NiSi膜の膜厚と、ソース'ドレイン拡散領域上の Ni Si膜の膜厚とが等しくなる。
[0047] し力し、ゲート長が 150nm以下になると、サリサイドプロセスを MISFETの製造方 法に適用した場合、ゲート電極上の NiSi膜の膜厚の方がソース'ドレイン拡散領域 上の NiSi膜の膜厚より厚くなる傾向にある。そこで、本発明の実施例 3では、この現 象を積極的に利用している。即ち、上記したように、サリサイドプロセスを MISFETの 製造方法に適用することにより、ソース'ドレイン拡散領域上の NiSi膜の膜厚がゲー ト電極上の NiSi膜の膜厚より薄くなる。このため、ソース'ドレイン拡散領域では、ソー ス又はドレインと基板電極とが導通することに起因する接合リーク電流の増加を抑制 することができるとともに、ゲート電極となるべき多結晶シリコン膜のすべてをニッケル シリサイドィ匕することができる。
[0048] 以下、順を追ってサリサイドプロセスを MISFETの製造方法に適用した製造工程を 説明する。まず、 n型の不純物がドーピングされた Si基板 31を準備する。この Si基板 31の表面力 深さ方向に所定深さ、例えば、 300nmの領域における n型不純物濃 度は、例えば、 5 X 1016cm— 3〜5 X 1018cm— 3である。 Si基板 31上に、公知の LOCO S法や STI法などにより図示せぬ素子分離領域を形成した後、熱酸化法又はラジカ ル酸窒化法によりゲート絶縁膜 32を成膜する。このゲート絶縁膜 32は、シリコン酸ィ匕 膜又はシリコン酸窒化膜のどちらであっても良い。また、ゲート絶縁膜 32の膜厚は、 例えば、 0. 5nm〜5nm程度である。
[0049] 次に、後に NiSiゲート電極となるべき多結晶シリコン膜 33を CVD法を用いてゲート 絶縁膜 32上に成膜する。ここで、多結晶シリコン膜 33の膜厚は、例えば、 ΙΟηπ！〜 1 OOnm (好ましくは、 50nm)である。次に、多結晶シリコン膜 33にイオン注入法を用 いて Gaをドーピングすることにより、 Gaドープ多結晶シリコン膜 34を形成する。この 場合の注入エネルギーは、 Gaイオンが多結晶シリコン膜 33を突き抜けて Si基板 31 に到達しない程度であれば良ぐ例えば、 5keVである。また、 Gaのドーズ量は、 Ga ドープ多結晶シリコン膜 34をニッケルシリサイドィ匕したときに所期の仕事関数が得ら れるように、例えば、 5 X 1012cm 2〜5 X 1016cm 2の間で条件を設定すれば良い。以 上説明した製造工程により、図 3Aに示す中間製造物が製造される。
[0050] 次に、 Gaドープ多結晶シリコン膜 34上にイオン注入の保護マスクとなるマスクシリコ ン酸ィ匕膜 35を CVD法を用いて成膜する。ここで、マスクシリコン酸ィ匕膜 35の膜厚は 、例えば、 70nmである。次に、リゾグラフィー技術を用いてゲート電極をパターニン グし、ドライエッチング法を用いてマスクシリコン酸ィ匕膜 35、 Gaドープ多結晶シリコン 膜 34及びゲート絶縁膜 32に対して垂直性の高いエッチングを行って、 Si基板 31の 表面を部分的に露出させる。
[0051] ここで、マスクシリコン酸ィ匕膜 35は、材料としてシリコン酸ィ匕膜のかわりに同等の膜 厚を有するシリコン窒化膜を用いても良い。ただし、イオン注入の保護マスクとしてシ リコン窒化膜 (以下、「マスクシリコン窒化膜」と称する。）を用いた場合、図 4Cに示す サイドウォール 37の材料は、シリコン酸ィ匕膜を用いなければならない。以下、その理 由を説明する。即ち、サイドウォール 37の材料としてシリコン酸ィ匕膜を用いた場合、 G aドープ多結晶シリコン膜 34をニッケルシリサイド化する前に、 Gaドープ多結晶シリコ ン膜 34上に成膜されたマスクシリコン窒化膜をエッチングで取り除く必要がある。 このとき、エッチング溶液として、サイドウォール 37のシリコン酸ィ匕膜に対するエツチン グ選択性が高いリン酸溶液を用いれば、マスクシリコン窒化膜を完全に取り除くことが できる一方、サイドウォール 37を残すことができる。し力し、 CoSi力もなるソース'ドレ
2
インシリサイド膜 7を形成する前の処理において、 HF溶液処理によりシリコン酸ィ匕膜 がエッチングされるため、ソース ·ドレインシリサイド膜 41が接合深さの浅!ヽェタステン シヨン領域 36の上に形成される。これにより、ソース又はドレインと基板電極が導通し てしまい、接合リーク電流の増加が懸念される。そこで、この接合リーク電流の増加を 招かな!/、ようにするために、サイドウォール 37を残す必要がある。
[0052] 一方、マスクシリコン酸ィ匕膜 35の材料としてシリコン酸ィ匕膜を用いた場合、マスクシ リコン酸ィ匕膜 35の材料としてシリコン窒化膜を用いた場合とは逆の理由により、サイド ウォール 37の材料は、シリコン窒化膜を用いなければならない。そして、 Gaドープ多 結晶シリコン膜 34上に成膜されたマスクシリコン酸ィ匕膜 35をエッチングで取り除く際 のエッチング溶液として、 HF溶液を用いると良い。ただし、サイドウォール 37とェクス テンション領域 36との接触面で界面荒れが発生する可能性があり、このことがェクス テンション領域 36の抵抗増加を招くおそれがある。そのような場合には、シリコン酸ィ匕 膜とシリコン窒化膜とを積層した積層サイドウォールを用いると良い。以下の説明では 、マスクシリコン酸ィ匕膜 35の材料としてシリコン酸ィ匕膜を用いた場合について説明す る。
[0053] 次に、 Si基板 31の露出部分にエクステンション領域 36を形成するために、 Bや BF
2 などの p型不純物をイオン注入する。エクステンション領域 36の深さは、例えば、 20η mであり、また不純物濃度は、例えば、 1 X 1019cm 3〜1 X 1021cm— 3である。なお、ェ タステンション領域 36は、上記 p型不純物のイオン注入により結晶欠陥が発生してい る場合があるため、この結晶欠陥を除去するための熱処理工程を施しても良い。上 記したように、 Gaドープ多結晶シリコン膜 34に熱処理を行うことにより、 Gaドープ多 結晶シリコン膜 34をニッケルシリサイド化すると、仕事関数を Gaのドープ量に応じて、 通常のニッケルシリサイドの仕事関数である 4. 66eVから p+型多結晶シリコンの仕事 関数である 5. 17eV並みにまで変化させることができる。従って、上記結晶欠陥を除 去するための熱処理工程を Gaドープ多結晶シリコン膜 34に必要な熱処理として実 施できるので、工程数の増加を抑えることができる。以上説明した製造工程により、図 4Bに示す中間製造物が製造される。
[0054] 次に、サイドウォール 37を形成する。サイドウォール 37の構造としては、上記した理 由により、シリコン酸ィ匕膜とシリコン窒化膜の積層構造を採用する。以下、サイドゥォ ール 37の形成手順について説明する。まず、シリコン酸化膜を CVD法を用いてコン フォーマルに成膜する。成膜されたシリコン酸ィ匕膜の膜厚は、例えば、 lOnmである。 次に、シリコン窒化膜を CVD法を用いてコンフォーマルに成膜する。成膜したシリコ ン窒化膜の膜厚は、例えば、 70nmである。その後、ドライエッチング法を用いて、成 膜したシリコン酸ィ匕膜及びシリコン窒化膜の厚さの分だけを垂直性の高いエッチング で取り除く。上記の例では、サイドウォール 37の側壁膜厚は、 80nmになる。
[0055] 次に、 Si基板 31の露出部分にソース'ドレイン拡散領域 38を形成するために、例え ば、 Bや BFなど、周期表の第 III族の元素力もなる p型不純物のイオン注入を行う。ソ
2
ース 'ドレイン拡散領域 38に注入された p型不純物の不純物濃度は、例えば、 1 X 10 19cm— 3〜l X 1022cm— 3である。ソース'ドレイン拡散領域 38の接合深さは、例えば、 10 Onmである。なお、 Gaドープ多結晶シリコン膜 34は、マスクシリコン酸ィ匕膜 35に覆わ れている。従って、エクステンション領域 36を形成する際と、このソース'ドレイン拡散 領域 38を形成する際とにそれぞれ行われたイオン注入では、 Gaドープ多結晶シリコ ン膜 34には不純物はほとんど注入されていない。このため、 Gaドープ多結晶シリコン 膜 34への p型不純物の注入量は、 Gaの注入量に比べて、 2桁以上低い値にすること ができる。以上説明した製造工程により、図 4Cに示す中間製造物が製造される。
[0056] 次に、図 4Cに示す中間製造物を HF溶液に浸漬させ、マスクシリコン酸ィ匕膜 35を 全て除去した後、不純物の活性ィ匕ァニールを行う。上記したエクステンション領域 36 への p型不純物のイオン注入によりエクステンション領域 36に発生している結晶欠陥 除去のための熱処理工程を行わな力つた場合でも、この活性ィ匕ァニール工程により 、ニッケルシリサイドィ匕前の Gaドープ多結晶シリコン膜 34の熱処理を実施することが できる。
この熱処理は、上記した RTA処理法であり、所定の加熱温度（例えば、 900°C〜11 00°C)及び所定の加熱時間（例えば、 20秒以下） t 、う条件の下にお 、て行う。
[0057] 次に、上記ァニールが終了した中間製造物を HF溶液に浸漬させ、マスクシリコン 酸化膜 35、ソース ·ドレイン拡散領域 38の表面に形成された自然酸化膜及び Gaド ープ多結晶シリコン膜 34の表面に形成された自然酸ィ匕膜を全て除去した後、超純 水で洗浄し、乾燥させる。次に、上記自然酸ィ匕膜が除去された状態の中間製造物の 表面に、スパッタ法、蒸着法あるいは CVD法を用いて、 Ni膜 39を、例えば、 15nm 〜20nmの厚さだけ成膜する（図 4D参照)。その後、窒素雰囲気中又は例えば、 lm Torr以下の真空中で、所定の加熱温度（例えば、 350°C〜600°C)及び所定の加熱 時間（例えば、 10秒〜 10分）という条件の下において、シンターを行うことにより、 Ga ドープ NiSiゲート電極 40及びソース ·ドレインシリサイド膜 41を形成する。このシンタ 一工程で発生した余剰な反応生成物等は、上記 SPM溶液等で除去する。以上説明 した製造工程により、図 4Eに示す半導体装置、即ち、 Gaドープ NiSiゲート電極 40を 有する P型 MISFETが製造される。
[0058] このように、本発明の実施例 3によれば、通常の MISFET製造プロセスに対して、 多結晶シリコン膜 33への Gaのイオン注入工程、マスクシリコン酸ィ匕膜 35の成膜工程 、マスクシリコン酸化膜 35の除去工程を追加するだけで、 Gaドープ NiSiゲート電極 4 0を有する p型 MISFETを製造することができる。また、本発明の実施例 3によれば、 ゲート電極のニッケルシリサイド化の前に必要な Gaドープ多結晶シリコン膜 34の熱 処理と、エクステンション領域 36に p型不純物のイオン注入したことによりェクステン シヨン領域 36に発生している結晶欠陥を除去するための熱処理とを同時に行うこと ができるため、スループロセスの熱履歴もこれまでの CMOSプロセスと換わることは ない。何故なら、一般的に、熱処理工程が増加すると、それに伴って短チャネル MIS FET素子の性能が劣化したり、オフ特性が劣化することが懸念される力 本発明の 実施例 3によれば、熱処理工程が増えることがないからである。
[0059] 以上、この実施例を図面を参照して詳述してきた力 具体的な構成はこの実施例に 限られるものではなぐ本発明の要旨を逸脱しない範囲の設計の変更等があっても 本発明に含まれる。
例えば、上述の各実施例では、いずれも n型 Si基板を用いる例を示した力 これに 限定されず、 p型 Si基板を用いるとともに、各ソース'ドレイン拡散領域等の導電型を 上述の各実施例とは逆にしても、上述の各実施例で述べたと略同様の作用効果を 得ることができる。さらに、 Si以外の半導体基板を用いても良い。
また、上述の各実施例は、その目的及び構成等に特に矛盾や問題がない限り、互 いの技術を流用することができる。

Claims

請求の範囲
[1] 半導体基板の表面に成膜されたゲート絶縁膜上にシリコン膜を成膜する工程と、 前記シリコン膜にガリウムをドーピングしてガリウムドープシリコン膜を形成する工程 と、
前記ガリウムドープシリコン膜の熱処理を行う工程と、
熱処理された前記ガリウムドープシリコン膜上にニッケル膜を成膜する工程と、 窒素雰囲気中及び高真空中の 、ずれかでシンターを行うことにより、前記ニッケル 膜が成膜された前記ガリウムドープシリコン膜をニッケルシリサイド反応させてゲート 電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
[2] 前記シリコン膜を成膜する工程の後に、前記シリコン膜上に第 1のマスクを成膜する 工程と、
前記第 1のマスク、前記シリコン膜及び前記ゲート絶縁膜をパターニングして前記 半導体基板の表面を部分的に露出させる工程と、
前記半導体基板の露出部分にソース'ドレイン拡散領域を形成する工程と、 前記ソース'ドレイン拡散領域の表面にシリサイド膜を形成する工程と、 前記シリサイド膜上に第 2のマスクを成膜する工程と、
前記第 1のマスクを除去して前記シリコン膜の表面を露出させる工程と
をさらに備え、
前記ガリウムドープシリコン膜を形成する工程は、露出させる工程の後に行なうこと を特徴とする請求項 1記載の半導体装置の製造方法。
[3] 前記シリコン膜の n型半導体素子領域にアンチモン、ヒ素及びリンのいずれかをド 一ビングしてアンチモン等ドープシリコン膜を形成する工程をさらに備え、
前記ガリウムドープシリコン膜を形成する工程は、前記シリコン膜の p型半導体素子 領域にガリウムをドーピングし、
前記熱処理を行う工程は、前記ガリウムドープシリコン膜及び前記アンチモン等ド ープシリコン膜の熱処理を行 、、
前記ニッケル膜を成膜する工程は、熱処理された、前記ガリウムドープシリコン膜及 び前記アンチモン等ドープシリコン膜上に前記ニッケル膜を成膜し、 前記ゲート電極を形成する工程は、前記ニッケル膜が成膜された、前記ガリウムド ープシリコン膜及び前記アンチモン等ドープシリコン膜をニッケルシリサイド反応させ ることを特徴とする請求項 1記載の半導体装置の製造方法。
[4] 熱処理を行う工程の後に、前記シリコン膜及び前記ゲート絶縁膜をパターユングし て前記半導体基板の表面を部分的に露出させる工程と、
前記半導体基板の露出部分にソース'ドレイン拡散領域を形成する工程とをさらに 備え、
前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜及び前記ソース' ドレイン拡散領域上に前記ニッケル膜を成膜し、
前記ゲート電極を形成する工程は、前記ニッケル膜が成膜された、前記ガリウムド ープシリコン膜及び前記アンチモン等ドープシリコン膜をニッケルシリサイド反応させ ることを特徴とする請求項 1記載の半導体装置の製造方法。
[5] 熱処理する工程では、加熱温度が 750°C〜1100°C、加熱時間が 20秒以下である ことを特徴とする請求項 1記載の半導体装置の製造方法。
[6] 熱処理する工程は、前記半導体基板のソース ·ドレイン領域に形成されたエタステ ンシヨン領域に発生している結晶欠陥を除去するための熱処理を兼ねていることを特 徴とする請求項 1記載の半導体装置の製造方法。
[7] 前記ガリウムドープシリコン膜を形成する工程では、前記ガリウムのドーズ量が 5 X 1
012cm 2〜5 X 1016cm 2であることを特徴とする請求項 1記載の半導体装置の製造方 法。
[8] 前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜の膜厚の 0. 3倍 〜0. 6倍の厚さだけ前記ニッケル膜を成膜することを特徴とする請求項 1記載の半 導体装置の製造方法。
[9] 前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜及び前記アンチ モン等ドープシリコン膜のいずれかの膜厚の 0. 3倍〜 0. 6倍の厚さだけ前記-ッケ ル膜を成膜することを特徴とする請求項 3記載の半導体装置の製造方法。
[10] 前記ゲート電極を形成する工程では、加熱温度が 350°C〜600°Cであり、加熱時 間が 10秒〜 10分であることを特徴とする請求項 1記載の半導体装置の製造方法。
[11] 前記半導体基板は、シリコン力 なることを特徴とする請求項 1記載の半導体装置 の製造方法。
[12] 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲー ト電極とを備え、
請求項 1記載の半導体装置の製造方法により製造されたことを特徴とする半導体 装置。
[13] 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分にガリウム 力 Sドーピングされていることを特徴とする請求項 12記載の半導体装置。
[14] 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分のガリウム の濃度は、 1 X 1017cm 3以上であって、シリコン結晶中のガリウム固溶限界濃度以下 であることを特徴とする請求項 13記載の半導体装置。
[15] 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分にドーピン グされているガリウムは、前記ゲート絶縁膜中に存在して固定電荷及びトラップ準位 のいずれかとなることを特徴とする請求項 13記載の半導体装置。
[16] 半導体基板と、
前記半導体基板上の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲー ト電極と、
前記半導体基板に形成されたソース ·ドレイン領域と、
前記ソース'ドレイン領域の表面に形成されたソース'ドレインシリサイド膜とを備え、 ゲート電極は、ソース ·ドレインシリサイド膜よりも膜厚が薄 、ことを特徴とする半導体 装置。
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