WO2006093023A1 - 半導体装置及びその製造方法 - Google Patents

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    • H01L2221/1089—Stacks of seed layers

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • LSIs in which elements such as field effect transistors are integrated on a silicon substrate are becoming faster and lower in power consumption due to miniaturization.
  • LSI miniaturization is progressing based on scaling rules, and wiring is becoming denser, multilayered, and thinner. For this reason, the stress applied to the wiring and the current density flowing through the wiring are increasing, and wire breakdown due to electoric port migration becomes a problem.
  • A1 aluminum (A1) has been used as the wiring material for LSIs, and in order to improve its resistance to electrification, the addition of impurities such as copper and silicon to A1, and titanium nitride (TiN) above and below the A1 wiring layer Therefore, stacking has been carried out by sandwiching between high melting point metals such as titanium (Ti).
  • the melting point is higher and the self-diffusion energy is larger than that of A1, so the adoption of a laminated structure with the upper and lower sides sandwiched between refractory metals provides resistance to electrification migration. Expected to be excellent.
  • the embedded wiring structure it is difficult to improve reliability because it is dominated by the interface diffusion between the barrier layer and the copper layer.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-297696
  • the present invention has been made in view of such circumstances, and provides a semiconductor device having a high copper wiring layer that is resistant to electret migration.
  • the present invention is particularly characterized by being in contact with the small particle force barrier layer. According to the present invention, it is considered that the copper wiring layer having a high resistance to electoric port migration is obtained by the following action.
  • the small particle layer is smaller in size than the large particle layer and the gaps between the crystal grains are small, so the small particle layer is less likely to aggregate during heat treatment. Therefore, the small grain layer is unlikely to undergo volume changes or crystal structure changes during heat treatment. For this reason, the interface state between the barrier layer and the small particle layer is not easily affected by the heat treatment, and the adhesive state between the two is maintained. From another point of view, the small particle layer has a small particle size, so the contact area with the noria layer is large, and the adhesion between the two is small. Get higher.
  • FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an example of the present invention.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an example of the present invention.
  • FIG. 4 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an example of the present invention.
  • FIG. 5 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an example of the present invention.
  • FIG. 6 is a TEM photograph (magnification of 100,000 times) showing a cross section of a copper layer at the barrier layer interface according to an example of the present invention.
  • FIG. 7 is a graph showing results of wiring reliability experiments according to an example of the present invention and a conventional example. Explanation of symbols
  • a groove or a hole is formed in an insulating film formed on a substrate, a barrier layer is formed on the obtained substrate, and a copper seed layer is formed on a noria layer.
  • substrate various substrates used in the manufacture of semiconductor devices, such as Si or GaAs substrates, can be used.
  • the material and forming method of the insulating film on the substrate are not particularly limited.
  • Insulating film, for example, layer It can be formed of BPSG or FSG that is generally used to form an inter-layer insulating film.
  • the method for forming the interlayer insulating film is not particularly limited, and may be a CVD method or a coating method.
  • the method for forming the groove or hole in the insulating film is not particularly limited, and for example, it can be formed using photolithography and etching techniques.
  • the shape of the groove or hole is not limited. Only one of the groove and hole may be formed, and both the groove and hole should be formed.
  • the noria layer is formed on at least the insulating film in the groove or hole, and is usually formed on the entire surface of the substrate on which the insulating film is formed.
  • the barrier layer has a function to prevent copper atoms constituting the copper seed layer from diffusing into the substrate and contaminating the substrate. As long as such a function can be realized, the material and forming method of the barrier layer are not limited.
  • the barrier layer can be formed of a refractory metal such as tantalum nitride or tantalum, for example.
  • the NORA layer can be formed of, for example, a single layer of tantalum nitride or tantalum, or a laminated structure of tantalum nitride and tantalum.
  • Each layer of the barrier layer having a single layer or a laminated structure can be formed by, for example, a sputtering method.
  • the copper seed layer is usually polycrystalline and has a multi-layer force with small and large grain layers with different crystal grain sizes.
  • the copper seed layer may be two layers or three or more layers.
  • “Small grain layer” means a layer having a smaller average particle diameter than a large grain layer
  • “large grain layer” means a layer having a larger average grain diameter than a small grain layer.
  • “Grain size” means the diameter of the circumscribed circle of the crystal grain
  • average grain size means the average grain size of the crystal grains included in the predetermined range.
  • the grain sizes of the crystals contained in the “small grain layer” and “large grain layer” are not particularly limited, but are, for example, about 0.2 to about Lnm and about 0.1 to about LO / zm, respectively.
  • the term “multiple layers” includes not only the case where the boundary between two adjacent layers is clear, but also the case where the interface is not clear due to the gradual change in crystal grain size. Therefore, for example, the crystal grain size near the lower surface of the copper seed layer (the surface closer to the barrier layer) is very small, and the crystal grain size gradually increases toward the upper surface of the copper seed layer. It is included in the scope of the present invention.
  • the thickness of the small particle layer is preferably 0.2 to 1 nm, and more preferably 0.2 to 0.6 nm. In this range This is because the small particle layer effectively functions.
  • the small grain layer and the large grain layer can be formed by chemical vapor deposition (CVD) (for example, metal organic chemical vapor deposition (MOCVD)) or sputtering.
  • CVD chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • the small layer and the large layer can be formed in the same or different ways. Examples of forming by different methods include forming a small grain layer by sputtering and forming a large grain layer by CVD, and vice versa.
  • the copper seed layer is formed by multiple sputtering, including low-energy sputtering and high-energy sputtering, and low-energy sputtering is performed at the start of sputtering.
  • “Small energy sputtering” means sputtering with lower energy than that of high energy sputtering. “High energy sputtering” is the opposite. According to this method, a small particle layer is formed in contact with the NOR layer. The change from low energy sputtering to high energy sputtering can be performed by changing the applied energy discontinuously or by gradually changing the applied energy.
  • Copper here includes not only pure copper but also alloys containing copper.
  • the copper plating layer can be formed by a known electrolytic plating method using the copper seed layer.
  • the wiring layer is formed by removing portions other than the grooves or holes (the copper plating layer and the copper seed layer on the surface).
  • the term “wiring layer” means a layer including at least one of a wiring and a connection electrode.
  • the wiring layer includes wiring.
  • the wiring layer includes a connection electrode.
  • the wiring layer includes wiring and connection electrodes.
  • the noria layer on the surface is also removed.
  • the unnecessary copper layer and the surface noria layer are removed, for example, by chemical mechanical polishing.
  • the semiconductor device includes an insulating film, a barrier layer, a copper seed layer, and a copper plating layer in this order on a substrate.
  • the copper seed layer includes a small grain layer and a large grain layer having different crystal grain sizes. It consists of multiple layers, and the small particle layer is in contact with the Noria layer.
  • first embodiment also applies to the second embodiment unless contrary to its spirit.
  • This embodiment has a copper layer in which electron migration is unlikely to occur during heat treatment.
  • the present invention can be applied to other than the formation of a wiring layer as in this embodiment.
  • FIGS. 1 to 5 are sectional views showing the manufacturing process of the semiconductor device of this embodiment.
  • the shapes, film thicknesses, temperatures, materials, methods, etc. shown in the drawings and the following description are examples, and the scope of the present invention is not limited to those shown in the drawings and the following description.
  • a lower layer is embedded in a part of an upper layer portion of an interlayer insulating film 5 formed on a semiconductor substrate 1 such as silicon on which an element isolation region 3 and a semiconductor element (not shown) are formed. Only wiring 7 is formed. Furthermore, after depositing a 50 nm thick SiN film 9 on the interlayer insulating film 5 by the CVD method, a 400 nm FSG film 11, a 50 nm SiN film 13, a 400 nm FSG film 15 and a 65 nm SiON film 17 are deposited. Each is deposited sequentially by CVD. The SiN film 9 prevents the metal atoms composing the lower wiring 7 from diffusing into the FSG film 11, and the SiN film 13 functions as a dry etching stopper film when processing damascene grooves.
  • the interconnected FSG film 11, SiN film 13, FSG film 15, and SiON film 17 are connected to the interconnect connection hole 2 using known photolithography and dry etching techniques.
  • Form 1 After forming the upper layer wiring groove 23 using the known photolithography technique and the dry etching technique for the interlayer insulating laminated film in which the connection hole 21 is formed, the connection is made using the known dry etching technique. By removing the SiN film 9 at the bottom of the hole 21, an upper buried trench and a connection hole are formed.
  • a barrier layer 25 made of TaN is deposited on the substrate surface including the upper wiring groove 23 and the inner surface of the hole 21.
  • the Noria layer 25 is formed by reactive ionization sputtering using a Ta target, with an Ar gas flow rate of 56 sccm, an N gas flow rate of 36 sccm, and a pressure of 4
  • a copper seed layer 27 is formed on the noria layer 25 as shown in FIG.
  • the copper seed layer 27 is formed by a two-step process.
  • a copper layer is formed by a self-ionization sputtering method using a copper target at an Ar gas flow rate of 48 sccm, a pressure of 6 mTorr, a high frequency power of 1000 W for plasma generation, and a substrate temperature of 20 ° C for about 2 seconds.
  • the first copper layer 27a is formed with a thickness of about 0.4 nm.
  • the second copper layer 27b is formed with a film thickness of 100 to 150 nm under the same vacuum conditions: Ar gas flow rate 48 sccm, pressure 6 mTorr, plasma generation high frequency power 2400 W, AC bias 50 W.
  • FIG. 6 shows a TEM photograph (magnification 1 million times) of the copper layer obtained by forming under the above conditions.
  • grain boundaries 31 are observed in the second copper layer 27b, and the grain size is on the order of several meters.
  • grain boundaries are not observed in the first copper layer 27a.
  • Grain boundaries are not observed in the first copper layer 27a, but the XRD measurement conducted separately confirmed that the first copper layer 27a is a crystalline phase. Therefore, it can be seen that the first copper layer 27a is a very small crystal grain (which is considered to be on the order of several nanometers).
  • the reason why the grain size of the first copper layer 27a is smaller than that of the second copper layer 27b is that the high-frequency power input at the time of forming the first copper layer 27a is smaller, so the aggregation of copper atoms proceeds. First of all, it is thought that this is because the crystal has grown too hard.
  • the first copper layer 27a having a small crystal grain size is provided on the barrier layer 25, and the first copper layer 27a hardly aggregates during the heat treatment. Adhesion with the copper layer 27a is ensured.
  • the copper plating layer 29, the copper seed layer 27, and the barrier layer 25 on the surface are removed by CMP, thereby completing the formation of the wiring layer including the copper buried wiring and the connection electrode. Furthermore, by repeating the above steps for the required number of metal wiring layers, it is possible to form a copper-embedded laminated wiring that is electrically connected by connection electrodes.
  • TaN is used as the noria layer.
  • other high melting point metals for example, Ta, TaSiN, Ti, TiN, TiSiN, W, WN, WSiN, Ru, RuO, etc.
  • MOCVD metal organic chemical vapor deposition
  • curve B has moved to the right side of curve A, indicating that the time until failure has increased. This increase is observed over the entire range of cumulative failure rates. This is, As a result of the process of this example, it is shown that the resistance to electo port migration has increased.

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Abstract

　エレクトロマイグレーション耐性の高い銅配線を有する半導体装置を提供すること。 　本発明の半導体装置は，基板上に形成された絶縁膜に溝又は孔を形成し，得られた基板上にバリア層を形成し，バリア層上に銅シード層を形成し，この銅シード層を利用して電解メッキ法によって銅メッキ層を形成し，表面の銅メッキ層及び銅シード層を除去することにより形成される配線層を有する半導体装置であって，銅シード層は，結晶粒径が異なる小粒層と大粒層とを備える複数層からなり，小粒層は，バリア層に接触している。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は，半導体装置及びその製造方法に関する。
背景技術
[0002] シリコン基板上に電界効果トランジスタ等の素子を集積させた LSIは，微細化により ,高速ィ匕あるいは低消費電力化が進んでいる。 LSIの微細化はスケーリング則を基 本としながら進められて，配線も高密度化，多層化，薄層化されている。このため，配 線に加わる応力や配線を流れる電流密度は増加し，エレクト口マイグレーションによる 配線の破談が問題となっている。
[0003] 従来， LSIの配線材料としてアルミニウム (A1)が用いられ，そのエレクト口マイダレ ーシヨン耐性を向上させるため， A1に銅，珪素等の不純物添加や A1配線層の上下を 窒化チタニウム (TiN) ,チタニウム (Ti)等の高融点金属で挟んだ積層化が行われて きた。
[0004] しかし， A1の抵抗率に依存する信号伝播遅延や許容電流密度の問題から代替配 線材料として，銅を導電材料として採用した配線形成が行われるようになってきて!/ヽ る。
[0005] 銅は，ドライエッチングによる微細加工が困難なため， A1配線形成に用いられてき た加工方法を適用することができない。そのため，層間絶縁膜に配線用溝や配線間 接続孔を形成し，この溝や接続孔に銅を充填し CMP法にて不要な銅を除去すること で埋め込み配線を形成するダマシン法が採用されている（例えば，特許文献 1を参 照)。
[0006] 銅を配線材料として使用した場合， A1と比較して融点が高く自己拡散エネルギーも 大きいため，上下を高融点金属で挟んだ積層構造を採用した場合は，エレクト口マイ グレーシヨン耐性に優れることが予想される。しかし，埋め込み配線構造ではバリア層 と銅層の界面拡散に支配されるため，信頼性の向上を得ることが困難となっている。
[0007] また，銅ダマシン配線形成を行う場合には，高アスペクト比のビアホールや溝内を 再現性良く充填することが必要であり，バリア層と銅層の積層薄膜形成した後，電解 メツキ法により銅成膜を行う方法が主として用いられているが，電解メツキ法により形 成される銅膜は，常温下で保管した場合に結晶サイズや不純物濃度が変化するセ ルファニール現象を伴うため， CMP工程での研磨速度変化を引き起こす。そのため 熱処理による膜改質が必要とされるが，この熱処理の際に，銅の結晶構造が変化し， バリア層と銅層の密着性が悪くなることがある。これらの層の密着性が悪くなると，バリ ァ層と銅層との界面付近で銅原子が移動しやすくなり，エレクト口マイグレーション耐 性が低下することがあった。
特許文献 1：特開平 11― 297696号公報
発明の開示
発明が解決しょうとする課題
[0008] 本発明は係る事情に鑑みてなされたものであり，エレクト口マイグレーション耐性の 高 ヽ銅配線層を有する半導体装置を提供するものである。
課題を解決するための手段及び発明の効果
[0009] 本発明の半導体装置は，基板上に形成された絶縁膜に溝又は孔を形成し，得られ た基板上にバリア層を形成し，ノリア層上に銅シード層を形成し，この銅シード層を 利用して電解メツキ法によって銅メツキ層を形成し，表面の銅メツキ層及び銅シード層 を除去することにより形成される配線層を有する半導体装置であって，銅シード層は ,結晶粒径が異なる小粒層と大粒層とを備える複数層からなり，小粒層は，ノリア層 に接触している。
[0010] 本発明は，特に，小粒層力バリア層に接触していることを特徴とする。本発明によつ てエレクト口マイグレーション耐性の高い銅配線層が得られるのは次の作用によると 考えられる。
小粒層は，大粒層よりも粒径が小さく，結晶粒間の隙間が小さいため，小粒層は， 熱処理などの際に凝集しにくい。従って，小粒層は，熱処理の際に体積変化や結晶 構造の変化を起こしにくい。このため，バリア層と小粒層の界面状態は，熱処理によ つて影響を受けにくく，両者の密着性の高い状態が保たれる。また，別の観点では， 小粒層は，粒径が小さいので，ノリア層との接触面積が大きくなり，両者の密着性が 高くなる。
このため，ノリア層と銅層との界面付近で銅原子が移動しにくく，エレクト口マイダレ ーシヨン耐性が高 、銅配線層が得られる。
図面の簡単な説明
[0011] [図 1]本発明の実施例による半導体装置の製造工程を示す断面図である。
[図 2]本発明の実施例による半導体装置の製造工程を示す断面図である。
[図 3]本発明の実施例による半導体装置の製造工程を示す断面図である。
[図 4]本発明の実施例による半導体装置の製造工程を示す断面図である。
[図 5]本発明の実施例による半導体装置の製造工程を示す断面図である。
[図 6]本発明の実施例によるバリア層界面での銅層の断面を示す TEM写真 (倍率 10 0万倍)である。
[図 7]本発明の実施例と従来例による配線信頼性実験の結果を示すグラフである。 符号の説明
[0012] 1 :半導体基板 3 :素子分離領域 5 :層間絶縁膜 7 :下層埋め込み配線 9, 13 : S iN膜 11, 15 :FSG膜 17 : SiON膜 21 :接続孔 23 :上層配線溝 25 :バリア層 27 :銅シード層 27a:第 1銅層 27b :第 2銅層 29 :銅メツキ層
発明を実施するための最良の形態
[0013] 1.第 1実施形態
本発明の第 1実施形態の半導体装置は，基板上に形成された絶縁膜に溝又は孔 を形成し，得られた基板上にバリア層を形成し，ノリア層上に銅シード層を形成し，こ の銅シード層を利用して電解メツキ法によって銅メツキ層を形成し，表面の銅メツキ層 及び銅シード層を除去することにより形成される配線層を有する半導体装置であって ,銅シード層は，結晶粒径が異なる小粒層と大粒層とを備える複数層からなり，小粒 層は，バリア層に接触している。
[0014] 1— 1.基板，絶縁膜
基板としては，半導体装置の製造に使用される種々の基板，例えば， Si又は GaAs 基板などを用いることができる。
基板上の絶縁膜の材料や形成方法は，特に限定されない。絶縁膜は，例えば，層 間絶縁膜を形成するために一般的に使用される BPSG又は FSGなどで形成すること ができる。層間絶縁膜の形成方法は，特に限定されず， CVD法であっても塗布法で あってもよい。絶縁膜の溝又は孔の形成方法は，特に限定されず，例えば，フォトリソ グラフィー及びエッチング技術を用いて形成することができる。溝又は孔の形状は， 限定されない。溝と孔の何れか一方のみを形成してもよく，溝と孔の両方を形成して ちょい。
[0015] 1 2.バリア層
ノリア層は，少なくとも溝又は孔の内の絶縁膜上に形成され，通常は，絶縁膜が形 成された基板全面に形成される。バリア層は，銅シード層などを構成する銅原子が基 板中に拡散して基板を汚染するのを防止する機能を有する。バリア層は，このような 機能を実現可能であれば，その材料や形成方法は限定されない。バリア層は，例え ば，窒化タンタル又はタンタルなどの高融点金属で形成することができる。具体的に は，例えば，ノ リア層は，例えば，窒化タンタル又はタンタルの単層，又は窒化タンタ ルとタンタルの積層構造で形成することができる。単層又は積層構造のバリア層の各 層は，例えばスパッタリング法によって形成することができる。
[0016] 1 3.銅シード層
銅シード層は，通常は，多結晶であり，結晶粒径が異なる小粒層と大粒層とを備え る複数層力もなる。銅シード層は， 2層であっても， 3層以上であってもよい。「小粒層 」とは，大粒層よりも，平均粒径が小さい層を意味し， 「大粒層」とは，小粒層よりも，平 均粒径が大きい層を意味する。なお， 「粒径」とは，結晶粒の外接円の直径を意味し , 「平均の結晶粒径」とは，所定範囲に含まれる結晶粒の粒径の平均を意味する。「 小粒層」， 「大粒層」に含まれる結晶の粒径は，特に限定されないが，例えば，それぞ れ 0. 2〜： Lnm程度， 0. 1〜： LO /z m程度である。また， 「複数層」という用語には，隣 接する 2層間の境界面が明確である場合のみならず，徐々に結晶粒径が変化して境 界面が明確でない場合も含まれる。従って，例えば，銅シード層の下面 (バリア層に 近い方の面)近傍での結晶粒径が非常に小さく，かつ，銅シード層の上面に向かつ て結晶粒径が徐々に大きくなる場合も本発明の範囲に含まれる。小粒層の厚さは， 好ましくは 0. 2〜lnmであり，さらに好ましくは 0. 2〜0. 6nmである。この範囲の場 合に，小粒層が効果的に機能を発揮するからである。
[0017] 小粒層及び大粒層は，化学気相成長法 (CVD法）（例えば，有機金属化学気相成 長法 (MOCVD法)）又はスパッタリング法などで形成することができる。小粒層及び 大粒層は，互いに同一又は異なる方法で形成することができる。異なる方法で形成 する場合の例としては，スパッタリング法で小粒層を形成し， CVD法で大粒層を形成 する場合や，その逆の場合が挙げられる。
小粒層及び大粒層の両方をスパッタリング法で形成する場合，例えば，第 1層形成 時に加えるエネルギー（高周波電力など）を，第 2層形成時に加えるエネルギーよりも 小さくしたときに，第 1層が小粒層となり，第 2層が大粒層となる。この作用は，小さな エネルギーでスパッタリングを行った場合，基板に到達した結晶粒が持つエネルギー 力 、さくなることで結晶粒の凝集が起こりに《なるからであると考えられる。また，別 の表現では，銅シード層は，小エネルギースパッタリングと大エネルギースパッタリン グを含む複数のスパッタリングで形成され，スパッタリングの開始時に小エネルギース ノ ッタリングを行う。「小エネルギースパッタリング」とは，大エネルギースパッタリングよ りも，スパッタリングの際にカ卩えるエネルギーが小さいスパッタリングを意味する。「大 エネルギースパッタリング」は，その逆である。この方法によれば，ノ リア層に接触して 小粒層が形成される。小エネルギースパッタリングから大エネルギースパッタリングへ の変化は，加えるエネルギーを不連続的に変化させて行ってもよく，加えるエネルギ 一を徐々に変化させて行ってもよい。
なお，ここでの「銅」には，純粋な銅に加えて，銅を含む合金も含まれる。
[0018] 1 4.銅メツキ層
銅メツキ層は，上記銅シード層を利用して，公知の電解メツキ法によって形成するこ とがでさる。
[0019] 1 - 5.表面の銅メツキ層及び銅シード層の除去
銅メツキ層及び銅シード層は，通常，基板全面に形成されるので，溝又は孔以外の 部分 (表面の銅メツキ層及び銅シード層）を除去して，配線層を形成する。本明細書 において、「配線層」という用語は，配線と接続電極の少なくとも一方を含む層を意味 する。絶縁膜に溝を形成した場合，配線層は，配線を含む。絶縁膜に孔を形成した 場合，配線層は，接続電極を含む。絶縁膜に溝及び孔を形成した場合，配線層は， 配線及び接続電極を含む。
また，この工程で，好ましくは，表面のノ リア層も除去する。不要な銅層及び表面の ノリア層の除去は，例えば，化学機械研磨法によって行われる。
[0020] 2.第 2実施形態
本発明の第 2実施形態の半導体装置は，基板上に絶縁膜，バリア層，銅シード層， 銅メツキ層をこの順に備え，銅シード層は，結晶粒径が異なる小粒層と大粒層とを備 える複数層からなり，小粒層は，ノリア層に接触している。
[0021] 第 1実施形態についての説明は，その趣旨に反しない限り，第 2実施形態について もあてはまる。この実施形態は，熱処理の際にエレクトロンマイグレーションが起こりに くい銅層を有する。本発明は，本実施形態のように，配線層の形成以外にも適用可 能である。
実施例 1
[0022] 以下，図 1〜5を参照して，本発明の実施例について説明する。図 1〜5は，本実施 例の半導体装置の製造工程を示す断面図である。図面や以下の記述中で示す形状 ,膜厚，温度，材料又は方法などは，例示であって，本発明の範囲は，図面や以下 の記述中で示すものに限定されない。
[0023] 1.絶縁膜形成工程
図 1に示すように，素子分離領域 3及び半導体素子（図示せず)が形成されたシリコ ン等の半導体基板 1上に形成された層間絶縁膜 5の上層部の一部に，下層埋め込 み配線 7を形成する。さらに，層間絶縁膜 5上に，厚さ 50nmの SiN膜 9を CVD法に より堆積させた後， 400nmの FSG膜 11, 50nmの SiN膜 13, 400nmの FSG膜 15, 65nmの SiON膜 17をそれぞれ CVD法により順次堆積させる。 SiN膜 9は，下層配 線 7を構成する金属原子が FSG膜 11へ拡散することを防止し， SiN膜 13は，ダマシ ン溝加工時のドライエッチングストッパー膜として機能する。
[0024] 2.接続孔及び配線溝形成工程
次に，図 2に示すように，積層された FSG膜 11, SiN膜 13, FSG膜 15, SiON膜 1 7に，既知のフォトリソグラフィー技術とドライエッチング技術を用いて配線間接続孔 2 1を形成する。ひき続いて接続孔 21が形成された層間絶縁積層膜に対して，これも 既知のフォトリソグラフィー技術とドライエッチング技術を用いて上層配線溝 23を形成 した後，既知のドライエッチング技術を用いて接続孔 21底部の SiN膜 9を除去するこ とで，上層埋め込み配線用溝及び接続孔を形成する。
[0025] 3.バリア層形成工程
次に，図 3に示すように，上層配線溝 23及び孔 21内面を含む基板表面に， TaNか らなるバリア層 25を堆積させる。ノリア層 25は，例えば Taターゲットを用いた反応性 イオン化スパッタリング法により， Arガス流量 56sccm, Nガス流量 36sccm,圧力 4
2
mTorr,プラズマ発生用の高周波電力 2500W,基板温度 100°Cの条件で 25-35n mの膜厚で形成する。
[0026] 4.銅シード層形成工程
次に，図 4に示すように，ノリア層 25の上に，銅シード層 27を形成する。銅シード層 27は，二段階の工程で形成される。まず，銅ターゲットを用いたセルフイオン化スパ ッタリング法で， Arガス流量 48sccm,圧力 6mTorr,プラズマ発生用の高周波電力 1000W,基板温度 20°Cで約 2秒間銅層を形成する。これによつて，第 1銅層 27aが 約 0. 4nm形成される。次に，同一真空下で Arガス流量 48sccm,圧力 6mTorr,プ ラズマ発生用の高周波電力 2400W, AC Bias 50Wの条件で， 100〜150nmの 膜厚で第 2銅層 27bを形成する。
[0027] 上記条件で形成することによって得られた銅層の TEM写真 (倍率 100万倍)を図 6 に示す。図 6を見ると，第 2銅層 27bでは，粒界 31が観察され，結晶粒の粒径が数 mのオーダーであることが分かる。一方，第 1銅層 27aでは，粒界が観察されない。第 1銅層 27aでは粒界が観察されないが，別途行った XRD測定の結果から第 1銅層 2 7aは，結晶相であることが確認されている。従って，第 1銅層 27aは，非常に粒径の 小さな結晶粒 (概ね数 nmのオーダーであると考えられて 、る。）力 なって 、ることが 分かる。このように，第 1銅層 27aの粒径が第 2銅層 27bのものよりも小さくなつたのは ,第 1銅層 27a形成時に投入する高周波電力が小さかったので，銅原子の凝集が進 まず，結晶があまり成長しな力つたためであると考えられる。
[0028] 5.銅メツキ層形成工程 次に，図 5に示すように，上記工程で形成された銅シード層 27を電極として用い， 電解メツキ法により孔 21及び溝 23に銅を充填することによって銅メツキ層 29を形成 する。その後，次の CMP工程での安定ィ匕を目的とした熱処理を圧力 lOOTorr, H
2 雰囲気にて 150°Cで 15分の条件で行う。本実施例では，バリア層 25上に結晶粒径 の小さい第 1銅層 27aを備え，第 1銅層 27aは，熱処理の際に凝集しにくいので，熱 処理の後にもバリア層 25と第 1銅層 27aとの密着性が確保される。
[0029] 6. CMP工程
その後， CMP法を用いて表面の銅メツキ層 29,銅シード層 27及びバリア層 25を除 去することで，銅埋め込み配線及び接続電極を含む配線層の形成を完了する。 さらに，以上の工程を必要金属配線層数繰り返すことで，接続電極で電気的に接 続された銅埋め込み積層配線を形成することができる。
[0030] 上記実施例では，ノリア層として TaNを使用した場合を説明したが，他の高融点金 属（例えば， Ta, TaSiN, Ti, TiN, TiSiN, W, WN, WSiN, Ru, RuOなど）を使 用してもよい。また，上記実施例ではスパッタリング法により第 1銅層 27aを形成する 場合を例にとって説明を行ったが，有機金属化学気相成長法 (MOCVD)などの CV D法により，ノリア層との界面に粒径の小さい第 1銅層 27aを形成する場合も，同様 に，エレクトロンマイグレーション耐性が向上すると考えられる。
[0031] 次に，上記実施例で示した条件で製造した半導体装置と，従来技術により製造した 半導体装置を用いて，温度約 230°C及び電流密度 0. 81mAで約 1M AZcm2の 電流密度を生じさせた条件で，エレクトロンマイグレーション耐性の実験を行った。そ の結果を図 7に示す。
それぞれの試料から集められたデータを使用して， Log - Logスケールで曲線をプ ロットした。 X軸は，故障するまでにストレスを与えた時間を示し， Y軸は，累積故障割 合を示している。 X軸上での右への移動は，エレクト口マイグレーション耐性が高くな ることを意味する。従来条件でのデータは丸でプロットし，曲線 Aに沿っている。本発 明による結果は三角形でプロットし，曲線 Bに沿って 、る。
[0032] 図 7を見ると，曲線 Bは，曲線 Aの右側に移動しており，故障までの時間が伸びてい ることを示している。この増加は累積故障割合の全範囲にわたり認められる。これは， 本実施例のプロセスの結果として，エレクト口マイグレーション耐性が高くなつたことを 示している。
なお，この出願は， 曰本出願 No. 2005— 58007 (出願曰： 2005年 3月 2曰）への 優先権を主張し，この日本出願の内容は，ここに参照によって取り込まれる。

Claims

請求の範囲
[1] 基板上に形成された絶縁膜に溝又は孔を形成し，得られた基板上にバリア層を形成 し，ノ リア層上に銅シード層を形成し，この銅シード層を利用して電解メツキ法によつ て銅メツキ層を形成し，表面の銅メツキ層及び銅シード層を除去することにより形成さ れる配線層を有する半導体装置であって，銅シード層は，結晶粒径が異なる小粒層 と大粒層とを備える複数層力 なり，小粒層は，ノリア層に接触している半導体装置
[2] 基板上に絶縁膜，ノリア層，銅シード層，銅メツキ層をこの順に備え，銅シード層は， 結晶粒径が異なる小粒層と大粒層とを備える複数層からなり，小粒層は，ノリア層に 接触している半導体装置。
[3] 小粒層は，その厚さが 0. 2〜lnmである請求項 1又は 2に記載の装置。
[4] 小粒層及び大粒層は，化学気相成長法又はスパッタリング法によって形成される請 求項 1又は 2に記載の装置。
[5] 小粒層及び大粒層は，スパッタリング法によって形成され，小粒層形成時に加えるェ ネルギ一は，大粒層形成時に加えるエネルギーよりも小さい請求項 1又は 2に記載の 装置。
[6] 表面の銅メツキ層及び銅シード層の除去は，化学機械研磨法によって行われる請求 項 1に記載の装置。
[7] バリア層は，高融点金属力 なる請求項 1又は 2に記載の装置。
[8] 基板上に形成された絶縁膜に溝又は孔を形成し，得られた基板上にバリア層を形成 し，ノリア層上に銅シード層を形成し，この銅シード層を利用して電解メツキ法によつ て銅メツキ層を形成し，表面の銅メツキ層及び銅シード層を除去することにより配線層 を形成する工程を備える半導体装置の製造方法であって，銅シード層は，結晶粒径 が異なる小粒層と大粒層とを備える複数層からなり，小粒層は，ノ リア層に接触して いる半導体装置の製造方法。
[9] 基板上に形成された絶縁膜に溝又は孔を形成し，得られた基板上にバリア層を形成 し，ノリア層上に銅シード層を形成し，この銅シード層を利用して電解メツキ法によつ て銅メツキ層を形成し，表面の銅メツキ層及び銅シード層を除去することにより配線層 を形成する工程を備える半導体装置の製造方法であって，銅シード層は，小ェネル ギースパッタリングと大工ネルギースパッタリングを含む複数のスパッタリングで形成さ れ，スパッタリングの開始時に小エネルギースパッタリングを行う半導体装置の製造 方法。
[10] 基板上に絶縁膜，ノ リア層，銅シード層，銅メツキ層をこの順に形成し，銅シード層は
,小エネルギースパッタリングと大エネルギースパッタリングを含む複数のスパッタリン グで形成され，スパッタリングの開始時に小エネルギースパッタリングを行う半導体装 置の製造方法。
[11] 小粒層は，その厚さが 0. 2〜： Lnmである請求項 8に記載の製造方法。
[12] 銅シード層は，化学気相成長法又はスパッタリング法によって形成される請求項 8に 記載の製造方法。
[13] 小粒層及び大粒層は，スパッタリング法によって形成され，小粒層形成時に加えるェ ネルギ一は，大粒層形成時に加えるエネルギーよりも小さ!/、請求項 8に記載の製造 方法。
[14] 表面の銅メツキ層及び銅シード層の除去は，化学機械研磨法によって行われる請求 項 8又は 9に記載の製造方法。
[15] バリア層は，高融点金属力もなる請求項 8〜10のいずれか 1つに記載の製造方法。
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