WO2006059614A1 - Ｄａ変換器の試験方法、ｄａ変換器の試験装置およびｄａ変換器 - Google Patents

Ｄａ変換器の試験方法、ｄａ変換器の試験装置およびｄａ変換器 Download PDF

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clock
pattern
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Shigeki Orisaka
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Advantest Corporation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1071—Measuring or testing
    • H03M1/1085—Measuring or testing using domain transforms, e.g. Fast Fourier Transform
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Definitions

  • the present invention relates to a DA converter test method, a DA converter test apparatus, and a DA converter capable of easily and easily performing a highly accurate operation test for a DA converter, and particularly capable of high-speed operation. It relates to a DA converter test method, a DA converter test apparatus, and a DA converter for the DA converter.
  • a DA converter test method for designated countries that are allowed to be incorporated by reference to the literature, the contents described in the following Japanese application are incorporated into this application by reference and made a part of the description of this application.
  • a DA converter is a circuit that converts multi-gradation digital data into analog data.
  • the test pattern and clock generated by the pattern generator 101 are connected to the DA converter via the cable 102 and the probe 103.
  • the analog data input to 104 and output from DA converter 104 was observed by observation device 105 such as an oscilloscope, and the operation of DA converter 104 was confirmed.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2003-133955
  • the pattern generator corresponding to the operation speed and the waveform quality of high-speed digital data
  • the scale of the device increases, and it takes time to connect the wiring during the operation test, and the cost is high. there were.
  • the present invention has been made in view of the above, and a DA converter test method, a DA converter test apparatus, and a DA converter capable of easily and easily performing a highly accurate operation test.
  • the purpose is to provide.
  • a DA converter test method includes a DA converter that converts predetermined digital data into analog data, and the DA converter. It is characterized by inputting periodic pattern data in which the output waveform of force is symmetric, observing even harmonic components with respect to the fundamental frequency of the periodic pattern data, and testing the DA converter.
  • the input of the predetermined digital data is input to the DA converter that converts predetermined digital data into analog data.
  • the DA converter test apparatus generates periodic pattern data in which the output waveform from the DA converter that converts predetermined digital data into analog data is symmetric, and the DA conversion It outputs to a container.
  • the DA converter test apparatus is input by pattern generation means for generating a test pattern by inputting a test signal and by input of the test signal.
  • a selector that converts predetermined digital data into analog data and outputs the test pattern to the DA conversion means side of the test pattern.
  • the pattern generation means is provided between the selector and the DA conversion means, and the test signal It is a shift register having a plurality of flip-flop circuits for latching each bit of the predetermined digital data at the time of input, and circulating the latched bit data and outputting it in parallel to the DA conversion means.
  • the shift register includes one or more flip-flop circuits coupled to the plurality of flip-flop circuits, and the one or more flip-flop circuits are connected. Each bit is circulated including the bit value set in the flip-flop circuit.
  • the clock generation unit generates a clock by the clock generation unit for generating a clock and the input of the test signal.
  • Switching means for switching to a clock to be operated, and in the test mode in which the test signal is inputted, the DA conversion means and the pattern generation means operate by the clock.
  • the clock generation means is a self-help oscillator, and the frequency of the self-help oscillator is monitored to detect the self-excitation oscillator.
  • a frequency control means for controlling the frequency is further provided.
  • the pattern data generated by the pattern generating means has a symmetrical waveform output from the DA converting means. It is periodic pattern data.
  • the DA converter according to claim 10 is a DA converter for converting predetermined digital data into analog data, and the DA converter test apparatus according to any one of claims 4 to 9. , Provided.
  • the DA converter according to claim 11 is a data input terminal for the predetermined digital data, a data output terminal for the analog data, and the test A signal test signal input terminal; and an external clock input terminal for inputting a clock to be supplied to the DA converter and the pattern generator.
  • the test method according to claim 12 is a test method for testing a DA converter that converts predetermined digital data into analog data, and includes a waveform in the first half of each cycle and a waveform in the second half of each cycle. Test the DA converter by inputting to the DA converter periodic pattern data whose waveform is approximately the same as the inverted waveform, and observing the even harmonic components of the output waveform from the DA converter with respect to the fundamental frequency. And a step of performing.
  • test method according to claim 13 is characterized in that, in the test step, the DA converter is determined to be non-defective when the even-order harmonic component is substantially zero.
  • the test apparatus is a test apparatus for testing a DA converter that converts predetermined digital data into analog data, and includes a waveform in the first half of each cycle and a waveform in the second half of each cycle. Periodic pattern data whose waveform is almost the same as the inverted waveform is input to the DA converter, and even harmonic components of the fundamental frequency of the output waveform from the DA converter are observed for DA conversion. And a test section for testing the vessel.
  • test apparatus is characterized in that the test unit determines that the DA converter is a non-defective product when the even-order harmonic component is substantially zero.
  • the pattern generation unit includes a shift register that generates periodic pattern data based on the given pattern data, and the shift register determines the number of bits of the pattern data. It has a corresponding number of registers connected in a loop, latches the corresponding bit data of each register power pattern data, and the latched bit data is sent to the register of the next stage according to the given clock.
  • the shift register power is characterized in that the data that each register sequentially outputs according to the clock is output as each bit data of the periodic pattern data.
  • the pattern data in which at least one of the bit indicating the H logic value and the bit indicating the L logic value is continuous by half the total number of bits is a shift register.
  • a control unit that supplies a test signal for starting the output of the periodic pattern data to the shift register, at least on the condition that the input to the shift register.
  • the shift register further includes one or more setting flip-flops inserted between any two of the plurality of flip-flops.
  • the flip-flop stores a predetermined setting value.
  • test apparatus in the control unit, in the pattern data and the set value, at least one of the bit indicating the H logic value and the bit indicating the L logic value is half the total number of bits.
  • a test signal for starting the output of the periodic pattern data is supplied to the shift register, at least on the condition that each bit is continuous.
  • test apparatus includes clock generation means for generating an internal clock, and switching means for switching the clock to be supplied to the flip-flop from the external clock to the internal clock based on the test signal. It is further provided with the feature.
  • the test apparatus according to claim 21 is characterized in that the clock generation means generates an internal clock having a frequency higher than that of the external clock.
  • an output waveform of the DA converter force is applied to the DA converter that converts predetermined digital data into analog data. Is input, and the even-order harmonic component is observed with respect to the fundamental frequency of the periodic pattern data. If the even-order harmonic component is not observed, the DA converter is operating normally. As a result, a highly accurate DA converter test can be easily and easily performed.
  • FIG. 1 is a diagram showing an outline of a DA converter test method according to a first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a DA converter incorporating the data selection circuit shown in FIG.
  • FIG. 5 is a block diagram showing a configuration of a DA converter incorporating the data selection circuit shown in FIG.
  • FIG. 7 A block diagram showing a configuration of a data selection circuit which is a modification of the second embodiment of the present invention.
  • FIG. 8 is a diagram showing an output waveform of analog data in the test mode by the DA converter shown in FIG.
  • FIG. 10 is a waveform diagram when the clock frequency is changed between the normal mode and the test mode by the DA converter shown in FIG.
  • FIG. 11 A block diagram showing a configuration of a DA converter according to the fourth embodiment of the present invention. 12] This is a diagram showing the system configuration when performing an operation test on a conventional DA converter.
  • VCO 6a VCO 6b, 20b divider
  • FIG. 1 is a diagram showing a concept of a test method for a DA converter according to the first embodiment of the present invention.
  • this DA converter test method shows the periodic data that circulates bit by bit as shown in the upper part of Fig. 1 when the DA converter (not shown) first converts 4-bit digital data to analog data. No Input to DA converter.
  • cyclic means that the bit value strength of each bit changes to the upper bit and the highest bit value strength changes to the least significant bit.
  • the cycle data is “0011” ⁇ “0110” ⁇ “1100” ⁇ “1001” ⁇ “0011” ⁇ .
  • cyclic means that the bit value of each bit changes to the lower bit and the lowest bit value. , Transition may be made to the most significant bit.
  • this periodic data When this periodic data is input to a DA converter (not shown), it is converted to analog data shown in the middle of FIG. 1 and output.
  • the waveform of this analog data is symmetrical with respect to the analog value “7.5”.
  • the upper and lower areas SA and SB are equal based on the analog borrowing of “7.5”.
  • the digital data input to the DA converter (not shown) is the periodic data that generates the symmetric waveform described above, as shown in the lower part of FIG. 1, the fundamental wave S P1 (frequency f ) And harmonics SP2 to SP5 (2f to 5f) are output. 6th and later
  • the normal operation of the DA converter means that the voltage value of each gradation at the time of DA conversion is operating properly. Therefore, the periodic data that generates the symmetric waveform described above is input to a DA converter (not shown), and the output waveform is observed using an observation device such as a spectrum analyzer, and whether or not even-order harmonics SP2 and SP4 appear. Alternatively, an operational test of a DA converter (not shown) can be performed based on that level.
  • the data values of the digital data input to the DA converter have the same number of bits indicating the H logic value and the bits indicating the L logic value. For example, as shown in the upper part of Fig. 1, if each data value bit of digital data is H logic It is preferable that the bit indicating the value and the bit indicating the L logic value are two bits each.
  • each data value of the digital data input to the DA converter is continuous at least one of the bit indicating the H logic value and the bit indicating the L logic value, which is half the total number of bits. It is preferable.
  • the digital data shown in the upper part of FIG. 1 is the data value S4 bit of each digital data.
  • at least one of the bit indicating the H logic value and the bit indicating the L logic value exists continuously for 2 bits.
  • FIG. 2 is a diagram showing a configuration of a DA converter test apparatus that realizes the above-described DA converter test method.
  • the test apparatus includes a data selection circuit 1 and a test unit 13.
  • the data selection circuit 1 shown in FIG. 2 functions as a signal input means for a DA converter (DAC) that converts 4-bit digital data into analog data, and is arranged in the preceding stage of the DA converter.
  • DAC DA converter
  • the data selection circuit 1 includes a selector 2 and a pattern generator 3.
  • the selector 2 receives 4-bit digital data D0 to D3, and the digital data D0 to D3 are input to the selector circuits SL0 to SL3, respectively.
  • the pattern generation unit 3 has a memory 3a, in which a test pattern that is periodic data for generating the above-described symmetrical waveform is stored, and this test pattern is stored in the corresponding selector circuits SL0 to SL3. input.
  • Each of the selector circuits SL0 to SL3 receives a test signal TEST, and when the test signal TEST is at a low level, the input digital data D0 to D3 is directly output to the DA converter (DAC) as output data O0 to ⁇ 3.
  • DAC DA converter
  • test pattern output from the pattern generator 3 is output to the DA converter (DAC) as output data 0 to O3 Switch to.
  • the pattern generation unit 3 is operated by the supplied clock signal CLK.
  • the test unit 13 determines the quality of the DA converter (DAC) by observing an even-order harmonic component with respect to the fundamental frequency of the output waveform from the DA converter (DAC). For example, the test unit 13 may determine that the DA converter is a non-defective product when the even-order harmonic component of the output waveform of the DA converter (DAC) is substantially zero.
  • the test unit 13 has means for converting the output waveform of the DA converter (DAC) into a signal in the frequency domain.
  • FIG. 3 is a diagram showing a configuration of a DA converter 10 that includes the data selection circuit 1 described above and a DA converter 4 that functions as a DA converter. That is, the DA converter 10 realizes the DA converter 4 and the data selection circuit 1 as one device.
  • the DA converter 10 includes a data input terminal T1 for inputting 4-bit digital data D0 to D3 to be DA-converted, and a test mode setting input terminal for inputting a test signal TEST.
  • T1 for inputting 4-bit digital data D0 to D3 to be DA-converted
  • TEST for inputting a test signal
  • T2 has a data selection circuit 1 and a DA converter 4 inside.
  • the DA converter 10 has an analog output terminal T4 for outputting the analog data OUT converted by the DA converter 4 to the outside.
  • the data selection circuit 1 has the digital data D0 to D3 input from the data input terminal T1, the test signal TEST input from the test mode setting input terminal T2, and the input from the clock input terminal T3.
  • the clock signal CLK thus input is input.
  • the clock signal CLK is also supplied to the DA converter 4 and the digital data 0 to O3 output from the data selection circuit 1 are input.
  • the DA conversion unit 4 converts the digital data 0 to O3 into analog data OUT using the clock signal CLK as an operation clock, and outputs the analog data OUT via the analog output terminal T4.
  • the DA converter 10 described above does not need to be formed by one chip, but has a data input terminal Tl, a test mode setting input terminal ⁇ 2, a clock input terminal ⁇ 3, and an analog output terminal ⁇ 4. Les, preferably formed as one chip. This is because by using one chip, waveform deterioration and loss due to wiring can be eliminated, and wiring for performing high-speed operation tests can be easily formed.
  • the DA converter 10 is tested as a chip that functions as a normal DA converter at the time of shipment or maintenance, for example, by switching to the test mode. As a result, it is possible to eliminate the waveform deterioration and loss due to wiring during the test, and to perform a highly accurate test.
  • the digital data D0 to D3 are 4-bit multi-gradation data.
  • the present invention is not limited to this, and the number of parallel bits is arbitrary.
  • 8-bit parallel data Alternatively, 16-bit parallel data may be used.
  • the force that the pattern generating unit 3 generates the test pattern is generated using the input digital data D0 to D3. Yes.
  • FIG. 4 shows a detailed configuration of data selection circuit 1 according to the second embodiment of the present invention.
  • FIG. 5 is a diagram showing a schematic configuration of the DA converter 11 in which the data selection circuit 2 is mounted. 4 and 5, the data selection circuit 1 is provided with a shift register 31 having a number of stages corresponding to the number of bits in place of the pattern generation unit 3.
  • the shift register 31 is provided between the selector 2 and the DA conversion unit 4, for example.
  • the shift register 31 generates periodic pattern data based on the given pattern data.
  • the shift register 31 has a plurality of registers (flip-flop circuits FF0 to FF3) connected in a nor- ber manner corresponding to the number of bits of pattern data to be applied.
  • Each selector circuit SL0 to SL3 is input with digital data DO, Dl, D2, D3, and output data ⁇ 3, 00, O1, ⁇ 2 which are outputs of flip-flop circuits FF3, FFO, FF1, FF2, respectively.
  • the digital data D0 to D3 or the output data 03 to 02 selected by the input test signal TEST are input to the flip-flop circuits FF0 to FF3, respectively.
  • Each flip-flop circuit FF0 to FF3 latches the data input from each selector circuit SL0 to SL3, and outputs it to the DA converter 4 as output data 0 to 03.
  • the flip-flop circuits FF0 to FF3 latch the input digital data D0 to D3, and then output data O0 to ⁇ 3 as they are in accordance with the clock signal CLK. Output as.
  • the flip-flop circuits FF0 to FF3 are Digital data D0 to D3 when the test signal TEST goes high is latched, and then a shift register is formed to shift each latched bit value according to the clock signal CLK. Output data ⁇ 0 to ⁇ 3, which is parallel data, from the FF circuits FF0 to FF3 according to the clock signal CLK.
  • D3 parallel data DT0, DTI, DT2, DT3 are output as output data ⁇ 0, ⁇ 1, ⁇ 2, 03, respectively, and the next flip-flop circuit FF1, FF2, FF3, Shifted to FFO.
  • output data 00 is the cyclic data from DT0 ⁇ DT3 ⁇ DT2 ⁇ DT1 ⁇ DT0 ⁇ DT3 ⁇ ... from the time tl when the test signal TEST goes high. Therefore, the output data ⁇ 1 becomes cyclic data of DT1 ⁇ DT0 ⁇ DT3 ⁇ DT2 ⁇ DT1 ⁇ DT0 ⁇ ... from the time tl when the test signal TEST becomes high level. That is, when the test signal TEST is at a high level, each of the flip-flop circuits FF0 to FF3 sequentially transfers the latched digital data to the next flip-flops FF0 to FF3 according to a given clock.
  • the output data O0 to ⁇ 3 is the parallel data DTC! ⁇ DT3 “1, 1, 0, 0” is sequentially output as circulating parallel data, which becomes the test pattern.
  • the test data output data 0 to O3 is then converted into analog values according to the respective gradations by the DA converter 4 and output as analog data OUT.
  • the digital data DT0 to DT3 latched by the shift register 3 at the time of transition to the test mode is then cyclically shifted to generate parallel output data O0 to O3 as a test pattern. Therefore, it is possible to easily form a high-speed desired test pattern.
  • the flip-flop circuit forming the shift register 31 is used.
  • Path power of FF0 to FF3 The same power as the number of bits of digital data D0 to D3 Not limited to this, the number of stages of the flip-flop circuit may be a number exceeding the number of bits of digital data D0 to D3. .
  • the test apparatus further includes a control unit 14 for inputting the test signal TEST to the data selection circuit 1.
  • the control unit 14 has at least a condition that at least one of the bit indicating the H logic value and the bit indicating the L logic value is input to the shift register in which the pattern data is continuous by half of the total number of bits.
  • the test signal for starting the output of the periodic pattern data is supplied to the selector 2.
  • the control unit 14 may start outputting the periodic pattern data when the above condition is satisfied after receiving a notification that the DA converter (DAC) test is started. Further, the control unit 14 may output a test signal TEST according to a test program for controlling the test apparatus.
  • DAC DA converter
  • FIG. 7 is a diagram showing a detailed configuration of data selection circuit 21 according to the second embodiment of the present invention.
  • the data selection circuit 21 further includes one or more setting flip-flops (flip-flop circuits FF4 and FF5) in addition to the configuration of the data selection circuit 1 shown in FIG.
  • the flip-flop circuits FF4 and FF5 are inserted between any two flip-flop circuits FF0 to FF3 among the plurality of flip-flop circuits FF0 to FF3 included in the shift register 32.
  • the shift register 32 of the data selection circuit 21 has a configuration in which two stages of flip-flop circuits FF4 and FF5 are connected to the preceding stage. .
  • the output data 03 of the flip-flop circuit FF3 is input to the flip-flop circuit FF4, and the output data of the flip-flop circuit FF5 is input to the selector circuit SL0. Input to circuit FF0.
  • Other configurations are the same as those of the data selection circuit 1 shown in FIG. 4 and the DA converter 10 shown in FIG. 5, and the same components are denoted by the same reference numerals.
  • the flip-flops FF0 to FF3 latch the digital data D0 to D3 when the test signal TEST goes high. Also, predetermined setting values are stored in the flip-flop circuits FF4 and FF5. As a result, in addition to the data latched by the flip-flop circuits FF0 to FF3, the first flip-flop circuits FF4 and FF5 The set bit is cyclically shifted.
  • FIG. 8 is a diagram showing an example of output data O0 to O3 in the test mode by the data selection circuit 21 shown in FIG. As shown in Fig. 8, by adding flip-flop circuits FF4 and FF5, the cycle of the test pattern that circulates becomes longer, and various test patterns can be generated accordingly. In particular, since bits are added by the flip-flop circuits FF4 and FF5, as shown in the lower part of FIG. 8, it is easy to generate a symmetrical waveform having the same areas Sa and Sb, and an operation test for the DA converter 4 is performed. Can be done easily and diversely
  • the power to realize a six-stage shift register 32 to which two-stage flip-flop circuits FF4 and FF5 are added is not limited to this.
  • One stage or three stages The above flip-flop circuit may be added.
  • the flip-flop circuits FF4 and FF5 are arranged between the flip-flop circuits FF1 and FF2, for example, so that various test patterns can be generated.
  • the force that is uniformly shifted to the upper bit side of the digital data DO to D3 and circulated is not limited to this, but each flip-flop It is also possible to form a shift register with different shift destinations by, for example, partially crossing the shift destinations of the circuits FF0 to FF5 in the adjacent flip-flop circuit in the subsequent stage to generate various test patterns. ,.
  • the data selection circuit 21 may further include a control unit that supplies the test signal TEST, similarly to the data selection circuit 21 shown in FIG. In the pattern data and setting values stored in the flip-flop circuits FF 0 to FF5, the control unit continuously applies at least one of the bit indicating the H logic value and the bit indicating the L logic value, which is half the total number of bits.
  • the test signal TEST that starts the output of the periodic pattern data may be supplied to the data selection circuit 21 on the condition that it is at least a condition.
  • FIG. 9 is a diagram showing a schematic configuration of a DA converter according to Embodiment 3 of the present invention.
  • this DA The converter 12 has a clock selection circuit 5 and a clock generation circuit 6 inside the DA converter 11 shown in FIG.
  • the test signal TEST is input to the data selection circuit 1 and also to the clock selection circuit 5.
  • the clock selection circuit 5 receives the external clock signal CLKA input from the clock input terminal T3 and the internal clock signal CLKB output from the clock generation circuit 6 which is a self-excited oscillator, and the test signal TEST is at the low level.
  • the external clock signal CLKA is selected, and when the test signal TEST is at the high level, the internal clock signal CLKB is selected, and the selected signal is set as the clock signal CLK, and the data selection circuit 1 and the DA converter 4 Output to.
  • This clock signal CLK is used as an operation clock for the data selection circuit 1 and the DA converter 4.
  • the DA converter 4 analog-converts the output data 0 to O3 as 4-bit multi-gradation data, and outputs the analog data OUT from the analog output terminal T4.
  • the DA converter 4 has an operation speed determined by the clock signal CLK, and operates at the clock speed of the external clock CLKA in the normal mode, and operates at the clock speed of the internal clock CLKB in the test mode.
  • the clock signal CLK is switched from the external clock signal CLKA to the internal clock signal CLKB by the clock selection circuit 5 when the test signal TEST becomes high level.
  • the clock frequency of the internal clock signal CLKB in the test mode is set high in order to test the high-speed operation of the DA converter 4, but since the DA converter 12 is built in, the internal clock signal CLKB is The clock is supplied to the data selection circuit 1 and DA converter 4 as a sufficient clock for high-speed operation tests with little waveform degradation.
  • the external clock signal CLKA is supplied to the data selection circuit 1 and the DA conversion unit 4, so when performing an operation test of the DA conversion unit 4, the clock frequency in the normal mode is lowered. can do. That is, an external clock signal CLKA having a low clock frequency can be input from the clock input terminal T3.
  • the test signal TEST becomes high level
  • the digital data D0 to D3 are latched, and the latched parallel data DT0 to DT3 are tested.
  • the clock frequency of the external clock signal CLKA can be reduced to ensure that the desired test pattern can be selected reliably and stably using the test signal TEST. .
  • DA converter 12 since DA converter 12 includes shift register 31 and clock generator 6 that function as a test pattern generator, it is possible to easily perform signal generation while maintaining high speed. This eliminates the need for expensive pattern generators, cables, and probes, and allows the DA converter 4 to perform a high-speed operation test easily and easily.
  • the clock generation circuit 6 is a self-excited oscillator.
  • the self-excited oscillator is increased in stability.
  • FIG. 11 is a block diagram showing a configuration of a DA converter according to Embodiment 4 of the present invention.
  • the clock generation circuit 6 of the DA converter 12 has VC06a and outputs an internal clock signal CLKB from VC06a.
  • the clock generation circuit 6 feeds back the output of VC06a through the frequency divider 6b.
  • the DA converter 12 further includes a test clock output terminal T6 for outputting a monitor signal from the frequency divider 6b of the clock generation circuit 6 and a test clock input for inputting a control signal for controlling the frequency of the VC06a voltage.
  • a frequency controller 20 is connected to the DA converter 12 via a test clock input terminal T5 and a test clock output terminal T6.
  • Other configurations are the same as those shown in FIG. 9, and the same components are denoted by the same reference numerals.
  • the frequency controller 20 has an original oscillator 20c realized by a crystal oscillator or the like, and the phase comparator 20a separates the signal from the original oscillator 20c from the signal input via the frequency divider 20b.
  • the frequency of VC06a is voltage controlled by phase comparison with the signal monitored by frequency divider 6b. This realizes a so-called PLL circuit that stabilizes the clock frequency of VC06a.
  • the frequency controller 20 is not necessarily provided with the original oscillator 20c and the frequency divider 20b as long as the internal clock frequency of the clock generation circuit 6 can be stabilized.
  • an external frequency controller 20 is provided and a test clock input terminal T5 Since the internal clock frequency generated by the clock generation circuit 6 is feedback-controlled via the test clock output terminal T6, the internal clock frequency can be stabilized.
  • the DA converter that converts predetermined digital data into analog data has a symmetrical output waveform of the DA converter force.
  • the periodic pattern data is input, the even harmonic components with respect to the fundamental frequency of the periodic pattern data are observed, and if the even harmonic components are not observed, it is determined that the DA converter is operating normally. Therefore, it is possible to easily and easily test a high-accuracy DA converter.

Abstract

　所定のデジタルデータをアナログデータに変換するＤＡ変換器に、該ＤＡ変換器からの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの基本周波数ｆ０に対する偶数次高調波成分２ｆ０，４ｆ０を観測し、偶数次高調波成分２ｆ０，４ｆ０がない場合に該ＤＡ変換器は良好に動作しているものと判定する。

Description

明 細 書
DA変換器の試験方法、 DA変換器の試験装置および D A変換器 技術分野
[0001] この発明は、 DA変換器に対する精度の高い動作テストを簡易かつ容易に行うこと ができる DA変換器の試験方法、 DA変換器の試験装置および DA変換器に関し、 特に高速動作が可能な DA変換器に対する DA変換器の試験方法、 DA変換器の試 験装置および DA変換器関するものである。文献の参照による組み込みが認められ る指定国については、下記の日本出願に記載された内容を参照により本出願に組み 込み、本出願の記載の一部とする。
特願 2004— 348959 出願曰 2004年 12月 1曰
背景技術
[0002] DA変換器は、多階調のデジタルデータをアナログデータに変換する回路である。
従来、この DA変換器の変換動作の動作テストを行う場合、図 12に示すように、バタ ーン発生器 101によって発生したテストパターンとクロックとをケーブル 102およびプ ローブ 103を介して DA変換器 104に入力し、 DA変換器 104から出力されたアナ口 グデータをオシロスコープなどの観測装置 105によって観測し、 DA変換器 104の動 作確認を行っていた。
[0003] 特許文献 1 :特開 2003— 133955号公報
発明の開示
発明が解決しょうとする課題
[0004] し力 ながら、 DA変換器の動作速度が高速になると、この動作速度に対応したパ ターン発生器が必要になるとともに、このパターン発生器から出力される高速のテスト パターンや高速のクロックの波形を劣化させず、かつ十分な入力レベルをもって DA 変換器に入力することができるケーブルやプローブが必要となり、これらのパターン 発生器、ケーブルやプローブを用いないと、高速動作を行う DA変換器の十分な動 作テストを行うことができないとレ、う問題点があった。
[0005] また、動作速度に対応したパターン発生器や、高速デジタルデータの波形品質を 劣化させることなく伝送するケーブルやプローブを用いて DA変換器の動作テストを 行うと、装置規模が大きくなり、動作テスト時の配線接続にも時間がかかり、しかも高コ ストになるという問題点があった。
[0006] 一方、高速動作の DA変換器に限らず、 DA変換器の動作テストは、一般にオシ口 スコープなどを用いて出力されたアナログ波形を観察することによって行われていた ため、アナログ出力波形がデジタル入力に対応した忠実な出力を行っているかを精 度高く試験することができないという問題点が依然としてあった。特に、 DA変換器が 高速動作の場合、オシロスコープなどの観測装置自体の精度上の限界によって精度 の高い試験を行うことが困難であった。
[0007] この発明は、上記に鑑みてなされたものであって、簡易かつ容易に精度の高い動 作テストを行うことができる DA変換器の試験方法、 DA変換器の試験装置および DA 変換器を提供することを目的とする。
課題を解決するための手段
[0008] 上述した課題を解決し、 目的を達成するために、請求項 1にかかる DA変換器の試 験方法は、所定のデジタルデータをアナログデータに変換する DA変換器に、該 DA 変換器力 の出力波形が対称となる周期パターンデータを入力し、該周期パターン データの基本周波数に対する偶数次高調波成分を観測して該 DA変換器を試験す ることを特徴とする。
[0009] また、請求項 2にかかる DA変換器の試験方法は、上記の発明において、所定のデ ジタルデータをアナログデータに変換する DA変換器に、前記所定のデジタルデー タの入力を、該 DA変換器力 の出力波形が対称となる周期パターンデータの入力 に切り替えて入力し、該周期パターンデータの基本周波数に対する偶数次高調波成 分を観測して該 DA変換器を試験することを特徴とする。
[0010] また、請求項 3にかかる DA変換器の試験装置は、所定のデジタルデータをアナ口 グデータに変換する DA変換器からの出力波形が対称となる周期パターンデータを 生成し、該 DA変換器に出力することを特徴とする。
[0011] また、請求項 4にかかる DA変換器の試験装置は、テスト信号の入力によってテスト パターンを発生するパターン発生手段と、前記テスト信号の入力によって、入力され る所定のデジタルデータをアナログデータに変換する DA変換手段側への出力を前 記テストパターンの前記 DA変換手段側への出力に切り替えるセレクタと、を備えたこ とを特徴とする。
[0012] また、請求項 5にかかる DA変換器の試験装置は、上記の発明において、前記パタ ーン発生手段は、前記セレクタと前記 DA変換手段との間に設けられ、前記テスト信 号の入力時に前記所定のデジタルデータの各ビットをラッチする複数のフリップフロ ップ回路を有し、このラッチしたビットデータを巡回させ前記 DA変換手段にパラレノレ 出力するシフトレジスタであることを特徴とする。
[0013] また、請求項 6にかかる DA変換器の試験装置は、上記の発明において、前記シフ トレジスタは、前記複数のフリップフロップ回路に連結される 1以上のフリップフロップ 回路を備え、該 1以上のフリップフロップ回路に設定されたビット値を含めて各ビットを 巡回させることを特徴とする。
[0014] また、請求項 7にかかる DA変換器の試験装置は、上記の発明において、クロックを 発生するクロック発生手段と、前記テスト信号の入力によって、外部クロックの出力を 前記クロック発生手段が発生するクロックに切り替える切替手段と、を備え、前記テス ト信号が入力されるテストモード時に、前記 DA変換手段および前記パターン発生手 段は前記クロックによって動作することを特徴とする。
[0015] また、請求項 8にかかる DA変換器の試験装置は、上記の発明において、前記クロ ック発生手段は、自助発振器であり、前記自助発振器の周波数をモニタして前記自 励発振器の周波数を制御する周波数制御手段をさらに備えたことを特徴とする。
[0016] また、請求項 9にかかる DA変換器の試験装置は、上記の発明において、前記パタ ーン発生手段が発生するパターンデータは、前記 DA変換手段が出力する波形が対 称波形となる周期パターンデータであることを特徴とする。
[0017] また、請求項 10にかかる DA変換器は、所定のデジタルデータをアナログデータに 変換する DA変換手段と、請求項 4〜9のいずれか一つに記載の DA変換器の試験 装置と、を備えたことを特徴とする。
[0018] また、請求項 11にかかる DA変換器は、上記の発明において、前記所定のデジタ ルデータのデータ入力端子と、前記アナログデータのデータ出力端子と、前記テスト 信号のテスト信号入力端子と、前記 DA変換手段および前記パターン発生手段に供 給するクロックを入力する外部クロック入力端子と、を備えたことを特徴とする。
[0019] また、請求項 12にかかる試験方法は、所定のデジタルデータをアナログデータに 変換する DA変換器を試験する試験方法であって、各周期の前半の波形と、各周期 の後半の波形を反転した波形とが略同一となる周期パターンデータを、 DA変換器 に入力する段階と、 DA変換器からの出力波形の基本周波数に対する偶数次高調 波成分を観測して、 DA変換器を試験する段階とを備えることを特徴とする。
[0020] また、請求項 13にかかる試験方法は、試験する段階が、偶数次高調波成分が略零 である場合に、 DA変換器を良品と判定することを特徴とする。
[0021] また、請求項 14にかかる試験装置は、所定のデジタルデータをアナログデータに 変換する DA変換器を試験する試験装置であって、各周期の前半の波形と、各周期 の後半の波形を反転した波形とが略同一となる周期パターンデータを、 DA変換器 に入力するパターン発生部と、 DA変換器からの出力波形の基本周波数に対する偶 数次高調波成分を観測して、 DA変換器を試験する試験部とを備えることを特徴とす る。
[0022] また、請求項 15にかかる試験装置は、試験部が、偶数次高調波成分が略零である 場合に、 DA変換器を良品と判定することを特徴とする。
[0023] また、請求項 16にかかる試験装置は、パターン発生部が、与えられるパターンデー タに基づいて、周期パターンデータを生成するシフトレジスタを有し、シフトレジスタが 、パターンデータのビット数に対応する数の、ループ状に接続された複数のレジスタ を有し、それぞれのレジスタ力 パターンデータの対応するビットデータをラッチし、ラ ツチしたビットデータを、与えられるクロックに応じて次段のレジスタに順次受け渡し、 シフトレジスタ力 それぞれのレジスタがクロックに応じて順次出力するデータを、周 期パターンデータの各ビットデータとして出力することを特徴とする。
[0024] また、請求項 17にかかる試験装置は、 H論理値を示すビット及び L論理値を示すビ ットの少なくとも一方力 総ビット数の半分のビットずつ連続しているパターンデータが シフトレジスタに入力されたことを少なくとも条件として、周期パターンデータの出力を 開始させるテスト信号をシフトレジスタに供給する制御部を更に備えることを特徴とす る。
[0025] また、請求項 18にかかる試験装置は、シフトレジスタが、複数のフリップフロップのう ち、いずれか二つのフリップフロップの間に挿入された、 1以上の設定フリップフロッ プを更に備え、設定フリップフロップが、予め定められた設定値を格納することを特徴 とする。
[0026] また、請求項 19にかかる試験装置は、制御部が、パターンデータ及び設定値にお いて、 H論理値を示すビット及び L論理値を示すビットの少なくとも一方が、総ビット数 の半分のビットずつ連続していることを少なくとも条件として、周期パターンデータの 出力を開始させるテスト信号をシフトレジスタに供給することを特徴とする。
[0027] また、請求項 20にかかる試験装置は、内部クロックを発生するクロック発生手段と、 テスト信号に基づいて、フリップフロップに与えるクロックを、外部クロックから内部クロ ックに切り替える切替手段とを更に備えることを特徴とする。
[0028] また、請求項 21にかかる試験装置は、クロック発生手段が、外部クロックより周波数 の高い内部クロックを生成することを特徴とする。
[0029] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0030] この発明にかかる DA変換器の試験方法、 DA変換器の試験装置および DA変換 器では、所定のデジタルデータをアナログデータに変換する DA変換器に、該 DA変 換器力 の出力波形が対称となる周期パターンデータを入力し、該周期パターンデ ータの基本周波数に対する偶数次高調波成分を観測し、偶数次高調波成分が観測 されない場合に該 DA変換器が正常動作しているものとして判定する試験を行うよう にしているので、精度の高い DA変換器の試験を簡易かつ容易に行うことができると いう効果を奏する。
図面の簡単な説明
[0031] [図 1]この発明の実施の形態 1にかかる DA変換器の試験方法の概要を示す図であ る。
[図 2]図 1に示した DA変換器の試験方法を実現するデータ選択回路の詳細構成を '図である。
園 3]図 2に示したデータ選択回路を内蔵した DA変換器の構成を示すブロック図で ある。
園 4]この発明の実施の形態 2にかかるデータ選択回路の構成を示すブロック図であ る。
園 5]図 4に示したデータ選択回路を内蔵した DA変換器の構成を示すブロック図で ある。
園 6]図 5に示した DA変換器によるテストパターン発生を説明するタイミングチャート である。
園 7]この発明の実施の形態 2の変形例であるデータ選択回路の構成を示すブロック 図である。
園 8]図 7に示した DA変換器によるテストモード時におけるアナログデータの出力波 形を示す図である。
園 9]この発明の実施の形態 3にかかる DA変換器の構成を示すブロック図である。 園 10]図 9に示した DA変換器によるノーマルモード時とテストモード時とにおけるクロ ック周波数を変えた場合の波形図である。
園 11]この発明の実施の形態 4にかかる DA変換器の構成を示すブロック図である。 園 12]従来の DA変換器に対して動作テストを行う場合のシステム構成を示す図であ る。
符号の説明
1， 21 データ選択回路
2 セレクタ
3 パターン発生部
3a メモリ
4 DA変換部
5 クロック選択回路
6 クロック発生回路
6a VCO 6b, 20b 分周器
10， 11 , 12 DA変換器
13 試験部
14 制御部
20 周波数制御器
20a 位相比較器
20c 原発振器
31, 32 シフトレジスタ
FF0〜FF5 フリップフロップ回路
SL0~SL3 セレクタ回路
Tl データ入力端子
T2 テストモード設定入力端子
T3 クロック入力端子
T4 アナログ出力端子
T5 テストクロック入力端子
T6 テストクロック出力端子
発明を実施するための最良の形態
[0033] 以下、この発明を実施するための最良の形態である DA変換器の試験方法、 DA変 換器の試験装置および DA変換器について説明する。
[0034] (実施の形態 1)
図 1は、この発明の実施の形態 1にかかる DA変換器の試験方法の概念を示す図 である。図 1において、この DA変換器の試験方法は、まず図示しない DA変換器が 4 ビットのデジタルデータをアナログデータに変換する場合、図 1の上段に示すように 1 ビットずつ巡回する周期データを図示しない DA変換器に入力する。ここで、巡回と は、各ビットのビット値力 ひとつ上位のビットに遷移し、且つ最上位のビット値力 最 下位のビットに遷移することをいう。図 1の上段では、「0011」→「0110」→「1100」 →「1001」→「0011」→…の巡回する周期データとなっている。また、他の例では、 巡回とは、各ビットのビット値力 ひとつ下位のビットに遷移し、且つ最下位のビット値 、最上位のビットに遷移してもよい。
[0035] この周期データが図示しない DA変換器に入力されると図 1の中段に示したアナ口 グデータに変換されて出力される。ここで、このアナログデータの波形は、アナログ値 「7. 5」を基準に対称波形となっている。すなわち図 1に示すようにアナログ借「7. 5」 を基準に上下の面積 SA， SBが等しくなつている。
[0036] 図示しない DA変換器に入力されるデジタルデータを、上述した対称波形が生成さ れる周期データとすると、図 1の下段に示すように、アナログデータの波形の基本波 S P1 (周波数 f )の他に高調波 SP2〜SP5 (2f 〜5f )が出力される。なお、 6次以降の
0 0 0
高調波は図示していない。
[0037] ここで、図示しない DA変換器が正常動作している場合、偶数次の高調波 SP2, S P4は出現しない。すなわち、図 1の中段に示したアナログデータのように、周期の前 半における波形と、周期の後半における波形を反転した波形とが同一である場合、 当該波形は偶数次の高調波成分を含まない。このため、当該アナログデータに応じ たデジタルデータを DA変換器に入力した場合、 DA変換器が正常に動作してレヽれ ば、 DA変換器が出力する波形には、偶数次の高調波成分は含まれない。
[0038] この DA変換器の正常動作とは、 DA変換時における各階調の電圧値が適正に動 作していることを意味する。したがって、上述した対称波形が生成される周期データ を図示しない DA変換器に入力し、その出力波形をスペクトルアナライザなどの観測 装置を用いて観測し、偶数次の高調波 SP2， SP4の出現の有無あるいはそのレベル をもとに図示しない DA変換器の動作試験を行うことができる。
[0039] この場合、時間波形を観測するのではなぐ偶数次の高調波スペクトル値を観測し 、そのレベルを測定すればよいので、容易かつ簡易に試験を行うことができるとともに 精度の高い試験を行うことができる。さらに、図示しない DA変換器が高速動作を行う 場合であっても、上述したように偶数次の高調波スペクトル値のみに着目して数量的 に測定できるので精度の高い試験を確実に行うことができる。
[0040] また、 DA変換器に入力するデジタルデータのそれぞれのデータ値は、 H論理値を 示すビット及び L論理値を示すビットが同数であることが好ましい。例えば、図 1の上 段に示すように、デジタルデータのそれぞれのデータ値力 ビットである場合、 H論理 値を示すビット及び L論理値を示すビットは 2ビットずつであることが好ましい。
[0041] また、 DA変換器に入力するデジタルデータのそれぞれのデータ値は、 H論理値を 示すビット及び L論理値を示すビットの少なくとも一方力 総ビット数の半分のビットず つ連続していることが好ましい。例えば、図 1の上段に示すデジタルデータは、デジタ ルデータのそれぞれのデータ値力 S4ビットである。この場合、 tlから t4のそれぞれの データ値においては、 H論理値を示すビット及び L論理値を示すビットの少なくとも一 方が、 2ビット連続して存在する。力かるデータ値のビットを巡回させることにより、各 周期の前半の波形と、各周期の後半の波形を反転した波形とが略同一となる周期パ ターンデータを、 DA変換器に入力することができる。
[0042] 図 2は、上述した DA変換器の試験方法を実現する DA変換器の試験装置の構成 を示す図である。試験装置は、データ選択回路 1及び試験部 13を備える。図 2に示 したデータ選択回路 1は、 4ビットのデジタルデータをアナログデータに変換する DA 変換器 (DAC)に対する信号入力手段として機能し、この DA変換器の前段に配置さ れる。
[0043] データ選択回路 1は、セレクタ 2とパターン発生部 3とを有する。セレクタ 2には、 4ビ ットのデジタルデータ D0〜D3が入力され、各デジタルデータ D0〜D3は、それぞれ セレクタ回路 SL0〜SL3に入力される。パターン発生部 3は、メモリ 3aを有し、このメ モリ 3a内に、上述した対称波形が生成される周期データであるテストパターンが格納 され、このテストパターンを、対応するセレクタ回路 SL0〜SL3に入力する。セレクタ 回路 SL0〜SL3のそれぞれには、テスト信号 TESTが入力され、テスト信号 TESTが ローレベルの時、入力されたデジタルデータ D0〜D3をそのまま出力データ O0〜〇 3として DA変換器 (DAC)に出力する通常動作モード（ノーマルモード）に切り替え、 テスト信号 TESTがハイレベルの時、パターン発生部 3から出力されるテストパターン を出力データ〇0〜O3として DA変換器（DAC)に出力するテストモードに切り替える 。なお、パターン発生部 3は、供給されるクロック信号 CLKによって動作する。
[0044] この DA変換器の試験装置として機能するデータ選択回路 1は、デジタルデータ D 0〜D3とテストパターンとの切り替えを行うようにしているので、ノーマルモードとテスト モードとを容易かつ柔軟に切り替えることができる。 [0045] また、試験部 13は、 DA変換器 (DAC)からの出力波形の基本周波数に対する偶 数次高調波成分を観測して、 DA変換器 (DAC)の良否を判定する。例えば、試験 部 13は、 DA変換器 (DAC)の出力波形の偶数次高調波成分が略零である場合に、 DA変換器を良品と判定してよい。試験部 13は、 DA変換器 (DAC)の出力波形を周 波数領域の信号に変換する手段を有してょレ、。
[0046] 図 3は、上述したデータ選択回路 1と、 DA変換器として機能する DA変換部 4とを備 えた DA変換器 10の構成を示す図である。すなわち、この DA変換器 10は、 DA変 換器 4とデータ選択回路 1とを 1つの装置として実現している。
[0047] 図 3に示すように、この DA変換器 10は、 DA変換すべき 4ビットのデジタルデータ D 0〜D3を入力するデータ入力端子 T1、テスト信号 TESTを入力するテストモード設 定入力端子 T2、およびクロック信号 CLKを入力するクロック入力端子 Τ3を有すると ともに、内部に、データ選択回路 1および DA変換部 4を有する。さらに、 DA変換器 1 0は、 DA変換部 4によって変換されたアナログデータ OUTを外部出力するアナログ 出力端子 T4を有する。
[0048] 上述したように、データ選択回路 1には、データ入力端子 T1から入力されたデジタ ルデータ D0〜D3、テストモード設定入力端子 T2から入力されたテスト信号 TEST、 およびクロック入力端子 T3から入力されたクロック信号 CLKがそれぞれ入力される。 クロック信号 CLKは、さらに DA変換部 4にも供給され、データ選択回路 1から出力さ れたデジタルデータ〇0〜O3が入力される。 DA変換部 4は、クロック信号 CLKを動 作クロックとして用いてデジタルデータ〇0〜O3をアナログデータ OUTに変換し、ァ ナログ出力端子 T4を介して出力する。
[0049] なお、上述した DA変換器 10は、 1つのチップで形成する必要はないが、データ入 力端子 Tl、テストモード設定入力端子 Τ2、クロック入力端子 Τ3、およびアナログ出 力端子 Τ4をもつ 1つのチップとして形成することが好ましレ、。 1つのチップとすることに よって、配線による波形劣化やロスなどをなくすことができ、高速動作テストを行う配 線を容易に形成できるからである。
[0050] この DA変換器 10は、たとえば出荷するときやメンテナンス時にテストモードに切り 替えて試験し、それ以外のときには通常の DA変換器として機能するチップとして実 現され、し力も試験時における配線による波形劣化やロスをなくすことができ、精度の 高い試験を行うことができる。
[0051] なお、上述した実施の形態 1では、デジタルデータ D0〜D3が 4ビットの多階調デー タであったが、これに限らず、パラレルビット数は任意であり、たとえば 8ビットパラレル データあるいは 16ビットパラレルデータであってもよい。
[0052] (実施の形態 2)
つぎに、この発明の実施の形態 2について説明する。上述した実施の形態 1では、 パターン発生部 3がテストパターンを発生するようにしていた力 この実施の形態 2で は、入力されるデジタルデータ D0〜D3を用いてテストパターンを生成するようにして いる。
[0053] 図 4は、この発明の実施の形態 2であるデータ選択回路 1の詳細構成を示す図であ る。また、図 5は、このデータ選択回路 2を搭載した DA変換器 11の概要構成を示す 図である。図 4および図 5において、このデータ選択回路 1は、パターン発生部 3に代 えてビット数に対応した段数を有したシフトレジスタ 31を設けている。
[0054] このシフトレジスタ 31は、たとえばセレクタ 2と DA変換部 4との間に設けられる。シフ トレジスタ 31は、与えられるパターンデータに基づいて、周期パターンデータを生成 する。シフトレジスタ 31は、与えられるパターンデータのビット数に対応する数の、ノレ ープ状に接続された複数のレジスタ（フリップフロップ回路 FF0〜FF3)を有する。各 セレクタ回路 SL0〜SL3には、それぞれデジタルデータ DO, Dl , D2, D3、および フリップフロップ回路 FF3, FFO, FF1 , FF2の各出力である出力データ〇3, 00, O 1，〇2が入力され、それぞれ入力されるテスト信号 TESTによって選択されたデジタ ルデータ D0〜D3あるいは出力データ 03〜〇2力 それぞれフリップフロップ回路 F F0〜FF3に入力される。各フリップフロップ回路 FF0〜FF3は、各セレクタ回路 SL0 〜SL3から入力されたデータをラッチし、出力データ〇0〜〇3として DA変換部 4に 出力する。
[0055] ここで、フリップフロップ回路 FF0〜FF3は、テスト信号 TESTがローレベルのとき、 入力されたデジタルデータ D0〜D3をラッチした後、クロック信号 CLKに応じてその まま出力データ O0〜〇3として出力する。一方、フリップフロップ回路 FF0〜FF3は、 テスト信号 TESTがハイレベルになったときのデジタルデータ D0〜D3をラッチし、そ の後このラッチした各ビット値をクロック信号 CLKに応じて巡回させつつシフトするシ フトレジスタを形成し、各フリップフロップ回路 FF0〜FF3からパラレルデータである 出力データ〇0〜〇3をクロック信号 CLKに応じて出力する。
[0056] すなわち、図 6に示すように、テスト信号 TESTがローレベルからハイレベルに変わ る時点 tlにおいてフリップフロップ回路 FFO, FF1 , FF2, FF3がそれぞれラッチし たデジタルデータ DO, Dl , D2, D3であるパラレルデータ DT0， DTI, DT2, DT3 は、それぞれ出力データ〇0,〇1 ,〇2, 03として出力されるとともに、セレクタ 2を介 してつぎのフリップフロップ回路 FF1 , FF2, FF3, FFOにシフトされる。
[0057] そして、つぎのクロックの時点 t2においてこのシフトしたパラレルデータ DT3, DTO , DTI , DT2は、つぎの出力データ 00,〇1,〇2,〇3として出力されるとともにシフ トされる。各出力データ〇0〜〇3に注目してみると、たとえば出力データ 00は、テスト 信号 TESTがハイレベルになった時点 tlから、 DT0→DT3→DT2→DT1→DT0 →DT3→…の巡回データとなり、出力データ〇1は、テスト信号 TESTがハイレベル になった時点 tlから、 DT1→DT0→DT3→DT2→DT1→DT0→…の巡回データ となる。つまり、テスト信号 TESTがハイレベルである場合、それぞれのフリップフロッ プ回路 FF0〜FF3は、ラッチしたデジタルデータを、与えられるクロックに応じて次段 のフリップフロップ FF0〜FF3に順次受け渡す。
[0058] 具体的には、出力データ O0〜〇3は、時点 tlにおいてラッチされたパラレルデータ DTC！〜 DT3である「1， 1， 0, 0」が巡回したパラレルデータとして順次出力され、これ がテストパターンとなる。このテストパターンである出力データ〇0〜O3は、その後 D A変換部 4によって、それぞれ各階調に応じてアナログ値に変換され、アナログデー タ OUTとして出力される。
[0059] この実施の形態 2では、テストモード移行時においてシフトレジスタ 3がラッチしたデ ジタルデータ DT0〜DT3をその後巡回シフトさせてパラレルの出力データ O0〜O3 をテストパターンとして生成してレ、るので、高速の所望テストパターンを容易に形成す ること力 Sできる。
[0060] なお、上述した実施の形態 2では、シフトレジスタ 31を形成するフリップフロップ回 路 FF0〜FF3の段数力 デジタルデータ D0〜D3のビット数と同じであった力 これ に限らず、フリップフロップ回路の段数を、デジタルデータ D0〜D3のビット数を超え た数としてもよレ、。
[0061] また、試験装置は、テスト信号 TESTをデータ選択回路 1に入力する制御部 14を更 に備えてょレ、。制御部 14は、 H論理値を示すビット及び L論理値を示すビットの少な くとも一方が、総ビット数の半分のビットずつ連続しているパターンデータがシフトレジ スタに入力されたことを少なくとも条件として、周期パターンデータの出力を開始させ るテスト信号をセレクタ 2に供給する。例えば、制御部 14は、 DA変換器 (DAC)の試 験を開始する旨の通知を受け取った後に、上記条件を満たした場合に、周期パター ンデータの出力を開始させてよい。また、制御部 14は、試験装置を制御するテストプ ログラムに応じて、テスト信号 TESTを出力してもよい。
[0062] 図 7は、この発明の実施の形態 2であるデータ選択回路 21の詳細構成を示す図で ある。図 7に示すように、データ選択回路 21は、図 4に示したデータ選択回路 1の構 成に加え、 1以上の設定フリップフロップ (フリップフロップ回路 FF4、 FF5)を更に備 える。フリップフロップ回路 FF4、 FF5は、シフトレジスタ 32に含まれる複数のフリップ フロップ回路 FF0〜FF3のうち、いずれか二つのフリップフロップ回路 FF0〜FF3の 間に挿入される。本例においては、データ選択回路 21のシフトレジスタ 32は、フリツ プフロップ回路 FF0〜FF3を一連のシフトレジスタとしてみた場合、その前段に 2段 のフリップフロップ回路 FF4， FF5を接続した構成としてレ、る。
[0063] このため、フリップフロップ回路 FF3の出力データ 03は、フリップフロップ回路 FF4に 入力され、フリップフロップ回路 FF5の出力データは、セレクタ回路 SL0に入力され、 さらにこのセレクタ回路 SL0を介してフリップフロップ回路 FF0に入力される。その他 の構成は図 4に示したデータ選択回路 1および図 5に示した DA変換器 10と同じであ り、同一構成部分には同一符号を付している。
[0064] この場合、テスト信号 TESTがハイレベルになったときにデジタルデータ D0〜D3を ラッチするのは、フリップフロップ FF0〜FF3である。また、フリップフロップ回路 FF4 、 FF5には、予め定められた設定値が格納される。これにより、フリップフロップ回路 F F0〜FF3によってラッチされたデータに加えてフリップフロップ回路 FF4, FF5に初 期設定されたビットが巡回シフトすることになる。
[0065] 図 8は、図 7に示したデータ選択回路 21によるテストモード時の出力データ O0〜O 3の一例を示す図である。図 8に示すように、フリップフロップ回路 FF4， FF5の付加 によって、巡回するテストパターンの周期が長くなり、これに伴ってさらに多彩なテスト パターンを発生させることができる。特に、フリップフロップ回路 FF4， FF5によってビ ットが付加されるので、図 8の下部に示すように、面積 Sa， Sbが等しい対称波形の生 成が容易になり、 DA変換部 4に対する動作テストを容易かつ多様に行うことができる
[0066] なお、この実施の形態 2の変形例では、 2段のフリップフロップ回路 FF4, FF5を付 加した 6段のシフトレジスタ 32を実現している力 これに限らず、 1段あるいは 3段以 上のフリップフロップ回路を付け加えてもよい。さらに、このフリップフロップ回路 FF4 , FF5を、たとえばフリップフロップ回路 FF1 , FF2間に配置し、多彩なテストパター ンを生成するようにしてもょレ、。
[0067] また、上述した実施の形態 2およびその変形例では、いずれもデジタルデータ DO 〜D3の上位ビット側に一様にシフトし巡回するようにしていた力 これに限らず、各フ リップフロップ回路 FF0〜FF5のシフト先を後段の隣接するフリップフロップ回路では なぐ一部クロスさせるなどして、そのシフト先を変えたシフトレジスタを形成し、多彩な テストパターンを生成するようにしてもょレ、。
[0068] また、データ選択回路 21は、図 4に示したデータ選択回路 21と同様に、テスト信号 TESTを供給する制御部を更に備えてよい。当該制御部は、フリップフロップ回路 FF 0〜FF5が格納するパターンデータ及び設定値において、 H論理値を示すビット及 び L論理値を示すビットの少なくとも一方力 総ビット数の半分のビット、連続している ことを少なくとも条件として、周期パターンデータの出力を開始させるテスト信号 TES Tをデータ選択回路 21に供給してよい。
[0069] (実施の形態 3)
つぎに、この発明の実施の形態 3について説明する。この実施の形態 3では、 DA 変換器の内部にさらにクロック発生回路を設けるようにしている。図 9は、この発明の 実施の形態 3である DA変換器の概要構成を示す図である。図 9において、この DA 変換器 12は、図 5に示した DA変換器 11の内部にクロック選択回路 5およびクロック 発生回路 6を有する。
[0070] テスト信号 TESTは、データ選択回路 1に入力されるとともに、クロック選択回路 5に も入力される。クロック選択回路 5は、クロック入力端子 T3カゝら入力される外部クロック 信号 CLKAと、 自励発振器であるクロック発生回路 6から出力される内部クロック信号 CLKBとが入力され、テスト信号 TESTがローレベルの時、外部クロック信号 CLKA を選択し、テスト信号 TESTがハイレベルの時、内部クロック信号 CLKBを選択し、そ れぞれ選択された信号をクロック信号 CLKとしてデータ選択回路 1および DA変換部 4に出力する。このクロック信号 CLKは、データ選択回路 1および DA変換部 4の動 作クロックとして用いられる。
[0071] DA変換部 4は、出力データ〇0〜O3を 4ビットの多階調データとしてアナログ変換 し、アナログデータ OUTとしてアナログ出力端子 T4から出力する。 DA変換部 4は、 クロック信号 CLKによって動作速度が決定され、ノーマルモード時では、外部クロック CLKAのクロック速度で動作し、テストモード時では、内部クロック CLKBのクロック速 度で動作する。
[0072] ここで、テストモードへの切替によってクロック信号 CLKは、クロック選択回路 5によ つて、テスト信号 TESTがハイレベルになった時点で、外部クロック信号 CLKAから 内部クロック信号 CLKBに切り替えられる。
[0073] テストモードにおける内部クロック信号 CLKBのクロック周波数は、 DA変換部 4の 高速動作をテストするために高く設定されるが、 DA変換器 12に内蔵されているため 、この内部クロック信号 CLKBは、波形劣化が少なく高速動作テストに十分なクロック としてデータ選択回路 1および DA変換部 4に供給される。
[0074] 逆に、ノーマルモード時には、外部クロック信号 CLKAがデータ選択回路 1および DA変換部 4に供給されるため、 DA変換部 4の動作テストを行う場合、このノーマル モード時におけるクロック周波数を低くすることができる。すなわち、クロック入力端子 T3から低速のクロック周波数である外部クロック信号 CLKAを入力することができる。 この場合、上述したように、テスト信号 TESTがハイレベルになったときにデジタルデ ータ D0〜D3がラッチされ、このラッチされたパラレルデータ DT0〜DT3がテストパタ ーンを決定するため、図 10に示すように、外部クロック信号 CLKAのクロック周波数 を低速にして、テスト信号 TESTによる所望のテストパターンの選択を確実かつ安定 して行えるようにすること力 Sできる。
[0075] この実施の形態 3では、 DA変換器 12が、テストパターン発生器として機能するシフ トレジスタ 31やクロック発生器 6を内蔵しているので、高速性を維持した信号発生を 容易に行うことができ、高価なパターン発生器や、ケーブルおよびプローブを不要と し、 DA変換部 4の高速動作テストを簡易かつ容易に行うことができる。
[0076] (実施の形態 4)
つぎに、この発明の実施の形態 4について説明する。上述した実施の形態 3では、 クロック発生回路 6が自励発振器であるとしたが、この実施の形態 4では、この自励発 振器の安定性を増すようにしてレヽる。
[0077] 図 11は、この発明の実施の形態 4である DA変換器の構成を示すブロック図である 。図 11において、この DA変換器 12のクロック発生回路 6は、 VC06aを有し、 VC06 aから内部クロック信号 CLKBを出力している。 また、クロック発生回路 6は、分周器 6 bを介してこの VC〇6aの出力を帰還させている。 DA変換器 12は、さらにクロック発 生回路 6の分周器 6bからのモニタ信号を出力するテストクロック出力端子 T6と、 VC 〇6aの周波数を電圧制御する制御信号を入力するためのテストクロック入力端子 T5 とを有している。 DA変換器 12には、周波数制御器 20が、テストクロック入力端子 T5 とテストクロック出力端子 T6とを介して接続される。その他の構成は、図 9に示した構 成と同じであり、同一構成部分には同一符号を付している。
[0078] 周波数制御器 20は、水晶発振器などによって実現される原発振器 20cを有し、位 相比較器 20aが、この原発振器 20cからの信号を分周器 20bを介して入力した信号 と分周器 6bによってモニタされた信号とを位相比較して VC06aの周波数を電圧制 御する。これによつて、 VC〇6aのクロック周波数が安定化する、いわゆる PLL回路が 実現される。なお、周波数制御器 20は、クロック発生回路 6の内部クロック周波数を 安定化することができればよぐ必ずしも原発振器 20cおよび分周器 20bを設ける必 要はない。
[0079] この実施の形態 4では、外部に周波数制御器 20を設け、テストクロック入力端子 T5 およびテストクロック出力端子 T6を介して、クロック発生回路 6が生成する内部クロッ ク周波数をフィードバック制御しているので、内部クロック周波数の安定化を図ること ができる。
産業上の利用可能性
この発明にかかる DA変換器の試験方法、 DA変換器の試験装置および DA変換 器では、所定のデジタルデータをアナログデータに変換する DA変換器に、該 DA変 換器力 の出力波形が対称となる周期パターンデータを入力し、該周期パターンデ ータの基本周波数に対する偶数次高調波成分を観測し、偶数次高調波成分が観測 されない場合に該 DA変換器が正常動作しているものとして判定する試験を行うよう にしているので、精度の高い DA変換器の試験を簡易かつ容易に行うことができると レ、う効果を奏する。

Claims

請求の範囲
[1] 所定のデジタルデータをアナログデータに変換する DA変換器に、該 DA変換器か らの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの 基本周波数に対する偶数次高調波成分を観測して該 DA変換器を試験することを特 徴とする DA変換器の試験方法。
[2] 所定のデジタルデータをアナログデータに変換する DA変換器に、前記所定のデ ジタルデータの入力を、該 DA変換器力 の出力波形が対称となる周期パターンデ ータの入力に切り替えて入力し、該周期パターンデータの基本周波数に対する偶数 次高調波成分を観測して該 DA変換器を試験することを特徴とする DA変換器の試 験方法。
[3] 所定のデジタルデータをアナログデータに変換する DA変換器からの出力波形が 対称となる周期パターンデータを生成し、該 DA変換器に出力することを特徴とする DA変換器の試験装置。
[4] テスト信号の入力によってテストパターンを発生するパターン発生手段と、
前記テスト信号の入力によって、入力される所定のデジタルデータをアナログデー タに変換する DA変換手段側への出力を前記テストパターンの前記 DA変換手段側 への出力に切り替えるセレクタと、
を備えたことを特徴とする DA変換器の試験装置。
[5] 前記パターン発生手段は、
前記セレクタと前記 DA変換手段との間に設けられ、前記テスト信号の入力時に前 記所定のデジタルデータの各ビットをラッチする複数のフリップフロップ回路を有し、 このラッチしたビットデータを巡回させ前記 DA変換手段にパラレル出力するシフトレ ジスタであることを特徴とする請求項 4に記載の DA変換器の試験装置。
[6] 前記シフトレジスタは、前記複数のフリップフロップ回路に連結される 1以上のフリツ プフロップ回路を備え、該 1以上のフリップフロップ回路に設定されたビット値を含め て各ビットを巡回させることを特徴とする請求項 5に記載の DA変換器の試験装置。
[7] クロックを発生するクロック発生手段と、
前記テスト信号の入力によって、外部クロックの出力を前記クロック発生手段が発生 するクロックに切り替える切替手段と、
を備え、前記テスト信号が入力されるテストモード時に、前記 DA変換手段および前 記パターン発生手段は前記クロックによって動作することを特徴とする請求項 4〜6の いずれか一つに記載の DA変換器の試験装置。
[8] 前記クロック発生手段は、 自励発振器であり、
前記自励発振器の周波数をモニタして前記自励発振器の周波数を制御する周波 数制御手段をさらに備えたことを特徴とする請求項 7に記載の DA変換器の試験装 置。
[9] 前記パターン発生手段が発生するパターンデータは、前記 DA変換手段が出力す る波形が対称波形となる周期パターンデータであることを特徴とする請求項 4〜8の いずれか一つに記載の DA変換器の試験装置。
[10] 所定のデジタルデータをアナログデータに変換する DA変換手段と、
請求項 4〜9のいずれか一つに記載の DA変換器の試験装置と、
を備えたことを特徴とする DA変換器。
[11] 前記所定のデジタルデータのデータ入力端子と、
前記アナログデータのデータ出力端子と、
前記テスト信号のテスト信号入力端子と、
前記 DA変換手段および前記パターン発生手段に供給するクロックを入力する外 部クロック入力端子と、
を備えたことを特徴とする請求項 10に記載の DA変換器。
[12] 所定のデジタルデータをアナログデータに変換する DA変換器を試験する試験方 法であって、
各周期の前半の波形と、各周期の後半の波形を反転した波形とが略同一となる周 期パターンデータを、前記 DA変換器に入力する段階と、
前記 DA変換器からの前記周期パターンデータの基本周波数に対する偶数次高 調波成分を観測して、前記 DA変換器を試験する段階と
を備える試験方法。
[13] 前記試験する段階は、前記偶数次高調波成分が略零である場合に、前記 DA変換 器を良品と判定する
請求項 12に記載の試験方法。
[14] 所定のデジタルデータをアナログデータに変換する DA変換器を試験する試験装 置であって、
各周期の前半の波形と、各周期の後半の波形を反転した波形とが略同一となる周 期パターンデータを、前記 DA変換器に入力するパターン発生部と、
前記 DA変換器からの前記出力波形の基本周波数に対する偶数次高調波成分を 観測して、前記 DA変換器を試験する試験部と
を備える試験装置。
[15] 前記試験部は、前記偶数次高調波成分が略零である場合に、前記 DA変換器を良 品と判定する
請求項 14に記載の試験装置。
[16] 前記パターン発生部は、与えられるパターンデータに基づいて、前記周期パターン データを生成するシフトレジスタを有し、
前記シフトレジスタは、前記パターンデータのビット数に対応する数の、ループ状に 接続された複数のレジスタを有し、
それぞれの前記レジスタは、前記パターンデータの対応するビットデータをラッチし 、ラッチした前記ビットデータを、与えられるクロックに応じて次段の前記レジスタに順 次受け渡し、
前記シフトレジスタは、それぞれの前記レジスタが前記クロックに応じて順次出力す るデータを、前記周期パターンデータの各ビットデータとして出力する
請求項 14に記載の試験装置。
[17] H論理値を示すビット及び L論理値を示すビットの少なくとも一方が、総ビット数の半 分のビットずつ連続している前記パターンデータが前記シフトレジスタに入力されたこ とを少なくとも条件として、前記周期パターンデータの出力を開始させるテスト信号を 前記シフトレジスタに供給する制御部を更に備える
請求項 16に記載の試験装置。
[18] 前記シフトレジスタは、前記複数のフリップフロップのうち、いずれか二つの前記フリ ップフ口ップの間に挿入された、 1以上の設定フリップフロップを更に備え、 前記設定フリップフロップは、予め定められた設定値を格納する
請求項 17に記載の試験装置。
[19] 前記制御部は、前記パターンデータ及び前記設定値において、 H論理値を示すビ ット及び L論理値を示すビットの少なくとも一方が、総ビット数の半分のビットずつ連続 していることを少なくとも条件として、前記周期パターンデータの出力を開始させる前 記テスト信号を前記シフトレジスタに供給する
請求項 18に記載の試験装置。
[20] 内部クロックを発生するクロック発生回路と、
前記テスト信号に基づいて、前記フリップフロップに与えるクロックを、外部クロック 力 前記内部クロックに切り替えるクロック選択回路と
を更に備える請求項 16に記載の試験装置。
[21] 前記クロック発生回路は、前記外部クロックより周波数の高い前記内部クロックを生 成する
請求項 20に記載の試験装置。
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