WO2006041013A1 - 半導体装置 - Google Patents

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WO2006041013A1
WO2006041013A1 PCT/JP2005/018556 JP2005018556W WO2006041013A1 WO 2006041013 A1 WO2006041013 A1 WO 2006041013A1 JP 2005018556 W JP2005018556 W JP 2005018556W WO 2006041013 A1 WO2006041013 A1 WO 2006041013A1
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semiconductor device
semiconductor chip
resin layer
external connection
semiconductor
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PCT/JP2005/018556
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Kazumasa Tanida
Shingo Higuchi
Takuya Kadoguchi
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Rohm Co., Ltd.
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Definitions

  • the present invention relates to a semiconductor device having substantially the same size as a semiconductor chip.
  • CSP chip size packages
  • MCM multichip modules
  • FIG. 12 is a schematic cross-sectional view showing the structure of a conventional semiconductor device having a chip size package structure.
  • the semiconductor device 71 includes a semiconductor chip 72.
  • a functional element 72a is formed on one surface of the semiconductor chip 72, and an insulating film 73 is formed so as to cover the functional element 72a.
  • An opening 73a is formed in the insulating film 73 to expose the electrode of the functional element 72a.
  • a rewiring 74 having a predetermined pattern is formed on the insulating film 73.
  • the rewiring 74 is connected to the electrode of the functional element 72a through the opening 73a of the insulating film 73.
  • a protective resin layer 77 is provided on the one surface of the semiconductor chip 72 so as to cover the insulating film 73 and the rewiring 74.
  • the side surface of the semiconductor chip 72 and the side surface of the protective resin layer 77 are flush with each other, and the outer shape of the semiconductor device 71 has a substantially rectangular parallelepiped shape. Therefore, the size of the semiconductor device 71 substantially matches the size of the semiconductor chip 72 when viewed from the direction perpendicular to the semiconductor chip 72.
  • columnar external connection terminals 75 penetrating the protective resin layer 77 are erected.
  • a solder ball 76 as an external connection member is joined to the tip of the external connection terminal 75.
  • This semiconductor device 71 can be mounted on a mounting substrate by bonding solder balls 76 to electrode pads formed on the mounting substrate.
  • FIG. 13 shows the structure of a conventional semiconductor device having a multichip module structure.
  • the semiconductor device 81 includes a wiring board 82, a semiconductor chip 83 stacked on the wiring substrate 82, and a semiconductor chip 84 stacked on the semiconductor chip 83.
  • Functional elements 83a and 84a are formed on one surface of each of the semiconductor chips 83 and 84, respectively.
  • the semiconductor chip 83 is bonded onto the wiring board 82 in a so-called face-up state in which the surface on which the functional element 83a is formed is directed to the opposite side of the wiring board 82.
  • a semiconductor chip 84 is joined in a face-up posture with the functional element 84a facing away from the semiconductor chip 83.
  • An interlayer sealing material 86 is interposed between the semiconductor chip 83 and the semiconductor chip 84.
  • the semiconductor chip 83 When viewed from the direction perpendicular to the surface on which the functional elements 83a and 84a are formed, the semiconductor chip 83 is located on the periphery of the surface where the semiconductor chip 84 of the semiconductor chip 83 larger than the semiconductor chip 84 is bonded. There is a region where 84 is not opposed. In this region, an electrode pad 83b connected to the functional element 83a is formed. An electrode pad 84b connected to the functional element 84a is formed on the periphery of the surface of the semiconductor chip 84 where the functional element 84a is formed.
  • the wiring board 82 When viewed from the direction perpendicular to the wiring board 82, the wiring board 82 is larger than the semiconductor chip 83.
  • the semiconductor chip 83 faces the peripheral portion of the surface of the wiring board 82 to which the semiconductor chip 83 is bonded. There are no areas. In this region, an electrode pad (not shown) is provided, and the electrode pad and the electrode pads 83b and 84b are connected via bonding wires 87 and 88, respectively.
  • the semiconductor chips 83 and 84 and the bonding wires 87 and 88 are sealed with a mold resin 89.
  • a solder ball 85 as an external connection member is provided on the surface of the wiring substrate 82 opposite to the surface to which the semiconductor chip 83 is bonded.
  • the electrode pads to which the bonding wires 87 and 88 of the wiring board 82 are connected are redistributed on the surface and inside of the wiring board 82 and connected to the solder balls 85.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-118224
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-270721
  • the solder balls 76 are two-dimensionally arranged on the surface of the protective resin layer 77 opposite to the semiconductor chip 72 (hereinafter referred to as “bottom surface”) 7 la. (Area array)
  • the solder balls 85 are two-dimensional (area) on the surface (hereinafter referred to as “bottom surface”) 81a of the wiring board 82 opposite to the semiconductor chips 83, 84. It is arranged in an array.
  • solder balls 76 and 85 provided in the inner regions of the bottom surfaces 71a and 81a are favorably applied to the electrode pads on the mounting board. It was difficult to confirm whether or not the joint was connected.
  • voids may be introduced into the solder balls 76 and 85 when the solder balls are formed.
  • the solder balls 76 and 85 in which the voids are introduced may cause poor connection to the mounting board.
  • the semiconductor device 81 shown in FIG. 13 requires a wiring substrate 82 larger than the semiconductor chip 83 in order to secure the connection region for the bonding wires 87 and 88.
  • the size of the semiconductor device 81 (package), in particular, the size force viewed perpendicularly to the wiring board 82 becomes larger than the semiconductor chips 83 and 84. For this reason, the mounting area of the semiconductor device 81 with respect to the mounting substrate is large.
  • the semiconductor device 71 shown in FIG. 12 When using the semiconductor device 71 shown in FIG. 12 to mount a plurality of semiconductor chips 72 on a mounting substrate, the plurality of semiconductor devices 71 must be mounted side by side on the mounting substrate. Therefore, a large mounting area is required.
  • An object of the present invention is to provide a semiconductor device capable of easily confirming a bonding state with a mounting substrate when bonded to the mounting substrate.
  • Another object of the present invention is to provide a semiconductor device having a chip size and capable of improving the reliability of external connection.
  • Still another object of the present invention is to have a multi-chip module structure and a low mounting area. It is to provide a reduced semiconductor device.
  • a semiconductor device of the present invention includes a first semiconductor chip having a first functional surface on which a first functional element is formed, a protective resin layer formed on the first functional surface, and the first functional surface.
  • a bottom exposed surface that is formed at a peripheral portion on the functional surface and is exposed from the bottom surface located on the opposite side of the first functional surface side of the protective resin layer, and a side exposed surface exposed from the side surface of the protective resin layer And an external connection terminal for electrical connection with the outside.
  • the external connection terminal since the external connection terminal has an exposed surface on the side surface of the protective resin layer, when the semiconductor device is mounted on the mounting substrate, the external connection terminal is connected to the electrode pad on the mounting substrate. Since the connection state can be easily visually recognized, the connection (bonding) state between the semiconductor device and the mounting substrate can be easily confirmed.
  • the semiconductor device and the mounting substrate can be connected by, for example, solder.
  • the solder can be formed in advance as a film on the electrode pad of the mounting substrate as cream solder or a melted and solidified product thereof. Since it is difficult for voids to be introduced into such a form of solder, the reliability of external connection can be improved.
  • this semiconductor device can be connected to the mounting substrate not only through the exposed surface having the bottom surface force but also through the exposed surface having the side force in the external connection terminal, the high bonding strength and the connection reliability. Can be secured.
  • the external connection terminal may be electrically connected to the first semiconductor chip (first functional element).
  • an external connection terminal that may be provided with an insulating film in which an opening for exposing the electrode of the first functional element is formed on the first functional surface is provided through the opening of the insulating film. 1 is connected to the rewiring connected to the electrode of the functional element.
  • the semiconductor device of the present invention is formed in the central region inward from the peripheral region where the external connection terminals are formed on the first functional surface.
  • a heat dissipating terminal having an exposed surface on the bottom surface may be further included.
  • the heat generated in the first semiconductor chip can be dissipated through the heat dissipation terminal. Since the heat dissipating terminal has an exposed surface on the bottom surface of the protective resin layer, heat can be dissipated efficiently.
  • the heat dissipating terminal is an external connection located on the periphery of the first functional surface. It can be made large enough not to contact the terminal, and this can improve the heat dissipation of the heat dissipation terminal.
  • the heat radiating terminal may be electrically connected to the first functional element through an opening formed in the insulating film, for example, by rewiring.
  • the heat radiation terminal may be a power supply wiring for supplying a voltage to the first functional element or a ground wiring for grounding the first functional element. In this case, the operation of the first semiconductor chip (functional element) can be stabilized.
  • the heat radiating terminal may not be electrically connected to the first functional element.
  • the heat dissipation terminal can have the same material force as the external connection terminal.
  • the external connection terminal and the heat dissipation terminal can be formed together by electrolytic plating.
  • the semiconductor device of the present invention has a second functional surface on which a second functional element is formed, and is connected to the first semiconductor chip with the second functional surface opposed to the first functional surface, and
  • the semiconductor device may further include a second semiconductor chip having a size smaller than that of the first semiconductor chip in a plan view perpendicular to the functional surface.
  • the semiconductor device of the present invention is mounted on the mounting substrate with the bottom surface of the protective resin layer from which the external connection terminals are exposed facing the mounting substrate. As a result, the first semiconductor chip and the second semiconductor chip are stacked on the mounting substrate. Therefore, this semiconductor device can reduce the mounting area as compared with the case where the first semiconductor chip and the second semiconductor chip are separately mounted on the mounting substrate in the lateral direction.
  • the second semiconductor chip has a size that can be included in a region occupied by the first semiconductor chip in a plan view perpendicular to the first functional surface. Therefore, although it is a multi-chip module, its mounting area can be reduced to the size of the first semiconductor chip viewed perpendicularly to the first functional element.
  • a concave portion may be formed on the side surface of the protective resin layer.
  • the external connection terminal is formed along the inner surface of the concave portion, and has a shape corresponding to the inner shape of the concave portion. You may include the concave part which has.
  • the concave surface portion extends along the inner surface of the concave portion formed on the side surface of the protective resin layer. Is formed. Therefore, on the side surface of the protective resin layer, the exposed surface of the external connection terminal (the surface of the concave portion) has a curved surface (curved surface or bent surface), and the exposed surface of the external connection terminal is a flat surface. The surface area is large. As a result, the bonding area (solder wetted area) with the mounting substrate can be increased and the bonding strength can be increased.
  • the side surface of the first semiconductor chip and the side surface of the protective resin layer may be substantially flush with each other.
  • the protective resin layer can protect the structure on the first functional surface side and reduce the mounting area of the semiconductor device.
  • This semiconductor device includes a semiconductor substrate in which a plurality of first semiconductor chips are fabricated (for example,
  • a semiconductor wafer In this case, for example, the semiconductor substrate is electrically connected to the functional element of each first semiconductor chip in a region extending across the adjacent first semiconductor chips when the semiconductor substrate is viewed vertically, and the protective substrate is protected.
  • a columnar electrode that penetrates the oil layer in the thickness direction (direction orthogonal to the semiconductor substrate) can be formed.
  • the semiconductor device of the present invention can be manufactured by cutting the semiconductor substrate along the boundary between the adjacent first semiconductor chips.
  • the cut columnar electrode becomes an external connection terminal.
  • the one on the side surface of the protective resin layer is flush with the side surface of the protective resin layer.
  • the external connection terminal includes a concave portion formed in the concave portion, for example, a semiconductor substrate on which a plurality of first semiconductor chips are formed is viewed vertically from the semiconductor substrate.
  • a through hole that penetrates the protective resin layer in the thickness direction may be formed in a region spanning adjacent first semiconductor chips.
  • the conductive film becomes an external connection terminal, and a semiconductor device having a concave portion in a recess formed by cutting a through hole is obtained. Can be manufactured.
  • the through-hole is not densely filled with the conductive film, the first semiconductor chip adjacent to the adjacent first semiconductor chip is produced by such a production method as compared with the method of production from the semiconductor substrate on which the columnar electrode is formed.
  • the dicing blade used when cutting the semiconductor substrate along the boundary can reduce wear of tools such as a cutting die.
  • the external connection terminal is formed on the main body portion embedded in the protective resin layer and on the surface of the main body portion, and has the bottom exposed surface and the side exposed surface. It includes a coating film that is highly recyclable!
  • the coating film can maintain good solder wettability and improve the connection reliability with the mounting board. For example, the coating film is difficult to oxidize from the main body V, made of material! /, Or even! /.
  • FIG. 1 is an illustrative sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic bottom view of the semiconductor device shown in FIG.
  • FIG. 3A is a schematic bottom view for explaining the method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3B is a schematic bottom view for explaining another method for manufacturing the semiconductor device shown in FIGS. 1 and 2.
  • FIG. 3C is an illustrative cross-sectional view for explaining a method for manufacturing a semiconductor device including an external connection terminal having a main body portion and a coating film.
  • FIG. 3D is an illustrative cross-sectional view for explaining a method for manufacturing a semiconductor device including an external connection terminal having a main body portion and a coating film.
  • FIG. 4 is an illustrative sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
  • 5 is a schematic bottom view of the semiconductor device shown in FIG.
  • FIG. 6 is an illustrative sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 7 is a schematic sectional view showing a structure of a semiconductor device according to a modification of the semiconductor device shown in FIG.
  • FIG. 8 is a schematic sectional view showing the structure of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 9 is a schematic bottom view of the semiconductor device shown in FIG. 8.
  • FIG. 10 is a schematic perspective view of the semiconductor device shown in FIGS. 8 and 9, showing the vicinity of the external connection terminals.
  • FIG. 11 is a schematic bottom view for illustrating the method for manufacturing the semiconductor device shown in FIGS. 8 and 9.
  • FIG. 12 is a schematic cross-sectional view showing the structure of a conventional semiconductor device having a chip size package structure.
  • FIG. 13 is a schematic cross-sectional view showing the structure of a conventional semiconductor device having a multichip module structure.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a schematic bottom view thereof.
  • the semiconductor device 1 is a so-called chip size package (CSP) and includes a semiconductor chip 2.
  • CSP chip size package
  • a functional element 2a is formed on one surface (functional surface 2F) of the semiconductor chip 2, a functional element 2a is formed.
  • the functional element 2a may be a transistor, for example.
  • An insulating film 4 covering the functional element 2a is formed on the functional surface 2F.
  • the insulating film 4 is formed with an opening 4a that exposes the electrode of the functional element 2a.
  • the rewiring 5 electrically connected to the electrode of the functional element 2a through the opening 4a is formed.
  • a protective resin layer 12 is formed on the insulating film 4 so as to cover the rewiring 5.
  • the side surface 2S of the semiconductor chip 2 and the side surface 12S of the protective resin layer 12 are substantially flush with each other, and the outer shape of the semiconductor device 1 has a substantially rectangular parallelepiped shape.
  • the rewiring 5 has a plurality of external connection terminals 10 penetrating the protective resin layer 12 in the thickness direction and having metal force. Yes.
  • the external connection terminals 10 are arranged at substantially equal distances from the side surface 12S that is orthogonal to these side surfaces.
  • the external connection terminal 10 is formed in a quadrangular prism shape.
  • the external connection terminal 10 has a side exposed surface 10S exposed from the side surface 12S of the protective resin layer 12, and a bottom exposed surface 10B where the bottom surface 12B force is also exposed.
  • the side exposed surface 10S and the bottom exposed surface 10B are substantially flush with the side surface 12S and the bottom surface 12B, respectively.
  • the semiconductor device 1 can be mounted on the mounting substrate 15 via the side exposed surface 10S and the bottom exposed surface 10B of the external connection terminal 10. At this time, the electrode node 15P formed on the surface of the mounting substrate 15 can be connected to the side exposed surface 10S and the bottom exposed surface 10B with the solder 16 (FIG. 1 shows the mounting substrate 15 and the electrode pad 15P). And solder 16 is indicated by a two-dot chain line.)
  • the external connection terminal 10 is formed in the peripheral portion of the protective resin layer 12 (semiconductor device 1), and is not formed in the inner region. Since the external connection terminal 10 has the side exposed surface 10S on the side surface 12S of the protective resin layer 12, the connection portion between the external connection terminal 10 and the mounting board 15 can be easily and directly recognized.
  • the solder 16 whose state can be easily confirmed can be formed in advance in the form of a film on the electrode pad 15P of the mounting substrate 15 as cream solder or a melted and solidified product thereof. Since voids are difficult to be introduced into the solder 16 having such a configuration, the reliability of the external connection of the semiconductor device 1 is improved.
  • FIG. 3A is a schematic bottom view for explaining the method for manufacturing the semiconductor device 1.
  • the semiconductor device 1 can be manufactured by a semiconductor substrate having a plurality of semiconductor chips 2 built therein.
  • FIG. 3A shows a semiconductor wafer (hereinafter simply referred to as “wafer”) W as such a semiconductor substrate.
  • the region extending over the adjacent semiconductor chips 2 in the wafer W is electrically connected to the functional element 2a of each semiconductor chip 2, and the protective resin layer 12 is formed in a thickness.
  • a columnar electrode 17 penetrating in a direction (a direction orthogonal to the wafer W) is formed.
  • the columnar electrode 17 can be formed by, for example, electroplating.
  • the semiconductor device 1 can be manufactured by cutting the wafer W with a dicing blade or a cutting die along the boundary B (shown by a one-dot chain line in FIG. 3A) of the adjacent semiconductor chips 2.
  • the cut columnar electrode 17 becomes the external connection terminal 10. Therefore, the side exposed surface 10S of the external connection terminal 10 is a flat surface that is flush with the side surface 12S of the protective resin layer 12 (see FIG. 2).
  • each semiconductor chip 2 is formed across the boundary B in the adjacent portion of the semiconductor chip 2 as shown in FIG.
  • a plurality of pairs of columnar electrodes 17A spaced apart from each other in the orthogonal direction may be provided.
  • the interval between the columnar electrodes 17A constituting each pair can be made narrower than the allowance by the die cinder blade.
  • the external connection terminal On the side exposed surface 10S and the bottom exposed surface 10B of the external connection terminal 10, a coating film made of a material having higher solder wettability than the external connection terminal 10 may be formed. That is, the external connection terminal may include a portion corresponding to the external connection terminal 10 forming the main body portion and a coating film formed on the surface of the main body portion.
  • the main body (corresponding to the external connection terminal 10) is made of a material that easily forms an oxide film on its surface (for example, copper), and this oxide film is sufficiently formed. Even if the solder wettability is lost, the coating film can maintain good solder wettability and improve the connection reliability with the mounting substrate 15.
  • FIG. 3C and FIG. 3D are schematic cross-sectional views for explaining a method of manufacturing a semiconductor device including an external connection terminal having a main body portion and a coating film.
  • a wafer W on which a plurality of semiconductor chips 2 shown in FIG. 3A or FIG. 3B is formed is used. It is intended.
  • the columnar electrode 17, the protective resin layer 12, and the rewiring 5 and the insulating film 4 are passed through in the thickness direction (direction perpendicular to the wafer W), and a groove 18 reaching the surface layer portion of the wafer W is formed.
  • the columnar electrode 17 has an exposed surface 17S (cut surface) to the groove 18 and an exposed surface 17B from the bottom surface 12B of the protective resin layer 12.
  • the wafer W-force is immersed in a plating solution.
  • a nickel (Ni) layer and a gold (Au) layer are sequentially formed on the exposed surfaces 17S and 17B by electroless plating.
  • a film 19B is formed.
  • the wafer W is cut along the boundary B of the adjacent semiconductor chips 2 by a dicing blade thinner than the dicing blade used to form the groove 18 (see FIG. 3D).
  • the dicing blade is inserted into the groove 18 so as not to contact the coating film 19B.
  • the semiconductor device 1A including the external connection terminal 19 including the main body portion 19A obtained by cutting the columnar electrode 17 and the coating film 19B formed on the surface thereof is obtained.
  • the surface force of the wafer W on the side opposite to the side where the grooves 18 are formed may be cut by a dicing blade.
  • the coating film 19B can be collectively formed on the plurality of semiconductor chips 2 by performing electroless plating without completely cutting the wafer and W.
  • the coating film 19B has a bottom exposed surface 19BB exposed from the bottom surface 12B of the protective resin layer 12, and a side exposed surface 19BS exposed from the side surface 12S of the protective resin layer 12.
  • the coating film 19B has a force side exposed surface 19BS formed so as to rise slightly from the surface of the main body portion 19A, and is substantially flush with the side surface 2S of the semiconductor chip 2.
  • the semiconductor device 1A can be mounted on the mounting substrate 15 by soldering via the side exposed surface 19BS and the bottom exposed surface 19BB of the external connection terminal 19. Even when the main body 19A does not have sufficient solder wettability (may not be present), the coating film 19B maintains good solder wettability and reliability of connection to the mounting board 15 Can improve In the above manufacturing method, instead of immersing Ueno and W in the plating solution to perform electroless plating, the wafer W is immersed in a solder bath (molten solder) and soldered to the exposed surfaces 17S and 17B. A coating film that also has strength may be formed. In this case, it is possible to obtain a semiconductor device including an external connection terminal in which a coating film such as a solder cover is formed on the surface of the main body portion 19A.
  • a solder bath molten solder
  • FIG. 4 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention
  • FIG. 5 is a schematic bottom view thereof.
  • parts corresponding to those shown in FIGS. 1 and 2 are given the same reference numerals as those in FIGS.
  • the semiconductor device 21 is provided with a heat radiation terminal 22 at the center of the semiconductor chip 2 in a plan view in which the bottom surface 12B is viewed vertically.
  • the heat dissipating terminal 22 is erected from a rewiring 5A formed on the insulating film 4.
  • the insulating film 4 has an opening 4b that exposes the electrode of the functional element 2a.
  • the rewiring 5A is electrically connected to the electrode of the functional element 2a through the opening 4b. Therefore, the heat radiating terminal 22 is electrically connected to the functional element 2a.
  • the heat dissipation terminal 22 penetrates the protective resin layer 12 in the thickness direction, and has an exposed surface 22B on the bottom surface 12B of the protective resin layer 12.
  • the bottom surface 12B and the exposed surface 22B are almost flush with each other.
  • the semiconductor device 21 can be mounted on the mounting substrate via the bottom exposed surface 10B, the side exposed surface 10S of the external connection terminal 10, and the exposed surface 22B of the heat dissipation terminal 22.
  • the mounting board may be provided with electrode pads corresponding to the heat radiation terminals 22 in addition to electrode pads corresponding to the external connection terminals 10.
  • the electrode pads formed on the surface of the mounting substrate and the side exposed surface 10S, the bottom exposed surface 10B, and the exposed surface 22B can be connected by solder.
  • the exposed surface 22B is so large that the exposed surface 22B, the bottom exposed surface 10B, and the side exposed surface 10S are not short-circuited by the solder during mounting. Since the heat radiating terminal 22 is formed in the inner region of the protective resin layer 12, the joint between the exposed surface 22B and the electrode pad formed on the mounting substrate cannot be directly seen, but the exposed surface 22B By making it large, reliable joining is easily achieved.
  • the semiconductor device 21 can dissipate heat generated in the semiconductor chip 2 via the heat dissipation terminal 10. Therefore, the heat dissipation of the semiconductor device 21 is high. By increasing the exposed surface 22B, the heat dissipation of the semiconductor device 21 is improved.
  • the heat radiating terminal 22 may be a power supply wiring for supplying a voltage to the functional element 2a or a ground wiring for grounding the functional element 2a. In this case, the operation of the semiconductor chip 2 (functional element 2a) can be stabilized.
  • the heat dissipation terminal 22 may have the same material force as that of the external connection terminal 10, for example.
  • the external connection terminal 10 and the heat dissipation terminal 22 are formed together by electrolytic plating. it can.
  • FIG. 6 is a schematic sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device 31 is a multichip module that includes a first semiconductor chip 32 and a second semiconductor chip 33.
  • a first functional element 32a is formed on one surface (first functional surface 32F) of the first semiconductor chip 32.
  • An insulating film 4 that covers the functional element 32a is formed on the first functional surface 32F. Openings 4a and 4c are formed in the insulating film 4 to expose the electrodes of the functional element 2a.
  • a rewiring 5B electrically connected to the electrode of the functional element 32a through the opening 4c is formed.
  • a second functional element 33a is formed on one surface (second functional surface 33F) of the second semiconductor chip 33.
  • the second semiconductor chip 33 is joined with the second functional surface 33F facing the first functional surface 32F (insulating film 4) of the first semiconductor chip 32 with a predetermined distance between the second semiconductor chip 33 and the insulating film 4. Yes.
  • the electrode of the second functional element 33a is electrically connected to the rewiring 5B through the connection member 36. Thereby, the first functional element 32a and the second functional element 33a are electrically connected.
  • An underfill layer 37 is filled in a gap between the insulating film 4 and the second semiconductor chip 33.
  • the second semiconductor chip 33 has the first semiconductor chip 33 in a plan view perpendicular to the first functional surface 32F.
  • the size of the second semiconductor chip 33 is approximately the center of the second semiconductor chip 33.
  • the external connection terminals 10 are arranged so as to surround the second semiconductor chip 33.
  • the second semiconductor chip 33 is sealed by the protective resin layer 12 and has an exposed surface from the protective resin layer 12.
  • the semiconductor device 31 is a multichip module. However, the mounting area is reduced to the size of the first semiconductor chip 32 as viewed perpendicular to the first functional surface 32F.
  • FIG. 7 is a schematic cross-sectional view showing the structure of a semiconductor device according to a modification of the semiconductor device 31.
  • parts corresponding to the parts shown in FIG. 6 are denoted by the same reference numerals as in FIG.
  • the semiconductor device 41 includes a second semiconductor chip 33A instead of the second semiconductor chip 33.
  • the second semiconductor chip 33A has a larger thickness than the second semiconductor chip 33.
  • the back surface (the surface opposite to the second functional surface 33F) of the second semiconductor chip 33A is exposed from the protective resin layer 12, and is substantially flush with the bottom surface 12B. As a result, the second semiconductor chip
  • FIG. 8 is a schematic sectional view showing the structure of a semiconductor device according to the fourth embodiment of the present invention
  • FIG. 9 is a schematic bottom view thereof.
  • parts corresponding to those shown in FIGS. 1 and 2 are given the same reference numerals as those in FIGS.
  • the semiconductor device 51 includes a film-like external connection terminal 52 instead of the columnar external connection terminal 10 of the semiconductor device 1 shown in FIG.
  • FIG. 10 is a schematic perspective view of the semiconductor device 51 and shows the vicinity of the external connection terminal 52.
  • a semi-cylindrical groove 53 is formed in the side surface 12S of the protective resin layer 12 in the thickness direction of the protective resin layer 12.
  • the external connection terminal 52 includes a concave surface portion 54 formed along the inner surface of the groove 53 and a flat portion 55 formed in the vicinity of the groove 53 on the bottom surface 12B of the protective resin layer 12.
  • the concave portion 54 and the flat portion 55 are integrally formed.
  • Concave part 54 is electrically connected to rewiring 5.
  • the curved surface (exposed surface) is a semicircular arc surface corresponding to the inner surface of the semi-cylindrical groove 53.
  • the flat portion 55 extends from the tip of the concave surface portion 54 on the bottom surface 12B side in an inward direction toward the bottom surface 12B.
  • this semiconductor device 51 can be mounted on the mounting substrate via the concave surface portion 54 and the flat portion 55 of the external connection terminal 52. At this time, the electrode pad formed on the surface of the mounting substrate and the concave surface portion 54 and the flat portion 55 can be connected by solder.
  • the concave surface portion 54 has a curved surface, its surface area is larger than the side exposed surface 10S of the external connection terminal 10 that forms a flat surface. As a result, the bonding area with the mounting substrate (the wetted area of the solder) can be increased, and the bonding strength can be increased.
  • FIG. 11 is a schematic bottom view for explaining the method for manufacturing the semiconductor device 51.
  • the semiconductor device 51 can be manufactured from a semiconductor substrate on which a plurality of semiconductor chips 2 are formed.
  • FIG. 11 shows a wafer W as such a semiconductor substrate.
  • a through hole 56 is formed in a region extending across adjacent semiconductor chips 2 in the wafer W when the wafer W is viewed vertically.
  • Conductive films 57 electrically connected to the functional elements 2a of the respective semiconductor chips 2 are formed on the inner surface of the through hole 56 and the bottom surface 12B in the vicinity of the through hole 56.
  • the conductive film 12B is formed across the adjacent semiconductor chips 2, and extends in a direction orthogonal to the boundary (shown by a one-dot chain line in FIG. 11) B between these semiconductor chips 2.
  • the conductive film 57 can be formed, for example, by electrolytic plating.
  • the through hole 56 is not densely filled with the conductive film 57, and the inner region of the conductive film 57 in the through hole 56 is a cylindrical hole.
  • the semiconductor device 51 can be manufactured by cutting the wafer W along a boundary B between adjacent semiconductor chips 2 with a dicing blade, a cutting die, or the like.
  • the cut conductive film 57 becomes the external connection terminal 52, and the conductive film 57 formed on the inner surface of the through hole 56 becomes the concave surface portion 54.
  • the wafer W on which the columnar electrodes 17 and 17A are formed is cut by such a manufacturing method (see FIGS. 3A and 3B). As compared with the above, it is possible to reduce wear of a tool such as a dicing blade or a cutting die used when cutting the wafer W along the boundary between the adjacent semiconductor chips 2.
  • each of the external connection terminals 10 has an exposed surface on the force side surface 12S and the bottom surface 12B that are electrically connected to the electrode of the functional device 2a via the rewiring 5, and the functional device
  • An external connection terminal that is not electrically connected to the electrode 2a may be provided.
  • Such external connection terminals can also contribute to bonding to the mounting substrate.
  • the heat radiating terminal 22 may not be electrically connected to the semiconductor chip 2.
  • One semiconductor device may be provided with a heat dissipation terminal and a second semiconductor chip.
  • the heat dissipation terminal (less than the heat dissipation terminal 22 shown in FIGS. 4 and 5) is placed in the gap between the second semiconductor chip 33 and the external connection terminal 10. Terminal) is provided.

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Abstract

　第１機能素子(3a)が形成された第１機能面(3F)を有する第１半導体チップ(3)と、上記第１機能面上に形成された保護樹脂層(12)と、上記第１機能面上の周縁部に形成され、上記保護樹脂層の上記第１機能面側と反対側に位置する底面(12B)から露出する底露出面(10B,19BB)と、上記保護樹脂層の側面(12S)から露出する側露出面(10S,19BS)とを有し、外部との電気的接続のための外部接続端子(10,19,52)とを含む、半導体装置(1,1A,21,31,41,51)。

Description

半導体装置
技術分野
[0001] この発明は、半導体チップとほぼ同じサイズを有する半導体装置に関する。
背景技術
[0002] 近年、半導体装置に対して小型化および高い実装密度が要求されるようになって きている。このような要求を満たすための半導体装置として、チップサイズパッケージ (CSP。下記特許文献 1)やマルチチップモジュール（MCM。下記特許文献 2)があ る。
図 12は、チップサイズパッケージ構造を有する従来の半導体装置の構造を示す図 解的な断面図である。
[0003] この半導体装置 71は、半導体チップ 72を備えている。半導体チップ 72の一方表 面には、機能素子 72aが形成されており、この機能素子 72aを覆うように絶縁膜 73が 形成されている。絶縁膜 73には、機能素子 72aの電極を露出させる開口 73aが形成 されている。
絶縁膜 73の上には、所定のパターンの再配線 74が形成されている。再配線 74は 、絶縁膜 73の開口 73aを介して、機能素子 72aの電極に接続されている。
[0004] また、半導体チップ 72の上記一方表面には、絶縁膜 73や再配線 74を覆うように、 保護榭脂層 77が設けられている。半導体チップ 72の側面と保護榭脂層 77の側面と は面一になつており、半導体装置 71の外形は、ほぼ直方体形状となっている。した がって、半導体チップ 72に垂直な方向から見て、半導体装置 71のサイズは半導体 チップ 72のサイズにほぼ一致する。再配線 74の所定の部分からは、保護榭脂層 77 を貫通する柱状の外部接続端子 75が立設されている。外部接続端子 75の先端部 には、外部接続部材としての半田ボール 76が接合されている。
[0005] この半導体装置 71は、半田ボール 76を実装基板に形成された電極パッドに接合 することにより、実装基板に実装することができる。
図 13は、マルチチップモジュール構造を有する従来の半導体装置の構造を示す 図解的な断面図である。
この半導体装置 81は、配線基板 82、その上に積層された半導体チップ 83、および 半導体チップ 83の上に積層された半導体チップ 84を備えて 、る。半導体チップ 83, 84の各一方表面には、機能素子 83a, 84aがそれぞれ形成されている。半導体チッ プ 83は、機能素子 83aが形成された面が、配線基板 82とは反対側に向けられた、い わゆるフェースアップの状態で、配線基板 82の上に接合されている。
[0006] この半導体チップ 83の上に、半導体チップ 84が、機能素子 84aを半導体チップ 83 とは反対側に向けたフェースアップ姿勢で接合されて ヽる。半導体チップ 83と半導 体チップ 84との間には、層間封止材 86が介装されている。
機能素子 83a, 84aが形成された面に垂直な方向から見て、半導体チップ 83は、 半導体チップ 84より大きぐ半導体チップ 83の半導体チップ 84が接合された面の周 縁部には、半導体チップ 84が対向していない領域が存在している。この領域には、 機能素子 83aに接続された電極パッド 83bが形成されて ヽる。半導体チップ 84の機 能素子 84aが形成された面の周縁部には、機能素子 84aに接続された電極パッド 84 bが形成されている。
[0007] 配線基板 82に垂直な方向から見て、配線基板 82は、半導体チップ 83より大きぐ 配線基板 82の半導体チップ 83が接合された面の周縁部には、半導体チップ 83が 対向していない領域が存在している。この領域には、図示しない電極パッドが設けら れており、この電極パッドと電極パッド 83b, 84bとは、それぞれボンディングワイヤ 87 , 88を介して接続されている。
[0008] 半導体チップ 83, 84およびボンディングワイヤ 87, 88は、モールド榭脂 89で封止 されている。
配線基板 82の半導体チップ 83が接合された面とは反対側の面には、外部接続部 材としての半田ボール 85が設けられている。配線基板 82のボンディングワイヤ 87, 8 8が接続された電極パッドは、配線基板 82の表面や内部で再配線されて、半田ボー ル 85に接続されている。
[0009] この半導体装置 81は、半田ボール 85を実装基板に形成された電極パッドに接合 することにより、実装基板に実装することができる。 特許文献 1：特開 2002— 118224号公報
特許文献 2：特開 2000— 270721号公報
発明の開示
発明が解決しょうとする課題
[0010] ところが、図 12に示す半導体装置 71では、半田ボール 76は、保護榭脂層 77の半 導体チップ 72と反対側の面（以下、「底面」という。） 7 laに、 2次元的（エリアアレイ状 )に配列されている。同様に、上記図 13の半導体装置 81では、半田ボール 85は、配 線基板 82の半導体チップ 83, 84と反対側の面（以下、「底面」という。）81aに、 2次 元的（エリアアレイ状）に配列されて ヽる。
[0011] このため、これらの半導体装置 71, 81を、実装基板に実装した後、底面 71a, 81a の内方の領域に設けられた半田ボール 76, 85が実装基板上の電極パッドに良好に 接合されているカゝ否かを確認することが困難であった。
また、半田ボール 76, 85を備える構成では、その半田ボールを形成する際に、半 田ボール 76, 85にボイドが導入されることがある。ボイドが導入された半田ボール 76 , 85は、実装基板に対する接続不良を生じさせるおそれがあった。
[0012] さらに、図 13に示す半導体装置 81では、ボンディングワイヤ 87, 88の接続領域を 確保するため、半導体チップ 83より大きな配線基板 82を必要とする。このため、半導 体装置 81 (パッケージ)のサイズ、特に配線基板 82に垂直に見たサイズ力 半導体 チップ 83, 84に対して大きくなつてしまう。このため、この半導体装置 81の実装基板 に対する実装面積は大きい。
[0013] また、図 12に示す半導体装置 71を用いて、複数の半導体チップ 72を実装基板に 実装しょうとすると、実装基板上に複数の半導体装置 71を横方向に並べて実装しな ければならないから、大きな実装面積を要する。
この発明の目的は、実装基板に接合した際、実装基板との接合状態を容易に確認 できる半導体装置を提供することである。
[0014] この発明の他の目的は、チップサイズを有し、外部接続の信頼性を向上させること ができる半導体装置を提供することである。
この発明のさらに他の目的は、マルチチップモジュール構造を有し、実装面積が低 減された半導体装置を提供することである。
課題を解決するための手段
[0015] この発明の半導体装置は、第 1機能素子が形成された第 1機能面を有する第 1半 導体チップと、上記第 1機能面上に形成された保護榭脂層と、上記第 1機能面上の 周縁部に形成され、上記保護榭脂層の上記第 1機能面側と反対側に位置する底面 から露出する底露出面と、上記保護榭脂層の側面から露出する側露出面とを有し、 外部との電気的接続のための外部接続端子とを含む。
[0016] この発明によれば、外部接続端子は、保護榭脂層の側面に露出面を有しているか ら、この半導体装置を実装基板に実装したときに、実装基板上の電極パッドとの接続 状態を容易に直接視認することができるため、半導体装置と実装基板との接続 (接合 )状態を容易に確認することができる。
この半導体装置と実装基板とは、たとえば、半田により接続することができる。半田 は、実装基板の電極パッド上に、クリーム半田やその溶融固化物として予め膜状に 形成しておくことができる。このような形態の半田にはボイドは導入されにくいから、外 部接続の信頼性を向上することができる。
[0017] また、この半導体装置は、外部接続端子において、底面力もの露出面のみならず 側面力もの露出面を介しても実装基板に接続することができるので、高 、接合強度 および接続信頼性を確保することができる。
外部接続端子は、第 1半導体チップ (第 1機能素子）に電気的に接続されていても よい。この場合、第 1機能面上には、第 1機能素子の電極を露出させる開口が形成さ れた絶縁膜が設けられていてもよぐ外部接続端子は、この絶縁膜の開口を介して第 1機能素子の電極に接続された再配線に接続されて 、てもよ 、。
[0018] この発明の半導体装置は、上記第 1機能面上において、上記外部接続端子が形 成されて!/ヽる周縁部領域より内方の中央部領域に形成され、上記保護榭脂層の底 面に露出面を有する放熱端子をさらに含んでもよい。
この構成によれば、第 1半導体チップで発生した熱を、放熱端子を介して放散させ ることができる。放熱端子は、保護榭脂層の底面に露出面を有するので、効率的に 放熱することができる。放熱端子は、第 1機能面上の周縁部に配置された外部接続 端子に接触しない程度に大きなものとすることができ、これにより、放熱端子の放熱性 を向上させることができる。
[0019] 上記放熱端子は、たとえば、再配線により、上記絶縁膜に形成された開口を介して 上記第 1機能素子に電気的に接続されていてもよい。この場合、放熱端子は、第 1機 能素子に電圧を供給するための電源配線であってもよぐ第 1機能素子を接地する ためのグランド配線であってもよい。この場合、第 1半導体チップ (機能素子)の動作 を安定させることができる。
[0020] 放熱端子は、上記第 1機能素子に電気的に接続されていなくてもよい。
放熱端子は、たとえば、外部接続端子と同じ材料力もなるものとすることができ、こ の場合、たとえば、電解めつきにより外部接続端子と放熱端子とを一括して形成でき る。
この発明の半導体装置は、第 2機能素子が形成された第 2機能面を有し、この第 2 機能面を上記第 1機能面に対向させて上記第 1半導体チップに接続され、上記第 1 機能面に垂直な平面視において、上記第 1半導体チップよりも小さなサイズを有する 第 2半導体チップをさらに含んでもよい。
[0021] この発明の半導体装置は、外部接続端子が露出された保護榭脂層の底面が実装 基板に対向されて、実装基板に実装される。これにより、第 1半導体チップおよび第 2 半導体チップは、実装基板上に積層された状態となる。したがって、この半導体装置 は、第 1半導体チップと第 2半導体チップとが別々に横方向に実装基板に実装される 場合と比べて、実装面積を小さくすることができる。
[0022] ここで、第 2半導体チップは、第 1機能面に垂直な平面視において、第 1半導体チッ プが占める領域に含まれ得るサイズを有している。したがって、マルチチップモジュ ールでありながら、その実装面積を、第 1機能素子に垂直に見た第 1半導体チップの サイズにまで低減することができる。
上記保護榭脂層の上記側面には、凹部が形成されていてもよぐこの場合、上記外 部接続端子は、上記凹部の内面に沿って形成され、上記凹部の内面形状に応じた 形状を有する凹面部を含んでもよい。
[0023] この構成によれば、凹面部は、保護榭脂層の側面に形成された凹部の内面に沿つ て形成されている。したがって、保護榭脂層の側面において、外部接続端子の露出 面（凹面部の表面）は、曲面 (湾曲面または屈曲面)を有し、外部接続端子の露出面 が平坦面である場合と比べて、その表面積は大きい。これにより、実装基板との接合 面積 (半田濡れ面積)を大きくし、接合強度を高くすることができる。
[0024] 上記第 1半導体チップの側面と上記保護榭脂層の側面とは、実質的に面一であつ てもよい。
この構成によれば、保護榭脂層により、第 1機能面側の構造を保護するとともに、半 導体装置の実装面積を小さくすることができる。
この半導体装置は、複数の第 1半導体チップが作り込まれた半導体基板 (たとえば
、半導体ウェハ)から製造することができる。この場合、たとえば、この半導体基板は、 この半導体基板を垂直に見て、隣接する第 1半導体チップにまたがる領域に、それ ぞれの第 1半導体チップの機能素子に電気的に接続され、保護榭脂層を厚さ方向（ 半導体基板に直交する方向）に貫通する柱状電極が形成されたものとすることができ る。
[0025] この半導体基板を、隣接する第 1半導体チップの境界に沿って切断することにより、 この発明の半導体装置を製造できる。切断された柱状電極は、外部接続端子となる
。したがって、この場合は、外部接続端子の露出面のうち、保護榭脂層の側面にある ものは、保護榭脂層の側面と面一になる。
また、外部接続端子が上記凹部に形成された凹面部を含む場合は、たとえば、複 数の第 1半導体チップが作り込まれた半導体基板は、この半導体基板を垂直に見て
、隣接する第 1半導体チップにまたがる領域に、保護榭脂層を厚さ方向に貫通する 貫通孔が形成されたものとすることができる。この場合、この貫通孔の内面に沿って、 それぞれの第 1半導体チップの機能素子に電気的に接続され、保護榭脂層を厚さ方 向（半導体基板に直交する方向）に貫通する導電膜が形成され、貫通孔は密に埋め られて！、な！/、ものとすることができる。
[0026] この半導体基板を、隣接する第 1半導体チップの境界に沿って切断することにより、 導電膜は外部接続端子となり、貫通孔が切断されてなる凹部に凹面部を有する半導 体装置を製造できる。 この場合、貫通孔は導電膜で密に埋められていないので、このような製造方法によ り、上記の柱状電極が形成された半導体基板から製造する方法と比べて、隣接する 第 1半導体チップの境界に沿って半導体基板を切断する際に用いるダイシングブレ ードゃカット金型等の工具の摩耗を少なくすることができる。
[0027] 上記外部接続端子は、上記保護榭脂層に埋め込まれた本体部と、上記本体部の 表面に形成され、上記底露出面および上記側露出面を有し、上記本体部より半田濡 れ性が高!、材料力もなる被覆膜とを含んでもょ 、。
この構成によれば、本体部が十分な半田濡れ性を有しな 、場合 (本体部がその表 面に酸ィ匕膜が形成されやすい材料カゝらなり、この酸ィ匕膜により半田濡れ性が劣化す る場合を含む。）であっても、被覆膜により、良好な半田濡れ性を維持し、実装基板と の接続信頼性を向上させることができる。被覆膜は、たとえば、本体部より酸化しにく V、材料からなって!/、てもよ!/、。
[0028] 本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0029] [図 1]本発明の第 1の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。
[図 2]図 1に示す半導体装置の図解的な底面図である。
[図 3A]図 1および図 2に示す半導体装置の製造方法を説明するための図解的な底 面図である。
[図 3B]図 1および図 2に示す半導体装置の他の製造方法を説明するための図解的 な底面図である。
[図 3C]本体部と被覆膜とを有する外部接続端子を備えた半導体装置の製造方法を 説明するための図解的な断面図である。
[図 3D]本体部と被覆膜とを有する外部接続端子を備えた半導体装置の製造方法を 説明するための図解的な断面図である。
[図 4]本発明の第 2の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。 [図 5]図 4に示す半導体装置の図解的な底面図である。
[図 6]本発明の第 3の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。
[図 7]図 6に示す半導体装置の変形例に係る半導体装置の構造を示す図解的な断 面図である。
[図 8]本発明の第 4の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。
[図 9]図 8に示す半導体装置の図解的な底面図である。
[図 10]図 8および図 9に示す半導体装置の図解的な斜視図であり、外部接続端子付 近を示している。
[図 11]図 8および図 9に示す半導体装置の製造方法を説明するための図解的な底面 図である。
[図 12]チップサイズパッケージ構造を有する従来の半導体装置の構造を示す図解的 な断面図である。
[図 13]マルチチップモジュール構造を有する従来の半導体装置の構造を示す図解 的な断面図である。
発明を実施するための最良の形態
[0030] 図 1は、本発明の第 1の実施形態に係る半導体装置の構造を示す図解的な断面図 であり、図 2は、その図解的な底面図である。この半導体装置 1は、いわゆるチップサ ィズパッケージ (CSP)であり、半導体チップ 2を備えて 、る。
半導体チップ 2の一方表面 (機能面 2F)には、機能素子 2aが形成されている。機能 素子 2aは、たとえば、トランジスタであってもよい。機能面 2Fには、機能素子 2aを覆う 絶縁膜 4が形成されている。絶縁膜 4には、機能素子 2aの電極を露出させる開口 4a が形成されている。
[0031] 絶縁膜 4の上には、開口 4aを介して機能素子 2aの電極に電気的に接続された再 配線 5が形成されている。また、絶縁膜 4の上には、再配線 5を覆うように、保護榭脂 層 12が形成されて 、る。半導体チップ 2の側面 2Sと保護榭脂層 12の側面 12Sとは、 実質的に面一になつており、半導体装置 1の外形は、ほぼ直方体形状となっている。 保護榭脂層 12 (半導体装置 1)の周縁部において、再配線 5からは、保護榭脂層 1 2をその厚さ方向に貫通し、金属力もなる複数の外部接続端子 10が立設されている 。互いに平行な 2つの側面 12Sにおいて、外部接続端子 10は、それぞれ、これらの 側面に直交する側面 12Sからほぼ等しい距離に配置されている。
[0032] 外部接続端子 10は、四角柱状に形成されている。外部接続端子 10は、保護榭脂 層 12の側面 12Sから露出する側露出面 10Sと、底面 12B力も露出する底露出面 10 Bとを有する。側露出面 10Sおよび底露出面 10Bは、それぞれ側面 12Sおよび底面 12Bとほぼ面一となつている。
この半導体装置 1は、外部接続端子 10の側露出面 10Sおよび底露出面 10Bを介 して実装基板 15に実装可能である。この際、実装基板 15の表面に形成された電極 ノッド 15Pと側露出面 10Sおよび底露出面 10Bとの間を、半田 16により接続すること ができる（図 1に、実装基板 15、電極パッド 15Pおよび半田 16を二点鎖線で示す。 )
[0033] ここで、外部接続端子 10は、保護榭脂層 12 (半導体装置 1)の周縁部に形成され ており、内方の領域には形成されていない。そして、外部接続端子 10は、保護榭脂 層 12の側面 12Sに側露出面 10Sを有しているので、外部接続端子 10と実装基板 1 5との接続部分を容易に直接視認でき、その接続状態を容易に確認することができる 半田 16は、実装基板 15の電極パッド 15P上に、クリーム半田やその溶融固化物と して予め膜状に形成しておくことができる。このような形態の半田 16にはボイドが導 入されにくいから、この半導体装置 1は、外部接続の信頼性が向上されている。
[0034] また、外部接続端子 10は、電極パッド 15Pと底露出面 10Bとの間の半田 16だけで なぐ電極パッド 15Pと側露出面 10Sとの間の半田 16 (半田フィレット）によっても実装 基板 15に接合されるから、実装基板 15に対する接合強度を高くすることができる。 図 3Aは、半導体装置 1の製造方法を説明するための図解的な底面図である。半導 体装置 1は、複数の半導体チップ 2が作り込まれた半導体基板力 製造することがで きる。図 3Aには、このような半導体基板として半導体ウェハ（以下、単に「ウェハ」とい う。）Wが示されている。 [0035] ウェハ Wを垂直に見て、このウェハ Wにおいて隣接する半導体チップ 2にまたがる 領域には、それぞれの半導体チップ 2の機能素子 2aに電気的に接続され、保護榭 脂層 12を厚さ方向（ウェハ Wに直交する方向）に貫通する柱状電極 17が形成されて いる。柱状電極 17は、たとえば、電解めつきにより形成できる。
このウェハ Wを、隣接する半導体チップ 2の境界 B (図 3Aに一点鎖線で示す。）に 沿って、ダイシングブレードやカット金型などで切断することにより、半導体装置 1を製 造できる。切断された柱状電極 17は、外部接続端子 10となる。このため、外部接続 端子 10の側露出面 10Sは、保護榭脂層 12の側面 12Sと面一な平坦面になる（図 2 参照)。
[0036] ダイシングブレードによるウェハ Wの切りしろが大きい場合は、図 3Bに示すように、 半導体チップ 2の隣接部において、それぞれの半導体チップ 2には、境界 Bをまたい で形成され、境界 Bに直交する方向に互いに離間した複数対の柱状電極 17Aが設 けられていてもよい。この場合、各対を構成する柱状電極 17Aの間隔がダイシンダブ レードによる切りしろより狭くされて 、るものとすることができる。各対を構成する柱状 電極 17Aの隙間が、切りしろに含まれるようにウェハ Wが切断されると、柱状電極 17 Aは、切断面である保護榭脂層 12の側面 12Sに側露出面 10Sを有する外部接続端 子 10となり、半導体装置 1が得られる。
[0037] 外部接続端子 10の側露出面 10Sおよび底露出面 10Bには、外部接続端子 10より 半田濡れ性が高い材料カゝらなる被覆膜が形成されていてもよい。すなわち、外部接 続端子は、本体部をなす外部接続端子 10相当部と、この本体部の表面に形成され た被覆膜とを含んで 、てもよ 、。
この場合、たとえば、本体部 (外部接続端子 10相当部）が、その表面に酸ィ匕膜を形 成しやすい材料 (たとえば、銅)からなり、この酸ィ匕膜が形成されることにより十分な半 田濡れ性を有しなくなる場合であっても、被覆膜により、良好な半田濡れ性を維持し 、実装基板 15との接続信頼性を向上させることができる。
[0038] 図 3Cおよび図 3Dは、本体部と被覆膜とを有する外部接続端子を備えた半導体装 置の製造方法を説明するための図解的な断面図である。
先ず、図 3 Aまたは図 3Bに示す複数の半導体チップ 2が作り込まれたウェハ Wが用 意される。
そして、このウェハ Wにおいて、隣接する半導体チップ 2の境界 Bに沿って、たとえ ば、ダイシングブレードにより、図 3Cに示すように、底面 12B側から、柱状電極 17、 保護榭脂層 12、再配線 5および絶縁膜 4を厚さ方向（ウェハ Wに直交する方向）に貫 通し、ウェハ Wの表層部に至る溝 18が形成される。この状態で、柱状電極 17は、溝 18への露出面 17S (切断面）と、保護榭脂層 12の底面 12Bからの露出面 17Bとを有 している。
[0039] 続いて、このウェハ W力 めっき液に浸漬され、たとえば、無電解めつきにより、露出 面 17S, 17Bに、ニッケル (Ni)層および金 (Au)層が順に形成されてなる被覆膜 19 Bが形成される。
その後、たとえば、溝 18を形成するのに用いたダイシングブレードより厚さが薄いダ イシングブレードにより、隣接する半導体チップ 2の境界 Bに沿ってウェハ Wが切断さ れる（図 3D参照)。この際、ダイシングブレードは、被覆膜 19Bに接触しないように、 溝 18内に挿入される。これにより、柱状電極 17が切断されてなる本体部 19Aと、そ の表面に形成された被覆膜 19Bとを含む外部接続端子 19を備えた半導体装置 1A が得られる。
[0040] ウェハ Wは、溝 18が形成された側と反対側の面力もダイシングブレードにより切断 してちよい。
以上の製造方法において、ウエノ、 Wを完全に切断せずに、無電解めつきを施すこ とにより、複数の半導体チップ 2に対して、一括して被覆膜 19Bを形成できる。
被覆膜 19Bは、保護榭脂層 12の底面 12Bから露出する底露出面 19BBと、保護榭 脂層 12の側面 12Sから露出する側露出面 19BSとを有する。被覆膜 19Bは、本体部 19Aの表面からわずかに盛り上がるように形成される力 側露出面 19BSは、半導体 チップ 2の側面 2Sと実質的に面一となる。
[0041] この半導体装置 1Aは、外部接続端子 19の側露出面 19BSおよび底露出面 19BB を介して、半田により、実装基板 15に実装可能である。本体部 19Aが、十分な半田 濡れ性を有しない（有しなくなるおそれがある）場合であっても、被覆膜 19Bにより、 良好な半田濡れ性を維持し、実装基板 15との接続信頼性を向上させることができる 以上の製造方法にお!、て、ウエノ、 Wをめつき液に浸漬して無電解めつきを施す代 わりに、ウェハ Wを半田槽 (溶融半田）に浸漬し、露出面 17S, 17Bに半田力もなる 被覆膜が形成されてもよい。この場合、本体部 19Aの表面に半田カゝらなる被覆膜が 形成された外部接続端子を備えた半導体装置を得ることができる。
[0042] 図 4は、本発明の第 2の実施形態に係る半導体装置の図解的な断面図であり、図 5 は、その図解的な底面図である。図 4および図 5において、図 1および図 2に示す各 部に対応する部分には、図 1および図 2と同じ参照符号を付している。
この半導体装置 21は、底面 12Bを垂直に見下ろす平面視において、半導体チッ プ 2の中央部に放熱端子 22が設けられている。放熱端子 22は、絶縁膜 4上に形成さ れた再配線 5Aから立設されている。絶縁膜 4には、機能素子 2aの電極を露出させる 開口 4bが形成されている。再配線 5Aは、開口 4bを介して、機能素子 2aの電極に電 気的に接続されている。したがって、放熱端子 22は、機能素子 2aに電気的に接続さ れている。
[0043] 放熱端子 22は、保護榭脂層 12をその厚さ方向に貫通しており、保護榭脂層 12の 底面 12Bに露出面 22Bを有している。底面 12Bと露出面 22Bとは、ほぼ面一になつ ている。
この半導体装置 21は、外部接続端子 10の底露出面 10B、側露出面 10Sおよび放 熱端子 22の露出面 22Bを介して、実装基板に実装可能である。実装基板には、外 部接続端子 10に対応する電極パッドに加え、放熱端子 22に対応する電極パッドが 設けられているものとすることができる。この場合、実装基板の表面に形成された電 極パッドと側露出面 10S、底露出面 10Bおよび露出面 22Bとの間を、半田により接続 することができる。
[0044] 露出面 22Bは、実装時に露出面 22Bと底露出面 10Bおよび側露出面 10Sとが半 田により短絡されない程度に大きくされている。放熱端子 22は、保護榭脂層 12の内 方の領域に形成されているため、露出面 22Bと実装基板に形成された電極パッドと の接合部を直接視認することはできないが、露出面 22Bが大きくされていることにより 、容易に確実な接合が達成されるようになっている。 [0045] この半導体装置 21は、半導体チップ 2で発生した熱を、放熱端子 10を介して放散 させることができる。したがって、この半導体装置 21の放熱性は高い。露出面 22Bが 大きくされて 、ることによって、半導体装置 21の放熱性は向上されて 、る。
放熱端子 22は、機能素子 2aに電圧を供給するための電源配線であってもよぐ機 能素子 2aを接地するためのグランド配線であってもよい。この場合、半導体チップ 2 ( 機能素子 2a)の動作を安定させることができる。
[0046] 放熱端子 22は、たとえば、外部接続端子 10と同じ材料力もなるものとすることがで き、この場合、たとえば、電解めつきにより外部接続端子 10と放熱端子 22とを一括し て形成できる。
図 6は、本発明の第 3の実施形態に係る半導体装置の構造を示す図解的な断面図 である。図 6において、図 1および図 2に示す各部に対応する部分には、図 1および 図 2と同じ参照符号を付している。この半導体装置 31は、第 1半導体チップ 32と第 2 半導体チップ 33とを備えたマルチチップモジュールである。
[0047] 第 1半導体チップ 32の一方表面 (第 1機能面 32F)には、第 1機能素子 32aが形成 されている。第 1機能面 32Fには、機能素子 32aを覆う絶縁膜 4が形成されている。 絶縁膜 4には、機能素子 2aの電極を露出させる開口 4a, 4cが形成されている。絶縁 膜 4の上には、開口 4cを介して機能素子 32aの電極に電気的に接続された再配線 5 Bが形成されている。
[0048] 第 2半導体チップ 33の一方表面 (第 2機能面 33F)には、第 2機能素子 33aが形成 されている。第 2半導体チップ 33は、第 2機能面 33Fを第 1半導体チップ 32の第 1機 能面 32F (絶縁膜 4)に対向させて、絶縁膜 4との間に所定間隔を保持して接合され ている。
第 2機能素子 33aの電極は、接続部材 36を介して、再配線 5Bに電気的に接続さ れている。これにより、第 1機能素子 32aと第 2機能素子 33aとは、電気的に接続され ている。
[0049] 絶縁膜 4と第 2半導体チップ 33との隙間には、アンダーフィル層 37が充填されてい る。
第 2半導体チップ 33は、第 1機能面 32Fに垂直な平面視において、第 1半導体チ ップ 32に含まれるサイズを有しており、第 2半導体チップ 33のほぼ中央部に配置さ れている。第 2半導体チップ 33の側方には、第 2半導体チップ 33を取り囲むように、 外部接続端子 10が配置されている。第 2半導体チップ 33は、保護榭脂層 12により 封止されており、保護榭脂層 12からの露出面を有して 、な 、。
[0050] 第 1機能面 32Fに垂直な平面視において、第 2半導体チップ 33が第 1半導体チッ プ 32の占める領域に含まれるサイズを有することにより、この半導体装置 31は、マル チチップモジュールでありながら、その実装面積が、第 1機能面 32Fに垂直に見た第 1半導体チップ 32のサイズにまで低減されて 、る。
図 7は、半導体装置 31の変形例に係る半導体装置の構造を示す図解的な断面図 である。図 7において、図 6に示す各部に対応する部分には、図 6と同じ参照符号を 付している。
[0051] この半導体装置 41は、第 2半導体チップ 33の代わりに、第 2半導体チップ 33Aを 備えている。第 2半導体チップ 33Aは、第 2半導体チップ 33より大きな厚さを有する。 第 2半導体チップ 33Aの裏面 (第 2機能面 33Fと反対側の面)は、保護榭脂層 12か ら露出されており、底面 12Bとほぼ面一になつている。これにより、第 2半導体チップ
33Aの放熱性が向上されている。
[0052] 図 8は、本発明の第 4の実施形態に係る半導体装置の構造を示す図解的な断面図 であり、図 9は、その図解的な底面図である。図 8において、図 1および図 2に示す各 部に対応する部分には、図 1および図 2と同じ参照符号を付している。
この半導体装置 51は、図 1に示す半導体装置 1の柱状の外部接続端子 10の代わ りに、膜状の外部接続端子 52を備えている。
[0053] 図 10は、半導体装置 51の図解的な斜視図であり、外部接続端子 52付近を示して いる。
保護榭脂層 12の側面 12Sには、保護榭脂層 12の厚さ方向に渡って半円柱状の 溝 53が形成されている。
外部接続端子 52は、溝 53の内面に沿って形成された凹面部 54と、保護榭脂層 12 の底面 12B上で溝 53付近に形成された平坦部 55とを含んでいる。凹面部 54と平坦 部 55とは一体に形成されている。凹面部 54は、再配線 5に電気的に接続されており 、半円柱状の溝 53の内面に対応した半円弧面である湾曲面 (露出面）を有している 。平坦部 55は、凹面部 54の底面 12B側の先端部から底面 12Bの内方に向力つて延 びている。
[0054] 図 8ないし図 10を参照して、この半導体装置 51は、外部接続端子 52の凹面部 54 および平坦部 55を介して実装基板に実装可能である。この際、実装基板の表面に 形成された電極パッドと凹面部 54および平坦部 55との間を、半田により接続すること ができる。
凹面部 54は、湾曲面を有していることにより、平坦面をなす外部接続端子 10の側 露出面 10Sと比べて、その表面積が大きい。これにより、実装基板との接合面積 (半 田濡れ面積)を大きくし、接合強度を高くすることができる。
[0055] 図 11は、半導体装置 51の製造方法を説明するための図解的な底面図である。半 導体装置 51は、複数の半導体チップ 2が作り込まれた半導体基板から製造すること 力 Sできる。図 11には、このような半導体基板としてウェハ Wが示されている。
ウェハ Wを垂直に見て、このウェハ Wにおいて隣接する半導体チップ 2にまたがる 領域には、貫通孔 56が形成されている。貫通孔 56の内面および貫通孔 56付近の 底面 12Bには、それぞれの半導体チップ 2の機能素子 2aに電気的に接続された導 電膜 57が形成されている。
[0056] 導電膜 12Bは、隣接する半導体チップ 2にまたがって形成されており、これらの半 導体チップ 2の境界（図 11に一点鎖線で示す。）Bに直交する方向に延びている。導 電膜 57は、たとえば、電解めつきにより形成できる。貫通孔 56は、導電膜 57で密に 埋められておらず、貫通孔 56内において、導電膜 57の内方の領域は円柱状の孔と なっている。
[0057] このウェハ Wを、隣接する半導体チップ 2の境界 Bに沿って、ダイシングブレードや カット金型などで切断することにより、半導体装置 51を製造できる。切断された導電 膜 57は、外部接続端子 52となり、導電膜 57のうち貫通孔 56の内面に形成されてい たものは、凹面部 54となる。
貫通孔 56は導電膜 57で密に埋められていないので、このような製造方法により、 柱状電極 17, 17Aが形成されたウェハ Wを切断する場合（図 3Aおよび図 3B参照） と比べて、隣接する半導体チップ 2の境界に沿ってウェハ Wを切断する際に用いるダ イシングブレードやカット金型等の工具の摩耗を少なくすることができる。
[0058] 本発明の実施形態の説明は以上の通りである力 本発明は他の形態でも実施でき る。たとえば、以上の実施形態では、外部接続端子 10は、いずれも再配線 5を介して 機能素子 2aの電極に電気的に接続されている力 側面 12Sおよび底面 12Bに露出 面を有し、機能素子 2aの電極に電気的に接続されていない外部接続端子が設けら れていてもよい。このような外部接続端子も、実装基板に対する接合に寄与すること ができる。
[0059] 第 2の実施形態において、放熱端子 22は、半導体チップ 2に電気的に接続されて いなくてもよい。
1つの半導体装置に、放熱端子と第 2半導体チップとが設けられていてもよい。この 場合、たとえば、図 6や図 7の半導体装置 31, 41において、第 2半導体チップ 33と外 部接続端子 10との隙間に、放熱端子（図 4および図 5に示す放熱端子 22より小さい 放熱端子）が設けられて 、てもよ 、。
[0060] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
この出願は、 2004年 10月 14日に日本国特許庁に提出された特願 2004— 3005 32号に対応しており、この出願の全開示はここに引用により組み込まれるものとする

Claims

請求の範囲
[1] 第 1機能素子が形成された第 1機能面を有する第 1半導体チップと、
上記第 1機能面上に形成された保護榭脂層と、
上記第 1機能面上の周縁部に形成され、上記保護榭脂層の上記第 1機能面側と反 対側に位置する底面から露出する底露出面と、上記保護榭脂層の側面から露出す る側露出面とを有し、外部との電気的接続のための外部接続端子とを含む、半導体 装置。
[2] 上記第 1機能面上において、上記外部接続端子が形成されている周縁部領域より 内方の中央部領域に形成され、上記保護榭脂層の底面に露出面を有する放熱端子 をさらに含む、請求項 1記載の半導体装置。
[3] 第 2機能素子が形成された第 2機能面を有し、この第 2機能面を上記第 1機能面に 対向させて上記第 1半導体チップに接続され、上記第 1機能面に垂直な平面視にお いて、上記第 1半導体チップよりも小さなサイズを有する第 2半導体チップをさらに含 む、請求項 1記載の半導体装置。
[4] 上記保護榭脂層の上記側面には、凹部が形成されており、
上記外部接続端子が、上記凹部の内面に沿って形成され、上記凹部の内面形状 に応じた形状を有する凹面部を含む、請求項 1記載の半導体装置。
[5] 上記第 1半導体チップの側面と上記保護榭脂層の側面とが、実質的に面一である 、請求項 1記載の半導体装置。
[6] 上記外部接続端子は、上記保護榭脂層に埋め込まれた本体部と、上記本体部の 表面に形成され、上記底露出面および上記側露出面を有し、上記本体部より半田濡 れ性が高!ヽ材料からなる被覆膜とを含む、請求項 1記載の半導体装置。
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