WO2006021191A1 - Halbleiterbauteil in flachleitertechnik mit einem halbleiterchip - Google Patents

Halbleiterbauteil in flachleitertechnik mit einem halbleiterchip Download PDF

Info

Publication number
WO2006021191A1
WO2006021191A1 PCT/DE2005/001462 DE2005001462W WO2006021191A1 WO 2006021191 A1 WO2006021191 A1 WO 2006021191A1 DE 2005001462 W DE2005001462 W DE 2005001462W WO 2006021191 A1 WO2006021191 A1 WO 2006021191A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
semiconductor
semiconductor component
shaped
inner flat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/DE2005/001462
Other languages
English (en)
French (fr)
Inventor
Alexander Königsberger
Klaus Schiess
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of WO2006021191A1 publication Critical patent/WO2006021191A1/de
Anticipated expiration legal-status Critical
Priority to US11/678,960 priority Critical patent/US7656033B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • the invention relates to a semiconductor device in Flachleiter ⁇ technique: and a method for producing the same, more particularly sondere, the invention relates to a semiconductor power device having a plurality of parallel-connected MOS structures on a semiconductor chip, wherein the source and gate electrodes ⁇ on the active Top and a large-scale drain electrode are arranged on the back.
  • the chip-specific resistance is constantly reduced by reducing the structures of the semiconductor elements while simultaneously increasing their number, so that a need also arises for the connections and dimensions of the required housings or packages, while at the same time reducing the "package resistance". to reduce both in electrical and in thermal terms.
  • thermocompression heads Tool for applying the thermocompression heads Tool is required so that the distance between the terminals can not be arbitrarily reduced, or the number of connections to the source electrodes can not be increased arbitrarily, to further reduce the "package resistance".
  • a clip construction additionally has contact contact resistances.
  • the structure has the disadvantage that for applying the multiplicity of source connections a serial production method is to be used, which limits the throughput and impedes mass production.
  • solder pastes on the active top side of the semiconductor chip for connecting gate inner leads and source inner leads to the corresponding electrodes of the semiconductor elements. These methods have the disadvantage that the distance between the common gate electrode and the source electrodes is limited and can not be further reduced to ensure that the solder paste does not cause a short circuit during sintering together. In addition, the process management of solder pastes due to different solder thicknesses poses a risk with regard to tilting of the semiconductor chip and with regard to entrainment of additional contaminants.
  • a semiconductor device in flat conductor technology ⁇ is created with a semiconductor chip.
  • the semiconductor chip has top side electrodes of semiconductor elements on its upper side and a large back surface electrode on the rear side adapted to the rear side surface.
  • the upper side electrodes have sockeiförmige flip-chip contacts, which have a multi-layer structure and a same So ⁇ ckel altar.
  • the sockeiförmigen flip-chip contacts of the top of the semiconductor chip with upper side réelleflachleitern are materially connected, which in turn are electrically connected to foundedflachleitern.
  • Such a semiconductor device has the advantage that no bonding wires between the inner leads and chip contacts are to be applied in a serial manner, but that the semiconductor chip has sockeiförmige flip-chip contacts with gleich economisten ⁇ the base height, on the one hand in a Parallelver ⁇ be produced and on the other hand in Flip-chip technology can be applied to the inner flat conductor of a lead frame.
  • the semiconductor device has the advantage of a small footprint, which is not given in conventional flip-chip contacts and also not in Studbumps is possible because they require a greater height than the base height of the sockeiförmigen chip contacts according to the invention.
  • the component has the advantage that the sockeiförmigen chip contacts can be brought arbitrarily close to each other without generating short circuits during further processing, so that a higher yield in the production is possible and the "package resistance" can be significantly reduced.
  • the semiconductor component is a power semiconductor component with a multiplicity of MOS transistors connected in parallel.
  • the power semiconductor chip on its upper side on a common gate electrode and a plurality of source electrodes.
  • the plurality of source electrodes are connected in parallel by a common sockeiförmigen flip-chip contact.
  • This socket-shaped source-flip-chip contact has the same base height as the common gate flip-chip contact, which is likewise arranged on the upper side of the semiconductor chip.
  • the source flip-chip contact and the gate-flip contact have a multilayer structure in which the uppermost layer is designed such that it supports the material-bonding connection to the upper-side inner flat conductors.
  • this uppermost layer may be an aluminum layer which has a source flip-chip contact as the uppermost layer, while the upper side inner surface made of copper is opposite. ladder at a corresponding point has a gold coating, in order then to allow a cohesive connection of a gold-aluminum eutectic.
  • the topmost layer on the socket-shaped source flip-chip contact may have the counterpart component of a diffusion solder, so that intermetallic phases of a diffusion solder are formed when joining inner flat conductors and socket-shaped source flip chip contacts.
  • solder paste it is also possible to use a solder paste, but this solder paste has a thickness in the submicron to micrometer range, instead of the solder paste contacts used in the prior art, which are applied several tens of micrometers thick and consequently the risk of Short circuits in the production ver ⁇ enlarge. Due to the thickness of the solder paste layer on the base in the range of submicrometers to micrometers, it is ensured that in the case of the semiconductor component according to the invention, a short circuit does not occur across the top cohesive bonding layer of adjacent contacts.
  • the cohesive connection can also be achieved by an uppermost layer on the socket-shaped source flip-chip contact and / or on the inner flat conductor by applying a conductive adhesive layer. Due to the multilayer structure, it is advantageously achieved that the cohesive connecting layer has a smaller thickness than the base height of the socket-shaped flip-chip contacts. Thus, a higher precision, a smaller distance and greater reliability is made possible by the semiconductor device according to the invention.
  • the rear-side electrode or the drain electrode is connected to a rear-side inner flat conductor whose planar extent is adapted to the rear-side electrode, wherein the rear-side inner flat conductor is connected to an outer flat conductor in FIG.
  • the backside electrode may also have a multilayer, socke-shaped backside chip contact.
  • This sock-shaped backside chip contact can either protrude freely from the housing of a semiconductor component on its underside in order to have direct access to the backside electrode of the semiconductor chip or this sockeigeige backside chip contact can stoffschlüs- sig with a correspondingly large inner flat conductor, which leads to an outer flat conductor be connected.
  • this large-surface rear-side connection can also justify a low package resistance, so that it is particularly well suited for power semiconductor components.
  • the inner flat conductors of a leadframe may also be suitably prepared prior to the assembly of a semiconductor component, so that the semiconductor component has inner flat conductors, have the sockeiförmige, multi-layer terminal contacts, which are cohesively ver ⁇ connected with the sockeiförmigen chip contacts.
  • this requires a greater outlay in the manufacture of the leadframe, since each inner lead has to have corresponding socket-shaped chip contacts, it also has the advantage that due to the multiplicity of these sockets already corresponding components for diffusion soldering, or for a eutectic soldering or for a corresponding adhesive bonding has.
  • a double-sided adhesive film is particularly suitable which has a thin adhesive layer on both sides of a conductive film core.
  • the adhesive layers on both sides of the electrically conductive film core have a thickness in the submicrometer range and can be glued very precisely onto the sock-shaped components to be connected.
  • inner flat conductors which are materially connected to the upper side chip electrodes, have a transition region to the outer flat conductors within the semiconductor component.
  • This transition region is designed in such a way that the outer flat conductors for the upper side inner flat conductors and for the rear side inner flat conductors are arranged on a common outer terminal level of the semiconductor component.
  • a method for producing a semiconductor component in flat conductor technology with a semiconductor chip has the following method steps.
  • This production usually takes place in the context of a semiconductor wafer which has a plurality of semiconductor chip positions in rows and columns, which are separated into individual semiconductor chips after the individual production steps by a corresponding sawing technique.
  • the next step in the production of a semiconductor component according to the invention namely the application of sockeike flip-chip contacts to the electrodes of the upper side, can be implemented simultaneously for a plurality of semiconductor chips on a non-separated semiconductor wafer in a plurality of semiconductor component positions.
  • the semiconductor wafer is subjected to a deposition process of metal layers.
  • the pedestal height is determined by the deposition rate and by the duration of the deposition process.
  • the entire wafer is first provided with a sequence of metal layers and then in a photolithographic process, combined with a wet etching or a dry etching
  • another flat conductor frame with inner flat conductors is available in order to connect the rear side electrode of the semiconductor chip.
  • a heat sink or a large, shaped chip-type chip contact can be applied to the backside electrode.
  • the cohesive connection of the rear side electrode to a rear side inner flat conductor of a further leadframe or to a heat sink or Aufbrin ⁇ conditions of a sockeiförmigen chip contact is performed after the top side flip-chip contacts are already connected to réelle ⁇ conductors.
  • the inner flat conductors may be covered only with an insulating film, while the remaining components are wrapped in a plastic housing composition.
  • a metal block as a heat sink or a sockeiförmiger backside chip contact remain freely accessible.
  • This method has the advantage that neither bonding wires, solder balls nor Studbumps are used, which are limited in the minimization of their space requirements.
  • a further advantage is that the sockeike chip contacts can be mounted both on the top side and on the bottom side in a parallel manufacturing process.
  • a galvanic deposition method of the metal of the base can advantageously be carried out.
  • the base height is determined by the deposition rate and the deposition time.
  • different metal layers can be produced by successively providing different electroplating baths.
  • pedestal heights of between 1 and 20 ⁇ m (micrometers) are set.
  • copper can first be deposited and, in turn, nickel deposited on the copper in order to realize a diffusion barrier to the next layer, namely the layer which is intended to produce the material-bond to the inner flat conductors.
  • the uppermost layer of the base can be made of gold or aluminum, for example, for a eutectic connection to the inner flat conductor.
  • a titanium layer can also be incorporated in order to prevent copper from diffusing into the upper layer of the sochoidal flip-chip contacts intended for a eutectic alloy or for a diffusion solder alloy.
  • the metal layers for the socket-shaped flip-chip contacts can also be produced by a metal vapor deposition method.
  • a closed metal layer or a closed layer sequence is vapor-deposited on the back side and / or on the top side of a semiconductor wafer, which is subsequently deposited by means of a mask technology or a photolithographic process.
  • phietechnik is structured.
  • dry etching methods such as plasma etching or wet etching methods, which are matched to the respective metal material, can be used.
  • This method has the advantage that highly precise demarcated structures are possible.
  • the method has the advantage that the hitherto smallest horizontal distances between two flip-chip contacts can thus be realized.
  • a closed metal layer or a closed metal layer sequence can also be carried out by means of chemical vapor deposition, wherein the metals in the form of organometallic compounds are fed to a reactor and these organometallic compounds in the reactor decompose into metals and volatile organic substances, so that the metals can deposit on the semiconductor wafer to be coated.
  • One of the printing methods is particularly interesting, namely the jet printing method, in which the metal structure is written on the semiconductor wafer in a manner similar to that in an ink jet printer.
  • Parallel printing processes such as screen printing or stencil printing, can also be used if the distances between the flip chip contacts are not critical.
  • an adhesive method with a corresponding conductive adhesive is used for the integral connection of the chip-shaped chip contacts with inner flat conductors of a flat conductor frame.
  • This has the advantage that conductive adhesives cure at a relatively low temperature, so that in the case of Position there is no danger that the semiconductor devices are thermally overloaded.
  • the components can be embedded in a housing plastic compound, the different housing shapes are possible.
  • the plastic compound can encase the components in such a way that only the external contacts, which are in communication with the top side inner flat conductors and with the rear side inner flat conductors, protrude from the plastic housing.
  • the remindsei ⁇ tentitle be formed so that it forms a large-area external contact in which a sockeiförmiger backside chip contact protrudes from the plastic housing composition on the underside of the semiconductor device, whereby a direct access to the back side electrode of the semiconductor chip is possible.
  • the plastic housing can be designed such that a heat conduction block protrudes out of the plastic housing composition, which in turn has cooling fins and which from the rear side contact of the semiconductor chip by a thin
  • the heat conduction block can also be electrically connected to the rear contact of the semiconductor chip and thus fulfill two functions at the same time, namely a contact which can be connected to the lowest circuit potential and, on the other hand, a heat dissipator which can deliver the heat to the surroundings ,
  • the casing can be completely dispensed with by means of a plastic compound by covering the inner flat conductors of the upper side and / or the inner flat conductors of the lower side with an insulating foil.
  • a plastic compound by covering the inner flat conductors of the upper side and / or the inner flat conductors of the lower side with an insulating foil.
  • a structured metal layer for example of a copper alloy
  • This thickness is essentially determined by the viscosity of the plastic housing composition to be applied later.
  • Individual metal layers are then deposited on such electrically conductive bases in order to be able to produce a solderable or materially strong connection to inner flat conductors.
  • the material of the metal layers depends on whether it is a diffusion soldering, a eutectic soldering, or a depot soldering. Also adhesive-capable contact surfaces can be formed on the so ⁇ ckeiförmigen chip contacts for such a coherent connection.
  • the backside of the semiconductor chip can also be prepared for a soldering process by applying either soldering paste or materials for diffusion soldering or for eutectic soldering or a conductive adhesive film to the backside electrode. In a first step, the chip contacts on the chip top side are connected to a flat conductor frame by means of flip-chip technology.
  • the leadframe is reversed with the attached semiconductor chips on its back, so now is the back of the semiconductor chip with a solder paste or a conductive adhesive for application of another rear side réelleflach- conductor available.
  • a metal block can also be applied as a heat sink to the semiconductor chip back side. In that case, it is not necessary to provide another leadframe frame.
  • a semiconductor component prepared in this way is then ummoldet in a next step, wherein the Topkontak ⁇ te are ummoldet completely or the top contacts protrude from the baggage and are protected elekt ⁇ only by an insulating film electrically. It is an objective to choose the electrical insulation as thin as possible in order to keep the thermal resistance to the environment low. An ⁇ hand, it is possible to protrude only the back of the chip out of the plastic housing, without an inner flat conductor or a heat sink on the back birthday ⁇ are introduced.
  • the structure according to the invention of a novel semiconductor device has the advantage that many different housing forms can be realized, which nevertheless all have an improved package resistance.
  • the invention includes the following advantages: 1.
  • the metal layer of the socket-shaped flip-chip contacts on the top side of the semiconductor chip leads to a minimum distance between the chip top side and the flat conductor. This prevents damage on the one hand due to a possibly required moldfillers, which can occur during the stress test of the components.
  • the additional metal surface of the base can be used as a thermal buffer.
  • the transverse electrical resistance is reduced due to the areal cross-sectional enlargement.
  • connection of the top contacts by means of eutectic soldering or diffusion soldering allows a reduction of the minimum distances between the contact surfaces. This is advantageous in order to be able to process even small chips by means of a flat-conductor technique and thus to obtain the advantage of a low package resistance. Furthermore, a larger margin of tolerance is possible by this arrangement according to the invention, since the cohesive flat conductor surface is not a limiting factor, as in the case of bonding wires or solder balls or stud bumps.
  • Another advantage is the consistent footprint for different chip sizes. This is particularly advantageous for the end customer, since he can only use one footprint for different products.
  • FIG. 1 shows a principal perspective view of a
  • FIG. 2 shows a principal perspective view of an intermediate product during the production of the semiconductor component according to FIG. 1
  • FIG. 3 shows a principal perspective view of a further intermediate product during the production of the semiconductor component according to FIG. 1;
  • FIG. 4 shows a principal perspective view of a semiconductor device according to a second embodiment of the invention
  • FIG. 5 shows a principal perspective view of a semiconductor device according to a third embodiment of the invention.
  • FIG. 6 shows a principal perspective view of a
  • FIG. 7 shows a principal perspective view of a semiconductor component according to a fifth embodiment of the invention.
  • FIG. 1 shows a schematic perspective view of a semiconductor component 11 of a first embodiment of the invention.
  • This semiconductor device 11 is designed in a flat conductor technique, wherein outer flat conductors 6 and 10 in this embodiment of the invention form a common external connection level n. Nevertheless, the outer flat conductors 6 and 10 do not belong to a same leadframe, but are punched out of two different leadframe.
  • the outer flat conductors 6 are connected to upper side inner flat conductors 5, which are connected to upper side contacts of a semiconductor chip 1.
  • the outer flat conductors 10 are in communication with inner flat conductors 16 and the rear side contact of the rear side 3 of the semiconductor chip 1. It corresponds the areal extent of the rear side inner flat conductor 16 of the surface of the rear side 3 of the semiconductor chip 1.
  • the semiconductor chip 1 is a power semiconductor chip 7 which switches high currents by means of a plurality of MOS transistors from the upper side 2 of the power semiconductor chip 7 to the lower side 3 of the power semiconductor chip 7.
  • the plurality of source electrodes are connected on the upper side 2 via a common sockeiför ⁇ -shaped source flip-chip contact 9, which has a Sockelhö ⁇ he h h, for example 20 microns (microns).
  • the upper side 2 a common gate flip-chip contact 8, which is formed sockeiförmig.
  • the socke-shaped flip-chip contacts 4 are connected via an Ü-transition region 20 with the outer flat conductors 6, which are arranged on the external connection level n, in connection.
  • This transitional region 20 overcomes the difference in height between the upper side 2 of the semiconductor chip 1 and the rear side 3 of the semiconductor chip 1.
  • the rear side 3 of the semiconductor chip 1 also has a sockeike chip contact 17, which is arranged on the rear side 3 of the semiconductor chip 1 over a large area and is connected in a materially bonded manner to the underlying large-area rear side inner flat conductor 16.
  • This rear side inner flat conductor 16 transitions outside the plastic housing 23 into four outer flat conductor areas 10, all of which, however, are at the same external potential, while the upper side inner flat conductors 5 on the upper side 2 of the semiconductor chip 1 transition into outer flat conductors 6, which on the one hand have a gate -Contact 8 and on the other hand represent a common source contact 9.
  • the semiconductor chip 1 with its sockeiförmigen flip-chip contacts 4 is first fixed on the upper side réelleflachleitern 5 for the upper side 2 of the semiconductor chip 1 to first piece a first leadframe with semiconductor chips 1 to be ⁇ . Thereafter, the leadframe is reversed, so that from the top of a backside electrode of the semiconductor chip 1 can be connected to corresponding inner flat conductors 16.
  • the plastic housing 23 can be made of a housing plastic material 22 with an injection molding process. In order to insulate the lower side of the inner flat conductors, the underside can be covered with an insulating foil 21.
  • Figure 2 shows a schematic perspective view of an intermediate product in the manufacture of the semiconductor device according to Figure 1.
  • Components with the same functions as in Figure 1, are denoted by the same reference numerals and not discussed separately.
  • FIG. 2 shows a section of a first flat conductor frame with flat conductors 5, which on the one hand is provided with a sockeiför ⁇ -shaped gate flip-chip contact 8 and with another sockeiför ⁇ shaped source flip-chip contact 9 are connected.
  • the so ⁇ ckeiförmige source flip-chip contact 9 forms a common contact for a plurality of source electrodes on the active top side 2 of the semiconductor chip 1.
  • FIG. 3 shows a principal perspective view of a further intermediate product in the production of the semiconductor component 11 according to FIG. 1.
  • a further flat conductor frame with a rear side inner flat conductor 16 has been made available, which is electrically connected to outer flat conductors.
  • the rear-side electrode of the semiconductor chip 1 is joined to the rear-side inner flat conductor 16 in a material-locking manner via a socket-shaped backside chip contact 17.
  • a socket-shaped backside chip contact 17 In order to complete the semiconductor component 11 shown in FIG. 1, only the embedding of these components in a housing plastic compound 22, as shown in FIG. 1, is now lacking.
  • FIG. 4 shows a schematic perspective view of a semiconductor component 12 according to a second embodiment of the invention.
  • the semiconductor device 12 differs from the first embodiment of the invention according to FIG. 1 in that an insulating film 21 covers the upper side inner flat conductors 5 and forms part of the semiconductor component housing from a housing plastic compound 22.
  • the remaining structure of the second embodiment of the invention according to Figure 4 corresponds to the version shown in Figure 1.
  • Figure 5 is a schematic perspective view of a • semiconductor device 13 according to a third embodiment of the invention.
  • Components having the same functions as in previous figures are identified by the same reference symbols and are not discussed separately.
  • FIG. 6 shows a principal perspective view of a semiconductor device 14 according to a fourth embodiment of the invention.
  • This embodiment of the invention corresponds in its construction of the figure 3 shown above. Only the rear side inner flat conductor 16 has been replaced by a metal block 18 as a heat sink 19.
  • This embodiment of the invention has the advantage that the back side 3 of the semiconductor chip 1 can now be intensively cooled, so that the heat loss is derived directly when the power semiconductor chip 7 is switched.
  • FIG. 7 shows a principal perspective view of a semiconductor component 15 of a fifth embodiment of the invention.
  • the semiconductor chip 1 has a rear-side contact which is completely covered by a sock-shaped backside chip contact 17.
  • the top side inner conductors 5 on the upper side 2 have an additional insulating foil 21 in order to protect the upper side inner flat conductors 5 from short-circuits.

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauteil (11) in Flachleitertechnik mit einem Halbleiterchip (1), wobei der Halbleiterchip (1) auf seiner Oberseite (2) Aussenseitenelektroden von Halbleiterbauelementen aufweist. Auf seiner Rückseite (3) weist er einen der Rückseite (3) angepassten Rückseiten-Innenflachleiter (16) auf, während auf der Oberseite (2) mehrere Oberseiten-Innenflachleiter (5) in Verbindung mit dem Halbleiterchip (1) stehen. Die Innenflachleiter (5) der Oberseite (2) stehen mit Aussenflachleitern (6) elektrisch in Verbindung.

Description

Beschreibung
Halbleiterbauteil in Flachleitertechnik: mit einem Halbleiter¬ chip
Die Erfindung betrifft ein Halbleiterbauteil in Flachleiter¬ technik: und ein Verfahren zur Herstellung desselben, insbe¬ sondere betrifft die Erfindung ein Halbleiterleistungsbauteil mit einer Vielzahl von parallel geschalteten MOS-Strukturen auf einem Halbleiterchip, bei dem Source- und Gate-Elektroden ■ auf der aktiven Oberseite und eine großflächige Drain- Elektrode auf der Rückseite angeordnet sind.
Bei derartigen Halbleiterbauteilen wird der chipspezifische Widerstand durch Verkleinerung der Strukturen der Halbleiter¬ elemente unter gleichzeitiger Erhöhung ihrer Anzahl ständig vermindert, sodass ein Bedarf entsteht auch die Anschlüsse und Dimensionen der erforderlichen Gehäuse, bzw. Packages, bei gleichzeitiger Verminderung des "Package-Widerstandes", sowohl in elektrischer als auch in thermischer Hinsicht zu verkleinern.
Aus der Druckschrift DE 101 34 943 ist ein elektronisches Leistungsbauteil mit einem Halbleiterchip, der eine Vielzahl von MOS-Transistoren aufweist, bekannt. Auf der Vielzahl von Source-Elektroden sind eine entsprechende Vielzahl von Ther- mokompressionsköpfen als so genannte "Studbumps" gebondet. Auf den Studbumps ist eine gemeinsame Verbindungsplatte als Source-Anschluss in Form einer vorgespannten Klammer angeord- net.
Diese Struktur des gemeinsamen Source-Anschlusses hat den Nachteil, dass zum Aufbringen der Thermokompressionsköpfe ein Werkzeug erforderlich ist, sodass der Abstand zwischen den Anschlüssen nicht beliebig verkleinert, bzw. die Anzahl der Anschlüsse zu den Source-Elektroden nicht beliebig vergrößert werden kann, um den "Package-Widerstand" weiter zu verklei- nern. Eine Klammerkonstruktion weist darüber hinaus nachtei¬ lig zusätzlich Kontaktübergangswiderstände auf. Ferner hat die Struktur den Nachteil, dass zum Aufbringen der Vielzahl von Source-Anschlüssen ein serielles Fertigungsverfahren ein¬ zusetzen ist, was den Durchsatz limitiert und eine Massenfer- tigung behindert.
Andere Verfahren setzen Lotpasten auf der aktiven Oberseite des Halbleiterchips zur Verbindung von Gate-Innenflachleitern und Source-Innenflachleitern mit den entsprechenden Elektro- den der Halbleiterelemente ein. Diese Verfahren haben den Nachteil, dass der Abstand zwischen der gemeinsamen Gate- Elektrode und den Source-Elektroden limitiert ist und nicht weiter verkleinert werden kann, um sicherzustellen, dass die Lotpaste beim Zusammensintern keinen Kurzschluss verursacht. Außerdem stellt die Prozessführung von Lotpasten aufgrund un¬ terschiedlicher Lotdicken ein Risiko in Bezug auf ein Verkip¬ pen des Halbleiterchips und in Bezug auf ein Einschleppen zu¬ sätzlicher Verunreinigungen dar.
Aufgabe der Erfindung ist es, die Nachteile und Grenzen im
Stand der Technik zu überwinden und den "Package-Widerstand", sowie die "Package-Größe" weiter zu verkleinern. Ferner ist es Aufgabe der Erfindung ein Herstellungsverfahren anzugeben, das einen verbesserten Durchsatz bei gleichzeitig verminder- ter Ausschussrate ermöglicht. Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß wird ein Halbleiterbauteil in Flachleiter¬ technik mit einem Halbleiterchip geschaffen. Der Halbleiter¬ chip weist auf seiner Oberseite Oberseitenelektroden von Halbleiterelementen und auf seiner Rückseite eine der Rück¬ seitenfläche angepasste großflächige Rückseitenelektrode auf. Die Oberseitenelektroden besitzen sockeiförmige Flip-Chip¬ kontakte, die einen mehrlagigen Aufbau und eine gleiche So¬ ckelhöhe aufweisen. Dabei sind die sockeiförmigen Flip-Chip¬ kontakte der Oberseite des Halbleiterchips mit Oberseiten- Innenflachleitern stoffschlüssig verbunden, welche ihrerseits mit Außenflachleitern elektrisch in Verbindung stehen.
Ein derartiges Halbleiterbauteil hat den Vorteil, dass keine Bonddrähte zwischen den Innenflachleitern und Chipkontakten in serieller Weise aufzubringen sind, sondern dass der HaIb- leiterchip sockeiförmige Flip-Chipkontakte mit gleichbleiben¬ der Sockelhöhe aufweist, die einerseits in einem Parallelver¬ fahren herstellbar sind und andererseits in Flip-Chiptechnik auf Innenflachleiter eines Flachleiterrahmens aufgebracht werden können. Darüber hinaus hat das Halbleiterbauteil den Vorteil eines geringen Raumbedarfs, der bei üblichen Flip- Chipkontakten nicht gegeben ist und auch nicht bei Studbumps möglich ist, da diese eine größere Bauhöhe erfordern als die erfindungsgemäße Sockelhöhe der sockeiförmigen Chipkontakte. Ferner hat das Bauteil den Vorteil, dass die sockeiförmigen Chipkontakte beliebig nahe aneinander gebracht werden können, ohne beim weiteren Bearbeiten Kurzschlüsse zu erzeugen, so- dass eine höhere Ausbeute bei der Fertigung möglich ist und der "Package-Widerstand" deutlich vermindert werden kann. Insbesondere ist das Halbleiterbauteil ein Leistungshalblei- terbauteil mit einer Vielzahl parallel geschalteter MOS-Tran¬ sistoren. Dazu weist der Leistungshalbleiterchip auf seiner Oberseite eine gemeinsame Gate-Elektrode und eine Vielzahl von Source-Elektroden auf. Die Vielzahl von Source-Elektroden sind durch einen gemeinsamen sockeiförmigen Flip-Chipkontakt parallel geschaltet. Dieser sockeiförmige Source-Flip-Chip- kontakt weist die gleiche Sockelhöhe auf wie der gemeinsame Gate-Flip-Chipkontakt, der ebenfalls auf der Oberseite des Halbleiterchips angeordnet ist.
Somit ist es möglich, diese sockeiförmigen Flip-Chipkontakte mit entsprechenden Innenflachleitern in einem Verfahrens- schritt Stoffschlüssig zu verbinden. Mit dieser stoffschlüs¬ sigen Verbindung kann in vorteilhafter Weise eine sonst übli¬ che Anschlussklammer, die großflächig die Vielzahl der Sour¬ ce-Elektroden mit ihren Studbumps, bzw. mit ihren Lotbällen miteinander parallel verbindet, ersetzt werden, wobei gleich- zeitig durch die erfindungsgemäße stoffschlüssige Verbindung der Package-Widerstand erniedrigt wird, zumal keine Kontakt¬ übergangswiderstände zwischen der großflächigen Klammerelekt¬ rode und der Vielzahl der Source-Anschlüsse zu überwinden sind.
Der Source-Flip-Chipkontakt und der Gate-Flip-Kontakt weisen einen mehrlagigen Aufbau auf, bei dem die oberste Schicht derart gestaltet ist, dass sie die stoffschlüssige Verbindung zu den Oberseiten-Innenflachleitern unterstützt. Diese obers- te Schicht kann beispielsweise bei einer eutektischen Lotver¬ bindung eine Aluminiumschicht sein, die ein Source-Flip-Chip¬ kontakt als oberste Schicht aufweist, während der gegenüber¬ liegende, aus Kupfer hergestellte, Oberseiten-Innenflach- leiter an einer entsprechenden Stelle eine Goldbeschichtung aufweist, um dann eine Stoffschlüssige Verbindung aus einem Gold-Aluminium-Eutektikum zu ermöglichen.
Bei einer zweiten Ausführungsform der Erfindung kann die o- berste Schicht auf dem sockeiförmigen Source-Flip-Chipkontakt die Gegenkomponente eines Diffusionslotes aufweisen, sodass beim Zusammenfügen von Innenflachleitern und sockeiförmigen Source-Flip-Chipkontakten intermetallische Phasen eines Dif- fusionslotes ausgebildet werden. Schließlich ist es auch mög¬ lich, eine Lotpaste einzusetzen, jedoch weist diese Lotpaste eine Dicke im Submikrometer- bis Mikrometerbereich auf, an¬ stelle der im Stand der Technik angewendeten Lotpastenkontak¬ te, die mehrere 10 Mikrometer dick aufgetragen werden und folglich das Risiko von Kurzschlüssen bei der Fertigung ver¬ größern. Durch die Dicke der Lotpastenschicht auf dem Sockel im Bereich von Submikrometern bis Mikrometern wird sicherge¬ stellt, dass bei dem erfindungsgemäßen Halbleiterbauteil ein Kurzschluss über die oberste stoffschlüssige Verbindungs- schicht von benachbarten Kontakten nicht auftritt.
Schließlich kann die stoffschlüssige Verbindung auch durch eine oberste Schicht auf dem sockeiförmigen Source-Flip-Chip¬ kontakt und/oder auf dem Innenflachleiter erreicht werden, indem eine Leitklebeschicht aufgebracht ist. Durch den mehr¬ lagigen Aufbau wird in vorteilhafter Weise erreicht, dass die stoffschlüssige Verbindungsschicht eine geringere Dicke als die Sockelhöhe der sockeiförmigen Flip-Chipkontakte aufweist. Somit wird eine höhere Präzision, ein geringerer Abstand und eine größere Zuverlässigkeit durch das erfindungsgemäße Halb¬ leiterbauteil ermöglicht . In einer weiteren bevorzugten Ausführungsform der Erfindung ist die Rückseitenelektrode, bzw. die Drain-Elektrode mit ei¬ nem Rückseiten-Innenflachleiter verbunden, dessen flächige Erstreckung der Rückseitenelektrode angepasst ist, wobei der Rückseiten-Innenflachleiter mit einem Außenflachleiter in
Verbindung steht. Damit ist der Vorteil verbunden, dass auf¬ grund der großen Fläche hohe elektrische Ströme über den Rückseitenkontakt vom Halbleiterbauteil abgeleitet werden können. Andererseits ist damit auch der Vorteil verbunden, dass bei einer entsprechenden Isolierung geringer Dicke der Rückseitenelektrode, beispielsweise durch eine Isolationsfo¬ lie, eine hohe Wärmeableitung, beispielsweise zu einer Wärme¬ senke, möglich wird, da eine dünne Folie zwischen einem Kühl¬ körper und der Rückseite des Halbleiterchips einen minimalen Wärmewiderstand aufgrund der Großflächigkeit der Elektroden darstellt.
Anstelle eines Innenflachleiters kann die Rückseitenelektrode auch einen mehrlagigen, sockeiförmigen Rückseiten-Chipkontakt aufweisen. Dieser sockeiförmige Rückseiten-Chipkontakt kann entweder frei aus dem Gehäuse eines Halbleiterbauteils auf seiner Unterseite herausragen, um einen direkten Zugriff zu der Rückseitenelektrode des Halbleiterchips zu haben oder dieser sockeiförmige Rückseiten-Chipkontakt kann stoffschlüs- sig mit einem entsprechend großen Innenflachleiter, der zu einem Außenflachleiter führt, verbunden sein. Neben einer ho¬ hen Stromführung kann dieser großflächige Rückseitenanschluss auch einen niedrigen Package-Widerstand begründen, sodass er besonders gut für Leistungshalbleiterbauteile geeignet ist.
Auch die Innenflachleiter eines Flachleiterrahmens können vor dem Zusammenbau eines Halbleiterbauteils geeignet präpariert sein, sodass das Halbleiterbauteil Innenflachleiter aufweist, die sockeiförmige, mehrlagige Anschlusskontakte aufweisen, die mit den sockeiförmigen Chipkontakten Stoffschlüssig ver¬ bunden sind. Dies erfordert zwar einen höheren Aufwand bei der Herstellung der Flachleiterrahmen, zumal jeder Innen- flachleiter entsprechende sockeiförmige Chipkontakte aufwei¬ sen muss, aber es hat auch den Vorteil, dass durch die Mehr¬ lagigkeit dieser Sockel bereits entsprechende Komponenten für ein Diffusionslöten, oder für ein eutektisches Löten oder für ein entsprechendes Klebeverbinden aufweist. Für eine derarti- ge Klebeverbindung ist eine doppelseitig klebende Klebstoff¬ folie besonders geeignet, die auf beiden Seiten eines leiten¬ den Folienkerns eine dünne Klebstoffschicht aufweist. Die Klebstoffschichten zu beiden Seiten des elektrisch leitenden Folienkerns weisen eine Dicke im Submikrometerbereich auf und können sehr präzise auf die zu verbindenden, sockeiförmigen Komponenten geklebt werden.
Weiterhin ist es vorgesehen, dass Innenflachleiter, die mit den Oberseiten-Chipelektroden stoffschlüssig verbunden sind, innerhalb des Halbleiterbauteils einen Übergangsbereich zu den Außenflachleitern aufweisen. Dieser Übergangsbereich ist derart gestaltet, dass die Außenflachleiter für die Obersei- ten-Innenflachleiter und für die Rückseiten-Innenflachleiter auf einem gemeinsamen Außenanschlussniveau des Halbleiterbau- teils angeordnet sind. Dieses hat den Vorteil, dass von außen nicht erkennbar ist, dass hier zwei Flachleiterrahmen über¬ einander angeordnet werden und zwischen den beiden Flachlei¬ terrahmen der Halbleiterchip in Flip-Chiptechnik mit seinen sockeiförmigen Kontakten befestigt ist. Von den beiden Flach- leiterrahmen bleiben jedoch nur die Innenflachleiter in Ver- ■ bindung mit ihren Außenflachleitern übrig, wobei durch den Übergangsbereich innerhalb des Halbleitergehäuses die Innen- flachleiter für die Oberseite des Halbleiterchips auf das ge- meinsame Außenanschlussniveau der Außenkontakte übergehen. Dieses erleichtert auch die Montage des Halbleiterbauteils auf einer übergeordneten elektronischen Schaltung.
Ein Verfahren zur Herstellung eines Halbleiterbauteils in Flachleitertechnik mit einem Halbleiterchip weist die nach¬ folgenden Verfahrensschritte auf. Zunächst wird ein Halblei¬ terchip mit Elektroden von Halbleiterelementen auf seiner O- berseite und einer großflächigen Rückseitenelektrode auf sei- ner Rückseite, deren flächige Erstreckung der Größe der Rück¬ seite entspricht, hergestellt. Diese Herstellung erfolgt nor¬ malerweise im Rahmen eines Halbleiterwafers, der in Zeilen und Spalten eine Vielzahl von Halbleiterchippositionen auf¬ weist, die nach den einzelnen Herstellungsschritten durch ei- ne entsprechende Sägetechnik in einzelne Halbleiterchips ge¬ trennt werden. Auch der nächste Schritt zur Herstellung eines Halbleiterbauteils gemäß der Erfindung, nämlich das Aufbrin¬ gen von sockeiförmigen Flip-Chipkontakten auf die Elektroden der Oberseite, kann für mehrere Halbleiterchips auf einem nicht aufgetrennten Halbleiterwafer in mehreren Halbleiter¬ bauteilpositionen gleichzeitig realisiert werden.
Zum Aufbringen der sockeiförmigen Strukturen wird der Halbleiterwafer einem Abscheideverfahren von Metallschichten unterworfen. Die Sockelhöhe wird durch die Abscheiderate und durch die Zeitdauer des Abscheideverfahrens bestimmt. Um eine hohe Präzision zu erreichen, wird beim Abscheideverfahren zu¬ nächst der gesamte Wafer mit einer Folge von Metallschichten versehen und anschließend in einem photolithographischen Ver- fahren, verbunden mit einem Nassätzen oder einem trockenen
Plasmaätzen, wird diese geschlossene Metallschicht in einzel¬ ne sockeiförmige Flip-Chipkontakte strukturiert. Die Halbleiterchips werden dann mit ihren sockelförmigen Flip-Chipkontakten auf ihrer Oberseite mit Innenflachleitern eines Flachleiterrahmens verbunden.
In einem Durchführungsbeispiel des Herstellungsverfahrens steht ein weiterer Flachleiterrahmen mit Innenflachleitern zur Verfügung, um die Rückseitenelektrode des Halbleiterchips anzuschließen. Anstelle eines weiteren Flachleiterrahmens kann jedoch auch eine Wärmesenke oder ein großflächiger, so- ckelförmiger Chipkontakt auf die Rückseitenelektrode aufge¬ bracht werden. Das stoffschlüssige Verbinden der Rückseiten¬ elektrode an einen Rückseiten-Innenflachleiter eines weiteren Flachleiterrahmens oder an eine Wärmesenke oder ein Aufbrin¬ gen eines sockeiförmigen Chipkontaktes wird durchgeführt nachdem die Oberseiten-Flip-Chipkontakte bereits mit Innen¬ leitern verbunden sind. Nachdem sowohl auf der Oberseite als auch auf der Unterseite des Halbleiterchips Innenflachleiter angebracht wurden, die mit entsprechenden Außenflachleitern in Verbindung stehen, werden diese Komponenten nun in einem Kunststoffgehäuse verpackt. Dabei können die Innenflachleiter lediglich mit einer Isolationsfolie abgedeckt sein, während die übrigen Komponenten in eine Kunststoffgehäusemasse einge¬ hüllt werden. Andererseits ist es auch vorgesehen, dass beim Verpacken der Komponenten ein Metallblock als Wärmesenke oder ein sockeiförmiger Rückseiten-Chipkontakt frei zugänglich bleiben.
Dieses Verfahren hat den Vorteil, dass weder Bonddrähte, noch Lötbälle, noch Studbumps eingesetzt werden, die in der Mini- mierung ihres Raumbedarfs limitiert sind. Ein weiterer Vor¬ teil besteht darin, dass die sockeiförmigen Chipkontakte so¬ wohl auf der Oberseite als auch auf der Unterseite in einem parallelen Fertigungsverfahren angebracht werden können. Fer- ner ist es ein Vorteil, dass dieses Aufbringen der Sockelkon¬ takte bereits auf einem Halbleiterwafer durchgeführt werden kann, der eine Vielzahl von Zeilen und Spalten von Halblei¬ terbauteilpositionen aufweist. Zum Abscheiden der sockelför- migen Flip-Chipkontakte, sowohl auf der Oberseite als auch auf der Rückseite kann vorteilhafterweise ein galvanisches Abscheideverfahren des Metalls der Sockel durchgeführt wer¬ den. Dabei wird die Sockelhöhe durch die Abscheidungsrate und die Abscheidungszeit bestimmt. Andererseits können unter- schiedliche Metallschichten dadurch erzeugt werden, dass nacheinander unterschiedliche Galvanikbäder vorgesehen wer¬ den.
Vorzugsweise werden bei der galvanischen Abscheidung Sockel- höhen zwischen 1 und 20 μm (Mikrometer) eingestellt. Dabei kann zunächst Kupfer abgeschieden werden und auf dem Kupfer wiederum Nickel abgeschieden werden, um eine Diffusionssperre zu der nächsten, nämlich der Schicht, welche die stoffschlüs- sige Verbindung zu den Innenflachleitern herstellen soll, zu realisieren. Die oberste Schicht des Sockels kann beispiels¬ weise für eine eutektische Verbindung zum Innenflachleiter aus Gold oder Aluminium bestehen. Als Diffusionssperre kann auch eine Titanschicht eingebaut werden, um zu verhindern, dass Kupfer in die für eine eutektische Legierung oder für eine Diffusionslotlegierung bestimmte obere Schicht der so¬ ckeiförmigen Flip-Chipkontakte eindiffundiert.
Die Metalllagen für die sockeiförmigen Flip-Chipkontakte kön¬ nen auch durch ein Metallaufdampfverfahren erzeugt werden. Dabei wird auf die Rückseite und/oder auf die Oberseite eines Halbleiterwafers eine geschlossene Metallschicht oder eine geschlossene Schichtfolge aufgedampft, die anschließend mit- hilfe von einer Maskentechnologie oder einer Photolithogra- phietechnik strukturiert wird. Zum Strukturieren können Tro¬ ckenätzverfahren, wie ein Plasmaätzen oder Nassätzverfahren, die auf das jeweilige Metallmaterial abgestimmt sind, einge¬ setzt werden. Dieses Verfahren hat den Vorteil, dass äußerst präzise abgegrenzte Strukturen möglich werden. Gleichzeitig hat das Verfahren den Vorteil, dass die bisher kleinsten ho¬ rizontalen Abstände zwischen zwei Flip-Chipkontakten damit realisiert werden können.
Eine geschlossene Metallschicht oder eine geschlossene Me¬ tallschichtfolge können auch mit Hilfe einer chemischen Gas- phasenabscheidung erfolgen, wobei die Metalle in Form von or- ganometallischen Verbindungen einem Reaktor zugeführen werden und sich diese organometallische Verbindungen in dem Reaktor in Metalle und flüchtige organische Substanzen zersetzt, so- dass sich die Metalle auf dem zu beschichtenden Halbleiterwa- fer abscheiden können.
Eine weitere Möglichkeit sockeiförmige Flip-Chipkontakte auf einen Halbleiterwafer, bzw. einen Halbleiterchip aufzubrin¬ gen, bieten die so genannten Druckverfahren an. Eines der Druckverfahren ist dabei besonders interessant, nämlich das Strahldruckverfahren, bei dem ähnlich wie in einem Tinten¬ strahldrucker die Metallstruktur auf dem Halbleiterwafer ge- schrieben wird. Parallele Druckverfahren, wie Siebdruck oder Schablonendruck, können ebenfalls eingesetzt werden, wenn die Abstände zwischen den Flip-Chipkontakten unkritisch sind.
Vorzugsweise wird für das stoffschlüssige Verbinden der so- ckelförmigen Chipkontakte mit Innenflachleitern eines Flach¬ leiterrahmens ein Klebeverfahren mit entsprechendem Leitkleb¬ stoff eingesetzt. Dieses hat den Vorteil, dass Leitkleber bei relativ niedriger Temperatur aushärten, sodass bei der Her- Stellung keine Gefahr besteht, dass die Halbleiterbauteile thermisch überlastet werden.
Abschließend können die Komponenten in eine Gehäusekunst- stoffmasse eingebettet werden, wobei die unterschiedlichen Gehäuseformen möglich sind. Einerseits kann die Kunststoff¬ masse derart die Komponenten umhüllen, dass nur die Außenkon¬ takte, die mit den Oberseiten-Innenflachleitern und mit den Rückseiten-Innenflachleitern in Verbindung stehen aus dem Kunststoffgehäuse herausragen. Andererseits kann der Rücksei¬ tenkontakt so ausgebildet werden, dass er einen großflächigen Außenkontakt bildet, in dem ein sockeiförmiger Rückseiten- Chipkontakt aus der Kunststoffgehäusemasse auf der Unterseite des Halbleiterbauteils herausragt, womit ein direkter Zugriff auf die Rückseitenelektrode des Halbleiterchips möglich ist.
Ferner kann das Kunststoffgehäuse derart gestaltet werden, dass aus der Kunststoffgehäusemasse ein Wärmeleitungsblock herausragt, der seinerseits Kühlrippen aufweist und der von dem Rückseitenkontakt des Halbleiterchips durch eine dünne
Isolationsfolie isoliert ist. Andererseits kann der Wärmelei¬ tungsblock auch elektrisch mit dem Rückseitenkontakt des Halbleiterchips Stoffschlüssig verbunden sein und somit zwei Funktionen gleichzeitig erfüllen, nämlich einen Kontakt, der auf das niedrigste Schaltungspotenzial gelegt werden kann und andererseits einen Wärmeabieiter, der die Wärme an die Umge¬ bung abgeben kann.
Schließlich kann bei dem Aufbau eines bevorzugten Halbleiters auf das Umhüllen durch eine Kunststoffmasse vollständig ver¬ zichtet werden, indem die Innenflachleiter der Oberseite und/oder die Innenflachleiter der Unterseite mit einer iso¬ lierenden Folie bedeckt werden. Auch ist es möglich eine Art Mischbauweise für das Gehäuse bereitzustellen, bei der zu¬ nächst die Komponenten nur teilweise in einer Kunststoffmasse eingebettet werden und die Innenflachleiter mindestens in ih¬ ren Bereichen mit einer Folie als Außenisolation abgedeckt sind. Mit einem derartigen Folienabdeckverfahren können ei¬ nerseits die Dicke der Halbleiterbauteile extrem minimiert werden und andererseits die Herstellungskosten auf ein Mini¬ mum reduziert werden.
Zusammenfassend ist festzustellen, dass unterschiedliche Fer¬ tigungsabläufe zu dem erfindungsgemäßen Halbleiterbauteil führen können. Dazu wird zunächst die Topseite eines Halblei¬ terchips, die Kontaktflächen aufweist, mit einer strukturier¬ ten Metallschicht, beispielsweise aus einer Kupferlegierung in einer Höhe von 20 μm als Sockel beschichtet. Diese Dicke ist im Wesentlichen durch die Viskosität der später aufzu¬ bringenden Kunststoffgehäusemasse bestimmt. Auf derartigen elektrisch leitfähigen Sockeln werden dann einzelne Metall¬ schichten abgeschieden, um eine lötfähige, bzw. stoffschlüs- sige Verbindung zu Innenflachleitern herstellen zu können.
Das Material der Metallschichten richtet sich danach, ob es sich um ein Diffusionslöten, ein eutektisches Löten, oder um ein Depotlöten handelt. Auch können für eine derartige stoff- schlüssige Verbindung klebefähige Kontaktflächen auf den so¬ ckeiförmigen Chipkontakten gebildet werden. Auch die Rücksei¬ te des Halbleiterchips kann für einen Lötprozess präpariert werden, indem entweder Lotpaste oder Materialien für ein Dif¬ fusionslöten oder für ein eutektisches Löten oder eine lei- tende Klebefolie auf die Rückseitenelektrode aufgebracht wird. Mit einem ersten Schritt werden die Chipkontakte auf der Chiptopseite mittels Flip-Chiptechnologie mit einem Flachlei¬ terrahmen verbunden. In einem weiteren Schritt wird der Flachleiterrahmen mit den angebrachten Halbleiterchips auf seine Rückseite umgedreht, sodass nun die Rückseite des Halb¬ leiterchips mit einer Lotpaste oder einem leitfähigem Kleber für ein Aufbringen von einem weiteren Rückseiten-Innenflach- leiter zur Verfügung steht. Anstelle eines weiteren Innen- flachleiters kann auch ein Metallblock als Wärmesenke auf die Halbleiterchiprückseite aufgebracht werden. In dem Fall ist es nicht nötig, einen weiteren Flachleiterrahmen zur Verfü¬ gung zu stellen.
Schließlich wird dann ein derart vorbereitetes Halbleiterbau- teil in einem nächsten Schritt ummoldet, wobei die Topkontak¬ te komplett ummoldet werden oder die Topkontakte aus dem Pa- ckage herausragen und nur durch eine isolierende Folie elekt¬ risch geschützt werden. Dabei ist es ein Ziel, die elektri¬ sche Isolation so dünn wie möglich zu wählen, um den thermi- sehen Widerstand gegenüber der Umgebung gering zu halten. An¬ dererseits ist es möglich, nur die Chiprückseite aus dem Kunststoffgehäuse herausragen zu lassen, ohne dass ein Innen- flachleiter oder eine Wärmesenke auf der Rückseite aufge¬ bracht sind. Somit hat der erfindungsgemäße Aufbau eines neu- artigen Halbleiterbauteils den Vorteil, dass viele unter¬ schiedliche Gehäuseformen verwirklicht werden können, die je¬ doch alle einen verbesserten Package-Widerstand aufweisen.
Zusammenfassend beinhaltet die Erfindung folgende Vorteile: 1. Die Metallschicht der sockeiförmigen Flip-Chipkontakte auf der Topseite des Halbleiterchips führt zu einem Min¬ destabstand zwischen Chiptopseite und dem Flachleiter. Dies verhindert einerseits Beschädigungen aufgrund eines vielleicht erforderlichen Moldfillers, was beim Stress¬ test der Bauteile auftreten kann. Andererseits kann die zusätzliche Metallfläche des Sockels als thermischer Puffer benutzt werden. Zusätzlich wird der elektrische Querwiderstand aufgrund der flächigen Querschnittsver¬ größerung reduziert.
2. Die Verbindung der Topkontakte mittels eutektischem Lö¬ ten, bzw. Diffusionslötens erlaubt eine Reduzierung der Mindestabstände zwischen den Kontaktflächen. Dies ist von Vorteil, um auch kleine Chips mittels einer Flach¬ leitertechnik bearbeiten zu können und somit den Vorteil eines geringen Package-Widerstandes zu erhalten. Ferner wird durch diese erfindungsgemäße Anordnung ein größerer Toleranzspielraum möglich, da die stoffschlüssige Flach- leiterfläche keinen limitierenden Faktor, wie bei Bond¬ drähten oder bei Lötbällen oder bei Studbumps, dar¬ stellt.
3. Ein weiterer Vorteil stellt der gleichbleibende Footprint für unterschiedliche Chipgrößen dar. Dies ist vor allem für den Endkunden von Vorteil, da er nur einen Footprint für unterschiedliche Produkte verwenden kann.
Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
Figur 1 zeigt eine prinzipielle perspektivische Ansicht eines
Halbleiterbauteils gemäß einer ersten Ausführungsform der Erfindung;
Figur 2 zeigt eine prinzipielle perspektivische Ansicht eines Zwischenproduktes bei der Herstellung des Halbleiter¬ bauteils gemäß Figur 1; Figur 3 zeigt eine prinzipielle perspektivische Ansicht eines weiteren Zwischenproduktes bei der Herstellung des Halbleiterbauteils gemäß Figur 1;
Figur 4 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils gemäß einer zweiten Ausführungs¬ form der Erfindung;
Figur 5 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils gemäß einer dritten Ausführungs¬ form der Erfindung;
Figur 6 zeigt eine prinzipielle perspektivische Ansicht eines
Halbleiterbauteils gemäß einer vierten Ausführungs- form der Erfindung;
Figur 7 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils gemäß einer fünften Ausführungs¬ form der Erfindung.
Figur 1 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils 11 einer ersten Ausführungsform der Erfin¬ dung. Dieses Halbleiterbauteil 11 ist in Flachleitertechnik ausgeführt, wobei Außenflachleiter 6 und 10 in dieser Ausfüh- rungsform der Erfindung ein gemeinsames Außenanschlussniveau n bilden. Dennoch gehören die Außenflachleiter 6 und 10 nicht zu einem gleichen Flachleiterrahmen, sondern sind aus zwei unterschiedlichen Flachleiterrahmen herausgestanzt. Die Au¬ ßenflachleiter 6 stehen mit Oberseiten-Innenflachleitern 5 in Verbindung, welche an Oberseitenkontakte eines Halbleiter¬ chips 1 angeschlossen sind. Die Außenflachleiter 10 stehen mit Innenflachleitern 16 und dem Rückseitenkontakt der Rück¬ seite 3 des Halbleiterchips 1 in Verbindung. Dabei entspricht die flächige Erstreckung des Rückseiten-Innenflachleiters 16 der Fläche der Rückseite 3 des Halbleiterchips 1.
Auf der Oberseite 2 des Halbleiterchips 1 sind hingegen meh- rere Innenflachleiter stoffschlüssig mit Elektroden der akti¬ ven Oberseite 2 des Halbleiterchips 1 verbunden. In dieser ersten Ausführungsform der Erfindung ist der Halbleiterchip 1 ein Leistungshalbleiterchip 7, der hohe Ströme mittels einer Vielzahl von MOS-Transistoren von der Oberseite 2 des Leis- tungshalbleiterchips 7 zur Unterseite 3 des Leistungshalblei¬ terchips 7 schaltet. Dazu sind auf der Oberseite 2 die Viel¬ zahl der Source-Elektroden über einen gemeinsamen sockeiför¬ migen Source-Flip-Chipkontakt 9 verbunden, der eine Sockelhö¬ he h von beispielsweise 20 μm (Mikrometer) aufweist. Außerdem weist die Oberseite 2 einen gemeinsamen Gate-Flip-Chipkontakt 8 auf, der sockeiförmig ausgebildet ist.
Die sockeiförmigen Flip-Chipkontakte 4 stehen über einen Ü- bergangsbereich 20 mit den Außenflachleitern 6, die auf dem Außenanschlussniveau n angeordnet sind, in Verbindung. Dieser Übergangsbereich 20 überwindet den Höhenunterschied zwischen der Oberseite 2 des Halbleiterchips 1 und der Rückseite 3 des Halbleiterchips 1. Durch die sockeiförmigen Flip-Chipkontakt¬ flächen 8 und 9 auf der Oberseite 2 des Halbleiterchips 1, wird einerseits eine großflächige Verbindung zu den Obersei- ten-Innenflachleitern 5 auf der Oberseite 2 des Halbleiter¬ chips 1 hergestellt und andererseits eine zuverlässige Ver¬ bindung zu den Außenflachleiter 6 geschaffen. Auch die Rück¬ seite 3 des Halbleiterchips 1 weist in dieser Ausführungsform der Erfindung einen sockeiförmigen Chipkontakt 17 auf, der großflächig auf der Rückseite 3 des Halbleiterchips 1 ange¬ ordnet ist und stoffschlüssig mit dem darunter liegenden großflächigen Rückseiten-Innenflachleiter 16 verbunden ist. Dieser Rückseiten-Innenflachleiter 16 geht außerhalb des Kunststoffgehäuses 23 in vier Außenflachleiterflachen 10 ü- ber, die jedoch alle auf gleichem Außenpotential liegen, wäh¬ rend die Oberseiten-Innenflachleiter 5 auf der Oberseite 2 des Halbleiterchips 1 in Außenflachleiter 6 übergehen, die einerseits einen Gate-Kontakt 8 vermitteln und andererseits einen gemeinsamen Source-Kontakt 9 darstellen.
Beim Herstellen eines derartigen Halbleiterchips 1 wird zu- nächst der Halbleiterchip 1 mit seinen sockeiförmigen Flip- Chipkontakten 4 auf den Oberseiten-Innenflachleitern 5 für die Oberseite 2 des Halbleiterchips 1 fixiert, um zunächst einen ersten Flachleiterrahmen mit Halbleiterchips 1 zu be¬ stücken. Danach wird der Flachleiterrahmen umgedreht, sodass von oben aus eine Rückseitenelektrode des Halbleiterchips 1 mit entsprechenden Innenflachleitern 16 verbunden werden kann. Nach diesem Zusammenfügen von Innenflachleitern 16, die von zwei unterschiedlichen Flachleiterrahmen gebildet werden und über den Halbleiterchip 1 verbunden sind, kann dann mit einem Spritzgussprozess das Kunststoffgehäuse 23 aus einer Gehäusekunststoffmasse 22 hergestellt werden. Um die Unter¬ seite der Innenflachleiter zu isolieren, kann die Unterseite mit einer Isolationsfolie 21 abgedeckt werden.
Figur 2 zeigt eine prinzipielle perspektivische Ansicht eines Zwischenproduktes bei der Herstellung des Halbleiterbauteils gemäß Figur 1. Komponenten mit gleichen Funktionen, wie in Figur 1, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
Figur 2 zeigt einen Ausschnitt eines ersten Flachleiterrah¬ mens mit Flachleitern 5, die einerseits mit einem sockeiför¬ migen Gate-Flip-Chipkontakt 8 und mit einem weiteren sockel- förmigen Source-Flip-Chipkontakt 9 verbunden sind. Der so¬ ckeiförmige Source-Flip-Chipkontakt 9 bildet einen gemeinsa¬ men Kontakt für eine Vielzahl von Source-Elektroden auf der aktiven Oberseite 2 des Halbleiterchips 1. Zum Aufbringen ei- nes großflächigen Innenflachleiters auf die Rückseite 3 des Halbleiterchips 1 wird dieser erste Flachleiterrahmen um 180°, mit bereits fixierten Halbleiterchips 1, gedreht.
Figur 3 zeigt eine prinzipielle perspektivische Ansicht eines weiteren Zwischenproduktes bei der Herstellung des Halblei¬ terbauteils 11 gemäß Figur 1. Dazu wurde ein weiterer Flach¬ leiterrahmen mit einem Rückseiten-Innenflachleiter 16 zur Verfügung gestellt, der mit Außenflachleitern 10 elektrisch verbunden ist. Über einen sockeiförmigen Rückseiten-Chip- kontakt 17 ist die Rückseitenelektrode des Halbleiterchips 1 mit dem Rückseiten-Innenflachleiter 16 Stoffschlüssig verbun¬ den. Zur Vollendung des in Figur 1 gezeigten Halbleiterbau¬ teils 11 fehlt nun lediglich nur noch das Einbetten dieser Komponenten in eine Gehäusekunststoffmasse 22 wie sie Figur 1 zeigt.
Figur 4 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils 12 gemäß einer zweiten Ausführungsform der Erfindung. Das Halbleiterbauteil 12 unterscheidet sich von der ersten Ausführungsform der Erfindung gemäß Figur 1 da¬ durch, dass eine Isolationsfolie 21 die Oberseiten-Innen- flachleiter 5 bedeckt und einen Teil des Halbleiterbauteilge¬ häuses aus einer Gehäusekunststoffmasse 22 bilden. Die übrige Struktur der zweiten Ausführungsform der Erfindung gemäß Fi- gur 4 entspricht der in Figur 1 gezeigten Version. Durch das Aufbringen der dünnen Isolationsfolie 21 ist es möglich, den Wärmeübergang zu einem Kühlkörper gering zu halten, vergli- chen mit der ersten Ausführungsform der Erfindung gemäß Figur 1.
Figur 5 ist eine prinzipielle perspektivische Ansicht eines • Halbleiterbauteils 13 gemäß einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen, wie in vor¬ hergehenden Figuren, werden mit gleichen Bezugszeichen ge¬ kennzeichnet und nicht extra erörtert.
Unterschied der dritten Ausführungsform der Erfindung gemäß Figur 5 wurde dadurch geschaffen, dass ein sockeiförmiger Chip-Rückseitenkontakt 17 auf die Rückseite 3 des Halbleiter¬ chips 1 aufgebracht wurde. Dieser sockeiförmige Rückseiten- Chipkontakt 17 ragt nun aus der Unterseite des Halbleiterbau- teils 13 heraus, sodass ein sicherer Zugriff von außen ge¬ währleistet ist. In dieser Ausführungsform der Erfindung wird der zweite Flachleiterrahmen, wie der noch für das in Figur 1 gezeigte Bauteil erforderlich ist, eingespart. Weiterhin ist ein Vorteil dieser Ausführungsform der Erfindung, dass unmit- telbar auf den Rückseitenkontakt des Halbleiterchips 1 über den sockeiförmigen Rückseiten-Chipkontakt 17 der Rückseite 3 zugegriffen werden kann.
Figur 6 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils 14 gemäß einer vierten Ausführungsform der Erfindung. Diese Ausführungsform der Erfindung entspricht in ihrem Aufbau der oben gezeigten Figur 3. Lediglich ist der Rückseiten-Innenflachleiter 16 durch einen Metallblock 18 als Wärmesenke 19 ersetzt worden. Diese Ausführungsform der Er- findung hat den Vorteil, dass die Rückseite 3 des Halbleiter¬ chips 1 nun intensiv gekühlt werden kann, damit die Verlust¬ wärme beim Schalten des Leistungshalbleiterchips 7 unmittel¬ bar abgeleitet wird. Figur 7 zeigt eine prinzipielle perspektivische Ansicht eines Halbleiterbauteils 15 einer fünften Ausführungsform der Er¬ findung. Bei dieser Ausführungsform der Erfindung weist der Halbleiterchip 1 einen Rückseitenkontakt auf, der mit einem sockeiförmigen Rückseiten-Chipkontakt 17 vollständig bedeckt ist. Außerdem weisen die Oberseiten-Innenflachleiter 5 auf der Oberseite 2 eine zusätzliche isolierende Folie 21 auf, um die Oberseiten-Innenflachleiter 5 vor Kurzschlüssen zu schüt- zen.

Claims

Patentansprüche
1. Halbleiterbauteil in Flachleitertechnik; mit einem Halb¬ leiterchip (1), wobei der Halbleiterchip (1) auf seiner Oberseite (2) Oberseitenelektroden von Halbleiterelemen¬ ten aufweist und auf seiner Ruckseite (3) eine der Ruck- seitenflache angepasste großflächige Ruckseitenelektrode aufweist, und die Oberseitenelektroden sockelformige Flip-Chipkontakte (4) besitzen, die einen mehrlagigen Aufbau und eine gleiche Sockelhohe (h) aufweisen, und wobei die sockelformigen Flip-Chipkontakte (4) der Ober¬ seite (2) des Halbleiterchips (1) mit Oberseiten-Innen- flachleitern (5) stoffschlussig verbunden sind, welche mit Außenflachleitern (6) elektrisch in Verbindung ste- hen.
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet , das s das Halbleiterbauteil (11) einen Leistungshalbleiterchip (7) mit einer Vielzahl parallel geschalteter MOS-Tran¬ sistoren aufweist, wobei der Leistungshalbleiterchip (7) auf seiner Oberseite (2) eine gemeinsame Gate-Elektrode (8) und eine Vielzahl von Source-Elektroden sowie auf seiner Ruckseite (3) eine großflächige Dram-Elektrode aufweist, wobei die gemeinsame Gate-Elektrode einen so- ckelformigen Gate-Flip-Chipkontakt (8) aufweist und die Vielzahl von Source-Elektroden zu einem gemeinsamen so¬ ckelformigen Source-Flip-Chipkontakt (9) zusammengeführt sind und wobei der Gate-Flip-Chipkontakt (8) und der Source-Flip-Chipkontakt (9) einen mehrlagigen Aufbau und eine gleiche Sockelhόhe (h) aufweisen, und wobei der so- ckelformige Gate-Flip-Chipkontakt (8) und der sockelfor- mige Source-Flip-Chipkontakt (9) mit Oberseiten-Innen- flachleitern (5) stoffschlüssig verbunden sind, die mit Außenflachleitern (6) elektrisch in Verbindung stehen.
3. Halbleiterbauteil nach Anspruch 1 oder nach Anspruch 2, dadurch gekennzeichnet , dass die Rückseitenelektrode bzw. Drain-Elektrode mit einem Rückseiten-Innenflachleiter (16), verbunden ist, dessen flächige Erstreckung der Rückseitenelektrode angepasst ist, wobei der Rückseiten-Innenflachleiter (16) mit Au- ßenflachleitern (10) in Verbindung steht.
4. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Rückseitenelektrode bzw. Drain-Elektrode einen mehr¬ lagigen sockeiförmigen Rückseiten-Chipkontakt (17) auf¬ weist, der stoffschlüssig mit einem Rückseiten- Innenflachleiter (16) verbunden ist.
5. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Innenflachleiter (5, 16) sockeiförmige mehrlagige Anschlusskontakte aufweisen, die mit den sockeiförmigen Chipkontakten (8, 9, 17) stoffschlüssig verbunden sind.
6. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass das Halbleiterbauteil (11) als stoffschlüssige Verbin¬ dung eine leitfähige Klebstoffverbindung aufweist.
7. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass das Halbleiterbauteil (11) als Stoffschlussige Verbin¬ dung eine eutektische Lotverbindung aufweist.
8. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , das s das Halbleiterbauteil (11) als Stoffschlussige Verbin¬ dung eine Diffusionslotverbindung aufweist.
9. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass das Halbleiterbauteil (11) als Stoffschlussige Verbin¬ dung eine leitende Klebefolie aufweist.
10. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , dass das Halbleiterbauteil (11) als stoffschlussige Verbin¬ dung eine Lotpastenverbindung aufweist.
11. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , das s der Halbleiterchip (1) in dem Halbleiterbauteil (13) derart angeordnet ist, dass die Ruckseitenelektrode mit sockelformigem Chipkontakt (17) frei zugänglich ist.
12. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Ruckseitenelektrode einen Metallblock (18), welcher in seiner flächigen Erstreckung der Ruckseitenelektrode angepasst ist, als Warmesenke (19) aufweist.
13. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Innenflachleiter (5), die mit den Oberseiten-Chip- elektroden (4) Stoffschlussig verbunden sind, und inner¬ halb des Halbleiterbauteils (11) einen Ubergangsbereich (20) zu den Außenflachleitern (6) aufweisen, der so ges¬ taltet ist, dass die Außenflachleiter (6) für die Ruck- seiten-Innenflachleiter (10) und für die Oberseiten- Innenflachleiter (6) auf einem gemeinsamen Außenan- schlussniveau (n) des Halbleiterbauteils (11) angeordnet sind.
14. Verfahren zur Herstellung eines Halbleiterbauteils (11) in Flachleitertechnik mit einem Halbleiterchip (1), wo¬ bei das Verfahren folgende Verfahrensschritte aufweist: Herstellen eines Halbleiterchips (1) mit Elektroden von Halbleiterelementen auf seiner Oberseite (2) und einer großflächigen Ruckseitenelektrode auf seiner Ruckseite (3) , deren flächige Erstreckung der Große der Ruckseite (3) entspricht; Aufbringen von sockelformigen Flip-Chipkontakten (4) auf den Elektroden der Oberseite (2), wobei die Sockelhohe (h) durch ein Abscheideverfahren von Me- tallschichten eingestellt wird; stoffschlussiges Verbinden der sockelformigen Flip- Chipkontakte (4) mit Innenflachleitern eines Flach- leiterrahmens; - Aufbringen eines Ruckseiten-Innenflachleiters (16) eines weiteren Flachleiterrahmens oder einer Warme- senke (19) oder eines sockelformigen Ruckseiten- Chipkontaktes (17) auf die Ruckseitenelektrode; Verpacken des Halbleiterbauteils (11) durch Abde¬ cken der Oberseiten-Innenflachleiter (5) mit Isola¬ tionsfolien (21) und/oder durch Umhüllen der Bau¬ teilkomponenten mit einer Gehäusekunststoffmasse (22), wobei vorgesehen wird, dass auf eine Wärme¬ senke (19) oder einen sockeiförmigen Rückseiten- Chipkontakt (17) direkt zugegriffen wird.
15. Verfahren nach Anspruch 13, dadurch ge kennzeichnet , dass als Abscheideverfahren für die Herstellung der sockei¬ förmigen Chipkontakte (8, 9, 17) auf den Elektroden der Oberseite (2) und/oder auf der Rückseitenelektrode, eine galvanische Abscheidung eines Metalls durchgeführt wird, wobei die Sockelhöhe (h) durch Abscheidungsrate und Ab- scheidungszeit eingestellt wird.
16. Verfahren nach Anspruch 14, dadurch ge kennzeichnet , da s s als Abscheideverfahren für die Herstellung der sockei¬ förmigen Chipkontakte (8, 9, 17) auf den Elektroden der Oberseite (2) und/oder auf der Rückseitenelektrode ein Metallaufdampfen durchgeführt wird.
17. Verfahren nach Anspruch 14, dadurch gekennzeichnet , dass als Abscheideverfahren für die Herstellung der sockei¬ förmigen Chipkontakte (8, 9, 17) auf den Elektroden der Oberseite (2) und/oder auf der Rückseitenelektrode eine chemische Gasphasenabscheidung durchgeführt wird.
18. Verfahren nach Anspruch 14, dadurch gekennzeichnet , dass als Abscheideverfahren für die Herstellung der sockei¬ förmigen Chipkontakte (8, 9, 17) auf den Elektroden der Oberseite (2) und/oder auf der Rϋckseitenelektrode, ein Druckverfahren durchgeführt wird.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , dass zum stoffschlüssigen Verbinden der sockeiförmigen Chip¬ kontakte (8, 9, 17) mit Innenflachleitern (5, 16) eines Flachleiterrahmens ein Klebeverfahren mit einem Leit¬ klebstoff eingesetzt wird.
20. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , das s zum Stoffschlüssigen Verbinden der sockelfόrmigen Chip¬ kontakte (8, 9, 17) mit Innenflachleitern (5, 16) eines Flachleiterrahmens ein Diffusionslötverfahren eingesetzt wird.
21. Verfahren einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , dass zum stoffschlüssigen Verbinden der sockeiförmigen Chip¬ kontakte (8, 9, 17) mit Innenflachleitern (5, 16) eines Flachleiterrahmens ein Lötverfahren mit eutektischen Lo- ten eingesetzt wird.
22. Verfahren einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , dass zum stoffschlüssigen Verbinden der sockeiförmigen Chip- kontakte (8, 9, 17) mit Innenflachleitern (5, 16) eines Flachleiterrahmens ein Lötverfahren mit Metallplatten eingesetzt wird.
23. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet , das s zum Umhüllen der Bauteilkomponenten mit einer Gehäuse- kunststoffmasse (22) ein Spritzgussverfahren eingesetzt wird.
PCT/DE2005/001462 2004-08-24 2005-08-18 Halbleiterbauteil in flachleitertechnik mit einem halbleiterchip Ceased WO2006021191A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/678,960 US7656033B2 (en) 2004-08-24 2007-02-26 Semiconductor device with a semiconductor chip using lead technology and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004041088.7 2004-08-24
DE102004041088A DE102004041088B4 (de) 2004-08-24 2004-08-24 Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/678,960 Continuation US7656033B2 (en) 2004-08-24 2007-02-26 Semiconductor device with a semiconductor chip using lead technology and method of manufacturing the same

Publications (1)

Publication Number Publication Date
WO2006021191A1 true WO2006021191A1 (de) 2006-03-02

Family

ID=35134224

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2005/001462 Ceased WO2006021191A1 (de) 2004-08-24 2005-08-18 Halbleiterbauteil in flachleitertechnik mit einem halbleiterchip

Country Status (3)

Country Link
US (1) US7656033B2 (de)
DE (1) DE102004041088B4 (de)
WO (1) WO2006021191A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006013853A1 (de) * 2006-03-23 2007-10-04 Infineon Technologies Ag Leistungshalbleiterbauelement mit großflächigen Außenkontakten sowie Verfahren zur Herstellung desselben
US7705436B2 (en) 2007-08-06 2010-04-27 Infineon Technologies Ag Semiconductor device with semiconductor chip and method for producing it
US7745913B2 (en) 2006-03-31 2010-06-29 Infineon Technologies Ag Power semiconductor component with a power semiconductor chip and method for producing the same
US8134236B2 (en) 2006-07-05 2012-03-13 Infineon Technologies, Ag Electronic module with switching functions and method for producing the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005027356B4 (de) * 2005-06-13 2007-11-22 Infineon Technologies Ag Halbleiterleistungsbauteilstapel in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten und ein Verfahren zur Herstellung desselben
US7397120B2 (en) * 2005-12-20 2008-07-08 Semiconductor Components Industries, L.L.C. Semiconductor package structure for vertical mount and method
US7626262B2 (en) 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
US8987879B2 (en) * 2011-07-06 2015-03-24 Infineon Technologies Ag Semiconductor device including a contact clip having protrusions and manufacturing thereof
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
US9123764B2 (en) * 2012-08-24 2015-09-01 Infineon Technologies Ag Method of manufacturing a component comprising cutting a carrier
US20160056098A9 (en) * 2012-09-28 2016-02-25 Yan Xun Xue Semiconductor device employing aluminum alloy lead-frame with anodized aluminum
KR102153041B1 (ko) 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
US20150214179A1 (en) * 2014-01-28 2015-07-30 Infineon Technologies Ag Semiconductor device including flexible leads
DE102014203306A1 (de) * 2014-02-25 2015-08-27 Siemens Aktiengesellschaft Herstellen eines Elektronikmoduls
CN104465551B (zh) * 2014-12-26 2017-12-01 江苏长电科技股份有限公司 机械压合方式实现电性和散热的封装结构及工艺方法
US10629519B2 (en) * 2016-11-29 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11211353B2 (en) * 2019-07-09 2021-12-28 Infineon Technologies Ag Clips for semiconductor packages
EP3790047B1 (de) * 2019-09-05 2022-03-02 Infineon Technologies AG Multi-chip-modul
US20230179110A1 (en) * 2020-05-22 2023-06-08 Marel Power Solutions, Inc. Compact power converter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0966038A2 (de) * 1998-06-15 1999-12-22 Ford Motor Company Bonden von Leistungshalbleiteranordnungen
DE10134943A1 (de) * 2001-07-23 2002-10-17 Infineon Technologies Ag Elektronisches Leistungsbauteil mit einem Halbleiterchip
EP1357594A1 (de) * 2002-04-23 2003-10-29 General Semiconductor of Taiwan, Ltd. Hochleistunghalbleiterbauteil, hergestellt unter Verwendung einer Verpackung von Chipgrösse
US6774466B1 (en) * 1999-01-28 2004-08-10 Renesas Technology Corp. Semiconductor device

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532443A (en) * 1983-06-27 1985-07-30 Sundstrand Corporation Parallel MOSFET power switch circuit
US6097046A (en) * 1993-04-30 2000-08-01 Texas Instruments Incorporated Vertical field effect transistor and diode
US5554561A (en) * 1993-04-30 1996-09-10 Texas Instruments Incorporated Epitaxial overgrowth method
US5889298A (en) * 1993-04-30 1999-03-30 Texas Instruments Incorporated Vertical JFET field effect transistor
US6229197B1 (en) * 1993-04-30 2001-05-08 Texas Instruments Incorporated Epitaxial overgrowth method and devices
US5712189A (en) * 1993-04-30 1998-01-27 Texas Instruments Incorporated Epitaxial overgrowth method
US5610085A (en) * 1993-11-29 1997-03-11 Texas Instruments Incorporated Method of making a vertical FET using epitaxial overgrowth
US6040626A (en) * 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
US6256200B1 (en) * 1999-05-27 2001-07-03 Allen K. Lam Symmetrical package for semiconductor die
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
AU7593300A (en) * 1999-09-24 2001-04-30 Virginia Tech Intellectual Properties, Inc. Low cost 3d flip-chip packaging technology for integrated power electronics modules
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6762067B1 (en) * 2000-01-18 2004-07-13 Fairchild Semiconductor Corporation Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails
US6870254B1 (en) * 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6512304B2 (en) * 2000-04-26 2003-01-28 International Rectifier Corporation Nickel-iron expansion contact for semiconductor die
TW451392B (en) * 2000-05-18 2001-08-21 Siliconix Taiwan Ltd Leadframe connecting method of power transistor
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6791172B2 (en) * 2001-04-25 2004-09-14 General Semiconductor Of Taiwan, Ltd. Power semiconductor device manufactured using a chip-size package
US6646329B2 (en) * 2001-05-15 2003-11-11 Fairchild Semiconductor, Inc. Power chip scale package
JP2003110077A (ja) * 2001-10-02 2003-04-11 Mitsubishi Electric Corp 半導体装置
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6867489B1 (en) * 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
DE10208635B4 (de) * 2002-02-28 2010-09-16 Infineon Technologies Ag Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
JP2004349331A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp パワーｍｏｓｆｅｔとパワーｍｏｓｆｅｔ応用装置およびパワーｍｏｓｆｅｔの製造方法
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US7315081B2 (en) * 2003-10-24 2008-01-01 International Rectifier Corporation Semiconductor device package utilizing proud interconnect material
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
DE102004030042B4 (de) * 2004-06-22 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes
JP4262672B2 (ja) * 2004-12-24 2009-05-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7262444B2 (en) * 2005-08-17 2007-08-28 General Electric Company Power semiconductor packaging method and structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0966038A2 (de) * 1998-06-15 1999-12-22 Ford Motor Company Bonden von Leistungshalbleiteranordnungen
US6774466B1 (en) * 1999-01-28 2004-08-10 Renesas Technology Corp. Semiconductor device
DE10134943A1 (de) * 2001-07-23 2002-10-17 Infineon Technologies Ag Elektronisches Leistungsbauteil mit einem Halbleiterchip
EP1357594A1 (de) * 2002-04-23 2003-10-29 General Semiconductor of Taiwan, Ltd. Hochleistunghalbleiterbauteil, hergestellt unter Verwendung einer Verpackung von Chipgrösse

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006013853A1 (de) * 2006-03-23 2007-10-04 Infineon Technologies Ag Leistungshalbleiterbauelement mit großflächigen Außenkontakten sowie Verfahren zur Herstellung desselben
DE102006013853B4 (de) * 2006-03-23 2010-09-30 Infineon Technologies Ag Leistungshalbleiterbauelement mit großflächigen Außenkontakten sowie Verfahren zur Herstellung desselben
US7745913B2 (en) 2006-03-31 2010-06-29 Infineon Technologies Ag Power semiconductor component with a power semiconductor chip and method for producing the same
US8134236B2 (en) 2006-07-05 2012-03-13 Infineon Technologies, Ag Electronic module with switching functions and method for producing the same
US7705436B2 (en) 2007-08-06 2010-04-27 Infineon Technologies Ag Semiconductor device with semiconductor chip and method for producing it

Also Published As

Publication number Publication date
US7656033B2 (en) 2010-02-02
DE102004041088A1 (de) 2006-03-09
DE102004041088B4 (de) 2009-07-02
US20070200250A1 (en) 2007-08-30

Similar Documents

Publication Publication Date Title
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE102008046728B4 (de) Elektronikbauelement und Verfahren zur Herstellung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102008064826B3 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102007018914B4 (de) Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE102006008632B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102013022519B3 (de) Halbleitervorrichtung und Verfahren zum Ausbilden einer Halbleitervorrichtung
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
EP1772900B1 (de) Herstellungsverfahren einer Anordnung mit Leistungshalbleiterbauelementen, welches einen Schritt Drucksintern beinhaltet
DE102019130778A1 (de) Ein Package, welches ein Chip Kontaktelement aus zwei verschiedenen elektrisch leitfähigen Materialien aufweist
DE102007036841B4 (de) Halbleiterbauteil mit Halbleiterchip und Verfahren zu dessen Herstellung
DE102009017853A1 (de) Halbleitervorrichtung und Verfahren
WO2014016165A1 (de) Optoelektronisches halbleiterbauteil mit elektrisch isolierendem element
DE102015109186A1 (de) Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
DE102006001767B4 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102018103979B4 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
DE102013103920B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung und Halbleitervorrichtung und Verfahren zum Verwenden eines B-Zustand härtbaren Polymers
DE102018115509A1 (de) Wärmedissipationsvorrichtung, Halbleiterpackagingsystem und Verfahren zum Herstellen derselben
DE102015107109B4 (de) Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
DE102021103050A1 (de) Package mit einem Clip mit einem Durchgangsloch zur Aufnahme einer bauteilbezogenen Struktur
DE102007002807B4 (de) Chipanordnung
DE102006012007B4 (de) Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
WO2005106954A2 (de) Leistungshalbleiterschaltung und verfahren zum herstellen einer leistungshalbleiterschaltung
DE102004027074A1 (de) BGA (Ball Grid Array)-Gehäuse mit einer metallischen Kühlfolie

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11678960

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 11678960

Country of ref document: US

122 Ep: pct application non-entry in european phase