WO2005117267A1 - システムクロック発生回路 - Google Patents

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Rohm Co Ltd
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Definitions

  • the present invention relates to a system clock generation circuit, and in particular, can reproduce data of a double signal at a CAV (—constant rotation speed), and the obtained system clock signal has little jitter and lacks a double signal.
  • the present invention relates to a digitized system clock generation circuit capable of generating a stable system clock signal for the system.
  • the write data is EFM-modulated, and a laser beam controlled for writing by a laser controller is used. Data is written by irradiating the track.
  • a synchronization signal for controlling rotation and address information are recorded as a wobble signal.
  • the wobble signal is a signal that is FSK-modulated with a bi-phase code modulation signal (BIDATA), and the wobble frequency fWBL is 22.05 ⁇ lkHz when the disk rotation is at a specified linear velocity (at 1x speed playback). )become.
  • BIDATA bi-phase code modulation signal
  • An ATIP (absolute 'time' in 'pregroup) signal containing absolute time information reproduced from a wobble signal is composed of a sync signal, address data (absolute time data), and an error detection code CRC as BIDATA.
  • the unit is 42 bits.
  • the repetition frequency of the synchronization signal is 75 Hz.
  • a demodulation circuit for demodulating the data of the wobble signal is required.
  • Patent Document 1 A circuit described in Patent Document 1 is known as this type of system clock generation circuit.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-143404
  • FIG. 5 is a diagram showing a schematic configuration of a system clock generation circuit synchronized with a wobble signal introduced in Patent Document 1 and the like.
  • the system clock generation circuit shown in FIG. 5 is configured as a PLL circuit, and operates so that the detected wobble signal WBL is locked to the system clock signal WPCLK.
  • Phase comparison circuit 10 speed (frequency) comparison circuit 20
  • charge pump circuit 30 charge pump circuit 30
  • LPF low-pass filter
  • VCO voltage controlled oscillator
  • N N is an integer
  • a spindle motor for driving the optical disk is driven to rotate at a constant speed.
  • the wobble frequency fWBL becomes 22.05 ⁇ lkHz in the inner circumference of the track of the optical disc.
  • the wobble frequency fWBL is higher than 22.05 ⁇ 1kHz.
  • the frequency change range of the cobble frequency fWBL is, for example, about 22 kHz to 53 kHz.
  • the wobble signal WBL is input to one input terminal A of the phase comparator 10 and the speed (frequency) comparator 20.
  • the output of the VCO 60 is divided by N by the frequency divider 70 and input.
  • the phase comparison circuit 10 outputs a charge-up signal that is high during a period corresponding to the phase difference from the rise of the input signal at the input terminal A to the rise of the input pulse at the input terminal B, and the inversion buffer amplifier It is sent to the charge pump circuit 30 via 31.
  • phase comparison circuit 10 sends to the charge pump circuit 30 a charge-down signal that is high during a period corresponding to the phase difference from the rise of the input pulse at the input terminal B to the rise of the input noise at the input terminal A. .
  • the speed comparison circuit 40 also generates a signal based on the difference in speed (frequency), supplies the charge-up signal to the p-channel transistor 43 via the inversion buffer amplifier 41, and converts the charge-down signal to n. Supply to channel transistor 44.
  • the charge pump circuit 30 It comprises an inverted buffer amplifier 31, a constant current source 32, a p-channel transistor 33, an n-channel transistor 34, and a constant current source 35.
  • the charge pump circuit 40 includes an inversion buffer circuit 41, a constant current source 42, a p-channel transistor 43, an n-channel transistor 44, and a constant current source 45.
  • the constant current 10 is supplied to the low-pass filter 50 based on the charge-up signal from the phase comparator 10, and the constant current 10 is extracted from the low-pass filter 50 as a sink current to the charge pump circuit 30 based on the charge-down signal. It is.
  • the constant current II is supplied to the low-pass filter 50 by the charge-up signal from the speed comparison circuit 20, and the constant current II is drawn out to the charge pump circuit 40 as a sink current based on the charge-down signal.
  • the low-pass filter (LPF) 50 is composed of a resistor R and capacitors Cl and C2. The potential of the signal line 51 changes due to the inflow of the charge-up current and the outflow of the charge-down current, and the smoothed voltage controls the VCO 60.
  • the VCO 60 outputs an oscillation output signal having a frequency that can follow the wobble signal WBL according to the control voltage.
  • the 1 / N frequency-divided signal is fed back and supplied to the phase comparison circuit 10 and the speed comparison circuit 20, whereby a PLL loop control state is set.
  • the wobble signal WBL and the system clock signal WPCLK are locked.
  • a phase comparison circuit 10 for performing phase comparison and a speed comparison circuit 20 for performing speed (frequency) comparison, are required.
  • a phase comparison circuit 10 for performing phase comparison and a speed comparison circuit 20 for performing speed (frequency) comparison, are required.
  • a phase comparison circuit 10 for performing phase comparison and a speed comparison circuit 20 for performing speed (frequency) comparison.
  • a speed comparison circuit 20 for performing speed (frequency) comparison are required.
  • To operate the system clock WPCLK in a wide range from 1 ⁇ to 56 ⁇ it is necessary to change the value of the constant current 10, II or the resistance R.
  • the single-pass filter circuit 50 requires two external capacitors C1 and C2.
  • the system clock generation circuit used in the conventional data demodulation circuit has a large analog circuit mounting area. There is a problem that the top area becomes large. In addition, there is also a problem that adjustment is complicated because two external capacitors are used.
  • the present invention has been made to solve the above-described problems, and it is an object of the present invention to reduce the number of external capacitors, to provide a low-pass filter having a simple configuration, and to stop using a charge pump circuit to reduce the circuit scale. It is an object of the present invention to provide a data demodulation circuit for a wobble signal.
  • a system clock generating circuit rotates an optical disc at a constant rotational speed (CAV) and locks the optical disc based on the extracted pebble signal to the pebble signal for performing CAV recording on the optical disc.
  • CAV constant rotational speed
  • a system clock generating circuit for generating a clock signal a first PLL circuit for frequency and phase clocking the wobble signal and a first reference clock signal, and a first output signal from the first PLL circuit And the system clock signal, and outputs a second output signal based on the difference between the frequency and the phase, a frequency'phase comparator (FPC), and a predetermined cutoff to the second output signal.
  • FPC frequency'phase comparator
  • a PLL filter for outputting a third output signal; and a pulse wave having a carrier frequency of a second reference clock signal is generated.
  • the pulse wave is generated by the third output signal.
  • a pulse width modulation circuit that outputs a fourth output signal having a modulated pulse width, a low-pass filter that applies a predetermined cutoff to the fourth output signal, smoothes the output signal, and outputs a fifth output signal,
  • a VC ⁇ circuit for generating a sixth output signal having an oscillation frequency in a predetermined frequency range using the fifth output signal as a control voltage, and dividing the sixth output signal by N (N is an integer) to obtain A first frequency divider that outputs a system clock signal; and a second frequency divider that divides the system clock signal by M (M is an integer) and feeds it back to the frequency / phase comparator (FPC). It is characterized by doing.
  • the present invention provides a system clock generation circuit which detects a phase difference between a sub-synchronization signal (SUBsync) output from an encoder output of CAV recording information and an ATIP synchronization signal (ATIPsync) obtained from the above-mentioned wobble signal.
  • the sub-synchronizing signal and the ATIP synchronizing signal are locked by changing the frequency dividing ratio M of the second frequency dividing circuit.
  • the present invention provides the system clock generating circuit, wherein the first PLL circuit includes A selection circuit is provided for selectively inputting any one of a pebble signal and a third reference clock signal.
  • the invention is characterized in that in the system clock generation circuit, the first PLL circuit is configured as a PI type digital filter.
  • the third output signal is divided and supplied to the pulse width modulation circuit so that the fluctuation of the carrier frequency of the pulse width modulation circuit within one cycle is minimized. It is characterized by doing.
  • the present invention provides a system clock generation circuit that selects a reference clock signal near 203 MHz and divides the reference clock signal to obtain the first, second, and third reference clock signals.
  • FIG. 1 is a diagram illustrating a data demodulation circuit for a wobble signal according to an embodiment of the present invention.
  • a pulse width modulation (PWM) circuit 111 is employed without using a charge pump circuit, a phase error is obtained by the FPC 109, and a PWM circuit is obtained based on the phase error signal.
  • PWM pulse width modulation
  • the wobble signal WBL302 rotates at a constant rotation speed. Is supplied to the terminal.
  • a reference signal 304 is input to the other terminal of the multiplexer 105, and the reference signal 304 in the range of 22 kHz to 53 kHz in which the range of the fob frequency fWBL in CAV driving at 1 ⁇ speed changes is input to the multiplexer 105. Supplied.
  • the crystal oscillator 101 oscillates 33.8688 MHz, multiplies this by 6 in hexadecimal, oscillates a reference signal having a frequency of 203.2128 MHz (about 203 MHz), and divides 33.8688 MHz.
  • the frequency is divided by the circuit 103 and used as a reference signal 304.
  • the reference signal 304 and the wobble signal (WBL) 302 can be selectively switched by a selection signal 310 until the wobble signal WBL having a predetermined frequency is obtained from the optical disc.
  • the reference signal 304 is selected, the system clock WPCLK is generated, and the multiplexer 105 is switched by the selection signal 310 at the stage when the cobble signal WBL is obtained, and the cobble signal WBL is selected.
  • the output from the multiplexer 105 is input to the PLL circuit 107 and is locked in phase and frequency with the reference signal 306 obtained from the PLL circuit 107.
  • the reference signal 306 can be supplied by dividing the above-mentioned signal of about 34 MHz.
  • the output of the PLL 107 is supplied to one input of a frequency phase comparator (FPC) 109.
  • FPC frequency phase comparator
  • the PLL filter 200 can be configured as a PI digital filter. That is, it is composed of multipliers 201 and 203 having coefficients K0 and K1, power calculators 202 and 205, and a delay circuit 204.
  • the PLL filter 200 gives a predetermined cutoff to the output from the FPC 109, and the cutoff frequency can be easily changed by changing the cases K0 and K1 of the multipliers 201 and 203.
  • An output signal from the PLL filter 200 is input to the PWM circuit 111.
  • the PWM circuit 111 generates a pulse wave having the reference clock signal 308 as a carrier frequency, and the pulse width of the noise wave is modulated by the signal from the PLL filter 200.
  • a reference signal having a frequency of 25.4 MHz obtained by dividing the above-described approximately 203 MHz by 1/8 is used as reference signal 308.
  • the output of the PWM circuit 111 is supplied to a low-pass filter 113 composed of R and C forces.
  • the low-pass filter 113 applies a predetermined cutoff to the output of the PWM circuit 111, smoothes the output, and supplies a control voltage for the subsequent VCO 15.
  • VC # 115 is configured to output an oscillation frequency with a frequency change of about 200MHz when the control voltage changes by 1 volt.
  • the output from VC # 115 is frequency-divided by N (N is an integer) by frequency divider 117, further frequency-divided by M (M is an integer) by frequency divider 119, and fed back to FPC 109 for supply.
  • FPC 109 compares the frequency and phase of the output signal of PLL 107 with the output signal of frequency divider 119, and outputs a signal based on the difference.
  • the system clock signal WPCLK is output as a signal whose frequency and phase are locked with the enable signal WBL.
  • the frequency division ratio N of the frequency divider 117 is selected from 1, 2, and 4 according to the rotation speed of the optical disk.
  • the frequency division ratio M of frequency divider 119 is normally set to 686.
  • Fig. 2 shows the sub-synchronization signal SUBsync output from the encoder of the CAV recording information and the ATIP synchronization signal ATIPsync obtained from the wobble signal WBL.
  • the sub-synchronization signal rotates at 1x speed. Output a 75Hz synchronization signal when
  • the ATIP synchronization signal is a signal read from the optical disk by the data demodulation circuit, and it is necessary to lock the leading edge within ⁇ 2 frames of the synchronization signal.
  • the phase difference between the sub-synchronization signal 310 and the ATIP synchronization signal 312 is detected by the phase difference comparison circuit 121, and the frequency division ratio M of the frequency divider 119 is changed based on the detected value. By doing so, the sub synchronization signal is made to coincide with the ATIP synchronization signal.
  • the system clock WPCLK thus created is used as a channel clock for CAV recording, but can also be used as a channel clock for constant linear velocity (CLV) recording.
  • CLV constant linear velocity
  • coefficient K0 of the multiplier 201 of the PLL filter 200 the trap gain of CAVPLL can be easily adjusted.
  • coefficient K1 of multiplier 203 determines the cutoff frequency of PLL filter 200. Therefore, by properly selecting the coefficients K0 and K1, the stabilization of the PLL noise can be easily measured.
  • the data for changing the pulse width of the carrier frequency of the PWM circuit 111 based on the output from the PLL filter 200 can be divided and supplied so as to minimize the fluctuation within one cycle of the carrier frequency. desirable. In this way, the division is made so that the fluctuation within one cycle is minimized. This is because, by supplying the power in this manner, the oscillation can be stably obtained without a large fluctuation of the control voltage applied to VC # 115.
  • FIG. 3 is a diagram showing an example of a case where the output voltage of the PLL filter power is divided and applied to the PWM circuit 111.
  • a PWM carrier decay rate of _60dB was obtained.
  • the reference signal 308 be set as high as possible within the range of the driving frequency of the element.
  • Fig. 4 shows the output waveform of the VCO 60, and it can be seen that the state has shifted to a stable state in a very short time (150 a s).
  • the present invention has been described in detail based on the embodiment.
  • the digital FPC in which the phase comparison circuit and the speed comparison circuit are integrated is adopted, the frequency control and the phase control are not performed. Can be performed simultaneously.
  • the digital FPC can be easily configured with two JK flip-flops and a gate, and thus has an advantage that the circuit configuration is simplified.
  • the PLL filter is configured by a digital PI filter, the cutoff frequency can be easily changed.
  • the PWM circuit used in place of the charge pump circuit can be configured as a counter, and thus has an advantage that the circuit can be simplified.
  • FIG. 1 A data demodulation circuit for a wobble signal according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing an example of a signal supplied to a PWM circuit.
  • Garden 5 is a diagram showing a schematic configuration of a system clock generation circuit used for a data demodulation circuit of a wobble signal introduced in Patent Document 1 and the like.
  • PWM Pulse width modulation

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  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

明 細 書
システムクロック発生回路
技術分野
[0001] 本発明は、システムクロック発生回路に係り、特に、 CAV (—定回転速度）でゥォブ ル信号のデータ再生ができ、得られたシステムクロック信号にジッターが少なぐかつ 、ゥォブル信号の欠損に対しても安定したシステムクロック信号を生成することのでき る、デジタル化されたシステムクロック発生回路に関する。
背景技術
[0002] CD-R/RW, DVD— RAM等の光ディスクに書き込みデータを記録するためには 、書き込みデータを EFM変調し、レーザコントローラにより書き込み用に制御された レーザ光を用い、光ディスクの所定のトラックに照射することによりデータの書き込み が行われる。
このような光ディスクでは、グループ (溝）を蛇行させて形成することにより回転制御 のための同期信号やアドレス情報 (絶対時間情報）をゥォブル信号として記録してい る。
[0003] ゥォブル信号は、バイフェーズコードの変調信号（BIDATA)で FSK変調された信 号で、ディスク回転が規定の線速度のときにゥォブル周波数 fWBLが 22. 05 ± lkHz (1倍速再生のとき）になる。
ゥォブル信号からデータ再生される絶対時間情報を含む ATIP (アブソリュート 'タイ ム'イン'プリグループ）信号は、 BIDATAとして同期信号とアドレスデータ（絶対時間 データ）、誤り検出符号 CRCとにより構成され、通常、 42ビットを単位としている。 そして、同期信号の繰り返し周波数としては 75Hzである。光ディスクにゥォブル信 号として記録されたこのようなデータを再生するには、ゥォブル信号のデータを復調 する復調回路が必要となる。
この種のシステムクロック発生回路として特許文献 1に記載されたものが知られてい る。
特許文献 1：特開 2001 - 143404号公報 [0004] 図 5は、上記特許文献 1等に紹介されているゥォブル信号に同期したシステムクロッ ク発生回路の概略構成を示す図である。
図 5に示すシステムクロック発生回路は、 PLL回路として構成されており、光ディスク 力、ら検出されたゥォブル信号 WBLがシステムクロック信号 WPCLKにロックするように 動作する。位相比較回路 10、速度 (周波数)比較回路 20、チャージポンプ回路 30，
40、 ローパスフィルタ（LPF) 50、電圧制御発振回路（VCO) 60、 N (Nは整数）分周 回路 70とから構成されている。
[0005] この PLLシステムクロック発生回路により発生したシステムクロック（WPCLK)を、図 示しないゥォブル信号の FM復調回路やディジタル PLL (DTLL)に入力することに より、同期信号と ATIP信号とが検出される。
光ディスクを CAV駆動してデータ記録を行うには、光ディスクを駆動するスピンドル モータを一定回転になるように駆動する。
ここで、一定の回転速度を規定速度、すなわち一倍速として説明すると、光ディスク のトラックの内周部においてゥォブル周波数 fWBLが 22. 05 ± lkHzになる。
[0006] 内周トラックより外周側ではゥォブル周波数 fWBLは 22. 05 ± 1kHzよりも高い周波 数となる。このように、ゥォブル周波数 fWBLの周波数変化範囲は、例えば 22kHzか ら 53kHz程度である。ゥォブル信号 WBLは、位相比較回路 10及び速度（周波数） 比較回路 20の一方の入力端子 Aに入力される。他方の入力端子 Bには、 VCO60の 出力が分周器 70により N分周されて入力される。
[0007] 位相比較回路 10は、入力端子 Aの入力ノ^レスの立ち上がりから入力端子 Bの入力 パルスの立ち上がりまでの位相差に対応する期間ハイとなるチャージアップ信号を出 力し、反転バッファアンプ 31を介してチャージポンプ回路 30に送出する。
また、位相比較回路 10は、入力端子 Bの入力パルスの立ち上がりから入力端子 A の入力ノ^レスの立ち上がりまでの位相差に対応する期間ハイとなるチャージダウン 信号を、チャージポンプ回路 30に送出する。
[0008] 同様に、速度比較回路 40も速度 (周波数）の差に基づく信号を作成し、チャージァ ップ信号を反転バッファアンプ 41を介して pチャネルトランジスタ 43に供給し、チヤ一 ジダウン信号を nチャネルトランジスタ 44に供給する。チャージポンプ回路 30は、反 転バッファアンプ 31、定電流源 32、 pチャネルトランジスタ 33、 nチャネルトランジスタ 34及び定電流源 35から構成される。
また、チャージポンプ回路 40は、反転バッファ回路 41、定電流源 42、 pチャネルト ランジスタ 43、 nチャネルトランジスタ 44及び定電流源 45から構成される。
[0009] 位相比較器 10からのチャージアップ信号に基づいて定電流 10がローパスフィルタ 50に供給され、チャージダウン信号に基づいてローパスフィルタ 50から定電流 10が シンク電流としてチャージポンプ回路 30に吸い出される。同様に、速度比較回路 20 力、らのチャージアップ信号により定電流 IIがローパスフィルタ 50に供給され、チヤ一 ジダウン信号に基づいてシンク電流として定電流 IIがチャージポンプ回路 40に吸い 出される。ローパスフィルタ（LPF) 50は、抵抗 Rと容量 Cl， C2とから構成され、チヤ ージアップ電流の流入及びチャージダウン電流の流出により信号線 51の電位は変 化し、平滑化された電圧が VCO60の制御電圧として供給される。 VCO60は制御電 圧に応じたゥォブル信号 WBLに追従可能な周波数の発振出力信号を出力する。 これにより、 1/N分周された信号がフィードバックされて位相比較回路 10及び速 度比較回路 20に供給されることにより、 PLLループ制御状態となる。これにより、ゥォ ブル信号 WBLとシステムクロック信号 WPCLKとはロックした状態となる。
発明の開示
発明が解決しょうとする課題
[0010] 図 5に示すようなシステムクロック発生回路にあっては、位相比較を行うための位相 比較回路 10と速度（周波数)比較を行うための速度比較回路 20の 2つの比較回路が 必要となる。また、システムクロック WPCLKを 1倍速から 56倍速までの広範囲なレン ジで動作させようとすると、定電流 10, II、あるいは、抵抗 Rの値を変化させる必要が ある。
このような 10, II, R等のアナログ値を変化させるためには、そのためのアナログ回 路を別途搭載する必要があり、回路搭載面積が大きくなるという問題がある。また、口 一パスフィルタ回路 50には、 2個の外付けの容量 C1と C2とを必要とする。
[0011] このように、従来のデータ復調回路に用いられているシステムクロック発生回路では 、アナログ回路搭載面積が大きくなり、ワンチップ化した集積回路を作成した場合、チ ップ面積が大きくなるという問題があった。また、さらに外付け容量を 2つも使用する ため、調整が複雑化するという問題もあった。
本発明は、上述した課題を解決するためになされたものであり、外付容量個数を減 らし、簡単な構成のローパスフィルタにすると同時に、チャージポンプ回路の使用を 止め回路規模を縮小することのできる、ゥォブル信号のデータ復調回路を提供するこ とを目的とする。
課題を解決するための手段
[0012] 本発明のシステムクロック発生回路は、光ディスクを一定回転速度（CAV)で回転さ せ、取出されたゥォブル信号に基づいて、前記光ディスクに CAV記録を行うための 前記ゥォブル信号にロックしたシステムクロック信号を生成するシステムクロック発生 回路において、前記ゥォブル信号と第 1の基準クロック信号とを周波数及び位相クロ ックさせる第 1の PLL回路と、前記第 1の PLL回路からの第 1の出力信号と前記シス テムクロック信号とを比較し、周波数及び位相の差異に基づく第 2の出力信号を出力 する周波数'位相比較器 (FPC)と、前記第 2の出力信号に所定のカットオフを与えて 第 3の出力信号を出力する PLLフィルタと、第 2の基準クロック信号をキャリア周波数 とするパルス波を発生させ、前記第 3の出力信号によって前記パルス波のパルス幅 が変調された第 4の出力信号を出力するパルス幅変調回路と、前記第 4の出力信号 に所定のカットオフを与えて平滑し第 5の出力信号を出力するローパスフィルタと、前 記第 5の出力信号を制御電圧として所定の周波数範囲の発振周波数を持つ第 6の 出力信号を発生する VC〇回路と、前記第 6の出力信号を N (Nは整数)分周して前 記システムクロック信号を出力する第 1の分周回路と、前記システムクロック信号を M ( Mは整数)分周して前記周波数'位相比較器 (FPC)にフィードバックする第 2の分周 回路とを具備することを特徴とする。
[0013] また、本発明は、システムクロック発生回路において、 CAV記録情報のエンコーダ 力 出力されるサブ同期信号（SUBsync)と前記ゥォブル信号から得られた ATIP同 期信号 (ATIPsync)との位相差に基づレ、て前記第 2の分周回路の分周比 Mを変化 させ前記サブ同期信号と前記 ATIP同期信号とをロックさせることを特徴とする。
また、本発明は、システムクロック発生回路において、前記第 1の PLL回路に、前記 ゥォブル信号又は第 3の基準クロック信号のいずれ力を選択的に入力する選択回路 を設けたことを特徴とする。
また、本発明は、システムクロック発生回路において、前記第 1の PLL回路が PI型 のディジタルフィルタとして構成されることを特徴とする。
また、本発明は、システムクロック発生回路において、前記パルス幅変調回路の前 記キャリア周波数の 1周期内の変動が最小化するよう前記第 3の出力信号を分割して 前記パルス幅変調回路に供給することを特徴とする。
例えば、本発明は、システムクロック発生回路において、基準クロック信号を 203M Hz近傍に選択し、前記基準クロック信号を分周することにより前記第 1、第 2および第 3の基準クロック信号を得ることを特徴とする。
発明を実施するための最良の形態
[0014] 図 1は、本発明の一実施の形態に係るゥォブル信号のデータ復調回路を示す図で ある。
本発明では図 5に示す従来の回路構成と異なり、チャージポンプ回路を採用せず、 パルス幅変調（PWM)回路 111を採用し、 FPC109で位相エラーを求め、この位相 エラー信号に基づいて PWM回路 111のパルス幅を変化させることにより、等価的に チャージポンプ回路と同等の機能を発揮するように構成している。
[0015] ゥォブル信号 WBL302は、 CAV駆動の場合、一定の回転速度で回転しており、 1 倍速の場合には 22kHz 53kHzの FSK変調されたゥォブル周波数 fWBLを持つゥ ォブル信号 WBLがマルチプレクサ 105の一方の端子に供給される。また、マルチプ レクサ 105の他方の端子には基準信号 304が入力されるようになっており、 1倍速の 場合の CAV駆動におけるゥォブル周波数 fWBLの変化する範囲 22kHzから 53kHz の基準信号 304がマルチプレクサ 105に供給されている。
[0016] 本実施の形態では、クリスタル発振器 101により 33. 8688MHzを発振させ、これ を 6進倍して 203. 2128MHz (約 203MHz)の周波数をもつ基準信号を発振させ、 33. 8688MHzを分周回路 103により分周し、基準信号 304として用いている。なお 、基準信号 304とゥォブル信号 (WBL) 302とは選択信号 310により選択的に切り替 えが可能で、所定の周波数をもつゥォブル信号 WBLが光ディスクから得られるまで の間は、基準信号 304を選択してシステムクロック WPCLKを発生させ、ゥォブル信 号 WBLが得られるようになった段階で、選択信号 310によりマルチプレクサ 105を切 り替え、ゥォブル信号 WBLが選択されるように動作させる。
[0017] マルチプレクサ 105からの出力は、 PLL回路 107に入力され、 PLL回路 107から 得られる基準信号 306と位相及び周波数ロックする。マルチプレクサ 105がゥォブル 信号を選択して、かつ、 PLL回路 107が位相ロックしたとき、ゥォブル信号と PLL回 路 107は位相ロック状態を保持する。なお、基準信号 306は、前述した約 34MHzの 信号を分周して供給することが可能である。 PLL107の出力は、周波数位相比較器 (FPC) 109の一方の入力に供給される。 FPC109の他方の入力には、システムクロ ック信号 WPCLKの 1/M分周された信号が入力され、周波数及び位相比較されて その差異に基づく出力信号は PLLフィルタ 200に供給される。
[0018] PLLフィルタ 200は、 PI型のディジタルフィルタとして構成することができる。すなわ ち、係数 K0および K1をもつ乗算器 201, 203と、力卩算器 202, 205及び遅延回路 2 04とから構成される。
PLLフィルタ 200は、 FPC109からの出力に対して所定のカットオフを与えるもので 、乗算器 201 , 203のケース K0, K1を変更することにより容易にカットオフ周波数を 変化させることができる。
[0019] PLLフィルタ 200からの出力信号は、 PWM回路 111に入力される。 PWM回路 11 1は、基準クロック信号 308をキャリア周波数とするパルス波を発生させ、 PLLフィル タ 200からの信号によってそのノ^レス波のパルス幅が変調される。なお基準信号 30 8として、本実施の形態では、前述した約 203MHzを 1/8分周した 25. 4MHzの周 波数をもつ基準信号を用いている。
PWM回路 111の出力は、 R， C力 構成されるローパスフィルタ 113に供給される 。ローパスフィルタ 113は、 PWM回路 111の出力に所定のカットオフを与えて平滑し 、後続の VCOl 15に対する制御電圧を供給する。
[0020] 本実施の形態で使用されるローパスフィルタ 113は、 10kHzのカットオフを与えるよ うに Rおよび Cの値が選択されている。 VC〇115は制御電圧が 1ボルト変化すると約 200MHz程度の周波数変化を持った発振周波数を出力するように構成されている。 VC〇115からの出力は、分周器 117によって N (Nは整数）分周され、さらに分周 器 119によって M (Mは整数）分周されて、 FPC 109にフィードバックされて供給され る。これにより FPC109は、 PLL107の出力信号と分周器 119からの出力信号とを周 波数及び位相比較し、その差異に基づく信号を出力する。
[0021] このような閉ループによる PLL動作により、システムクロック信号 WPCLKはゥォブ ル信号 WBLと周波数及び位相がロックした信号として出力される。
なお、分周器 117の分周比 Nは、光ディスクの回転倍速に合わせて 1， 2, 4が選択 される。また、分周器 119の分周比 Mは、通常は 686に設定されている。
[0022] 図 2は、 CAV記録情報のエンコーダから出力されるサブ同期信号 SUBsyncと、ゥォ ブル信号 WBL力 得られた ATIP同期信号 ATIPsyncとを示したもので、サブ同期 信号は 1倍速で回転している時には 75Hzの同期信号を出力する。
ATIP同期信号は、光ディスクからデータ復調回路により読み取られた信号であつ て、同期信号と ± 2フレーム以内で先端エッジをロックさせる必要がある。
[0023] 本発明の回路においては、サブ同期信号 310と ATIP同期信号 312との位相差を 位相差比較回路 121により検出し、この検出値に基づいて分周器 119の分周比 Mを 変化させることにより、サブ同期信号を ATIP同期信号に一致させる。
具体的には、分周比 686を 688、もしくは 684と変化させることによりこれを実現す ること力 Sできる。
[0024] このようにして作成されたシステムクロック WPCLKは、 CAV記録のチャンネルクロ ックとして用いられるが、線速度一定（CLV)記録の場合のチャンネルクロックとしても 用いることが可能である。
また、 PLLフィルタ 200の乗算器 201の係数 K0を変えることにより、 CAVPLLのノレ ープゲインを容易に調整することができる。同様に、乗算器 203の係数 K1は、この P LLフィルタ 200のカットオフ周波数を決定している。したがって、係数 K0, K1を適切 に選択することにより、 PLLノレープの安定化を容易に計ることができる。
[0025] PLLフィルタ 200からの出力により、 PWM回路 111のキャリア周波数のパルス幅を 変更するためのデータは、キャリア周波数の一周期内の変動が最小化するように分 割して供給することが望ましい。このように、一周期内の変動が最小化するように分割 して供給することにより VC〇115に与えられる制御電圧が大きく変動することなぐ発 振が安定に得られるからである。
図 3は、 PLLフィルタ力 の出力電圧を分割して PWM回路 111に与える場合の一 例を示した図である。
[0026] このような制御を行うことにより、システムクロック信号 WPCLKの変動の標準偏差を
1 %以下に制御することができた。また、 _60dBの PWMキャリア減衰率が得られた。 なお、本実施の形態の場合、約 203MHzのクロック周波数を持つ基準クロックを用 いて、これにより基準信号を発生させている力 PWM回路 111のキャリアによる VC Ol 15の変動を小さくするためには、 PWMに供給されるキャリア信号の周波数を高く する必要がある。したがって、基準信号 308は、素子の駆動周波数の範囲内で可能 な限り高く設定することが好ましい。
図 4は、 VCO60の出力波形を示したもので、極めて短時間（150 a s)程度で安定 状態に移行していることがわかる。
産業上の利用可能性
[0027] 以上、本発明の実施の形態に基づいて詳細に説明したが、本発明では、位相比較 回路と速度比較回路とを一つにしたデジタル FPCを採用したため、周波数制御と位 相制御とを同時に行うことが可能となった。
また、デジタル FPCは、 JKフリップフロップ 2個とゲートとで簡単に構成することがで きるため、回路構成が簡略化されるという利点もある。
さらに、 PLLフィルタをデジタルの PIフィルタで構成したため、カットオフ周波数を容 易に変更することができる。
また、チャージポンプ回路に代わって用いられる PWM回路は、カウンタとして構成 することができるため、回路を簡略化できるという利点もある。
また、回路全体を 2重 PLL構成としたことにより、ゥォブル信号の欠損に対しても安 定したクロック信号を得ることができる。
図面の簡単な説明
[0028] [図 1]本発明の一実施形態に係るゥォブル信号のデータ復調回路。
[図 2]エンコーダ力 出力されるサブ同期信号とゥォブル信号力 得られる ATIP同期 信号との位相差の関係を示す図。
[図 3]PWM回路に供給される信号の一例を示す図。
園 4]VCOの変化を示す図。
園 5]特許文献 1等に紹介されているゥォブル信号のデータ復調回路に用いられるシ ステムクロック発生回路の概略構成を示す図。
符号の説明
101 クリスタル発振器
103 分周回路
105 マノレチプレクサ
107 PLL回路
109 周波数位相比較器 (FPC)
111 パルス幅変調（PWM)回路
113 ローパスフィルタ
115 VCO
117, 119 分周器
121 位相差比較回路
200 PLLフイノレタ
201 , 203 乗算器
202, 205 加算器
204 遅延回路
302 ゥォブル信号 WBL
304, 306, 308 基準信号
310 サブ同期信号
312 ATIP同期信号

Claims

請求の範囲
[1] 光ディスクを一定回転速度（CAV)で回転させ、取出されたゥォブル信号に基づい て、前記光ディスクに CAV記録を行うための前記ゥォブル信号にロックしたシステム クロック信号を生成するシステムクロック発生回路において、
前記ゥォブル信号と第 1の基準クロック信号とを周波数及び位相クロックさせる第 1 の PKL回路と、
前記第 1の PLL回路からの第 1の出力信号と前記システムクロック信号とを比較し、 周波数及び位相の差異に基づく第 2の出力信号を出力する周波数'位相比較器 (F PC)と、
前記第 2の出力信号に所定のカットオフを与えて第 3の出力信号を出力する PLLフ イノレタと、
第 2の基準クロック信号をキャリア周波数とするパルス波を発生させ、前記第 3の出 力信号によって前記ノ^レス波のパルス幅が変調された第 4の出力信号を出力するパ ノレス幅変調回路と、
前記第 4の出力信号に所定のカットオフを与えて平滑し第 5の出力信号を出力する ローパスフィノレタと、
前記第 5の出力信号を制御電圧として所定の周波数範囲の発振周波数を持つ第 6 の出力信号を発生する VCO回路と、
前記第 6の出力信号を N (Nは整数)分周して前記システムクロック信号を出力する 第 1の分周回路と、
前記システムクロック信号を M (Mは整数)分周して前記周波数 ·位相比較器 (FPC )にフィードバックする第 2の分周回路と、
を具備することを特徴とするシステムクロック発生回路。
[2] 請求項 1に記載のシステムクロック発生回路にぉレ、て、
CAV記録情報のエンコーダから出力されるサブ同期信号 (SUBsync)と前記ゥォブ ル信号から得られた ATIP同期信号 (ATIPsync)との位相差に基づいて前記第 2の 分周回路の分周比 Mを変化させ、前記サブ同期信号と前記 ATIP同期信号とをロッ クさせることを特徴とするシステムクロック発生回路。
[3] 請求項 1に記載のシステムクロック発生回路にぉレ、て、
前記第 1の PLL回路に、前記ゥォブル信号又は第 3の基準クロック信号のいずれか を選択的に入力する選択回路を設けたことを特徴とするシステムクロック発生回路。
[4] 請求項 1に記載のシステムクロック発生回路にぉレ、て、
前記第 1の PLL回路が PI型のディジタルフィルタとして構成されることを特徴とする システムクロック発生回路。
[5] 請求項 1に記載のシステムクロック発生回路にぉレ、て、
前記パルス幅変調回路の前記キャリア周波数の 1周期内の変動が最小化するよう 前記第 3の出力信号を分割して前記パルス幅変調回路に供給することを特徴とする システムクロック発生回路。
[6] 請求項 3に記載のシステムクロック発生回路において、
基準クロック信号を 204MHz近傍に選択し、前記基準クロック信号を分周すること により前記第 1、第 2および第 3の基準クロック信号を得ることを特徴とするシステムク ロック発生回路。
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