WO2005117116A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2005117116A1
WO2005117116A1 PCT/JP2005/005690 JP2005005690W WO2005117116A1 WO 2005117116 A1 WO2005117116 A1 WO 2005117116A1 JP 2005005690 W JP2005005690 W JP 2005005690W WO 2005117116 A1 WO2005117116 A1 WO 2005117116A1
Authority
WO
WIPO (PCT)
Prior art keywords
lead
semiconductor element
semiconductor device
mosfet
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/005690
Other languages
English (en)
French (fr)
Inventor
Kohtaro Terao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to US10/592,444 priority Critical patent/US7382000B2/en
Publication of WO2005117116A1 publication Critical patent/WO2005117116A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/10—Arrangements for heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • the present invention relates to a semiconductor device, particularly to a semiconductor device having a small plane size and good heat dissipation with a small plane occupation area of a semiconductor element.
  • a semiconductor device in which a power semiconductor element and its control IC are packaged integrally is known.
  • a power semiconductor element (21) is fixed on a support plate (3), and a control IC (22) is further fixed on the power semiconductor element (21).
  • FIG. 9 there are a mold structure and an adjacent structure in which a power semiconductor element (21) and a control IC (22) are juxtaposed and fixed on a support plate (3).
  • a semiconductor device having a stacked structure is disclosed in Patent Document 1 below.
  • Patent Document 1 Patent No. 2,566,207, FIG. 4
  • the power semiconductor element (21) Compared with the control IC (22), the power semiconductor element (21) generates a large amount of heat, and a semiconductor structure having good heat dissipation is required. However, in the semiconductor device shown in FIG. 8, the heat generated from the power semiconductor element (21) only dissipates the power of the support plate (3), and good heat radiation characteristics cannot be obtained. In particular, depending on the function of the semiconductor device having the power semiconductor element (21) and the control IC (22), it may be desirable to thermally separate the power semiconductor element (21) from the control IC (22). In such a case, the heat generated by the power semiconductor element (21) is directly transmitted to the control IC (22), and there is a risk that the control IC (22) may be abnormally overheated and the electrical characteristics may be changed.
  • the semiconductor device of the present invention includes a support plate (3) having heat dissipation and conductivity, and one main surface fixed to the support plate (3) and electrically connected to the support plate (3).
  • a support plate (3) having heat dissipation and conductivity, and one main surface fixed to the support plate (3) and electrically connected to the support plate (3).
  • la a first semiconductor element (1), and the other main surface (lb) of the first semiconductor element (1) fixed to the other main surface (lb) of the first semiconductor element (1).
  • a connecting lead (4) having one main surface (4a) electrically connected thereto, and a second semiconductor element (2) fixed to the other main surface (4b) of the connecting lead (4).
  • a plurality of lead terminals (5) arranged around the support plate (3).
  • connection lead (4) has heat dissipation and conductivity, and is bridged between at least one of the plurality of lead terminals (5) (5a) and the first semiconductor element (1) to form a plurality of connection leads.
  • An electrical connection is made between at least one of the lead terminals (5) (5a) and the other main surface (lb) of the first semiconductor element (1).
  • the first semiconductor element (1), the connection lead (4), and the second semiconductor element (2) are sequentially laminated on the support plate (3) to produce a semiconductor device. A semiconductor device having a small planar occupation area of the element can be obtained.
  • connection lead (4) having heat dissipation and conductivity bridges between at least one of the lead terminals (5) (5a) and the first semiconductor element (1), the first The heat generated by the operation of the semiconductor element (1) is released through the support plate (3) and efficiently released from the terminal (5) through the connecting lead (4).
  • the connecting lead (4) also functions as a current path for the first semiconductor element (1), and allows a relatively large current to flow, thereby easily increasing the current and simplifying the wiring.
  • the connecting lead (4) is cross-linked to connect the connecting lead (4) and the lead terminal (5a), when the lead frame assembly composed of the above parts is resin-sealed by transfer molding. In addition, even if the pressure of the sealing resin is applied, the deformation of the connecting lead (4) can be prevented, and the electrical contact between the connecting lead (4) and the support plate (3) can be reliably avoided. .
  • the other main surface (4b) of the connection lead (4) and the second semiconductor element (2) To form a covering (7) having an insulating layer (7a) and a heat insulating layer (7b) between the first semiconductor element (1) and the heating element. (7) blocks heat transfer and suppresses transfer of heat of the first semiconductor element (1) to the second semiconductor element (2).
  • a semiconductor device having a small plane size and a small plane occupied area of a semiconductor element can be obtained.
  • the heat generated by the first semiconductor element can be satisfactorily radiated, and the first semiconductor element and the second semiconductor element can be thermally separated from each other.
  • the electrical characteristics of the second semiconductor element are not reduced, and a semiconductor device with high durability and reliability can be obtained.
  • FIG. 1 is a side view showing an embodiment of a semiconductor device of the present invention.
  • FIG. 3 is a cross-sectional view showing an embodiment of a cover of a connecting lead.
  • FIG. 4 is a cross-sectional view showing an embodiment of a method for manufacturing a coated body.
  • FIG. 5 is a cross-sectional view showing an embodiment of another manufacturing method of the cover.
  • FIG. 6 is a side view showing a second embodiment of the semiconductor device of the present invention.
  • FIG. 7 is a side view showing a third embodiment of the semiconductor device of the present invention.
  • FIG. 8 is a plan view showing an example of a conventional semiconductor device.
  • FIG. 9 is a plan view showing another example of a conventional semiconductor device.
  • one main surface (la) of a switching element as a first semiconductor element for example, a MOSFET (l) is connected to a conductive adhesive or solder (10).
  • a conductive adhesive or solder (10) is fixed on the support plate (3).
  • the support plate (3) is made of a metal having heat dissipation and conductivity, such as nickel-plated copper or aluminum, and the main electrode of the MOSFET (l), that is, the drain electrode, is electrically connected to the support plate (3). Is done.
  • the other main electrode, that is, the source electrode is formed and connected by a conductive adhesive or solder (11).
  • the lead (4) is fixed.
  • the connection lead (4) has a base (6) formed of a metal such as copper or aluminum having heat dissipation and conductivity.
  • One end (6a) is connected to the source electrode of the MOSFET (l), and the other end (6b) of the base (6) is bonded to the lead terminal (5a) with a conductive adhesive, for example, solder (13).
  • the base (6) has one main surface (4a) bonded to the source electrode and the lead terminal (5a) of the MOSFET (l) and the other main surface (4a) bonded to the control IC (2) as the second semiconductor element. It has a main surface (4b).
  • One end (6a) and the other end (6b) of the base (6) are arranged in parallel with each other.
  • the height of the other main surface (lb) of the force MOSFET (l) is different from the height of the lead terminal (5a). Therefore, the connecting lead (4) is connected to one end (6a) and the other end of the base (6) according to the height difference between one main surface (la) of the MOSFET (l) and the lead terminal (5a). (6b) and a step portion (4c) for positioning.
  • the step part (4c) of the connecting lead (4) shown in Fig. 1 is formed in three sides except for the base of the trapezoid, but the step part (4c) is separated upward from the support plate (3). It can be formed in various shapes.
  • connection lead (4) is formed wider than the step (4c) because it functions as a region for supporting the control IC (2) and as a heat sink for the MOSFET (l).
  • a cover (7) is formed on one main surface (4a).
  • the coating (7) is fixed to the base (6) and has a dielectric layer (7a) as an insulating layer having electrical insulation, and is fixed to the dielectric layer (7a) to support the control IC (2). It has a two-layer structure with a heat insulating layer (7b) having high heat transfer resistance.
  • the dielectric layer (7a) is made of a polyimide resin (Kapton film), such as a bubble or a pinhole, and is adhered to one end (6a) of the connection lead (4) with its own adhesiveness. Note that an adhesive tape may be provided below the dielectric layer (7a), and the dielectric layer (7a) may be bonded to one end (6a) of the connecting lead (4) via an adhesive tape.
  • the heat insulating layer (7b) is formed of a foamed resin such as a polyimide foam.
  • the heat transfer resistance of the heat insulating layer (7b) containing bubbles is substantially free of bubbles! / ⁇
  • the heat transfer resistance of the dielectric layer (7a) is larger than that of the dielectric layer (7a).
  • the heat generation of the MOSFET (l) is prevented from being transmitted to the control IC (2) by the dielectric layer (7a).
  • the dielectric layer (7a) is formed of a resin material containing bubbles (7c)
  • the heat transfer resistance of the coating (7) further increases, but at the same time, the coating (7 )
  • the overall electrical insulation deteriorates, and the electrical connection between the connecting lead (4) and the control IC (2) cannot be satisfactorily achieved.
  • Fig. 4 shows that a wavy resin (16) serving as a heat insulating layer (7b) is pressed against an adhesive resin tape (15) serving as a dielectric layer (7a) to form a resin (16).
  • Fig. 5 shows a resin (17) that does not contain a foaming agent that forms the dielectric layer (7a) and a resin (18) that contains a foaming agent that forms the heat insulating layer (7b) is heated and bonded.
  • the second production method of the covering (7) to be used is shown.
  • the foaming agent in the resin (18) expands by heating to form bubbles (7c).
  • the adhesive (12) disposed between the heat insulating layer (7b) and the control IC (2) causes the control IC (2) to be turned into a heat insulating layer.
  • the gate electrode of the MOSFET (l) is connected to a not-shown electrode of the control IC (2) by a thin lead (8) straddling the connecting lead (4).
  • a plurality of lead terminals (5) are arranged around the support plate (3), and electrodes (not shown) of the control IC (2) are connected to the plurality of lead terminals (5c).
  • the lead terminal (5b) formed by being connected to the support plate (3) serves as a path for a current flowing through the support plate (3), that is, a main current (drain current) of the MOSFET (1).
  • the semiconductor device can be manufactured by sequentially stacking the MOSFET (l), the connection lead (4), and the control IC (2) on the support plate (3), so that A semiconductor device with a small occupation area and a small size can be obtained.
  • the plane area of the other main surface (lb) of the MOSFET (l) is larger than the plane area of one end (6a) of the connection lead (4).
  • the coating (7) has a function of fixing the connecting lead (4) and the control IC (2), a function of thermally separating the MOSFET (l) and the control IC (2), and a function of the MOSFET (l).
  • a connecting lead (4) is bridged between one of the plurality of lead terminals (5) (5a) and the first semiconductor element (1), and the other end (6b) of the base (6) is connected to the first semiconductor element (1). Since the lead terminals (5a) are electrically connected to each other, when the lead frame assembly composed of the above components is resin-sealed by transfer molding, the connection leads ( Since the deformation of 4) can be prevented, electrical contact between the support plate (3) and the like and the connecting lead (4) can be reliably avoided.
  • the step portion (4c) of the connection lead (4) can be formed in a character shape.
  • an inverted U-shaped curved portion (4d) may be formed in the inclined step portion (4c).
  • the step-like portion (4c) or the curved portion (4d) in the shape of a letter acts to reduce and absorb the external force applied to the external lead (5), the support plate (3) or the MOSFET (l).
  • the present invention is particularly effective for a high-density mounting structure of a power semiconductor device that generates a large amount of heat.

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

　積層型の半導体装置の放熱性を改善する。半導体装置の支持板(3)上でＭＯＳＦＥＴ(1)と制御ＩＣ(2)との間に接続される連結リード(4)は、ＭＯＳＦＥＴ(1)の他方の主面(1b)に通電可能に固着された連結リード(4)の一方の主面(4a)を形成する一端(6a)を有し且つ放熱性と導電性とを備えた基体(6)と、基体(6)の一端(6a)上に固着され且つ制御ＩＣ(2)を支持する連結リード(4)の他方の主面(4b)を形成する電気絶縁性と高伝熱抵抗性の被覆体(7)とを備える。電流通路となる支持板(3)と連結リード(4)の基体(6)とを通じてＭＯＳＦＥＴ(1)に電流を供給すると共に、ＭＯＳＦＥＴ(1)の動作により発生する熱を支持板(3)と連結リード(4)の基体(6)とを通じて効率よく放出し、十分な放熱性を確保して、ＭＯＳＦＥＴ(1)に大きな電流を流すことができる。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置、特に半導体素子の平面占有面積が小さぐ良好な放熱性 を有する平面サイズの小さい半導体装置に関連する。
背景技術
[0002] パワー半導体素子とその制御 ICとを一体にパッケージした半導体デバイスは公知 である。この種の半導体デバイスは、図 8に示すように、支持板 (3)上にパワー半導体 素子 (21)を固着し、更に、パワー半導体素子 (21)上に制御 IC(22)を固着する積層型 構造と、図 9に示すように、支持板 (3)上にパワー半導体素子 (21)と制御 IC(22)とを並 置して固着する隣接型構造とがある。例えば、積層型構造の半導体デバイスは、下 記特許文献 1に示される。
[0003] 特許文献 1 :特許第 2,566,207号、第 4図
発明の開示
発明が解決しょうとする課題
[0004] 制御 IC(22)に比較すると、パワー半導体素子 (21)の発熱量は大きぐ良好な放熱性 を有する半導体構造が要求される。しカゝしながら、図 8に示す半導体デバイスでは、 パワー半導体素子 (21)から発生する熱は、支持板 (3)のみ力も放熱されるに過ぎず、 良好な放熱特性は得られない。特に、パワー半導体素子 (21)と制御 IC(22)とを有する 半導体デバイスの機能によっては、パワー半導体素子 (21)と制御 IC(22)とを熱的に 分離することが望ましい場合がある。このような場合、パワー半導体素子 (21)の発熱 が制御 IC(22)に直接的に伝わり、制御 IC(22)に異常過熱を与えて電気的特性を変 ィ匕させる危険がある。
[0005] 一方、パワー半導体素子 (21)と制御 IC(22)とを支持板 (3)上に並列に配置する図 9 に示す隣接型構造の半導体デバイスでは、パワー半導体素子 (21)の発熱の制御 IC (22)への直接伝達を防止できるが、図 8の積層型構造と同様に、パワー半導体素子 (21)の発熱を支持板 (3)のみを通じて外部に放出するため、良好な放熱特性を得るこ とは困難である。また、図 9の半導体デバイスでは、パワー半導体素子 (21)と制御 IC (22)とを支持板 (3)上に並列に配置するため、半導体デバイスの平面サイズが大きくな る問題もあった。
[0006] 本発明は、良好な放熱性を有する積層型の半導体装置を提供することを目的とす る。
課題を解決するための手段
[0007] 本発明の半導体装置は、放熱性及び導電性を有する支持板 (3)と、支持板 (3)に固 着され且つ支持板 (3)に電気的に接続された一方の主面 (la)を有する第 1の半導体 素子 (1)と、第 1の半導体素子 (1)の他方の主面 (lb)に固着され且つ第 1の半導体素子 (1)の他方の主面 (lb)上に電気的に接続された一方の主面 (4a)を有する連結リード (4) と、連結リード (4)の他方の主面 (4b)に固着された第 2の半導体素子 (2)と、支持板 (3) の周辺に配置された複数のリード端子 (5)とを備えている。連結リード (4)は、放熱性及 び導電性を有すると共に、複数のリード端子 (5)の少なくとも一つ (5a)と第 1の半導体 素子 (1)との間に架橋して、複数のリード端子 (5)の少なくとも一つ (5a)と第 1の半導体 素子 (1)の他方の主面 (lb)との間を電気的に接続する。このように、第 1の半導体素子 (1)と、連結リード (4)と、第 2の半導体素子 (2)とを順次支持板 (3)上に積層して半導体 装置を作成するので、半導体素子の平面占有面積の小さ 、半導体装置を得ることが できる。
[0008] また、放熱性と導電性を有する連結リード (4)がリード端子 (5)の少なくとも一つ (5a)と 第 1の半導体素子 (1)との間を架橋するので、第 1の半導体素子 (1)の動作により発生 する熱が支持板 (3)を通じて放出されると共に、連結リード (4)を通じて端子 (5)からも効 率よく放出できる。また、連結リード (4)は第 1の半導体素子 (1)の電流通路としても機 能し、比較的大きな電流を流すことができ、大電流化が容易に図れると共に配線が 簡単化する。また、連結リード (4)を架橋させて連結リード (4)とリード端子 (5a)とを接続 するので、前記部品により構成されるリードフレーム組立体をトランスファモールドによ り榭脂封止する際に、封止榭脂の圧力が加えられても連結リード (4)の変形を防止で き、連結リード (4)と支持板 (3)等との電気的接触を確実に回避することができる。
[0009] 本発明の実施の形態では、連結リード (4)の他方の主面 (4b)と第 2の半導体素子 (2) との間に、絶縁層 (7a)と断熱層 (7b)とを有する被覆体 (7)を形成するため、第 1の半導 体素子 (1)の発熱量が増加しても、被覆体 (7)によって熱伝達が遮断されて、第 1の半 導体素子 (1)の熱が第 2の半導体素子 (2)に伝達されることが抑制される。
発明の効果
[0010] 半導体素子の平面占有面積が小さぐ平面サイズの小さい半導体装置を得ること ができる。また、第 1の半導体素子の発熱を良好に放熱させることができ、第 1の半導 体素子と第 2の半導体素子とを熱的に分離することも可能なので、第 1の半導体素子 の発熱によって第 2の半導体素子の電気的特性が低下せず、耐久性と信頼性のある 半導体装置を得ることができる。
図面の簡単な説明
[0011] [図 1]本発明の半導体装置の実施の形態を示す側面図
[図 2]図 1の平面図
[図 3]連結リードの被覆体の実施の形態を示す断面図
[図 4]被覆体の製造法の実施の形態を示す断面図
[図 5]被覆体の他の製造法の実施の形態を示す断面図
[図 6]本発明の半導体装置の第 2の実施の形態を示す側面図
[図 7]本発明の半導体装置の第 3の実施の形態を示す側面図
[図 8]従来の半導体デバイスの一例を示す平面図
[図 9]従来の半導体デバイスの他の例を示す平面図
符号の説明
[0012] (1)· ·第 1の半導体装置（MOSFET)、 （la)' ·—方の主面、 （lb) ' ·他方の主面、
(2)· ·第 2の半導体装置 (制御 IC)、 （3) · ·支持板、 （4)· ·連結リード、 （½)· ·一方 の主面、 （4b)' '他方の主面、 （4c)' ·段差部、 （5)· ·リード端子、 （5a) ' ·リード端子 、 （6)· ·基体、 （6a)'，一端、 （6b) ' '他端、 （7) · ·被覆体、 （7a)' ·誘電体層、 (7b) · ·断熱層、 （8)· ·リード細線、
発明を実施するための最良の形態
[0013] 以下、スイッチングレギユレータに使用されるパワー半導体装置に適用した本発明 による半導体装置の実施の形態を図 1一図 7について説明する。
図 1に示すように、本発明の半導体装置では、第 1の半導体素子としてのスィッチン グ素子、例えば MOSFET(l)の一方の主面 (la)が導電性の接着剤又は半田 (10)によ り支持板 (3)上に固着される。支持板 (3)は、ニッケルメツキされた銅又はアルミニウム 等の放熱性及び導電性を有する金属により形成され、 MOSFET(l)の主電極、即ち ドレイン電極が支持板 (3)に電気的に接続される。支持板 (3)とは反対側の MOSFET (1)の他方の主面 (lb)上には、他方の主電極即ちソース電極が形成され、導電性の接 着剤又は半田 (11)により連結リード (4)が固着される。
[0014] 図 3に示すように、連結リード (4)は、放熱性及び導電性を有する銅又はアルミ-ゥ ム等の金属により形成された基体 (6)を有し、基体 (6)の一端 (6a)は MOSFET(l)のソ ース電極に接続され、基体 (6)の他端 (6b)は導電性接着剤、例えば半田 (13)によりリー ド端子 (5a)に接着されている。基体 (6)は、 MOSFET(l)のソース電極及びリード端子 (5a)に接着される一方の主面 (4a)と、第 2の半導体素子としての制御 IC(2)が接着され る他方の主面 (4b)を有する。基体 (6)の一端 (6a)と他端 (6b)とは互いに並行に配置され る力 MOSFET(l)の他方の主面 (lb)の高さとリード端子 (5a)の高さが相違するため、 連結リード (4)は、 MOSFET(l)の一方の主面 (la)とリード端子 (5a)との高さの差に対 応して基体 (6)の一端 (6a)と他端 (6b)とを位置決めする段差部 (4c)を有する。図 1に示 す連結リード (4)の段差部 (4c)は、台形の底辺を除く 3辺の形状で形成されるが、段差 部 (4c)は支持板 (3)から上方に離間させて種々の形状で形成することができる。
[0015] 連結リード (4)の一端 (6a)は制御 IC(2)を支持する領域、及び MOSFET(l)の放熱板 として機能するため、段差部 (4c)よりも幅広に形成されており、その一方の主面 (4a)に は被覆体 (7)が形成されている。被覆体 (7)は、基体 (6)に固着され電気絶縁性を有す る絶縁層としての誘電体層 (7a)と、誘電体層 (7a)に固着されて制御 IC(2)を支持する 高伝熱抵抗性を有する断熱層 (7b)との二層構造を有する。誘電体層 (7a)は、気泡又 はピンホールのな 1、ポリイミド榭脂 (カプトンフィルム）等から成り、それ自体の接着性 で連結リード (4)の一端 (6a)に接着されている。なお、誘電体層 (7a)の下側に接着テー プを設け、誘電体層 (7a)が接着テープを介して連結リード (4)の一端 (6a)に接着された 構造にしても良い。断熱層 (7b)は、ポリイミド発泡体等の発泡榭脂により形成される。 気泡を含む断熱層 (7b)の伝熱抵抗は、気泡を実質的に含まな!/ヽ誘電体層 (7a)の伝 熱抵抗より大きい。このため、 MOSFET(l)の発熱が制御 IC(2)に伝達されることが誘 電体層 (7a)によって防止されている。断熱層 (7b)と同様に、誘電体層 (7a)も気泡 (7c)を 含む榭脂材料で形成すれば、被覆体 (7)の伝熱抵抗は更に増加するが、同時に被覆 体 (7)全体の電気絶縁性が低下し、連結リード (4)と制御 IC(2)との電気的分離を良好 に達成できない。
[0016] 図 4は、誘電体層 (7a)となる接着性の榭脂テープ (15)上に断熱層 (7b)となる波状の 榭脂 (16)を圧接して、榭脂 (16)と榭脂テープ (15)との間に気泡 (7c)となるボイド (7d)を 一定間隔で形成する被覆体 (7)の第 1の製法を示す。図 5は、誘電体層 (7a)となる発 泡剤を含有しない榭脂 (17)に対して断熱層 (7b)となる発泡剤を含有する榭脂 (18)とを 加熱接合して形成する被覆体 (7)の第 2の製法を示す。榭脂 (18)中の発泡剤は加熱 により膨張して気泡 (7c)を形成する。
[0017] 断熱層 (7b)と制御 IC(2)との間に配置された接着剤 (12)により制御 IC(2)が断熱層
(7b)に固着される。なお、断熱層 (7b)自体に接着性を持たせれば、接着剤 (12)を省略 することもできる。 MOSFET(l)のゲート電極は、連結リード (4)を跨ぐリード細線 (8)に より制御 IC(2)の図示しない電極に接続される。支持板 (3)の周辺には複数のリード端 子 (5)が配置され、制御 IC(2)の図示しない電極は、複数のリード端子 (5c)に接続され る。支持板 (3)に連結して形成されるリード端子 (5b)は、支持板 (3)に流れる電流、即ち MOSFET(l)の主電流（ドレイン電流）の通路となる。
[0018] このように、 MOSFET(l)と、連結リード (4)と、制御 IC(2)とを順次支持板 (3)上に積 層して半導体装置を作成できるので、半導体素子の平面占有面積が小さく小型化し た半導体装置を得ることができる。この場合、 MOSFET(l)の他方の主面 (lb)の平面 面積を連結リード (4)の一端 (6a)の平面面積より大きぐ連結リード (4)の一端 (6a)の平 面面積を制御 IC(2)の平面面積より大きくすることによって、リード細線 (8)や連結リー ド (4)の配線が容易となる。
[0019] 動作の際に、リード細線 (8)を通じて制御 IC(2)の駆動パルスを MOSFET(l)のゲー トに付与すると、 MOSFET(l)は、オン'オフ動作を反復して、 MOSFET(l)の動作 は制御 IC(2)により制御される。 MOSFET(l)のオン時には、リード端子 (5b)とリード端 子 (5a)との間に支持板 (3)、 MOSFET(l)及び連結リード (4)を通じてドレイン電流が流 れる。 MOSFET(l)のオン時に MOSFET(l)が発熱する力 この熱を半田 (10)を介し て支持板 (3)から効率よく放出すると同時に、半田 (11)を介して連結リード (4)の基体 (6) を通じてリード端子 (5a)力もも効率よく放出することができる。従って、十分な放熱性を 確保して、 MOSFET(l)に大きな電流を流すことができる。 MOSFET(l)の放熱量が 増加しても、連結リード (4)の被覆体 (7)により MOSFET(l)の熱が遮断されて制御 IC (2)には伝達されない。また、 MOSFET(l)と制御 IC(2)とを誘電体層 (7a)によって完 全に電気的に絶縁するので、 MOSFET(l)と制御 IC(2)との間での電気的短絡事故 を防止できる。被覆体 (7)は、連結リード (4)と制御 IC(2)とを固着する作用と、 MOSFE T(l)と制御 IC(2)とを熱的に分離する作用と、 MOSFET(l)と制御 IC(2)とを電気的に 分離する作用とを有する。更に、複数のリード端子 (5)の一つ (5a)と第 1の半導体素子 (1)との間に連結リード (4)を架橋させて、基体 (6)の他端 (6b)を一つのリード端子 (5a)に 電気的に接続するので、前記部品により構成されるリードフレーム組立体をトランスフ ァモールドにより榭脂封止する際に、封止榭脂の圧力が加えられても連結リード (4)の 変形を防止できるので、支持板 (3)等と連結リード (4)の電気的接触を確実に回避する ことができる。
[0020] 本発明の前記実施の形態は、変更が可能である。例えば、図 6に示すように、連結 リード (4)の段差部 (4c)を 字状に形成することができる。また、図 7に示すように、傾 斜する段差部 (4c)に逆 U字状の湾曲部 (4d)を形成してもよい。 字状の段差部 (4c) 又は湾曲部 (4d)は、外部リード (5)、支持板 (3)又は MOSFET(l)に加えられる外力を 緩和し吸収する作用がある。
産業上の利用可能性
[0021] 本発明は、特に発熱量の多いパワー半導体装置の高密度実装構造に有効である

Claims

請求の範囲
[1] 放熱性及び導電性を有する支持板と、該支持板に固着され且つ前記支持板に電 気的に接続された一方の主面を有する第 1の半導体素子と、前記第 1の半導体素子 の他方の主面に固着され且つ前記第 1の半導体素子の他方の主面上に電気的に接 続された一方の主面を有する連結リードと、該連結リードの他方の主面に固着された 第 2の半導体素子と、前記支持板の周辺に配置された複数のリード端子とを備え、 前記連結リードは、放熱性及び導電性を有すると共に、前記複数のリード端子の少 なくとも一つと前記第 1の半導体素子との間に架橋して、前記複数のリード端子の少 なくとも一つと前記第 1の半導体素子の他方の主面との間を電気的に接続することを 特徴とする半導体装置。
[2] 前記連結リードの他方の主面と前記第 2の半導体素子との間には、絶縁性を有す る被覆体が形成されて 、る請求項 1に記載の半導体装置。
[3] 前記被覆体は、絶縁層と断熱層とを有する請求項 2に記載の半導体装置。
[4] 前記絶縁層は気泡の含有率が相対的に少な!、誘電体膜からなり、前記断熱層は 相対的に気泡の多い誘電体膜からなる請求項 3に記載の半導体装置。
[5] 前記第 1の半導体素子と第 2の半導体素子とを前記連結リードを跨ぐリード細線に より接続して、前記第 2の半導体素子の駆動信号により前記第 1の半導体素子の動 作を制御する請求項 1乃至 4に記載の半導体装置。
PCT/JP2005/005690 2004-05-31 2005-03-28 半導体装置 Ceased WO2005117116A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/592,444 US7382000B2 (en) 2004-05-31 2005-03-28 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-162055 2004-05-31
JP2004162055A JP4164874B2 (ja) 2004-05-31 2004-05-31 半導体装置

Publications (1)

Publication Number Publication Date
WO2005117116A1 true WO2005117116A1 (ja) 2005-12-08

Family

ID=35451151

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/005690 Ceased WO2005117116A1 (ja) 2004-05-31 2005-03-28 半導体装置

Country Status (4)

Country Link
US (1) US7382000B2 (ja)
JP (1) JP4164874B2 (ja)
CN (1) CN100461404C (ja)
WO (1) WO2005117116A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4135101B2 (ja) * 2004-06-18 2008-08-20 サンケン電気株式会社 半導体装置
DE102007002807B4 (de) 2007-01-18 2014-08-14 Infineon Technologies Ag Chipanordnung
JP5298473B2 (ja) * 2007-07-23 2013-09-25 富士電機株式会社 半導体装置
JP2009295959A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
JP5842109B2 (ja) * 2012-02-23 2016-01-13 パナソニックＩｐマネジメント株式会社 樹脂封止型半導体装置及びその製造方法
DE102015200480A1 (de) 2015-01-14 2016-07-14 Robert Bosch Gmbh Kontaktanordnung und Leistungsmodul
WO2018123799A1 (ja) * 2016-12-27 2018-07-05 パナソニックＩｐマネジメント株式会社 半導体装置
JP7156230B2 (ja) * 2019-10-02 2022-10-19 株式会社デンソー 半導体モジュール
CN114078831B (zh) * 2020-08-18 2024-08-20 苏州秦绿电子科技有限公司 Mos型功率器件
CN113571507A (zh) * 2021-03-16 2021-10-29 广东汇芯半导体有限公司 智能功率模块和智能功率模块的制造方法
JP7655201B2 (ja) * 2021-11-19 2025-04-02 住友電気工業株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0493159U (ja) * 1990-12-21 1992-08-13
JP2001110986A (ja) * 1999-09-13 2001-04-20 Fairchild Korea Semiconductor Kk マルチチップパッケージ構造をもつ電力素子及びその製造方法
JP2004006564A (ja) * 2002-03-28 2004-01-08 Sharp Corp 積層型半導体装置
JP2004146628A (ja) * 2002-10-25 2004-05-20 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0493159A (ja) 1990-08-09 1992-03-25 Daishowa Seiki Co Ltd 工具ホルダ
US5739581A (en) * 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0493159U (ja) * 1990-12-21 1992-08-13
JP2001110986A (ja) * 1999-09-13 2001-04-20 Fairchild Korea Semiconductor Kk マルチチップパッケージ構造をもつ電力素子及びその製造方法
JP2004006564A (ja) * 2002-03-28 2004-01-08 Sharp Corp 積層型半導体装置
JP2004146628A (ja) * 2002-10-25 2004-05-20 Sanyo Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20070158682A1 (en) 2007-07-12
CN100461404C (zh) 2009-02-11
US7382000B2 (en) 2008-06-03
JP4164874B2 (ja) 2008-10-15
JP2005347327A (ja) 2005-12-15
CN1914728A (zh) 2007-02-14

Similar Documents

Publication Publication Date Title
US6917103B2 (en) Molded semiconductor power device having heat sinks exposed on one surface
CN103314437B (zh) 功率半导体模块及电源单元装置
US7957158B2 (en) Circuit device
JP7238330B2 (ja) 半導体装置及び半導体装置の製造方法
US6841866B2 (en) Power semiconductor device
JP4967701B2 (ja) 電力半導体装置
WO2005117116A1 (ja) 半導体装置
JP4100332B2 (ja) 電子装置およびその製造方法
EP3232468B1 (en) Heat dissipation structure of a semiconductor device
JP4135101B2 (ja) 半導体装置
JP4019993B2 (ja) 半導体装置
JP2008141140A (ja) 半導体装置
JP2006253354A (ja) 回路装置およびその製造方法
JP2001267475A (ja) 半導体装置の実装構造およびその実装方法
JPWO2005094144A1 (ja) 回路装置およびその製造方法
JP2009231685A (ja) パワー半導体装置
JP5682511B2 (ja) 半導体モジュール
JP2017005129A (ja) 半導体装置
WO2024181147A1 (ja) 半導体装置および車両
JP2000183281A (ja) 半導体装置及びその製造方法
JP7670703B2 (ja) 半導体モジュールの実装構造
JP6060053B2 (ja) パワー半導体装置
JP7512659B2 (ja) 半導体モジュール及び半導体モジュールの製造方法
JP2025043124A (ja) 半導体装置
WO2024116899A1 (ja) 半導体装置、および半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 200580003942.4

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2007158682

Country of ref document: US

Ref document number: 10592444

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 10592444

Country of ref document: US

122 Ep: pct application non-entry in european phase