WO2005112246A1 - 高電圧パルス発生回路 - Google Patents

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Tatsuhiko Hatano
Takeshi Sakuma
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Ngk Insulators, Ltd.
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection

Definitions

  • the present invention relates to a high-voltage pulse generation circuit capable of supplying a high-voltage pulse having an extremely short rise time and an extremely narrow pulse width, and capable of detecting a failure of a constituent circuit at an early stage.
  • this high-voltage pulse generating circuit 200 has an inductor 204, a first semiconductor switch 206, and a second semiconductor switch 208 connected in series at both ends of a DC power supply 202, and This is a very simple circuit in which a force source is connected to the other end of the inductor 204 having one end connected to the anode terminal of the switch 206, and a diode 210 is connected to the gate terminal of the first semiconductor switch 206 so as to serve as an anode.
  • the first semiconductor switch 206 When the second semiconductor switch 208 is turned on, the first semiconductor switch 206 also conducts, the voltage of the DC power supply unit 202 is applied to the inductor 204, and the induced energy is stored in the inductor 204. . Thereafter, when the second semiconductor switch 208 is turned off, the first semiconductor switch 206 is also turned off rapidly, so that a very narrow high voltage pulse Po is generated in the inductor 204, which rises very steeply, and the output terminal 212 And high voltage pulse Po can be extracted from 214.
  • this high-voltage pulse generation circuit 200 a high-voltage pulse having a steep rise time and an extremely narrow pulse width can be obtained with a simple circuit configuration without using a plurality of semiconductor switches to which a high voltage is applied. Po can be supplied.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-72994
  • the voltage applied to the first semiconductor switch 206 greatly depends on the load connected to the output terminals 212 and 214, if the output terminals 212 and 214 are open, the first semiconductor switch 206 When the 206 is turned off, there is a possibility that a high voltage (overvoltage) that may destroy the first semiconductor switch 206 is applied. In this case, it is conceivable to connect a snubber circuit in parallel with the first semiconductor switch 206.
  • the present invention has been made in view of such a problem, and can detect a short-circuit fault of the first semiconductor switch at an early stage, and can detect a fault in another component circuit or a fault in another component. It is an object of the present invention to provide a high-voltage pulse generation circuit capable of avoiding ripples.
  • the high-voltage pulse generating circuit includes an inductor, a first semiconductor switch and a second semiconductor switch connected in series at both ends of a DC power supply unit, and an anode terminal of the first semiconductor switch.
  • a diode having one end connected to the other end of the inductor, a force source terminal connected to the other end of the inductor, and a gate terminal of the first semiconductor switch connected to an anode terminal.
  • the voltage across the first semiconductor switch and the voltage across the second semiconductor switch is in a normal range. If it deviated al, and having a failure diagnosis circuit for stopping the driving of the pre-Symbol second semiconductor switch.
  • the short-circuit fault can be detected early.
  • the energy stored in the exciting inductance of the inductor is consumed by the diode, the diode does not heat up, and the diode is not thermally damaged, and an excessive current does not flow through the second semiconductor switch. That is, the first semiconductor switch does not cause a failure of another component circuit due to the short-circuit failure, and it is possible to prevent the first semiconductor switch from spreading to other components.
  • a drive circuit for controlling the second semiconductor switch to be turned on and off at a predetermined switching frequency based on the input switching command signal, and the failure diagnosis circuit is provided with the first diagnosis switch.
  • the input of the switching command signal to the drive circuit may be inhibited when the voltage between both ends of the semiconductor switch and the second semiconductor switch is out of a normal range.
  • the failure diagnosis circuit may include a detection circuit that detects a voltage between both ends of the first semiconductor switch and the second semiconductor switch, and a detection voltage from the detection circuit.
  • a discrimination circuit that compares the detected voltage with the specified voltage, outputs a drive signal when the detected voltage is within the normal range, and outputs a stop signal when the detected voltage is equal to or lower than the specified voltage;
  • a gate circuit for prohibiting the input of the switching command signal to the drive circuit based on the input of the stop signal.
  • the failure diagnosis circuit can be configured with an extremely simple circuit configuration.
  • the detection circuit includes a voltage having a snubber diode and a snubber capacitor connected in series to both ends of the first semiconductor switch and the second semiconductor switch, and a surge absorber connected in parallel to the snubber capacitor. It may have a clamp-type snubber circuit, and take out the voltage between both ends of the snubber capacitor or the surge absorber as the detection voltage. [0017] Since a snubber circuit for avoiding an overvoltage applied to the first semiconductor switch is used, an overvoltage can be avoided and a short-circuit fault can be detected, thereby providing a high-safety high-voltage pulse generation circuit. be able to.
  • the second gate for transmitting the output of the discriminating circuit power to the gate circuit over the operation start time force of the high voltage pulse generation circuit based on the input of the operation command signal and the operation stop time.
  • a circuit may be provided.
  • the discrimination circuit has an adjustment circuit for forcibly outputting the drive signal for a predetermined time from the start of operation of the high-voltage pulse generation circuit based on the input of the operation command signal.
  • the drive signal is forcibly output from the discrimination circuit for a predetermined time from the start of operation, for example, the time until the normal high-voltage pulse generation circuit operates normally. Erroneous determination can be avoided.
  • the first semiconductor switch may be an electrostatic induction thyristor! Further, the second semiconductor switch may be a metal oxide semiconductor field effect transistor for power.
  • a short-circuit failure of the first semiconductor switch can be detected at an early stage, and a failure of another component circuit or another component can be detected. Can be avoided.
  • FIG. 1 is a circuit diagram showing a configuration of a high-voltage pulse generating circuit according to the present embodiment.
  • FIGS. 2A to 2D are diagrams illustrating operation waveforms of voltages and currents of respective parts of the high-voltage pulse generation circuit according to the present embodiment.
  • FIG. 3 is a block diagram showing a failure diagnosis circuit of the high-voltage pulse generation circuit according to the present embodiment.
  • FIG. 4 is a circuit diagram showing a configuration of a high-voltage pulse generating circuit according to an embodiment.
  • FIG. 5 is a waveform diagram showing a normal operation of the high-voltage pulse generating circuit according to the embodiment.
  • FIG. 6 is a waveform diagram showing an abnormal operation of the high-voltage pulse generation circuit according to the embodiment.
  • FIG. 7 is a circuit diagram showing a high-voltage pulse generation circuit according to a conventional example.
  • the high-voltage pulse generation circuit 10 has a circuit body 12 and a failure diagnosis circuit 14.
  • the failure diagnosis circuit 14 will be described later in detail.
  • the circuit body 12 includes inductors 30 connected in series to both ends 26 and 28 of a DC power supply 24 having a DC power supply 20 and a capacitor 22 for reducing high-frequency impedance. It has a first semiconductor switch 32 and a second semiconductor switch 34.
  • the inductor 30 has a transformer 40 having a primary winding 36 and a secondary winding 38, and a high voltage pulse Po is output from both ends 42 and 44 (output terminals) of the secondary winding 38 of the transformer 40. It is designed to be taken out. As shown by broken lines, for example, a discharge gap 46 is connected to the output terminals 42 and 44 of the secondary winding 38, or a resistance load (not shown) is connected. The anode terminal of the first semiconductor switch 32 is connected to one end 48 of the inductor 30 (one end of the primary winding 36).
  • two diodes 54 a and 54 b connected in parallel between the gate terminal 50 of the first semiconductor switch 32 and the other end 52 of the inductor 30 are connected!
  • the two diodes 54a and 54b have their respective anode terminals connected to the gate terminal 50 of the first semiconductor switch 32 through a common contact, and have the other end 52 of each of the force source terminals 30 (the primary winding 36). Connected to the other end).
  • the second semiconductor switch 34 is provided on the negative terminal 28 side of the DC power supply unit 24 in the example of FIG. 1, it goes without saying that the same effect can be obtained by providing the second semiconductor switch 34 on the positive terminal 26 side. Nor. The output is also taken from both ends of the first semiconductor switch 32, not from the inductor 30. It may be issued.
  • the second semiconductor switch 34 is a power capable of using a self-arc-extinguishing type or a commutation-extinguishing type device.
  • a power metal oxide in which an avalanche diode 56 is built in anti-parallel is used.
  • a dangling semiconductor field effect transistor is used.
  • the switching pulse signal Vs from the gate drive circuit 58 is supplied between the gate terminal and the source terminal of the second semiconductor switch 34.
  • various amplifiers and inverters for amplifying an input signal can be used as the gate drive circuit 58.
  • the first semiconductor switch 32 is a force capable of using a current control type device or a self-extinguishing type or commutation-extinguishing type device.
  • the voltage rise rate at turn-off (dvZdt ) and use an SI thyristor with a very high voltage rating.
  • a diode 60 is connected in parallel to the first semiconductor switch 32.
  • the diode 60 has an anode terminal connected to the force source terminal of the first semiconductor switch 32, a force source terminal connected to the anode terminal of the first semiconductor switch 32, and an anti-parallel connection to the first semiconductor switch 32. Connected! RU
  • circuit operation of the circuit body 12 will be described with reference to the circuit diagram of FIG. 1 and the waveform diagrams of FIGS. 2A to 2D.
  • the switching pulse signal Vs supplied between the gate and the source of the second semiconductor switch 34 goes high (see FIG. 2D), so that the second semiconductor switch 34 Turn on.
  • the first semiconductor switch 32 is turned on by the electric field effect applied between the gate and the force source due to the extremely large impedance having the opposite polarity of the diodes 54a and 54b. Since the rise of the anode current of the first semiconductor switch 32 is suppressed by the inductor 30, a normal turn-on can be performed only by the electric field effect.
  • Ton the waveform of the current 12 flowing through the secondary winding 38 also has a waveform according to the negative polarity pulse Pn (see FIG. 2B).
  • the switching pulse signal Vs becomes low at time tl, whereby the second semiconductor switch 34 is turned off.
  • the current from the force source of the first semiconductor switch 32 is also zero, that is, it is in an open state, so that the current II flowing through the primary winding 36 is cut off,
  • the diodes 54a and 54b act on the primary winding 36 to generate a back electromotive force by the residual electromagnetic energy.
  • the current II of the primary winding 36 is applied to the anode terminal of the first semiconductor switch 32.
  • the generation of the high voltage pulse Po to the output terminals 42 and 44 starts, and the output voltage Vo rises sharply due to the induced electromotive force generated in the transformer 40 (see FIG. 2C).
  • the high-voltage panless Po becomes a peak.
  • n is the turns ratio of the transformer 40
  • L is the primary inductance of the transformer 40
  • L is the cutoff speed of the current II flowing through the primary winding 36 of the transformer 40.
  • the voltage is higher than the withstand voltage V between the anode and the force. Also, the first semiconductor switch
  • the high-voltage pulse generation circuit 10 As described above, in the high-voltage pulse generation circuit 10 according to the present embodiment, it is possible to supply the high-voltage pulse Po having a steep rise time and an extremely narrow pulse width with a simple circuit configuration. it can.
  • the high-voltage pulse generation circuit 10 has a failure diagnosis circuit 14 in addition to the circuit main body 12.
  • the failure diagnosis circuit 14 has a function of stopping the driving of the second semiconductor switch 34 when the voltage between both ends of the first semiconductor switch 32 and the second semiconductor switch 34 is out of the normal range. That is, when the voltage between both ends is out of the normal range, the input of the switching pulse signal Vs to the gate drive circuit 58 is prohibited.
  • the failure diagnosis circuit 14 has a detection circuit 70, a determination circuit 72, a first gate circuit 74, and a second gate circuit 76.
  • the gate drive circuit amplifies the input switching pulse signal Ps to a predetermined gain and supplies it as a switching pulse signal Vs between the gate and the source of the second semiconductor switch 34.
  • the detection circuit 70 detects the voltage Va across the first semiconductor switch 32 and the second semiconductor switch 34, and outputs it as a detection voltage Vb.
  • the determination circuit 72 compares the detection voltage Vb from the detection circuit 70 with a predetermined voltage Vc.If the detection voltage Vb is higher than the predetermined voltage Vc, the determination circuit 72 outputs a drive signal Sd. Stop signal when is less than the specified voltage Vc A comparison circuit 78 that outputs Sn is provided.
  • the first gate circuit 74 inhibits the input of the switching command signal Ps to the gate drive circuit 58 based on the input of the stop signal Sn from the determination circuit 72.
  • the second gate circuit 76 is connected between the discriminating circuit 72 and the first gate circuit 74, and determines whether the power at the start of operation of the high-voltage pulse generating circuit 10 based on the input of the operation command signal Pc also reaches the point at which the operation is stopped.
  • the output from 72 is transmitted to the first gate circuit 74.
  • the operation command signal Pc is a signal for instructing the operation Z stop of the high-voltage pulse generation circuit 10, and is supplied with, for example, a control computer.
  • the discrimination circuit 72 also forcibly drives the power at the start of operation of the high-voltage pulse generation circuit 10 based on the input of the operation command signal Pc over a predetermined time td. It has an adjustment circuit 80 that outputs the signal Sd.
  • the predetermined time td is, for example, a time until the normal high-voltage pulse generation circuit 10 also normally operates at the operation start time.
  • the adjustment circuit 80 forcibly outputs a drive signal Sd for a predetermined time td.
  • the first gate circuit 74 is supplied through the second gate circuit 76.
  • the first gate circuit 74 outputs the supplied switching command signal Ps to the gate drive circuit 58 based on the input of the drive signal Sd from the second gate circuit 76.
  • the gate drive circuit 58 amplifies the supplied switching noise signal Ps to a predetermined gain and supplies it as a switching pulse signal Vs between the gate and source of the second semiconductor switch 34. As a result, the circuit body 12 operates.
  • the determination circuit 72 outputs a stop signal Sn.
  • the first gate circuit 74 inhibits the output of the supplied switching command signal Ps to the gate drive circuit 58 based on the input of the stop signal Sn. As a result, the operation of the circuit body 12 is stopped.
  • the first semiconductor switch 32 does not cause a failure of another component circuit due to the short-circuit failure, and it is possible to prevent the first semiconductor switch 32 from spreading to other components.
  • the present invention when the detection voltage Vb from the detection circuit 70 becomes equal to or lower than the specified voltage Vc, the input of the switching command signal Ps to the gate drive circuit 58 is prohibited. In a state where the high-voltage pulse Po having a very narrow pulse period and a short pulse width is output, the present invention can be effectively applied even when the first semiconductor switch 32 is short-circuited.
  • the adjustment circuit 80 is incorporated in the determination circuit 72.
  • the high-voltage pulse generation circuit 100 includes a snubber as a detection circuit 70 connected in parallel to the first semiconductor switch 32 and the second semiconductor switch 34. It has a circuit 102 and an overvoltage detection circuit 104 connected in parallel to the snapper circuit 102.
  • a comparator 106 serving as a comparison circuit 78 of the determination circuit 72 is connected to a stage subsequent to the overvoltage detection circuit 104.
  • the adjusting circuit 80 of the discriminating circuit 72 includes a capacitor 108, a NAN
  • the snubber circuit 102 includes a series circuit of a snubber diode 120 and a capacitor 122 connected in parallel to the first semiconductor switch 32 and the second semiconductor switch 34, and a capacitor 122 of the series circuit.
  • This is a voltage clamp type snubber circuit having a surge absorber 124 connected in parallel.
  • the snubber diode 120 has an anode connected to the anode terminal of the first semiconductor switch 32, and a power source connected to the capacitor 122.
  • a resistor may be connected instead of the snubber diode 120.
  • a surge absorber 124 connected in parallel to the capacitor 122 refers to an element capable of suppressing overvoltage such as a semiconductor-type surge absorber varistor such as a Zener diode and an arrester.
  • the overvoltage detection circuit 104 has a series circuit of two resistors (first and second resistors 126 and 128) connected in parallel to the surge absorber 124.
  • the second resistor A low noise filter may be configured by connecting the capacitor 130 in parallel with the anti-128, thereby providing a circuit configuration resistant to noise.
  • the connection of the capacitor 130 can function as a latch circuit for holding the voltage between both ends of the second resistor 128 for a certain period of time.
  • a protection circuit 132 having a Zener diode or the like may be connected between the second resistor 128 and the capacitor 130.
  • the capacitor 130 is connected in parallel to the second resistor 128.
  • the capacitor 130 need not be connected.
  • the output voltage Vb of the capacitor 130 is input to the + terminal, and the specified voltage Vc is input to one terminal, and the output voltage Vb of the capacitor 130 is higher than the specified voltage Vc.
  • a high-level signal (drive signal Sd) is output, and a low-level signal (stop signal Sn) is output when the output voltage Vb of the capacitor 130 is equal to or lower than the specified voltage Vc.
  • the specified voltage Vc is set such that the output voltage Vb of the capacitor 130 when the voltage Va across the capacitor 122 in the snubber circuit 102 is at the failure detection level Vd (see FIG. 5) is defined as the specified voltage Vc.
  • the failure detection level Vd for example, the maximum voltage Vth of the capacitor 122, for example, the voltage level of 1Z2, and the like are given.
  • the capacitor 108 of the adjustment circuit 80 is connected between the input terminal 134 to which the operation instruction signal Pc is supplied and GND (ground).
  • the operation instruction signal Pc from the input terminal 134 is supplied to one input of the NAND circuit 110, and a parallel circuit of a resistor 136 and a diode 138 is inserted between the input terminal 134 and the other input of the NAND circuit 110. It is connected.
  • the diode 138 has an anode connected to the other input of the NAND circuit 110 and a power source connected to the input terminal 134.
  • One input of the AND circuit 112 is supplied with the operation instruction signal Pc from the input terminal 134, and the other input is supplied with the output of the NAND circuit 110.
  • the output of the comparator 106 is supplied to one input of the OR circuit 114, and the output of the AND circuit 112 is supplied to the other input.
  • the operation instruction signal Pc becomes low (operation stop) the output of the NAND circuit 110 becomes high again. A low level signal is output from the AND circuit 112. Become virtually irrelevant.
  • the AND circuit 116 as the second gate circuit 76 is configured such that the output of the OR circuit 114 is supplied to one input, and the operation instruction signal Pc from the input terminal 134 is supplied to the other input. I have.
  • the AND circuit 118 as the first gate circuit 74 is configured such that the output of the AND circuit 116 is supplied to one input, and the switching command signal Pc is supplied to the other input.
  • the output of the AND circuit 118 is supplied between a gate and a source of the second semiconductor switch 34 via a gate drive circuit 58 constituted by an inverter 140 and a resistor 142, for example.
  • the output level La of the NAND circuit 110 and the output level Lb of the AND circuit 112 also become high. Accordingly, the output level Ld of the OR circuit 114 and the output level Le of the AND circuit 116 also become high.
  • the output level Lf of the AND circuit 118 changes in synchronization with the switching command signal Ps. That is, this is equivalent to the output of the switching command signal Ps from the AND circuit 118, and the switching command signal Ps is supplied to the second semiconductor switch 34 as the switching norse signal Vs via the inverter 140 and the resistor 142. Supplied.
  • time t21 to time t23 is the same as the above-described normal operation (see FIG. 5) from time tl1 to tl3.
  • the short-circuited fault is detected early and the operation of the circuit body 12 is started. Can be stopped.
  • the snubber circuit 102 for avoiding the overvoltage applied to the first semiconductor switch 32 is used as the detection circuit 70, the overvoltage is avoided and the short-circuit fault is detected.
  • the high-voltage pulse generation circuit 100 with high safety can be provided.
  • the high-voltage pulse generating circuit according to the present invention is not limited to the above-described embodiment, but may adopt various configurations without departing from the gist of the present invention.

Landscapes

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Abstract

　第２の半導体スイッチ（３４）のターンオンによる第１の半導体スイッチ（３２）の導通に伴うインダクタ（３０）への誘導エネルギの蓄積と、第２の半導体スイッチ（３４）のターンオフによる第１の半導体スイッチ（３２）のターンオフに伴うインダクタ（３０）での高電圧パルス（Ｐｏ）の発生が行われる高電圧パルス発生回路（１０）において、第１の半導体スイッチ（３２）と第２の半導体スイッチ（３４）の両端電圧が正常範囲から外れた場合に、第２の半導体スイッチ（３４）の駆動を停止する故障診断回路（１４）を有する。

Description

明 細 書
高電圧パルス発生回路
技術分野
[0001] 本発明は、極めて短い立ち上がり時間と極めて狭いパルス幅とを有する高電圧パ ルスを供給でき、し力も、構成回路の故障を早期に検出することができる高電圧パル ス発生回路に関する。
背景技術
[0002] 最近、高電圧パルスの放電によるプラズマにより、脱臭、殺菌、有害ガスの分解等 を行う技術が適応されるようになってきたが、このプラズマを発生させるために高電圧 の極めて幅の狭いパルスを供給できる高電圧パルス発生回路が必要となる。
[0003] そこで、従来においては、例えば特許文献 1に示すような高電圧パルス発生回路が 提案されている。この高電圧パルス発生回路 200は、図 7に示すように、直流電源部 202の両端にインダクタ 204、第 1の半導体スィッチ 206及び第 2の半導体スィッチ 2 08を直列に接続し、第 1の半導体スィッチ 206のアノード端子に一端が接続された 前記インダクタ 204の他端に力ソード、前記第 1の半導体スィッチ 206のゲート端子 にアノードとなるようにダイオード 210を接続した極めて簡単な回路である。
[0004] そして、第 2の半導体スィッチ 208をオンすることにより、第 1の半導体スィッチ 206 も導通し、インダクタ 204に直流電源部 202の電圧が印加され、該インダクタ 204に 誘導エネルギが蓄積される。その後、第 2の半導体スィッチ 208をオフさせると、第 1 の半導体スィッチ 206も急速にターンオフするため、インダクタ 204に非常に急峻に 立ち上がる極めて幅の狭い高電圧ノ ルス Poが発生し、出力端子 212及び 214より 高電圧パルス Poを取り出すことができる。
[0005] この高電圧パルス発生回路 200によれば、高電圧が印加される半導体スィッチを 複数個使用することなぐ簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパ ルス幅を有する高電圧パルス Poを供給することができる。
特許文献 1：特開 2004— 72994号公報
発明の開示 [0006] ところで、第 1の半導体スィッチ 206に加わる電圧は出力端子 212及び 214に接続 される負荷に大きく依存することから、出力端子 212及び 214間が開放状態にあると 、第 1の半導体スィッチ 206をオフにした際に、該第 1の半導体スィッチ 206が破壊す るような高電圧 (過電圧）が加わるおそれがある。この場合は、第 1の半導体スィッチ 2 06に並列にスナバ回路を接続することが考えられる。
[0007] しかし、何らかの原因で第 1の半導体スィッチ 206が短絡した場合、以下のような故 障が発生するおそれがある。
[0008] すなわち、第 1の半導体スィッチ 206が短絡すると、インダクタ 204の励磁インダクタ ンスに蓄積したエネルギがダイオード 210で消費され、ダイオード 210が加熱し熱的 な破壊を起こし、短絡する場合がある。ダイオード 210が短絡すると、第 2の半導体ス イッチ 208に過大な電流が流れてしまい、高電圧パルス発生回路 200として機能しな くなるおそれがある。このように第 1の半導体スィッチ 206の短絡故障が他の構成回 路の故障を引き起こし、さらには他の部品に波及する t 、う問題がある。
[0009] 本発明はこのような課題を考慮してなされたものであり、第 1の半導体スィッチの短 絡故障を早期に検出することができ、他の構成回路の故障や他の部品への波及を 回避することができる高電圧パルス発生回路を提供することを目的とする。
[0010] 本発明に係る高電圧パルス発生回路は、直流電源部の両端に直列接続されたィ ンダクタ、第 1の半導体スィッチ及び第 2の半導体スィッチと、前記第 1の半導体スィ ツチのアノード端子に一端が接続された前記インダクタの他端に力ソード端子が接続 され、前記第 1の半導体スィッチのゲート端子にアノード端子が接続されたダイオード とを有し、前記第 2の半導体スィッチのターンオンによる前記第 1の半導体スィッチの 導通に伴う前記インダクタへの誘導エネルギの蓄積と、前記第 2の半導体スィッチの ターンオフによる前記第 1の半導体スィッチのターンオフに伴う前記インダクタでの高 電圧パルスの発生が行われる高電圧パルス発生回路において、前記第 1の半導体 スィッチと前記第 2の半導体スィッチの両端電圧が正常範囲カゝら外れた場合に、前 記第 2の半導体スィッチの駆動を停止する故障診断回路を有することを特徴とする。
[0011] これにより、まず、第 1の半導体スィッチが短絡故障すると、第 1の半導体スィッチと 第 2の半導体スィッチの両端電圧が低下する。そして、この両端電圧が正常範囲から 外れた時点で、前記第 2の半導体スィッチの駆動が停止し、高電圧パルス発生回路 自体の運転が停止することになる。
[0012] このように、本発明においては、何らかの原因で第 1の半導体スィッチが短絡故障 した場合でも、その短絡故障を早期に検出することができる。そのため、インダクタの 励磁インダクタンスに蓄積したエネルギがダイオードで消費され、ダイオードが加熱し 熱的な破壊を起こすこともなくなり、第 2の半導体スィッチに過大な電流が流れること もない。つまり、第 1の半導体スィッチが短絡故障に起因する他の構成回路の故障を 引き起こすことがなくなり、他の部品への波及も回避することができる。
[0013] そして、前記構成において、入力されるスイッチング指令信号に基づいて前記第 2 の半導体スィッチを所定のスイッチング周波数でオン Zオフ制御する駆動回路を有 し、前記故障診断回路は、前記第 1の半導体スィッチと前記第 2の半導体スィッチの 両端電圧が正常範囲力 外れた場合に、前記スイッチング指令信号の前記駆動回 路への入力を禁止するようにしてもよい。
[0014] これは、極めて短!、パルス周期と極めて狭 、パルス幅とを有する高電圧パルスを出 力している状態において、第 1の半導体スィッチが短絡故障した場合に有効である。
[0015] また、前記構成において、前記故障診断回路は、前記第 1の半導体スィッチと前記 第 2の半導体スィッチの両端電圧を検出する検出回路と、前記検出回路からの検出 電圧と予め設定された前記規定電圧とを比較し、前記検出電圧が前記正常範囲で ある場合に駆動信号を出力し、前記検出電圧が前記規定電圧以下の場合に停止信 号を出力する判別回路と、前記判別回路からの停止信号の入力に基づいて前記ス イッチング指令信号の前記駆動回路への入力を禁止するゲート回路とを有するよう にしてもよい。この場合、極めて簡単な回路構成で故障診断回路を構成することがで きる。
[0016] 前記検出回路は、前記第 1の半導体スィッチと前記第 2の半導体スィッチの両端に 直列に接続されたスナバダイオード及びスナバコンデンサと、前記スナバコンデンサ に並列に接続されたサージァブゾーバとを有する電圧クランプ型のスナバ回路を有 し、前記スナバコンデンサもしくは前記サージァブゾーバの両端電圧を前記検出電 圧として取り出すようにしてもょ 、。 [0017] 第 1の半導体スィッチに加わる過電圧を回避するためのスナバ回路を利用すること から、過電圧の回避と短絡故障の検出を行うことができ、安全性の高い高電圧パルス 発生回路を提供することができる。
[0018] また、前記構成において、運転指令信号の入力に基づく前記高電圧パルス発生回 路の運転開始時点力も運転停止時点にかけて前記判別回路力もの出力を前記ゲー ト回路に伝達する第 2のゲート回路を有するようにしてもよい。この場合、前記判別回 路は、前記運転指令信号の入力に基づく前記高電圧パルス発生回路の運転開始時 点から所定時間にわたって強制的に前記駆動信号を出力させる調整回路を有する ことが好ましい。
[0019] これは、高電圧パルス発生回路が正常であっても、運転開始時点では、前記第 1の 半導体スィッチと前記第 2の半導体スィッチの両端電圧が前記規定電圧以下となつ ているため、誤って短絡故障と判別するおそれがあるからである。上述のように、運転 開始時点から所定時間、例えば正常な高電圧パルス発生回路が通常に動作するま での時間にわたって、判別回路から強制的に駆動信号を出力させることによって、上 述のような誤判別を回避することができる。
[0020] なお、前記第 1の半導体スィッチは、静電誘導サイリスタであってもよ!、。また、前記 第 2の半導体スィッチは、電力用金属酸ィ匕半導体電界効果トランジスタであってもよ い。
[0021] 以上説明したように、本発明に係る高電圧パルス発生回路によれば、第 1の半導体 スィッチの短絡故障を早期に検出することができ、他の構成回路の故障や他の部品 への波及を回避することができる。
図面の簡単な説明
[0022] [図 1]図 1は、本実施の形態に係る高電圧パルス発生回路の構成を示す回路図であ る。
[図 2]図 2A〜図 2Dは、本実施の形態に係る高電圧パルス発生回路の各部の電圧 および電流の動作波形を説明する図である。
[図 3]図 3は、本実施の形態に係る高電圧パルス発生回路の故障診断回路を示すブ ロック図である。 [図 4]図 4は、実施例に係る高電圧パルス発生回路の構成を示す回路図である。
[図 5]図 5は、実施例に係る高電圧パルス発生回路の通常動作を示す波形図である
[図 6]図 6は、実施例に係る高電圧パルス発生回路の異常動作を示す波形図である
[図 7]図 7は、従来例に係る高電圧パルス発生回路を示す回路図である。
発明を実施するための最良の形態
[0023] 以下、本発明に係る高電圧パルス発生回路の実施の形態例を図 1〜図 6を参照し ながら説明する。
[0024] 本実施の形態に係る高電圧パルス発生回路 10は、回路本体 12と故障診断回路 1 4とを有する。故障診断回路 14については後で詳述する。
[0025] まず、回路本体 12は、図 1に示すように、直流電源 20と高周波インピーダンスを低 くするコンデンサ 22とを有する直流電源部 24の両端 26及び 28に直列接続されたィ ンダクタ 30、第 1の半導体スィッチ 32及び第 2の半導体スィッチ 34を有する。
[0026] インダクタ 30は、 1次卷線 36と 2次卷線 38を有するトランス 40を有し、該トランス 40 の 2次卷線 38の両端 42及び 44 (出力端子)から高電圧パルス Poが取り出されるよう になっている。 2次卷線 38の出力端子 42及び 44には、破線で示すように、例えば放 電ギャップ 46が接続されたり、図示しないが、抵抗負荷が接続される。このインダクタ 30の一端 48には（1次卷線 36の一端）には、第 1の半導体スィッチ 32のアノード端 子が接続されている。
[0027] また、第 1の半導体スィッチ 32のゲート端子 50とインダクタ 30の他端 52間に並列 接続された 2つのダイオード 54a及び 54bが接続されて!、る。 2つのダイオード 54a及 び 54bは、各アノード端子が共通接点を介して第 1の半導体スィッチ 32のゲート端子 50に接続され、各力ソード端子力 ンダクタ 30の他端 52 (1次卷線 36の他端）に接 続されている。
[0028] なお、図 1の例では、第 2の半導体スィッチ 34が直流電源部 24の負極端子 28側に 設けられているが、正極端子 26側に設けても同じ効果をもたらすことはいうまでもな い。また、出力もインダクタ 30からではなぐ第 1の半導体スィッチ 32の両端から取り 出すようにしてもよい。
[0029] 第 2の半導体スィッチ 34は、自己消弧形あるいは転流消弧形のデバイスを用いるこ とができる力 この例では、アバランシェ形ダイオード 56が逆並列で内蔵された電力 用金属酸ィ匕半導体電界効果トランジスタを使用している。第 2の半導体スィッチ 34の ゲート端子とソース端子間には、ゲート駆動回路 58からのスイッチングパルス信号 Vs が供給されるようになっている。ゲート駆動回路 58としては、入力信号を増幅する各 種増幅器やインバータ等を用いることができる。
[0030] 第 1の半導体スィッチ 32は、電流制御形のデバイス又は自己消弧形あるいは転流 消弧形のデバイスを用いることができる力 この実施の形態では、ターンオフ時の電 圧上昇率 (dvZdt)に対する耐量が極めて大きぐかつ、電圧定格の高い SIサイリス タを用いている。
[0031] また、この実施の形態では、第 1の半導体スィッチ 32に対して並列に接続されたダ ィオード 60を有する。このダイオード 60は、アノード端子が第 1の半導体スィッチ 32 の力ソード端子に接続され、力ソード端子が第 1の半導体スィッチ 32のアノード端子 に接続され、第 1の半導体スィッチ 32に対して逆並列接続されて！、る。
[0032] ここで、回路本体 12の回路動作について、図 1の回路図と図 2A〜図 2Dの波形図 とを参照しながら説明する。
[0033] まず、時点 tOにおいて、第 2の半導体スィッチ 34のゲート ソース間に供給されて いるスイッチングパルス信号 Vsが高レベル（図 2D参照）になることから、第 2の半導 体スィッチ 34がオンになる。
[0034] このとき、ダイオード 54a及び 54bの逆極性の極めて大きなインピーダンスにより、 第 1の半導体スィッチ 32は、ゲート及び力ソード間に正に印加される電界効果により ターンオンする。第 1の半導体スィッチ 32のアノード電流の立ち上がりは、インダクタ 30により抑制されるため、電界効果だけでも、正常なターンオンが行われる。
[0035] このようにして、時点 tOで第 2の半導体スィッチ 34及び第 1の半導体スィッチ 32が 導通すると、トランス 40に直流電源 20の電圧 Vとほぼ同じ電圧が印加され、トランス 4 0の 1次インダクタンスを Lとしたとき、図 2Aに示すように、トランス 40の 1次卷線 36に 流れる電流 IIは勾配 (VZL)で時間の経過に伴って直線状に増加する。 [0036] そして、第 1の半導体スィッチ 32がオンとなっている期間 Tonにおいて、 2次卷線 3 8の出力端子 42及び 44には、一定の負極性の電圧 (負極性パルス Pn:図 2C参照） が出力される。直流電源 20の電源電圧を V、トランス 40の卷数比（2次卷線 38の卷 線数 n2Zl次卷線 36の卷線数 nl)を nとしたとき、 2次卷線 38の出力端子 42及び 4 4に現れる出力電圧 Voのレベルは nVである（ Vo =— nV (図 2C参照））。この期間 Tonにおいては、 2次卷線 38に流れる電流 12の波形も負極性のパルス Pnに準じた 波形となる（図 2B参照)。
[0037] その後、時点 tlにお!/、て、スイッチングパルス信号 Vs (図 2D参照）が低レベルにな ることから、これにより、第 2の半導体スィッチ 34がターンオフする。該第 2の半導体ス イッチ 34がターンオフすると、第 1の半導体スィッチ 32の力ソードからの電流もゼロ、 つまり、開放状態となるため、 1次卷線 36に流れていた電流 IIは遮断され、 1次卷線 36は残留電磁エネルギによって逆誘起電圧を発生させようとする力 各ダイオード 5 4a及び 54bが作用し、 1次卷線 36の電流 IIは、第 1の半導体スィッチ 32のアノード 端子→第 1の半導体スィッチ 32のゲート端子 50→各ダイオード 54a及び 54bのァノ 一ド→各ダイオード 54a及び 54bの力ソードで構成される経路に転流する。このとき、 出力端子 42及び 44への高電圧パルス Poの発生が開始されると共に、トランス 40に 発生する誘導起電力によって出力電圧 Voが急峻に上昇する（図 2C参照)。そして、 第 1の半導体スィッチ 32がオフになって、電流 IIがゼロになった時点 t2で、高電圧 パノレス Poがピークとなる。
[0038] 高電圧パルス Poのピーク値は、トランス 40の卷数比を n、トランス 40の 1次インダク タンスを L、トランス 40の 1次卷線 36を流れる電流 IIの遮断速度を (diZdt)としたとき 、 nLl (diZdt)である。これは、第 1の半導体スィッチ 32のアノード一力ソード間電圧 V としたとき、高電圧パルス Poのピーク値は nV となり、第 1の半導体スィッチ 32の
AK AK
アノード—力ソード間電圧 V の耐量以上の電圧となる。また、第 1の半導体スィッチ
AK
32の全電気容量の等価容量を Cとすると、高電圧パルス Poのパルス幅 Tpは、
[0039] [数 1]
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となる。
[0040] 例えば出力端子 42及び 44間に放電ギャップ 46が接続されていれば、高電圧パル ス Poのピーク時点 t2において、放電が発生することになる。なお、時点 t2で放電ギヤ ップ 46で消費できて!/、な!/、エネルギが残存して!/、れば（2次卷線 38からのエネルギ 移動を含む）、このエネルギによる電流は、 1次卷線 36→直流電源部 24→第 2の半 導体スィッチ 34のダイオード 56→第 1の半導体スィッチ 32のダイオード 60→1次卷 線 36の経路で流れる。この電流の流れは回生動作となり、 1次卷線 36に残存してい るエネルギが回生され、運転効率の向上に大きく寄与する。
[0041] このように、本実施の形態に係る高電圧パルス発生回路 10においては、簡単な回 路構成で、急峻な立ち上がり時間と極めて狭 、パルス幅を有する高電圧パルス Poを 供給することができる。
[0042] そして、本実施の形態に係る高電圧パルス発生回路 10は、前記回路本体 12に加 えて、故障診断回路 14を有する。
[0043] 故障診断回路 14は、第 1の半導体スィッチ 32と第 2の半導体スィッチ 34の両端電 圧が正常範囲から外れた場合に、第 2の半導体スィッチ 34の駆動を停止する機能を 有する。つまり、前記両端電圧が正常範囲カゝら外れた場合に、スイッチングパルス信 号 Vsのゲート駆動回路 58への入力を禁止する。
[0044] 故障診断回路 14は、図 3に示すように、検出回路 70と、判別回路 72と、第 1のゲー ト回路 74と、第 2のゲート回路 76とを有する。ここで、ゲート駆動回路は、入力される スイッチングパルス信号 Psを所定のゲインに増幅して、スイッチングパルス信号 Vsと して第 2の半導体スィッチ 34のゲート ソース間に供給する。
[0045] 検出回路 70は、第 1の半導体スィッチ 32と第 2の半導体スィッチ 34の両端電圧 Va を検出し、検出電圧 Vbとして出力する。判別回路 72は、検出回路 70からの検出電 圧 Vbと予め設定された規定電圧 Vcとを比較し、検出電圧 Vbが規定電圧 Vcよりも高 い場合に駆動信号 Sdを出力し、検出電圧 Vbが規定電圧 Vc以下の場合に停止信号 Snを出力する比較回路 78を有する。
[0046] 第 1のゲート回路 74は、判別回路 72からの停止信号 Snの入力に基づいてスィッチ ング指令信号 Psのゲート駆動回路 58への入力を禁止する。第 2のゲート回路 76は、 判別回路 72と第 1のゲート回路 74間に接続され、且つ、運転指令信号 Pcの入力に 基づく高電圧パルス発生回路 10の運転開始時点力も運転停止時点にかけて判別 回路 72からの出力を第 1のゲート回路 74に伝達する。運転指令信号 Pcは、高電圧 パルス発生回路 10の運転 Z停止を指示するための信号であり、例えば制御コンビュ ータ等力 供給される。
[0047] また、判別回路 72は、前記比較回路 78のほかに、運転指令信号 Pcの入力に基づ く高電圧パルス発生回路 10の運転開始時点力も所定時間 tdにわたつて強制的に駆 動信号 Sdを出力する調整回路 80を有する。所定時間 tdとしては、例えば正常な高 電圧パルス発生回路 10が運転開始時点力も通常に動作するまでの時間が挙げられ る。
[0048] 次に、故障診断回路 14の回路動作について簡単に説明する。まず、調整回路 80 及び第 2のゲート回路 76に供給されている運転指令信号 Pcが運転を示すレベルに なると、調整回路 80から強制的に所定時間 tdにわたつて駆動信号 Sdが出力され、 第 2のゲート回路 76を通じて第 1のゲート回路 74に供給される。
[0049] 第 1のゲート回路 74は、供給されているスイッチング指令信号 Psを第 2のゲート回 路 76からの駆動信号 Sdの入力に基づいてゲート駆動回路 58に出力する。ゲート駆 動回路 58は、供給されたスイッチングノ ルス信号 Psを所定のゲインに増幅して、スィ ツチングパルス信号 Vsとして第 2の半導体スィッチ 34のゲート—ソース間に供給する 。これによつて、回路本体 12が動作することになる。
[0050] 前記所定時間 tdの経過後においても、回路本体 12が正常運転している場合は、 第 1の半導体スィッチ 32と第 2の半導体スィッチ 34の両端電圧 Vaが正常範囲にある ことから、判別回路 72からは駆動信号 Sdが継続して出力され、これにより、第 2の半 導体スィッチ 34にはスイッチングパルス信号 Vsが供給される。そして、運転指令信号 Pcが停止を示すレベルになった時点で、第 2のゲート回路 76が、判別回路 72からの 駆動信号 Sdの第 1のゲート回路 74への供給を禁止することから、第 2の半導体スイツ チ 34へのスイッチングパルス信号 Vsの供給が停止され、回路本体 12の運転は停止 する。再び運転指令信号 Pcが運転を示すレベルになれば、上述と同様に回路本体 12の運転が再開することになる。
[0051] 一方、前記所定時間 tdの経過後において、回路本体 12の第 1の半導体スィッチ 3 2が短絡故障した場合は、第 1の半導体スィッチ 32と第 2の半導体スィッチ 34の両端 電圧 Vaが低下し、これに伴って、検出回路 70からの検出電圧 Vbも低下する。そして 、検出電圧 Vbが規定電圧 Vc以下になった時点で判別回路 72からは停止信号 Sn が出力される。第 1のゲート回路 74は、供給されているスイッチング指令信号 Psのゲ ート駆動回路 58への出力を前記停止信号 Snの入力に基づいて禁止する。これによ つて、回路本体 12の運転は停止することとなる。
[0052] このように、本実施の形態に係る高電圧パルス発生回路 10においては、何らかの 原因で第 1の半導体スィッチ 32が短絡故障した場合でも、その短絡故障を早期に検 出し、回路本体 12の運転を停止させることができる。そのため、インダクタ 30の励磁 インダクタンスに蓄積したエネルギがダイオード 54a及び 54bで消費され、ダイオード の熱的破壊が発生することもなくなり、第 2の半導体スィッチ 34に過大な電流が流れ ることもない。つまり、第 1の半導体スィッチ 32が短絡故障に起因する他の構成回路 の故障を引き起こすことがなくなり、他の部品への波及も回避することができる。
[0053] 本実施の形態では、検出回路 70からの検出電圧 Vbが規定電圧 Vc以下になった 時点で、スイッチング指令信号 Psのゲート駆動回路 58への入力を禁止するようにし たので、極めて短!、パルス周期と極めて狭 、パルス幅とを有する高電圧パルス Poを 出力している状態において、第 1の半導体スィッチ 32が短絡故障した場合にも有効 に適用させることができる。
[0054] 特に、本実施の形態では、判別回路 72に調整回路 80を組み込むようにしている。
これは、高電圧パルス発生回路 10が正常であっても、運転開始時点では、検出回路 70からの検出電圧 Vbが規定電圧 Vc以下となっているため、誤って短絡故障と判別 するおそれがあるからであり、運転開始時点力 所定時間 tdにわたつて、調整回路 8 0から強制的に駆動信号 Sdを出力することによって、上述のような誤判別を回避する ことができる。 [0055] 次に、本実施の形態に係る高電圧パルス発生回路 10の実施例について図 4〜図
6を参照しながら説明する。
[0056] 実施例に係る高電圧パルス発生回路 100は、図 4に示すように、第 1の半導体スィ ツチ 32及び第 2の半導体スィッチ 34に対して並列に接続された検出回路 70として、 スナバ回路 102と、該スナパ回路 102に並列に接続された過電圧検出回路 104とを 有する。
[0057] 過電圧検出回路 104の後段には、判別回路 72の比較回路 78としての比較器 106 が接続されている。また、判別回路 72の調整回路 80として、コンデンサ 108、 NAN
D回路 110、 AND回路 112及び OR回路 114を有する。
[0058] さらに、第 2のゲート回路 76として、 OR回路 114の後段に接続された AND回路 11
6を有し、第 1のゲート回路 74として、 AND回路 116の後段に接続された AND回路
118を有する。
[0059] そして、スナバ回路 102は、第 1の半導体スィッチ 32及び第 2の半導体スィッチ 34 に対して並列に接続されたスナバダイオード 120とコンデンサ 122の直列回路と、該 直列回路のコンデンサ 122に対して並列に接続されたサージァブゾーバ 124とを有 する電圧クランプ型のスナバ回路である。スナバダイオード 120は、アノードが第 1の 半導体スィッチ 32のアノード端子に接続され、力ソードがコンデンサ 122に接続され ている。なお、スナバダイオード 120の代わりに抵抗を接続してもよい。また、前記コ ンデンサ 122に対して並列に接続されたサージァブゾーバ 124は、ツエナーダイォ ード等の半導体型のサージァブゾーバゃバリスタ、アレスタ等の過電圧抑制可能な 素子のことを指す。
[0060] 上述の電圧クランプ型のスナバ回路 102は、回路本体 12の通常動作時において、 コンデンサ 122が充電されて!ヽれば、その電圧まではコンデンサ 122に電流は流れ ない。つまり、コンデンサ 122を常に充電がする必要がなぐ高い電圧上昇率 (dvZd t)のパルス電圧の発生を実現できる。しかも、コンデンサ 122を充電するための余計 なエネルギが不要であると 、う利点もある。
[0061] 過電圧検出回路 104は、サージァブゾーバ 124に対して並列に接続された 2つの 抵抗 (第 1及び第 2の抵抗 126及び 128)の直列回路を有する。この場合、第 2の抵 抗 128に対して並列にコンデンサ 130を接続するようにしてローノ スフィルタを構成し ノイズに強い回路構成にしてもよい。また、このコンデンサ 130の接続は、該第 2の抵 抗 128の両端電圧を一定時間保持するためのラッチ回路として機能させることも可能 である。もちろん、第 2の抵抗 128とコンデンサ 130間にツエナーダイオード等力もな る保護回路 132を接続してもよい。なお、以下の説明では、第 2の抵抗 128に対して 並列にコンデンサ 130を接続した場合を主体にして説明する力 もちろん、該コンデ ンサ 130を接続しなくてもよい。
[0062] 比較器 106は、 +端子にコンデンサ 130の出力電圧 Vbが入力され、一端子に規 定電圧 Vcが入力されるようになっており、コンデンサ 130の出力電圧 Vbが規定電圧 Vcより高ければ高レベルの信号 (駆動信号 Sd)が出力され、コンデンサ 130の出力 電圧 Vbが規定電圧 Vc以下の場合に低レベルの信号 (停止信号 Sn)が出力される。 規定電圧 Vcの設定は、スナバ回路 102におけるコンデンサ 122の両端電圧 Vaが故 障検出レベル Vd (図 5参照）である場合のコンデンサ 130の出力電圧 Vbを規定電圧 Vcとする。故障検出レベル Vdとしては、例えばコンデンサ 122の最大電圧 Vthの例 えば 1Z2の電圧レベル等が挙げられる。
[0063] 調整回路 80のコンデンサ 108は、運転指示信号 Pcが供給される入力端子 134と G ND (グランド）間に接続されている。 NAND回路 110の一方の入力には入力端子 1 34からの運転指示信号 Pcが供給され、入力端子 134と NAND回路 110の他方の 入力との間には、抵抗 136とダイオード 138の並列回路が挿入接続されている。ダイ オード 138は、アノードが NAND回路 110の他方の入力に接続され、力ソードが入 力端子 134に接続されている。 AND回路 112の一方の入力には入力端子 134から の運転指示信号 Pcが供給され、他方の入力には NAND回路 110の出力が供給さ れるようになって 、る。 OR回路 114の一方の入力には比較器 106の出力が供給され 、他方の入力には AND回路 112の出力が供給されるようになっている。
[0064] 従って、運転指示信号 Pcが高レベルになった時点（運転開始時点）では、 NAND 回路 110の一方の入力電圧は高レベル、他方の入力電圧は低レベルであり、 NAN D回路 110の出力は高レベルとなる。この電圧レベル（高レベル）はコンデンサ 108 での充電が NAND回路 110の閾値電圧になるまで維持される。そして、コンデンサ 1 08への充電が NAND回路 110の閾値電圧になった時点、すなわち、所定時間 tdが 経過した時点で、 NAND回路 110の他方の入力電圧は高レベルとなり、 NAND回 路 110の出力は低レベルとなる。従って、 AND回路 112からは運転開始時点力も所 定時間 tdにわたつて高レベルの信号が出力されることになる。所定時間 tdとしては、 図 5に示すように、運転開始時点 ti lからスナバ回路 102のコンデンサ 122の両端電 圧 Vaが規定電圧 Vcに対応する電圧レベル (故障検出レベル Vd)を超えた任意の時 間に設定することができる。なお、運転指示信号 Pcが低レベル (運転停止）になると、 NAND回路 110の出力が再び高レベルになる力 AND回路 112からは低レベルの 信号が出力されることから、 NAND回路 110の出力は実質的に無関係となる。
[0065] 第 2のゲート回路 76としての AND回路 116は、一方の入力に OR回路 114の出力 が供給され、他方の入力に入力端子 134からの運転指示信号 Pcが供給されるように なっている。
[0066] 第 1のゲート回路 74としての AND回路 118は、一方の入力に AND回路 116の出 力が供給され、他方の入力にスイッチング指令信号 Pcが供給されるようになって 、る 。 AND回路 118の出力は例えばインバータ 140にて構成されたゲート駆動回路 58 と抵抗 142とを介して第 2の半導体スィッチ 34のゲート一ソース間に供給されるように なっている。
[0067] 次に、実施例に係る高電圧パルス発生回路 100の回路動作について図 5及び図 6 を参照しながら説明する。
[0068] 最初に、高電圧パルス発生回路 100が正常に運転している場合の動作 (通常動作 )について図 5を参照しながら説明する。
[0069] まず、運転開始時点 tl 1にお 、ては、運転指示信号 Pcが高レベルになることから、 NAND回路 110の出力レベル La並びに AND回路 112の出力レベル Lbも高レベル となる。それに伴い、 OR回路 114の出力レベル Ld並びに AND回路 116の出カレ ベル Leも高レベルとなる。その結果、 AND回路 118の出力レベル Lfはスイッチング 指令信号 Psに同期して変化する。すなわち、該 AND回路 118からはスイッチング指 令信号 Psが出力されることと等価となり、該スイッチング指令信号 Psがインバータ 14 0及び抵抗 142を介してスイッチングノルス信号 Vsとして第 2の半導体スィッチ 34に 供給される。
[0070] 第 2の半導体スィッチ 34へのスイッチングパルス信号 Vsの供給によって、第 2の半 導体スィッチ 34でのオン動作及びオフ動作が繰り返されて、第 1の半導体スィッチ 3 2にお!/、てターンオン及びターンオフが繰り返されることによって、スナバ回路 102の コンデンサ 122への充電が行われ、最終的にコンデンサ 122の両端電圧 Vaは、図 5 に示すように、実際に第 1の半導体スィッチ 32と第 2の半導体スィッチ 34の両端電圧 Vaとほぼ同じ電圧、つまり、通常動作における最大電圧 Vthとなる。この段階以降、 コンデンサ 122の両端電圧 Vaは、そのまま保持される。
[0071] そして、コンデンサ 122の両端電圧 Vaが故障検出レベル Vdを超えた時点 tl2にお いて、比較器 106の出力レベル Lcが高レベルとなる。
[0072] 所定時間 tdが経過した時点 tl3で、 NAND回路 110の出力レベル La並びに AN D回路 112の出力レベル Lbが共に低レベルとなるが、比較器 106の出力レベル Lc が高レベルであることから、 AND回路 118からのスイッチング指令信号 Psの出力は そのまま維持される。
[0073] そして、運転停止時点 tl4において、運転指示信号 Pcが低レベルになると、 AND 回路 116の出力レベル Leが低レベルとなる。それに伴い、 AND回路 118の出カレ ベル Lfも低レベルとなり、該 AND回路 118からはスイッチング指令信号 Psは出力さ れなくなる。これにより、第 2の半導体スィッチ 34にはスイッチングパルス信号 Vsは供 給されなくなり、回路本体 12の運転は停止することとなる。その後、コンデンサ 122が 放電し、コンデンサ 122の両端電圧 Vaが徐々に低下していくことになる。コンデンサ 122の両端電圧 Vaが故障検出レベル Vd以下となった時点で、比較器 106の出カレ ベル Lc及び OR回路 114の出力レベル Ldは共に低レベルとなる。
[0074] 次に、運転の途中で第 1の半導体スィッチ 32が短絡故障した場合の動作 (異常動 作）について図 6を参照しながら説明する。
[0075] まず、時点 t21〜t23までの動作は、上述した通常動作（図 5参照）の時点 tl l〜tl 3と同じである。
[0076] そして、運転期間中における所定時間 tdの経過後の時点 t24において、第 1の半 導体スィッチ 32が短絡故障すると、コンデンサ 122が放電を開始し、コンデンサ 122 の両端電圧 Vaが徐々に低下していくことになる。コンデンサ 122の両端電圧 Vaが故 障検出レベル Vd以下となった時点 t25で、比較器 106の出力レベル Lc及び OR回 路 114の出力レベル Ldが共に低レベルとなる。それに伴い、 AND回路 116の出力 レベル Leが低レベルになると共に、 AND回路 118の出力レベル Lfも低レベルとなる 。これにより、 AND回路 118からはスイッチング指令信号 Psは出力されなくなる。す なわち、第 2の半導体スィッチ 34にはスイッチングパルス信号 Vsは供給されなくなり、 回路本体 12の運転は停止することとなる。
[0077] このように、実施例に係る高電圧パルス発生回路 100においては、何らかの原因で 第 1の半導体スィッチ 32が短絡故障した場合でも、その短絡故障を早期に検出し、 回路本体 12の運転を停止させることができる。
[0078] 特に、この実施例では、検出回路 70として、第 1の半導体スィッチ 32に加わる過電 圧を回避するためのスナバ回路 102を利用することから、過電圧の回避と短絡故障 の検出を行うことができ、安全性の高い高電圧パルス発生回路 100を提供することが できる。
[0079] なお、本発明に係る高電圧パルス発生回路は、上述の実施の形態に限らず、本発 明の要旨を逸脱することなぐ種々の構成を採り得ることはもちろんである。

Claims

請求の範囲
[1] 直流電源部（24)の両端に直列接続されたインダクタ（30)、第 1の半導体スィッチ（ 32)及び第 2の半導体スィッチ（34)と、前記第 1の半導体スィッチ（32)のアノード端 子に一端が接続された前記インダクタ（30)の他端に力ソード端子が接続され、前記 第 1の半導体スィッチ（32)のゲート端子にアノード端子が接続されたダイオード (54 a, 54b)とを有し、
前記第 2の半導体スィッチ（34)のターンオンによる前記第 1の半導体スィッチ（32) の導通に伴う前記インダクタ（30)への誘導エネルギの蓄積と、
前記第 2の半導体スィッチ（34)のターンオフによる前記第 1の半導体スィッチ（32) のターンオフに伴う前記インダクタ（30)での高電圧ノ ルスの発生が行われる高電圧 パルス発生回路（10)において、
前記第 1の半導体スィッチ（32)と前記第 2の半導体スィッチ（34)の両端電圧が正 常範囲から外れた場合に、前記第 2の半導体スィッチ（34)の駆動を停止する故障診 断回路（14)を有することを特徴とする高電圧パルス発生回路。
[2] 請求項 1記載の高電圧パルス発生回路において、
入力されるスイッチング指令信号 (Ps)に基づ 、て前記第 2の半導体スィッチ（34) を所定のスイッチング周波数でオン Zオフ制御する駆動回路（58)を有し、
前記故障診断回路（14)は、
前記第 1の半導体スィッチ（32)と前記第 2の半導体スィッチ（34)の両端電圧が正 常範囲から外れた場合に、前記スイッチング指令信号 (Ps)の前記駆動回路 (58)へ の入力を禁止することを特徴とする高電圧パルス発生回路。
[3] 請求項 2記載の高電圧パルス発生回路において、
前記故障診断回路（14)は、
前記第 1の半導体スィッチ（32)と前記第 2の半導体スィッチ（34)の両端電圧を検 出する検出回路 (70)と、
前記検出回路（70)からの検出電圧 (Vd)と予め設定された規定電圧 (Vc)とを比 較し、前記検出電圧 (Vd)が前記規定電圧 (Vc)よりも高 、場合に駆動信号 (Sd)を 出力し、前記検出電圧 (Vd)が前記規定電圧 (Vc)以下の場合に停止信号 (Sn)を 出力する判別回路 (72)と、
前記判別回路（72)からの停止信号 (Sn)の入力に基づ 、て前記スイッチング指令 信号 (Ps)の前記駆動回路（58)への入力を禁止するゲート回路（74)とを有すること を特徴とする高電圧パルス発生回路。
[4] 請求項 3記載の高電圧パルス発生回路にぉ 、て、
前記検出回路（70)は、
前記第 1の半導体スィッチ（32)と前記第 2の半導体スィッチ（34)の両端に直列に 接続されたスナバダイオード（120)及びスナバコンデンサ（122)と、前記スナバコン デンサ（122)に並列に接続されたサージァブゾーバ（124)とを有する電圧クランプ 型のスナバ回路（102)を有し、
前記スナバコンデンサ（122)もしくは前記サージァブゾーバ（124)の両端電圧 (V a)を前記検出電圧 (Vd)として取り出すことを特徴とする高電圧パルス発生回路。
[5] 請求項 3記載の高電圧パルス発生回路において、
運転指令信号 (Pc)の入力に基づく前記高電圧パルス発生回路（10)の運転開始 時点から運転停止時点にかけて前記判別回路（72)力もの出力を前記ゲート回路（7 4)に伝達する第 2のゲート回路（76)を有する高電圧パルス発生回路。
[6] 請求項 5記載の高電圧パルス発生回路において、
前記判別回路 (72)は、
前記運転指令信号 (Pc)の入力に基づく前記高電圧パルス発生回路（10)の運転 開始時点から所定時間にわたって強制的に前記駆動信号 (Sd)を出力する調整回 路 (80)を有することを特徴とする高電圧パルス発生回路。
[7] 請求項 1記載の高電圧パルス発生回路において、
前記第 1の半導体スィッチ（32)は、静電誘導サイリスタを有することを特徴とする高 電圧パルス発生回路。
[8] 請求項 1記載の高電圧パルス発生回路において、
前記第 2の半導体スィッチ（34)は、電力用金属酸化半導体電界効果トランジスタ を有することを特徴とする高電圧パルス発生回路。
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