WO2005101482A1 - Procede de preparation de puces electroniques, et ensemble de puces en resultant - Google Patents

Procede de preparation de puces electroniques, et ensemble de puces en resultant Download PDF

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WO2005101482A1 PCT/FR2005/000831 FR2005000831W WO2005101482A1 WO 2005101482 A1 WO2005101482 A1 WO 2005101482A1 FR 2005000831 W FR2005000831 W FR 2005000831W WO 2005101482 A1 WO2005101482 A1 WO 2005101482A1
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Philippe Planelle
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STMicroelectronics SA
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/3025—Wireless interface with the DUT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes

Definitions

  • PROCESS FOR PREPARING ELECTRONIC CHIPS, AND CHIP ASSEMBLY THEREFROM PROCESS FOR PREPARING ELECTRONIC CHIPS, AND CHIP ASSEMBLY THEREFROM.
  • the invention relates generally to manufacturing and testing techniques in the field of microelectronics.
  • the invention relates, according to a first of its aspects, to a method for preparing electronic chips, comprising a test phase during which test signals are delivered to each of the chips of a set of chips belonging to -hysically to the same wafer of semiconductor material on which these chips were produced together, and a tracking phase during which each chip in the assembly is identified as being, or not, confirms to a pre-established functional model according to whether or not it adopts a predetermined behavior in response to the test signals.
  • EWS Electronic Wafer Sort
  • the chips are connected both to a test signal generator by their input and output ports, and to a source of electrical power by their supply terminals.
  • test signals sent to each chip by the test signal generator play the role of stimuli and induce a certain behavior of this chip, translating by logic and / or electrical states, the comparison of which with the states normally expected in response to these test signals makes it possible to determine whether the chip tested is functioning correctly or not.
  • defective chips are the subject of an ink marking or a location by computer recording of their position on the wafer, in order to be separated from the marketable chips and put in rebixt.
  • the invention which is situated in this context, aims to propose a method making it possible to reduce, in a very significant manner, the time for testing platelets.
  • the method of the invention is essentially characterized in that it comprises a manufacturing phase prior to the test phase and consisting of less to equip each of the chips with the whole of a reception module suitable for receiving signals transmitted without contact, of a self-test module connected to the reception module of this same chip, and of an optical developer of state, in that the test phase is implemented by delivering the test signals in parallel to the respective reception modules of the different chips of the assembly intended for the self-test modules of these same chips, and in that the identification phase includes an operation for controlling the optical status revealer of each chip by means of the self-test module of this chip, the optical status revealer being placed, under the control of the self-test module, in one either d e two different optical states depending on whether or not the chip it equips adopts the predetermined behavior in response to the test signals
  • the test phase comprises an operation consisting in supplying each of the chips of the assembly with electrical energy and which can for example be implemented by supplying the chips in parallel by means of a spike card.
  • the operation of controlling the optical status revealer of each chip by means of the self-test module of this chip advantageously comprises controlling the passage of an electric current through an electrically modifiable element of this chip.
  • the electrically modifiable element can consist of a heating element, such as for example a resistor, undergoing a rise in temperature when the electric current passes.
  • Such a rise in temperature can thus be captured by an infrared camera, this camera thus participating in the visualization of the optical status indicator that constitutes the heating element.
  • the electrically modifiable element can also, alternatively or cumulatively, be constituted by an element with a destructive structure, such as for example a fuse, a reverse fuse, or a zener diode, undergoing a structural modification when the electric current passes. .
  • the irreversible change of state represented by this structural modification for example the destruction of a fuse
  • the manufacturing phase comprises, for each chip, the selective deposition of a layer of a thermosensitive material placed in thermal contact with the heating element, this layer having a variable optical property with its temperature. and forming with the heating element the optical state developer.
  • the selective deposition of the layer of heat-sensitive material preferably comprises an operation of deposition, over the entire wafer, of a layer of heat-sensitive and photosensitive resin, a masking operation and an etching operation, the masking and etching operations eliminating at least the heat-sensitive resin deposited on the wafer in the vicinity of the terminals power supply and electrical input / output ports of the chips.
  • the process of the invention when considered to its end, comprises, after the identification phase, a selection operation during which the chips which have not adopted the predetermined behavior are eliminated in response to the test signals, and a cutting operation during which each chip in the assembly is physically separated from the wafer and from the other chips in the assembly.
  • the invention also relates to any set of at least one electronic chip produced by the implementation of the method as previously described, that is to say comprising all the means which have enabled the implementation of this method.
  • the invention relates to a process for preparing, for their marketing and their subsequent exploitation, electronic chips produced on the same wafer 100 of semiconductor material.
  • the invention essentially relates to two phases of this method which today pose a problem, namely the test phase during which test signals St are delivered to each of the chips, such as 11 to 13, of a set 10 of chips of the wafer 100, and the phase of -discovering during which each chip of the assembly 10 is identified as being, or not, devoid of functional defect.
  • the method of the invention provides, in the manufacturing phase which precedes the test phase, to equip each of the chips such as 11 to 13 of the wafer 100, with a receiving module 2, a self-test module 3, and an optical status indicator 4, the reception module 2 being at least designed to receive test signals St transmitted without contact, for example by radio, by the sequence generator 20 test.
  • modules are represented in the figure as being individualized, that is to say as hardware elements separated both from each other and from the functional core 6 of each chip, the person skilled in the art will understand on the one hand that these modules may include, in known manner, non-programming elements likely to be materialized in the figure, and on the other hand that the material elements constituting these modules could possibly be completely nested one inside the other from a topological point of view.
  • the self-test module 3 is functionally linked to the reception module 2 and to the heart 6 of each chip, and that the optical status indicator 4 is controlled by the self-test module 3.
  • the self-test module 3 is connected to the heart 6 of the chip so as to be able to inject into the latter, and recover from the latter, the input-output data present on the input-output ports 52 of this heart 6.
  • the test phase can be implemented by addressing in parallel, to the different reception modules 2 of the different chips such as 11 to 13 of the wafer 100, the test signals St delivered by the generator 20 and intended to the self-test modules 3 of these same chips.
  • the various chips 11 to 13 of the wafer 100 are for example supplied with electrical energy, in a manner known per se, by means of a spike card connected in parallel to the various electrical supply terminals 51 of these chips.
  • the tracking priase is implemented, at the level of each chip such as 11 to 13, by controlling the optical developer status 4 of this chip by means of the self-test module 3 of this same chip.
  • the self-test module 3 of each chip places the optical state revealer of this chip in one or the other of two different optical states depending on whether or not this chip adopts the behavior it is normally assumed to adopt in response to St. test signals
  • the optical state developer 4 of each chip can take many possible forms.
  • this developer 4 can comprise a heating element 41, such as an electrical resistance, in which the self-test module 3 of the chip selectively controls the passage of an electric current in order to raise the temperature by the Joule effect in the case the chip has passed the entire test successfully.
  • a heating element 41 such as an electrical resistance
  • the rise in temperature of the heating element 41 of each operational chip can be detected by an infrared camera providing an image on which all the operational chips of the wafer are simultaneously visible, and therefore identified by their position on the wafer.
  • Element 41 in which the self-test module 3 of each chip controls the passage of an electric current can also be constituted by an element with a destructive structure, such as for example a fuse, a reverse fuse, or a zener diode , that is to say by an element undergoing a modi ication of structure with the passage of a current correctly calibrated to operate such a structural modification.
  • a destructive structure such as for example a fuse, a reverse fuse, or a zener diode
  • a reverse fuse known to a person skilled in the art under its English name "antifuse” is an element which changes state by destruction of an insulator and which, conversely d 'a fuse, therefore undergoes a lowering of its impedance from its initial state to its final state.
  • the optical state developer 4 can, for each chip, be constituted by this element, the destruction of this element indicating that the chip which it equips is operational.
  • the optical state indicator 4 of each chip can, in addition to this element, comprising a layer of a heat-sensitive material 42 selectively deposited on the chip, placed in thermal contact with the element 41 of this chip, and having an optical property which varies with its temperature.
  • the heat-sensitive material changes color irreversibly when it undergoes a rise in temperature, such a change in color therefore identifying each operational chip.
  • the layer of heat-sensitive material 42 consists of a layer of resin which is not only heat-sensitive but also photosensitive.
  • this resin it is possible to firstly deposit this resin on the entire wafer 100, then to remove, by masking and etching operations well known to those skilled in the art, the resin which has been deposited on the wafer in the vicinity of the power supply terminals 51 and the electrical input / output ports of each chip, as well as of any other structure capable of being the seat of a temperature rise, independently of the temperature of the element 41.
  • This precautionary measure makes it possible to avoid any untimely optical change in the layer of heat-sensitive material by subtracting this change from the influence of irrelevant parameters, and therefore to avoid any error in the identification of operational chips.
  • the wafer 100 is cut so as to detach each chip from this wafer and to separate it from neighboring chips, all the chips previously identified as non-functional then being eliminated.
  • the implementation of the method of the invention involves the manufacture of wafers, the chips of which are individually provided with a receiving module 2, a self-test module 3, and an optical state developer 4, this process therefore leading to the production of such chips.

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Abstract

L'invention concerne un procédé permettant d'une part de tester, au moyen de signaux de test (St), des puces électroniques (11 à 13) réalisées sur une même plaquette (100) de matériau semi-conducteur, et d'autre part de discriminer les puces opérationnelles des puces défaillantes. Selon l'invention, chaque puce de la plaquette est dotée d'un module de réception (2) de signaux transmis sans contact, d'un module d'autotest (3) relié au module de réception (2) de cette même puce (11 à 13), et d'un révélateur optique d'état (4) commandé par le module d'autotest, de sorte que les signaux de test (St) peuvent être adressés en parallèle à toutes les puces de la plaquette, et que chaque puce ayant passé le test avec succès est directement identifiée par un changement d'état optique du révélateur d'état (4) commandée par le module d'autotest de cette puce.

Description

PROCEDE DE PREPARATION DE PUCES ELECTRONIQUES, ET ENSEMBLE DE PUCES EN RESULTANT.
L'invention concerne, de façon générale, les techniques de fabrication et de test dans le domaine de la microélectronique.
Plus précisément, l'invention concerne, selon un premier de ses aspects, un procédé de préparation de puces électroniques, comprenant une phase de test au cours de laquelle des signaux de test sont délivrés à chacune des puces d'un ensemble de puces appartenant p-hysiquement à une même plaquette de matériau semi-conducteur sur laquelle ces puces ont été réalisées ensemble, et une phase de repérage au cours de laquelle chaque puce de l'ensemble est identifiée comme étant, ou non, confoirme à un modèle fonctionnel préétabli selon qu'elle adopte, ou non, un comportement prédéterminé en réponse aux signaux de test.
Au ourd'hui, la plupart des plaquettes porteuses de puces électroniques doivent être testées à 100%, conformément à une approche qualitative connue sous 1 ' acronyme EWS (pour "Ele-ctrical Wafer Sort", c'est-à-dire "tri électrique de plaçruettes" ) .
Pour- ce faire, les puces sont connectées à la fois à un générateur de signaux de test par leurs ports d'entrée et de sortie, et à une source d'alimentation électrique par leuirs bornes d'alimentation.
Les signaux de test adressés à chaque puce par le générateur de signaux de test jouent le rôle de stimuli et indu-isent un certain comportement de cette puce, se traduisant par des états logiques et / ou électriques dont la comparaison aux états normalement attendus en réponse à ces signaux de test permet de déterminer si la puce testée fonctionne correctement ou non.
Traditionnellement, les puces défectueuses font -L'objet d'un marquage à l'encre ou d'un repérage par enregistrement informatique de leur position sur la plaquette, afin d'être séparées des puces commercialisables et mises au rebixt .
Ce processus, qui requiert un matériel très sophist-Lqué et très coûteux, présente l'inconvénient supplémentaire de durer plusieurs dizaines de minutes ou plusieurs heurres par plaquette.
En effet, sa mise en œuvre exige, outre la mise au point du logiciel de test et son chargement sur le banc de test, le chargement physique de la plaquette sur" le banc d& test, l'alignement très précis de la plaquette pour la connexion de la sonde de test sur les ports d'entrée et de sorrtie de la puce à tester, le déroulement du test, le déplacement de la sonde et sa connexion sur la puce voisine de la plaquette, ce processus étant réitéré jusqu'à la fin du test de toutes les puces de la plaquette.
Plusieurs techniques ont été envisagées pour réduire le temps de test, et en particulier : (a) tester simultanément plusieurs puces de la plaquette en utilisant plusieurs sondes travaillant en parallèle, (b) éliminer de la séquence de test des tests dont le taux de défaillance est faible, (c) ne tester de façon complète que certaines puces, et (d) optimiser la séquence de test. La première voie est intéressante, mais ne permet au mieux que de tester 128 puces en parallèle, alors que les plaquettes en contiennent typiquement plus de mille.
Les seconde et troisième voies sont en contradiction avec le souhait d'un test à 100%. Ainsi, si le test est malencontreusement effectué sur des puces saines d'une plaquette présentant par ailleurs des défauts localisés, toutes les puces défaillantes de cette plaquette seront à tort considérées comme opérationnelles.
Enfin, la dernière de ces voies n'apporte qu'une réduction relativement mineure du temps de test en contrepartie d'un effort relativement important d'optimisation de la séquence de test.
Cette problématique a conduit, plus récemment, à prévoir dans chaque puce, dès l'origine et par construction, des moyens de test internes de différents types, bien connus de l'homme du métier sous leurs acronymes correspondants- tels que DFT (pour "Design For Test", c'est-à-dire "construction adaptée au test"), BIST (pour "Built In Self Test", c'est- à-dire "autotest intégré"), SCAN (c'est-à-dire "balayage"), etc.
En dépit de l'intérêt considérable de ces outils, les techniques actuelles ne permettent pas de réduire le temps de test d'une plaquette en-dessous de plusieurs dizaines de minutes .
L'invention, qui se situe dans ce contexte, a pour but de proposer un procédé permettant de réduire, de façon très sensible, le temps de test des plaquettes. A cette fin, le procédé de l'invention, par ailleurs conforme à la définition générique qu'en donne le préambule ci-dessus, est essentiellement caractérisé en ce qu'il comprend une phase de fabrication antérieure à la phase de test et consistant au moins à équiper chacune des puces de l'ensemble d'un module de réception propre à recevoir des signaux transmis sans contact, d'un module d'autotest relié au module de réception de cette même puce, et d'un révélateur optique d'état, en ce que la phase de test est mise en œuvre en délivrant les signaux de test en parallèle aux modules de réception respectifs des différentes puces de l'ensemble à destination des modules d'autotest de ces mêmes puces, et en ce que la phase de repérage comprend une opération de commande du révélateur optique d'état de chaque puce au moyen du module d'autotest de cette puce, le révélateur optique d'état se plaçant, sous le contrôle du module d'autotest, dans l'un ou l'autre de deux états optiques différents selon que la puce qu'il équipe adopte, ou non, le comportement prédéterminé en réponse aux signaux de test.
La phase de test comprend une opération consistant à alimenter chacune des puces de 1 ' ensemble en énergie électrique et qui peut par exemple être mise en œuvre en alimentant les puces en parallèle au moyen d'une carte à pointes .
L ' opération de commande du révélateur optique d' état de chaque puce au moyen du module d'autotest de cette puce comprend avantageusement la commande du passage d'un courant électrique dans un élément électriquement modifiable de cette puce. L'élément électriquement modifiable peut être constitué par un élément chauffant, tel par exemple qu'une résistance, subissant une élévation de température au passage du courant électrique.
Une telle élévation de température peut ainsi être captée par une caméra infrarouge, cette caméra participant ainsi à la visualisation du révélateur optique d'état que constitue 1 ' élément chauffant .
L'élément électriquement modifiable peut aussi, de façon alternative ou cumulative, être constitué par un élément à structure destructive, tel par exemple qu'un fusible, un fusible inverse, ou une diode zener, subissant une modification de structure au passage du courant électrique.
Dans ce cas, le changement irréversible d'état que représente cette modification de structure, par exemple la destruction d'un fusible peut, en soi, constituer le révélateur optique d'état.
Il est néanmoins encore possible de prévoir que la phase de fabrication comprenne, pour chaque puce, le dépôt sélectif d'une couche d'un matériau thermosensible placé en contact thermique avec l'élément chauffant, cette couche présentant une propriété optique variable avec sa température et formant avec 1 ' élément chauffant le révélateur optique d'état.
Pour éviter toute erreur de lecture du révélateur optique d'état, le dépôt sélectif de la couche de matériau thermosensible comprend de préférence une opération de dépôt, sur toute la plaquette, d'une couche de résine thermosensible et photosensible, une opération de masquage et une opération de gravure, les opérations de masquage et de gravure éliminant au moins la résine thermosensible déposée sur la plaquette au voisinage des bornes d'alimentation et des ports d'entrées / sorties électriques des puces .
Le procédé de l'invention, lorsqu'il est considéré jusqu'à son terme, comprend, postérieurement à la phase de repérage, une opération de sélection au cours de laquelle sont éliminées les puces n'ayant pas adopté le comportement prédéterminé en réponse aux signaux de test, et une opération de découpage au cours de laquelle chaque puce de l'ensemble est physiquement séparée de la plaquette et des autres puces de l'ensemble.
L'invention concerne également tout ensemble d'au moins une puce électronique réalisée par la mise en œuvre du procédé tel que précédemment décrit, c'est-à-dire comportant tous les moyens qui ont permis la mise en œuvre de ce procédé.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence à la figure unique qui en illustre schématiquement le principe.
Comme annoncé précédemment, l'invention concerne un procédé pour préparer, à leur commercialisation et leur exploitation ultérieure, des puces électroniques réalisées sur une même plaquette 100 de matériau semi-conducteur. I-i ' invention porte essentiellement sur deux phases de ce procédé qui posent aujourd'hui problème, à savoir la phase cle test au cours de laquelle des signaux de test St sont cLélivrés à chacune des puces, telles que 11 à 13, d'un ensemble 10 de puces de la plaquette 100, et la phase de -repérage au cours de laquelle chaque puce de l'ensemble 10 est identifiée comme étant, ou non, dépourvue de défaut fonctionnel .
Pour replacer l'invention dans sa problématique, il s'agit clone, de façon aussi efficace que possible, d'adresser à chaque puce des signaux de test St produits par un générateur de séquence de test 20, et de déterminer si cette puce est ou non conforme à un modèle fonctionnel préétabli, selon qu'elle adopte ou non le comportement prédéterminé qui est attendu d'elle en réponse aux signaux cle test St.
Pour ce faire, le procédé de l'invention prévoit, dans la phase de fabrication qui précède la phase de test, d'équiper chacune des puces telles que 11 à 13 de la plaquette 100, d'un module de réception 2, d'un module cl'autotest 3, et d'un, révélateur optique d'état 4, le module de réception 2 étant au moins conçu pour recevoir eues signaux de test St transmis sans contact, par exemple par radio, par le générateur 20 de séquence de test.
Bien que ces différents modules soient représentés sur la figure comme étant individualisés, c'est-à-dire comme des éléments matériels séparés à la fois les uns des autres et clu cœur fonctionnel 6 de chaque puce, l'homme du métier comprendra d'une part que ces modules pourront comporter, eue façon connue, des éléments de programmation non susceptibles d'être matérialisés sur la figure, et d'autre part que les éléments matériels constitutifs de ces modules pourront éventuellement être totalement imbriqués les uns dans les autres d'un point de vue topologique.
Ce qu'il convient en revanche de retenir de la représentation symbolique sous laquelle 1 ' invention est illustrée par la figure, c'est que le module d'autotest 3 est fonctionnellement lié au module de réception 2 et au cœur 6 de chaque puce, et que le révélateur optique d'état 4 est commandé par le module d'autotest 3.
De plus, le module d'autotest 3 est connecté au cœur 6 de la puce de manière à pouvoir injecter à ce dernier, et récupérer de ce dernier, les données d'entrée-sortie présentes sur les ports d'entrée-sortie 52 de ce cœur 6.
Grâce à cet agencement, la phase de test peut être mise en œuvre en adressant en parallèle, aux différents modules de réception 2 des différentes puces telles que 11 à 13 de la plaquette 100, les signaux de test St délivrés par le générateur 20 et destinés aux modules d'autotest 3 de ces mêmes puces . Dans le même temps, les différentes puces 11 à 13 de la plaquette 100 sont par exemple alimentées en énergie électrique, de façon connue en soi, au moyen d'une carte à pointes branchée en parallèle sur les différentes bornes d'alimentation électrique 51 de ces puces.
La priase de repérage est mise en œuvre, au niveau de chaque puce telle que 11 à 13 , en commandant le révélateur optique d'état 4 de cette puce au moyen du module d'autotest 3 de cette même puce.
Plus précisément, le module d'autotest 3 de chaque puce place le révélateur optique d'état de cette puce dans l'un ou l'autre de deux états optiques différents selon que cette puce adopte, ou non, le comportement qu'elle est normalement supposée adopter en réponse aux signaux de test St.
Le révélateur optique d'état 4 de chaque puce peut prendre de nombreuses formes possibles.
En particulier, ce révélateur 4 peut comprendre un élément chauffant 41, tel qu'une résistance électrique, dans lequel le module d'autotest 3 de la puce commande sélectivement le passage d'un courant électrique pour en élever la température par effet Joule dans le cas où la puce a passé tout le test avec succès.
Dans ce cas, l'élévation de température de l'élément chauffant 41 de chaque puce opérationnelle peut être détectée par une caméra infrarouge fournissant une image sur laquelle toutes les puces opérationnelles de la plaquette sont simultanément visibles, et donc repérées par leur position sur la plaquette.
L'élément 41 dans lequel le module d'autotest 3 de chaque puce commande le passage d'un courant électrique peut aussi être constitué par un élément à structure destructive, tel par exemple qu'un fusible, un fusible inverse, ou une diode zener, c'est-à-dire par un élément subissant une modi ication de structure au passage d'un courant électrique correctement calibré pour opérer une telle modification de structure.
A toutes fins utiles, on rappelle ici qu'un fusible inverse, connu de l'homme du métier sous sa dénomination anglaise "antifuse" est un élément qui change d'état par destruction d'un isolant et qui, à l'inverse d'un fusible, subit donc un abaissement de son impédance en passant de son état initial à son état final.
Dans tous les cas où l'élément 41 présente une structure destructive, le révélateur optique d'état 4 peut, pour chaque puce, être constitué par cet élément, la destruction de cet élément indiquant que la puce qu'il équipe est opérationnelle.
Néanmoins. , dans tous les cas où l'élément 41 est le siège d'un dégagement de chaleur au passage du courant électrique déclenché par le module d'autotest, le révélateur optique d'état 4 de chaque puce peut, en plus de cet élément, comprendre une couche d'un matériau thermosensible 42 sélectivement déposé sur la puce, placé en contact thermique avec l'élément 41 de cette puce, et présentant une propriété optique variable avec sa température.
Par exemple, le matériau thermosensible change de couleur de façon irréversible lorsqu'il subit une élévation de température, un tel changement de couleur identifiant donc chaque puce opérationnelle.
De préférence, la couche de matériau thermosensible 42 est constituée par une couche de résine non seulement thermosen-sible mais également photosensible. Dans ce cas, il est possible de déposer, dans un premier temps, cette résine sur toute la plaquette 100, puis d'éliminer, par des opérations de masquage et de gravure bien connues de l'homme du métier, la résine qui a été déposée sur la plaquette au voisinage des bornes d'alimentation 51 et des ports d'entrées / sorties électriques de chaque puce, ainsi que de toute autre structure susceptible d'être le siège d'une élévation de température, indépendamment de la température de l'élément 41.
Cette mesure de précaution permet d'éviter tout changement optique intempestif de la couche de matériau thermosensible en soustrayant ce changement à l'influence de paramètres non pertinents, et donc d'éviter toute erreur dans l'identification des puces opérationnelles.
Après la pb_ase de repérage, la plaquette 100 est découpée de manière à détacher chaque puce de cette plaquette et à la séparer des puces voisines, toutes les puces préalablement repérées comme non fonctionnelles étant alors éliminées . Comme le comprendra l'homme du métier à la lecture de la description ci-dessus, la mise en œuvre du procédé de 1 ' invention implique la fabrication de plaquettes dont les puces sont individuellement dotées d'un module de réception 2, d'un module d'autotest 3, et d'un révélateur optique d'état 4, ce procédé conduisant donc à l'obtention de telles puces .

Claims

REVENDICATIONS .
1. Procédé de préparation de puces électroniques , comprenant une phase de test au cours de laquelle des signaux de test (St) sont délivrés à chacune des puces (11 à 13) d'un ensemble (10) de puces appartenant physiquement à une même plaquette (100) de matériau semi-conducteur sur laquelle ces puces (11 à 13) ont été réalisées ensemble, et une phase de repérage au cours de laquelle chaque puce de l'ensemble (10) est identifiée comme étant, ou non, conforme à un modèle fonctionnel préétabli selon qu'elle adopte, ou non, un comportement prédéterminé en réponse aux signaux de test, caractérisé en ce qu'il comprend une phase de fabrication antérieure à la phase de test et consistant au moins à équiper chacune des puces (11 à 13) de l'ensemble (10) d'un module de réception (2) propre à recevoir des signaux transmis sans contact, d'un module d'autotest (3) relié au module de réception (2) de cette même puce (11 à 13), et d'un révélateur optique d'état (4), en ce que la phase de test est mise en œuvre en délivrant les signaux de test (St) en parallèle aux modules de réception (2) respectifs des différentes puces (11 à 13) de l'ensemble (10) à destination des modules d'autotest (3) de ces mêmes puces, et en ce que la phase de repérage comprend une opération de commande du révélateur optique d'état (4) de chaque puce (11 à 13) au moyen du module d'autotest (3) de cette puce, le révélateur optique d'état se plaçant, sous le contrôle du module d'autotest, dans l'un ou l'autre de deux états optiques différents selon que la puce (11 à 13) qu'il équipe adopte, ou non, le comportement prédéterminé en réponse aux signaux de test (St) .
2. Procédé suivant la revendication 1, caractérisé en ce que la phase de test comprend une opération consistant à alimenter chacune des puces (11 à 13) de l'ensemble (10) en énergie électrique.
3. Procédé suivant la revendication 1 ou 2, caractérisé en ce que 1 ' opération de commande du révélateur optique d'état (4) de chaque puce (11 à 13) au moyen du module d'autotest (3) de cette puce comprend la commande du passage d'un courant électrique dans un élément (41) électriquement modifiable de cette puce.
4. Procédé suivant la revendication 3 , caractérisé en ce que l'élément électriquement modifiable (41) est un élément chauffant, tel par exemple qu'une résistance, subissant une élévation de température au passage du courant électrique.
5. Procédé suivant la revendication 3, caractérisé en ce que l'élément électriquement modifiable (41) est un élément à structure destructive, tel par exemple qu'un fusible, un fusible inverse, ou une diode zener, subissant une modification de structure au passage du courant électrique.
6. Procédé suivant la revendication 4, caractérisé en ce que la phase de fabrication comprend, pour chaque puce (11 à 13), le dépôt sélectif d'une couche d'un matériau thermosensible (42) placé en contact thermique avec l'élément chauffant (41), cette couche (42) présentant une propriété optique variable avec sa température et formant avec l'élément chauffant le révélateur optique d'état (4).
7. Procédé suivant la revendication 6, caractérisé en ce que le dépôt sélectif de la couche de matériau thermosensible comprend une opération de dépôt, sur toute la plaquette (100), d'une couche de résine thermosensible et photosensible (42) , une opération de masquage et une opération de gravure, les opérations de masquage et de gravure éliminant au moins la résine thermosensible déposée sur la plaquette au voisinage des bornes d'alimentation et des ports d'entrées / sorties électriques (51, 52) des puces (11 à 13) .
8. Procédé suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend, postérieurement à la phase de repérage, une opération de sélection au cours de laquelle sont éliminées les puces n'ayant pas adopté le comportement prédéterminé en réponse aux signaux de test, et une opération de découpage au cours de laquelle chaque puce (11 à 13) de l'ensemble (10) est physiquement séparée de la plaquette (100) et des autres puces de l'ensemble.
9. Ensemble d'au moins une puce électronique réalisée par la mise en œuvre du procédé suivant l'une quelconque des revendications précédentes .
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