KR970004079B1 - 반도체 칩 테스트 방법 및 장치 - Google Patents

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Abstract

요약없음.

Description

반도체 칩 테스트 방법 및 장치
제1도는 덴드라이트 커넥터의 단면도.
제2도는 본 발명의 방법의 흐름도.
제3도는 본 발명의 방법 및 시스템을 개략적으로 도시한 흐름도.
제4도는 본 발명의 번-인 테스터의 부분 단면도.
제5도는 본 발명의 방법과 시스템에 사용할 수 있는 조립체의 사시도.
제6도는 제5도에 도시된 가열 조립체의 하면의 사시도.
제7A,7B도는 본 발명의 방법과 시스템에 사용할 수 있는 칩 삽입 및 압착장치의 한 실시예를 도시한 도면.
제8A,8B도는 본 발명의 방법의 방법과 시스템에 사용할 수 있는 칩 삽입 및 압력장치의 다른 실시예를 도시한 도면.
제9도는 번-인 테스터로부터 집적회로 칩을 제거하기 위해 순차적으로 진공과 압력을 가하는 장치를 도시한 도면.
제10도는 다중 번-인 테스터.
제11도는 테스트 벡터를 예시하기 위해 사용된 RAM과 디코더의 회로도.
제12도는 RAM 셀내의 수동 결함을 표현한 도면.
제13도는 RAM 소자내의 능동 결함을 표현한 도면.
제14A도는 종래 기술의 “온/오프”전착 방법의 전압 대 타이밍도.
제14B도는 본 발명의 바람직한 실시예의 역전방법의 전압 대 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
11 : 번-인 보드13 : 접점
31 : 역전 집적회로 칩51 : 가열 조립체
53 : 보드55 : 전력 케이블
57 : 공급 케이블91 : 칩 유지 고정구
149 : 내부 요홈161 : 테스터.
본 발명은 집적회로 칩 테스팅(integrated chip testing)에 관한 것이다. 전형적으로 집적회로 칩은, 예를들어, 솔더 본딩(solder bonding), 브레이징(brazing), 제어형 컬랩스 칩 접속(controlled collapse chip connect), 와이어 리드 본딩(wire lead bonding), 금속 범프 본딩(metal bump bonding), 테이프 자동 본딩(tape automated bonding : TAB)등에 의해 열 전도성 모듈 칩 캐리어(thermally conductive module chip carrier)와 같은 칩 캐리어(chip carrier), 회로카드 혹은 기판에 부착된다. 웨이퍼(wafer)가 다이싱(dicing)된 직후, 칩은, 예를 들어, 전기적으로 테스트되며 논리적으로 테스트된다.
능동 및 수동 패턴 결함(active and passive pattern faults)과 “1에 고정(stuck at 1)”혹은 “0에 고정(stuck at 0)”결함에 대한 테스트와 같은 몇몇의 테스트는 미묘(subtle)하다.
결함이 발견되었을 때, 칩은 카드나 기판으로부터 제거된다.
이러한 칩 제거는, 특히 캡슐화 칩 접속(encapsulation chip connection) 기술에 의해 접착(bond)되고 통상적으로 다중-칩 모듈(multi-chip modules)에서 존재하고 고 입/출력 밀도 집적회로 칩(high I/O density integrated circuip chip)의 경우에 있어서는, 단순한 "솔더 제거(dissoldering)"만으로 해결되지 않는다. 그 이유는 칩에 결함이 있는 것으로 판단될 때, 그 칩을 제거하고, 칩 위치(chip site)를 교정(redress)하고, 새로운 칩을 설치(install)하여 테스트하여야 하기 때문이다. 폴리머 기판(polymeric substrate)의 경우, 칩 위치 교정은 밀링 공정(milling)을 포함할 것이다.
본 발명의 칩 테스터(chip tester)는 비경제적인 재작업(rework)의 필요성을 실질적으로 감소시킨다. 본 발명의 방법에 따르면, 반도체 칩의 테스트 방법이 제공된다. 개개의 반도체 칩은 입/출력(I/O), 전원(power)그리고 접지 접점(ground contacts)을 갖는다. 본 발명의 방법에 따르면, 테스트 설비 시스템(test fixture system)이 제공된다. 테스트 설비 시스템은 칩 테스트 전용 설비(a dedicated fixture just for testing chips), 칩 삽입 도구(chip insertion tools), 칩 위치 도구(chip positioning tool), 그리고 칩 제거 도구(chip removal tools)를 포함한다. 개개의 도구, 즉, 칩 삽입 도구, 칩 위치 도구, 칩 제거 도구들의 기능들은 보다 적은 수의 도구로 구성된 세트(smaller set of tools)로 결합(combing)될 수 있다. 이러한 칩 테스트 설비 시스템은 반도체 칩상의 접점(contacts)에 대응하는 접점을 갖는다. 캐리어 접점은 낮은 전지접촉저항을 가지며, 테스트 도중에는 집적회로 칩을 제위치에 유지시키며 테스트 후에는 용이하게 칩을 제거할 수 있도록 한다.
본 발명에 따르면 테스트 설비 접점(test fixture contacts)은 덴드라이트 표면(dendritic surface)을 구비한다. 덴드라이트는 전기 전도 물질(electrical conductive material)로 된 일반적으로 평평한 영역(generally planar area)으로부터 외측으로 연장된 수직 부재(vertical members)를 의미한다. 원주형 성장 프로세서(columnar grwth process)에 의해 생성된 덴드라이트는 통상적으로 1.0 이상의 수평면적에 대한 수직면적의 종횡비(aspect ratio)와 대략 10㎛에서 100㎛의 전기 전도 물질의 평면으로부터 높이를 가진다.
칩 테스트 설비 시스템상에서 칩 접점은 도체 패드(conductor pads)를 포함하는 덴드라이트와 전기적으로 접촉된다. 전기 전도 접촉(electrically conductive contact)은 낮은 임피던스, 낮은 접촉저항(low contact resistance)을 가져야 하며, 집적회로 칩이 기판 혹은 설비에 대하여 수평이동하지 않도록 고정시켜야 한다. 테스트 신호 입력벡터(test signal input vectors)가 반도체 칩의 입력단(inputs)에 인가되고, 출력 신호 벡터가 반도체 칩으로부터 복원(recover)된다.
본 발명의 바람직한 실시예에 있어서, 칩 테스트는 테스트중인 집적회로 반도체 칩 혹은 칩들에 열을 가하므로써 가속화될 수 있다.
칩은 설비로부터 제거되어 폐기되거나 또는 적절한 기판에 부착된다.
열 전도성 모듈, 세라믹 기판, 그리고 폴리머 기판을 포함하는 집적회로 칩 캐리어에 있어서, 테스트 및 교체(replacement) 비용을 최소화하는 동시에, 결함있는 집적회로 칩을 가진 모듈의 장착을 최소화하는 것이 필요하다.
다이싱(dicing) 이전의 각종 제조 단계동안 집적회로는 각종 웨이퍼 단계 테스트(wafer level tests)를 받게 된다. 그러나, 다이싱 후에는 집적회로 칩을 테스트하는 것은 특히 어렵고 많은 비용이 든다. 집적회로 칩은 캐리어, 카드, 기판등에 배치(populating)되기 이전에 자신의 핀과 패드를 통해서 테스트되어야 한다는 것이 하나의 이유이다.
카드, 기판 혹은 다른 팩키지(packages)의 배치에 있어서, 집적회로 칩은, 예를 들어, 솔더 본딩, 제어형 컬랩스 칩 접속, 와이어 리드 본딩등에 의해 회로카드 혹은 기판에 부착된다. 그후 칩은 조립체(assembly)의 일부로서, 예를 들면, 전기적으로 또한 논리적으로 테스트된다. 능동 및 수동 패턴 결함(active and passive pattern faults)과 “1에 고정(stuck at 1)”혹은 “0에 고정(stuck at 0)”결함에 대한 테스트와 같은 몇몇의 테스트는 미묘(subtle)하다. 결함이 발견되었을 때, 칩은 카드나 기판으로부터 제거된다. 특히, 고 입/출력 밀도 칩(high I/O density chip)과 캡슐화 칩 접속 기술에 의한 칩, 다중-칩 모듈의 경우에 있어서, 칩에 결함이 있는 것으로 판단되는 경우, 그 칩은 제거되고, 칩 위치(chip site)가 교정되며 새로운 칩이 설치되어 테스트되어야 하기 때문에, 상기한 칩제거는 단순한 “솔더제거 ”단계에 그치지 않는다. 폴리머 기판의 경우에 있어서, 칩 위치의 교정은 밀링(milling)을 포함할 것이다.
ULSI 집적회로 메모리와 논리 칩이 “High Performance Test System”이란 명칭의 IBM 기술 공개서(IBM Technical Disclosure Bulletin) 제33권(Volume 33), N0.1A(1990년 6월), 124 내지 125페이지에 기술되어 있다. 상기 기술 공개서에 개시된 방법에 의하면, 제1실리콘 웨이퍼 “테스트 기판”은 테스트될 제2실리콘 웨이퍼의 금속층(metallization)에 대해 상보적인(complementary)금속층을 갖는다. 제2실리콘 웨이퍼는 접점상에 C4(제어형 컬랩스 칩 접속), 납/주석 솔더 볼(Pd/Su solder ball)을 갖는다. 제1실리콘 웨이퍼와 제2실리콘 웨이퍼는 실질적으로 평평하고 나란한 표면을 구비하며, 최소의 테스트 압착력(compressive force for testing)을 필요로 하는 것으로 설명되었다.
구성 요소 조립(component assembly)에 앞서 인쇄 회로 카드(PCC)와 기판(PCB)의 전기적 테스트를 수행하기 위한 개재물형(interposer-type) 테스트 헤드 제조방법이 “New Products Test Interposer”란 명칭으로 연구 공개서(Research Disclosure), 1990년 1월, No.309[케네스 메이슨 출판사(Kenneth Mason Publication Ltd), 영국]에 기술되어 있다. 테스트 개재물은 테스트될 회로의 미러 이미지 회로(mirror image circuit)로서 제작된다. 그러나, 단지 랜드(land) 및 패드(pad)와 같은 테스트될 접점만이 제공된다. 회로선은 제공되지 않는다. 테스트 개재물 패드는 테스트될 인쇄 회로 구성 요소상의 대응하는 접점에 전기적으로 접촉하도록 덴드라이트 물질에 의해 코팅된다. 그후 회로 기판 혹은 카드 및 테스터가 테스트를 위해 접촉된다.
압착형 테스터(compressive type tester)는 통상적으로 여만(Yerman)등의 “TAPE AUTOMATED MANUFACTURE OF POWER SEMICONDUCTOR DEVICES”란 명칭의 미합중국 특허 제4,716,124호, 브라운(Brown)의 “TEST FIXTURE CAPABLE OF ELECTRICALLY TESTING AN INTEGRATED CIRCUITDIE HAVING A PLANAR ARRAY OF CONTACTS”란 명칭의 미합중국 특허 제,820,976호와, 로빌러드(Robillard)등의 “INTEGRATED TEST AND ASSEMBLY DEVLCES”란 명칭의 미합중국 특허 제4,189,825호에 설명되어 있다.
로빌러드(Robillard)등의 “INTEGRATED TEST AND ASSEMBLY DEVICES”란 명칭의 미합중국 특허 제4,189,825호는 빔 리드 형태(beam lead type)의 칩을 기술하는데, 기판 리드 상에는 날카로운 접점(sharp points)이 형성되고 반도체에는 에칭된 원추형 구멍(conical holes)이 형성된다. 반도체와 원추형 구멍은 얇은 순응가능한 금속막(thin, conformal metal film)에 의해 금속도금(metallize)되어, 이 금속층에 원추형 구멍을 남긴다. 이러한 구멍은 기판리드상의 날카로운 접점에 대응한다. 로빌러드등의 특허에 따르면, 칩은 조립되어 테스트될 수 있고, 결함이 있는 칩은 본딩에 앞서 제거되고 대체된다. 본딩은 초음파 용접(ultrasonic welding)에 의한다.
덴그라이트 접속(dendritic connections)은 빈드라(Bindra)등의 “SEPARABLE ELECTRICAL CONNECTION TECHNOLOGY”란 명칭으로 IBM사에 양도된 미합중국 특허 제5,137,461호에 기술되어 있다. 빈드라등의 특허 문헌에는 전기적 접속을 분리하거나 재접속시킬 수 있는 전기적 장비가 설명된다. 빈드라등의 커넥터는 기다란 실린더 형태에 의해 특징지워지는 덴드라이트를 가진다. 이들 실린더형 덴드라이트는 묽은 전해액(dilute eletrolyte)을 사용하는 고주파, 고전압, 고전류 밀도 펄스 도금 방법(high frequency, high voltage, high current density, pulse plating methodology)에 의해 제조된다. 빈드라등의 특허 문헌에는 펄스 도금 기법에 의해 평방 센티미터당 50Hz 내지 450Hz와 200mA 내지 1100mA에서 팔라듐 10-150밀리몰의 염화 팔라듐(Pd) 테트라 아민과, 5몰의 염화 암모늄 용액으로부터 Pd를 펄스 전착하는 방법이 기술되어 있다.
팔라듐 덴드라이트 전착은 유럽 특허 제0054695호와 미합중국 특허 제4,328,286호(유럽 특허 제0020020호)에 보다 상세히 기술되어 있다.
크로스비(Crosby)등의 “ELECTROPLATING A SUBSTRATE WITH TWO LAYERS OF PALLADIUM”이란 명칭의 미합중국 특허 제4,328,286호(유럽 특허 제20020호)에는 전기 접점을 위한 저 다공성(porosity) Pd 피복물의 제조 방법이 기술되어 있다. Pd 피복물은 양이온성 착화합물 Pd(NH3)4 ++와 지지 음이온(Cl-, Br-, NH2SO3 -, NO2 -와 NO3 -)을 갖는 유리 암모니아를 함유하는 수성 욕으로부터 발생된 Pd의 제1층을 전착시킨 후 지지 양이온을 갖는 음이온성 착화합물 Pd(MO2)2 4-을 함유하는 수성 욕으로부터 발생된 제2Pd층을 전착시켜 제조한다.
IBM사에 양도된 유럽 특허 제54695호(1982년 6월 30일 공개되어, 1985년 9월 11일 특허 허여되었으며, 1980년 12월 24일 출원된 미합중국 특허출원 제219660호의 대응 특허)에는 비교적 묽은 용액을 탱크안에 있는 이 용액의 표면과 완전히 이격되어 상부에 위치한 캐소드(cathode) 위로 분무시킴으로써 전착하는 방법에 의해 Pd전기 접점을 제조하는 방법이 개시된다. 상기 용액은 캐소드 하단부(bottom end)로부터 탱크내로 다시 떨어지는 연속적인 커튼(curtain)을 형성한다. 이러한 전착 방법에는 통상의 전류 보다 높은 전류를 사용한다. 이러한 방법으로 수득된 덴드라이트는 통상적인 방법으로 수득한 것 보다 큰 단면(cross-section)을 가진다.
종래 기술은 신속하고, 재생 가능하며, 낮은 비용과, 높은 처리량의 집적회로 칩 테스트 수단을 제공하지 못한다.
본 발명의 목적은 신속(rapid)하고, 재생가능(reproducible)하며, 낮은 비용(low cost)과, 높은 처리량(high throughput)이 집적회로 칩 테스트 수단을 제공하는데 있다.
본 발명의 다른 목적은 신속하고, 재생 가능하며, 낮은 비용과, 높은 처리량의 집적회로 칩 테스트 방법 및 장치를 제공하는데 있다.
본 발명의 다른 목적은 칩을 용이하게 위치시킬 수 있고 일시적으로 부착할 수 있으며 테스트후, 용이하게 제거할 수 있는, 신속하고 재생 가능하며 낮은 비용과 높은 처리량의 집적회로 칩 테스트 방법 및 장치를 제공하는데 있다.
본 발명의 방법에 따르면, 반도체 칩을 테스트하기 위한 방법이 제공된다. 집적회로 칩은 특별한 도구에 의해 테스트 설비내에 위치되고, 조심스럽게 유지되는 테스트 조건하에서 테스트 설비내에서 테스트되고, 아무런 손상없이 제거된다.
본 발명의 방법에서는, 칩 테스트 설비 시스템이 제공된다. 이러한 칩 테스트 설비 시스템은 반도체 칩상의 접점에 대응하는 접점을 갖는다. 캐리어 접점은 덴드라이트 표면을 갖는다.
칩 접점은 칩 테스트 설비 시스템상의 도체 패드에 의해 압착 접촉(compressive contact)된다. 칩 접점은 C4 솔더 볼, 솔더 범프, 브레이징 합금 범프, 금, 은, 구리 혹은 알루미늄 범프 또는 패드와 같은 금속 범프 또는 패드, 와이어 리드 접속 패드, 혹은 테이프 자동 본딩 접속패드일 수 있다. 덴드라이트 표면과 칩 접점 사이의 압착접촉은 칩 접촉표면을 변형시키고, 높은 전기 전도성을 갖는 일시적인 접착(bond)을 제공한다. 테스트 신호 입력벡터는 이러한 높은 전기적 전도성 접착을 가로질러 반도체 칩의 입력에 인가되고, 출력 신호 벡터는 이러한 높은 전기적 전도성 접착을 가로질러 반도체 칩으로부터 복원된다.
테스트후, 이러한 일시적 접착은 칩 혹은 칩 접점에 손상을 주지 않고 분리되며, 칩은 테스트 설비로부터 조심스럽게 제거된다.
본 명세서에서 사용되는, “덴드라이트”는 통상적으로 편탄한 영역으로부터 외측으로 연장하는 수직 부재로 형성되는 고 표면적 전기 전도성 패드와 접점(high surface area electrically conductive pads and contacts)이다. 원주형 성장 프로세스에 의해 생성되는 덴드라이트는 통상적으로 대략 1.0의 수명면적에 대한 수직면적의 종횡비와, 10㎛에서 100㎛의 전기 전도성 물질의 평면으로부터의 높이 값을 가진다.
덴드라이트 형태(dendritic morphology)는 고전압, 고전류, 고전류 밀도에서 수행되는 전기도금에 의해, 원주형 성장을 일으키는 즉, 전해질내에서 매우 낮은 양이온 집중을 일으키는 조건하에서, 하부층(underlayer)을 전기도금하므로써 얻어진다. 전기도금 전류는 펄스 전류(pulsed current)인 것이 바람직하다.
생성된 덴드라이트는 대략 10미크론 내지 100미크론의 최고 높이를 갖고 평방 밀리미터당 대략 200 내지 500 덴드라이트의 밀도(단위 면적당 덴드라이트)를 가진다.
덴드라이트는 대략 3 내지 5밀리옴(milliohms)의 칩 접속패드와 덴드이라트 패드 접촉간 저항을 가진다.
본 발명의 방법에 따르면, 반도체 칩 테스트 방법이 제공된다. 본 발명의 바람직한 실시예의 의하면, 테스터내에 반도체 칩을 배치(place)하고, 테스트 도중 반도체 칩을 위치시키고 유지하며, 테스트 완료후 반도체 칩을 제거하기 위한 장치가 제공된다. 개개의 반도체 칩은 입/출력, 전원, 접지접점을 갖는다. 본 발명의 방법에 의하면, 칩 테스트 설비 시스템이 제공된다. 칩 테스트 설비 시스템은 덴드라이트 칩 커넥터를 가진 번-인 보드(burn in board)와, 번-인 보드 테스터상에 집적회로 칩을 배치하기 위한 수단과, 테스트중인 집적회로에 열과 압착력을 가하기 위한 수단과, 테스트 종료후 번-인 보드 테스터로부터 집적회로 칩을 제거하기 위한 수단을 포함한다.
집적회로 칩 테스트 설비의 번-인 보드과 시스템은 반도체 집적회로 칩상의 접점에 대응하는 접점을 갖는다. 테스트 설비 접점은 원주형 덴드라이트 표면(columnar dendritic surfaces) 혹은 폴리머 코어 원추형 커넥터 표면(polymer core conical connector surfaces)과 같은 전기 전도성 표면 영역을 갖는다.
칩 접점은 칩 테스트 설비 시스템상의 도체 패드와 전기적으로 접촉된다. 플립 칩 커넥터 칩들(flip chip connector chips)의 경우에 있어서, 칩들은 통상의, 커넥터가 아래로 향하는, 형태로(normal, connector down, configuration) 테스트된다. 테이프 자동 본딩 칩 혹은 와이어 리드 커넥터 칩과 같은, 상면(top surface)상에 접점을 가지는, 다른 장착기술을 사용하도록 의도된 칩의 경우, 칩들은 테스트를 위해 그들 접점이 아래로 향하는 역전 형태로 장착될 수 있다. 테스트 신호 입력벡터가 반도체 칩의 입력단에 인가되고, 출력신호 벡터가 반도체 칩으로부터 복원된다.
테스트 종료후 칩은 기판으로부터 제거될 수 있다.
본 발명의 바람직한 실시예에 따르면, 집적회로 반도체 칩을 테스트하기 위한 방법과 장치가 제공된다. 테스트중인 칩 혹은 칩들은 하면 전기적 접속(bottom surface electrical connection)을 갖는 칩일 수 있으며, 이들은 “플립 칩” 접착기능 칩(“flip chip” bondable chip)으로서 특징지워진다. 이와 달리, 칩은 커넥터가 위로 향하는 종래의 칩일 수 있다. 칩은 제1다수의 입/출력, 전원, 그리고 접지 접점을 갖는다. 이들 접점은 전형적으로 솔더, 200℃ 미만의 용융점을 가지는 낮은 용융점 합금, 솔더 볼, 브레이징 합금 범프 및 볼, 금, 은, 구리 혹은 알루미늄과 같은 전도성 금속의 접점, 제어형 컬랩스 칩 커넥터(C4) 볼, 와이어 리드 본딩과 테이프 자동 존딩을 위한 패드등으로 구성된 그룹으로부터 선택될 수 있다. 통상적으로, 칩 커넥터는 전기적 접촉 저항이 테스트 패드 물질에 의한 애브레이션(abrasion) 혹은 침투(penetration)에 의해 감소되는 금속물질로 형성된 구조로서 특징지워진다. 칩 커넥터는 “플립칩 ”본딩에서 처럼 칩의 하면상에 존재하거나, 혹은 테이프 자동 본딩 혹은 와이어 리드 본딩등에서와 같이 칩의 상면에 존재할 수 있다.
본 발명의 프로세서는 특별하고 독창적인(special and unique) 번-인 보드 테스터를 갖는 집적회로 칩 테스트 시스템을 제공하므로써 시작한다. 테스터는 제1다수의 접점에 대응하는 제2다수의 접점을 갖는다. 이러한 제2다수의 접점, 즉, 번-인 보드 테스터상의 접점은 고표면적 도체 표면(high surface area conductor surface)을 가진다. 그 예로서 매끄러운 Pd막 위에 다공성(porous)의 원주형 Pd로 된 원주형 덴드라이트(columnar dendrites of porois, columnar Pd atop a smooth Pd film)를 들 수 있다. 번 -인 보드는 또한 제2다수의 접점과 집적회로 칩상의 접점에 테스트 신호를 공급하기 위한 신호선을 가진다.
시스템은 번-인 보드 테스터상에 집적회로 반도체 칩을 배치하고, 집적회로 반도체 칩에 압착력을 인가하며, 그리고 테스트의 종료시 번-인 보드 테스터로부터 집적회로 반도체 칩을 제거하기 위한 설비(fixture)를 포함한다.
시스템은 바람직하게 하나 이상의 가열 시스템(heating systems)을 포함한다. 예를 들어, 압착 수단내의 가열 요소와 더불어 저항 가열기가 번-인 보드 테스터에 합체될 수 있다. 이러한 가열 시스템은 테스트중인 반도체 칩을 가열한다. 테스트중인 반도체 집적회로 칩을 가열하면 초기 고장(incipient failures)이 가속화되고 또한 테스트 프로세서가 가속화된다.
테스트를 수행함에 있어 반도체 칩의 제1다수의 접점은 칩 테스트 설비 시스템상의 제2다수의 접점과 전기적으로 접촉된다. 이것은 단순 접촉이 아니다. 이것은 접점상의 산화막을 관통하여, 심지어, 일시적으로 접점을 부착(adhere)하거나 접착(bond)하는 압착접촉이다.
칩에 인가된 압착력은 이러한 산화막을 관통하며, 집적회로 반도체 칩 상의 제1다수의 접점과 번-인 보드 테스터상의 제2다수의 접점 사이에서 낮은 임피던스의 부착성 접촉을 야기한다.
이하 보다 상세히 기술되는 바와 같이, 반도체 집적회로 칩의 기능 테스트는 테스트 신호 입력벡터를 반도체 칩으로 전달하는 것과 반도체 칩으로부터 테스트 신호 출력벡터를 수신하는 것을 포함한다.
테스트 종료후 번-인 보드 테스터로부터 먼쪽의 집적회로 반도체 칩 표면에 진공을 인가하고 번-인 보드 테스터와 집적회로 반도체 칩 사이에 양의 압력(a positive pressure)을 인가하여, 칩의 하면과 번-인 보드 테스터의 상면 사이를 격리(stand off)시키므로써, 집적회로 반도체 칩상의 제1다수의 접점과 번-인 보드 테스터상의 제2다수의 접점의 접착(adhesion)이 분리(break)되도록 할 필요가 있다. 이러한 과정을 통하여 번-인 보드 테스터로부터 집적회로 반도체 칩을 제거할 수 있다.
테스트후 테스트에 합격한 칩은 실패한 칩으로부터 분리된다. 본 발명의 다른 실시예에 따르면. “빠른(fast)”칩이 “느린(slow)”칩으로부터 분리될 수 있다.
덴드라이트
덴드라이트는 고표면적 커넥터이다. 이들은 “패드 적층형(pad on pad)”커넥터로서 사용될 수 있고, 칩 번 인(chip burn in)을 위해 사용될 수 있다. 덴드라이트는 (a) Cu 패드와 같은 전기 전도성의 패드 혹은 기판, (b) 매끄러운 Pd 하부층과 같은 “매끄러운(smooth)” 하부층(underlayer), 그리고 (c) 다공성 Pd층과 같은 다공성 상부층(porous overlayer)의 제1도에 도시된 구조를 가진다. 전기 전도성인 패드 하부에 위치한 기판은 인쇄 회로 기판(printed circuit board), 금속화 세라믹(metallized ceramic), 혹은 가요성 회로(fiexible circuit)상의 금속패드일 수 있다. 하부층은, 예를 들어, 비교적 진한 전기도금 전해조로부터 직류 도금(direct current plated)된 박막 Pd층일 수 있다. 외부측(outerlayer)은 다공성의 원주형 Pd층으로, 전형적으로 펄스화된 고전압, 고전류, 고전류 밀도의 펄스가 가하여진 묽은 전기도금 용액으로부터 침착(deposit)된다. 선택 사양적으로, 본딩을 위해, 다공성 Pd층의 정상에 금(Gold)층 혹은 Bi-SU 혹은 Pb-Su층과 같은 솔더층이 있을 수 있다.
덴드라이트 형태는 고전압, 고전류, 고전류 밀도에서 수행되는 전기도금에 의해, 원주형 성장(columnar growth)을 일으키는 즉, 전해질내에 매우 낮은 양이온 집중을 일으키는 조건하에서 하부층을 전기도금하므로써 얻을 수 있다. 전기도금 전류는 펄스 전류인 것이 바람직하다. 본 발명의 특정 바람직한 실시예 있어서, 도금전류는 펄스화된 양전류 및 음전류(pulsed positive and negative)이다.
덴드라이트 표면은 전기도금에서 광택 혹은 반사 플레이트(shiny or reflctive plate)로서 언급되는 매끄러운 Pd 코팅(smooth Pd coating)을 Cu 패드 위에 전기도금하므로써 제조된다. 이러한 매끄러운 Pd층은 평방 센티미터당 대략 50mA에서 100mA 혹은 이보다 낮은 전류밀도에서 대략 100밀리몰 이상의 Pd를 함유하고 있는 비교적 진한 Pd 전기도금 용액으로부터 침착된다.
원주형의 다공성 Pd층(cloumnar, porous Pd layer)이 언더코트(undercoat) 위에 입혀진다. 이러한 원주형의 다공성 피복(coat)은 (종래 전기도금은 리터당 대략 100밀리몰임에 비해) 리터당 대략 10-50밀리몰의 Pd농도를 가지는 비교적 묽은 Pd전기도금 용액으로부터 침착된다. 전형적인 전기도금 용액은 대략 pH9내지 pH10에서 염화 테트라아민 팔라듐/염화 암모늄을 포함한다. 전형적으로 펄스 전기도금 프로그램(pulsed electroplating programs)은 10에서 20%의 두티 사이클(duty cycle)을 포함하고, 대략 500mA/㎤ 내지 1000mA/㎤의 전류밀도를 포함한다.
제14A도에서 “종래 기술”로 도시된 단상 펄스 전류(single phase pulsed current)에 의해 만족스러운 결과를 얻을 수도 있으나, 제14B도에 도시된 바와 같은 이상 전기도금 사이클(two phase electroplating cycle)에서 대략 2.5% 내지 2.5%의 전압 역전(voltage reversal)에 의해 보다 우수한 결과를 얻어질 수 있다는 것을 발견했다. “단상”펄스 전기도금 사이클이라 함은 전기 도금 전류가 영과 양의 값으로 펄스된다는 것을 의미하며, “이상”펄스 전기도금 사이클이라 함은 제14B 도에 도시된 바와 같이 전기도금 전류가 영과 양의 값으로 펄스되고 또한 영과 음의 값으로 펄스됨을 의미한다.
특별히 두드러진 효과를 가져오는 것으로 발견된 하나의 펄스 패턴은 다음과 같은 특징으로 갖는다.
양펄스 조건
역전 펄스 조건
금, (Pd-Su 혹은 Bi-Su과 같은) 솔더 혹은 의 Pd 박막 오버코트가 이렇게 형성된 덴드라이트위에 입혀질 수 있다.
생성된 덴드라이트는 대략 10 내지 100 미크론의 피크치 높이(peak height)를 가지고 평방 밀리미터당대략 200 내지 500 덴드라이트의 밀도(단위면적당 덴드라이트 수)를 가진다.
덴드라이트는 대략 3 밀리움 내지 5 밀리움의 칩접속 패드와 덴드라이트 패든간의 접촉저항을 갖는다.
비록 본 발명은 덴드라이트와 관련하여 기술되었으나, 원추형 커넥터(conical connector)가 또한 기판 혹은 설비에 사용될 수 있음을 이해하여야 한다. 원추형 커넥터는 IBM사에 양도된 프란시스 씨번즈(Francis C. Burns), 존제이 카우프만(John J. Kaufman), 데이비드 이 킹(David E. King), 그리고 알란디 나이트(Alan D. Knight)에 의한 “CONE ELECTRICAL CONTACT”란 명칭의 미합중국 특허 제5,118,299호에 개시되었으며, 그 개시 내용은 본 명세서에서 참조로서 인용된다.
원추형 커넥터는 폴리아미드와 같은 이미자화 할 수 있는(imagble) 폴리머 물질을 참착하고 레이저애블리에이션(laser ablation)등에 의해 폴리머 원추(polymeric cones)를 형성하여 제공된다. 그후, 원추형 커넥터는, 예를들어, 대략 150Å 두께의 스퍼터 크롬 부착층(sputter chrominum adhesion layer)과 이어서 대략 10,000 내지 100,000Å 두께의 Cu층의 스퍼터 코팅에 의해 코팅된다. 대략 0.1mm에서 1mm의 니켈코팅이 Cu의 상부에 침착되고, 이어 박막 Au막의 코팅이 이어진다.
집적회로 칩 번-인 테스트 시스템
본 발명의 바람직한 실시예에 있어서, 시스템은;
1. 테스트될 하나 이상의 집적회로 칩상의 C4 솔더 볼에 접속하기 위한 덴드라이트 패드를 갖는 번-인 보드와;
2. 테스트되고 있는 상기 하나 이상의 집적회로 칩을 가열하기 위한, 바람직하게는 시간 대 온도 프로그램 가능한 가열 조립체(time versus temperature programmable heating assembly)와;
3. 번-인 보드상에 집적회로 칩 혹은 칩들을 배치하고, 테스트 종료후 번-인 보드 테스터로부터 집적회로를 제거하기 위한 서브시스템(sub-systems)을 포함한다.
물론, 집적회로 칩을 삽입하는 서브시스템, 테스트 종료후 집적회로 칩을 제거하는 서브시스템이 하나의 단위(unit), 설비(fixture), 도구(tool), 혹은 요소(element)일 수 있음을 이해하여야 할 것이다.
번-인 보드는 집적회로 칩과의 일시적인 전기 접속(tempoary electrical connectivity)을 위해 다수의 개별 패드(pads), 랜드(lands), 혹은 요홈(recess)을 가진다. 각각의 이러한 패드, 랜드, 혹은 요홈은 이하 상술되는 바와 같이 Pd/Su 솔더 볼과 같은 집적회로의 각 접점상의 박막 산화층을 관통하여, 패드, 랜드, 혹은 요홈과 집적회로 칩상의 접점 사이에 낮은 접촉 저항 전지 접속(low contact resistance electeical connection)을 제공하기 위하여 덴드라이트 혹은 원추(cones)를 구비한다.
칩은 각각의 칩 접점이 통전 테스트의 랜드, 패드, 혹은 요홈과 일치하도록 수동 혹은 로보트에 의해 번-인 보드상에 배치된다.
본 발명의 일 실시예에 있어서, 가열 조립체(heating assembly)는 집적회로 칩 어레이(the array of integrated chips) 위에 정렬(align)되면 집적회로 칩위에 근접하여(lowered) 칩을 덮고(cover), 칩에 열과 압착력을 가한다. 이렇게 압력을 가함으로써 가열 조립체와 칩 사이의 열전달(heat transfer)이 증가되며, 집적회로 칩 접점과 번-인 보드 사이의 전기적 접촉 저항이 감소된다.
바람직한 실시예에 있어서, 가열 조립체는 각각의 집적회로 칩에 대해 요홈(recesses)을 구비한다. 각 요홈의 측벽(sidewall)은 개개의 칩으로부터 인접 칩으로의 열 손실을 방지하기 위해 열적으로 절연되며, 이로서 테스트의 엄격성(severity)이 더욱 증가된다.
특정의 바람직한 실시예에 있어서는, 번-인 보드가 자체적으로 가열 수단을 구비하므로써, 집적회로 칩을 집적회로 칩의 상면과 하면의 양면으로부터 가열할 수 있다.
칩상의 열적 부하(thermal load)를 제어하기 위해 각각 칩 위치와 다양한 다른 위치에서 온도가 감시될 수 있다.
제2도는 본 발명의 방법을 도시한 흐름도이다.
제3도는 본 발명의 방법의 흐름도로서 시스템 및 프로세서의 개관을 도시한다. 초기의 번-인 보드(11)에는 “플립칩” 본딩침(“flip chip” bonding chip)형태 혹은 상면상에 접점을 갖는 역전 칩(inverted chips)의 형태로 집적회로 칩(31)이 배치(populate)된다. 가열 조립체(51)는 번-인 보드(11)상의 집적회로 칩(31)에 가하여져 집적회로 칩(31)과 번-인 보드(11)상의 접점(13) 사이에 전기적 접촉을 제공한다. 그후 집적회로 칩(31)은 이하 상술되는 바와 같이 전기적으로, 논리적으로, 또한 열적으로 테스트된다. 테스트후 가열 조립체(51)는 집적회로 칩(31)과 번-인 보드(11)로부터 제거되고 개개의 집적회로 칩(31)은 결함이 있는 칩과 인쇄회로기판(PCB), 인쇄회로카드(PCC), 혹은 다른 기판 상에 배치될 수 있는 결함이 없는 칩으로 분리된다.
제4도는 번-인 보드(11)의 부분 절단 사시도(partial cutaway perspective view)이다. 제4도는 번-인 보드 표면상의 개별 덴드라이트 접점을 도시하며, 또한 집적회로 칩의 개별 접점에 테스트 벡터를 인가하기 위한 전기적 접점을 도시한다. 제4도에는 또한 선택 사양적 가열 수단(optical heating meating means)(15)이 저항 가열기로서 도시되었다.
제5도는 칩이 배치된 번-인 보드(11)와 관련하여 가열 조립체(51)를 도시한 가열 조립체(51)의 사시도이다. 제5도에 도시된 실시예에서, 가열 조립체는 전력 케이블(55)을 갖춘 보드(53)를 구비하며, 이 전력 케이블(55)에는 슬롯(59)을 통해 집적회로 칩(31) 상부의 가열요소(도시되지 않음)까지 연장하는 개별 공급 케이블(feeder cadie)(57)이 접속된다.
제6도는 제5도에 도시된 가열 조립체의 하면(61)의 사시도이다. 이 사시도는 개개의 집적회로 칩(31)에 대한 개구(59)(aperture)를 도시한다. 가열 프레임(heat frame)(63)이 각각의 개구(59)를 둘러싸고, 순응가능한 가열기(conformal heater)(65)가 개구(59)와 순응가능한 접촉패드(conformal contact pad)(67)의 벽(wall)을 감싼다. 순응가능한 접촉패드(67)는 탄성재(resilent material)로 형성될 수 있고, 선택 사양적으로 가열수단을 포함할 수 있다.
테스트 프로세서는 커넥터 접촉면상의 산화막을 관통하여 낮은 전기 저항 접촉을 얻기 위해 높은 초기 압력(initial high pressure)을 요구하고 산화 형성을 방지하고 전기적 접촉 면적의 손실을 피하기 위해 높은 지속 압력(sustained high pressure)을 필요로 하며, 따라서 번-인 보드 테스터(11)와 테스트중인 집적회로 칩(31) 사이의 접촉저항은 감소하고 양호한 전기적 상호접속이 제공된다. 더우기, 집적회로 칩은, 예를들어, 칩 특정힘(chip specific force), 테스트 설비 특정 힘(test fixture specific force), 혹은 테스트 절차 특정 힘(test procedure specific)과 같은 사전 설정되고 제어가능한 힘에 의해 제자리에 유지되어야 한다. 칩 특정힘은 C4 커넥터의 갯수 혹은 집적회로 칩상의 솔더 범프 접속의 양과 같은 입/출력의 수와 형태에 의해 산출될 수 있다.
따라서 집적회로 칩(31)의 전기적 접촉면과 반대되는 부하면(load bearing surface)에 힘을 가하여 테스트에 앞서 칩(31)을 삽입하고 테스트동안 칩(31)을 유지하는 것이 필요하다. 이것은 집적회로 칩 유지 고정구(integrated chip retenion fixture)에 의해 성취될 수 있다. 이와 같은 고정구의 하나는 제7A도 및 제7B도에 도시되고, 또는 다른 고정구는 제8A도와 제8B도에 도시된다.
제7A도와 제7B도에 도시된 테스트중인 칩(31)에 압착력을 가하기 위한 칩 유지 고정구(91)의 한 형태는 테스트중인 집적회로 칩(31) 혹은 칩들(31)에 불변의 사전 설정된 힘을 인가한다. 힘의 양은 무게(weight) 혹은 스프링(spring)에 의해 측정된다.
고정구(91)는 집적회로 칩(31)과 고정구(91)를 번-인 보드 테스터(11)상에 정렬하기 위한 수단(95)과, 번-인 보드 테스터(11)상에서 고정구(91)를 유지하기 위한 수단(101), 테스트인중 집적회로 칩(31)에 힘을 인가하기 위한 수단(111), 그리고 테스트중인 집적회로 칩(31)과 번-인 테스터(11)에 대하여 고정구(91)를 배치하고 제거하기 위한 수단(116)의 4개의 주요 요소를 구비한다.
제7A도와 제7B도에 도시된 실시예는 고정구(91)를 번-인 보드 테스터(11)에 대해 정렬시키기 위한 수직가이드(96)를 갖는다.
가이드 혹은 탭(96)은 번-인 보드 테스터(11)에 직교한다.
집적회로 칩(31)에 힘을 인가하는 수단(105)은 고정구(91)와 집적회로 칩(31) 위치(the site of teintegrated circuit chip)를 가로지르는(traverse) 가요성 빔(flexible beam)(106)일 수 있다.
또한 힘을 인가하는 수단(105)은 테스트중인 집적회로 칩(31)에 압착력을 직접 인가하기에 적합한 몸체부분(body portion)(107)을 포함한다. 몸체부분(107)은 푸트(foot), 웨이트(weight) 혹은 칩 스위블(chip swivel)일 수 있다. 이와 달리, 몸체부분은 가스압력 구동 피스톤(gas pressure driven piston), 스프링 구동 피스톤(spring driven piston), 혹은 진공 인출 피스톤(vacuum drawn piston)을 포함하는 피스톤일 수 있다.
집적회로 칩(31)에 압착력을 인가하기 위한 수단(105)의 칩접촉면(108)은 평평하지만, 집적회로 칩(31)뒤의 후면(back)상에 평탄하게 놓여 집적회로 칩(31)에 균일한 힘을 인가할 수 있을 정도의 이동은 가능하다.
번-인 보드 테스터(11)상에 고정구(91)를 정렬하여 배치하고 번-인 보드 테스터(11)로부터 고정구(91)를 제거하기 위한 수단(95)은 다양한 형태를 취할 수 있다. 제7A도와 제7B도는 두개의 번-인 보드 유지 탭(burn in board retainer tabs)(96)이 존재하는 실시예를 도시한다. 탭(96)은, 예를들어, L형과 같은 형태를 띄어 번-인 보드 테스터(11)의 하부(12)에 고정(lock)된다. 제7A도와 제7B도의 고정구(91)는 또한 한 쌍의 로드/ 언로드 액추에이터(load/unload actuator)(97)를 구비한다. 이들 액추에이터는 고정구(91)를 배치하고 제거할 때 유지 탭(96)을 개방하기 위한 벤딩 아앙(bending arm)을 구비한다.
다른 고정구는 제8A도와 제8B도에 도시된다. 이 설계는 테스트중인 집적회로 칩(31) 혹은 칩들(31)의 후면에 지속적인 힘을 인가한다. 제8A도와 제8B도에 도시된 고정구의 베이스(base)는 번-인 보드 테스터(11)와 테스트중인 집적회로 칩(31)을 지지할 수 있는 크기로 된 유지 슬롯, 예를들어, 두개의 유지 슬롯(121)을 포함한다. 제8A도와 제8B도에 도시된 고정구(91)에 있어, 압착력은 평평한 단부(125)를 갖는 나사축(threaded shaft)(123)을 사용하여 제어 가능하게 인가된다. 조절가능한 토크 제한 데탕트 제한 시스템(adjustable torque limit detente limit system)에 의해 테스트중인 집적회로 칩(31) 혹은 칩들(31)에 회전력(torque force)이 인가된다.
제7A, 7B, 8A 및 8B도의 칩 삽입과 유지 고정구는 제5도와제6도의 가열 조립체로부터 분리된 것으로 도시되었으나, 집적회로 칩(31)에 압력을 제어가능하게 인가하는 수단은 순응가능한 가열 패드(67)에 압력을 제어가능하게 인가하기 위한 수단과 더불어 가열 조립체에 합체될 수 있다. 순응가능한 가열 패드(67)에 압력을 인가하기 위하 수단은 제7A도와 제7B도에 도시된 바와 고정 압력 수단(fixed pressure means), 혹은 제8A도 및 제8B도에 도시된 바와 같이 제어 가능한 압력 수단(controllable pressure means), 제9도에 도시되며 차후에 상세히 기술된 가스 압력 및 진공 수단일 수도 있다.
전술한 바와 같이, 테스트 프로세서는 솔더 볼과 접점표면상의 산화 필름을 관통하기 위하여 높은 초기 압력(initial high pressure)을 요구하고, 번-인 보드와 집적회로 칩 사이에 접촉저항을 감소시키며 양호한 전기적 접속을 제공하기 위해 높은 지속 압력(sustained high pressure)을 요구하므로, 테스트중인 집적회로 칩(31)이 번-인 보드 테스트에 부착될 수도 있다. 더우기, 테스트도중 열 에너지가 개개의 집적회로 칩(31)내에서 발생하여 칩에 인가된다. 따라서, 개개의 집적회로 칩(31)과 번-인 보드(11)간의 접점이 부착 및 접착될 수 있으며, 이러한 경우는 빈번히 발생한다.
특히 솔더 볼 혹은 다른 상호접속(interconnects)의 표면상의 산화물을 관통하기 위해 개개의 칩에 대해 충분히 힘을 인가하고, 이어서 기계적인 힘, 전기적 에너지, 열을 지속적으로 인가한 후, 개개의 집적회로 칩(31)에 대한 손상을 방지하기 위하여는 특별한 도구를 사용하여 번-인 보드(11)로부터 집적회로 칩(31)을 제거할 필요가 있다.
이와 같은 설비(fixure)의 하나가 제9도에 도시된다.
장치(131)는 강성 물질로 제조되다. 장치는 각각, 선택 사양적으로(optionally) 가동 삽입부(movableinserts)(141,143)를 통하여 각각 외부 진공원 및 압력원(external vacuum and pressure sources)(137,139)에 통하는 내부 진공 라인(133)과 내부 고압 라인(135) 을 구비한다. 도구(131)는 집적회로 칩(31)보다 큰 외경(outer perimeter)(147)을 가진 진공 요홈(vacuum racess)(145)과 집적회로 칩(31)보다 작은 크기, 즉, 더 작은 길이 및 폭을 갖지만 더 높이 혹은 깊이를 갖는 내측 요홈(inner racess)(149)을 갖는다.
“0”링(151)은 집적회로 칩(31) 주위에 외부 봉인(outer seal)을 제공한다.
제10도는 다수의 번-인 보드가 커다란 테스터(161)내에 삽입된 본 발명의 다른 실시예의 사시도를 도시한다. 개개의 번-인 보드(11)는 컨테이너(161) 내부의 커넥터에 접속되고, 동시에 개별가열 요소(51)는 별도의 높은 전력량이 접점(higher wattage contacts)(도시되지 않음)에 접속된다.
집적회로 칩 테스트 절차(테스트 설비)
제2도는 시스템과 프로세스의 개요이다. 초기의 집적회로 칩이 배치되지 않은 번-인 보드(11)에 집적회로 칩(31)이 배치된다.
집적회로 칩은 실질적으로 제2도에 도시된 바와 같이 테스트된다.
기판상의 커넥터가 마주하는 집적회로 칩이 테스트 설비상에 위치된다.
바람직한 실시예에 있어서, 칩 점점 혹은 칩 본딩 표면상의 커넥터는 솔더, 200℃ 미만의 용융점을 가지는 낮은 용융점 합금, 솔더 볼, 브레이징 합금 범프와 볼, 금, 은, 동 혹은 알루미늄과 같은 전도성 금속의 접점, 제어형 컬랩스 칩 커넥터(C4) 볼, 기판에의 후속적인 본딩(subsequent bonding)을 위한 와이어 리드 본딩 및 테이프 자동 본딩용 패드로 구성된 그룹으로부터 선택된다.
번-인 보드 설비(31)는 전술한 바와 같이 칩 접속 표면, 접점, 혹은 패드상에 덴드라이트를 갖는다. 칩(31)과 번-인 보드(11)는 접촉되며 압착력이 칩(31)과 번-인 보드(11)상에 인가된다.
압착력은 덴드라이트가 칩상의 솔더 볼 혹은 C4 커넥터상의 산화막이나 부식막을 관통하기에 충분하다. 이것은 10밀리옴 보다 작은 바람직하게는 6밀리옴 보다 작은 접촉저항에 의해 특징지워지는 직접적인 금속 대 금속 접촉을 제공한다.
제7A도와 제7B도의 집적회로 칩 유지 고정구(91)가 사용될 때, 로딩(loading)과 제거(removal)는 수동, 반자동 혹은 로보트를 이용하는 완전 자동식일 수 있다. 고정구(91)의 배치와 제거는 모두, 로드/언로드액추에이터(97)의 상부(upper portion)를 압착(squeeze)하여 번-인 보드 테스터 유지 탭(96)을 번-인 보드 칩 테스트(11)를 제거하기에 충분할 정도로 넓게 분리하는 것을 포함한다.
번-인 보드 테스터 탭(96)이 복귀하면, 고정구(91)가 제 위치에 고정(lock)되고, 테스트중인 집적회로 칩(31)에 압착력을 인가하게 된다.
제8A 도와 제8B 도의 집적회로 칩 유지 고정구를 로딩하고 제거하는 작업은 번-인 보드 테스트(11)를 유지 슬롯(121)에 로딩하는 것과 피스톤이 테스트중인 집적회로 칩(31)의 바로 위에 위치하도록 고정구(91)를 위치시키는 것을 포함한다. 고정구(91)가 적절하게 자리잡으면(centered), 돌기형 데탕트 헤드(knurled detente head)는 사진 조정된 데탕트핀(precalilbrated detente pin)이 자신의 요홈으로부터 해제(release)될때까지 시계방향으로 회전한다.
가열 조립체(51)가 집적회로 칩(31)과 번-인 보드(11)상의 접점(13) 사이에 전기적 접촉을 제공하기 위해 번-인 보드(11)상의 집적회로 칩(31)에 인가된다. 그후 칩은 이하 기술되는 바와 같이 전기적으로, 논리적으로, 열적으로 테스트된다.
일반적으로, 테스트 프로세서에서, 집적회로 칩은 예를들어 Vdd의 혹은 Vcc의 입력과 접지 사이에서 전력을 공급받으며, 다양한 논리 및 메모리 테스트를 받게 되고 열이 가하여 진다. 이러한 테스트를 통과하지 못한 칩은 폐기되는 반면에 이러한 테스트를 통과한 칩은 시스템내에 설치된다.
테스트후 가열 요소 (51)는 칩(31)과 번-인 보드(11)로부터 제거되고, 개개의 집적회로 칩은 결함이 있는 칩과 인홰회로기판, 인쇄회로타드, 혹은 다른 기판상에 배치되기 위한 칩으로 분리된다.
전술한 바와 같이, 테스트 프로세서는 집적회로 칩에 압착 및 열적 부하를 가하며, 이는 솔더볼 및 접점의 표면상의 산화막을 관통하는데 필요한 동시에 번-인 보드(11)와 집적회로 칩(31) 사이에 접촉저항을 감소시키고 양호한 전기적 상호접속을 제공한다. 따라서 개개의 집적회로 칩(31)과 번-인 보드(11) 사이의 접점은 부착 및 심지어 접착될 수 있으며, 이러한 경우는 빈번히 발생한다. 따라서, 번-인 보드(11)로 부터 집적회로 칩(31)을 제거하기 위해 고압도구 및 진공 도구의 사용이 필요할 수도 있다.
집적회로 칩을 제거하기 위해, 도구(131)는 집적회로 칩(31)상에서 요홈(145)이 번-인 보드(11)상에 위치하도록 자리잡는다.
칩위에 진공이 가하여지고 고압, 예를들어, 평방 인치당 대략 10에서 50파운드 이상의 고압이 압력라인(135)을 통해 인가된다. 집적회로 칩(31)의 상면에 인가되는 진공과 집적회로 칩(31)의 하부에 인가된 고압이 결합하여 칩을 번-인 보드 테스터(11)로부터 상승시키므로써 칩이 쉽게 제거되도록 한다.
집적회로 칩 테스트 절차(테스트 벡터)
집적회로 칩은 덴드라이트 표면 패드와 덴드라이트성 접촉(dendritic contact)을 하고 있는 동안 각종 결함(defects)에 대하여 테스트를 받을 수 있다. 본 명세서에서는 특허 CMOS 메모리 칩과 같은 메모리 칩에 대해 통상 사용되는 유형의 테스트 절차가 설명되었으나, 본 발명의 방법은 논리 집적회로 칩(logic integrated circuit chip)과 전력 처리 칩(power processing chip )과 증폭기 칩(amplifier chip)과 같은 아날로그 집적회로 칩(analog integrated circuit chips)에 대하여도 동등하게 적용될 수 있음을 이해하여야 할 것이다.
메모리 칩의 경우에 있어서 칩 혹은 칩들은 “셀 고정(cell stuck at)”결함에 대해 테스트될 수 있다. “셀 고정”결함이란 하나 이상의 셀 혹은 게이트가 1에 고정(stuck- at-0) 혹은 0에 고정(stuck- at-1)되는 것을 말한다. 셀 혹은 게이트가 x가 고정되는 경우, 그 셀 혹은 게이트는 자신에게 혹은 주변의 셀 혹은 게이트에 대하여 가하여지는 상황과는 무관하게 고정된 x를 유지할 것이다.
메모리 칩은 디코더를 갖는다. 디코더는 하나의 어드레스(address)에 대응하는 유일한 메모리 워드를 선택하는 조합회로(combinational circuit)이다. 디코더 논리에 있어서의 고장은 “무액세스 결함(no access faults)”과 “다중 접근 결함(multipe access faults)”을 야기한다. “무액세스 결함”의 경우, 디코더는 액세스된 셀을 어드레스(address)하지 않는다.
디코더는 액세스되지 않은 셀을 어드레스 할 수도 있다. “다중 액세스 결함”의 경우, 디코더는 아마도 액세스된 셀을 포함하여 여러 셀을 어드레스할 것이다.
“무액세스” 결함은 고장이 메모리 어레이가 아니라 디코더내에서 발생하였다는 것을 제외하고는 “x고정” 결함과 유사하고, “다중 액세스” 결함은 고장이 메모리 어레이가 아니라 역시 디코더내에서 발생하였다는 것을 제외하고는 “커플링(coupling)”혹은 “패턴 민감성(pattern sensitive)”결함과 유사하다.
집적회로 칩은 또한 패턴 민감성 결함에 영향 받기 쉽다.
패턴 민감성 결함은 셀이 “커플링”될 때 존재한다. 셀은 한 셀에서의 기록동작에 기인한 셀 전이가 제2의 셀 혹은 임의의 다른 셀의 내용에 내용에 관계없이 상기 제2의 셀의 내용을 변경할 때 “커플링”된다.
커플링은 셀(i)의 상태 변경이 셀(j)의 상태를 변경시킬 수 있지만, 셀(j)의 상태 변경은 셀(i)의 상태를 변경시킬 수 없는 일방향성, 혹은 셀(i)의 상태 변경이 셀(j)의 상태를 변경시키며, 셀(j)의 상태 변경이 셀(i)의 상태를 변경시킬 수 있는 양방향성일 수 있다. 전형적으로, 패턴 민감성 결함은 용량성결합 및 누설전류(capacitive coupling and leakage current)에 의해 식별된다.
특히 메모리 칩과 같은 집적회로 칩이 영향 받기 쉬운 다른 부류의 결함은 액세스 회로내의 결함(faults in access circuity)이다. 액세스 결함(accessing fault)은 하나 이상의 메모리 셀이 판독 혹은 기록 동작동안 액세스될 때 발생한다. 어떤 어드레스(i,j)에서의 판독 동작동안, 하나 이상의 셀이 접근될 수 있고, 출력은 이들 셀의 내용의 어떤 조합 함수(some combinational function)일 수 있다. “커플링”된 어드레스중 하나의 어레이에서의 기록 동작동안에는, 활성화되거나 액세스된 모든 셀이 동시에 기록된다. 다른 형태의 액세스 결함은 감지 증폭기 논리(sense amplifier logic) 혹은 기록 구동기 논리(write driver logic)가 “x에 고정”될 때 발생한다. 이러한 결함은 용량성 결합 혹은 단락(shorts)에 기인할 수 있다.
열 디코더 및 행 디코더를 갖춘 메모리 어레이가 제11도에 도시되었다. 한 행당 4워드를 갖는 8행의 메모리 어레이, 즉, 8*4 메모리 어레이를 가지는 간단한 RAM 을 생각해볼 수 있을 것이다.
아래에 도시된 루틴은 디코터 결함과 셀 “고정” 결함은 검출하며 4n 테스트를 요구한다(n은 메모리 어레이내의 메모리 셀의 수).
For i=0 to i=n-1
Write(ci,0)
For i=0 to i=n-1
Read(ci,=0)
Write(ci,=1)
Read(ci,=1)
CMOS 집적 메모리 회로 테스트에 사용되는 다른 테스트는 마치 테스트(March Test)이다. 마치 테스트는 마치 요소(March Elements)의 한정된 시퀀스(a finite sequence)이다. 마치 요소는 메모리 어레이내 모든 요소에 인가되는 동작[판독(read), 기록 1(write 1), 기록 0(write 0), 보수를 기록(write the complement)]의 유한 시퀀스이다. 동작은 [어드레스 (0)으로 부터의]어드레스 증가순이나 혹은 [어드레스 (n-1)로 부터의] 어드레스 감소순으로 인가될 수 있다.
마치 테스트 패턴을 발생하기 위한 각종 절차가 존재한다.
이와 같은 절차의 하나는 메모리 기능에 영향을 미칠 수 있을 것 같거나 혹은 발생 가능성이 높은 물리적 결함(단락, 개방, 너무 두터운 산화막 등)을 분류하므로써 시작된다.
그다음, 회로는 SPICE 혹은 ASTAP과 같은 회로 시뮬레이터(circuit simulator)에 의해 시뮬레이트된다. 이러한 시뮬레이션의 목적은 물리적 결함이 메모리에 끼칠 영향을 판단하려는 것이다. 결함은 메모리 기능 혹은 메모리 성능에 영향을 줄 수 있다.
SPICE 혹은 ASTAP 시뮬레이션에 의해 측정된 결함은 그후 “x에 고정”혹은“액세스”혹은“커플링”과 같은 특정한 메모리 고장 모드(specific memory failure modes)로 사상(map)된다.
그후 고장모드(failure modes)로부터 기능 테스트 패턴(functional test patterns)이 구하여진다. 테스트 패턴은 메모리에 대해 식별된 모든 고장모드를 커버(cover)하도록 구하여진다.
그후 테스트패턴은 시뮬레이터에 의해 실행되어 그 테스트패턴이 정의된 고장모드(defined faiture modes)를 검출함을 확인한다.
대부분의 결함은 초기에 “x에 고정”결함으로 나타나는 메모리 셀 결함이다. 그러나, 때때로 결함있는 셀은 행의 전체 출력은 구동거나 혹은 패턴 민감성 결함으로서 나타날 수 있다.
마치 테스트는 디코터 테스트에 특히 바람직하다. 마치 테스트는 셀“고정”결함과 커플링 결함을 테스트 한다. 그러나, 마치 테스트는 패턴 민감성 결함 테스트를 수행하지 않는다. 이것은 마치 테스트가 선형적으로 순차적이며(linearly sequential), 패턴 민감성 결함을 마스크(mask)할 수 있기 때문이다.
마치 테스트에 있어서, 신호 패턴은 다음과 같다 :
For i=0,1…,n-1
Write(ci,0)
For i=0,1…,n-1
Read(ci,=0)
Write(ci,=1)
Read(ci,=1)
For i=n-1, n-2,…0
Read(ci,=1)
Write(ci,=0)
Read(ci,=0)
0과 1의 값을 교환하여 상기 단계를 반복 마치 테스트는 다음과 같은 결함을 검출한다 ;
a. 고정셀. 메모리 셀에서 “1에 고정”결함을 검출하기 위하여, 셀은 0으로 초기화되어야 하며, 값(0)이 실제 판독되어야 한다. 0이 판독된다면, “1에 고정”결함은 존재하지 않는다. 유사하게, 메모리 셀에서 “0에 고정”결함을 검출하기 위하여, 셀은 1로 초기화되어야 하며, 값(1)이 실제 판독되어야 한다. 1이 판독된다면, “0에 고정”결함은 존재하지 않는다.
b. 기록시 무선택(No-select on write) 기록시 무선택 결함은 기록 디코더 결함이다. f0f1f2f3f4f5f6f7을 결함으로 인하여 선택되지 않은 메모리 워드로 정의한다. 기록시 무선택결함을 검출하기 위한 필요 충분 조건은 : i. 워드(f)에 패턴(a)를 기록, ii. 워드(f)에 대해 패턴(a)의 보수를 기록 및 판독이다. 워드(f)가 기록 동작동안 선택될 수 없기 때문에, 워드는 랜덤패턴(random pattern)을 포함한다. 이러한 고장모드를 검출하기 위해서는 특정한 패턴을 기록하고 판독하는 것이 필요하다.
c. 판독시 무선택. 이것은 판독 디코터 고장 모드이다.
d. 다중 워드 기록. i를 어드레스되는 워드라하고 f를 다중워드 기록 고장의 결과로서 실제 기록되는 워드라 하자, 다중 워드 기록 고장을 검출하려면, i . f는 i에서 기록된 패턴의 보수를 포함하여야 한다, 이는 i와 f에서의 패턴을 구별하기 위해 필요하다. ii. 각각의 워드 i에 대한 테스트 시퀀스는 a. 위치 i에서 패턴 a를 판독. b. 위치 i에서 a의 보수를 기록, 이는 f내의 값이 파괴되기에 앞서 f에서 보수 데이타를 판독한다. c. 메모리를 통하여 선형 어드레성(linear addressing)을 리플(ripple)하는 것을 포함해야 한다. f>i이고, 조건 i가 ii가 만족된다면, 어드레싱이 올림차순일 때 결함이 검출된다. f<i이면 어드레싱이 내림차순일 때 결함이 검출된다.
e. 다중 워드 판독. 이 고장은 또한 다중선택으로도 불리우며 두개의 워드가 동시에 판독될 때 발생한다. 이러한 고정 모드 테스트에 있어서, 두개의 워드 i와 f는 보수 데이타를 가져야 한다. 감지 증폭기는 동일 라인상에서 동시에 0과 1을 판독하는 경우와 정상적으로 0들과 1들을 판독하는 경우를 구별할 수 있어야 한다.
f. 판독 포트 사이의 단락. 이것은 전기적 고장으로 판독-기록 포트 단락(Read To Write Port Short), 기록-판독 포트 단락(Write To Write Port Short), 혹은 기록-기록 포트 단락(Write To Write Port Short)을 야기할 수 있다.
본 발명의 구조와 방법에 사용될 수 있는 개선된 마치 테스트 패턴은 :
1. 배경 패턴(background pattern)을 위한 초기화. For i=1 to n-1 i번째 행에 배경 패턴 a1를 기록.
2. 포워드 리플(forwaed ripple). 이것은 어드레스 공간을 통해 0에서 n까지 리플(ripple) 하면서, 배경 패턴을 판독하고 보수를 기록한다.
FOR i=1 to n-1 배경 패턴을 판독하고, 그 행에 배경 패턴의 보수를 재기록하고, 행을 판독하고, 행디코더를 증가(increment) 시킨다.
3. 리버스 리플(reverse ripple). 이것은 새로운 배경 패턴(행의 이전 내용의 보수)을 판독하고, 보수(소망스럽게는 행의 본래의 배경 패턴)를 기록하며, 어드레스 공간을 통해 n-1에서 0까지 리플한다.
FOR i=n­1 to 0행의 내용을 판독하고, 행의 보수를 그 행에 재기록하며, 어드레스 공간을 통해 n­1에서 0까지 리플한다.
본 발명의 방법과 구조는 패턴 민감성 결함을 테스트하기 위해 사용될 수 있다. 패턴 민감성 결함은 수동적이거나 혹은 능동적일 수 있다.
수동 패턴 민감성 결함은 셀값들의 패턴(a pattern of cell values)이 하나의 셀로 값을 기록하는 것을 방해하는 결함이다. 수동 패턴 민감성 결함 패턴은 제12도에 도시된다. 제12도에 있어서, 셀(A,B,C 및 D)의 상태가 셀(E)의 상태를 결정한다. 즉, A=B=C=D=O=>E=0.
능동 패턴 민감성 결함은 하나의 메모리 셀에서의 값이 변경이 다른 셀내의 저장된 값을 변경시킬때 발생한다. 능동 패턴 민감성 결함은 제13도에 도시되고, 셀(D)의 내용은 셀(E)의 내용을 결정한단, 즉, A=B=C≠>D,E, 그러나 D↑⇒ E↑.
수동 패턴 민감성 결함은 {0,1}의 집합으로 부터 인접한 메모리 셀(A,B,C 및 D)의 내용을 설정(set)하면, 베이스 셀(base cell)(E)을 E=↑ 및 E=↓ 로 설정하고, 베이스 셀(E)을 판독하므로써 테스트된다. 수동·패턴 민감성 결함의 경우, 셀(E)의 내용의 측정된 값이 주변 셀 내용의 함수이며 반드시 테스트 프로그램에 의해 설정된 값은 아니라고 예상할 수 있다.
능동 패턴 민감성 결함에 대한 테스트에 있어서, 4개의 인접 셀 중의 3개의 셀(즉, 4개의 셀(A,B,C 및 D)중의 3개)과 베이스 셀에 일정한 값(flxed values)을 설정한다. 그후 나머지 인접 셀을 전이(transition)시켜, 이러한 변경인 베이스 셀(E)의 내용을 변경시키는 지를 판단한다.
수동 패턴 민감성 결함에 대한 테스트는 대략 65n 테스트(n은 셀의 갯수)를 요구한다. 능동 패턴 민감성 결함에 대한 테스트는 대략 100n 테스트(n은 셀의 갯수)를 요구한다.
전술한 테스트와 테스트 절차는 칩이 실제로 사용되는 환경보다 더 엄격한 환경에서 집적회로 칩에 적용되어, 실제적인 팬-아웃(fan-out) 및 지연효과(latency effects)에 입각하여 테스트될 수 있으며, 이는 현존 테스트 절차에 비하여 특별한 장점이다.
본 발명은 소정 바람직한 실시예와 관련하여 기록되었지만, 이것은 본 발명의 범주를 제한하기 위한 것이 아니며, 본 발명의 영역은 단지 첨부된 특허 청구 범위에 의해 제한된다.

Claims (11)

  1. 제1다수의 입/출력, 전원 및 접지 접점(a first plurality of I/O, power, and ground contacts)을 구비한 집적회로 반도체 칩(integrated circuit semi-conductor chip)을 테스트(test)하는 방법에 있어서, a. 집적회로 칩 테스트 시스템을 제공하는 단계로서, 상기 집적회로 칩 테스트 시스템이. (1). i. 상기 제1다수의 접점에 대응하며, 고표면적 도체 표면(high surface areaconductor surfaces)을 가지는 제2다수의 접점과; ii. 상기 제2다수의 접점에 테스트 신호를 공급하기 위한 신호라인 수단을 구비하는 번-인 보드 테스터(burn in board tester)와; (2). 상기 번-인 보드 테스터상에 상기 집적회로 반도체 칩을 배치하고, 상기 집적회로 반도체 칩에 압착력(compressive force)을 인가하고, 상기 테스트 종료후 상기 번-인 보드로부터 상기 집적회로 반도체 칩을 제거하기 위한 수단과; (3). 테스트 중인 반도체 칩을 가열하기 위한 가열수단을 포함하는 단계와; b. 상기 반도체 칩의 상기 제1다수의 접점을 상기 칩 테스트 설비 시스템(chip test fixture system)상의 상기 제2다수의 접점과 전기적으로 접촉(electrically conductive contact)시키는 단계와; c. 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번-인 보드 테스터상의 상기 제2다수의 접점 사이에 낮은 임피던스 접촉을 제공하기 위해 상기 칩에 압착력의 인가(apply) 하는 단계와; d. 상기 반도체 칩에 테스트 신호 입력 벡터(test signal input vectors)를 전달(pass)하고 상기 반도체 칩으로부터 테스트 신호 출력 벡터를 수신하는 단계와; e. 상기 번-인 보드 테스트로 부터 먼쪽의 상기 집적회로 반도체 칩의 표면에 진공을 인가하며 상기 번-인 보드 테스터와 상기 집적회로 반도체 칩 사이에 양(positive)의 얍력을 인가하여 상기 번-인 보드 테스터로부터 상기 집적회로 반도체 칩을 제거하는 단계와; f. 불합격된 칩으로부터 합격한 칩을 분리(separate)하는 단계를 포함하는 반도체 칩 테스트 방법.
  2. 제1항에 있어서, 상기 반도체 칩의 상기 제1다수의 접점은 솔더(solder), 200℃ 미만의 용융점을 가지는 낮은 용융점 합금(low melting point alloys), 솔더 볼( solder balls), 브레이징 합금 범프 및 볼(brazing allay bumps and balls), 금, 은, 동, 혹은 알루미늄과 같은 전도성 금속의 접점(contacts), 제어형 컬렙스 칩 커넥터(C4) 볼(controlled collapse chip connector balls), 그리고 와이어 리드 본딩(wire lead bonding) 및 테이프 자동 본딩(tape automated bonding)용 패드(pads)로 구성된 그룹으로부터 선택되는 반도체 칩 테스트 방법.
  3. 제1항에 있어서, 상기 고표면적 제2다수의 접점은 원주형 덴드라이트와 폴리머 코어 원추형 커넥터(columnar dendries and polymer core conical connectors)로 구성된 그룹으로부터 선택되는 반도체 칩 테스트 방법.
  4. 제3항에 있어서, 상기 고표면적 제2다수의 접점은 매끄러운 Pd막 상부에 형성된 다공성의 원주형 Pd(porous, columnar Pd atop a smooth Pd film)를 포함하는 반도체 칩 테스트 방법.
  5. 제4항에 있어서, 상기 원주형 Pd 덴드라이트는 대략 10미크론 내지 100미크론의 높이와 평방 밀리미터당 대략 200 내지 500 덴트라이드의 밀도를 가지는 반도체 칩 테스트 방법.
  6. 제5항에 있어서, 상기 다공성의 원주형 Pd는 2-위상 펄스 전착(two phase pulsed electrodeposition)에 의해 침착(deposit)되는 반도체 칩 테스트 방법.
  7. 제1항에 있어서, a. 상기 반도체 칩의 상기 제1다수의 접점은 솔더, 200℃ 미만의 융용점을 가지는 낮은 융용점 합금, 솔더 볼, 브레이징 합금 범프와 볼, 금, 은, 구리 혹은 알루미늄과 같은 전도성 금속의 접점, 제어형 컬랩스 칩 커넥터(C4) 볼, 그리고 와이어 리드 본딩 및 테이프 자동 본딩용 패드로 구성된 그룹으로부터 선택되며; b. 상기 고표면적 제2다수의 접점은 매끄러운 Pd막 상부에 형성된 다공성의 원주형 Pd 를 포함하며; c. 상기 방법은, (1). 상기 칩에 압착력을 인가하여 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번-인 보드 테스터상의 상기 제2다수의 접점 사이에 낮은임피던스 접촉을 제공하되, 상기 압착력은 상기 제1다수의 접점과 상기 제2다수의 집점 사이에 부착(adhesion)을 유발하는 단계와; (2). 상기 번-인 보드 테스터로부터 먼쪽의 상기 집적회로 반도체 칩의 표면에 진공을 인가하고, 상기 번-인 보드 테스터와 상기 집적회로 반도체 칩 사이에 양(positive)의 압력을 인가하여 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번 -인 보드 테스터상의 상기 제2다수의 접점사이의 상기 부착을 단절(break) 시키므로써 상기 번-인 보드 테스터로부터 상기 집적회로 반도체 칩을 제거하는 단계를 포함하는 반도체 칩 테스트 방법.
  8. 솔더, 200℃ 이하의 용융점을 갖는 낮은 융용점 합금, 솔더 볼, 브레이징 합금 범프 빛 볼, 금, 은, 구리 혹은 알루미늄과 같은 전도성 금속의 접점, 제어형 컬랩스 칩 커넥터(C4) 볼, 그리고 와이어 리드 본딩 및 테이프 자동 본딩용 패드로 구성된 그룹에서 선택된 제1 다수의 입/출력, 전원 및 접지 접점을 구비한 집적회로 반도체 칩을 테스트하는 방법에 있어서, a. 집적회로 칩 테스트 시스템을 제공하는 단계로서, 상기 집적회로 칩 테스트 시스템이, (1). i. 상기 제1다수의 접점에 대응하고, 고표면적 도체 표면을 가지며 매끄러운 Pd막 상부에 형성된 다공성의 원주형 Pd를 갖는 원주형 덴드라이트를 구비하는 제2다수의 접점과; ii. 상기 제2다수의 접점에 테스트 신호를 공급하기 위한 신호라인 수단을 구비하는 번-인 보드 테스터와; (2). 상기 번-인 보드 테스터상에 상기 집적회로 반도체 칩을 배치하고, 상기 집적회로 반도체 칩에 압착력을 인가하고, 상기 테스트 종료후 상기 번-인 보드로부터 상기 집적회로 반도체 칩을 제거하기 위한 수단과, (3). 테스트 중인 반도체 칩을 가열하기 위한 가열수단을 포함하는 단계와; b. 상기 반도체 칩의 상기 제1다수의 접점을 상기 칩테스트 설비 시스템상의 상기 제2다수의 접점과 전기적으로 접촉시키는 단계와; c. 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번-인 보드 테스터상의 상기 제2다수의 접점 사이에 낮은 임피던스 접촉을 제공하기 위해 상기 칩에 압착력의 인가하되, 상기 압착력은 상기 제1다수의 접점과 상기 제2다수의 접점 사이에 부착을 유발하는 단계와; d. 상기 반도체 칩에 테스트 신호 입력 벡터를 전달하고 상기 반도체 칩으로부터 테스트 신호 출력 벡터를 수신하는 단계와; e. 상기 번-인 보드 테스터로부터 먼쪽의 상기 집적회로 반도체 칩의 표면에 진공을 인가하고, 상기 번-인 보드 테스터와 상기 집적회로 반도체 칩 사이에 양의 얍력을 인가하여 상기 집적회로 반도체 칩상의 제1접점과 상기 번-인 보드 테스터상의 제2접점 사이의 상기 부착을 단절시키므로써, 상기 번-인 보드 테스트로부터 상기 집적회로 반도체 칩을 제거하는 단계와; f. 불합격된 칩으로부터 합격한 칩을 분리하는 단계를 포함하는 반도체 칩 테스트 방법.
  9. 제1다수의 입/출력, 전원 및 접지 접점을 구비한 집적회로 반도체 칩을 테스트하는 방법에 있어서, a 집적회로 칩 테스트 시스템을 제공하는 단계로서, 상기 집적회로 칩 테스트 시스템이, (1). i. 상기 제1다수의 접점에 대응하며, 고표면적 도체 표면을 가지는 제2다수의 접점과; ii. 상기 제2다수의 접점에 테스트 신호를 공급하기 위한 신호라인 수단을 포함하는 번-인 보드 테스터와; (2). 상기 번-인 보드 테스터상에 상기 집적회로 반도체 칩을 배치하고, 상기 집적회로 반도체 칩에 압착력을 인가하고, 상기 테스트 종료후 상기 번-인 보드로부터 상기 집적회로 반도체 칩을 제거하기 위한 수단과; (3). 테스트 중인 반도체 칩을 가열하기 위한 가열수단을 포함하는 단계와; b. 상기 반도체 칩의 상기 제1다수의 접점을 상기 칩테스트 설비 시스템상의 상기 제2다수의 접점과 전기적으로 접촉시키는 담계와; c. 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번-인 보드 테스터상의 상기 제2다수의 접점 사이에 낮은 임피던스 접촉을 제공하기 위해 상기 칩에 압착력의 인가하는 단계와; d. 상기 반도체 칩에 테스트 신호 입력 벡터를 전달하고 상기 반도체 칩으로부터 테스트 신호 출력 벡터를 수신하는 단계와; e. 상기 번-인 보드 테스트로부터 먼쪽의 상기 집적회로 반도체 칩의 표면에 진공을 인가하고 상기 번-인 보드 테스터와 상기 집적회로 반도체 칩 사이에 양의 얍력을 인가하여 상기 번-인 보드 테스트로부터 상기 집적회로 반도체 칩을 제거하는 단계와; f. 느린(저속) 칩으로부터 빠른(고속) 칩을 분리하는 단계를 포함하는 반도체 칩 테스트 방법.
  10. 솔더, 200℃ 이하의 용융점을 갖는 낮은 융용점 합금, 솔더볼, 브레이징 합금 범프 및 볼, 금, 은, 구리 혹은 알루미늄과 같은 전도성 금속의 접점, 제어형 컬렙스 칩 커넥터(C4) 볼, 그리고 와이어 리드 본딩 및 테이프 자동 본딩용 패드로 구성된 그룹에서 선택된 제1 다수의 입/출력, 전원 및 접지 접점을 구비한 집적회로 반도체 칩을 테스트하는 방법에 있어서, a 집적회로 칩 테스트 시스템을 제공하는 단계로서, 상기 집적회로 칩 테스트 시스템이, (1). i. 상기 제1다수의 접점에 대응하고, 고표면적 도체 표면을 가지며 매끄러운 Pd막 상부에 형성된 다공성의 원주형 Pd를 갖는 원주형 덴드라이트를 구비하는 제2다수의 접점과; ii. 상기 제2다수의 접점에 테스트 신호를 공급하기 위한 신호라인 수단을 구비하는 번-인 보드 테스터와; (2). 상기 번-인 보드 테스터상에 상기 집적회로 반도체 칩을 배치하고, 상기 집적회로 반도체 칩에 압착력을 인가하고, 상기 테스트 종료후 상기 번-인 보드로부터 상기 집적회로 반도체 칩을 제거하기 위한 수단과; (3). 테스트 중인 반도체 칩을 가열하기 위한 가열수단을 포함하는 단계와; b. 상기 반도체 칩의 상기 제1다수의 접점을 상기 칩테스트 설비 시스템상의 상기 제2다수의 접점과 전기적으로 접촉시키는 단계와; c. 상기 집적회로 반도체 칩상의 상기 제1다수의 접점과 상기 번-인 보드 테스터상의 상기 제2다수의 접점 사이에 낮은 임피던스 접촉을 제공하기 위해 상기 칩에 압착력의 인가하되, 상기 압착력은 상기 제1다수의 접점과 상기 제2다수의 접점 사이에 부착을 유발하는 단계와; d. 상기 반도체 칩에 테스트 신호 입력 벡터를 전달하고 상기 반도체 칩으로부터 테스트 신호 출력 벡터를 수신하는 단계와; e. 상기 번-인 보드 테스트로부터 먼쪽의 상기 집적회로 반도체 칩의 표면에 진공을 인가하고 상기 번-인 보드 테스터와 상기 집적회로 반도체 칩 사이에 양의 얍력을 인가하여 상기 집적회로 반도체 칩상의 제1접점과 상기 번-인 보드 테스터상의 제2접점 사이의 상기 부착을 차단시키므로써, 상기 번-인 보드 테스트로부터 상기 집적회로 반도체 칩을 제거하는 단계와; f. 느린(저속) 칩으로부터 빠른(고속) 칩을 분리하는 단계를 포함하는 반도체 칩 테스트 방법.
  11. (1). i. 테스트될 반도체 집적회로 칩상의 마주하는 접점(facing contacts)에 대응하고, 고표면적 도체 표면을 가지며 매끄러운 Pd막 상부에 형성된 다공성의 원주형 Pd를 갖는 원주형 덴드라이트를 구비하는 다수의 번-인 보드 접점과; ii. 상기 다수의 접점에 테스트 신호를 공급하기 위한 신호라인 수단을 구비하는 번-인 보드 테스터와; (2). 상기 번-인 보드 테스터상에 상기 집적회로 반도체 칩을 배치하고, 상기 집적회로 반도체 칩에 압착력을 인가하여 상기 집적회로 반도체 칩과 상기 번-인 보드 접점을 부착시키고, 테스트 종료후 상기 집적회로 반도체 칩 접점과 상기 번-인 보드 접점 사이의 상기 부착을 단절시키고, 상기 번-인 보드로부터 상기 집적회로 반도체 칩을 제거하기 위한 수단과; (3). 테스트 중인 반도체 칩을 가열하기 위한 가열수단을 포함하는 집적회로 칩 테스트 시스템.
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