WO2005098958A1 - Herstellungsverfahren für ein pcm-speicherelement und entsprechendes pcm-speicherelement - Google Patents

Herstellungsverfahren für ein pcm-speicherelement und entsprechendes pcm-speicherelement Download PDF

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WO2005098958A1
WO2005098958A1 PCT/EP2005/003069 EP2005003069W WO2005098958A1 WO 2005098958 A1 WO2005098958 A1 WO 2005098958A1 EP 2005003069 W EP2005003069 W EP 2005003069W WO 2005098958 A1 WO2005098958 A1 WO 2005098958A1
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hole
strip
pcm
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PCT/EP2005/003069
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Ronald Kakoschke
Danny Pak-Chum Shum
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Infineon Technologies Ag
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Definitions

  • the present invention relates to a manufacturing method for a PCM memory element and a corresponding PCM memory element.
  • PCM phase change memory
  • US Pat. No. 5, 166, 758 in which electrical energy is used to convert a PCM material, typically chalcogenide alloys (eg Ge 2 Sb 2 Te 5 ) to convert between the crystalline phase (high conductivity, logic "1") and the amorphous phase (low conductivity, logic "0").
  • chalcogenide alloys eg Ge 2 Sb 2 Te 5
  • the conversion from the amorphous phase to the crystalline phase requires a heat pulse with a temperature higher than the glass transition temperature but lower than the melting temperature, whereas the conversion from the crystalline phase to the amorphous phase requires a heat pulse with a temperature higher than the melting temperature followed by rapid cooling required.
  • the melting temperature is 600 ° C and the glass transition temperature is 300 ° C.
  • the crystallization time is typically 50 ns.
  • PCM phase change memory
  • PCM memory elements have a whole series of advantageous properties, for example non-volatility, direct rewritability, non-destructive read ability, fast writing / erasing / reading, long service life (10 12 up to 10 13 read / write cycles), high packing density, low power consumption and easy integration with standard semiconductor processes.
  • SRAM static random access memory
  • EEPROM electrically erasable read memory
  • ROM read-only memory
  • One of the main problems with the known PCM memory elements is the relatively high heat generation during the programming and erasing operations.
  • a reduction in the contacted electrode area can be used to increase the current density and thus to lower the energy consumption and the associated heat generation.
  • the idea underlying the present invention is to use a sub-lithographic process to reduce the contact area of the PCM memory element.
  • the invention provides a liner mask technique for designing the upper electrode.
  • the first and second line devices are parallel strips.
  • two segments of the mask strip are provided, the two segments having an intermediate space in the center of the hole, so that they each lie only over a strip-shaped resistance element.
  • the strip-shaped resistance elements are provided on the wall of the hole by the following steps: providing a filling of the resistance material in the hole; Etching back of the filling; Providing a circumferential spacer (25) in the hole above the etched-back filling; Etching the filling using the spacer as a mask; Removing the spacer; and photolithographically patterning the etched fill into the stripe-shaped resistance elements.
  • the strip-shaped resistance elements are provided on the wall of the hole by the following steps: providing a liner layer made of the resistance material in the hole and on the surrounding surface of the insulation material; Performing a space etch to remove the liner layer from the bottom of the hole and from the surrounding surface of the insulation material; and photolithographically structuring the etched liner layer into the strip-shaped resistance elements.
  • the strip-shaped resistance elements and the filling are made from the Insulation material etched back in the hole, the layer of PCM material being provided as a cover in the hole.
  • the strip-shaped resistance elements are etched back in the hole by a first depth and the filling made of the insulation material by a second depth which is less than the first depth, the layer of the PCM material being more circumferential than above the strip-shaped resistance elements Spacer is provided in the hole.
  • the sublithographic mask strips are formed by the following steps: providing an auxiliary layer on the conductive layer; photolithographic structuring of the auxiliary layer into blocks, the edges of which define the mask strips; Providing a liner layer from the spacer material; Performing a space etching of the liner layer to form the mask strips; and removing the auxiliary layer.
  • the upper electrodes are electrically connected to the further line device by the following steps: providing a liner layer and an insulation layer over the structure; Providing one or two contact plugs for contacting the top electrodes in the liner layer and the insulation layer; and providing a trace on the insulation layer for contacting the one or two contact plugs.
  • a plurality of pairs of first and second line devices are provided and a plurality of holes per pair are also provided in the insulation layer, each of which exposes the first and second parallel line devices in sections.
  • FIG. 1a, b to 10a, b show schematic representations of successive process stages of a production process of a PCM memory element as the first embodiment of the present invention, in each case in a top view perspective and cross-sectional perspective;
  • FIG. 11a, b show schematic representations of a production method of a PCM memory element as a second embodiment of the present invention, in each case in a top view perspective and a cross-sectional perspective;
  • FIG. 14a, b to 18a, b show schematic representations of a production method of a PCM memory element as the fourth embodiment of the present invention, in each case from a top perspective and cross-sectional perspective.
  • reference numeral 10 denotes an insulation layer, for example a glass or a low-k material, in which two metallic conductor tracks Ma and Mb are embedded.
  • Reference numerals 5a, 5b denote two rectangular holes which are provided next to one another in the insulation layer 10 and partially expose the parallel metal conductor tracks Ma, Mb in each of the holes 5a, 5b, as shown in FIG. 1b. These holes 5a, 5b can be formed by a conventional reactive ion etching step which stops on the metal conductor tracks Ma, Mb.
  • the holes 5a, 5b are filled with a resistance material, for example TiN or WN.
  • the resistance material filling is designated by reference number 20.
  • the resistive material filling is then planarized by a CMP step and sunk into the holes 5a, 5b by a reactive ion etching process.
  • a spacer layer made of silicon nitride or TEOS with a thickness of typically 40 nm is deposited over the entire structure and spacer 25 with a width of typically 30 nm is formed therefrom in the upper region of the holes 5a, 5b by a spacer etching process.
  • the spacers run along the entire inner upper circumference of the holes 5a, 5b, as can be clearly seen in FIG. 2b.
  • the spacers 25 are selectively removed from the resulting structure by an etching step.
  • a photoresist mask (not shown) is then provided on the top of the insulation layer 10, by means of which the resistive material filling 20 is cut through in the holes 5a, 5b, so that U-shaped thin strips in the holes 5a, 5b on the opposite left and right wall halves remain, as can be seen in Fig. 4b.
  • the lower electrodes of two PCM memory cells are finished in the same hole 5a or 5b.
  • the photoresist mask is then removed from the surface of the insulation layer 10.
  • TEOS insulation material is deposited over the resulting structure and polished back, so that an insulation material filling 30 remains in the holes 5a, 5b.
  • back polishing which is carried out by a CMP step, a section of the surface of the insulation layer 10 is also removed, which, according to FIG. Thus, the top of the remaining half of the resistive fill 20 is ultimately in one
  • the remaining halves of the resistance material filling 20 are countersunk in the holes 5a, 5b and likewise the insulation material filling 30 is countersunk by the same depth.
  • a PCM material is then deposited over the resulting structure, for example by sputtering, here Ge 2 Sb 2 Ti 5 , and polished back in a further CMP step, which leads to the state shown in FIGS. 6a, 6b according to which the PCM layer 35 likewise forms a cover for the holes 5a, 5b.
  • a conductive layer 40 is deposited over the entire structure and an auxiliary layer 45 made of polysilicon over the conductive layer 40.
  • the polysilicon auxiliary layer 45 is then structured in a strip shape by means of a photoresist mask (not shown).
  • the structuring takes place perpendicular to the direction of the metal strips Ma, Mb and in such a way that the holes 5a, 5b are approximately half covered.
  • a liner layer made of TEOS is then deposited over the structured auxiliary layer 45 and subjected to a spacer etching, so that spacer strips above the holes 5a, 5b run essentially perpendicular to the metal interconnects 5a, 5b.
  • This process step has the essential advantage that it creates sublithographic spacer strips 50, the size of which can be made significantly smaller than the lithographic resolution.
  • the thickness of the TEOS layer is usually 40 nm.
  • the polysilicon auxiliary layer 45 is removed and then a photoresist mask 55 is placed over the resulting one Structure formed, which has strips that run over the metal interconnects Ma, Mb.
  • the spacer strips 50 are then cut open using the photoresist mask 55 and only remain below the photoresist mask 55. Subsequently, with reference to FIGS. 9a, 9b, the photoresist mask 55 is removed, followed by reactive ion etching of the layer 40 and the underlying PCM layer 35, the remaining segments of the spacer strip 50 serving as an etching mask.
  • FIGS. 9a, 9b This structure shows the
  • the advantage is that only a small volume of the PCM layer 35 is provided between the resistance material filling halves 20 functioning as the lower electrode and the strips 40 functioning as the upper electrode, which volume flows through later during operation.
  • 10a, 10b show the final process steps for contacting the strips of layer 40, which act as the upper electrode.
  • a silicon nitride liner layer 60 with a thickness of approximately 30 nm is deposited over the layer as an etching stop, and a further insulation layer 75 is then provided thereon.
  • Contact plugs 70 are formed in the insulation layer 75 by a conventional contact hole technique.
  • metallic connection strips 80 are provided over the resulting structure for connecting the contact plugs 70, which leads to the structure shown in FIGS. 10a, 10b.
  • FIGS. 10a, 10b Particularly emphasized with an "x" in FIGS. 10a, 10b is the small volume of the PCM layer 35, which is converted to crystalline / amorphous during operation between the phases. Due to the small sublithographic design of this volume As a result of the stripes 40 of the upper electrodes structured by said liner technology, a lower current is sufficient to nevertheless achieve a sufficiently high current density which is required for phase transformation of the PCM material. The heat development takes place only in a very small volume.
  • FIG. 11a, b show schematic representations of a production method of a PCM memory element as a second embodiment of the present invention, in each case in a top view perspective and a cross-sectional perspective.
  • the strips 40 of the upper electrodes are connected in different ways.
  • a contact plug 70 ′ is formed in the middle above the holes 5a, 5b in such a way that opposite strips 40 are contacted simultaneously. This can be advantageous when arranging the memory elements in a cell array.
  • this solution is associated with higher heat generation, since a larger volume of the strips of the PCM material 35 contributes to the phase change.
  • FIGS. 12a, b to 13a, b show schematic representations of a production method of a PCM memory element as a third embodiment of the present invention, in each case from a top view perspective and a cross-sectional perspective.
  • the halves of the resistive material filling 20, which serve as lower electrodes, are manufactured in different ways.
  • the state according to FIGS. 1 a, b is assumed, after which no resistance material filling 20 is subsequently provided, but a liner layer 20 ′ is deposited from the resistance material by an ALD or CVD method. This is then followed by a selective Structured spacer etching in such a way that it remains only on the walls of the holes 5a, 5b, which leads to the process state shown in FIGS. 12a, 12b.
  • a lithography step corresponding to the lithography step explained in connection with FIGS. 4a, 4b is then carried out in order to cut through the liner layer 20 'remaining on the walls of the holes 5a, 5b from the resistance material and to form the already explained U-shaped halves on the opposite left and right walls of the holes 5a, 5b.
  • an insulation material filling made of Ti-OS is deposited and polished back, which leads to the process state shown in FIGS. 13a, 13b. The method is then continued, as explained in connection with the above first embodiment in FIGS. 6a, 6b to 10a, 10b.
  • FIG. 14a, b to 18a, b show schematic representations of a production method of a PCM memory element as the fourth embodiment of the present invention, in each case from a top perspective and cross-sectional perspective.
  • the initial state is the state shown in FIGS. 4a, 4b after the resistance material filling 20 has been severed on the walls of the holes 5a, 5b.
  • the resistance material filling 20 ′′ is first etched back by a first depth and the insulation material filling 30 is etched back by a second depth that is less than the first depth.
  • a PCM layer 35 is then deposited over the resulting structure and subjected to a spacer etching, which leads to the process state shown in FIGS. 14a, 14b.
  • auxiliary layer 45 made of polysilicon is deposited thereon and above.
  • the polysilicon is then structured.
  • a photoresist pocket 55 is then formed on the resulting structure and the spacer strips 50 are thus divided into segments.
  • the layer 40 and the underlying PCM layer 35 are etched using the spacer strip segments as a mask.
  • the spacer strip segments 50 have been removed, the structure shown in FIGS. 17a, 17b is obtained, which, in analogy to the first embodiment, has sublithographic conductive strips 40 as upper electrodes.
  • the volume of the PCM layer 35, which contributes to the phase change, is very small, so that there is only an extremely low energy requirement for the phase conversion.
  • FIGS. 18a, 18b The type of contacting shown in FIGS. 18a, 18b
  • Strip 40 of the upper electrodes corresponds to the contacting explained with reference to FIGS. 10a, 10b.
  • the selection of the layer materials or filler materials is only exemplary and can be varied in many ways.
  • the PCM memory element has been provided between two adjacent metal levels, the present invention is not limited to this, and in general the PCM memory elements according to the invention can be arranged between any conductive layers, for example between the substrate and an overlying metal level.
  • the line devices can also be designed not only as conductor tracks, but also, for example, as diffusion regions or the like

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für ein PCM-Speicherelement und ein entsprechendes PCM-Speicherelement. Das Herstellungsverfahren umfasst die Schritte: Vorsehen von einer ersten und einer zweiten Leitungseinrichtung (MA, Mb) unter einer Isolationsschicht (10); Vorsehen eines Lochs (5a, 5b) in der Isolationsschicht (10), welches die erste und die zweite Leitungseinrichtung (Ma, Mb) abschnittsweise freilegt; Vorsehen eines jeweiligen streifenförmigen Widerstandselements (20; 20'; 20'') an der Wand des Lochs (5a, 5b), welches die freigelegte erste bzw. zweite Leitungseinrichtung (Ma, Mb) elektrisch kontaktiert, als jeweilige untere Elektrode; Vorsehen einer Füllung (30) aus einem Isolationsmaterial in dem Loch (5a, 5b), zwischen den streifenförmigen Widerstandselementen (20; 20'; 20''); Vorsehen einer Schicht (35) aus einem PCM-Material in dem Loch (5a, 5b), welche die streifenförmigen Widerstandselemente (20; 20'; 20'') an ihrer Oberseite elektrisch kontaktiert; Vorsehen einer leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10); Bilden von einem sublithographischen Maskenstreifen (50) auf der leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10) quer zur Richtung der ersten und zweiten Leitungseinrichtung (Ma, Mb); Bilden von Segmenten des Maskenstreifens (50); Strukturieren der leitenden Schicht (40) und der Schicht (35) aus dem PCM-Material unter Verwendung der Segmente zum Bilden der jeweiligen oberen Elektrode aus der leitenden Schicht (40) und eines zwischen der oberen und unteren Elektrode liegenden PCM-Bereichs aus der Schicht (35) aus dem PCM-Material; Entfernen der Maskenstreifen (50); und elektrisches Anschließen der oberen Elektroden an eine weitere Leitungseinrichtung (80).

Description

Beschreibung
Herstellungsverfahren für ein PCM-Speicherelement und entsprechendes PCM-Speicherelement
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für ein PCM-Speicherelement und ein entsprechendes PCM- Speicherelement .
Aus der US-A-5, 166, 758 ist ein PCM(phase change memory) - Speicherelement bekannt, bei der elektrische Energie dazu verwendet wird, um ein PCM-Material, typischerweise Chalkoge- nid-Legierungen (e.g. Ge2Sb2Te5) , zwischen der kristallinen Phase (hohe Leitfähigkeit, logisch "1") und der amorphen Pha- se (geringe Leitfähigkeit, logisch "0") umzuwandeln.
Die Umwandlung von der amorphen Phase in die kristalline Phase erfordert einen Wärmeimpuls mit einer Temperatur, die höher als die Glasübergangstemperatur, aber kleiner als die Schmelztemperatur ist, wohingegen die Umwandlung von der kristallinen Phase in die amorphe Phase einen Wärmeimpuls mit einer Temperatur größer als der Schmelztemperatur gefolgt von einem schnellen Abkühlen erfordert.
Beim obigen Beispiel Ge2Sb2Te5 liegt die Schmelztemperatur bei 600°C und die Glasübergangstemperatur bei 300°C. Die Kristallisierungszeit liegt typischerweise bei 50 ns .
Ein weiteres PCM(phase change memory) -Speicherelement mit ei- ner besonderen Kontaktstruktur ist aus der WO 00/57498 AI bekannt, wobei ein Kontakt aus einem Seitenwandspacer gebildet ist .
Derartige PCM-Speicherelemente haben eine ganze Reihe vor- teilhafter Eigenschaften, beispielsweise Nicht-Flüchtigkeit, direkte Überschreibbarkeit, nicht-zerstörende Lesefähigkeit, schnelles Beschreiben/Löschen/Lesen, hohe Lebensdauer (1012 bis 1013 Schreib-/Lesezyklen) , hohe Packungsdichte, geringer Leistungsverbrauch und gute Integrierbarkeit mit Halbleiter- Standardprozessen. Insbesondere lassen sich in einem PCM- Speicherelement die bisher bekannten Konzepte SRAM, EEPROM und ROM vereinigen.
Eines der Hauptprobleme bei den bekannten PCM-Speicher- elementen liegt in der relativ hohen Wärmeerzeugung während der Programmier- und Löschoperationen. Als Abhilfe gegen die- se Probleme bietet sich eine Reduzierung der kontaktierten Elektrodenfläche zur Erhöhung der Stromdichte und somit zur Erniedrigung des Energieverbrauchs und der damit verbundenen Wärmeerzeugung an.
Aus IEDM 200136,05, Stefan Lai and Tyler Lowrey, "OUM - A 180 nm Nonvolatile Memory Cell Element Technology For Stand Alone and Embedded Applications", ist der aktuelle Status der Entwicklung von PCM-Speicherelementen (dort auch "OUM" (Ovonic Unified Memory) -Speicher genannt) in der 180 nm-Technologie zusammengefasst .
Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für ein PCM-Speicherelement und ein entsprechendes PCM-Speicherelement zu schaffen, die eine weitere Verringerung der Größe und damit der Wäremeerzeugung im Betrieb ermöglicht.
Erfindungsgemäß wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren und durch das in Anspruch 11 angegebene PCM-Speicherelement gelöst.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht in der Anwendung eines sublithographischen Prozesses zur Verkleinerung der Kontaktfläche des PCM-Speicherelements . Insbe- sondere stellt die Erfindung eine Linermaskentechnik zur Ausgestaltung der oberen Elektrode bereit. In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäss einer bevorzugten Weiterbildung sind die erste und zweite Leitungseinrichtung parallele Streifen.
Gemäss einer weiteren bevorzugten Weiterbildung erfolgt ein Vorsehen von zwei Segmenten des Maskenstreifens, wobei die beiden Segmente in der Mitte des Lochs einen Zwischenraum aufweisen, so dass sie jeweils nur über einem streifenformigen Widerstandselement liegen.
Gemäss einer weiteren bevorzugten Weiterbildung werden die streifenformigen Widerstandselemente an der Wand des Lochs durch folgende Schritte vorgesehen: Vorsehen eine Füllung aus dem Widerstandsmaterial in dem Loch; Rückätzen der Füllung; Vorsehen eines umlaufenden Spacers (25) in dem Loch oberhalb der rückgeätzten Füllung; Ätzen der Füllung unter Verwendung des Spacers als Maske; Entfernen des Spacers; und photolithographisches Strukturieren der geätzten Füllung in die streifenformigen Widerstandselemente.
Gemäss einer weiteren bevorzugten Weiterbildung werden die streifenformigen Widerstandselemente an der Wand des Lochs durch folgende Schritte vorgesehen: Vorsehen einer Liner- schicht aus dem Widerstandsmaterial in dem Loch und auf der umliegenden Oberfläche des Isolationsmaterials; Durchführen einer Spacerätzung zum Entfernen der Linerschicht von dem Bo- den des Lochs und von der umliegenden Oberfläche des Isolationsmaterials; und photolithographisches Strukturieren der geätzten Linerschicht in die streifenformigen Widerstandselemente.
Gemäss einer weiteren bevorzugten Weiterbildung werden die streifenformigen Widerstandselemente und die Füllung aus dem Isolationsmaterial im Loch zurückgeätzt, wobei die Schicht aus dem PCM-Material als Deckel im Loch vorgesehen wird.
Gemäss einer weiteren bevorzugten Weiterbildung werden die streifenformigen Widerstandselemente um eine erste Tiefe und die Füllung aus dem Isolationsmaterial um eine zweite Tiefe, die geringere als die erste Tiefe ist, im Loch zurückgeätzt, wobei die Schicht aus dem PCM-Material als oberhalb der streifenformigen Widerstandselemente umlaufender Spacer im Loch vorgesehen wird.
Gemäss einer weiteren bevorzugten Weiterbildung werden die sublithograpischen Maskenstreifen durch folgende Schritte gebildet: Vorsehen einer Hilfsschicht auf der leitenden Schicht; photolithographisches Strukturieren der Hilfsschicht in Blöcke, deren Ränder die Maskenstreifen festlegen; Vorsehen einer Linerschicht aus dem Spacermaterial; Durchführen einer Spacerätzung der Linerschicht zum Bilden der Maskenstreifen; und Entfernen der Hilfsschicht.
Gemäss einer weiteren bevorzugten Weiterbildung erfolgt das elektrische Anschließen der oberen Elektroden an die weitere Leitungseinrichtung durch folgende Schritte: Vorsehen einer Linerschicht und einer Isolationsschicht über der Struktur; Vorsehen von einem oder zwei Kontaktstöpseln zum Kontaktieren der oberen Elektroden in der Linerschicht und der Isolationsschicht; und Vorsehen einer Leiterbahn auf der Isolationsschicht zum Kontaktieren der von dem einem oder den zwei Kontaktstöpseln.
Gemäss einer weiteren bevorzugten Weiterbildung wird eine Mehrzahl von Paaren erster und zweiter Leitungseinrichtungen vorgesehen wird und eine Mehrzahl von Löchern pro Paar in der Isolationsschicht mit vorgesehen werden, welche die erste und die zweite parallelen Leitungseinrichtung jeweils abschnittsweise freilegen. Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
Fig. la,b bis 10a, b zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens eines PCM-Speicherelements als erste Ausführungsform der vorliegenden Erfindung, und zwar je- weils in Draufsichtsperspektive und Querschnittsperspektive;
Fig. 11a, b zeigen schematische Darstellungen eines Herstel- lungsverfahrens eines PCM-Speicherelements als zweite Ausführungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und QuerSchnittsperspektive;
Fig. 12a, b bis 13a, b zeigen schematische Darstellungen eines Herstellungsverfahrens eines PCM-Speicherelements als dritte Ausführungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive; und
Fig. 14a, b bis 18a, b zeigen schematische Darstellungen eines Herstellungsverfahrens eines PCM-Speicherelements als vierte Ausführungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive .
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile. Die Querschnittsebene ist stets dieselbe und in Fig la,b durch die Buchstaben A-Aλ angedeutet (waagrechter Mittelschnitt des Locks 5a) . Fig. la,b bis 10a, b zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens eines PCM-Speicherelements als erste Ausführungsform der vor- liegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive.
In Fig. la bezeichnet Bezugszeichen 10 eine Isolationsschicht, beispielsweise ein Glas oder ein low-k-Material, in das zwei metallische Leiterbahnen Ma und Mb eingebettet sind.
Bezugszeichen 5a, 5b bezeichnen zwei rechteckige Löcher, welche in der Isolationsschicht 10 nebeneinander vorgesehen sind und die parallel verlaufenden Metall-Leiterbahnen Ma, Mb in jedem der Löcher 5a, 5b teilweise freilegen, wie in Fig. lb dargestellt. Diese Löcher 5a, 5b können durch einen üblichen reaktiven Ionen-Ätzschritt gebildet werden, der auf den Metall-Leiterbahnen Ma, Mb stoppt.
In einem darauffolgenden Prozessschritt, der in Fig. 2a, b illustriert ist, werden die Löcher 5a, 5b mit einem Widerstandsmaterial, beispielsweise TiN oder WN, gefüllt. Die Widerstandsmaterialfüllung ist mit Bezugszeichen 20 bezeichnet. Anschließend wird die Widerstandsmaterialfüllung durch einen CMPschritt planarisiert und in den Löchern 5a, 5b durch einen reaktiven Ionen-Ätzprozess eingesenkt.
Im nächsten Prozessschritt wird über der gesamten Struktur eine Spacerschicht aus Siliziumnitrid oder TEOS mit einer Di- cke von typischerweise 40 nm abgeschieden und daraus durch einen Spacer-Ätzprozess Spacer 25 mit einer Breite von typischerweise 30 nm im oberen Bereich der Löcher 5a, 5b gebildet. Die Spacer laufen entlang des gesamten inneren oberen Umfangs der Löcher 5a, 5b, wie in Fig. 2b deutlich erkennbar.
Daran anschließend erfolgt mit Bezug auf Fig. 3a, b ein weiterer reaktiver Ionen-Ätzschritt, in dem die Spacer 25 als Mas- ke verwendet werden und in dem die Widerstandsmaterialfüllung 20 teilweise aus den Löchern 5a, 5b entfernt wird, so dass sie nur noch unterhalb der Spacer 25 ringstreifenförmig an den Wänden der Löcher 5a, 5b zurückbleibt. Dieser reaktive Ionen-Ätzprozess stoppt ebenfalls auf der Oberfläche der Metall-Leiterbahnen Ma, Mb und ist derart gewählt, dass er die Oberseite der Isolationsschicht 10 nicht angreift.
Weiter mit Bezug auf Fig. 4a, b werden im nächsten Prozess- schritt die Spacer 25 durch einen Ätzschritt selektiv gegenüber der resultierenden Struktur entfernt. Anschließend wird auf der Oberseite der Isolationsschicht 10 eine (nicht gezeigte) Photolackmaske vorgesehen, mittels derer die Widerstandsmaterialfüllung 20 in den Löchern 5a, 5b durch- geschnitten wird, so dass in den Löchern 5a, 5b U-förmige dünne Streifen auf den gegenüberliegenden linken und rechten Wandhälften zurückbleiben, wie in Fig. 4b erkennbar.
Nach Durchtrennen der Widerstandsmaterialfüllung 20, das zweckmässigerweise ebenfalls durch einen reaktiven Ionen- Ätzschritt realisiert wird, sind die unteren Elektroden jeweils zweier PCM-Speicherzellen in demselben Loch 5a bzw. 5b fertiggestellt .
Danach erfolgt ein Entfernen der Photolackmaske von der Oberfläche der Isolationsschicht 10. Im anschließenden Prozessschritt wird über der resultierenden Struktur TEOS-Isola- tionsmaterial abgeschieden und zurückpoliert, so dass eine Isolationsmaterialfüllung 30 in den Löchern 5a, 5b zurück- bleibt. Beim Rückpolieren, das durch einen CMPschritt erfolgt, wird ebenfalls ein Abschnitt der Oberfläche der Isolationsschicht 10 entfernt, der gemäß Fig. 4a über der Oberseite der verbleibenden Hälften der Widerstandsmaterialfüllung 20 übersteht. Somit ist die Oberseite der verbleibenden Hälf- ten der Widerstandsmaterialfüllung 20 letztendlich in einer
Ebene wie die Oberseite der Isolationsschicht 10 und der Isolationsmaterialfüllung 30, wie aus Fig. 5a ersichtlich. In einem darauffolgenden Prozessschritt erfolgt ein Einsenken der verbleibenden Hälften der Widerstandsmaterialfüllung 20 in den Löchern 5a, 5b und ebenfalls ein Einsenken der Isola- tionsmaterialfüllung 30 um dieselbe Tiefe. Danach wird über der resultierenden Struktur ein PCM-Material, beispielsweise durch Sputtern, abgeschieden, hier Ge2Sb2Ti5, und in einem weiteren CMPschritt zurückpoliert, was zum in Fig. 6a, 6b gezeigten Zustand führt, gemäß dem die PCM-Schicht 35 gleicher- maßen einen Deckel der Löcher 5a, 5b bildet.
Anschließend erfolgt mit Bezug auf Fig. 7a, 7b das Abscheiden einer leitenden Schicht 40 über der gesamten Struktur und einer Hilfsschicht 45 aus Polysilizium über der leitenden Schicht 40.
Wie in Fig. 7b illustriert, wird dann die Polysilizium-Hilfs- schicht 45 mittels einer (nicht gezeigten) Photolackmaske streifenförmig strukturiert.
Die Strukturierung erfolgt senkrecht zur Verlaufsrichtung der Metallstreifen Ma, Mb und derart, dass die Löcher 5a, 5b etwa zur Hälfte überdeckt sind. In einem weiteren Prozessschritt wird dann über der strukturierten Hilfsschicht 45 eine Liner- schicht aus TEOS abgeschieden und einer Spacer-Ätzung unterworfen, so dass Spacerstreifen oberhalb der Löcher 5a, 5b im wesentlichen senkrecht zu den Metall-Leiterbahnen 5a, 5b verlaufen. Dieser Prozessschritt hat den wesentlichen Vorteil, dass er sublithographische Spacerstreifen 50 schafft, deren Größe wesentlich kleiner als die lithographische Auflösung gestaltet werden kann. Die Dicke der TEOSschicht beträgt üblicherweise 40 nm.
Weiter mit Bezug auf Fig. 8a, b wird nach Bildung der Spacerstreifen 50 die Polysilizium-Hilfsschicht 45 entfernt und dann eine Photolackmaske 55 über der resultierenden Struktur gebildet, welche Streifen aufweist, die über den Metall-Leiterbahnen Ma, Mb verlaufen.
In einem anschließenden Ätzprozess werden dann unter Verwen- düng der Photolackmaske 55 die Spacerstreifen 50 aufgeschnitten und verbleiben nur unterhalb der Photolackmaske 55 zurück. Daran anschließend erfolgt mit Bezug auf Fig. 9a, 9b ein Entfernen der Photolackmaske 55 und daran anschließend eine reaktive Ionen-Ätzung der Schicht 40 und der darunter- liegenden PCM-Schicht 35, wobei die verbleibenden Segmente des Spacerstreifens 50 als Ätzmaske dienen.
Schließlich werden die Segmente der- Spacerstreifen 50 in einem weiteren Ätzschritt selektiv entfernt, was zur in Fig. 9a, 9b gezeigten Struktur führt. Diese Struktur weist den
Vorteil auf, dass zwischen dem als untere Elektrode fungierenden Widerstandsmaterialfüllungshälften 20 und den aus als obere Elektrode fungierenden Streifen 40 nur ein kleines Volumen der PCM-Schicht 35 vorgesehen ist, welches später im Betrieb vom Strom durchflössen wird.
In Fig. 10a, 10b sind die abschließenden Prozessschritte zur Kontaktierung der Streifen der Schicht 40, die als obere E- lektrode fungieren, dargestellt. In üblicher Weise wird über der Schicht eine Siliziumnitrid-Linerschicht 60 mit einer Dicke von ca. 30 nm als Ätzstopp abgeschieden und daran anschließend eine weitere Isolationsschicht 75 darüber vorgesehen. In der Isolationsschicht 75 werden Kontaktstöpsel 70 durch eine übliche Kontaktloch-Technik gebildet. Schließlich werden metallische Anschlussstreifen 80 über der resultierenden Struktur zum Anschließen der Kontaktstöpsel 70 vorgesehen, was zur in Fig. 10a, 10b gezeigten Struktur führt.
Besonders hervorgehoben mit einem "x" in Fig. 10a, 10b ist das geringe Volumen der PCM-Schicht 35, welches im Betrieb zwischen den Phasen kristallin/amorph umgewandelt wird. Durch die kleine sublithographische Ausgestaltung dieses Volumens infolge der durch die besagte Liner-Technik strukturierten Streifen 40 der oberen Elektroden reicht ein geringerer Strom aus, um dennoch eine ausreichend hohe Stromdichte zu erzielen, die zur Phasenumwandlung des PCM-Materials benötigt wird. Die Wärmeentwicklung findet dabei nur in einem sehr kleinen Volumen statt.
Fig. 11a, b zeigen schematische Darstellungen eines Herstellungsverfahrens eines PCM-Speicherelements als zweite Ausfüh- rungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive.
Bei der in Fig. 11a, 11b gezeigten zweiten Ausführungsform wird der Anschluss der Streifen 40 der oberen Elektroden auf unterschiedliche Art und Weise realisiert. Insbesondere wird dort nach Vorsehen der Linerschicht 60 und der Isolationsschicht 75 ein Kontaktstöpsel 70' derart in der Mitte oberhalb der Löcher 5a, 5b gebildet, dass gegenüberliegende Streifen 40 gleichzeitig kontaktiert werden. Dies kann beim Anordnen der Speicherelemente in einem Zellenfeld vorteilhaft sein. Jedoch ist diese Lösung mit einer höheren Wärmeerzeugung verbunden, da ein größeres Volumen der Streifen aus dem PCM-Material 35 zum Phasenwechsel beiträgt.
Fig. 12a, b bis 13a, b zeigen schematische Darstellungen eines Herstellungsverfahrens eines PCM-Speicherelements als dritte Ausführungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive.
Bei der dritten Ausführungsform werden die Hälften der Widerstandsmaterialfüllung 20, welche als untere Elektroden dienen, auf unterschiedliche Weise hergestellt. Insbesondere wird bei dieser Ausführungsform ausgegangen vom Zustand gemäß Fig. la,b, woran anschließend keine Widerstandsmaterialfül- lung 20 vorgesehen wird, sondern eine Linerschicht 20' aus dem Widerstandsmaterial durch ein ALD- oder CVD-Verfahren abgeschieden wird. Diese wird anschließend durch eine selektive Spacer-Ätzung derart strukturiert, dass sie nur an den Wänden der Löcher 5a, 5b zurückbleibt, was zum in Fig. 12a, 12b gezeigten Prozesszustand führt.
Weiter mit Bezug auf Fig. 13a, 13b wird dann ein Lithographieschritt entsprechend dem Lithographieschritt, der im Zusammenhang mit Fig. 4a, 4b erläutert wurde, durchgeführt, um die an den Wänden der Löcher 5a, 5b verbleibende Linerschicht 20' aus dem Widerstandsmaterial durchzuschneiden und die be- reits erläuterten U-förmigen Hälften an den gegenüberliegenden linken und rechten Wänden der Löcher 5a, 5b zu bilden. Abschließend erfolgt in Analogie zu Fig. 5a, 5b das Abscheiden und Rückpolieren einer Isolationsmaterialfüllung aus Ti- OS, was zum in Fig. 13a, 13b gezeigten Prozesszustand führt. Das Verfahren wird daran anschließend weitergeführt, wie im Zusammenhang mit der obigen ersten Ausführungsform in den Fig. 6a, 6b bis 10a, 10b erläutert.
Fig. 14a, b bis 18a, b zeigen schematische Darstellungen eines Herstellungsverfahrens eines PCM-Speicherelements als vierte Ausführungsform der vorliegenden Erfindung, und zwar jeweils in Draufsichtsperspektive und Querschnittsperspektive.
Bei der vierten Ausführungsform ist der Ausgangszustand der in Fig. 4a, 4b gezeigte Zustand nach dem Durchtrennen der Widerstandsmaterialfüllung 20 an den Wänden der Löcher 5a, 5b.
In einem darauffolgenden Prozessschritt erfolgt zunächst ein Rückätzen der Widerstandsmaterialfüllung 20'' um eine erste Tiefe und ein Rückätzen der Isolationsmaterialfüllung 30 um eine zweite Tiefe, die geringer als die erste Tiefe ist. Im Anschluss daran wird über der resultierenden Struktur eine PCM-Schicht 35 abgeschieden und einer Spacer-Ätzung unterworfen, was zum in Fig. 14a, 14b gezeigten Prozesszustand führt.
Weiter mit Bezug auf Fig. 15a, 15b wird über der resultierenden Struktur zunächst eine Schicht 40 für die oberen Elektro- den und darüber eine Hilfsschicht 45 aus Polysilizium abgeschieden.
Wie bereits im Zusammenhang mit Fig. 7b ausführlich erläu- tert, folgt dann ein Strukturieren der Polysilizium-
Hilfsschicht 45 und die Bildung von Spacerstreifen 50 in senkrecht zu den Metallstreifen Ma, Mb verlaufender Richtung,
Ebenfalls wie bereits erläutert, wird dann eine Photolack as- ke 55 auf der resultierenden Struktur gebildet und damit die Spacerstreifen 50 in Segmente unterteilt. Nach Entfernen der Photolackmaske 55 erfolgt ein Ätzen der Schicht 40 und der darunterliegenden PCM-Schicht 35 unter Verwendung der Spacerstreifensegmente als Maske. Nach Entfernen der Spacerstreifensegmente 50 erhält man die in Fig. 17a, 17b gezeigte Struktur, welche in Analogie zur ersten Ausführungs- form sublithographische leitende Streifen 40 als obere Elektroden aufweist.
Auch bei dieser vierten Ausführungsform ist das Volumen der PCM-Schicht 35, welche zum Phasenwechsel beiträgt, sehr gering, so dass nur ein überaus niedriger Energiebedarf zur Phasenumwandlung vorliegt.
Die in Fig. 18a, 18b gezeigte Art der Kontaktierung der
Streifen 40 der oberen Elektroden entspricht der mit Bezug auf Fig. 10a, 10b erläuterten Kontaktierung.
Obwohl die vorliegende Erfindung vorstehend anhand eines be- vorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere ist die Auswahl der Schichtmaterialien bzw. Füllmaterialien nur beispielhaft und kann in vielerlei Art variiert werden. Obwohl bei den vorhergehenden Ausführungsformen das PCM- Speicherelement zwischen zwei benachbarten Metallebenen vorgesehen worden ist, ist die vorliegende Erfindung nicht darauf beschränkt, und allgemein können die erfindungsgemäßen PCM-Speicherelemente zwischen beliebigen leitfähige Schichten angeordnet werden, beispielsweise zwischen Substrat und einer darüberliegenden Metallebene.
Auch können die Leitungseinrichtungen nicht nur als Leiter- bahnen ausgeführt werden, sondern z.B. auch als Diffusionsgebiete o.a.
Bezugszeichenliste
10 Isolationsschicht
Ma,Mb Metall-Leiterbahnen 5a, 5b Löcher
20 Widerstandsmaterialfüllung
20 λ , 20 Λ Λ Widerstandsmateriallinerschicht
25 Spacer
30 Isolationsmaterialfüllung 35 PCM-Schicht
40 Schicht
45 Hilfsschicht
50 Spacerstreifen
60 Linerschicht 70,70x Kontaktstöpsel
75 Isolationsschicht
80 Metallstreifen

Claims

Patentansprüche
1. Herstellungsverfahren für ein PCM-Speicherelement mit den Schritten:
Vorsehen von einer ersten und einer zweiten Leitungseinrichtung (Ma, Mb) unter einer Isolationsschicht (10);
Vorsehen eines Lochs (5a, 5b) in der Isolationsschicht (10) , welches die erste und die zweite Leitungseinrichtung (Ma, Mb) abschnittsweise freilegt;
Vorsehen eines jeweiligen streifenformigen Widerstandselements (20; 20 λ; 20 Α an der Wand des Lochs (5a, 5b), welches die freigelegte erste bzw. zweite Leitungseinrichtung (Ma, Mb) elektrisch kontaktiert, als jeweilige untere Elektrode;
Vorsehen einer Füllung (30) aus einem Isolationsmaterial in dem Loch (5a, 5b) zwischen den streifenformigen Widerstands- elementen (20; 20 ; 20,Λ);
Vorsehen einer Schicht (35) aus einem PCM-Material in dem Loch (5a, 5b) , welche die streifenformigen Widerstandselemente (20; 20 ; 20 λ) an ihrer Oberseite elektrisch kontaktiert;
Vorsehen einer leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10);
Bilden von einem sublithograpischen Maskenstreifen (50) auf der leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10) quer zur Richtung der ersten und zweiten Leitungseinrichtung (Ma, Mb) ;
Bilden von Segmenten des Maskenstreifens (50) ;
Strukturieren der leitenden Schicht (40) und der Schicht (35) aus dem PCM-Material unter Verwendung der Segmente zum Bilden der jeweiligen oberen Elekrode aus der leitenden Schicht (40) und eines zwischen der oberen und unteren Elektrode liegenden PCM-Bereichs aus der Schicht (35) aus dem PCM-Material;
Entfernen der Maskenstreifen (50) ; und
elektrisches Anschließen der oberen Elektroden an eine weitere Leitungseinrichtung (80).
2. Verfahren nach Anspruch 1, dadurch g e k e n n z e i c h n e t, dass die erste und zweite Leitungseinrichtung (Ma, Mb) parallele Streifen sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t, dass ein Vorsehen von zwei Segmenten des Maskenstreifens (50) erfolgt, wobei die beiden Segmente in der Mitte des Lochs (5a) einen Zwischenraum aufweisen, so dass sie jeweils nur über einem streifenformigen Widerstandselement (20; 20 ; 20^) liegen.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch g e k e n n z e i c h n e t, dass die streifenformigen Widerstandselemente (20; 20Λ; 20,Λ) an der Wand des Lochs (5a, 5b) durch folgende Schritte vorgesehen werden:
Vorsehen eine Füllung (20; 20,Λ) aus dem Widerstandsmaterial in dem Loch (5a, 5b) ;
Rückätzen der Füllung (20; 20λ );
Vorsehen eines umlaufenden Spacers (25) in dem Loch (5a, 5b) oberhalb der rückgeätzten Füllung (20; 20 λ); Ätzen der Füllung (20; 20ΛΛ) unter Verwendung des Spacers (25) als Maske;
Entfernen des Spacers (25) ; und
photolithographisches Strukturieren der geätzten Füllung (20; 20 λ) in die streifenformigen Widerstandselemente (20; 20 y; 20,λ) .
5. Verfahren nach Anspruch 1, 2 oder 3, dadurch g e k e n n z e i c h n e t, dass die streifenformigen Widerstandselemente (20; 20 ; 20 Λ) an der Wand des Lochs (5a, 5b) durch folgende Schritte vorgesehen werden:
Vorsehen einer Linerschicht (20 λ) aus dem Widerstandsmaterial in dem Loch (5a, 5b) und auf der umliegenden Oberfläche des Isolationsmaterials (10) ;
Durchführen einer Spacerätzung zum Entfernen der Linerschicht (20 λ) von dem Boden des Lochs (5a, 5b) und von der umliegenden Oberfläche des Isolationsmaterials (10) ; und
photolithographisches Strukturieren der geätzten Linerschicht (20 λ) in die streifenformigen Widerstandselemente (20; 20 ; 20 * Λ) .
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t, dass die streifenformigen Widerstandselemente (20; 20 Λ) und die Füllung (30) aus dem Isolationsmaterial im Loch (5a, 5b) zurückgeätzt werden und die Schicht (35) aus dem PCM-Material als Deckel im Loch (5a, 5b) vorgesehen wird.
7. Verfahren nach einem der Ansprüche 1 bis 5, dadurch g e k e n n z e i c h n e t, dass die streifenformigen Widerstandselemente (20 Λ) um eine erste Tiefe und die Füllung (30) aus dem Isolationsmaterial um eine zweite Tiefe, die geringere als die erste Tiefe ist, im Loch (5a, 5b) zurückgeätzt werden und die Schicht (35) aus dem PCM-Material als oberhalb der streifenformigen Widerstandselemente (20 Λ) umlaufender Spacer im Loch (5a, 5b) vorgesehen wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t, dass die sublithograpischen Maskenstreifen (50) durch folgende Schritte gebildet werden:
Vorsehen einer Hilfsschicht (45) auf der leitenden Schicht (40);
photolithographisches Strukturieren der Hilfsschicht (45) in Blöcke, deren Ränder die Maskenstreifen (50) festlegen;
Vorsehen einer Linerschicht (50) aus dem Spacermaterial;
Durchführen einer Spacerätzung der Linerschicht (50) zum Bilden der Maskenstreifen (50); und
Entfernen der Hilfsschicht (45) .
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch g e k e n n z e i c h n e t, dass das elektrische Anschließen der oberen Elektroden an die weitere Leitungseinrichtung (80) durch folgende Schritte erfolgt :
Vorsehen einer Linerschicht (60) und einer Isolationsschicht (75) über der Struktur; Vorsehen von einem oder zwei Kontaktstöpseln (70; 70 ) zum Kontaktieren der oberen Elektroden in der Linerschicht (60) und der Isolationsschicht (75) ; und
Vorsehen einer Leiterbahn (80) auf der Isolationsschicht (75) zum Kontaktieren der von dem einem oder den zwei Kontaktstöpseln (70; 70Λ) .
10. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 9, dadurch g e k e n n z e i c h n e t , dass eine Mehrzahl von Paaren erster und zweiter Leitungseinrichtungen (Ma, Mb) vorgesehen wird und eine Mehrzahl von Löchern (5a, 5b) pro Paar in der Isolationsschicht (10) mit vorgesehen werden, welche die erste und die zweite Leitungseinrichtung (Ma, Mb) jeweils abschnittsweise freilegen.
11. PCM-Speicherelement mit:
einer ersten und einer zweiten Leitungseinrichtung (Ma,- Mb) unter einer Isolationsschicht (10) ;
einem Loch (5a, 5b) in der Isolationsschicht (10), welches die erste und die zweite Leitungseinrichtung (Ma, Mb) ab- schnittsweise freilegt;
einem jeweiligen streifenformigen Widerstandselement (20; 20 Λ; 20, ) an der Wand des Lochs (5a, 5b), welches die freigelegte erste bzw. zweite Leitungseinrichtung (Ma, Mb) elekt- risch kontaktiert, als jeweilige untere Elektrode;
einer Füllung (30) aus einem Isolationsmaterial in dem Loch (5a, 5b) zwischen den streifenformigen Widerstandselementen (20; 20 \- 20 λ) ;
einem sublithographisch strukturierten quer zur Richtung der ersten und die zweite Leitungseinrichtung (Ma, Mb) Streifen aus einer leitenden Schicht (40) und einer darunterliegenden Schicht (35) aus einem PCM-Material als jeweilige oberen E- lekrode und eines zwischen der oberen und unteren Elektrode liegenden PCM-Bereichs aus der Schicht (35) aus dem PCM- Material.
12. PCM-Speicherelement nach Anspruch 11, dadurch g e k e n n z e i c h n e t, dass die erste und zweite Leitungseinrichtung (Ma, Mb) paral- lele Streifen sind.
13. PCM-Speicherelement nach Anspruch 11 oder 12, dadurch g e k e n n z e i c h n e t, dass der Streifen aus einer leitenden Schicht (40) und einer darunterliegenden Schicht (35) aus einem PCM-Material zwei Segmente aufweist, wobei die beiden Segmente in der Mitte des Lochs (5a) einen Zwischenraum aufweisen, so dass sie jeweils nur mit einem streifenformigen Widerstandselement (20; 20 Λ; 20 λΛ) verbunden sind.
14. PCM-Speicherelement nach Anspruch 11, 12 oder 13, dadurch g e k e n n z e i c h n e t, dass die streifenformigen Widerstandselemente (20; 20 Λ; 20^) senkrecht zu den Streifen aus der leitenden Schicht (40) und der darunterliegenden Schicht (35) aus dem PCM-Material angeordnet sind.
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