WO2005091624A1 - 自動利得制御回路 - Google Patents

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WO2005091624A1
WO2005091624A1 PCT/JP2004/003527 JP2004003527W WO2005091624A1 WO 2005091624 A1 WO2005091624 A1 WO 2005091624A1 JP 2004003527 W JP2004003527 W JP 2004003527W WO 2005091624 A1 WO2005091624 A1 WO 2005091624A1
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WO
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gain
integration time
circuit
control circuit
maximum integration
Prior art date
Application number
PCT/JP2004/003527
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English (en)
French (fr)
Inventor
Asao Kokubo
Hiroshi Daiku
Yutaka Takeda
Norihiro Yoshida
Original Assignee
Fujitsu Limited
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70Circuitry for compensating brightness variation in the scene
    • H04N23/72Combination of two or more compensation controls
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70Circuitry for compensating brightness variation in the scene
    • H04N23/71Circuitry for evaluating the brightness variation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50Control of the SSIS exposure
    • H04N25/53Control of the integration time
    • H04N25/533Control of the integration time by using differing integration times for different sensor regions

Definitions

  • the present invention And related to an automatic gain control (AGC) circuit used for exposure control of an image sensor mounted on an image device such as a digital video camera.
  • AGC automatic gain control
  • the AGC circuit mounted on digital video cameras and other imaging equipment dynamically adjusts the frame rate according to the brightness of the imaging target to support a wide range of brightness from high to low brightness. That is being done.
  • Such a change of the frame rate is performed by changing a clock signal for controlling the image sensor. That is, the clock signal of the image sensor is generated by dividing the reference clock signal, and the clock signal is changed by changing the dividing ratio.
  • FIG. 10 shows a conventional example of an AGC circuit that changes a frame rate based on a frequency-divided signal of a reference clock signal.
  • an image sensor block 1 includes an element array 2 composed of a large number of photoelectric conversion elements such as a CMOS image sensor, an amplifier 3, an AD converter 4, and a timing control circuit 5. And the frequency divider 6.
  • the frequency divider 6 generates the internal clock signal CLK by dividing the frequency of the reference clock signal SCLK, and supplies the internal clock signal CLK to the timing control circuit 5.
  • the timing control circuit 5 generates a horizontal / vertical synchronization signal HV based on the internal clock signal CLK, and outputs a reset signal, a read signal, and the like to the element array 2.
  • the element array 2 performs a reset operation and a read operation on each photoelectric conversion element for each row based on the reset signal and the read signal, and sequentially supplies the read data to the amplifier 3.
  • the amplifier 3 amplifies the read data, and the AD converter 4 converts the output signal of the amplifier 3 into a digital value to generate luminance data BD.
  • the AGC circuit 7 includes an adder 8, a flip-flop circuit 9, a divider 10, and an exposure control circuit 11.
  • the luminance data BD supplied from the AD converter 4 is input to the adder 8. Then, by the operation of the adder 8, the flip-flop circuit 9, and the divider 10, the average luminance Y1 for one frame is calculated. Such an operation is performed in synchronization with the operation of the image sensor block 1 based on the horizontal / vertical synchronization signal HV supplied from the image sensor block 1.
  • the exposure control circuit 11 receives the average luminance Y 1 supplied from the divider 11 and the target luminance ⁇ set in a storage device such as a register in advance.
  • the exposure control circuit 11 supplies a gain adjustment signal A 1 to the amplifier 3 based on the difference between the target luminance T and the average luminance Y 1, and supplies an integration (exposure) time adjustment signal A 2 to the timing control circuit 5.
  • And supplies the frequency division ratio setting signal A 3 to the frequency dividing circuit 6.
  • the amplifier 3 adjusts the gain based on the gain adjustment signal A 1, and the timing control circuit 5 determines the time between the reset signal supplied to each element and the read signal based on the integration (exposure) time adjustment signal A 2.
  • the integration time which is the interval, is adjusted, and the frequency divider 6 sets the frequency division ratio based on the frequency division ratio setting signal A3.
  • the AGC circuit configured as described above uses the gain adjustment signal A 1 supplied from the exposure control circuit 11. Based on the integration time adjustment signal A2 and the division ratio setting signal A3, control is performed so that the average luminance Y1 matches the target luminance T.
  • the adjustment of the average luminance Y1 is performed by adjusting the total gain based on a combination of the adjustment of the integration time based on the signal A2 and the change of the frame rate based on the division ratio setting signal A3.
  • the total gain is changed based only on the integration time adjustment.
  • the integration time adjustment and The total gain is changed based on the change in the frame rate and the adjustment of the gain of the amplifier 3.
  • Fig. 11 shows the AGC circuit described above, based on the adjustment of the gain G1 of the amplifier 3 and the change of the frame rate F when the average luminance Y1 of each frame is lower than the target luminance T. The operation of adjusting the average luminance Y1 will be described.
  • the gain G1 of the amplifier 3 is increased based on the gain adjustment signal A1, and accordingly, And the average luminance Y1 increases.
  • the frame rate FL is changed from 30 fps to 15 fps. Then, since the integration time is doubled, the average luminance Y1 is instantaneously doubled.
  • the gain G1 of the amplifier 3 is reduced, and the average luminance Y1 decreases.
  • the frame rate FL is changed from 15 fps to 3 Ofps again, and the gain G1 of the amplifier 3 is increased.
  • the frame rate FL is changed from 3 O fps to 15 fps.
  • the gain G1 and the average luminance Y1 of the amplifier 3 converge to a certain level.
  • FIG. 12 shows a change in the exposure time when the total gain is adjusted based on only the integration time adjustment signal A2. Since this exposure time is controlled based on the number of pulses of the clock signal supplied from the frequency divider, the exposure time is proportional to the value of the total gain.
  • the frame rate is calculated by a ratio of an integer power of 2. Is changed. Then, when the frame rate decreases in response to the low-luminance imaging target, the responsiveness to the operation of the imaging target deteriorates, causing blurring of the image, and the like, and the smoothness of the image is impaired. is there.
  • the exposure time Is also changed from 1 to 2.
  • Setting this exposure time to 1 means setting the exposure time to one pulse of the internal clock signal CLK and setting the interval between the reset signal and the read signal to one pulse of the internal clock signal CLK. means.
  • the exposure control is not performed unless the average luminance changes by 1 Z 2 or more.
  • the average brightness decreases from the state of operation with the shortest exposure time and changes to the next exposure time, the brightness of the captured image changes instantaneously. Can't.
  • An object of the present invention is to provide an AGC circuit capable of smoothing exposure control for fluctuations in luminance of a captured image and expanding an exposure control range for luminance of an imaging target.
  • an integration time adjustment signal for adjusting an integration time for exposing an image sensor based on a comparison between an average luminance of luminance data output from the image sensor in frame units and a target luminance
  • An automatic gain control circuit is provided for outputting a gain adjustment signal for adjusting the gain of an amplifier for amplifying an output signal of an image sensor and a frame rate adjustment signal for changing a frame rate.
  • the automatic gain control circuit includes an exposure control circuit that adjusts a blanking time of each frame and outputs a maximum integration time adjustment signal for switching a maximum integration time of the image sensor as a frame rate adjustment signal.
  • an automatic gain control circuit which receives luminance data output from an image sensor in frame units, and adjusts an integration time for exposing the image sensor and a gain of an amplifier for amplifying an output signal of the image sensor.
  • the automatic gain control circuit calculates a total gain based on the average luminance and the target luminance, and an integration time adjustment signal that adjusts the integration time based on the total gain and the maximum integration time adjustment signal.
  • a decoding circuit for generating a gain adjustment signal for adjusting the gain of the amplifier; and a maximum integration time adjustment signal for switching the maximum integration time based on a comparison between the gain adjustment signal and the reference gain value.
  • a maximum integration time switching circuit for generating a selection signal related to switching of the maximum integration time, and a maximum integration time switching circuit, which is connected between the total gain calculation circuit and the decoding circuit, based on the selection signal from the maximum integration time switching circuit.
  • a total gain correction circuit that corrects the total gain so that the change in the integration time is canceled.
  • an automatic gain control circuit which receives luminance data output from an image sensor in frame units, and adjusts an integration time for exposing the image sensor and a gain of a pump for amplifying an output signal of the image sensor. Is provided.
  • the automatic gain control circuit calculates a total gain based on the average luminance and the target luminance.
  • a decoding circuit for generating an integration time adjustment signal for adjusting the integration time based on the total gain and the maximum integration time adjustment signal, and a gain adjustment signal for adjusting the gain of the amplifier;
  • a maximum integration time switching circuit for generating a maximum integration time adjustment signal for switching the maximum integration time based on a comparison between the gain adjustment signal and the reference gain value, and generating a rate signal indicating a change in the maximum integration time;
  • a total gain correction circuit that is connected between the total gain calculation circuit and the decode circuit and that corrects the total gain based on the rate signal from the maximum integration time switching circuit so that the change in the maximum integration time is canceled.
  • an automatic gain control circuit for changing a gain of an amplifier for amplifying an output signal of an image sensor and a frame rate based on luminance information detected from the image sensor.
  • the automatic gain control circuit includes a gain changing circuit that, when changing the frame rate, gives the amplifier a gain change of a change substantially in the inverse of the ratio of the change.
  • FIG. 1 is a block diagram showing an AGC circuit and an image sensor block according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing an exposure control circuit of the AGC circuit of FIG.
  • FIG. 3 is an explanatory diagram showing the adjustment operation of the maximum integration time.
  • FIG. 4 is an explanatory diagram showing the operation of the sequence circuit of the AGC circuit of FIG.
  • FIG. 5 is an explanatory diagram showing operations of the sequence circuit and the first selection circuit of the AGC circuit of FIG.
  • FIG. 6 is an explanatory diagram showing the operation of the second selection circuit of the AGC circuit of FIG.
  • FIG. 7 is an explanatory diagram showing the adjustment operation of the average luminance.
  • FIG. 8 is an explanatory diagram showing a relationship between a pump gain adjusted by a total gain and an exposure time.
  • FIG. 9 is an explanatory diagram showing an exposure control circuit of the AGC circuit according to the second embodiment of the present invention.
  • FIG. 10 is a block diagram showing a conventional AGC circuit.
  • FIG. 11 is an explanatory diagram showing the adjustment operation of the average luminance in the AGC circuit of FIG.
  • FIG. 12 is an explanatory diagram showing the relationship between the amplifier gain adjusted by the total gain and the exposure time in the AGC circuit of FIG.
  • FIG. 13 is a block diagram showing the color processor IC.
  • FIG. 13 shows an outline of a color processor IC in which the AGC circuit of the present invention is mounted.
  • the output signal of the image sensor block 21 is supplied to the offset voltage correction circuit 22, lens shading correction circuit 23, defective pixel correction circuit 24, RGB interpolation processing circuit 25, color correction circuit 26, and edge enhancement circuit 2 7. It is supplied to the AGC circuit 29 and the flicker noise cancel circuit 30 via the false color correction circuit 28.
  • the output signal of the false color correction circuit 28 is output as a video data signal Gout from the output format conversion circuit 33 via the gamma correction circuit 31 and the resolution conversion circuit 32.
  • the AGC circuit 29 operates to maintain the brightness of the output signal output from the image sensor block 21 at a predetermined brightness.
  • the configurations of the AGC circuit 29 and the image sensor block 21 will be described with reference to FIG. In the figure, the same components as those of the conventional example shown in FIG.
  • the AGC circuit 29 receives the output signal of the flicker noise canceling circuit 30 and contributes to the flicker noise canceling operation.
  • the present invention is not related to the flicker noise canceling operation.
  • the part related to the flit-force noise canceling operation in 29 and its description are omitted.
  • the image sensor block 21 includes an element array 2, an amplifier 3, an AD converter 4, and a timing control circuit 34.
  • the timing control circuit 34 receives the reference clock signal SCLK, generates a horizontal / vertical synchronization signal HV according to the reference clock signal SCLK, and supplies a reset signal and a read signal to the element array 2.
  • the element array 2 includes a plurality of photoelectric conversion elements arranged in a matrix, performs a reset operation and a read operation on each photoelectric conversion element for each row in accordance with a reset signal and a read signal, and amplifies the read data. Supply to 3 sequentially.
  • the amplifier .3 amplifies the read data (analog signal), and the AD converter 4 converts the analog output signal of the amplifier 3 into a digital value to generate a digital signal.
  • the 0 ⁇ circuit 29 includes an adder 8, a flip-flop circuit 9, a divider 10 and an exposure control circuit 35.
  • the adder 8 inputs the output signal of the AD converter 4 as luminance data BD.
  • the operation of the adder 8, the flip-flop circuit 9 and the divider 10 calculates the average luminance Y1 for one frame. Such an operation is performed in synchronization with the operation of the image sensor block 21 according to the horizontal / vertical synchronization signal HV output from the image sensor block 21.
  • the average luminance Y 1 supplied from the divider 11 and the target luminance T preset in a storage device such as a register are input to the exposure control circuit 35.
  • the exposure control circuit 35 supplies the gain adjustment signal A 1 to the amplifier 3 based on the difference between the target luminance T and the average luminance Y 1, and adjusts the integration (exposure) time to the timing control circuit 34.
  • Signal A2 and maximum integration time adjustment signal A4 are supplied.
  • the amplifier 3 adjusts the gain according to the gain adjustment signal A1.
  • the timing control circuit 34 adjusts the integration time, which is the time interval between the reset signal supplied to each element and the readout signal, according to the integration (exposure) time adjustment signal A2. Further, the timing control circuit 34 sets the time for one frame based on the maximum integration time adjustment signal A4 and the count value of the reference clock signal SCLK of the built-in power counter circuit 36. That is, as shown in FIG. 3, when the maximum integration time MAX-EXP is set to "5 1 2" based on the maximum integration time adjustment signal A4, the timing control circuit 34 receives the reference clock signal SCLK. Set the time (equivalent to 15 fps) equivalent to 5 1 2 pulses of 1 frame to 1 frame. Then, the timing control circuit 34 outputs a reset signal and a read signal based on the vertical synchronization signal within the active period AC in the one frame.
  • the timing control circuit 34 sets a time (corresponding to 7.5 fps) corresponding to 102 4 pulses of the reference clock signal SCL to one frame. Then, the timing control circuit 34 outputs a reset signal and a read signal based on the vertical synchronization signal within the active period AC in the one frame.
  • the timing control circuit 34 does not change the active period AC of each frame, but changes only the blanking period BR.
  • the maximum integration time MAX-EXP is set to "1 0 2 4"
  • the integration time of each element in each element array 2 is set to the maximum integration time MAX-EXP "5 1 2". Can be adjusted within a range of time twice that of when
  • the image sensor block 21 configured as described above is output from the exposure control circuit 35 when there is a difference between the average luminance Y 1 input to the exposure control circuit 35 and the target luminance T.
  • the exposure control circuit 35 controls the average brightness Y 1 to match the target brightness T.
  • Figure 2 shows the typical configuration.
  • the sequence circuit 37 has first and second gain reference values G s 1, G s 2 stored in registers 38 a and 38 b, and a hysteresis stored in a register 38 c.
  • the value HYS is supplied.
  • the subtractors 39 a and 39 b generate attenuation values by attenuating the first and second gain reference values G si and G s 2 by 6 dB, respectively, and supply the attenuation values to the sequence circuit 37. Do Then, the sequence circuit 37 operates according to the state transition diagram shown in FIG. 4 based on a comparison between each value and the gain value G set by the gain adjustment signal A1 supplied from the decode circuit 45 described later.
  • the first to third selection signals SEL1 to SEL3 are generated.
  • the first selection signal SEL1 is supplied to a first selection circuit 40.
  • the multiplier 41 a multiplies the reference maximum integration time MAX-EXPS stored in the register 38 d by 1, and supplies the reference maximum integration time MAX-EXPS to the first selection circuit 40.
  • the multiplier 41b multiplies the reference maximum integration time MAX-EXPS by two, and supplies the reference maximum integration time MAX-EXPS to the first selection circuit 40.
  • the multiplier 41 c multiplies the reference maximum integration time MAX-EXPS by four, and supplies the quadrupled reference maximum integration time MAX-EXPS to the first selection circuit 40.
  • the sequence circuit 37 has a gain value G of the first reference gain value G a If less than 1, set to state SI. From this state, when the gain value G rises and exceeds the sum of the first reference gain value G a1 and the hysteresis value HYS, the sequence circuit 37 transits to the state S2.
  • the sequence circuit 37 transitions to the state S 3. Then, when the gain value G decreases and falls below the value reduced by 6 dB and the hysteresis value HYS from the second reference gain value Ga2, the sequence circuit 37 transits to the state S2.
  • the sequence circuit 37 changes to the state S1. Transition.
  • FIG. 5 is a timing chart showing an example of the operation of the sequence circuit 37 performing the above operation.
  • the first selection circuit 40 integrates the maximum integration time MAX-EXP reference maximum integration time MAX-EXPS x 1 according to the first selection signal SEL1. Time Select as MAX-EXP and output the maximum integration time adjustment signal A4 corresponding to MAX-EXPS X1.
  • the first selection circuit 40 changes the reference maximum integration time MAX- EXPS X2 to the maximum integration time MAX- according to the first selection signal SEL1. Select as EXP and output the maximum integration time adjustment signal A4 corresponding to MAX-EXPS x 2.
  • the first selection circuit 40 changes the reference maximum integration time MAX-EXPS X 4 to the maximum integration time MAX-EXP in accordance with the first selection signal SEL1. And outputs the maximum integration time adjustment signal A4 corresponding to MAX-EXPX4.
  • the first selection circuit 40 changes the reference maximum integration time MAX-EXPS X 2 to the maximum integration time MAX-EXP according to the first selection signal SEL1. And outputs the maximum integration time adjustment signal A4 corresponding to MAX-EXPS x 2. Therefore, one of the three types of maximum integration time MAX-EXP is selected by the transition of the three stages S1 to S3 based on the change of the gain value G, and the maximum integration time adjustment signal A4 Is output.
  • the total gain calculation circuit 42 inputs the target luminance and the average luminance Y1 for each frame, and holds the total gain value calculated in the previous frame.
  • the total gain calculation circuit 42 calculates a correction value based on the target luminance T and the average luminance Y1, and calculates a new total gain by multiplying the correction value by the total gain value of the previous frame. This total gain is calculated to a value below the decimal point as shown in FIG. 8, and has higher accuracy than the total gain of the conventional example shown in FIG.
  • Total gain calculated by the total gain calculation circuit 4 2 is supplied to the three multipliers 4 3 a, 4 3 b and 4 3 c.
  • the multiplier 43 a multiplies the total gain by one and supplies the one-time total gain to the second selection circuit 44.
  • the multiplier 43 b multiplies the total gain by 1 Z 2 and supplies a total gain of 1 ⁇ 2 to the second selection circuit 44.
  • the multiplier 43 c multiplies the total gain by two and supplies the double gain to the second selection circuit 44.
  • the second and third selection signals SEL2 and SEL3 are input to the second selection circuit 44 from the sequence circuit 37. As shown in FIG. 5, the second and third selection signals SEL2 and SEL3 rise to the high (H) level in the frame where the states S1 to S3 transition, and to the low (L) level in the other frames. Fall. More specifically, the second selection signal SEL2 rises to the H level in a frame in which the sequence circuit 37 transitions from the state S1 to the state S2 and a frame in which the sequence circuit 37 transitions from the state S2 to the state S3.
  • the third selection signal SEL3 rises to the H level.
  • the second selection circuit 44 selects one of the three total gains supplied from the multipliers 43a to 43c based on the second and third selection signals SEL2 and SEL3. And supplies the selected total gain to the decoding circuit 45. That is, as shown in FIG. 6, when both the second and third selection signals SEL2 and SEL3 are at the L level, the second selection circuit 44 is supplied from the total gain calculation circuit 42. The selected total gain is selected and supplied to the decoding circuit 45.
  • the second selection circuit 44 When the second selection signal SEL2 is at the H level and the third selection signal SEL3 is at the L level, the second selection circuit 44 is a half of the total gain supplied from the total gain calculation circuit 42. And supplies it to the decoding circuit 45. When the second selection signal SEL2 is at the L level and the third selection signal SEL3 is at the H level, the second selection circuit 44 selects the double total gain supplied from the total gain calculation circuit 42. And supplies it to the decoding circuit 45.
  • the sequence circuit 37 transitions from the state S1 to the state S2 and from the state S2 to the state S3, based on the maximum integration time adjustment signal A4 supplied from the first selection circuit 40.
  • the frame rate is substantially doubled, and the exposure time is instantaneously doubled.
  • a sharp increase in the exposure time is offset. That is, when the frame rate is changed, the amplifier 3 is given a gain change in a change that is substantially the inverse of the ratio of the change.
  • the maximum integration time adjustment signal A 4 supplied from the first selection circuit 40 When the sequence circuit 37 transitions from the state S 3 to the state S 2 and from the state S 2 to the state S 1, the maximum integration time adjustment signal A 4 supplied from the first selection circuit 40. , The frame rate is reduced substantially by a factor of two, and the exposure time is momentarily set to a factor of twelve. However, in this case, since a total gain of 2 times is selected as described above, a sharp decrease in the exposure time is offset.
  • the decoding circuit 45 inputs the maximum integration time adjustment signal A 4 supplied from the first selection circuit 40 and the total gain supplied from the second selection circuit 44, and outputs the total gain and the maximum integration. A gain adjustment signal A1 and an integration time adjustment signal A2 are generated based on the time adjustment signal A4.
  • the exposure time indicates the exposure time set by the integration time adjustment signal A2
  • the amplifier gain indicates the gain value set by the amplifier 3 based on the gain adjustment signal A1.
  • FIG. 8 shows an example of the total gain supplied to the decoding circuit 45 and an example of the amplifier gain and the exposure time output from the decoding circuit 45 for each total gain. The value is indicated by a value, and particularly, an area where the total gain is minimum is shown.
  • the operation of the AGC circuit 29 and the image sensor block 21 will be described. As shown in FIG. 7, for example, when the operation is performed at a frame rate of 15 fps and the average luminance Y 1 supplied to the exposure control circuit 35 is lower than the target luminance T, the total gain calculation circuit 4 2, the gain of the amplifier 3 is increased by the gain adjustment signal A1 from the decoding circuit 45, or the exposure time is extended by the exposure time adjustment signal A2. As a result, the output level of the amplifier 3 increases, and the average luminance Y1 increases.
  • the sequence circuit 37 becomes the state S 1 From the state S2, the maximum integration time MAX-EXP is doubled based on the first selection signal SEL1. This effectively changes the frame rate from 15 fps to 7.5 fps.
  • the total gain supplied from the second selection signal SEL2 to the decoding circuit 45 is 1Z2, and the gain adjustment signal A1 and the exposure time adjustment signal based on the arithmetic operation of the decoding circuit 45 shown in FIG. A2 reduces the gain G of amplifier 3 by 6 dB. Therefore, instantaneous fluctuation of the average luminance due to the change of the frame rate is prevented. Further, even when the gain G of the amplifier 3 exceeds the sum of the second reference gain value G a2 and the hysteresis value HYS, and the sequence circuit 37 shifts from the state S2 to the state S3, the frame rate is not changed. At the same time, the gain G of the amplifier 3 is attenuated by 6 dB.
  • the total gain value output from the total gain calculation circuit 42 increases, and the gain G of the amplifier 3 increases.
  • the total gain calculation circuit 42 The output total gain value decreases, and based on the gain adjustment signal A 1 from the decoding circuit 45, the gain G of the amplifier 3 is reduced, or Reduces the exposure time based on the exposure time adjustment signal A2. As a result, the output level of the amplifier 3 decreases, and the average luminance Y1 decreases.
  • the gain G of the amplifier 3 is equal to or greater than the value obtained by subtracting the sum of 6 dB and the hysteresis value HYS from the second reference gain value G a 2, for example.
  • the sequence circuit 37 transits from the state S2 to the state S1, and the maximum integration time MAX-EXP is reduced by a factor of 12 based on the first selection signal SEL1.
  • the frame rate is substantially changed from 7.5 fps to 15 fps.
  • the total gain value is doubled by the third selection signal SEL3, and the calculation operation of the decoding circuit 45 shown in FIG. Based on the gain adjustment signal A1 and the exposure time adjustment signal A2, the gain G of the amplifier 3 increases by 6 dB. Therefore, the instantaneous fluctuation of the average luminance accompanying the change of the frame rate is prevented.
  • the gain of the amplifier 3 decreases by a value obtained by subtracting the sum of 6 dB and the hysteresis value HYS from the first reference gain value G a 1, and the sequence circuit 37 changes from the state S 3 to the state S 3. Also when transitioning to S2, the gain G of amplifier 3 increases by 6 dB at the same time as the frame rate is changed.
  • the total gain value output from the total gain calculation circuit 42 decreases, and the gain G of the amplifier 3 decreases.
  • the gain G of the amplifier 3 and the average luminance Y1 converge to a constant level.
  • the region where the total gain is particularly small that is, the brightness of the imaging target is relatively high, and the exposure time of each element in the element array 2 is set near the shortest allowable value
  • the adjustment operation of the gain G and the exposure time of the amplifier 3 in the region (where it can be considered) will be described.
  • the total gain is finely adjusted to a value including the decimal point with 1 as the minimum value. Then, when the total gain is 1, the gain G of the amplifier 3 is set to O dB and the exposure time is set to 1. Setting this exposure time to 1 means setting the exposure time to one pulse of the reference clock signal SCLK, and resetting it. This means that the interval between the reset signal and the read signal is set to one pulse of the reference clock signal SCLK.
  • the gain of the amplifier 3 is increased to 1 to 6 dB while the exposure time is fixed at 1.
  • the total gain becomes 2
  • the gain of the amplifier 3 is returned to O dB, and the exposure time is set to 2, that is, two pulses of the reference clock signal SCLK.
  • the gain of the amplifier 3 is increased to 1-3 dB while the exposure time is fixed at 2.
  • the gain of the amplifier 3 is returned to O dB, and the exposure time is set to 3, ie, 3 pulses of the reference clock signal SCLK.
  • the total gain can be changed in fine steps of 1 or less by adjusting the gain of the amplifier 3 within a range where the exposure time is not changed. Therefore, even if the exposure time of each element in the element array 2 is set near the shortest value of the allowable range, it is possible to suppress the change of the average luminance Y1 due to the change of the total gain as compared with the conventional example.
  • the frame rate is changed by changing the blanking time BR of each frame without changing the operation clock signal of the timing control circuit 34. Therefore, since the frame rate can be changed by a ratio other than an integer power of 2, when the frame rate is reduced, the change in the average brightness Y1 due to the change in the frame rate can be suppressed, and the image A decrease in responsiveness can be suppressed. In addition, since the output frequency of the image data output from the image sensor block 21 can be kept constant, the data transfer operation to the next-stage circuit is facilitated.
  • the blanking time BR is changed by setting the maximum integration time MAX-EXP to 3 based on a comparison between the gain G of the amplifier 3 and the predetermined first and second reference gain values G a1 and G a2. This is done by changing the stages. Therefore, the frame rate can be substantially changed to three levels without changing the operation clock signal of the timing control circuit 34.
  • (3) When comparing the gain G of the amplifier 3 with the first and second reference gain values G a1, G a2 by the sequence circuit 37, the first and second reference gain values G a1, The hysteresis value HYS is added or subtracted from G a 2. Therefore, when the gain G of the amplifier 3 changes in the vicinity of the first and second reference gain values G a1 and G a2, the maximum integration time MAX-EXP, that is, to prevent frequent and unnecessary switching of the frame rate should be prevented. Can be done.
  • the total gain calculated by the total gain calculation circuit 42 is output in fine steps of 1 or less, and the gain G of the amplifier 3 is adjusted so that the total gain less than 1 can be changed. Therefore, even if the exposure time of each element in the element array 2 is set near the shortest allowable range, the change in the average luminance Y1 due to the change in the total gain can be suppressed as compared with the conventional example. As a result, the adjustment range of the exposure time can be extended to the minimum allowable exposure time of each element.
  • FIG. 9 shows an exposure control circuit 35 according to the second embodiment of the present invention.
  • the maximum integration time MAX-EXP is selected from three fixed values in advance.
  • the maximum integration time in three stages is variable. It is.
  • Registers 46a, 46b, 46c, 46d, 46e, and 46f contain the first reference gain value Gal, the hysteresis value HYS, and the second reference gain value Ga2, Reference maximum integration time MAX-EXPS, first and second calculation coefficients EADJl and EADJ2 are stored respectively.
  • the first reference gain value G a1 and hysteresis value HYS are supplied to the addition / subtraction circuit 47a.
  • the addition / subtraction circuit 47a calculates the sum of the first reference gain value G a1 and the hysteresis value HYS and the subtraction value obtained by subtracting the hysteresis value HYS from the first reference gain value G a1. It is supplied to the comparator 48.
  • the second reference gain value G a2 and the hysteresis value HYS are supplied to an addition / subtraction circuit 47b, and the addition / subtraction circuit 47b adds the second reference gain value Ga2 and the hysteresis value HYS to the addition value and the second value.
  • the difference value obtained by subtracting the hysteresis value HYS from the second reference gain value G a 2 is supplied to the comparator 48.
  • the selection circuit 49 includes the reference maximum integration time MAX-EXPS, the reference maximum integration time MAX-EXPS supplied from the multiplier 50a, the first operation coefficient EADJ1, the multiplied value, and the multiplier 50b.
  • the supplied reference maximum integration time MAX-EXPS and the multiplied value of the second operation coefficient EADJ2 are supplied. Then, the selection circuit 49 selects one of the three values based on the output signal of the comparator 48, and sets the selected value to the maximum integration time adjustment signal A for setting the maximum integration time MAX-EXP. Output as 4.
  • the maximum integration time MAX-EXP (maximum integration time adjustment signal A 4) is supplied to the divider 51 and the flip-flop circuit 52, and the output signal of the flip-flop circuit 52 is divided by the divider 51 and the comparator 4. Supplied to 8.
  • the flip-flop circuit 52 holds the maximum integration time MAX-EXP of each frame and outputs the maximum integration time MAX-EXP of the previous frame.
  • the divider 51 calculates the ratio between the maximum integration time MAX-EXP of the current frame and the maximum integration time MAX-EXP of the previous frame, and supplies the calculation result to the multiplier 53.
  • the total gain calculation circuit 54 calculates the average luminance Y1, the target luminance T, and the The total gain of the current frame is calculated based on the total gain, as in the first embodiment.
  • the total gain calculated by the total gain calculation circuit 54 is supplied to a multiplier 53 and a comparator 48.
  • the multiplier 53 multiplies the total gain by the output signal of the divider 51 and supplies the multiplied signal to the decoding circuit 55.
  • the operation of the multiplier 53 corresponds to the correction of the total gain so as to cancel the change of the maximum integration time MAX-EXP, and the multipliers 43a to 43c and the multipliers 43a to 43c of the first embodiment. This corresponds to the operation of the second selection circuit 44 '.
  • the decoding circuit 55 operates in the same manner as in the first embodiment.
  • the comparator 48 and the selection circuit 49 perform the following four operations (a) to (d).
  • the first and second reference gain values are Ga1, Ga2, the hysteresis value is HYS, the maximum integration time is MAX-EXP, the reference maximum integration time is MAX-EXPS, and the first and second reference values.
  • Calculation coefficients are EADJl and EADJ2
  • the selection circuit 49 selects and outputs MAX-EXPS X EADJ1.
  • the maximum integration time MAX-EXPS can be switched between three stages based on the change in the total gain. Then, by appropriately changing the first and second calculation coefficients EADJl and EADJ2, the three-step maximum integration time is appropriately changed. It becomes possible.
  • the maximum integration time MAX-EXP for switching to three stages can be appropriately changed.
  • switching of the maximum integration time may be performed in four or more steps.

Abstract

自動利得制御回路(29)は、イメージセンサからフレーム毎に出力される輝度データの平均輝度(Y1)と目標輝度(T)との比較に基づいてイメージセンサを露光する積分時間を調整する積分時間調整信号(A2)と、イメージセンサの出力信号を増幅するアンプの利得を調整する利得調整信号(A1)と、フレームレートを変更するためのフレームレート調整信号を生成する。自動利得制御回路は、各フレームのブランキング時間(BR)を調整して、イメージセンサの最大積分時間(MAX-EXP)を切換える最大積分時間調整信号(A4)をフレームレート調整信号として生成する露出制御回路(35)を含む。

Description

明細書 自動利得制御回路
[技術分野]
本発明は、
Figure imgf000003_0001
、はデジタルビデオカメラ等の画像機器 に搭載されるイメージセンサの露光制御に使用される自動利得制御( A G C: Auto Ga i n Contro l ) 回路に関するものである。
イメージセンサ (C C Dあるいは CM O S ) を用いたカメラシステムでは、 撮 像された被写体の明るさに対し、 露出を自動的に捕正する A G C機能が備えられ たものが多い。 この A G C機能は、 撮像された画面の輝度を算出し、 目標となる 輝度との差に基づいて露出補正を行う。 露出を調整するには、 撮像素子の出力信 号を増幅する増幅器の利得の調整、 あるレヽは露光時間を調整することにより行わ れる。 このような A G C機能において、 露出調整動作の円滑化及び露出調整範囲 の拡大が必要となっている。
[背景技術]
Figure imgf000003_0002
、はデジタルビデオカメラ等の画像機器に搭載され る A G C回路では、 高輝度から低輝度まで広範囲な輝度の撮像対象に対応するた め、 撮像対象の輝度に合わせてフレームレートを動的に調整することが行われて いる。 このようなフレームレー卜の変更ま、 ィメージセンサを制御するクロック 信号を変更することにより行われる。 すなわち、 イメージセンサのクロック信号 は、 基準クロック信号を分周することにより生成され、 その分周比を変更するこ とによりクロック信号の変更が行われる。
図 1 0に基準クロック信号の分周信号に基づいてフレームレートを変更する A G C回路の従来例を示す。
同図において、 ィメージセンサブ口ック 1は、 C MO Sィメ一ジセンサ等の多 数の光電変換素子からなる素子アレイ 2と、 アンプ 3と、 A D変換器 4と、 タイ ミング制御回路 5及ぴ分周回路 6を含む。 分周回路 6は、 基準クロック信号 S C L Kを分周して内部クロック信号 C L K を生成し、 タイミング制御回路 5に供給する。 タイミング制御回路 5は、 内部ク ロック信号 C L Kに基づいて水平 ·垂直同期信号 H Vを生成するとともに、 素子 アレイ 2にリセット信号及び読み出し信号等を出力する。
素子アレイ 2は、 リセット信号及ぴ読み出し信号に基づいて、 各光電変換素子 に対し行毎にリセット動作及び読み出し動作を行い、 その読み出しデータをアン プ 3に順次供給する。 アンプ 3は、 読み出しデータを増幅し、 AD変換器 4はァ ンプ 3の出力信号をデジタル値に変換して輝度データ B Dを生成する。
A G C回路 7は、 加算器 8、 フリ ップフロップ回路 9、 除算器 1 0及び露出制 御回路 1 1を含む。
加算器 8には AD変換器 4から供給される輝度データ B Dが入力される。 そし て、 加算器 8、 フリップフロップ回路 9及び除算器 1 0の動作により、 1フレー ム分の平均輝度 Y 1が算出される。 このような動作は、 イメージセンサブロック 1から供給される水平 ·垂直同期信号 HVに基づいて、 イメージセンサブ口ック 1の動作と同期して行われる。
露出制御回路 1 1には.、 除算器 1 1から供給される平均輝度 Y 1と、 あらかじ めレジスタ等の記憶装置に設定された目標輝度 τとが入力される。 そして、 露出 制御回路 1 1は、 目標輝度 Tと平均輝度 Y 1 との差に基づいて、 アンプ 3に利得 調整信号 A 1を供給し、 タイミング制御回路 5に積分 (露光) 時間調整信号 A 2 を供給し、 分周回路 6に分周比設定信号 A 3を供給する。
アンプ 3は利得調整信号 A 1に基づいて利得を調整し、 タイミング制御回路 5 は積分 (露光) 時間調整信号 A 2に基づいて、 各素子に供給されるリセット信号 と読み出し信号との間の時間間隔である積分時間を調整し、 分周回路 6は分周比 設定信号 A 3に基づいて分周比を設定する。
このように構成された A G C回路は、 露出制御回路 1 1に入力される平均輝度 Y 1と目標輝度 Tとに差がある場合には、 露出制御回路 1 1から供給される利得 調整信号 A 1と、 積分時間調整信号 A 2と、 分周比設定信号 A 3に基づいて、 平 均輝度 Y 1を目標輝度 Tに一致させるような制御を行う。
すなわち、 利得調整信号 A 1に基づくアンプ 3の利得の調整と、 積分時間調整 信号 A 2に基づく積分時間の調整と、 分周比設定信号 A 3に基づくフレームレー トの変更との組み合わせに基づく トータルゲインの調整により、 平均輝度 Y 1の 調整が行われる。
そして、 撮像対象が高輝度である場合には、 積分時間の調整のみに基づいてト 一タルゲインの変更が行われ、 撮像対象が中輝度あるいは低輝度である場合には 、 積分時間の調整と、 フレームレートの変更と、 アンプ 3の利得の調整とに基づ いてトータルゲインの変更が行われる。
図 1 1は、 上記のような A G C回路において、 各フレームの平均輝度 Y 1が目 標輝度 Tより低い場合に、 アンプ 3の利得 G 1の調整と、 フレームレート Fしの 変更とに基づいて平均輝度 Y 1を調整する動作を示す。
例えばフレームレート F Lが 3 O fps で動作している状態で、 平均輝度 Y 1が 目標輝度より低いと、 利得調整信号 A 1に基づいてアンプ 3の利得 G 1が引き上 げられ、 これにともなって平均輝度 Y 1が上昇する。
アンプ 3の利得 G 1があらかじめ設定された所定レベルに達しても目標輝度 T に達しないと、フレームレート F Lが 3 O fpsから 1 5 fpsに変更される。すると 、 積分時間が 2倍となるため、 瞬間的に平均輝度 Y 1が 2倍に上昇する。
平均輝度 Y 1が目標輝度 Tを越えると、 アンプ 3の利得 G 1が引き下げられ、 平均輝度 Y 1が低下する。 そして、 所定時間経過後に平均輝度 Y 1が目標輝度 T より高いと、再びフレームレート F Lが 1 5 fpsから 3 O fpsに変更され、アンプ 3の利得 G 1が引き上げられる。
次いで、 所定時間後に平均輝度 Y 1が目標輝度 Tに達していないと、 フレーム レート F Lが 3 O fpsから 1 5 fpsに再ぴ変更される。
このような動作により 平均輝度 Y 1が目標輝度 Tに一致すると、 アンプ 3の 利得 G 1及ぴ平均輝度 Y 1が一定レベルに収束する。
また、 撮像対象が高輝度であるとき、 トータルゲインの調整は積分時間調整信 号のみに基づいて行われる。 図 1 2は、 積分時間調整信号 A 2のみに基づいてト 一タルゲインを調整する場合の露光時間の変化を示す。 この露光時間は、 分周回 路から供給されるクロック信号のパルス数に基づいて制御されるため、 露光時間 はトータルゲインの値に比例する。 上記のように、 基準クロック信号 S C L Kを分周して、 タイミング制御回路 5 に入力される内部クロック信号 C L Kを変更することによりフレームレートを変 更する構成では、 2の整数乗の比でフレームレートが変更される。 すると、 低輝 度の撮像対象に対応してフレームレートが低下するとき、 撮像対象の動作に対す る応答性が低下して画像にぶれが生じる等、 画像の滑らかさが損なわれるという 問題点がある。
そして、 図 1 1に示すように、 フレームレートが切換えられたとき、 トータノレ ゲインが瞬間的に変化するため、 撮像された画像の平均輝度 Y 1の変動が大きく 、 露光制御を円滑に行うことができないとともに、 平均輝度 Y 1に収束するまで の時間が長くなる。
また、 フレームレートの変更に基づいて内部ク口ック信号 C L Kが変化するた め、 その内部クロック信号 C L Kの変動にともない、 画像の出力タイミングもダ イナミックに変動する。 従って、 画像を送受信するシステム間で同期をとるため の構成が複雑となる。
また、 図 1 2に示すように、 トータルゲインが最小の領域では、 トータルゲイ ンを 1から 2に変更して積分時間調整信号 A 2のみに基づいて露光時間を調整す るとき、 その露光時間も 1から 2に変更される。 この露光時間を 1に設定すると は、 露光時間を内部クロック信号 C L Kの 1パルス分に設定し、 リセット信号と 読み出し信号との間隔を内部ク口ック信号 C L Kの 1パルス分に設定することを 意味する。
従って、 最短の露光時間である 1から次の露光時間である 2に変化するとき、 平均輝度が 1 Z 2以上変化しないと露光制御が行われない。 つまり、 最短露光時 間で動作している状態から平均輝度が低下して次の露光時間に変化するとき、 撮 像される画像の輝度が瞬間的に変化するため、 円滑な露光制御を行うことができ ない。
このようなことから、 素子アレイ 2を構成する光電変換素子の許容露光時間範 囲のうち、 最短露光時間付近は使用されていない。 従って、 高輝度側の露光制御 において、 イメージセンサの性能を十分に活用することができず、 露光制御範囲 が制限されているという問題点がある。 本発明の目的は、 撮像される画像の輝度の変動に対する露光制御を円滑化し、 かつ撮像対象の輝度に対する露光制御範囲を拡大し得る A G C回路を提供するこ とにある。
[発明の開示]
本発明の第一の態様において、 ィメージセンサからフレーム単位で出力される 輝度データの平均輝度と目標輝度との比較に基づいて、 イメージセンサを露光す る積分時間を調整する積分時間調整信号と、 イメージセンサの出力信号を増幅す るアンプの利得を調整する利得調整信号と、 フレームレートを変更するためのフ レームレート調整信号を出力する自動利得制御回路が提供される。 自動利得制御 回路は、 各フレームのブランキング時間を調整して、 イメージセンサの最大積分 時間を切換える最大積分時間調整信号をフレームレート調整信号として出力する 露出制御回路を含む。
本発明の第二の態様において、 ィメージセンサからフレーム単位で出力される 輝度データを受け取り、 ィメージセンサを露光する積分時間とィメージセンサの 出力信号を増幅するアンプの利得とを調整する自動利得制御回路が提供される。 自動利得制御回路は、 平均輝度と目標輝度とに基づいてトータルゲインを算出す るトータルゲイン計算回路と、 トータルゲインと最大積分時間調整信号とに基づ いて、 積分時間を調整する積分時間調整信号と、 アンプの利得を調整する利得調 整信号とを生成するデコード回路と、 利得調整信号と基準利得値との比較に基づ いて最大積分時間を切換えるための最大積分時間調整信号を生成するとともに、 最大積分時間の切換えに関連する選択信号を生成する最大積分時間切換え回路と 、 トータルゲイン計算回路とデコード回路との間に接続され、 最大積分時間切換 え回路からの選択信号に基づいて、 最大積分時間の変化が相殺されるようにトー タルゲインを補正するトータルゲイン補正回路とを含む。
本発明の第三の態様において、 ィメージセンサからフレーム単位で出力される 輝度データを受け取り、 ィメージセンサを露光する積分時間とィメージセンサの 出力信号を増幅するァンプの利得とを調整する自動利得制御回路が提供される。 自動利得制御回路は、 平均輝度と目標輝度とに基づいてトータルゲインを算出す るトータルゲイン計算回路と、 トータルゲインと最大積分時間調整信号とに基づ いて、 積分時間を調整する積分時間調整信号と、 アンプの利得を調整する利得調 整信号とを生成するデコード回路と、 利得調整信号と基準利得値との比較に基づ いて最大積分時間を切換えるための最大積分時間調整信号を生成するとともに、 最大積分時間の変化を示すレート信号を生成する最大積分時間切換え回路と、 ト 一タルゲイン計算回路とデコード回路との間に接続され、 最大積分時間切換え回 路からのレート信号に基づいて、 最大積分時間の変化が相殺されるようにトータ ルゲインを補正するトータルゲイン補正回路とを含む。
本発明の第四の態様において、 イメージセンサから検出される輝度情報により 、 イメージセンサの出力信号を増幅するアンプの利得と、 フレームレートとを変 更する自動利得制御回路が提供される。 自動利得制御回路は、 フレームレートの 変更を行う際に、 該変更の変化の比の略逆数の変化の利得変更をアンプに与える 利得変更回路を含む。
[図面の簡単な説明]
図 1は、 本発明の第一の実施の形態の A G C回路及びイメージセンサブ口ッ クを示すブロック図である。
図 2は、 図 1の A G C回路の露出制御回路を示すブロック図である。
図 3は、 最大積分時間の調整動作を示す説明図である。
図 4は、 図 1の A G C回路のシーケンス回路の動作を示す説明図である。 図 5は、 図 1の A G C回路のシーケンス回路と第一の選択回路の動作を示す 説明図である。
図 6は、 図 1の A G C回路の第二の選択回路の動作を示す説明図である。 図 7は、 平均輝度の調整動作を示す説明図である。
図 8は、 トータルゲインで調整されるァンプゲインと露光時間の関係を示す 説明図である。
図 9は、 本発明の第二の実施の形態の A G C回路の露出制御回路を示す説明 図である。
図 1 0は、 従来例の A G C回路を示すブロック図である。 図 1 1は、 図 1 0の A G C回路における平均輝度の調整動作を示す説明図で ある。
図 1 2は、 図 1 0の A G C回路においてトータルゲインで調整されるアンプ ゲインと露光時間との関係を示す説明図である。
図 1 3は、 カラープロセッサ I Cを示すブロック図である。
[発明を実施するための最良の形態]
(第一の実施の形態)
図 1 3は、 本発明の AG C回路が搭載されるカラープロセッサ I Cの概要を示 す。 イメージセンサブロック 2 1の出力信号は、 オフセット電圧補正回路 2 2、 レンズシェーディング補正回路 2 3、 不良画素補正回路 2 4、 R G B補間処理回 路 2 5、 色捕正回路 2 6、 輪郭強調回路 2 7、 偽色補正回路 2 8を介して A G C 回路 2 9及ぴフリツ力ノイズキャンセル回路 3 0に供給される。
また、 偽色補正回路 2 8の出力信号は、 ガンマ補正回路 3 1及び解像度変換回 路 3 2を介して出力フォーマツト変換回路 3 3から映像データ信号 Gout として 出力される。
A G C回路 2 9は、 イメージセンサブ口ック 2 1から出力される出力信号の輝 度を所定の輝度に維持するように動作する。 その A G C回路 2 9及びイメージセ ンサブロック 2 1の構成を図 1に従って説明する。 なお、 同図において、 図 1 0 に示す従来例と同一構成部分は同一符号を付して説明する。 また、 A G C回路 2 9はフリッカノイズキャンセル回路 3 0の出力信号を入力し、 フリツ力ノイズキ ヤンセル動作に寄与するが、 本発明はフリッカノイズキャンセル動作とは関係し ないので、 図 1において、 A G C回路 2 9におけるフリツ力ノイズキャンセル動 作に関与する部分及びその説明を省略する。
イメージセンサブロック 2 1は、 素子アレイ 2と、 アンプ 3と、 A D変換器 4 と、 タイミング制御回路 3 4とを含む。 タイミング制御回路 3 4は、 基準ク口ッ ク信号 S C L Kを入力し、 その基準クロック信号 S C L Kに従って水平 ·垂直同 期信号 HVを生成するとともに、 素子アレイ 2にリセット信号及び読み出し信号 等を供給する。 素子ァレイ 2は行列配置された複数の光電変換素子を含み、 リセッ ト信号及び 読み出し信号に従つ.て各光電変換素子に対し、 行毎にリセット動作及び読み出し 動作を行い、 その読み出しデータをアンプ 3に順次供給する。 アンプ.3は、 読み 出しデータ (アナログ信号) を増幅し、 A D変換器 4はアンプ 3のアナログ出力 信号をデジタル値に変換してデジタル信号を生成する。
0〇回路2 9は、 加算器 8、 フリ ップフロップ回路 9、 除算器 1 0及ぴ露出 制御回路 3 5を含む。
加算器 8は A D変換器 4の出力信号を輝度データ B Dとして入力する。 加算器 8、 フリップフロップ回路 9及び除算器 1 0の動作により、 1フレーム分の平均 輝度 Y 1が算出される。 このような動作は、 イメージセンサブロック 2 1から出 力される水平 ·垂直同期信号 H Vに従ってイメージセンサプロック 2 1の動作に 同期して行われる。
露出制御回路 3 5には、 除算器 1 1から供給される平均輝度 Y 1と、 レジスタ 等の記憶装置に予め設定された目標輝度 Tとが入力される。 そして、 露出制御回 路 3 5は、 目標輝度 Tと平均輝度 Y 1との差に基づいて、 アンプ 3に利得調整信 号 A 1を供給し、 タイミング制御回路 3 4に積分 (露光) 時間調整信号 A 2及ぴ 最大積分時間調整信号 A 4を供給する。
従って、 アンプ 3は利得調整信号 A 1に従って利得を調整する。 タイミング制 御回路 3 4は積分 (露光) 時間調整信号 A 2に従って各素子に供給されるリセッ ト信号と読み出し信号との時間間隔である積分時間を調整する。 また、 タイミン グ制御回路 3 4は最大積分時間調整信号 A 4と、 内蔵力ゥンタ回路 3 6の基準ク 口ック信号 S C L Kのカウント値とに基づいて 1フレーム分の時間を設定する。 すなわち、 図 3に示すように、 最大積分時間調整信号 A 4に基づいて、 最大積 分時間 MAX - EXPが 「5 1 2」 に設定されると、 タイミング制御回路 3 4は基準ク ロック信号 S C L Kの 5 1 2パルスに相当する時間 (1 5 fps に相当) を 1フレ ームに設定する。 そして、 タイミング制御回路 3 4は、 その 1フレーム内のァク ティブ期間 A C内で垂直同期信号に基づいてリセット信号及び読み出し信号を出 力する。
また、 最大積分時間調整信号 A 4に基づいて、 最大積分時間 MAX- EXPが 「1 0 2 4」 に設定されると、 タイミング制御回路 3 4は基準クロック信号 S C L の 1 0 2 4パルスに相当する時間 (7 . 5 fps に相当) を 1フレームに設定する。 そして、 タイミング制御回路 3 4は、 その 1フレーム内のアクティブ期間 A C内 で垂直同期信号に基づいてリセット信号及び読み出し信号を出力する。
このとき、 タイミング制御回路 3 4は、 最大積分時間調整信号 A 4に基づいて 各フレームのアクティブ期間 A Cは変化させず、 プランキング期間 B Rのみを変 ィ匕させる。 そして、 最大積分時間 MAX- EXPが 「1 0 2 4」 に設定されたとき、 各 素子アレイ 2内の各素子の積分時間は、 最大積分時間 MAX- EXPが 「5 1 2」 に設 定された場合の 2倍の時間の範囲で調整可能となる。
このように構成されたイメージセンサブロック 2 1は、 露出制御回路 3 5に入 力される平均輝度 Y 1と目標輝度 Tとに差がある場合には、 露出制御回路 3 5か ら出力される利得調整信号 A 1と、 積分時間調整信号 A 2と、 最大積分時間調整 信号 A 4とに基づいて、 平均輝度 Y 1が目標輝度 Tに一致するような制御を行う 露出制御回路 3 5の具体的構成を図 2に示す。 シーケンス回路 3 7にはレジス タ(記憶装置) 3 8 a , 3 8 bに格納された第一及び第二の利得基準値 G s 1 , G s 2と、 レジスタ 3 8 cに格納されたヒステリシス値 HY Sとが供給される。 減算部 3 9 a, 3 9 bは第一及ぴ第二の利得基準値 G s i , G s 2をそれぞれ 6 dB分減衰させた減衰値を生成し、その減衰値をシーケンス回路 3 7に供給する 。 そして、 シーケンス回路 3 7は後記デコード回路 4 5から供給される利得調整 信号 A 1により設定される利得値 Gと各値との比較に基づいて図 4に示す状態遷 移図に従って動作し、 第一〜第三の選択信号 SEL1〜SEL3を生成する。
第一の選択信号 SEL1は、 第一の選択回路 4 0に供給される。 乗算器 4 1 aは、 レジスタ 3 8 dに格納されている基準最大積分時間 MAX- EXPSを 1倍して、基準最 大積分時間 MAX- EXPSを第一の選択回路 4 0に供給する。乗算器 4 1 bは、基準最 大積分時間 MAX- EXPSを 2倍して、 2倍の基準最大積分時間 MAX- EXPSを第一の選 択回路 4 0に供給する。乗算器 4 1 cは、基準最大積分時間 MAX- EXPSを 4倍して 、 4倍の基準最大積分時間 MAX- EXPSを第一の選択回路 4 0に供給する。
図 4に示すように、 シーケンス回路 3 7は、 利得値 Gが第一の基準利得値 G a 1より小さいとき、 状態 S Iに設定される。 この状態から、 利得値 Gが上昇して 、 第一の基準利得値 G a 1とヒステリシス値 HY Sとの和を超えると、 シーケン ス回路 3 7は、 状態 S 2に遷移する。
この状態から、 利得値 Gがさらに上昇して、 第二の基準利得値 G a 2とヒステ リシス値 HY Sとの和を超えると、 シーケンス回路 3 7は、 状態 S 3に遷移する 状態 S 3から、利得値 Gが低下して、第二の基準利得値 G a 2から 6 dB分及び ヒステリシス値 HY S分低下した値を下回ると、 シーケンス回路 3 7は、 状態 S 2に遷移する。
状態 S 2からさらに利得値 Gが低下して、第二の基準利得値 G a 1から 6 dB分 及びヒステリシス値 HY S分低下した値を下回ると、 シーケンス回路 3 7は、 状 態 S 1に遷移する。
図 5は、 上記のような動作を行うシーケンス回路 3 7の動作の一例を示すタイ ミングチャートである。 フレーム 1 , 2でシーケンス回路 3 7が状態 S 1である とき、第一の選択回路 4 0は第一の選択信号 SEL1に従って最大積分時間 MAX- EXP 基準最大積分時間 MAX-EXPS x 1を最大積分時間 MAX - EXPとして選択し、 MAX-EXPS X 1に対応する最大積分時間調整信号 A 4を出力する。 . 次いで、 フレーム 3 , 4でシーケンス回路 3 7が状態 S 2に遷移すると、 第一 の選択回路 4 0は第一の選択信号 SEL1 に従って基準最大積分時間 MAX- EXPS X 2 を最大積分時間 MAX - EXPとして選択し、 MAX-EXPS x 2に対応する最大積分時間調 整信号 A 4を出力する。
次いで、 フレーム 5, 6でシーケンス回路 3 7が状態 S 3に遷移すると、 第一 の選択回路 4 0は第一の選択信号 SEL1 に従って基準最大積分時間 MAX-EXPS X 4 を最大積分時間 MAX - EXPとして選択し、 MAX- EXPS X 4に対応する最大積分時間調 整信号 A 4を出力する。
次いで、 フレーム 7 , 8でシーケンス回路 3 7が状態 S 2に遷移すると、 第一 の選択回路 4 0は第一の選択信号 SEL1 に従って基準最大積分時間 MAX- EXPS X 2 を最大積分時間 MAX - EXPとして選択し、 MAX-EXPS x 2に対応する最大積分時間調 整信号 A 4を出力する。 従って、 利得値 Gの変化に基づく 3段階の状態 S 1〜S 3の遷移により、 3種 類の最大積分時間 MAX- EXPのうちのいずれかが選択されて、 最大積分時間調整信 号 A 4が出力される。
トータルゲイン計算回路 4 2は、 目標輝度丁と 1フレーム毎の平均輝度 Y 1と を入力するとともに、 前フレームで算出されたトータルゲイン値を保持している 。 トータルゲイン計算回路 4 2は、 目標輝度 Tと平均輝度 Y 1とに基づいて補正 値を算出し、 その補正値を前フレームのトータルゲイン値に乗算して新たなトー タルゲインを算出する。 このトータルゲインは、 図 8に示すように、 小数点以下 の値まで算出され、 図 1 2に示す従来例のトータルゲインよりも高い精度を有す る。
トータルゲイン計算回路 4 2で算出されたトータルゲインは、 3個の乗算器 4 3 a、 4 3 b及び 4 3 cに供給される。 乗算器 4 3 aは、 トータルゲインを 1倍 し、 その 1倍のトータルゲインを第二の選択回路 4 4に供給する。 乗算器 4 3 b は、 トータルゲインを 1 Z 2倍し、 その 1ノ 2倍のトータルゲインを第二の選択 回路 4 4に供給する。 乗算器 4 3 cは、 トータルゲインを 2倍し、 その 2倍のト 一タルゲインを第二の選択回路 4 4に供給する。
第二の選択回路 4 4には、 シーケンス回路 3 7から第二及び第三の選択信号 SEL2, SEL3が入力される。 第二及ぴ第三の選択信号 SEL2, SEL3は、 図 5に示す ように、 状態 S 1〜S 3が遷移するフレームにおいてハイ (H) レベルに立ち上 がり、 その他はロー ( L ) レベルに立ち下がる。 詳しくは、 シーケンス回路 3 7 が状態 S 1から状態 S 2に遷移するフレーム及ぴ状態 S 2から状態 S 3に遷移す るフレームにおいて、第二の選択信号 SEL2は Hレベルに立ち上がる。 シーケンス 回路 3 7が状態 S 3から状態 S 2に遷移するフレーム及び状態 S 2から状態 S 1 に遷移するフレームにおいて、 第三の選択信号 SEL3は Hレベルに立ち上がる。 第二の選択回路 4 4は、第二及ぴ第三の選択信号 SEL2, SEL3に基づいて、乗算 器 4 3 a〜4 3 cからそれぞれ供給される 3個のトータルゲインのうちのいずれ か一つを選択し、 選択されたトータルゲインをデコード回路 4 5に供給する。 すなわち、 図 6に示すように、第二及び第三の選択信号 SEL2, SEL3がともに L レベルであるとき、 第二の選択回路 4 4はトータルゲイン計算回路 4 2から供給 される 1倍のトータルゲインを選択してデコ一ド回路 4 5に供給する。 また、 第 二の選択信号 SEL2が Hレベルで第三の選択信号 SEL3が Lレベルであるとき、 第 二の選択回路 4 4はトータルゲイン計算回路 4 2から供給される 1 / 2倍のトー タルゲインを選択してデコード回路 4 5に供給する。 また、第二の選択信号 SEL2 が Lレベルで第三の選択信号 SEL3が Hレベルであるとき、第二の選択回路 4 4は トータルゲイン計算回路 4 2から供給される 2倍のトータルゲインを選択してデ コード回路 4 5に供給する。
シーケンス回路 3 7が状態 S 1から状態 S 2に遷移するとき及ぴ状態 S 2から 状態 S 3に遷移するとき、 第一の選択回路 4 0から供給される最大積分時間調整 信号 A 4に基づいて、 フレームレートが実質的に 2倍に増大し、 露光時間が瞬間 的に 2倍に設定される。 しかしながら、 この場合、 上記のように 1 / 2倍のトー タルゲインが選択されるので、 露光時間の急激な上昇が相殺される。 即ち、 フレ ームレートが変更される際に、 その変更の変化の比の略逆数の変化の利得変更が アンプ 3に与えられる。
また、 シーケンス回路 3 7が状態 S 3から状態 S 2に遷移するとき及び状態 S 2から状態 S 1に遷移するとき、 第一の選択回路 4 0から供給される最大積分時 間調整信号 A 4に基づいて、 フレームレートが実質的に 1 / 2倍に減少し、 露光 時間が瞬間的に 1 2倍に設定される。 しかしながら、 この場合、 上記のように 2倍のトータルゲインが選択されるので、 露光時間の急激な低下が相殺される。 デコード回路 4 5は、 第一の選択回路 4 0から供給される最大積分時間調整信 号 A 4と、 第二の選択回路 4 4から供給されるトータルゲインとを入力し、 トー タルゲインと最大積分時間調整信号 A 4とに基づいて、 利得調整信号 A 1及び、 積分時間調整信号 A 2を生成する。 デコード回路 4 5は、 トータルゲイン =露光 時間 X 1 0 γ ( Y =ァンプゲイン Z 2 0 )の関係が得られるように露光時間とアン プゲインの Eを決定する。 この式で、 露光時間は、 積分時間調整信号 A 2により 設定される露光時間を示し、 アンプゲインは利得調整信号 A 1に基づいてアンプ 3により設定される利得値を示す。
図 8は、 デコード回路 4 5に供給されるトータルゲインと、 各トータルゲイン に対し、 デコード回路 4 5から出力されるアンプゲイン及び露光時間の一例を数 値で示すものであり、 特にトータルゲインが最小となる領域が示されている。 次に、 AG C回路 2 9及びイメージセンサブロック 2 1の動作を説明する。 図 7に示すように、 例えば 1 5 fps のフレームレートで動作が行われている状態で 、 露出制御回路 3 5に供給される平均輝度 Y 1が目標輝度 Tより低いと、 トータ ルゲイン計算回路 4 2から出力されるトータルゲイン値が上昇し、 デコード回路 4 5からの利得調整信号 A 1によりアンプ 3の利得が引き上げられるか、 あるい は露光時間調整信号 A 2により露光時間が延長される。 この結果、 アンプ 3の出 力レベルが上昇し、 平均輝度 Y 1が上昇する。
平均輝度 Y 1が目標輝度 Tに達する前に、 アンプ 3の利得 Gが例えば第一の基 準利得値 G a 1とヒステリシス値 HY Sとの和を越えると、 シーケンス回路 3 7 は状態 S 1から状態 S 2へ移行し、第一の選択信号 SEL1に基づいて最大積分時間 MAX-EXP が 2倍に引き上げられる。 すると、 フレームレートは実質的に 1 5 fps から 7 . 5 fpsに変更される。
このとき、第二の選択信号 SEL2からデコード回路 4 5に供給されるトータルゲ インは 1 Z 2となり、 図 8に示すデコード回路 4 5の演算動作に基づく利得調整 信号 A 1及ぴ露光時間調整信号 A 2によりアンプ 3の利得 Gが 6 dB減衰する。従 つて、 フレームレートの変更にともなう平均輝度の瞬間的な変動が防止される。 また、 アンプ 3の利得 Gが第二の基準利得値 G a 2とヒステリシス値 HY Sと の和を越えて、 シーケンス回路 3 7が状態 S 2から状態 S 3に移行した場合でも 、 フレームレートの変更と同時に、 アンプ 3の利得 Gが 6 dB減衰する。
次いで、 平均輝度 Y 1が目標輝度 Tに未だ達していないと、 トータルゲイン計 算回路 4 2から出力されるトータルゲイン値が上昇し、 アンプ 3の利得 Gが上昇 する。 このような動作により、 平均輝度 Y 1が目標輝度 Tに一致するまでトータ ルゲイン値が上昇すると、 アンプ 3の利得 G及ぴ平均輝度 Y 1が一定レベルに収 束する。
—方、 例えば 7 . 5 fps のフレームレートで動作が行われている状態で、 露出 制御回路 3 5に供給される平均輝度 Y 1が目標輝度 Tより高いと、 トータルゲイ ン計算回路 4 2から出力されるトータルゲイン値が低下し、 デコード回路 4 5か らの利得調整信号 A 1に基づレ、てアンプ 3の利得 Gが引き下げられるか、 あるい は露光時間調整信号 A 2に基づいて露光時間が短縮される。 この結果、 アンプ 3 の出力レベルが低下し、 平均輝度 Y 1が低下する。
平均輝度 Y 1が目標輝度 Tに達する前に、 アンプ 3の利得 Gが例えば第二の基 準利得値 G a 2から 6 dB とヒステリシス値 H Y Sとの和を減算することにより 得られた値以上低下すると、 シーケンス回路 3 7は状態 S 2から状態 S 1へ遷移 し、第一の選択信号 SEL1に基づいて最大積分時間 MAX-EXPが 1 2倍に引き下げ られる。すると、 フレームレートは実質的に 7 . 5 fpsから 1 5 fpsに変更される このとき、第三の選択信号 SEL3によりトータルゲイン値は 2倍となり、図 8に 示すデコード回路 4 5の演算動作に基づく利得調整信号 A 1及び露光時間調整信 号 A 2により、 アンプ 3の利得 Gが 6 dB上昇する。 従って、 フレームレートの変 更にともなう平均輝度の瞬間的な変動が防止される。
また、アンプ 3の利得が第一の基準利得値 G a 1から 6 dBとヒステリシス値 H Y Sとの和を減算することにより得られた値以上低下して、 シーケンス回路 3 7 が状態 S 3から状態 S 2に遷移する場合にも、 フレームレートの変更と同時に、 アンプ 3の利得 Gが 6 dB上昇する。
次いで、 平均輝度 Y 1が目標輝度 τに未だ達していないと、 トータルゲイン計 算回路 4 2から出力されるトータルゲイン値が低下し、 アンプ 3の利得 Gが低下 する。 このような動作により、 平均輝度 Y 1が目標輝度 Tに一致するレベルまで トータルゲイン値が低下すると、 アンプ 3の利得 G及ぴ平均輝度 Y 1がー定レべ ルに収束する。
上記のような動作を行う A G C回路 2 9において、 特にトータルゲインが最小 となる領域 (すなわち、 撮像対象の輝度が比較的高く、 素子アレイ 2内の各素子 の露光時間を許容範囲の最短値付近とし得る領域) におけるアンプ 3の利得 Gと 露光時間との調整動作を説明する。
図 8に示すように、 トータルゲインは 1を最小値として、 小数点以下を含む値 で細かく調整される。 そして、 トータルゲインが 1であるとき、 アンプ 3の利得 Gは O dB、 露光時間は 1に設定される。 この露光時間を 1に設定することは、 露 光時間を基準クロック信号 S C L Kの 1パルス分に設定することを意味し、 リセ ット信号と読み出し信号との間隔を基準クロック信号 S C L Kの 1パルス分に設 定することを意味する。
そして、 トータルゲインが 1から 2までの間の調整動作では、 露光時間を 1に 固定したまま、アンプ 3の利得が 1〜6 dBまで増大される。 トータルゲインが 2 となると、 アンプ 3の利得は O dBに戻され、 露光時間が 2、 即ち基準クロック信 号 S C L Kの 2パルス分に設定される。
同様に、 トータルゲインが 2から 3までの間の調整動作では、 露光時間を 2に 固定したまま、アンプ 3の利得が 1〜 3 dBまで増大される。 トータルゲインが 3 となると、 アンプ 3の利得は O dBに戻され、 露光時間が 3、 即ち基準クロック信 号 S C L Kの 3パルス分に設定される。
このような動作により、 露光時間を変更しない範囲では、 アンプ 3の利得を調 整することにより、 トータルゲインを 1以下の細かなステップで変更可能となる 。 従って、 素子アレイ 2内の各素子の露光時間を許容範囲の最短値付近としても 、 トータルゲインの変更による平均輝度 Y 1の変化を従来例に比して抑制するこ とが可肯 となる。
本実施の形態の A G C回路 2 9では、 次に示す作用効果を得ることができる。
( 1 ) フレームレートの変更は、 タイミング制御回路 3 4の動作クロック信号を 変更することなく、 各フレームのブランキング時間 B Rを変更することにより行 われる。 従って、 フレームレートは 2の整数乗以外の比で変更することができる ので、 フレームレートを低下させるとき、 フレームレートの変更に基づく平均輝 度 Y 1の変化を抑制することができるとともに、 画像の応答性の低下を抑制する ことができる。 また、 イメージセンサブロック 2 1から出力される撮像データの 出力周波数を一定とすることができるので、 次段の回路へのデータ転送動作が容 易となる。
( 2 ) ブランキング時間 B Rの変更は、 アンプ 3の利得 Gと所定の第一及ぴ第二 の基準利得値 G a 1, G a 2との比較に基づいて最大積分時間 MAX-EXPを 3段階に 変更することにより行われる。 従って、 タイミング制御回路 3 4の動作クロック 信号を変更することなく、 実質的にフレームレートを 3段階に変更することがで さる。 ( 3 ) アンプ 3の利得 Gと第一及び第二の基準利得値 G a 1 , G a 2とをシーケ ンス回路 3 7で比較する際、 第一及び第二の基準利得値 G a 1 , G a 2に対しヒ ステリシス値 HY Sが加算あるいは減算される。 従って、 アンプ 3の利得 Gが第 一及び第二の基準利得値 G a 1, G a 2付近で変化するとき、 最大積分時間 MAX- EXPすなわちフレームレートの頻繁かつ無用な切り換わりを防止することができ る。
( 4 ) シーケンス回路 3 7から供給される第一の選択信号 SEL1に基づいて最大積 分時間 MAX- EXPを 2倍したとき、第二の選択信号 SEL2に基づいてアンプ 3の利得を 1 / 2に減衰させることができる。 従って、 フレームレートの変更にともなう平 均輝度 Y 1の変動を防止して円滑な露光制御を行うことができる。
( 5 ) シーケンス回路 3 7から供給される第一の選択信号 SEL1に基づいて最大積 分時間 MAX-EXPを 1 Z 2倍したとき、第二の選択信号 SEL2に基づいてアンプ 3の利 得 Gを 2倍に増大させることができる。 従って、 フレームレートの変更にともな う平均輝度 Y 1の変動を防止して円滑な露光制御を行うことができる。
( 6 ) シーケンス回路 3 7が状態 S 3から状態 S 2に遷移するとき、 あるいは状 態 S 2から状態 S 1に遷移するとき、すなわち最大積分時間 MAX - EXPを 1 / 2に短 くするとき、 第三の選択信号 SEL3により トータルゲインが 2倍に変更される。 す ると、 アンプ 3の利得が 6 dB増大されるため、 このことは第二の基準利得値 G a 2あるいは第一の基準利得値 G a 1に 6 dBを加算することを意味する。 このよう な動作により、 アンプ 3の利得の変動に合わせて第一及ぴ第二の基準利得値 G a 1 , G a 2を補正することができる。
( 7 ) トータルゲイン計算回路 4 2で算出するトータルゲインを、 1以下の細か なステップで出力し、 アンプ 3の利得 Gを調整することにより 1未満のトータル ゲインの変化を可能とした。 従って、 素子アレイ 2内の各素子の露光時間を許容 範囲の最短 付近に設定しても、 トータルゲインの変更による平均輝度 Y 1の変 化を従来例に比して抑制することができる。 この結果、 露光時間の調整範囲を、 各素子の露光時間の許容最短値まで拡大することができる。
(第二の実施の形態)
図 9は、 本発明の第二の実施の形態の露出制御回路 3 5を示す。 第一の実施の 形態では、最大積分時間 MAX - EXPをあらかじめ固定された 3段階の値から選択する 構成としたが、 第二実施の形態では、 3段階の最大積分時間の値を可変とする構 成としたものである。
レジスタ 4 6 a、 4 6 b、 4 6 c、 4 6 d、 4 6 e、 4 6 f には、 第一の基準 利得値 G a l、 ヒステリシス値 H Y S、 第二の基準利得値 G a 2、 基準最大積分 時間 MAX- EXPS、 第一及ぴ第二の演算係数 EADJl, EADJ2がそれぞれ格納されている 第一の基準利得値 G a 1及びヒステリシス値 HY Sは、 加減算回路 4 7 aに供 給され、 加減算回路 4 7 aは第一の基準利得値 G a 1とヒステリシス値 HY Sと の加算値及ぴ第一の基準利得値 G a 1からヒステリシス値 HY Sが減算された減 算値を比較器 4 8に供給する。
第二の基準利得値 G a 2及びヒステリシス値 H Y Sは、 加減算回路 4 7 bに供 給され、 加減算回路 4 7 bは第二の基準利得値 G a 2とヒステリシス値 H Y Sと の加算値及び第二の基準利得値 G a 2からヒステリシス値 H Y Sが減算された減 算値を比較器 4 8に供給する。
選択回路 4 9には、 基準最大積分時間 MAX-EXPSと、 乗算器 5 0 aから供給され た基準最大積分時間 MAX - EXPSと第一の演算係数 EADJ1と乗算値と、乗算器 5 0 bか ら供給された基準最大積分時間 MAX-EXPSと第二の演算係数 EADJ2との乗算値とが 供給される。 そして、 選択回路 4 9は比較器 4 8の出力信号に基づいて 3つの値 のうちのいずれか一つを選択して、選択値を最大積分時間 MAX- EXPを設定する最大 積分時間調整信号 A 4として出力する。
最大積分時間 MAX- EXP (最大積分時間調整信号 A 4 ) は、 除算器 5 1及びフリッ プフロップ回路 5 2に供給され、 そのフリップフロップ回路 5 2の出力信号は、 除算器 5 1及び比較器 4 8に供給される。 フリップフロップ回路 5 2は、 各フレ ームの最大積分時間 MAX- EXPを保持すると同時に、その前フレームの最大積分時間 MAX - EXPを出力する。
除算器 5 1は、現在のフレームの ¾大積分時間 MAX-EXPと前フレームの最大積分 時間 MAX- EXPとの比を算出し、 その算出結果を乗算器 5 3に供給する。
トータルゲイン計算回路 5 4は、 平均輝度 Y 1と目標輝度 T及び前フレームの トータルゲインに基づいて、 第一の実施の形態と同様に現フレームのトータルゲ インを算出する。
トータルグイン計算回路 54により算出されたトータルゲインは、 乗算器 53 及ぴ比較器 48に供給される。 乗算器 53は、 トータルゲインと除算器 51の出 力信号とを乗算して、 乗算信号をデコード回路 55に供給する。 この乗算器 53 の動作は、最大積分時間 MAX- EXPの変化を相殺するようにトータルゲインの補正を 行うことに対応しており、 第一の実施の形態の乗算器 43 a〜 43 c及び第二の 選択回路 44'の動作に相当する。 デコード回路 55は、 第一の実施の形態と同様 に動作する。
このように構成された露出制御回路 35において、 比較器 48及び選択回路 4 9は、 次に示す (a) 〜 (d) の 4通りの動作を行う。 なお、 第一及ぴ第二の基 準利得値を G a 1 , Ga 2、 ヒステリシス値を HY S、 最大積分時間を MAX- EXP 、 基準最大積分時間を MAX - EXPS、 第一及び第二の演算係数を EADJl, EADJ2とする
(a) Ga 1 +HYSくトータルゲインであり、 前フレームの最大積分時間 MAX-EXP-MAX- EXPSであるとき、 選択回路 49は MAX-EXPS X EADJ1を選択して出力 する。
(b) Ga l -HYS >トータルゲインであり、 前フレームの最大積分時間 MAX-EXP=MAX-EXPS X EADJlであるとき、 選択回路 49は MAX- EXPSを選択して出力 する。
(c) G a 2+HYSくトータルゲインであり、 前フレームの最大積分時間 MAX-EXP=MAX-EXPS X EADJlであるとき、選択回路 49は MAX - EXPS X EADJ2を選択し て出力する。
(d) G a 2— HYS >トータルゲインであり、 前フレームの最大積分時間 MAX-EXP=MAX-EXPS X EADJ2であるとき、選択回路 49は MAX-EXPS X EADJ1を選択し て出力する。
このような動作により、 トータルゲインの変化に基づいて、 最大積分時間 MAX - EXPSを 3段階に切換えることができる。 そして、 第一及び第二の演算係数 EADJl, EADJ2を適宜に変更することにより、 3段階の最大積分時間を適宜に変更 可能となる。
従って、 第二の実施の形態では、 第一の実施の形態で得られた作用効果に加え て、 3段階に切換える最大積分時間 MAX-EXPを適宜に変更することができるので、 最大積分時間 MAX- EXPすなわちフレームレートを柔軟に設定することができる。 各実施の形態は、 次に示すように変更してもよい。
•第一及び第二の実施の形態において、 最大積分時間の切り替えは、 4段階以上 であってもよい。

Claims

請求の範囲
1 . イメージセンサからフレーム単位で出力される輝度データの平均輝度と 目標輝度との比較に基づいて、 イメージセンサを露光する積分時間を調整する積 分時間調整信号と、 イメージセンサの出力信号を増幅するアンプの利得を調整す る利得調整信号と、 フレームレートを変更するためのフレームレート調整信号を 出力する自動利得制御回路であって、
各フレームのブランキング時間を調整して、 前記イメージセンサの最大積分時 間を切換える最大積分時間調整信号を前記フレームレート調整信号として出力す る露出制御回路を備える自動利得制御回路。
2 . 請求項 1記載の自動利得制御回路において、 前記露出制御回路は、 前記平均輝度と目標輝度とに基づいてトータルゲインを算出するトータルゲイ ン計算回路と、
前記トータルゲインと最大積分時間とに基づいて、 前記積分時間調整信号及び 利得調整信号を生成するデコード回路と、
前記利得調整信号と基準利得値との比較に基づいて前記最大積分時間を切換え て、 最大積分時間調整信号を生成する最大積分時間切換え回路と、
前記トータルゲイン計算回路と前記デコード回路との間に接続され、 前記最大 積分時間切換え回路からの前記最大積分時間調整信号に基づいて、 前記最大積分 時間の変化が相殺されるように前記トータルゲインを補正するトータルゲイン補 正回路とを含む、 自動利得制御回路。
3 . 請求項 2記載の自動利得制御回路において、 前記最大積分時間切換え回 路は、
前記利得調整信号と複数の基準利得値とを比較して、 第一の選択信号を生成す るシーケンス回路と、
前記第一の選択信号に従って複数の最大積分時間の中から!/、ずれか一つを選択 する第一の選択回路とを含む、 自動利得制御回路。
4 . 請求項 3記載の自動利得制御回路において、 前記シーケンス回路は、 前 記基準利得値にヒステリシス値を加算若しくは減算した値と、 前記利得調整信号 とを比較する、 自動利得制御回路。
5 . 請求項 3または 4記載の自動利得制御回路において、 前記シーケンス回 路は、 前記最大積分時間の短縮に基づく前記利得調整信号の相対変化が相殺され るように前記基準利得値を調整する基準利得値調整回路を含む、 自動利得制御回 路。
6 . 請求項 2記載の自動利得制御回路において、 前記トータルゲイン補正回 路は、 前記最大積分時間の変化の比の逆数を前記トータルゲイン計算回路により 算出されたトータルゲインに乗算する乗算回路を含む、 自動利得制御回路。
7 . 請求項 3乃至 6のいずれか 1項に記載の自動利得制御回路において、 前 記最大積分時間切換え回路は、 基準最大積分時間に複数の固定演算係数を乗算し て前記複数の最大積分時間を生成する、 自動利得制御回路。
8 . 請求項 3乃至 6のいずれか 1項に記載の自動利得制御回路において、 前 記最大積分時間切換え回路は、 基準最大積分時間に複数の可変演算係数を乗算し て前記複数の最大積分時間を生成する、 自動利得制御回路。
9 . 請求項 2乃至 8のいずれか 1項に記載の自動利得制御回路において、 前 記デコード回路は、 前記イメージセンサの最短露光時間領域で、 前記トータルゲ インに基づいて、 前記イメージセンサの露光時間を固定した状態で前記アンプの 利得が調整されるように前記利得調整信号及び積分時間調整信号を生成する、 自 動利得制御回路。
1 0 . 請求項 9記載の自動利得制御回路において、 前記トータルゲイン計算 回路は、 前記イメージセンサの最短露光時間領域で、 小数点以下のトータルゲイ ンを算出し、 前記デコード回路は該トータルゲインの小数点以下の変化に対し、 前記利得調整信号を変化させる、 自動利得制御回路。
1 1 . イメージセンサからフレーム単位で出力される輝度データを受け取り
、 イメージセンサを露光する積分時間とイメージセンサの出力信号を増幅するァ ンプの利得とを調整する自動利得制御回路であって、
平均輝度と目標輝度とに基づいてトータルゲインを算出するトータルゲイン計 算回路と、
前記トータルゲインと最大積分時間調整信号とに基づいて、 前記積分時間を調 整する積分時間調整信号と、 前記アンプの利得を調整する利得調整信号とを生成 するデコード回路と、
前記利得調整信号と基準利得値との比較に基づいて最大積分時間を切換えるた めの最大積分時間調整信号を生成するとともに、 最大積分時間の切換えに関連す る選択信号を生成する最大積分時間切換え回路と、
前記トータルゲイン計算回路と前記デコード回路との間に接続され、 前記最大 積分時間切換え回路からの前記選択信号に基づいて、 前記最大積分時間の変化が 相殺されるように前記トータルゲインを補正するトータルゲイン補正回路とを備 える、 自動利得制御回路。
1 2 . イメージセンサからフレーム単位で出力される輝度データを受け取り 、 イメージセンサを露光する積分時間とイメージセンサの出力信号を増幅するァ ンプの利得とを調整する自動利得制御回路であって、
平均輝度と目標輝度とに基づいてトータルゲインを算出するトータルゲイン計 算回路と、
前記トータルゲインと最大積分時間調整信号とに基づいて、 前記積分時間を調 整する積分時間調整信号と、 前記アンプの利得を調整する利得調整信号とを生成 するデコード回路と、
前記利得調整信号と基準利得値との比較に基づいて最大積分時間を切換えるた めの最大積分時間調整信号を生成するとともに、 最大積分時間の変化を示すレー ト信号を生成する最大積分時間切換え回路と、
前記トータルゲイン計算回路と前記デコード回路との間に接続され、 前記最大 積分時間切換え回路からの前記レート信号に基づいて、 前記最大積分時間の変化 が相殺されるように前記トータルゲインを補正するトータルゲイン捕正回路とを 備える、 自動利得制御回路。
1 3 . イメージセンサから検出される輝度情報により、 イメージセンサの出 力信号を増幅するアンプの利得と、 フレームレートとを変更する自動利得制御回 路であって、
前記フレームレートの変更を行う際に、 該変更の変化の比の略逆数の変化の利 得変更をアンプに与える利得変更回路を備える、 自動利得制御回路。
1 4 . 請求項 1〜 1 3のいずれか 1項に記載の自動利得制御回路を搭載した 半導体装置。
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