WO2005087980A2 - 半導体装置、半導体装置の製造方法および配線基板の製造方法 - Google Patents

半導体装置、半導体装置の製造方法および配線基板の製造方法 Download PDF

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Ryosuke Kimoto
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Kenichi Yamamoto
Haruo Akahoshi
Ryosuke Kimoto
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Definitions

  • the present invention relates to a semiconductor device, a method of manufacturing a semiconductor device, and a method of manufacturing a wiring board.
  • the present invention relates to a semiconductor device, a semiconductor device manufacturing technique, and a wiring board manufacturing technique, and more particularly, to improving the strength of solder connection of a wiring board having terminals for solder connection and a semiconductor device using the same.
  • a semiconductor device manufacturing technique e.g., a semiconductor device manufacturing technique
  • a wiring board manufacturing technique e.g., a semiconductor device manufacturing technique
  • improving the strength of solder connection of a wiring board having terminals for solder connection and a semiconductor device using the same e.g., a semiconductor device manufacturing technique, and more particularly, to improving the strength of solder connection of a wiring board having terminals for solder connection and a semiconductor device using the same.
  • a semiconductor chip is mounted on a wiring board and connected with bonding wires, a sealing resin is formed so as to cover the semiconductor chip and the bonding wires, and a solder ball is connected to a land on the lower surface of the wiring board.
  • a semiconductor device in the form of a BGA package is manufactured.
  • the land portion for connecting the solder ball of the wiring board is made of, for example, a copper film (Cu pad) whose surface is plated.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 10-163404 discloses that a P-containing Ni plating layer is formed on a Cu pad surface of a BGA input / output terminal by an electroless plating method, and then the electroless plating is performed. A technique is described in which an Au plating layer is formed by an attaching method and a solder ball is mounted on the Cu pad. Also, after forming a P-containing Ni plating layer on the Cu pad surface by the electroless plating method, an Au plating layer is further formed by the electroless plating method. When Au is connected, the Au in the Au plating layer diffuses into the solder ball, and the P-containing Ni also forms Sn and Ni-Sn compounds in the solder ball. It is described that the surface concentration of P contained becomes abnormally high, and that the P-concentrated layer with high P concentration reduces the bonding strength between solder balls and Cu pads. Patent Document 1: Japanese Unexamined Patent Publication No. 10-163404
  • connection strength of a solder ball when a solder ball is connected to a land (Cu pad) having an electroless plating layer formed on the surface it was found that P containing P formed on the land (Cu pad) was used. Tiny particles generated at the interface between the Ni plating layer and the Sn—Ni alloy (i-conjugate) layer formed when Sn of the solder ball and Ni of the P-containing Ni plating layer react when the solder ball is connected
  • the voids reduced the connection strength of the solder balls. When such minute voids are formed, the strength of the solder connection at the lands decreases, and for example, the connection strength of the solder balls in a semiconductor device such as a BGA package to which the solder balls are connected decreases. May reduce reliability.
  • An object of the present invention is to provide a technique capable of improving the strength of a solder connection.
  • Another object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.
  • the present invention provides an electroless nickel (Ni) plating layer containing phosphorus (P) formed on a plurality of terminals for solder connection of a wiring board, and another electroless plating layer formed thereon. in forming, in which the elution of nickel (Ni) to the electroless nickel (Ni) plating layer forces plating solution containing phosphorus (P) of the base to 5 X 10- 6 kgZm 2 below.
  • a plurality of solder balls are connected to a plurality of terminals of a wiring board of a semiconductor device, and the plurality of terminals are conductors mainly composed of copper formed on a main surface of the wiring board.
  • an electroless nickel (Ni) plating layer containing phosphorus (P) formed on the conductor layer, and the electroless nickel (Ni) plating layer containing phosphorus (P) and the solder ball
  • An alloy layer containing tin (Sn) and nickel (Ni) is formed between them, and voids of lOnm or more are formed at the interface between the alloy layer and the electroless nickel (Ni) plating layer containing phosphorus (P). It is formed!
  • the reliability of the semiconductor device can be improved.
  • FIG. 1 is a side view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a sectional view of the semiconductor device of FIG. 1.
  • FIG. 3 is a sectional view of a principal part of the semiconductor device of FIG. 1.
  • FIG. 4 is a manufacturing process flow chart showing manufacturing steps of a semiconductor device according to an embodiment of the present invention.
  • FIG. 5 is an overall plan view of a wiring board used for manufacturing a semiconductor device.
  • FIG. 6 is a plan view of one substrate region of a wiring substrate and a peripheral region thereof.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention during a manufacturing step.
  • FIG. 8 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7;
  • FIG. 9 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8;
  • FIG. 10 is a sectional view of the semiconductor device during a manufacturing step following that of FIG. 9;
  • FIG. 11 is a sectional view of the semiconductor device during a manufacturing step following that of FIG. 10;
  • FIG. 12 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a side view showing a state where the semiconductor device is mounted on a mounting board.
  • FIG. 14 is a sectional view of a main part in FIG. 13.
  • FIG. 15 is an overall plan view showing a wiring board of a comparative example in which wiring for plating is formed.
  • FIG. 16 is a plan view of one substrate region and a peripheral region of a wiring substrate of a comparative example on which wiring for plating is formed.
  • FIG. 17 is a side view of a semiconductor device of a comparative example manufactured using a wiring board on which wiring for plating is formed.
  • FIG. 18 is a process flow chart showing a plating process for a land portion.
  • FIG. 19 is a cross-sectional view of a main part of the land in a state where the surface of the land is plated.
  • FIG. 20 is a cross-sectional view of a main portion of the land portion after a solder ball has been connected to the land portion.
  • FIG. 21 is a partially enlarged cross-sectional view showing a comparative example in which voids were formed near the interface between the phosphorus-enriched layer and the alloy layer of the electroless Ni—P plating layer.
  • FIG. 22 is a cross-sectional view schematically showing a state in which voids have occurred near an interface between an electroless Ni—P plating layer and an electroless plating layer thereover.
  • FIG. 23 is an explanatory diagram of a void generation mechanism.
  • FIG. 24 is a table showing natural electrode potentials of various metals.
  • FIG. 25 is a partially enlarged cross-sectional view showing a region near an interface between a phosphorus-enriched layer of an electroless Ni—P plating layer and an alloy layer.
  • FIG. 26 is an explanatory diagram of a shear strength test.
  • FIG. 27 is a graph showing the results of a shear strength test.
  • FIG. 28 is a table showing the presence or absence of voids in various samples subjected to the shear strength test.
  • FIG. 29 is an explanatory diagram of a tensile strength test.
  • FIG. 30 is a graph showing the results of a tensile strength test.
  • Fig. 33 is a graph showing a measurement example of the magnitude of the impact applied in the impact bending test.
  • FIG. 34 is a table showing the results of an impact bending test.
  • FIG. 36 is a graph showing an example of analysis of a plating layer.
  • FIG. 37 is a graph plotting the content of S in an electroless Ni—P plating layer and the amount of Ni eluted into an electroless Pd plating solution in an electroless Pd plating step.
  • FIG. 38 is a graph showing the results of evaluating the solder wettability of the lands subjected to plating.
  • FIG. 39 is a graph showing the result of examining the connection strength of bonding wires to lands on a wiring board.
  • hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Also, hatching may be used even in a plan view so as to make the drawings easy to see.
  • FIG. 1 is a side view of a semiconductor device according to one embodiment of the present invention
  • FIG. 2 is a cross-sectional view (side cross-sectional view), and FIG. ).
  • the semiconductor device 1 of the present embodiment is a surface-mounted semiconductor package, for example, a BGA (Ball Grid Array Package), a MAP (Mold Array Package), an LGA (Land Grid Array Package), or a CSP (Chip). It is a semiconductor device such as a (Size Package) type.
  • a semiconductor device 1 of the present embodiment shown in FIGS. 1 and 3 includes a wiring board 2, a semiconductor chip (semiconductor element) 3 mounted on a main surface (upper surface) 2a of the wiring board 2, and Bonding wires 5 for electrically connecting between the electrodes (bonding pads) 3a of the semiconductor chip 3 and the conductive lands (terminals, electrodes, pads, wiring, conductors) 4a of the main surface 2a of the wiring board 2; Formed on the main surface 2a of the wiring board 2 so as to cover the semiconductor chip 3 and the bonding wires 5.
  • FIG. 3 shows a partially enlarged cross-sectional view near the connection between the wiring board 2 and the solder ball 7.
  • the wiring board (package wiring board, knocking board) 2 is, for example, a resin material (eg, glass epoxy resin), an organic polymer material, or a ceramic material (eg, alumina (acid Insulating layers (base materials)
  • Multilayer Layer and a plurality of conductor layers (wiring layer, conductor pattern layer) are laminated and integrated to form a multilayer structure, which is a so-called multilayer substrate (multilayer wiring substrate).
  • a material for forming the conductor layer of the wiring board 2 a material having good conductivity such as copper can be used.
  • the main surface 2 a of the wiring board 2 (the main surface 2 a on the side on which the semiconductor chip 3 is mounted) is provided with a conductive land portion for electrically connecting to the electrode 3 a of the semiconductor chip 3 via the bonding wire 5.
  • 4a are formed in plurality.
  • On the main surface 2b of the wiring board 2 (the main surface 2b on the connection side of the solder ball 7, here the main surface 2b opposite to the main surface 2a), there are multiple conductive lands 4b for connecting the solder ball 7. Numbers are formed.
  • the land portion 4a of the main surface 2a of the wiring board 2 and the land portion 4b of the main surface 2b are not illustrated in the wiring board 2 (the insulating layer thereof)!
  • wiring board 2 a multilayer board in which a plurality of insulating layers (base layers) and a plurality of conductor (wiring) layers are laminated as described above may be used, or one insulating layer (base layer) may be used.
  • a substrate in which a conductor layer is formed on the front surface and the back surface may be used.
  • a conductor layer made of a conductor material containing copper as a main component such as a copper film (copper foil) is formed on the main surface 2 b of the wiring board 2.
  • a solder resist layer 12 having an opening 12a is formed on main surface 2b of wiring board 2 so as to cover conductor layer 11.
  • a plating process is performed on the surface of the conductor layer 11 exposed from the opening 12a of the solder resist layer 12, so that a plating layer 13 is formed. This plating process will be described later in more detail.
  • the conductor layer 11 exposed from the opening 12a of the solder resist layer 12 and the plating layer 13 on the surface form a land 4b for connecting the solder balls 7 of the wiring board 2.
  • the thickness of the conductor layer (copper film) 11 constituting the land portion 4b is, for example, 10-40. m.
  • the land portions 4b are terminals for solder connection of the wiring board 2 (terminals for connecting the solder balls 7), and the solder balls 7 are connected to each land portion 4b.
  • the solder balls 7 can function as external connection terminals of the semiconductor device i.
  • the solder ball 7 also has a Pb (lead) -free soldering force, for example.
  • a conductor layer (conductor film, copper film) 14 for forming the wiring land portion 4a is formed of the same material as the conductor layer 11.
  • the conductor layer 14 exposed from the solder resist layer 12 on the main surface 2a of the wiring board 2 forms a land portion 4a for wire bonding.
  • the plating process is also performed on the surface of the land portion 4a to form a plating layer.
  • the semiconductor chip 3 is formed, for example, by forming various semiconductor elements or semiconductor integrated circuits on a powerful semiconductor substrate (semiconductor wafer) such as single crystal silicon, and then grinding the back surface of the semiconductor substrate as necessary. After that, the semiconductor substrate is separated into the semiconductor chips 3 by dicing or the like.
  • the semiconductor chip 3 is face-up bonded on the main surface 2a of the wiring board 2. For this reason, the semiconductor chip 3 is mounted on the main surface 2a of the wiring board 2 so that its front surface (the surface on the semiconductor element formation side) faces upward, and the back surface of the semiconductor chip 3 (the surface on the semiconductor element formation side). (The surface on the opposite side to the above) is bonded (bonded) to the wiring board 2 via a bonding material (die bonding material, adhesive material) 15.
  • a bonding material die bonding material, adhesive material
  • the electrode 3a is electrically connected to a semiconductor element or a semiconductor integrated circuit formed on the semiconductor chip 3.
  • the electrodes 3a of the semiconductor chip 3 are electrically connected to the lands 4a of the main surface 2a of the wiring board 2 via bonding wires 5, respectively.
  • the bonding wire 5 also serves as a thin metal wire such as a gold (Au) wire.
  • a sealing resin 6 is formed on the wiring board 2 so as to cover the semiconductor chip 3 and the bonding wires 5.
  • the sealing resin 6 is made of a resin material such as a thermosetting resin material, for example, and can also contain a filler and the like.
  • the sealing resin 6 can be formed using an epoxy resin containing a filler. The semiconductor chip 3 and the bonding wire 5 are sealed and protected by the sealing resin 6.
  • FIG. 4 is a manufacturing process flow chart showing manufacturing steps of the semiconductor device of the present embodiment.
  • Figure 5 shows the actual FIG. 6 is an overall plan view of a wiring substrate 21 used for manufacturing the semiconductor device of the embodiment, and FIG. 6 is a plan view of one substrate region 21c of the wiring substrate 21 and a peripheral region thereof.
  • 7 to 12 are cross-sectional views (main part cross-sectional views) of the semiconductor device of the present embodiment during manufacturing steps.
  • FIG. 5 shows the main surface 21b (corresponding to the main surface 2b) on the side to which the solder ball 7 is connected
  • FIG. 6 shows the main surface on the opposite side to FIG. 5, that is, the semiconductor chip 3 is mounted.
  • the main surface 2 la (corresponding to the main surface 2a) on the side to be moved is shown.
  • 7 to 11 show cross sections corresponding to one substrate region 21c
  • FIG. 12 shows a semiconductor device 1 manufactured from one substrate region 21c.
  • a wiring board (wiring board for package, package board, motherboard of wiring board) 21 is prepared (Step S1).
  • the wiring board 21 is a multiple wiring board (multiple package board, multi-piece board) formed by connecting a plurality of board areas (wiring board, unit area, unit wiring board area) 21c. This is cut in a cutting step of the wiring board 21 described later to be separated into individual board areas 21c. Each of the separated substrate regions 21c corresponds to the wiring substrate 2. Each substrate region 21c has the same configuration, and one semiconductor device is manufactured from each substrate region 21c.A plurality of substrate regions 21c are regularly arranged in the vertical and horizontal directions of FIG. The structure is arranged at
  • Such a wiring board 21 is, for example, a multilayer board (multilayer wiring board) in which an insulating layer (base layer) and a conductor layer (wiring layer) are laminated and integrated as in the wiring board 2 described above. It can be formed (manufactured) using various methods.
  • the conductor layers disposed on both sides of the core material are patterned by etching or the like.
  • etching or the like a conductive metal material such as copper foil is attached to both sides of a sheet, for example, a composite material of resin and glass woven fabric
  • the through hole is formed by drilling a through hole in the core material using a drill or laser, and then plating with a highly conductive metal material such as gold or copper.
  • a build-up material (a conductive metal material such as copper foil is attached to one side of a sheet such as a resin and a composite material such as a glass woven fabric or an inorganic filler) is placed on both sides of the core material.
  • the layers are laminated by crimping. After crimping, build-up material on one side
  • the arranged conductor layers are patterned by etching or the like, and through holes are formed as necessary.
  • the method of forming the through holes is basically the same as that of the core material.
  • the wiring board 21 can be manufactured by using various methods other than the build-up method, such as a printing method and a sheet laminating method, and is not limited to the above manufacturing method.
  • a solder resist layer is formed on one or both main surfaces of the wiring board 21.
  • a solder resist layer having a portion (corresponding to the opening 12a in FIG. 3) (corresponding to the solder resist layer 12 in FIG. 3) is formed on the main surface 21b of the wiring board 21.
  • the main surface 21a (corresponding to the main surface 2a) of the wiring board 21 prepared in this manner on the semiconductor chip 3 mounting side is provided on each of the substrate regions 21c with a plurality of lands 4a for bonding wire 5 connection.
  • a plurality of lands 4a for bonding wire 5 connection are formed (exposed), and the main surface 21b (corresponding to the main surface 2b), which is the main surface opposite to the main surface 21a and is connected to the solder ball 7 of the wiring board 21, is connected to the solder ball 7 in each substrate region 21c.
  • a plurality of lands 4b for connection of the ball 7 are formed and exposed (exposed) and arranged side by side.
  • each substrate region 21c of the wiring board 21 the land portions 4a and the land portions 4b are not shown in the drawing (formed on the insulating layer) of the wiring board 21, and the through holes (conductors in the through holes) and the wiring board 21 are not shown. Are electrically connected via a wiring layer (not shown) formed on the main surface or inside thereof.
  • plating is performed on main surfaces 21a and 21b of wiring board 21. That is, the land portions 4a and 4b exposed on the main surfaces 21a and 21b of the wiring board 21 mainly include copper such as a copper film (copper foil) provided on the main surfaces 21a and 21b of the wiring board 21.
  • the surface of the copper lands 4a and 4b is plated (step S2).
  • an electroless plating method is used for this plating treatment.
  • electroless Ni (nickel) plating layer containing P (phosphorus), electroless Pd (palladium) plating layer and electroless Au (gold) are placed on copper lands 4a and 4b.
  • the plating layer is formed in order.
  • the plating process in step S2 will be described in more detail later. To do.
  • the wiring board 21 is prepared as described above, and plating (electroless plating) is performed on the surfaces of the lands 4a and 4b, so that the wiring used in the present embodiment as shown in FIG. Substrate 21 is obtained. Then, as shown in FIG. 8, the semiconductor chip 3 is mounted on each substrate region 21c of the wiring substrate 21 via the bonding material 15 (Step S3). At this time, face-up bonding is performed so that the back surface of the semiconductor chip 3 is on the main surface 21a side of the wiring board 21.
  • a wire bonding step is performed to electrically connect the semiconductor chip 3 and the wiring board 2 (Step S4). That is, the electrode 3 a on the surface of the semiconductor chip 3 and the land 4 a on the main surface 21 a of the wiring board 21 are electrically connected via the bonding wire 5.
  • a molding step (for example, a transfer molding step) is performed to form a sealing resin 6 on the wiring board 21 so as to cover the semiconductor chip 3 and the bonding wires 5.
  • a resin material such as a thermosetting resin material can be used.
  • an epoxy resin containing a filler or the like is used to form the sealing resin 6. can do.
  • the solder balls 7 are formed (connected) on the main surface 21b of the wiring board 21 (step S6).
  • step S6 solder balls are mounted on the lands 4b provided on the main surface 21b of the wiring board 21, and reflow processing (heat treatment) is performed to perform the reflow processing (heat treatment).
  • reflow processing heat treatment
  • a solder ball 7 connected to the land portion 4b of 2 lb is formed.
  • the wiring substrate 21 (or the wiring substrate 21 and the sealing resin 6) is placed at a predetermined position (a die sinter line between the substrate regions 21c) using a dicer (not shown) or the like. ), And cut into individual pieces to separate each semiconductor device 1 (step S7). Thereby, the individualized semiconductor device 1 is obtained (manufactured).
  • the manufactured semiconductor device 1 can be mounted (mounted) on a mounting board or the like.
  • FIG. 13 is a side view showing a state in which the semiconductor device 1 is mounted on a mounting board (mounting board, wiring board, external board, motherboard) 31.
  • FIG. (Enlarged sectional view).
  • FIG. 14 shows the vicinity of the connection between the solder ball 7 of the semiconductor device 1 and the mounting board 31. A partial enlarged sectional view of the side is shown.
  • the mounting substrate 31 is a wiring substrate for mounting (soldering) the semiconductor device 1 in the form of a semiconductor package, and has a conductive land portion (terminal) on the main surface 31a on which the semiconductor device 1 is mounted.
  • Electrodes, wiring, conductors) 32 are formed so as to be exposed from the solder resist layer 33 on the main surface 31a of the mounting board 31.
  • the solder balls 7 of the semiconductor device 1 are connected to the lands 32. You. For example, by mounting the semiconductor device 1 on the main surface 31a of the mounting substrate 31 and performing a reflow process (heat treatment), the solder balls 7 of the semiconductor device 1 can be connected to the land portions 32 of the mounting substrate 31.
  • the lands 32 of the mounting board 31 also have a conductor layer (conductor film) force mainly composed of copper such as a copper film (copper foil), and the surface of the copper lands 32 is subjected to a plating process.
  • a plating layer 34 is formed, and the solder ball 7 of the semiconductor device 1 is connected to the plated land portion 32.
  • the plating process on the surface of the land portion 32 which is a terminal for solder connection of the mounting board 31, is performed on the land portion of the solder connection (for solder ball 7 connection) of the wiring board 21 (wiring board 2). It is preferable to perform the same plating treatment as the plating treatment of the surface of 4b (that is, the plating treatment in step S2).
  • step S2 the process of attaching wiring substrate 21 (wiring substrate 2) to lands 4a and 4b in the manufacturing process of the semiconductor device of the present embodiment, that is, the attaching process of step S2 will be described in more detail. I do.
  • the surface of the copper land portion 4b for the solder connection (for the solder ball 7 connection) of the wiring board 21 (wiring board 2) is subjected to an attaching process, and the solder ball 7 is connected to the plated land portion 4b.
  • the plating process on the lands 4a and 4b of the wiring board 21 (wiring board 2) is performed using an electroless plating method.
  • FIG. 15 is an overall plan view showing a wiring board 41 of a comparative example in which a plating wiring 42 for plating the surfaces of the lands 4a and 4b using the electrolytic plating method is formed.
  • FIG. 9 is a plan view of one substrate region 41c (corresponding to the substrate region 21c) of the wiring substrate 41 and a peripheral region thereof.
  • the wiring board 41 forms the wiring 42 for plating. Except for this, it has substantially the same configuration as the wiring board 21 described above.
  • FIG. 15 corresponds to FIG. 5 described above
  • FIG. 16 corresponds to FIG. In FIGS. 15 and 16, some of the plating wirings 42 are not shown for easy understanding.
  • FIG. 17 is a side view of a semiconductor device 43 of a comparative example manufactured using a wiring board 41 on which a wiring 42 for plating is formed.
  • a semiconductor device 43 in the form of a BGA package manufactured using a wiring board 41 for MAP the semiconductor chip 3 is mounted in each unit area (substrate area 41c) of the wiring board 41, and the entire body is molded with a resin ( The semiconductor device 43 is sealed with a sealing resin 6), cut by a dicer and separated into individual semiconductor devices 43.
  • the copper of the plating wiring 42 is exposed on the side surface of the wiring 42).
  • the distance between the copper (the wiring 42 for plating) exposed on the side surface of the wiring board 44 of the semiconductor device 43 is small, a short circuit may occur due to migration or the like. Further, there is a possibility that the semiconductor device 43 may malfunction due to the noise picked up by the wiring 42 for plating.
  • the wiring 42 for plating is used, the electrical inspection of the wiring board 41 in the substrate state cannot be performed, and a defect may be found after the semiconductor device 43 is manufactured, which may lower the manufacturing yield of the semiconductor device. is there.
  • the land portions 4a, 4b of the main surfaces 21a, 21b (main surfaces 2a, 2b) of the wiring board 21 (wiring board 2) are formed by using the electroless plating method. Plating is applied to the surface. For this reason, it is not necessary to form wiring for plating on the wiring board 21 (wiring board 2). This makes it possible to reduce the pitch between the lands 4a and 4b and the solder balls 7, which is advantageous for miniaturization and increase in the number of terminals of the semiconductor device.
  • wiring for plating is not required on the wiring board 21, when the wiring board 21 is cut to manufacture the semiconductor device 1, the wiring for plating is formed on the side surface of the wiring board 2 of the semiconductor device 1 which has been cut into pieces.
  • the semiconductor device 1 can be manufactured using the wiring board 21 selected as a non-defective product. Therefore, the production yield of the semiconductor device can be improved.
  • FIG. 18 is a process flow diagram showing a plating process (ie, a plating process in step S2) on lands 4a and 4b of wiring substrate 21 (wiring substrate 2) in the present embodiment.
  • Fig. 19 is a cross-sectional view of the main part of the land portion 4b in a state where the surface of the land portion 4b for solder connection is plated (before the solder ball 7 is connected to the land portion 4b) (partly enlarged cross-section).
  • FIG. 20 is a sectional view (partially enlarged sectional view) of a main part of the land 4b after the solder ball 7 is connected to the land 4b.
  • FIG. 19 is a cross-sectional view of the main part of the land portion 4b in a state where the surface of the land portion 4b for solder connection is plated (before the solder ball 7 is connected to the land portion 4b) (partly enlarged cross-section).
  • FIG. 20 is a sectional view (partially enlarged sectional view) of
  • FIG. 20 corresponds to the cross-sectional view of the same region as FIG. 19, and schematically shows a state in which the solder ball 7 is connected to the land portion 4b having the plating layer formed on the surface as shown in FIG.
  • step S2 The plating process (step S2) for the land portion 4b for solder connection is performed as follows.
  • nickel (Ni) plating (phosphorus-containing electrolytic nickel plating) is performed using phosphorus (P) as a catalyst, using an electroless plating method (step S2a).
  • the electroless nickel plating layer (Ni) containing phosphorus is formed on the land 4b (ie, on the conductor layer (copper film) 11) exposed from the opening 12a of the solder resist layer 12.
  • Electroless Ni-P plating layer (electroless plating layer containing Ni (nickel) and P (phosphorus), electroless plating layer consisting of alloy of Ni (nickel) and P (phosphorus)) Film, plating film) 13a is formed.
  • the thickness of the electroless Ni-P plating layer 13a is, for example, about 3 to 15 m.
  • the electroless nickel plating treatment in step S2a may be performed using a plating solution using, for example, nickel sulfate, sodium hypophosphite, oxycarboxylic acid, sulfuric acid, sodium hydroxide, and an inorganic sulfur compound. it can.
  • a plating solution that uses a nickel compound such as nickel sulfate and a phosphorus-based reducing agent such as sodium hypophosphite
  • the electroless nickel (Ni) plating layer containing phosphorus (P) is used.
  • the plating layer 13a can be formed.
  • step S 2b palladium (Pd) plating is performed using an electroless plating method.
  • an electroless Pd (palladium) plating layer (an electroless plating layer having a Pd (nodium) force, a plating film, a plating film) 13b is formed on the electroless Ni—P plating layer 13a.
  • the thickness of the electroless Pd plating layer 13b is, for example, about 0.1 to 0.6 m.
  • the electroless palladium plating treatment in step S2b uses, for example, a palladium compound, ammonia, an amyloid compound, an aliphatic monocarboxylic acid, an aliphatic dicarboxylic acid, an aliphatic polycarbonate, and an aqueous solution thereof. It can be performed using a plating solution. By using the plating solution using the noradium conjugate, the electroless Pd plating layer 13b can be formed.
  • the step of forming the next electroless plating layer on electroless Ni—P plating layer 13a (ie, P-containing electroless Ni plating layer) (here, electroless Pd in step S2b)
  • the Ni (nickel) plating liquid of the base electroless Ni—P plating layer 13a electroless plating layer on the electroless Ni—P plating layer 13a
  • the amount (elution amount) eluted into the plating solution for forming the electroless Pd plating layer 13b) is 5 X 10 " 6 kg / m 2 (that is, 5 ⁇ g / m 2 )
  • the amount of Ni (nickel) eluted from the electroless Ni—P plating layer 13a into the plating solution (here, the electroless palladium plating solution) depends on the plating solution (here, the electroless plating solution).
  • the weight of Ni (nickel) dissolved in the palladium plating solution) is added to the plating area (here, That corresponds to the value divided by the Pd area of electroless Ni- P plating layer 13a of the base plating layer 13b is formed).
  • a gold (Au) plating process is performed using an electroless plating method (step S2c).
  • an electroless Au (gold) plating layer (a plating layer made of Au (gold), a plating film, a plating film) 13c is formed on the electroless Pd plating layer 13b.
  • the thickness of the electroless Au plating layer 13c is, for example, about 0.05 to 1 m.
  • the electroless plating process in step S2c can be performed by, for example, an electroless flash plating process performed first and an electroless reduced plating process thereafter.
  • the electroless flash plating process that is performed first is, for example, a water-soluble polyaminopolycarboxylic acid and a water-soluble amine using potassium cyanide as a salt. It can be performed using derivatives and plating solutions using PH adjusters, etc. .
  • the electroless reduction plating performed later includes, for example, a water-soluble gold sulfite compound, a water-soluble polyaminopolycarboxylic acid, a salt thereof, a water-soluble amine, a derivative thereof, and a zinc oxide.
  • the plating can be carried out using a plating solution using a sulfate, a sulfite, a hydrazine conjugate, a benzotriazole-based compound, or the like.
  • step S2a-S2c the land portion 4b (the conductor layer 11 exposed from the opening 12a of the solder resist layer 12), which is a terminal for solder connection, is subjected to electroless plating. Then, an electroless Ni—P plating layer 13a, an electroless Pd plating layer 13b, and an electroless Au plating layer 13c are formed on the surface.
  • the terminals (land portions 4b) for the solder connection (for connecting the solder balls 7) of the wiring board 21 (wiring board 2) are connected to the solder resist layer 12
  • the solder ball 7 is connected to the land portion 4b plated in this manner in the solder ball 7 forming step of step S6 of the semiconductor device manufacturing process.
  • the surface of the land portion 4a of the wiring board 21, which is a terminal for connecting the bonding wire 5, be subjected to the same electroless plating as in the steps S2a, S2b, and S2c. .
  • an electroless plating layer similar to the electroless NiP plating layer 13a, the electroless Pd plating layer 13b, and the electroless Au plating layer 13c is also formed on the surface of the land portion 4a of the main surface 21a of the wiring board 21. Is done.
  • the same plating is applied to the land 4a (terminal for wire bonding) of the main surface 21a of the wiring board 21 and the land 4b (terminal for solder connection) of the main surface 21b of the wiring board 21.
  • the land portions 4a of both the main surfaces 21a and 21b of the wiring board 21 are formed. , 4b can be performed in the same plating step, and the manufacturing cost of the semiconductor device can be reduced.
  • FIG. 1 When the solder ball 7 is connected to the land 4b on which the electroless Ni—P plating layer 13a, the electroless Pd plating layer 13b, and the electroless Au plating layer 13c are formed in step S6 by solder reflow treatment or the like, FIG. As shown in (2), Au (gold) of the electroless Au plating layer 13c and Pd (palladium) of the electroless Pd plating layer 13b melt into the solder of the solder ball 7. And no electricity Solution Ni (nickel) in the Ni—P plating layer 13 a reacts with the solder of the solder ball 7 to form an alloy layer 51.
  • the alloy layer 51 is made of an alloy (tin alloy) containing solder (Sn) of the solder constituting the solder ball 7 and Ni (nickel) of the electroless Ni—P plating layer 13a. Powerful.
  • the alloy layer 51 is made of an alloy containing Sn (tin), Ni (nickel) and Cu (copper) (for example, Sn-Ni-Cu alloy). Consists of Therefore, after the solder balls 7 are connected to the lands 4b of the wiring board 21 (wiring board 2), the solder balls 7 are formed by the alloy layer (Sn—Ni alloy layer) 51 and the electroless Ni—P plating.
  • the land portion 4b is formed by the conductor layer (copper film) 11 exposed from the opening 12a of the solder resist layer 12 and the electroless layer formed thereon.
  • the land portion 4b is composed of the Ni—P plating layer 13a and is connected to the solder ball 7 via the alloy layer 51.
  • the region near the interface between the alloy layer 51 and the electroless Ni-P plating layer 13a is compared with other regions of the electroless Ni-P plating layer 13a.
  • a phosphorus concentration layer 52 having a high phosphorus (P) concentration (ratio) (low Ni concentration) is formed. This is because when the solder ball 7 is connected to the land 4b, Ni in the surface layer of the electroless Ni—P plating layer 13a (the surface layer on the solder ball 7 side) reacts with the solder of the solder ball 7 to form an alloy.
  • the layer 51 is formed, and accordingly, the Ni content in the surface layer portion (ie, the phosphorus-enriched layer 52) decreases (ie, the P content increases), and the interface between the alloy layer 51 and the electroless Ni—P plating layer 13a is reduced. This is because a phosphorus-enriched layer 52 was formed in the vicinity.
  • the phosphorus-enriched layer 52 is also composed of an electroless Ni—P plating layer (an electroless Ni-plating layer containing P, an alloy of Ni and P). Also, the concentration (ratio) of phosphorus (P) is higher than that of the electroless Ni—P plating layer 13a on the inner side (conductor layer 11 side).
  • the plating layer 13 on the surface of the land portion 4b (conductor layer 11) shown in FIG. 3 is composed of the electroless Ni—P plating layer 13a and the electroless Pd plating layer 13b before the solder ball 7 is connected. And an electroless Au plating layer 13c, and after connection of the solder balls 7, an electroless Ni—P plating layer 13a (and a phosphorus-enriched layer 52).
  • the connection strength with the solder ball 7 hardly decreases, voids are formed at the interface between the electroless Ni—P plating layer 13a and the alloy layer 51 (that is, the interface between the phosphorus-enriched layer 52 and the alloy layer 51). In this case, it was newly found that the connection strength between the land portion 4b and the solder ball 7 was reduced.
  • FIG. 21 is a partially enlarged view showing a comparative example in which voids (microvoids) 61 are formed at the interface (near the interface) between the electroless Ni—P plating layer 13a (the phosphorus-enriched layer 52) and the alloy layer 51.
  • FIG. 3 is a cross-sectional view (a cross-sectional view of a main part), schematically showing a region near an interface between the phosphorus-enriched layer 52 and the alloy layer 51 of the electroless Ni—P plating layer 13a.
  • connection strength (joining strength) of the solder ball 7 was reduced.
  • a void 61 of about lOnm or more exists at the interface between the electroless Ni—P plating layer 13a and the alloy layer 51 (ie, the interface between the phosphorus-enriched layer 52 and the alloy layer 51). Then, the connection strength of the solder ball 7 is reduced.
  • FIG. 20 is a sectional view showing the same region as in FIG.
  • the void 61a generated at the interface (near the interface) between the electroless Ni—P plating layer 13a and the upper electroless plating layer (here, the electroless Pd plating layer 13b) forms the solder ball 7 into the land 4b.
  • the void 61 is formed at the interface (near the interface) between the electroless Ni—P plating layer 13a and the alloy layer 51.
  • FIG. 23 is an explanatory diagram of the generation mechanism of the void 6 la.
  • FIG. 24 is a table (explanatory diagram) showing natural electrode potentials of various metals.
  • the generation of void 61a (that is, the generation of void 61) is performed by forming electroless Ni-P plating layer 13a. This is due to a substitution reaction that occurs during the electroless plating performed on the surface of the electroless Ni—P plating layer 13a after the electroless plating.
  • the Ni (nickel) of the electroless Ni—P plating layer 13a is changed during the next electroless plating process. The electrons are released and ionized to dissolve into the electroless plating solution, and the (electrons) are converted to metal ions (Pd ions when forming the electroless Pd plating layer 13b) in the electroless plating solution.
  • the underlying electroless Ni—P plating layer 13a is formed.
  • Amount of Ni (-nickel) eluted into the electroless plating solution that is, to form an electroless plating layer on the electroless Ni--P plating layer 13a from the electroless Ni--P plating layer 13a) of the electroless plated solution, Ni if so below elution amount) 5 X 10- 6 kg / m 2 of (nickel) (i.e.
  • voids 6 la could be prevented from being generated at the interface (near the interface) between the electroless Ni—P plating layer 13a and the upper electroless melting layer.
  • voids 61a having a size of about lOnm or more (for example, about several tens of nm in diameter) from being generated at the interface (near the interface) between the electroless Ni-P plating layer 13a and the upper electroless plating layer. can do.
  • the amount of Ni that elutes from the electroless Ni—P plating layer 13a into the electroless plating solution is determined by the weight of Ni (nickel) dissolved in the electroless plating solution and the plating area (the area of the electroless Ni— (Area of the P plating layer 13a).
  • the weight of Ni (nickel) dissolved in the electroless plating solution can be measured by, for example, an atomic absorption spectrophotometer.
  • Ni (P) is transferred from the electroless Ni-P plating layer 13a into the electroless plating solution.
  • the amount of nickel) eluted can be controlled, for example, by adjusting additives and the like to the electroless plating solution.
  • Pd palladium
  • Au gold
  • the potential gap when an Au film is formed on a Ni film is 1.65 eV
  • the potential gap is 1.08 eV. Therefore, the formation of the electroless Pd plating layer 13b is omitted and the electroless Ni—P plating layer 13a is formed on the electroless Ni—P plating layer 13a.
  • the substitution reaction as described above substitution reaction on the surface of the electroless Ni—P plating layer 13a
  • local corrosion of the electroless Ni—P plating layer 13a can be suppressed or prevented.
  • the electroless Ni—P plating layer 13b is formed on the electroless Ni—P plating layer 13a, and the electroless Au plating layer 13c is formed thereon.
  • the substitution reaction on the surface of the electroless Ni—P plating layer 13a is further reduced, and the electroless Ni—P plating layer 13a and its upper layer are formed.
  • the generation of voids 6 la at the interface with the electroless plating layer can be more accurately prevented.
  • FIG. 25 is a partially enlarged cross-sectional view (main-part cross-sectional view) showing a region near the interface between phosphorus-enriched layer 52 and alloy layer 51 of electroless Ni—P plating layer 13a in the present embodiment. Corresponds to Figure 21.
  • the next electroless plating is performed on electroless Ni—P plating layer 13a.
  • the electroless Ni-P plating layer 13a and the upper electroless plating layer 13a (here, electroless Pd plating) Voids 61a are prevented from being formed at the interface (near the interface) with the layer 13b), so that when the solder ball 7 is connected to the land 4b, the phosphorus concentration of the electroless Ni—P plating layer 13a ( The void 61 is prevented from being formed at the interface (near the interface) between the layer 52) and the alloy layer 51. Therefore, in semiconductor device 1 of the present embodiment, as shown in FIG.
  • the interface (near the interface) between electroless Ni—P plating layer 13a (phosphorus enriched layer 52) and alloy layer 51 is formed. No voids are formed, and no voids of about lOnm or more exist at the interface (near the interface) between the electroless Ni—P plating layer 13a (the phosphorus-enriched layer 52) and the alloy layer 51. Therefore, the bonding area between the solder ball 7 and the land portion 4b is increased, and cracks are generated at the interface between the solder ball 7 and the land portion 4b (the interface between the electroless Ni—P plating layer 13a and the alloy layer 51).
  • the wiring base of the semiconductor device 1 The strength of the solder connection of the solder connection terminal (land portion 4b) of the plate 2 can be improved. Further, the reliability of the semiconductor device 1 can be improved. Further, the reliability (reliability of solder connection) of the wiring board 21 for manufacturing the semiconductor package (semiconductor device 1) can be improved.
  • the electroless Pd plating layer 13b may be omitted, and the electroless Au plating layer 13c may be formed on the electroless Ni—P plating layer 13a.
  • the electroless plating treatment in this case, the electroless Au plating treatment
  • the electroless plating is performed from the electroless Ni—P plating layer 13a.
  • the amount of Ni (nickel) eluted into the adhering solution in this case, the electroless Au plating solution
  • the solder connection terminals (land portions) of the wiring board 2 of the semiconductor device 1 can be improved. 4b) The strength of the solder connection can be improved.
  • an electroless Pt (platinum, platinum) plating layer or an electroless Ag (silver) plating layer may be replaced by an electroless Ni—P plating layer 13a.
  • the present embodiment can be applied to the case where the semiconductor device is formed above. Also in this case, after forming the electroless Ni-P plating layer 13a on the copper land 4b, electroless plating (in this case, electroless Pt plating or electroless Ag plating) is performed on the surface.
  • an electroless plated solution from electroless solutions Ni- P plated layer 13a (the elution amount of Ni (nickel) for this case is electroless Pt plating solution or electroless solutions Ag plating solution) 5 X 10- 6 kgZm 2 (ie, 5 ⁇ g / rn) or less.
  • the strength of the solder connection of the solder connection terminals (land portions 4b) of the wiring board 2 of the semiconductor device 1 can be improved.
  • the land portion 32 of the mounting board 31 on which the semiconductor device 1 as shown in FIGS. 13 and 14 is mounted is made of a conductor material mainly composed of copper such as a copper film (copper foil). The surface of the copper land portion 32 is subjected to a plating process, and the solder ball 7 of the semiconductor device 1 is connected to the plated land portion 32.
  • the plating of the surface of the land portion 32 for solder connection of the mounting board 31 is performed in the same manner as the plating process of the surface of the land portion 4b for solder connection of the wiring board 21 (step S2a—the plating of S2c). Is more preferable.
  • the mounting board 31, which is a wiring board for mounting the semiconductor device 1 is manufactured or prepared as follows. First, a mounting substrate 31 having a copper land portion 32 exposed on the main surface of the mounting substrate 31 is prepared, and an electroless Ni-adhesive layer containing P (phosphorus) is formed on the surface of the land portion 32.
  • Ni—P plating layer corresponding to the electroless Ni—P plating layer 13a
  • electroless plating for example, electroless Pd plating, electroless Au plating, electroless Pt plating or electroless Ag plating, more preferably electroless Pd plating
  • the elution amount of Ni (nickel) to electroless plated solution 5 X 10- 6 kgZm 2 (i.e. 5 gZm 2) to be less than or equal to.
  • an electroless Ni—P plating layer and another electroless plating layer thereon eg, an electroless Pd plating layer
  • the electroless Ni—P plating It is possible to prevent the formation of minute voids (voids similar to void 6 la) at the interface (near the interface) between the layer and the upper electroless plating layer (for example, the electroless Pd plating layer).
  • an electroless plating layer (for example, an electroless Au plating layer) is further formed on the upper layer, and a mounting substrate 31 having a land portion 32 on the surface of which a plating layer is formed is manufactured.
  • the plating layer 34 on the surface of the land 32 is formed by the electroless Ni—P plating layer, the electroless Pd plating layer, and the It can be formed by an electrolytic Au plating layer.
  • the solder balls 7 of the semiconductor device 1 are connected to the lands 32 of the mounting board 31 manufactured in this manner by a solder reflow process, and the semiconductor device 1 is mounted on the mounting board 31 as shown in FIGS. 13 and 14. Can be implemented.
  • the land 32 An alloy layer containing Sn and Ni, such as the above alloy layer 51, is formed at the interface between the electroless Ni—P plating layer and the solder ball 7 on the surface. No minute voids (voids similar to void 61) are formed at the interface (near the interface) with the (electrolyte-enriched layer) of the electrolytic Ni-P plating layer.
  • the connection strength between the solder balls 7 of the semiconductor device 1 and the lands 32 of the mounting board 31 can be improved, and the strength of the solder connection of the mounting board 31 on which the semiconductor package (semiconductor device 1) is mounted by soldering can be improved. Can be improved.
  • the reliability of the mounting board 31 for mounting the semiconductor cage (semiconductor device 1) can be improved. Also, on the mounting board 31, terminals (land portions) for soldering other electronic components which are connected only with the land portions 32 for mounting the semiconductor device 1 (for connecting the solder balls 7) are also provided on the surface of the land portions 32. It is more preferable that the same plating process as the plating process is performed in the same plating step, so that the connection strength (solder joint) between the semiconductor device 1 and other electronic components and the mounting board 31 is improved. Can be improved.
  • the solder (here, the solder ball 7) to be connected to the lands (the lands 4b and the lands 32) plated as described above is a solder that does not contain lead (Pb).
  • Pb a solder that does not contain lead
  • This embodiment is particularly effective when the present embodiment is applied to a case where free soldering power is required.
  • Pb-free solder for example, Sn—Ag—Cu-based Pb-free solder can be used.
  • Pb-free solder is harder than Pb-containing solder. For this reason, when the solder ball 7 is formed by Pb-free solder, the land portion (the land portion 4b or the land portion 32) and the solder ball 7 are formed in comparison with the case where the solder ball 7 is formed by the relatively soft Pb-containing solder.
  • solder ball 7 is formed of Pb-free solder, it is important to increase the connection strength between the solder ball 7 and the land. For this reason, the lands for solder connection (the land 4b and the land 32) are subjected to the tanning treatment as in the present embodiment, and the solder balls 7 are connected to the lands so that the voids 6 1 The solder balls 7 can be connected to each other more firmly by preventing the occurrence of soldering.
  • solder material material of the solder balls 7 used for the solder connection of the lands
  • solder balls 7 breakage of the connection portion of the solder ball 7 due to the application of stress or the like can be prevented.
  • wiring board 21 (wiring board 2) The effect of improving the connection strength of the solder ball 7 in the case where the solder ball 7 is connected to the land portion 4b by the soldering process will be described in more detail.
  • FIG. 26 is an explanatory diagram of the shear strength test
  • FIG. 27 is a graph showing the results of the shear strength test of various samples
  • FIG. 28 is a diagram showing voids in the various samples subjected to the shear strength test. It is a table
  • Sample A, Sample B, and Sample C are all semiconductor devices in the BGA package form similar to semiconductor device 1, but as shown in FIG. 28, Sample A is different from the present embodiment, As in the comparative example shown in FIG.
  • the sample has microvoids 61 at the interface (near the interface) between the electroless Ni--P plating layer 13a (the phosphorus-enriched layer 52) and the alloy layer 51.
  • sample B is a force in which minute voids 61 are generated as in the comparative example shown in FIG.
  • a minute void 61 is generated, and the sample is a sample (that is, corresponds to the semiconductor device 1 of the present embodiment).
  • the sample C was subjected to the electroless plating (here, the electroless Pd plating) performed on the surface thereof after the formation of the electroless Ni-P plating layer 13a.
  • the elution amount of Ni (nickel) from the P plating layer 13a into the electroless plating solution (here, the electroless Pd plating solution) should be 5 X 10 " 6 kg / m 2 (that is, 5 g / m 2 ) or less.
  • This prevents voids 61a from being formed at the interface between the electroless Ni--P plating layer 13a and the overlying electroless Pd plating layer 13b, thereby connecting the solder ball 7 to the land 4b.
  • the formation of minute voids 61 at the interface between the electroless Ni-P plating layer 13a and the alloy layer (Sn-Ni alloy layer) 51 later is prevented.
  • Samples A and B are different from the present embodiment in that the electroless Ni-P plating layer 13a is formed and then subjected to an electroless plating treatment (here, an electroless Pd in can process), elution amount of Ni (nickel) from an electroless Ni- P plating layer 13a to an electroless plated solution (here electroless P d plating liquid) 5 X 10- 6 kgZm 2 (i.e. 5 mu g / m 2 ).
  • electroless Pd in can process an electroless Pd in can process
  • minute voids 61 are formed at the interface between the electroless Ni-P plating layer 13a and the alloy layer (Sn-Ni alloy layer) 51.
  • the presence or absence of the minute void 61 can be confirmed by, for example, SEM (Scanning Electron Microscope) observation of the cross section. Sample A, Sample B and Sample C are prepared in almost the same way except for the step of plating on the land.
  • the tool 71 is moved in a direction parallel to the main surface 2b of the wiring board 2 of each of the sample A, the sample B, and the sample C, and A shearing force was applied to the solder ball 7 connected to the land portion 4b by the tool 71, and the amount of the shearing force at which the solder ball 7 was dropped was examined.
  • the shear strength test (moving speed of the tool 71) was 250 ⁇ mZs, and the tool height H was 10 ⁇ m.
  • FIG. 29 is an explanatory diagram of the tensile strength test
  • FIG. 30 is a graph showing the results of the tensile strength tests of various samples. The vertical axis of the graph in FIG. 30 corresponds to the tensile strength.
  • Sample A, Sample B and Sample C is a sample of the same type as the sample subjected to the above-mentioned shear strength test.
  • the tool 72 is attracted to the solder ball 7 connected to the land 4b of the wiring board 2 of each of the sample A, the sample B, and the sample C. Then, the tool 72 is moved vertically (upward) with respect to the main surface 2b of the wiring board 2 to apply a tensile force to the solder ball 7, and it is checked how much tensile force causes the solder ball 7 to drop.
  • the tensile speed was evaluated at 250 mZs in the tensile strength test.
  • Figs. 31 and 32 are explanatory diagrams of the impact bending test.
  • Fig. 33 is a graph showing an example of measurement of the magnitude of the impact applied in the impact bending test. Opposition It is a table
  • Sample A, Sample B and Sample C is a sample of the same type as the sample subjected to the above-mentioned shear strength test and tensile strength test.
  • the semiconductor device (BGA-type semiconductor device) 75 corresponding to the sample, sample A, sample B or sample C is mounted on the mounting board 76 via the solder balls 7 as shown in FIG.
  • the connection is made (for example, as shown in FIG. 13 above), and the rear surface of the mounting substrate 76 (the main surface opposite to the main surface on which the semiconductor device 75 is mounted) faces upward, and the rear surface of the mounting substrate 76 is
  • the rod 77 is dropped to apply an impact to the solder joint (solder ball 7 joint) from the back side of the mounting board 76.
  • the magnitude of the applied shock can be monitored by a strain gauge 78 attached to a mounting substrate 76 near a corner of the semiconductor device 75, as schematically shown in the plan view of FIG.
  • the span L in Fig. 31 was set to 9
  • FIG. 33 is a graph showing a measurement example of the magnitude of the impact applied during the impact bending test.
  • the vertical axis of the graph of FIG. 33 corresponds to the strain generated in the strain gauge 78.
  • the horizontal axis of the graph corresponds to the time since the impact was applied.
  • a distortion of about 200 Oppm occurs in the mounting board 76 in about 0.002 seconds. Height H for dropping rod 77, etc.
  • the magnitude of the applied shock (corresponding to the peak value in the graph in Fig. 33) can be changed.
  • the impact strength of the impact bending test largely depends on the presence or absence of the minute void 61, and the impact resistance of the minute void 61 is larger than that of the sample A and the sample B in which the minute void 61 exists.
  • the nonexistent sample C that is, the semiconductor device 1 of the present embodiment
  • a very small void 61 (particularly, a diameter of about lOnm or more) By eliminating the voids, the impact strength in the impact bending test can be improved, and the connection strength of the solder balls 7 in the semiconductor device 1 can be improved. Thus, the reliability of the semiconductor device can be improved.
  • the land of wiring board 21 (wiring board 2) is
  • the electroless Ni--P plating layer 13a in the electroless Pd plating step of step S2b is transferred into the electroless Pd plating solution.
  • the relationship between the amount of Ni eluted, the presence / absence of voids 61 (voids 61a), and the connection strength of the solder balls 7 was further investigated by the following experiment.
  • An electroless Ni-P plating layer 13a is formed on a Cu land portion 4b of a wiring board 21 (wiring board 2) for a semiconductor device in a BGA package form, and an electroless Pd plating layer 13b is formed thereon. Then, an electroless flash Au plating film and an electroless reduced Au plating film are formed on it, and an electroless Au plating layer 13c is formed on the surface to produce various samples (semiconductor device in the same BGA package form as semiconductor device 1).
  • Figure 35 shows the results of the impact bending test.
  • the elution amount of Ni into the electroless Pd plating solution can be measured, for example, as follows. Sample 1 100 ml of the same plating solution used to make Sample 6 was sampled, and electroless Ni-P plating was performed on a 3 cm X 3 cm (3 cm square) Cu plate (copper plate), followed by electroless Pd plating was performed, and then electroless Au plating was performed. The conditions of each electroless plating at this time are almost the same as the conditions of each electroless plating treatment on the copper land portion 4b of Sample 1 and Sample 6.
  • Electroless Ni-P plating includes two types of plating solutions using nickel sulfate, sodium hypophosphite, oxycarboxylic acid, sulfuric acid, sodium hydroxide, and inorganic sulfur-containing compounds (first and second).
  • a second electroless Ni—P plating solution was used.
  • Examples of electroless Pd plating include a dimethyl compound, ammonia, an amine compound, an aliphatic monocarboxylic acid, and an aliphatic dicarboxylic acid.
  • Three kinds of plating solutions (first, second and third electroless Pd plating solutions) using an acid, an aliphatic polycarboxylic acid, and an aqueous solution thereof were used.
  • a plating solution using a water-soluble polyaminopolycarboxylic acid containing potassium salt of cyanide, a water-soluble amine, a derivative thereof, and a pH adjuster was used.
  • electroless reduced gold plating include water-soluble gold sulfite compounds, water-soluble polyaminopolycarboxylic acids, salts thereof, water-soluble amines, derivatives thereof, thiosulfates, sulfites, hydrazine compounds, and benzotriazole compounds.
  • Samples 1, 3, and 5 used the first electroless Ni-P plating solution
  • samples 2, 4, and 6 used the second electroless Ni-P plating solution.
  • Samples 1 and 2 use the first electroless Pd plating solution
  • Samples 3 and 4 use the second electroless Pd plating solution
  • Samples 5 and 6 use the third electroless Pd plating solution. The liquid was used.
  • FIG. 36 is a graph showing an example of analysis of the formed accretion layer.
  • SIMS For analysis, SIMS (
  • the vertical axis of the graph in FIG. 36 corresponds to the count number at the time of analysis by SIMS, and the horizontal axis of the graph in FIG. 36 corresponds to the sputtering depth (ie, the depth of the surface force of the plating layer).
  • the sputtering depth ie, the depth of the surface force of the plating layer.
  • SIMS measurement conditions were: primary ion force Cs +, acceleration voltage: 14 kV, current: 25 nA, beam diameter: 60 ⁇ m, etching area: 200 ⁇ mD (200 mx 200 ⁇ m), data acquisition area: force center 70 ( 70 m X 70 m), the vacuum degree was performed at 5 X 10- 7 Pa.
  • the amount of S (sulfur) was defined as the ratio of the number of S to the number of Ni at the measurement depth of 1500 nm. In the measurement examples (Sample 2, Sample 4 or Sample 6) shown in the graph of FIG. 36, the amount (content) of S is about 1%.
  • the content of S (sulfur) in the electroless Ni-P plating layer depends on the electroless Ni-P plating solution used, and samples 1 and 2 were prepared using the same first electroless Ni-P plating solution.
  • the electroless Ni-P plating layers 13a of Samples 3 and 5 show almost the same S (sulfur) content (content rate), but the sample 2 using a different second electroless Ni-P plating solution was used.
  • S (sulfur) content (content) is higher than that of electroless Ni-P plating layer 13a of sample 4 and sample 6! /.
  • Fig. 37 shows the content of S (sulfur) in the electroless Ni-P plating layer 13a (horizontal axis of the graph in Fig. 37) and the amount of 38 is a graph plotting the amount of Ni dissolved into the electroless Pd plating solution (vertical axis in the graph of FIG. 37).
  • sample 1 was broken by a 1500 ppm impact at the solder joint (joint between the land 4b of the wiring board 2 and the solder ball 7). 2 and Sample 3 break at the solder joint at 1700 ppm impact! /, Whereas Sample 4, Sample 5 and Sample 6 break at the solder joint even when 3000 ppm impact is applied. The power that did not arise. In this way, Sample 1, Sample 2 and Sample 3, where micro voids 61 (void 6 la) are generated, generate micro voids 61 (void 61a), which have low impact strength in the impact bending test. Sample 4, Sample 5 and Sample 6 which did not have a high impact strength in the impact bending test. In the graph of FIG.
  • the impact strength of the impact bending test was shown by electroless Ni-P plating.
  • the electroless Ni-P plating layer 13a is formed when the electroless Pd plating layer 13b is formed on the electroless Ni-P plating layer 13a. From the figure, it can be seen that it greatly depends on the amount of Ni eluted into the electroless Pd plating solution.
  • the electroless Ni-P plating layer 13a is formed on the Cu land 4b of the wiring board 21 (wiring board 2), and then is formed on the surface thereof.
  • Ni nickel
  • the electroless plating solution here, the electroless Pd plating solution
  • the elution amount of) 5 X 10- 6 kgZm 2 (i.e. 5 ⁇ gZm 2) or less (samples 4, by the sample 5 and corresponds to sample 6), micro voids 61, as described above in (voids 61a) It can prevent the occurrence and improve the impact resistance of the impact bending test. Thereby, the connection strength of the solder ball 7 (with the land portion 4b) in the semiconductor device 1 can be improved. Therefore, the reliability of the semiconductor device can be improved.
  • the electroless Ni—P plating layer 13a is formed on the copper land 4b, and the electroless Pd plating layer 13b is formed thereon.
  • An electroless Au plating layer 13c is formed on the upper layer.
  • the graph of FIG. 38 shows that the electroless Ni—P plating layer 13a was formed on the copper land and the electroless Pd plating layer 13b was formed thereon, as in the present embodiment.
  • the sample in which the electroless Au plating layer 13c was formed on the top layer shown as AuZPdZNi-P in the graph of Fig.
  • the electroless Ni-P plating layer 1 Compared to the case where the electroless Au plating layer 13c is formed directly on 3a, as in the present embodiment, the electroless Ni-P plating layer 13a formed on the copper land portion By forming the 13b and then forming the electroless Au plating layer 13c thereon, the wettability of the land solder can be further improved.
  • FIG. 39 shows the result of examining the connection strength of the bonding wires 5 to the lands 4 a of the wiring board 2 (wiring board 21).
  • the land portions 4a, 4b of both main surfaces 21a, 21b of the wiring board 21 (wiring board 2) are subjected to the same plating treatment, so that the copper land portions 4a for wire bonding are formed.
  • An electroless Ni—P plating layer 13a, an electroless Pd plating layer 13b, and an electroless Au plating layer 13c are sequentially formed on the top!
  • the graph of FIG. 39 shows the result of evaluating the connection strength of the bonding wire 5 to the land portion 4a subjected to such a tanning treatment.
  • FIG. 39 corresponds to the heat treatment time (heat treatment temperature is 180 ° C) when the heat treatment is performed after forming the electroless plating layer, and the vertical axis of the graph in Fig. 39 is the land. Corresponds to the connection strength (bonding strength) of the bonding wire connected to the part. Further, in the graph of FIG. 39, as in the present embodiment, an electroless Ni—P plating layer 13a is formed on a copper land portion, and an electroless Pd plating layer 13b is formed thereon, The sample with the electroless Au plating layer 13c formed on the top layer (shown as Au ZPdZNi-P in the graph of Fig.
  • the electroless Pd plating layer 13b is formed on the electroless Ni—P plating layer 13a formed on the copper land so that the graph force of FIG. Therefore, by forming the electroless Au plating layer 13c thereon, the wire bonding property with respect to the land can be improved, and the connection strength of the bonding wire can be further improved.
  • the electroless melting treatment is performed on the strong land portion 4b such as the copper film of the wiring board to form the electroless Ni—P plating layer 13a and the electroless Pd plating layer 13b. Then, an electroless Au plating layer 13c is formed in order, and then the solder ball 7 is connected to the land portion 4b.
  • a solder ball 7 is directly connected without forming a plating layer on a land portion 4b that is strong such as a copper film, an alloy layer of copper and solder in the land portion 4b is formed. As a result, the connection strength between the land 4b and the solder ball 7 may be reduced.
  • the electroless Ni--P plating layer 13a as the noria layer on the land 4b as in the present embodiment, the copper in the land 4b reacts with the solder of the solder balls 7. Alloying can be prevented, and the connection strength between the land portion 4b and the solder ball 7 can be improved.
  • P phosphorus
  • the electroless Ni--P plating layer 13a which is a P-containing electroless Ni plating layer
  • the growth rate of the electroless Ni—P plating layer 13a on the land can be increased, the life of the plating solution for forming the electroless Ni—P plating layer 13a can be extended, and The stability of the liquid can be increased. Further, the cost required for the plating step can be reduced.
  • a Ni plating layer such as the electroless Ni-P plating layer 13a is easily oxidized, but in the present embodiment, a metal that is difficult to oxidize as a protective film on the electroless Ni-P plating layer 13a is used. Since the plating layers (the electroless Pd plating layer 13b and the electroless Au plating layer 13c) are formed, the oxidation of the plating layer including the electroless Ni—P plating layer 13a can be prevented.
  • the plating layer of land portion 4a (land portion 4a for wire bonding) of main surface 21a of wiring substrate 21 (wiring substrate 2) and wiring substrate 21 (wiring substrate 2) And the same plating layer (electroless Ni-P plating layer 13a, electroless Pd plating layer 13b and electroless Au plating layer) 13c), the step of attaching the land portion 4a and the step of attaching the land portion 4b can be performed in the same attaching step, and the manufacturing of the wiring board 21 and the semiconductor device manufactured using the same can be performed. Costs can be reduced.
  • the bonding wires 5 are connected to the lands 4a on the main surface 21a of the wiring board 21 (wiring board 2). Ultrasonic waves are easily transmitted in the wire bonding step, and the connection strength of the bonding wire 5 to the land portion 4a can be increased. Also, the bonding wire 5 was connected to the land 4a of the main surface 21a of the wiring board 21 (wiring board 2) by forming the outermost plating layer of the lands 4a and 4b with the electroless Au plating layer 13c. In some cases, the connection strength of the bonding wire 5 to the land portion 4a can be increased.
  • phosphorus (P) is placed on lands (lands 4b of wiring board 2 (wiring board 21) and lands 32 of mounting board 31) as terminals for solder connection.
  • An electroless Ni—P plating layer (electroless Ni—P plating layer 13a), which is an electroless plating layer, is formed, and the next electroless plating layer (electroless Ni—P plating layer) is formed on the surface of the electroless Ni—P plating layer. That is, when forming the electroless plating layer on the electroless Ni-P plating layer), the electroless plating layer on the electroless MP plating layer is formed from the electroless Ni-P plating layer 13a.
  • voids especially voids having a diameter of lOnm or more
  • such land portions can be prevented.
  • Voids at the interface between the land and solder (the interface between the electroless Ni-P plating layer and the Sn-Ni alloy layer) when soldering (solder ball connection) is made (especially voids with a diameter of lOnm or more) Is prevented, and the strength of the solder connection (solder ball connection strength) of the land can be improved.
  • the impact strength of the impact bending test can be improved. Therefore, the reliability of the semiconductor device
  • solder connection or solder mounting can be improved.
  • it has terminals for solder connection, and can improve the reliability (reliability of solder connection or solder mounting) of a wiring board used for manufacturing a semiconductor package (semiconductor device).
  • it has terminals for solder connection, and can improve the reliability (solder connection or solder mounting reliability) of the wiring board (mounting board) used for mounting the semiconductor package (semiconductor device).
  • an electroless plating layer containing phosphorus (P) is formed on a land portion (land portion 4b of wiring board 2 (wiring board 21) and land portion 32 of mounting board 31).
  • An electroless Ni-P plating layer (electroless Ni-P plating layer 13a) is formed, and the electroless plating layer formed thereon further includes an electroless Pd (palladium) plating layer, an electroless Au ( A force capable of using a gold) plating layer, an electroless Pt (white gold, platinum) plating layer, an electroless Ag (silver) plating layer, or the like, and more preferably an electroless Pd (palladium) plating layer.
  • the electroless plating process is performed on the surface after the electroless Ni-P plating layer is formed.
  • the substitution reaction on the surface of the plating layer is further reduced, and the local corrosion of the electroless Ni-P plating layer is suppressed or prevented.
  • the generation of voids at the interface (near the interface) between the iP plating layer and the electroless plating layer thereon can be more accurately prevented. Thereby, the strength of the solder connection of the lands (the land 4b of the wiring board 2 (the wiring board 21) and the land 32 of the mounting board 31) can be more accurately improved.
  • the present invention can be applied to, for example, a wiring board having terminals for solder connection, a semiconductor device using the same, and the like.

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Description

明 細 書
半導体装置、半導体装置の製造方法および配線基板の製造方法 技術分野
[0001] 本発明は、半導体装置、半導体装置の製造技術および配線基板の製造技術に関 し、特に、半田接続用の端子を有する配線基板やそれを用いた半導体装置の半田 接続の強度を向上する技術に関する。
背景技術
[0002] 配線基板上に半導体チップを搭載してボンディングワイヤで接続し、半導体チップ およびボンディングワイヤを覆うように封止榭脂を形成し、配線基板の下面のランド部 に半田ボールを接続することで、 BGAパッケージ形態の半導体装置が製造される。 配線基板の半田ボール接続用のランド部は、例えば表面にめつき処理が施された銅 膜 (Cuパッド)からなる。
[0003] 日本特開平 10— 163404号公報 (特許文献 1)には、 BGA用入出力端子の Cuパッ ド表面に無電解めつき法により P含有の Niめっき層を形成後、更に無電解めつき法 により Auめっき層を形成し、この Cuパッド上に半田ボールを装着する技術が記載さ れている。また、 Cuパッド表面に無電解めつき法により P含有の Niめっき層を形成後 、更に無電解めつき法により Auめっき層を形成し、この無電解めつき処理した Cuパ ッドに半田ボールを接続したとき、 Auめっき層の Auは半田ボール中に拡散するとと もに、 P含有 Niも半田ボール中の Snと Ni— Sn化合物を生成し、 Niの移動に伴って N iめっき層に含まれる Pの表面濃度が異常に高くなり、この Pの濃度が高く濃化した P 濃縮層が半田ボールと Cuパッドの接合強度を低下させることが記載されている。 特許文献 1 :日本特開平 10— 163404号公報
発明の開示
発明が解決しょうとする課題
[0004] 本発明者の検討によれば、次のことが新たに分力つた。
[0005] 表面に無電解めつき層を形成したランド部（Cuパッド）に半田ボールを接続したとき の半田ボールの接続強度を検討したところ、ランド部（Cuパッド)上に形成した P含有 Niめっき層と、半田ボールを接続したときに半田ボールの Snと P含有 Niめっき層の Niが反応して形成される Sn— Ni合金 (ィ匕合物)層との界面に発生する微小なボイド が原因で、半田ボールの接続強度が低下することが分力つた。このような微小なボイ ドが形成されていると、ランド部の半田接続の強度が低下し、例えば BGAパッケージ のような半田ボールを接続した半導体装置における半田ボールの接続強度が低下し 、半導体装置の信頼性を低下させる可能性がある。
[0006] 本発明の目的は、半田接続の強度を向上できる技術を提供することにある。
[0007] 本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにあ る。
[0008] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0009] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0010] 本発明は、配線基板の半田接続用の複数の端子上にリン (P)を含有する無電解- ッケル (Ni)めっき層を形成し、その上に他の無電解めつき層を形成する際の、下地 のリン（P)を含有する無電解ニッケル（Ni)めっき層力 めっき液中へのニッケル（Ni) の溶出量を 5 X 10— 6kgZm2以下にするものである。
[0011] また、本発明は、半導体装置の配線基板の複数の端子に複数の半田ボールが接 続され、その複数の端子は、配線基板の主面に形成された銅を主成分とする導体層 と、導体層上に形成されたリン (P)を含有する無電解ニッケル (Ni)めっき層とを有し 、リン (P)を含有する無電解ニッケル (Ni)めっき層と半田ボールとの間にはスズ (Sn) とニッケル (Ni)を含む合金層が形成されており、その合金層とリン (P)を含有する無 電解ニッケル (Ni)めっき層との界面に lOnm以上のボイドが形成されて!ヽな 、もの である。
発明の効果
[0012] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。 [0013] 半田接続用の端子の半田接続の強度を向上することができる。
[0014] また、半導体装置の信頼性を向上することができる。
図面の簡単な説明
[0015] [図 1]本発明の一実施の形態である半導体装置の側面図である。
[図 2]図 1の半導体装置の断面図である。
[図 3]図 1の半導体装置の要部断面図である。
[図 4]本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロ 一図である。
[図 5]半導体装置の製造に用いられる配線基板の全体平面図である。
[図 6]配線基板のうちの一つの基板領域およびその周辺領域の平面図である。
[図 7]本発明の一実施の形態である半導体装置の製造工程中の断面図である。
[図 8]図 7に続く半導体装置の製造工程中の断面図である。
[図 9]図 8に続く半導体装置の製造工程中の断面図である。
[図 10]図 9に続く半導体装置の製造工程中の断面図である。
[図 11]図 10に続く半導体装置の製造工程中の断面図である。
[図 12]図 11に続く半導体装置の製造工程中の断面図である。
[図 13]半導体装置を実装基板に実装した状態を示す側面図である。
[図 14]図 13の要部断面図である。
[図 15]めっき用配線が形成された比較例の配線基板を示す全体平面図である。
[図 16]めっき用配線が形成された比較例の配線基板のうちの一つの基板領域および その周辺領域の平面図である。
[図 17]めっき用配線を形成した配線基板を用いて製造された比較例の半導体装置 の側面図である。
[図 18]ランド部へのめっき処理を示すプロセスフロー図である。
[図 19]ランド部の表面にめっき処理を施した状態でのランド部の要部断面図である。
[図 20]ランド部に半田ボールを接続した後の状態でのランド部の要部断面図である。
[図 21]無電解 Ni— Pめっき層のリン濃縮層と合金層との界面近傍にボイドが形成され た比較例を示す部分拡大断面図である。 [図 22]無電解 Ni— Pめっき層とその上層の無電解めつき層との界面近傍にボイドが生 じた状態を模式的に示す断面図である。
[図 23]ボイドの発生メカニズムの説明図である。
[図 24]各種の金属の自然電極電位を示す表である。
[図 25]無電解 Ni— Pめっき層のリン濃縮層と合金層との界面近傍領域を示す部分拡 大断面図である。
圆 26]せん断強度試験の説明図である。
[図 27]せん断強度試験の結果を示すグラフである。
[図 28]せん断強度試験を行った各種サンプルにおけるボイドの有無を示す表である
[図 29]引張強度試験の説明図である。
[図 30]引張強度試験の結果を示すグラフである。
圆 31]衝撃曲げ試験の説明図である。
圆 32]衝撃曲げ試験の説明図である。
圆 33]衝撃曲げ試験の際に印加した衝撃の大きさの測定例を示すグラフである。
[図 34]衝撃曲げ試験の結果を示す表である。
圆 35]衝撃曲げ試験を行った結果を示す表である。
[図 36]めっき層の分析例を示すグラフである。
[図 37]無電解 Ni— Pめっき層中の Sの含有量と無電解 Pdめっき工程での無電解 Pd めっき液中への Niの溶出量とをプロットしたグラフである。
[図 38]めっき処理を行ったランド部の半田濡れ性を評価した結果を示すグラフである
[図 39]配線基板のランド部に対するボンディングワイヤの接続強度を調べた結果を示 すグラフである。
発明を実施するための最良の形態
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分 割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものでは なぐ一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。ま た、以下の実施の形態において、要素の数等 (個数、数値、量、範囲等を含む）に言 及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合 等を除き、その特定の数に限定されるものではなぐ特定の数以上でも以下でも良い 。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特 に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必 ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態におい て、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原 理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似 または類似するもの等を含むものとする。このことは、上記数値および範囲について も同様である。
[0017] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0018] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0019] 本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
[0020] 図 1は、本発明の一実施の形態である半導体装置の側面図であり、図 2はその断 面図 (側面断面図）、図 3はその要部断面図 (部分拡大断面図)である。
[0021] 本実施の形態の半導体装置 1は、面実装形の半導体パッケージであり、例えば BG A (Ball Grid Array package)、 MAP (Mold Array Package)、 LGA (Land Grid Array Package)または CSP (Chip Size Package)形態などの半導体装置である。
[0022] 図 1一図 3に示される本実施の形態の半導体装置 1は、配線基板 2と、配線基板 2 の主面 (上面) 2a上に搭載された半導体チップ (半導体素子) 3と、半導体チップ 3の 電極 (ボンディングパッド） 3aと配線基板 2の主面 2aの導電性のランド部 (端子、電極 、パッド、配線、導体部) 4aとの間を電気的に接続するボンディングワイヤ 5と、半導 体チップ 3およびボンディングワイヤ 5を覆うように配線基板 2の主面 2a上に形成され た封止榭脂 (封止部、モールド榭脂、榭脂体) 6と、配線基板 2の主面 (下面) 2bの導 電性のランド部 (端子、電極、パッド、配線、導体部) 4bに接続された半田ボール (ボ ール電極） 7とを有している。なお、図 3には配線基板 2と半田ボール 7との接続部近 傍の部分拡大断面図が示されている。
[0023] 配線基板 (パッケージ用配線基板、ノ ッケージ基板） 2は、図示はしな ヽけれども、 例えば、榭脂材料 (例えばガラスエポキシ榭脂）、有機高分子材料またはセラミックス 材料 (例えばアルミナ（酸ィ匕アルミニウム、 Al O ) )など力もなる複数の絶縁層（基材
2 3
層）と複数の導体層 (配線層、導体パターン層）とが積層されて一体化された多層構 造を有しており、いわゆる多層基板 (多層配線基板)である。配線基板 2の導体層を 形成する材料としては、銅などの導電性の良 、材料を用いることができる。
[0024] 配線基板 2の主面 2a (半導体チップ 3搭載側の主面 2a)には、半導体チップ 3の電 極 3aとボンディングワイヤ 5を介して電気的に接続するための導電性のランド部 4aが 複数形成されている。配線基板 2の主面 2b (半田ボール 7接続側の主面 2b、ここで は主面 2aとは逆側の主面 2b)には、半田ボール 7接続用の導電性のランド部 4bが複 数形成されている。配線基板 2の主面 2aのランド部 4aと主面 2bのランド部 4bとは、配 線基板 2 (の絶縁層）に形成された図示しな!、スルーホール (スルーホール内の導体 )や配線基板 2の絶縁層間に形成された内部配線層（図示せず)などを介して電気的 に接続されている。また、配線基板 2として、上記のように複数の絶縁層（基材層）と 複数の導体 (配線)層とが積層された多層基板を用いても、あるいは 1つの絶縁層 ( 基材層）の表面および裏面に導体層が形成された基板を用いてもよい。
[0025] 図 3にも示されるように、配線基板 2の主面 2b上には、例えば銅膜 (銅箔)などの銅 を主成分とする導電体材料からなる導体層（導体膜) 11が形成されており、この導体 層 11を覆うように、配線基板 2の主面 2b上に、開口部 12aを有する半田レジスト層 12 が形成されている。半田レジスト層 12の開口部 12aから露出する導体層 11の表面に は、めっき処理が施されてめっき層 13が形成されている。このめつき処理については 、後でより詳細に説明する。半田レジスト層 12の開口部 12aから露出する導体層 11 およびその表面のめっき層 13により、配線基板 2の半田ボール 7接続用のランド部 4 bが形成される。ランド部 4bを構成する導体層 (銅膜） 11の膜厚は、例えば 10— 40 m程度である。ランド部 4bは、配線基板 2の半田接続用の端子（半田ボール 7を接 続するための端子)であり、各ランド部 4bには半田ボール 7が接続されている。半田 ボール 7は半導体装置 iの外部接続端子として機能することができる。半田ボール 7 は、例えば Pb (鉛)フリー半田力もなる。また、配線基板 2の主面 2a上には、配線ゃラ ンド部 4a形成用の導体層（導体膜、銅膜) 14が、導体層 11と同様の材料により形成 されて 、る。配線基板 2の主面 2a上の半田レジスト層 12から露出する導体層 14によ り、ワイヤボンディング用のランド部 4aが形成される。ランド部 4aの表面にもめつき処 理が施されてめっき層が形成されている。
[0026] 半導体チップ 3は、例えば、単結晶シリコンなど力もなる半導体基板（半導体ウェハ )に種々の半導体素子または半導体集積回路などを形成した後、必要に応じて半導 体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ 3に分離したものである。半導体チップ 3は、配線基板 2の主面 2a上に、フェースアツ プ (face-up)ボンディングされている。このため、半導体チップ 3は、その表面（半導体 素子形成側の面）が上方を向くように配線基板 2の主面 2a上に搭載され、半導体チ ップ 3の裏面（半導体素子形成側の面とは逆側の面）が配線基板 2に接合材 (ダイボ ンディング材、接着材） 15を介して接合 (接着)されている。
[0027] 半導体チップ 3の表面には、複数の電極（ボンディングパッド、パッド電極） 3aが形 成されている。電極 3aは、半導体チップ 3に形成された半導体素子または半導体集 積回路に電気的に接続されている。半導体チップ 3の電極 3aは、それぞれボンディ ングワイヤ 5を介して配線基板 2の主面 2aのランド部 4aに電気的に接続されている。 ボンディングワイヤ 5は、例えば金 (Au)線などの金属細線など力もなる。
[0028] 配線基板 2上に、半導体チップ 3およびボンディングワイヤ 5を覆うように封止榭脂 6 が形成されている。封止榭脂 6は、例えば熱硬化性榭脂材料などの榭脂材料などか らなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ榭脂などを 用いて封止榭脂 6を形成することができる。封止榭脂 6により、半導体チップ 3やボン デイングワイヤ 5が封止され、保護される。
[0029] 次に、本実施の形態の半導体装置の製造工程について説明する。図 4は、本実施 の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図 5は、本実 施の形態の半導体装置の製造に用いられる配線基板 21の全体平面図であり、図 6 は、配線基板 21のうちの一つの基板領域 21cおよびその周辺領域の平面図である。 図 7—図 12は、本実施の形態の半導体装置の製造工程中の断面図（要部断面図） である。なお、図 5には、半田ボール 7を接続する側の主面 21b (主面 2bに対応)側 が示され、図 6は、図 5とは逆側の主面、すなわち半導体チップ 3を搭載する側の主 面 2 la (主面 2aに対応）が示されている。また、図 7—図 11には一つの基板領域 21c に対応する断面が示され、図 12には一つの基板領域 21cから製造された半導体装 置 1が示されている。
[0030] まず、配線基板 (パッケージ用配線基板、パッケージ基板、配線基板母体) 21を準 備する (ステップ S l)。
[0031] 配線基板 21は、複数の基板領域 (配線基板、単位領域、単位配線基板領域) 21c が繋がって形成された多連の配線基板 (多連パッケージ基板、多数個取り基板)であ り、後述する配線基板 21の切断工程で切断されて個々の基板領域 21cに分離され るものである。分離された各基板領域 21cが、上記配線基板 2に対応する。各基板領 域 21cは同様の構成を有しており、各基板領域 21cから一つの半導体装置が製造さ れ、配線基板 21は複数の基板領域 21cが図 5の上下左右方向に規則的に並んで配 置された構造になって 、る。
[0032] このような配線基板 21は、上記配線基板 2のように、例えば絶縁層（基材層）と導体 層（配線層）とを積層して一体ィ匕した多層基板 (多層配線基板)であり、種々の手法を 用いて形成 (製造)できる。
[0033] 配線基板 21の製造法の一例をビルドアップ法を基に説明する。まず、コア材 (榭脂 とガラス織布の複合材料を例とするシート両面に銅箔などの導電性金属材料が貼り 付けられている）の両面に配置されている導体層をエッチングなどによりパターユング し、必要に応じてスルーホールを形成する。スルーホールは、ドリルまたはレーザー を用いコア材に貫通孔を開けた後、金や銅などの導電性のよい金属材料でめっきさ れて形成される。更にビルドアップ材 (榭脂とガラス織布や無機フィラーなどの複合材 料を例とするシート片面に銅箔などの導電性金属材料が貼り付けられている）をコア 材の両面に配置し、圧着することにより積層する。圧着後、ビルドアップ材に片面に 配置されている導体層を各々エッチング等によりパターユングし、必要に応じてスル 一ホールを形成する。スルーホールの形成方法は基本的にコア材と同様である。こ のようにして、内部と両主面に導体層が形成された多層基板 (多層配線基板）として の配線基板 21を形成することができる。配線基板 21は、ビルドアップ法以外にも、印 刷法やシート積層法など、種々の手法を用いて製造することができ、上記製造方法 には限定されない。
[0034] 更に、配線基板 21の一方または両方の主面に半田レジスト層を形成する。例えば 、配線基板 21の主面 2 lbに形成された導体層（図 3の導体層 11に対応）を覆い、半 田ボール 7接続予定領域の導体層（導体層 11)が露出するような開口部（図 3の開口 部 12aに対応）を有する半田レジスト層（図 3の半田レジスト層 12に対応）を配線基板 21の主面 21bに形成する。
[0035] このようにして準備された配線基板 21の半導体チップ 3搭載側の主面 21a (主面 2a に対応）には、各基板領域 21cにおいて、ボンディングワイヤ 5接続用の複数のランド 部 4aが形成され (露出され)、主面 21aとは反対側の主面であり配線基板 21の半田 ボール 7接続側の主面 21b (主面 2bに対応）には、各基板領域 21cにおいて、半田 ボール 7接続用の複数のランド部 4bが形成され (露出され)並んで配置されている。 配線基板 21の各基板領域 21cにおいて、ランド部 4aとランド部 4bとは、配線基板 21 (の絶縁層）に形成された図示しな!、スルーホール (スルーホール内の導体）や配線 基板 21の主面または内部に形成された配線層（図示せず)などを介して電気的に接 続されている。
[0036] それから、配線基板 21の主面 21a, 21bに対してめっき処理を施す。すなわち、配 線基板 21の主面 21a, 21bで露出するランド部 4a, 4bは、例えば、配線基板 21の主 面 21a, 21bに設けられた銅膜 (銅箔)などの銅を主成分とする導電体材料力 なる 導体層（導体層 11 , 14)力 なり、この銅のランド部 4a, 4bの表面に、めっき処理を 施す (ステップ S2)。本実施の形態では、このめつき処理には、無電解めつき法を用 いる。この無電解めつき処理により、銅のランド部 4a, 4b上に、 P (リン)を含有する無 電解 Ni (ニッケル）めっき層と、無電解 Pd (パラジウム）めっき層と無電解 Au (金）めつ き層とが順に形成される。ステップ S2のめつき処理については、後でより詳細に説明 する。
[0037] このようにして配線基板 21を準備し、ランド部 4a, 4bの表面にめっき処理 (無電解 めっき処理)を施すことで、図 7に示されるような本実施の形態で用いられる配線基板 21が得られる。それから、図 8に示されるように、配線基板 21の各基板領域 21cに接 合材 15を介して半導体チップ 3を搭載する (ステップ S3)。この際、半導体チップ 3の 裏面側が配線基板 21の主面 21a側となるように、フェースアップボンディングを行う。
[0038] 次に、図 9に示されるように、ワイヤボンディング工程を行って、半導体チップ 3と配 線基板 2とを電気的に接続する (ステップ S4)。すなわち、半導体チップ 3の表面の電 極 3aと配線基板 21の主面 21aのランド部 4aとをボンディングワイヤ 5を介して電気的 に接続する。
[0039] 次に、図 10に示されるように、モールド工程 (例えばトランスファモールド工程)を行 つて、配線基板 21上に半導体チップ 3とボンディングワイヤ 5とを覆うように封止榭脂 6を形成する (ステップ S5)。封止榭脂 6の形成には、例えば熱硬化性榭脂材料など の榭脂材料を用いることができ、例えば、フィラーなどを含むエポキシ榭脂などを用 V、て封止榭脂 6を形成することができる。
[0040] 次に、図 11に示されるように、配線基板 21の主面 21bに半田ボール 7を形成 (接続 )する (ステップ S6)。例えば、配線基板 21の主面 21bを上方に向けた状態で、配線 基板 21の主面 21bに設けられたランド部 4b上に半田ボールを搭載し、リフロー処理 ( 熱処理）を行つて配線基板 21の主面 2 lbのランド部 4bに接続する半田ボール 7を形 成する。
[0041] その後、図 12に示されるように、配線基板 21 (または配線基板 21および封止榭脂 6)をダイサー（図示せず)などを用いて所定の位置 (基板領域 21c間のダイシンダラ イン)で切断して個片に切り離し、各半導体装置 1に分離する (ステップ S 7)。これに より、個片化された半導体装置 1が得られる (製造される)。製造された半導体装置 1 は、実装基板などに実装 (搭載)することができる。
[0042] 図 13は、半導体装置 1を実装基板 (実装用基板、配線基板、外部基板、マザーボ ード) 31に実装した状態を示す側面図であり、図 14はその要部断面図 (部分拡大断 面図）である。図 14には、半導体装置 1の半田ボール 7と実装基板 31との接続部近 傍の部分拡大断面図が示されている。
[0043] 実装基板 31は、半導体パッケージ形態の半導体装置 1を実装 (半田実装)するた めの配線基板であり、半導体装置 1を実装する側の主面 31aに導電性のランド部 (端 子、電極、配線、導体部） 32が、実装基板 31の主面 31a上の半田レジスト層 33から 露出するように形成されており、このランド部 32に半導体装置 1の半田ボール 7が接 続される。例えば、実装基板 31の主面 31aに半導体装置 1を搭載し、リフロー処理（ 熱処理)を行うことにより、半導体装置 1の半田ボール 7を実装基板 31のランド部 32 に接続することができる。
[0044] 実装基板 31のランド部 32は、例えば銅膜 (銅箔)などの銅を主成分とする導体層 ( 導体膜)力もなり、この銅のランド部 32の表面にはめつき処理が施されてめっき層 34 が形成されており、めっき処理されたランド部 32に半導体装置 1の半田ボール 7が接 続される。本実施の形態では、実装基板 31の半田接続用の端子であるランド部 32 の表面のめっき処理は、配線基板 21 (配線基板 2)の半田接続用（半田ボール 7接 続用）のランド部 4bの表面のめっき処理 (すなわちステップ S2のめつき処理）と同様 のめつき処理を施しておくことが好ましい。
[0045] 次に、本実施の形態の半導体装置の製造工程における配線基板 21 (配線基板 2) のランド部 4a, 4bへのめつき処理、すなわちステップ S2のめつき工程についてより詳 細に説明する。
[0046] 配線基板 21 (配線基板 2)の半田接続用（半田ボール 7接続用）の銅のランド部 4b の表面にはめつき処理を施し、めっき処理されたランド部 4bに半田ボール 7が接続さ れるが、本実施の形態では、配線基板 21 (配線基板 2)のランド部 4a, 4bへのめつき 処理 (すなわちステップ S2のめつき工程）を無電解めつき法を用いて行う。
[0047] 本実施の形態とは異なり、電解めつき法を用いて配線基板の主面のランド部の表 面にめっき処理を施す場合、電流を流すための、めっき用配線を配線基板に形成す ることが必要である。図 15は、電解めつき法を用いてランド部 4a, 4bの表面にめっき 処理を施すためのめっき用配線 42を形成した比較例の配線基板 41を示す全体平 面図であり、図 16は、配線基板 41のうちの一つの基板領域 41c (基板領域 21cに対 応）およびその周辺領域の平面図である。配線基板 41は、めっき用配線 42を形成し たこと以外は上記配線基板 21とほぼ同様の構成を有している。また、図 15は上記図 5に対応し、図 16は上記図 6に対応する。また、図 15および図 16では一部のめっき 用配線 42につ ヽては理解を簡単にするために図示を省略して 、る。
[0048] 半導体装置の小型化や多端子化などにより、ランド部 4a, 4bや半田ボール 7の挟 ピッチ化が進むと、配線基板 41にめつき用配線 42を形成するのが困難になってくる
[0049] 図 17は、めっき用配線 42を形成した配線基板 41を用いて製造された比較例の半 導体装置 43の側面図である。 MAP用の配線基板 41を用いて製造した BGAパッケ ージ形態の半導体装置 43では、配線基板 41の各単位領域 (基板領域 41c)に半導 体チップ 3を搭載し、全体をモールド榭脂 (封止榭脂 6)で封止し、ダイサーにより切 断して個片の半導体装置 43に分離するが、切断により個片化した半導体装置 43の 配線基板 44 (配線基板 41を各基板領域 41cに分離したもの）の側面にめっき用配線 42の銅が露出することになる。この半導体装置 43の配線基板 44の側面で露出した 銅（めっき用配線 42)の間隔が狭いと、マイグレーションなどにより、ショート不良など が発生する可能性がある。更に、めっき用配線 42がノイズを拾うことにより、半導体装 置 43に動作不良などが発生する可能性がある。また、めっき用配線 42があると、基 板状態での配線基板 41の電気的な検査ができず、半導体装置 43を製造した後に 不良が判明して半導体装置の製造歩留りを低下させる可能性がある。
[0050] それに対して本実施の形態では、無電解めつき法を用いて、配線基板 21 (配線基 板 2)の主面 21a, 21b (主面 2a, 2b)のランド部 4a, 4bの表面にめっき処理を施す。 このため、配線基板 21 (配線基板 2)にめつき用配線を形成する必要がない。これに より、ランド部 4a, 4bや半田ボール 7の挟ピッチ化が可能となり、半導体装置の小型 化や多端子化に有利となる。また、配線基板 21にめつき用配線が不要なので、配線 基板 21を切断して半導体装置 1を製造したときに、切断により個片化された半導体 装置 1の配線基板 2の側面でめっき用配線が露出することはない。このため、配線基 板の側面で露出するめつき用配線に起因するショート不良などを防止することができ る。また、めっき用配線がノイズを拾うことによる動作不良などを防止することができる 。また、めっき用配線がないので、基板状態で配線基板 21の電気的な検査を行うこ とができ、良品として選別された配線基板 21を用いて半導体装置 1を製造することが 可能となる。このため、半導体装置の製造歩留りを向上させることができる。
[0051] 図 18は、本実施の形態における配線基板 21 (配線基板 2)のランド部 4a, 4bへの めっき工程（すなわちステップ S2のめつき工程）を示すプロセスフロー図である。図 1 9は、半田接続用のランド部 4bの表面にめっき処理を施した状態 (ランド部 4bに半田 ボール 7を接続する前の状態)でのランド部 4bの要部断面図（部分拡大断面図）であ り、図 20は、ランド部 4bに半田ボール 7を接続した後の状態でのランド部 4bの要部 断面図（部分拡大断面図）である。図 19では、ランド部 4bを構成する導体層 11の表 層部分とその導体層 11上に形成されためつき層（13a, 13b, 13c)が模式的に示さ れている。図 20は、図 19と同じ領域の断面図に対応し、図 19のようなめつき層が表 面に形成されたランド部 4bに半田ボール 7を接続した状態が模式的に示されている
[0052] 半田接続用のランド部 4bに対するめっき処理 (ステップ S2)は、次のようにして行わ れる。
[0053] まず、無電解めつき法を用い、リン (P)を触媒としてニッケル (Ni)めっき処理 (リン含 有無電解ニッケルめっき処理）を施す (ステップ S2a)。これにより、図 19に示されるよ うに、ランド部 4b (すなわち半田レジスト層 12の開口部 12aから露出する導体層（銅 膜） 11)上に、リン )を含有する無電解ニッケルめっき層（Ni (ニッケル)と P (リン)を 含有する無電解めつき層、 Ni (ニッケル）と P (リン）との合金カゝらなる無電解めつき層） である無電解 Ni-Pめっき層（めっき膜、めっき皮膜） 13aが形成される。無電解 Ni-P めっき層 13aの膜厚は、例えば 3— 15 m程度である。
[0054] ステップ S2aの無電解ニッケルめっき処理は、例えば、硫酸ニッケル、次亜リン酸ナ トリウム、ォキシカルボン酸、硫酸、水酸化ナトリウム、および無機硫黄化合物などを 用いためっき液を用いて行うことができる。硫酸ニッケルなどのニッケル化合物と次亜 リン酸ナトリウムなどのリン系還元剤を用いためっき液を用いることで、リン (P)を含有 する無電解ニッケル (Ni)めっき層である無電解 Ni— Pめっき層 13aを形成することが できる。
[0055] 次に、無電解めつき法を用いて、パラジウム（Pd)めっき処理を施す (ステップ S 2b) 。これにより、無電解 Ni— Pめっき層 13a上に、無電解 Pd (パラジウム）めっき層（Pd ( ノ ラジウム)力もなる無電解めつき層、めっき膜、めっき皮膜） 13bが形成される。無電 解 Pdめっき層 13bの膜厚は、例えば 0. 1-0. 6 m程度である。
[0056] ステップ S2bの無電解パラジウムめっき処理は、例えば、パラジウム化合物、アンモ 二了、アミンィ匕合物、脂肪族モノカルボン酸、脂肪族ジカルボン酸、脂肪族ポリカルボ ン酸およびその水溶液などを用いためっき液を用いて行うことができる。ノ ラジウムィ匕 合物を用いためっき液を用いることで、無電解 Pdめっき層 13bを形成することができ る。
[0057] 本実施の形態では、無電解 Ni— Pめっき層 13a (すなわち P含有の無電解 Niめっき 層）上に次の無電解めつき層を形成する工程 (ここではステップ S2bの無電解 Pdめつ き層 13bを形成する工程）において、下地の無電解 Ni— Pめっき層 13aの Ni (二ッケ ル）がめつき液（無電解 Ni— Pめっき層 13a上の無電解めつき層（ここでは無電解 Pd めっき層 13b)を形成するためのめっき液、ここでは無電解パラジウムめっき液）中へ 溶出する量 (溶出量)を 5 X 10"6kg/m2 (すなわち 5 μ g/m2)以下になるようにする 。この無電解 Ni— Pめっき層 13aからめつき液（ここでは無電解パラジウムめっき液）中 への Ni (ニッケル）の溶出量は、めっき液 (ここでは無電解パラジウムめっき液）中に 溶け込んだ Ni (ニッケル）の重量を、めっき面積（ここではその上に無電解 Pdめっき 層 13bが形成される下地の無電解 Ni— Pめっき層 13aの面積)で割った値に対応す る。
[0058] 次に、無電解めつき法を用いて、金 (Au)めっき処理を施す (ステップ S2c)。これに より、無電解 Pdめっき層 13b上に、無電解 Au (金）めっき層（Au (金）からなるめっき 層、めっき膜、めっき皮膜） 13cが形成される。無電解 Auめっき層 13cの膜厚は、例 えば 0. 05— 1 m程度である。このステップ S2cの無電解金めつき処理は、例えば、 先に行う無電解フラッシュ金めつき処理と、その後の無電解還元金めつき処理とによ り行うことができる。
[0059] ステップ S2cの無電解金めつき処理のうち、先に行う無電解フラッシュ金めつき処理 は、例えば、シアンィ匕金カリウムを塩とした水溶性ポリアミノポリカルボン酸、水溶性ァ ミン、その誘導体、および PH調整剤などを用いためっき液を用いて行うことができる 。ステップ S2cの無電解金めつき処理のうち、後で行う無電解還元金めつき処理は、 例えば、水溶性亜硫酸金化合物、水溶性ポリアミノポリカルボン酸、その塩、水溶性 ァミン、その誘導体、チォ硫酸塩、亜硫酸塩、ヒドラジンィ匕合物およびべンゾトリァゾ ール系化合物などを用いためっき液を用いて行うことができる。
[0060] このようにして (ステップ S2a— S2cにより）、半田接続用の端子であるランド部 4b ( 半田レジスト層 12の開口部 12aから露出する導体層 11)に無電解めつき処理を施し て、その表面に無電解 Ni— Pめっき層 13a、無電解 Pdめっき層 13bおよび無電解 Au めっき層 13cを形成する。従って、ランド部 4bに半田ボール 7を接続する前の状態で は、配線基板 21 (配線基板 2)の半田接続用（半田ボール 7接続用）の端子 (ランド部 4b)は、半田レジスト層 12の開口部 12aから露出する導体層（銅膜） 11と、その導体 層 11上に形成された無電解 Ni— Pめっき層 13a、無電解 Pdめっき層 13bおよび無電 解 Auめっき層 13cにより形成される。このようにしてめっき処理されたランド部 4bに対 して、半導体装置の製造工程のステップ S6の半田ボール 7形成工程において半田 ボール 7が接続されることになる。
[0061] なお、ボンディングワイヤ 5接続用の端子である配線基板 21のランド部 4aの表面に 対しても、上記ステップ S2a, S2b, S2cと同様の無電解めつき処理を施しておくこと が好ましい。これにより、配線基板 21の主面 21aのランド部 4aの表面にも、無電解 Ni Pめっき層 13a、無電解 Pdめっき層 13bおよび無電解 Auめっき層 13cと同様の無 電解めつき層が形成される。配線基板 21の主面 21aのランド部 4a (ワイヤボンディン グ用の端子）と配線基板 21の主面 21bのランド部 4b (半田接続用の端子）とに対して 、同様のめっき処理を施して同様のめっき層（すなわち無電解 Ni— Pめっき層 13a、 無電解 Pdめっき層 13bおよび無電解 Auめっき層 13c)を形成することで、配線基板 21の両主面 21a, 21bのランド部 4a, 4bに対するめっき工程を同じめつき工程で行う ことができ、半導体装置の製造コストを低減することができる。
[0062] 無電解 Ni— Pめっき層 13a、無電解 Pdめっき層 13bおよび無電解 Auめっき層 13c を形成したランド部 4bに、ステップ S6で半田リフロー処理などにより半田ボール 7を 接続すると、図 20に示されるように、無電解 Auめっき層 13cの Au (金）と無電解 Pdめ つき層 13bの Pd (パラジウム）とは半田ボール 7の半田の中に溶け込む。そして、無電 解 Ni— Pめっき層 13a中の Ni (ニッケル）は半田ボール 7の半田と反応して合金層 51 を形成する。この合金層 51は、半田ボール 7を構成する半田の Sn (スズ）と無電解 Ni —Pめっき層 13aの Ni (ニッケル）とを含む合金（ィ匕合物）からなり、例えば Sn— Ni合金 力らなる。半田ボール 7を構成する半田が Cu (銅）を含有する場合は、合金層 51は S n (スズ）と Ni (ニッケル）と Cu (銅）とを含む合金（例えば Sn-Ni-Cu合金）からなる。 このため、配線基板 21 (配線基板 2)のランド部 4bに半田ボール 7を接続した後の状 態では、半田ボール 7は、合金層（Sn - Ni合金層） 51および無電解 Ni - Pめっき層 1 3aを介して、導体層 (銅膜） 11に接続されていることになる。従って、半導体装置 1に 半田ボール 7を接続した後の状態では、ランド部 4bは、半田レジスト層 12の開口部 1 2aから露出する導体層（銅膜） 11とその上に形成された無電解 Ni— Pめっき層 13aに より構成され、このランド部 4bが合金層 51を介して半田ボール 7と接続された状態と なる。
[0063] 無電解 Ni— Pめっき層 13aのうち、合金層 51と無電解 Ni— Pめっき層 13aとの界面 近傍の領域には、無電解 Ni— Pめっき層 13aの他の領域に比較してリン (P)の濃度（ 割合）が高い (Ni濃度が低い）リン濃縮層 52が形成される。これは、ランド部 4bに半 田ボール 7を接続したときに、無電解 Ni— Pめっき層 13aの表層部分（半田ボール 7 側の表層部分）の Niが半田ボール 7の半田と反応して合金層 51が形成され、その分 、表層部分 (すなわちリン濃縮層 52)における Ni含有率が低下 (すなわち P含有率が 上昇）して、合金層 51と無電解 Ni— Pめっき層 13aとの界面近傍にリン濃縮層 52が形 成されたためである。このリン濃縮層 52も、無電解 Ni-Pめっき層 13aと同様に無電 解 Ni— Pめっき層（P含有の無電解 Niめっき層、 Niと Pとの合金)からなる力 リン濃縮 層 52よりも内部側（導体層 11側）における無電解 Ni— Pめっき層 13aに比較して、リン (P)の濃度 (割合)が高い。
[0064] このように、図 3に示されるランド部 4b (導体層 11)表面のめっき層 13は、半田ボー ル 7接続前は無電解 Ni— Pめっき層 13a、無電解 Pdめつき層 13bおよび無電解 Auめ つき層 13cからなり、半田ボール 7接続後は無電解 Ni— Pめっき層 13a (およびリン濃 縮層 52)からなる。
[0065] 本発明者の検討によれば、このようなリン濃縮層 52が存在していても、ランド部 4bと 半田ボール 7との間の接続強度はほとんど低下しないが、無電解 Ni— Pめっき層 13a と合金層 51との界面 (すなわちリン濃縮層 52と合金層 51との界面）にボイドが形成さ れていると、ランド部 4bと半田ボール 7との間の接続強度が低下することが新たに分 かった。
[0066] 図 21は、無電解 Ni— Pめっき層 13a (のリン濃縮層 52)と合金層 51との界面（界面 近傍）にボイド (微小ボイド) 61が形成された比較例を示す部分拡大断面図（要部断 面図）であり、無電解 Ni— Pめっき層 13aのリン濃縮層 52と合金層 51との界面近傍領 域が模式的に示されている。
[0067] 図 21のように、無電解 Ni— Pめっき層 13aと合金層 51との界面（すなわちリン濃縮 層 52と合金層 51との界面）にボイド 61が形成されていると、半田ボール 7とランド部 4 bとの間の接合面積が小さくなり、また半田ボール 7とランド部 4bとの界面 (無電解 Ni Pめっき層 13aと合金層 51との界面）に割れが生じやすくなるなどして、半田ボール 7の接続強度 (接合強度）が低下することが分力 た。特に、 lOnm程度以上 (例えば 直径数十 nm程度）のボイド 61が無電解 Ni— Pめっき層 13aと合金層 51との界面（す なわちリン濃縮層 52と合金層 51との界面）に存在すると、半田ボール 7の接続強度 が低下してしまう。
[0068] この微小なボイド 61の発生原因を調べたところ、ランド部 4b上に無電解めつき処理 を施した際に、無電解 Ni-Pめっき層 13aとその上層の無電解めつき層との界面の無 電解 Ni— Pめっき層 13a側に生じたボイド (微小ボイド) 61aに起因することが分力つた 。図 22は、無電解 Ni— Pめっき層 13aとその上層の無電解めつき層（ここでは無電解 Pdめっき層 13b)との界面にボイド 6 laが生じた比較例の状態を模式的に示す断面 図であり、上記図 19と同じ領域が示されている。この無電解 Ni— Pめっき層 13aとそ の上層の無電解めつき層（ここでは無電解 Pdめっき層 13b)との界面 (界面近傍）に 生じていたボイド 61aが、半田ボール 7をランド 4bに接続した後にも残存して、無電解 Ni— Pめっき層 13aと合金層 51との界面（界面近傍）のボイド 61になる。
[0069] 図 23は、ボイド 6 laの発生メカニズムの説明図である。図 24は、各種の金属の自然 電極電位を示す表 (説明図)である。
[0070] ボイド 61aの生成（すなわちボイド 61の生成）は、無電解 Ni— Pめっき層 13 aを形成 した後、その無電解 Ni— Pめっき層 13aの表面に対して行う無電解めつき処理の際に 生じる置換反応が原因である。図 23に模式的に示されるように、無電解 Ni— Pめっき 層 13aの形成後、次に行う無電解めつき処理の際に、無電解 Ni— Pめっき層 13aの N i (ニッケル）が電子を放出してイオンィ匕して無電解めつき液中に溶け出し、それ (電子 )を無電解めつき液中の金属イオン (無電解 Pdめっき層 13bを形成する場合は Pdィ オン）が受け取ることによって金属化して無電解 Ni— Pめっき層 13aの表面に析出す る。この置換反応をできるだけ少なく抑えることで、無電解 Ni— Pめっき層 13aの表面 でのボイド 6 laの生成を防止することができる。
[0071] 本発明者の検討によれば、無電解 Ni— Pめっき層 13aを形成した後にその表面に 対して行う無電解めつき処理にぉ 、て、下地の無電解 Ni— Pめっき層 13aの Ni (-ッ ケル）が無電解めつき液中へ溶出する量 (すなわち、無電解 Ni— Pめっき層 13aから、 無電解 Ni— Pめっき層 13a上の無電解めつき層を形成するための無電解めつき液中 への、 Ni (ニッケル）の溶出量）を 5 X 10— 6kg/m2 (すなわち 5 μ g/ra )以下になる ようにすれば、上記置換反応を抑制し、無電解 Ni— Pめっき層 13aとその上層の無電 解めつき層との界面 (界面近傍）にボイド 6 laが生じるのを防止できることが分かった 。特に、 lOnm程度以上（例えば直径数十 nm程度）のボイド 61aが無電解 Ni-Pめつ き層 13aとその上層の無電解めつき層との界面 (界面近傍）に生成されるのを防止す ることができる。無電解 Ni— Pめっき層 13aから無電解めつき液中への Niの溶出量は 、無電解めつき液中に溶け込んだ Ni (ニッケル）の重量をめつき面積（めっき処理する 無電解 Ni— Pめっき層 13aの面積)で割った値に対応する。無電解めつき液中に溶け 込んだ Ni (ニッケル)の重量は、例えば原子吸光光度計などにより測定することがで きる。
[0072] 無電解 Ni— Pめっき層 13aを形成した後にその表面に対して行う無電解めつき処理 にお 、て、無電解 Ni— Pめっき層 13aから無電解めつき液中への Ni (ニッケル）の溶 出量は、例えばその無電解めつき液への添加剤などを調整することにより、制御する ことができる。
[0073] また、図 24に示されるように、 Pd (パラジウム）は Au (金）に比較して Niとの電位ギヤ ップが小さい。すなわち、 Ni膜上に Au膜を形成した場合の電位ギャップは 1. 65eV となるが、 Ni膜上に Pd膜を形成した場合の電位ギャップは 1. 08eVとなる。このため 、無電解 Pdめっき層 13bの形成を省略して無電解 Ni— Pめっき層 13a上に無電解 A uめっき層 13cを形成した場合に比較して、無電解 Ni— Pめっき層 13a上に無電解 Pd めっき層 13bを形成した方力 上記のような置換反応 (無電解 Ni— Pめっき層 13a表 面での置換反応）を少なくすることができる。また、無電解 Ni— Pめっき層 13aの局部 的腐食を抑制または防止することができる。従って、本実施の形態のように、無電解 Ni— Pめっき層 13a上に無電解 Pdめっき層 13bを形成し、その上に無電解 Auめっき 層 13cを形成することで、無電解 Ni— Pめっき層 13aを形成した後にその表面に対し て行う無電解めつき処理において、無電解 Ni— Pめっき層 13aの表面での置換反応 をより少なくし、無電解 Ni— Pめっき層 13aとその上層の無電解めつき層との界面にボ イド 6 laが生じるのをより的確に防止することができる。
[0074] 図 25は、本実施の形態における無電解 Ni— Pめっき層 13aのリン濃縮層 52と合金 層 51との界面近傍領域を示す部分拡大断面図 (要部断面図)であり、上記図 21に 対応する。
[0075] 本実施の形態では、半導体装置 1製造用の配線基板 21 (配線基板 2)のランド部 4 bへのめつき工程において、無電解 Ni— Pめっき層 13a上に次の無電解めつき層を形 成する際の無電解 Ni— Pめっき層 13a表面の置換反応を抑制して無電解 Ni— Pめつ き層 13aとその上層の無電解めつき層（ここでは無電解 Pdめっき層 13b)との界面（界 面近傍）にボイド 61aが生じるのを防止し、それによつて、ランド部 4bに半田ボール 7 を接続したときに、無電解 Ni— Pめっき層 13a (のリン濃縮層 52)と合金層 51との界面 (界面近傍）にボイド 61が形成されるのを防止する。このため、本実施の形態の半導 体装置 1では、図 25に示されるように、無電解 Ni— Pめっき層 13a (のリン濃縮層 52) と合金層 51との界面 (界面近傍）にボイドが形成されておらず、特に、 lOnm程度以 上のボイドが無電解 Ni— Pめっき層 13a (のリン濃縮層 52)と合金層 51との界面 (界面 近傍）に存在しない。従って、半田ボール 7とランド部 4bとの間の接合面積を増大し、 また半田ボール 7とランド部 4bとの界面（無電解 Ni— Pめっき層 13aと合金層 51との 界面）に割れが生じるのを防止でき、配線基板 2 (配線基板 21)のランド部 4bと半田 ボール 7との間の接続強度を向上することができる。従って、半導体装置 1の配線基 板 2の半田接続用の端子 (ランド部 4b)の半田接続の強度を向上することができる。 また、半導体装置 1の信頼性を向上することができる。また、半導体パッケージ (半導 体装置 1)製造用の配線基板 21の信頼性 (半田接続の信頼性)を向上することがで きる。
[0076] また、他の形態として、無電解 Pdめっき層 13bの形成を省略し、無電解 Ni— Pめつ き層 13a上に無電解 Auめっき層 13cを形成することもできる。この場合も、無電解 Ni Pめっき層 13aを形成した後にその表面に対して行う無電解めつき処理 (この場合 は無電解 Auめっき処理）において、無電解 Ni— Pめっき層 13aから無電解めつき液（ この場合は無電解 Auめっき液）への Ni (ニッケル）の溶出量を 5 X 10"6kg/m2 (すな わち 5 /z gZm2)以下になるようにする。これにより、無電解 Ni— Pめっき層 13aとその 上層の無電解めつき層（この場合は無電解 Auめっき層 13c)との界面 (界面近傍）に ボイド 61aが生じるのを防止でき、そのようなランド部に半田ボール 7を接続した際の ボイド 61の発生を防止し、半田ボール 7の接続強度を向上することができる。従って 、半導体装置 1の配線基板 2の半田接続用の端子 (ランド部 4b)の半田接続の強度 を向上することができる。
[0077] また、無電解 Pdめっき層 13bや無電解 Auめっき層 13c以外にも、無電解 Pt (白金 、プラチナ）めっき層または無電解 Ag (銀）めっき層を無電解 Ni— Pめっき層 13a上に 形成する場合にも本実施の形態を適用することができる。この場合も、銅のランド部 4 b上に無電解 Ni— Pめっき層 13aを形成した後、その表面に対して行う無電解めつき 処理 (この場合は無電解 Ptめっき処理または無電解 Agめっき処理）において、無電 解 Ni— Pめっき層 13aから無電解めつき液（この場合は無電解 Ptめっき液または無電 解 Agめっき液）への Ni (ニッケル）の溶出量を 5 X 10— 6kgZm2 (すなわち 5 μ g/rn )以下になるようにする。これにより、無電解 Ni-Pめっき層 13aとその上層の無電解 めっき層（この場合は無電解 Ptめっき層または無電解 Agめっき層）との界面 (界面近 傍）にボイド 61aが生じるのを防止でき、そのようなランド部に半田ボール 7を接続した 際のボイド 61の発生を防止し、半田ボール 7の接続強度を向上することができる。従 つて、半導体装置 1の配線基板 2の半田接続用の端子 (ランド部 4b)の半田接続の強 度を向上することができる。 [0078] また、図 13および図 14に示されるような半導体装置 1を実装する実装基板 31のラ ンド部 32は、例えば銅膜 (銅箔)などの銅を主成分とする導電体材料力もなる導体層 からなり、この銅のランド部 32の表面にはめつき処理が施され、めっき処理されたラン ド部 32に半導体装置 1の半田ボール 7が接続される。この実装基板 31の半田接続 用のランド部 32の表面のめっき処理は、配線基板 21の半田接続用のランド部 4bの 表面のめっき処理 (ステップ S2a— S2cのめつき処理）と同様のめっき処理を施して おけば、より好ましい。
[0079] すなわち、半導体装置 1の実装用の配線基板である実装基板 31は、次のようにし て製造または準備される。まず、実装基板 31の主面で露出する銅のランド部 32を有 する実装基板 31を準備し、そのランド部 32の表面に P (リン)を含有する無電解 Niめ つき層である無電解 Ni— Pめっき層（無電解 Ni— Pめっき層 13aに対応）を形成し、更 にその表面に対して他の無電解めつき層を形成する力 この無電解 Ni— Pめっき層 の表面に対して行う無電解めつき処理（例えば無電解 Pdめっき、無電解 Auめっき、 無電解 Ptめっきまたは無電解 Agめっき処理、より好ましくは無電解 Pdめっき処理） において、無電解 Ni— Pめっき層力 無電解めつき液への Ni (ニッケル）の溶出量を 5 X 10— 6kgZm2 (すなわち 5 gZm2)以下になるようにする。このようにしてランド部 3 2の表面上に無電解 Ni— Pめっき層およびその上層の他の無電解めつき層（例えば 無電解 Pdめっき層）を形成することで、無電解 Ni— Pめっき層とその上層の無電解め つき層（例えば無電解 Pdめっき層）との界面 (界面近傍）に微小なボイド (ボイド 6 laと 同様のボイド）が生じるのを防止できる。必要に応じて更に上層に無電解めつき層（ 例えば無電解 Auめっき層）を形成して、表面にめっき層が形成されたランド部 32を 有する実装基板 31が製造される。このように、ランド部 32表面のめっき層 34は、半導 体装置 1を実装する前（半田ボール 7接続前）は、下力 順に無電解 Ni— Pめっき層、 無電解 Pdめっき層および無電解 Auめっき層により形成することができる。このように して製造された実装基板 31のランド部 32に半田リフロー処理により半導体装置 1の 半田ボール 7を接続して、図 13および図 14に示されるように実装基板 31に半導体 装置 1を実装することができる。
[0080] このようにして製造された実装基板 31に半導体装置 1を実装すると、ランド部 32表 面の無電解 Ni— Pめっき層と半田ボール 7との界面には上記合金層 51のような Snと Niとを含有する合金層が形成されるが、この合金層とランド部 32上の無電解 Ni— Pめ つき層（のリン濃縮層）との界面 (界面近傍）には微小なボイド (ボイド 61と同様のボイ ド）は形成されない。これにより、半導体装置 1の半田ボール 7と実装基板 31のランド 部 32との間の接続強度を向上することができ、半導体パッケージ (半導体装置 1)を 半田実装する実装基板 31の半田接続の強度を向上することができる。また、半導体 ノ^ケージ (半導体装置 1)実装用の実装基板 31の信頼性を向上することができる。 また、実装基板 31において、半導体装置 1実装用（半田ボール 7接続用）のランド部 32だけでなぐ他の電子部品を半田実装するための端子 (ランド部）についても、上 記ランド部 32表面のめっき処理と同様のめっき処理を同じめつき工程で施しておけ ばより好ましぐこれにより、半導体装置 1および他の電子部品と実装基板 31との接 合部（半田接合部）の接続強度を向上することができる。
[0081] また、上記のようにしてめっき処理したランド部（ランド部 4bやランド部 32)に接続す る半田（ここでは半田ボール 7)力 鉛 (Pb)を含有しない半田である Pb (鉛)フリー半 田力もなる場合に、本実施の形態を適用すれば、特に有効である。 Pbフリー半田とし ては、例えば Sn— Ag— Cu系の Pbフリー半田などを用いることができる。 Pbフリー半 田は、 Pb含有半田に比較して硬い。このため、比較的やわらかい Pb含有半田で半 田ボール 7を形成した場合に比べて、 Pbフリー半田で半田ボール 7を形成した場合 は、ランド部（ランド部 4bやランド部 32)と半田ボール 7の接合部 (接続部）に応力が 印加されやすい（応力が緩和されにくい）。このため、 Pbフリー半田で半田ボール 7を 形成した場合は、半田ボール 7とランド部との間の接続強度を高めることが重要となる 。このため、半田接続用のランド部（ランド部 4bやランド部 32)に本実施の形態のよう なめつき処理を施して力もそこに半田ボール 7を接続することで、上記のようなボイド 6 1の発生を防止して半田ボール 7の接続強度を向上でき、たとえランド部の半田接続 に使用する半田の材料（半田ボール 7の材料）として Pbフリー半田を用 、た場合でも 、半田ボール 7への応力印加などによる不具合 (例えば半田ボール 7接続部の破断 など)を防止することができる。
[0082] 次に、本実施の形態 (ステップ S2a— S2c)のようにして配線基板 21 (配線基板 2) のランド部 4bへめつき処理し、そこに半田ボール 7を接続した場合の半田ボール 7の 接続強度の向上効果についてより詳細に説明する。
[0083] 図 26は、せん断強度試験の説明図であり、図 27は、各種サンプルのせん断強度 試験の結果を示すグラフであり、図 28は、せん断強度試験を行った各種サンプルに おけるボイド 61 (ボイド 61a)の有無を示す表 (説明図）である。図 27のグラフの縦軸 はせん断強度に対応する。サンプル A、サンプル Bおよびサンプル Cは、いずれも半 導体装置 1と同様の BGAパッケージ形態の半導体装置であるが、図 28に示されるよ うに、サンプル Aは、本実施の形態とは異なり、上記図 21に示される比較例のように、 無電解 Ni— Pめっき層 13a (のリン濃縮層 52)と合金層 51との界面 (界面近傍）に微 小なボイド 61が生じているサンプルであり、サンプル Bは、本実施の形態とは異なり、 上記図 21に示される比較例のように微小なボイド 61が発生している力 サンプル Aよ りもボイド 61が少ないサンプルであり、サンプル Cは、本実施の形態のように、微小な ボイド 61が生じて 、な 、サンプル (すなわち本実施の形態の半導体装置 1に対応） である。
[0084] サンプル Cは、上記のように、無電解 Ni— Pめっき層 13aを形成した後にその表面に 対して行う無電解めつき処理（ここでは無電解 Pdめっき処理）において、無電解 Ni— Pめっき層 13aから無電解めつき液（ここでは無電解 Pdめっき液）への Ni (ニッケル） の溶出量を 5 X 10"6kg/m2 (すなわち 5 g/m2)以下になるようにすることで、無電 解 Ni— Pめっき層 13aとその上層の無電解 Pdめっき層 13bとの界面にボイド 61aが生 じるのを防止し、それによつて半田ボール 7をランド 4bに接続した後に無電解 Ni— P めっき層 13aと合金層（Sn— Ni合金層） 51との界面に微小なボイド 61が生じるのを防 止している。
[0085] サンプル Aおよびサンプル Bは、本実施の形態とは異なり、無電解 Ni— Pめっき層 1 3aを形成した後にその表面に対して行う無電解めつき処理 (ここでは無電解 Pdめつ き処理）において、無電解 Ni— Pめっき層 13aから無電解めつき液（ここでは無電解 P dめっき液）への Ni (ニッケル）の溶出量が 5 X 10— 6kgZm2 (すなわち 5 μ g/m2)を 超えたものである。このため、無電解 Ni— Pめっき層 13aとその上層の無電解 Pdめつ き層 13bとの界面にボイド 6 laが生じ、それによつて半田ボール 7をランド 4bに接続し た後に無電解 Ni— Pめっき層 13aと合金層（Sn— Ni合金層） 51との界面に微小なボイ ド 61が生じている。微小なボイド 61の有無は、例えば断面の SEM (Scanning Electron Microscope)観察などにより確認することができる。サンプル A、サンプル B およびサンプル Cは、ランド部上へのめっき工程以外は、ほぼ同様にして作製される
[0086] せん断強度試験では、図 26に示されるように、サンプル A、サンプル Bおよびサン プル Cのそれぞれの配線基板 2の主面 2bに平行な方向にツール 71を移動させ、配 線基板 2のランド部 4bに接続した半田ボール 7に対してツール 71でせん断力を作用 させ、どの程度のせん断力によって半田ボール 7が欠落したかを調べた。せん断速 度（ツール 71の移動速度）は 250 μ mZs、ツール高さ Hは 10 μ mにてせん断強度 試験の評価を行った。
[0087] 図 27のグラフからも分かるように、サンプル A、サンプル Bおよびサンプル Cについ ても、せん断強度の差は、ほとんどみられな力つた。
[0088] 図 29は、引張強度試験の説明図であり、図 30は、各種サンプルの引張強度試験 の結果を示すグラフである。図 30のグラフの縦軸は引張強度に対応する。サンプル A、サンプル Bおよびサンプル Cのそれぞれは、上記せん断強度試験を行ったサン プルと同種のサンプルである。
[0089] 引張強度試験では、図 29に示されるように、サンプル A、サンプル Bおよびサンプ ル Cのそれぞれの配線基板 2のランド部 4bに接続した半田ボール 7に対してツール 7 2を吸着させ、配線基板 2の主面 2bとは垂直方向（上方向）にツール 72を移動して半 田ボール 7に引張力を作用させ、どの程度の引張力によって半田ボール 7が欠落す るかを調べた。引張速度は 250 mZsで引張強度試験の評価を行った。
[0090] 図 30のグラフに示されるように、サンプル Bおよびサンプル Cに比較して、ボイド 61 が多いサンプル Aの引張強度が低いことが分かる。それに対して、ボイド 61が少ない サンプル Bとボイド 61が生じて!/ヽな 、サンプル Cにつ!/、ては、引張強度の有意差は ほとんど見られなかった。
[0091] 図 31および図 32は、衝撃曲げ試験の説明図であり、図 33は、衝撃曲げ試験の際 に印加した衝撃の大きさの測定例を示すグラフであり、図 34は、各種サンプルの衝 撃曲げ試験の結果を示す表 (説明図）である。サンプル A、サンプル Bおよびサンプ ル Cのそれぞれは、上記せん断強度試験および引張強度試験を行ったサンプルと 同種のサンプルである。
[0092] 衝撃曲げ試験は、図 31〖こ示されるよう〖こ、サンプル A、サンプル Bまたはサンプル C に対応する半導体装置 (BGA形態の半導体装置) 75を半田ボール 7を介して実装 基板 76に接続し (例えば上記図 13のような状態にし)、実装基板 76の裏面（半導体 装置 75を実装した主面とは逆側の主面)を上方に向けて配置し、実装基板 76の裏 面にロッド 77を落下させて実装基板 76の裏面側から半田接合部（半田ボール 7接合 部）に衝撃を印加するものである。印加した衝撃の大きさは、図 32の平面図に模式 的に示されるように、半導体装置 75の角部近傍の実装基板 76上に貼り付けた歪み ゲージ 78にてモニタすることができる。なお、衝撃曲げ試験は、図 31のスパン Lを 9
2
Ommとして行った。
[0093] 図 33は、衝撃曲げ試験の際に印加した衝撃の大きさの測定例を示すグラフであり 、図 33のグラフの縦軸は、歪みゲージ 78に発生した歪みに対応し、図 33のグラフの 横軸は、衝撃を印加してからの時間に対応する。図 33の例では、約 0. 002秒で 200 Oppm程度の歪みが実装基板 76に発生している。ロッド 77を落下させる高さ Hなど
2 を変えることで、印加される衝撃の大きさ（図 33のグラフのピーク値に対応）を変える ことができる。
[0094] 図 34の表には、各種サンプル A、サンプル Bおよびサンプル Cに対して、衝撃曲げ 試験を行い、印加する衝撃の大きさを徐々に増カロさせていき、どの程度の衝撃を印 カロしたときに半田接合部に破断が生じるかを調べた結果が示されている。図 34の表 中の〇印は、半田接合部（半田ボール 7と配線基板 2 (のランド部 4b)の接合部）に破 断が生じな力つた場合に対応し、図 34の表中の X印は、半田接合部（半田ボール 7 と配線基板 2 (のランド部 4b)の接合部）に破断が生じた場合に対応する。半田接合 部に破断が生じた力どうかは、例えば電気的にチェックすることができる。
[0095] 図 34に示されるように、サンプル Aは 1250ppmの衝撃を印加した段階で半田接合 部（半田ボール 7と配線基板 2の接合部）に破断が生じ、サンプル Bは 1750ppmの 衝撃を印カ卩した段階で半田接合部（半田ボール 7と配線基板 2の接合部）に破断が 生じているのに対して、サンプル Cは 3500ppmの衝撃までは半田接合部に破断は 生じず、 4000ppmの衝撃を印加した段階で半田接合部（半田ボール 7と配線基板 2 の接合部）〖こ破断が生じている。
[0096] このように、衝撃曲げ試験の耐衝撃強度は、微小なボイド 61の存在の有無に大きく 依存し、微小ボイド 61が存在するサンプル Aおよびサンプル Bに比較して、微小ボイ ド 61の存在しないサンプル C (すなわち本実施の形態の半導体装置 1)は、衝撃曲げ 試験の耐衝撃強度を高くする（向上させる）ことができる。このため、無電解 Ni-Pめつ き層 13aと合金層 51との界面 (すなわちリン濃縮層 52と合金層 51との界面）にお!/ヽ て微小なボイド 61 (特に直径 lOnm程度以上のボイド）が存在しないようにすることで 、衝撃曲げ試験の耐衝撃強度を向上させることができ、半導体装置 1における半田 ボール 7の接続強度を向上することができる。これにより、半導体装置の信頼性を向 上することができる。
[0097] また、配線基板 21 (配線基板 2)のランド部 4bのめつき工程で発生し得るボイド 61a を防止することが、半田ボール 7をランド 4bに接続した後に無電解 Ni— Pめっき層 13 aと合金層（Sn— Ni合金層） 51との界面での微小なボイド 61をなくし、衝撃曲げ試験 の耐衝撃強度を向上させるために重要である。すなわち、銅のランド部 4b (すなわち 銅膜 11)上に無電解 Ni— Pめっき層 13aを形成した後にその表面に対して行う無電 解めつき処理（ここではステップ S2bの無電解 Pdめっき層 13bの形成工程）にお!/、て 、無電解 Ni— Pめっき層 13aから無電解めつき液中への Ni (ニッケル）の溶出量を 5 X 10— 6kgZm2 (すなわち 5 μ g/m2)以下になるようにすることで、無電解 Ni— Pめっき 層 13aとその上層の無電解めつき層（ここでは無電解 Pdめっき層 13b)との界面にボ イド 61aが生じるのを防止し、それによつて半田ボール 7をランド 4bに接続した後に無 電解 Ni— Pめっき層 13a (のリン濃縮層 52)と合金層（Sn— Ni合金層） 51との界面に 微小なボイド 61が生じるのを防止できる。これにより、図 34に示されるように、衝撃曲 げ試験の耐衝撃強度を向上させることができ、半導体装置 1における半田ボール 7の 接続強度を向上することができる。従って、半導体装置の信頼性を向上することがで きる。
[0098] 本実施の形態 (ステップ S2a— S2c)のようにして配線基板 21 (配線基板 2)のランド 部 4bへ無電解めつき処理を行い、そこに半田ボール 7を接続した場合の、ステップ S 2bの無電解 Pdめっき工程での無電解 Ni— Pめっき層 13aから無電解 Pdめっき液中 への Niの溶出量と、ボイド 61 (ボイド 61a)の発生の有無と、半田ボール 7の接続強度 との関係について、更に次のような実験を行って調べた。
[0099] BGAパッケージ形態の半導体装置用の配線基板 21 (配線基板 2)の Cuのランド部 4b上に無電解 Ni— Pめっき層 13aを形成し、その上に無電解 Pdめっき層 13bを形成 し、更にその上に無電解フラッシュ Auめっき皮膜および無電解還元 Auめっき皮膜 力もなる無電解 Auめっき層 13cを形成して各種サンプル（半導体装置 1と同様の BG Aパッケージ形態の半導体装置)を作製し、衝撃曲げ試験を行った結果を図 35に示 している。サンプル 1一サンプル 6では、ステップ S2aで用いた無電解 Ni— Pめっき液 (無電解 Ni— Pめっき層 13a形成用のめっき液）とステップ S2bで用いた無電解 Pdめ つき液 (無電解 Pdめっき層 13b形成用のめっき液）との組合せを変えてある。各種サ ンプル（サンプル 1一サンプル 6)において、無電解 Ni— Pめっき層 13aを形成した後 にその表面上に無電解 Pdめっき層 13bを形成する無電解めつき工程での、無電解 Ni— Pめっき層 13aから無電解 Pdめっき液中への Ni (ニッケル）の溶出量が、図 35の 表中に記載されている。
[0100] この無電解 Pdめっき液中への Niの溶出量は、例えば次のようにして測定することが できる。サンプル 1一サンプル 6を作製する際に用いたものと同じめつき液を 100ml 採取し、 3cm X 3cm (3cm四方）の Cu板 (銅板）に無電解 Ni— Pめっきを施した後に 、無電解 Pdめっきを行い、更に無電解 Auめっきを行った。この際の各無電解めつき の条件は、サンプル 1一サンプル 6の銅のランド部 4bに対する各無電解めつき処理 の条件とほぼ同じである。めっき面積は 3cm X 3cm X 2= 18cm2であり、無電解 Pd めっき液に溶け込んだ Niの量は原子吸光光度計により測定し、 Niの溶出量は無電 解 Pdめっき液中に溶け込んだ Niの重量をめつき面積で割った値とした。
[0101] 無電解 Ni— Pめっきとしては、硫酸ニッケル、次亜リン酸ナトリウム、ォキシカルボン 酸、硫酸、水酸化ナトリウム、および無機硫黄ィ匕合物などを用いた 2種類のめっき液（ 第 1および第 2の無電解 Ni— Pめっき液)を用いた。無電解 Pdめっきとしては、ノ ラジ ゥム化合物、アンモニア、アミンィ匕合物、脂肪族モノカルボン酸、脂肪族ジカルボン 酸、脂肪族ポリカルボン酸、およびその水溶液などを用いた 3種類のめっき液 (第 1、 第 2および第 3の無電解 Pdめっき液)を用いた。無電解フラッシュ金めつきとして、シ アンィ匕金カリウムを塩とした水溶性ポリアミノポリカルボン酸、水溶性ァミン、その誘導 体、および PH調整剤などを用いためっき液を用いた。無電解還元金めつきとしては 、水溶性亜硫酸金化合物、水溶性ポリアミノポリカルボン酸、その塩、水溶性ァミン、 その誘導体、チォ硫酸塩、亜硫酸塩、ヒドラジン化合物、およびべンゾトリアゾール系 化合物などを用いためっき液を用いた。サンプル 1、サンプル 3およびサンプル 5は第 1の無電解 Ni— Pめっき液を用い、サンプル 2、サンプル 4およびサンプル 6は第 2の 無電解 Ni— Pめっき液を用いた。また、サンプル 1およびサンプル 2は第 1の無電解 P dめっき液を用い、サンプル 3およびサンプル 4は第 2の無電解 Pdめっき液を用い、 サンプル 5およびサンプル 6は第 3の無電解 Pdめっき液を用いた。
図 36は、形成されためつき層の分析例を示すグラフである。分析には SIMS (
Secondary Ion Mass Spectroscopy:二次イオン質量分析法）を用いている。図 36のグ ラフの縦軸は SIMSによる分析時のカウント数、図 36のグラフの横軸はスパッタリング 深さ（すなわちめっき層の表面力 の深さ）に対応する。特開 2002— 146548号公報 などによると、 Niめっき中の S (硫黄)やじ (炭素）の量が多くなると接続強度が低下す る可能性があることが記載されている。このため、無電解 Ni-Pめっき層中の S (硫黄） の量を SIMS分析で調べた。 SIMS測定の条件は、一次イオン力 Cs+、加速電圧が 1 4kV、電流が 25nA、ビーム径が 60 μ m、エッチング領域が 200 μ mD (200 m X 200 μ m)、データ収集領域力中心 70 (70 m X 70 m)、真空度が 5 X 10— 7Paにて行った。 S (硫黄）の量は、測定深さ 1500nmでの Niのカウント数に対する S のカウント数の割合とした。図 36のグラフに示される測定例（サンプル 2、サンプル 4ま たはサンプル 6)では、 Sの量 (含有率）は約 1%である。無電解 Ni— Pめっき層中の S (硫黄)の含有量は用いる無電解 Ni— Pめっき液に依存し、同じ第 1の無電解 Ni— Pめ つき液を用いて作製したサンプル 1、サンプル 3およびサンプル 5の無電解 Ni— Pめつ き層 13aはほぼ同じ S (硫黄)含有量 (含有率)を示すが、それとは異なる第 2の無電 解 Ni— Pめっき液を用いたサンプル 2、サンプル 4およびサンプル 6の無電解 Ni— Pめ つき層 13aよりも S (硫黄)含有量 (含有率)が大き！/、。 [0103] このような条件で配線基板 2の Cuのランド部 4b上にめっき処理し半田ボール 7を接 続して作製されたサンプル 1一サンプル 6 (半導体装置 1と同様の BGAパッケージ形 態の半導体装置）に対して衝撃曲げ試験を行った結果が図 35に示されている。図 3 5の表中の〇印は、半田接合部（半田ボール 7と配線基板 2 (のランド部 4b)の接合部 )に破断が生じな力つた場合に対応し、図 35の表中の X印は、半田接合部（半田ボ ール 7と配線基板 2 (のランド部 4b)の接合部）に破断が生じた場合に対応する。半田 接合部に破断が生じた力どうかは、例えば電気的にチェックすることができる。また、 図 37は、サンプル 1一サンプル 6について、無電解 Ni— Pめっき層 13a中の S (硫黄） の含有量（図 37のグラフの横軸）と、無電解 Ni— Pめっき層上への無電解 Pdめっきェ 程での無電解 Ni— Pめっき層力 無電解 Pdめっき液中への Niの溶出量（図 37のグラ フの縦軸）とをプロットしたグラフである。
[0104] サンプル 1一サンプル 6のうち、サンプル 1、サンプル 2およびサンプル 3には、上記 のような微小なボイド 61 (ボイド 6 la)が発生していた力 サンプル 4、サンプル 5およ びサンプル 6には、上記のような微小なボイド 61 (ボイド 61a)の発生は認められなか つた。微小なボイド 61 (ボイド 6 la)の有無は、例えば断面の SEM観察などにより確 認することができる。
[0105] 図 35の表力もも分力るように、サンプル 1は 1500ppmの衝撃で半田接合部（配線 基板 2のランド部 4bと半田ボール 7との間の接合部）に破断が生じ、サンプル 2および サンプル 3は 1700ppmの衝撃で半田接合部に破断が生じて!/、るのに対して、サン プル 4、サンプル 5およびサンプル 6は 3000ppmの衝撃を印加しても半田接合部に 破断が生じな力つた。このように、微小なボイド 61 (ボイド 6 la)が発生しているサンプ ル 1、サンプル 2およびサンプル 3は、衝撃曲げ試験の耐衝撃強度が低ぐ微小なボ イド 61 (ボイド 61a)が発生していないサンプル 4、サンプル 5およびサンプル 6は、衝 撃曲げ試験の耐衝撃強度が高い。また、図 37のグラフでは、ボイド 61 (ボイド 6 la)が 発生せずに衝撃曲げ試験の耐衝撃強度が高カゝつたサンプル 4、サンプル 5およびサ ンプル 6を〇印で示し、ボイド 61 (ボイド 6 la)が発生して衝撃曲げ試験の耐衝撃強 度が低下したサンプル 1、サンプル 2およびサンプル 3を X印で示している。
[0106] 図 35の表や図 37のグラフから、衝撃曲げ試験の耐衝撃強度は無電解 Ni— Pめっき 層 13a中の S含有量にあまり依存して!/、な!/、が、無電解 Ni— Pめっき層 13a上に無電 解 Pdめっき層 13bを形成する際の無電解 Ni— Pめっき層 13aから無電解 Pdめっき液 中への Niの溶出量に大きく依存して!/、ることが分かる。図 35の表や図 37のグラフか らも分かるように、配線基板 21 (配線基板 2)の Cuのランド部 4b上に無電解 Ni-Pめ つき層 13aを形成した後にその表面上に無電解めつき層（ここでは無電解 Pdめっき 層 13b)を形成する工程での、無電解 Ni— Pめっき層 13aから無電解めつき液（ここで は無電解 Pdめっき液）への Ni (ニッケル）の溶出量を 5 X 10— 6kgZm2 (すなわち 5 μ gZm2)以下（サンプル 4、サンプル 5およびサンプル 6に対応）とすることで、上記の ような微小なボイド 61 (ボイド 61a)の発生を防止し、衝撃曲げ試験の耐衝撃強度を 向上させることができる。これにより、半導体装置 1における（ランド部 4bと）半田ボー ル 7の接続強度を向上することができる。従って、半導体装置の信頼性を向上するこ とがでさる。
[0107] また、本実施の形態では、上記のように、銅のランド部 4b上に無電解 Ni— Pめっき 層 13aを形成し、その上に無電解 Pdめっき層 13bをしてから、最上層に無電解 Auめ つき層 13cを形成している。このようなめっき処理を行ったランド部の半田濡れ性を評 価した結果を図 38のグラフに示している。図 38のグラフの横軸は、無電解めつき層 を形成した後に熱処理を行ったときの熱処理温度に対応し、図 38のグラフの縦軸は 、メニスコグラフ法による半田濡れ性の評価におけるゼロクロスタイムに対応し、半田 の濡れに要する時間にほぼ相当するものである。ゼロクロスタイムが短いほど、半田 の濡れ性が良好である（半田濡れ性が高い）ことを示している。また、図 38のグラフに は、本実施の形態のように、銅のランド部上に無電解 Ni— Pめっき層 13aを形成し、そ の上に無電解 Pdめっき層 13bを形成してから、最上層に無電解 Auめっき層 13cを 形成したサンプル（図 38のグラフ中では AuZPdZNi— Pとして示されている）と、無 電解 Pdめっき層 13bの形成を省略し、銅のランド部上に無電解 Ni— Pめっき層 13aを 形成し、その上に無電解 Auめっき層 13cを形成したサンプル（図 38のグラフ中では AuZNi— Pとして示されている）について、半田濡れ性を調べた結果が示されている
[0108] 図 38のグラフ力も分力るように、銅のランド部上に形成した無電解 Ni— Pめっき層 1 3a上に直接無電解 Auめっき層 13cを形成する場合に比較して、本実施の形態のよ うに、銅のランド部上に形成した無電解 Ni— Pめっき層 13a上に無電解 Pdめっき層 1 3bを形成してから、その上に無電解 Auめっき層 13cを形成することで、ランド部の半 田の濡れ性をより向上することができる。
[0109] また、配線基板 2 (配線基板 21)のランド部 4aに対するボンディングワイヤ 5の接続 強度を調べた結果を図 39に示してある。本実施の形態では、配線基板 21 (配線基 板 2)の両主面 21a, 21bのランド部 4a, 4bに対して同様のめっき処理を施している ので、ワイヤボンディング用の銅のランド部 4a上にも、無電解 Ni— Pめっき層 13a、無 電解 Pdめっき層 13bおよび無電解 Auめっき層 13cが順に形成されて!、る。このよう なめつき処理を行ったランド部 4aに対するボンディングワイヤ 5の接続強度を評価し た結果を図 39のグラフに示している。図 39のグラフの横軸は、無電解めつき層を形 成した後に熱処理を行ったときの熱処理時間（熱処理温度は 180°C)に対応し、図 3 9のグラフの縦軸は、ランド部に接続したボンディングワイヤの接続強度 (ボンディング 強度）に対応する。また、図 39のグラフには、本実施の形態のように、銅のランド部上 に無電解 Ni— Pめっき層 13aを形成し、その上に無電解 Pdめっき層 13bを形成して から、最上層に無電解 Auめっき層 13cを形成したサンプル（図 39のグラフ中では Au ZPdZNi— Pとして示されている）と、無電解 Pdめっき層 13bの形成を省略し、銅の ランド部上に無電解 Ni— Pめっき層 13aを形成し、その上に無電解 Auめっき層 13cを 形成したサンプル（図 39のグラフ中では AuZNi— Pとして示されて!/、る）につ!/、て、 ボンディングワイヤを接続して接続強度を測定した結果が示されている。
[0110] 図 39のグラフ力も分力るように、本実施の形態のように、銅のランド部上に形成した 無電解 Ni— Pめっき層 13a上に無電解 Pdめっき層 13bを形成してから、その上に無 電解 Auめっき層 13cを形成することで、ランド部に対するワイヤボンディング性を向 上し、ボンディングワイヤの接続強度をより向上することができる。
[0111] このように、本実施の形態では、配線基板の銅膜など力もなるランド部 4b上に無電 解めつき処理を行って、無電解 Ni— Pめっき層 13a、無電解 Pdめっき層 13bおよび無 電解 Auめっき層 13cを順に形成し、その後、このランド部 4bに半田ボール 7を接続し ている。 [0112] 本実施の形態とは異なり、銅膜など力もなるランド部 4b上にめっき層を形成せずに 、直接半田ボール 7を接続すると、ランド部 4bの銅と半田との合金層が形成されて、 ランド部 4bと半田ボール 7の接続強度が低下する可能性がある。それに対して、本実 施の形態のように、ランド部 4b上にノリア層として無電解 Ni— Pめっき層 13aを形成す ることで、ランド部 4bの銅が半田ボール 7の半田と反応して合金化するのを防止でき 、ランド部 4bと半田ボール 7の接続強度を向上することができる。
[0113] また、本実施の形態では、触媒としての安定性が高い P (リン)を無電解 Niめっき液 に使用し、 P含有無電解 Niめっき層である無電解 Ni— Pめっき層 13aを形成する。こ のため、ランド部上への無電解 Ni— Pめっき層 13aの成長速度を早めることができ、無 電解 Ni— Pめっき層 13aを形成するためのめっき液の寿命を長くし、また、めっき液の 安定性を高めることができる。また、めっき工程に要するコストも低減できる。
[0114] この無電解 Ni— Pめっき層 13aのような Niめっき層は酸化しやすいが、本実施の形 態では、無電解 Ni— Pめっき層 13a上に保護膜として酸ィ匕し難い金属カゝらなるめっき 層（無電解 Pdめっき層 13bおよび無電解 Auめっき層 13c)を形成しているので、無 電解 Ni— Pめっき層 13aを含むめっき層の酸化を防止することができる。
[0115] また、本実施の形態では、配線基板 21 (配線基板 2)の主面 21aのランド部 4a (ワイ ャボンディング用のランド部 4a)のめつき層と、配線基板 21 (配線基板 2)の主面 21b のランド部 4b (半田接続用のランド部 4b)のめつき層とを、同様のめっき層（無電解 Ni -Pめっき層 13a、無電解 Pdめっき層 13bおよび無電解 Auめっき層 13c)により形成 しているので、ランド部 4aのめつき工程とランド部 4bのめつき工程とを同じめつき工程 で行うことができ、配線基板 21やそれを用いて製造する半導体装置の製造コストを 低減できる。また、ランド部 4a, 4b上に比較的硬い無電解 Ni-Pめっき層 13aを形成 しているので、ボンディングワイヤ 5を配線基板 21 (配線基板 2)の主面 21aのランド 部 4aに接続するワイヤボンディング工程で超音波が伝導しやすくなり、ランド部 4aへ のボンディングワイヤ 5の接続強度を高めることができる。また、ランド部 4a, 4bの最 表面のめっき層を無電解 Auめっき層 13cにより形成することにより、ボンディングワイ ャ 5を配線基板 21 (配線基板 2)の主面 21aのランド部 4aに接続したときに、ランド部 4aへのボンディングワイヤ 5の接続強度を高めることができる。 [0116] また、本実施の形態では、半田接続用の端子としてのランド部 (配線基板 2 (配線基 板 21)のランド部 4bや実装基板 31のランド部 32)上にリン (P)を含有する無電解め つき層である無電解 Ni— Pめっき層（無電解 Ni— Pめっき層 13a)を形成し、更にその 無電解 Ni— Pめっき層の表面に次の無電解めつき層（すなわち無電解 Ni— Pめっき層 上の無電解めつき層）を形成する際に、無電解 Ni— Pめっき層 13aから、無電解 M— Pめっき層上の無電解めつき層を形成するための無電解めつき液中への Niの溶出量 力 5 X lCT6kgZm2 (すなわち 5 /z gZm2)以下になるようにする。これにより、無電 解 Ni— Pめっき層とその上層の無電解めつき層との界面 (界面近傍）にボイド (特に直 径 lOnm以上のボイド）が生じるのを防止でき、そのようなランド部に半田接続（半田 ボールの接続）を行った際のランド部と半田との界面（無電解 Ni— Pめっき層と Sn— N i合金層との界面）でのボイド（特に直径 lOnm以上のボイド）の発生を防止し、そのラ ンド部の半田接続の強度（半田ボールの接続強度）を向上することができる。特に、 衝撃曲げ試験の耐衝撃強度を向上することができる。従って、半導体装置の信頼性
(半田接続または半田実装の信頼性)を向上することができる。また、半田接続用の 端子を有し、半導体パッケージ (半導体装置)の製造に用いられる配線基板の信頼 性 (半田接続または半田実装の信頼性)を向上することができる。また、半田接続用 の端子を有し、半導体パッケージ (半導体装置)を実装するために用いられる配線基 板 (実装基板)の信頼性 (半田接続または半田実装の信頼性)を向上することができ る。
[0117] また、本実施の形態では、ランド部 (配線基板 2 (配線基板 21)のランド部 4bや実装 基板 31のランド部 32)上にリン (P)を含有する無電解めつき層である無電解 Ni— Pめ つき層（無電解 Ni— Pめっき層 13a)を形成し、更にその上に形成する無電解めつき層 としては、無電解 Pd (パラジウム）めっき層、無電解 Au (金）めっき層、無電解 Pt (白 金、プラチナ）めっき層または無電解 Ag (銀）めっき層などを用いることができる力 無 電解 Pd (パラジウム）めっき層であればより好ましい。無電解 Ni— Pめっき層上に無電 解 Pdめっき層を形成することで、無電解 Ni— Pめっき層を形成した後にその表面に対 して行う無電解めつき処理において、無電解 Ni— Pめっき層の表面での置換反応をよ り少なくし、また、無電解 Ni— Pめっき層の局部的腐食を抑制または防止し、無電解 N i Pめっき層とその上層の無電解めつき層との界面 (界面近傍）にボイドが生じるのを より的確に防止することができる。これにより、ランド部 (配線基板 2 (配線基板 21)のラ ンド部 4bや実装基板 31のランド部 32)の半田接続の強度をより的確に向上すること ができる。
[0118] また、本実施の形態では、配線基板 21 (配線基板 2)、半導体装置 1および実装基 板 31の半田接続用の端子 (ランド部 4b, 32)の半田接続の強度、特に衝撃に対する 耐久性 (耐衝撃強度)を向上することができるので、例えば携帯用の電子機器などに 使用する半導体装置 (およびその製造に使用される配線基板)やその実装基板に本 実施の形態を適用すれば、より効果が大きい。
[0119] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
産業上の利用可能性
[0120] 本発明は、例えば半田接続用の端子を有する配線基板やそれを用いた半導体装 置などに適用できる。

Claims

請求の範囲
[1] (a)半田接続用の複数の端子がその主面で露出する配線基板を準備する工程、
(b)前記複数の端子上に、リンを含有するニッケルめっき層からなる第 1めっき層を無 電解めつき法を用いて形成する工程、
(c)前記第 1めっき層上に第 2めっき層を無電解めつき法を用いて形成する工程、
(d)前記 (a)、 (b)および (c)工程の後、前記配線基板上に半導体チップを搭載する 工程、を有し、
前記 (c)工程において、前記第 1めっき層から、前記第 2めっき層を形成するための めっき液中へのニッケルの溶出量が 5 X 10— 6kgZm2以下であることを特徴とする半 導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法にお!、て、
前記複数の端子は、前記配線基板の前記主面に形成された銅を主成分とする導 体層からなり、
前記 (b)工程では、前記導体層上に前記第 1めっき層が形成されることを特徴とす る半導体装置の製造方法。
[3] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (d)工程後に、表面に前記第 1および第 2めっき層が形成された前記複数の 端子に複数の半田ボールを接続する工程を更に有することを特徴とする半導体装置 の製造方法。
[4] 請求項 3記載の半導体装置の製造方法にお 、て、
前記半田ボールは鉛フリー半田力 なることを特徴とする半導体装置の製造方法。
[5] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (c)工程で、前記第 1めっき層と前記第 2めっき層との界面に lOnm以上のボイ ドが形成されないことを特徴とする半導体装置の製造方法。
[6] 請求項 1記載の半導体装置の製造方法にお!、て、
前記第 2めっき層は、ノラジウムめっき層、金めつき層、白金めつき層または銀めつ き層であることを特徴とする半導体装置の製造方法。
[7] 請求項 1記載の半導体装置の製造方法にお!、て、 前記第 2めっき層は、ノラジウムめっき層であることを特徴とする半導体装置の製造 方法。
[8] 請求項 7記載の半導体装置の製造方法にお 、て、
前記 (c)工程後で前記 (d)工程前に、前記第 2めっき層上に、金めつき層からなる 第 3めっき層を無電解めつき法を用いて形成する工程を更に有することを特徴とする 半導体装置の製造方法。
[9] 主面に複数の端子を有する配線基板と、
前記配線基板上に搭載された半導体チップと、
前記配線基板の前記主面の前記複数の端子に接続された複数の半田ボールと、 を有し、
前記複数の端子は、前記配線基板の前記主面に形成された銅を主成分とする導 体層と、前記導体層上に形成されたリンを含有する無電解ニッケルめっき層とを有し 、前記リンを含有する無電解ニッケルめっき層と前記半田ボールとの間にはスズと- ッケルを含む合金層が形成されており、前記リンを含有する無電解ニッケルめっき層 と前記合金層の界面に lOnm以上のボイドが形成されていないことを特徴とする半導 体装置。
[10] 請求項 9記載の半導体装置において、
前記半田ボールは鉛フリー半田力 なることを特徴とする半導体装置。
[11] 半田接続用の複数の端子を有する配線基板の製造方法であって、
(a)導体層力 なる複数の第 1端子がその主面で露出する配線基板を準備する工程
(b)前記複数の第 1端子上に、リンを含有するニッケルめっき層からなる第 1めっき層 を無電解めつき法を用いて形成する工程、
(c)前記第 1めっき層上に第 2めっき層を無電解めつき法を用いて形成する工程、 を有し、
前記 (c)工程において、前記第 1めっき層から、前記第 2めっき層を形成するための めっき液中へのニッケルの溶出量が 5 X 10— 6kgZm2以下であり、
表面に前記第 1および第 2めっき層が形成された前記複数の第 1端子により、前記 配線基板の半田接続用の複数の端子が形成されることを特徴とする配線基板の製 造方法。
[12] 請求項 11記載の配線基板の製造方法にぉ 、て、
前記配線基板は、その上に半導体チップを搭載して半導体パッケージを製造する ための配線基板であることを特徴とする配線基板の製造方法。
[13] 請求項 12記載の配線基板の製造方法にぉ 、て、
前記半田接続用の複数の端子は、半田ボールを接続するための端子であることを 特徴とする配線基板の製造方法。
[14] 請求項 13記載の配線基板の製造方法にぉ 、て、
前記半田ボールは鉛フリー半田力 なることを特徴とする配線基板の製造方法。
[15] 請求項 11記載の配線基板の製造方法にぉ 、て、
前記配線基板は、その上に半導体パッケージを半田を介して実装するための配線 基板であることを特徴とする配線基板の製造方法。
[16] 請求項 15記載の配線基板の製造方法にぉ 、て、
前記半導体パッケージを前記配線基板に実装する際に使用される半田は鉛フリー 半田であることを特徴とする配線基板の製造方法。
[17] 請求項 11記載の配線基板の製造方法にぉ 、て、
前記 (c)工程で、前記第 1めっき層と前記第 2めっき層との界面に lOnm以上のボイ ドが形成されないことを特徴とする配線基板の製造方法。
[18] 請求項 11記載の配線基板の製造方法にぉ 、て、
前記第 2めっき層は、ノラジウムめっき層、金めつき層、白金めつき層または銀めつ き層であることを特徴とする配線基板の製造方法。
[19] 請求項 11記載の配線基板の製造方法にぉ 、て、
前記第 2めっき層は、ノ《ラジウムめっき層からなることを特徴とする配線基板の製造 方法。
[20] 請求項 19記載の配線基板の製造方法にぉ 、て、
前記 (c)工程後に、前記第 2めっき層上に、金めつき層からなる第 3めっき層を無電 解めつき法を用いて形成する工程を更に有することを特徴とする配線基板の製造方
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