WO2005081261A1 - 半導体記憶装置および半導体記憶装置の冗長制御方法 - Google Patents

半導体記憶装置および半導体記憶装置の冗長制御方法 Download PDF

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WO2005081261A1
WO2005081261A1 PCT/JP2004/002030 JP2004002030W WO2005081261A1 WO 2005081261 A1 WO2005081261 A1 WO 2005081261A1 JP 2004002030 W JP2004002030 W JP 2004002030W WO 2005081261 A1 WO2005081261 A1 WO 2005081261A1
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WO
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redundant
storage
block
redundancy
storage block
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PCT/JP2004/002030
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Satoru Sugimoto
Takaaki Furuyama
Mitsuhiro Nagao
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Spansion Llc
Spansion Japan Limited
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs

Definitions

  • the present invention relates to a semiconductor memory device and a redundancy control method for the semiconductor memory device.
  • the present invention relates to a semiconductor memory device having a redundancy control function for redundantly repairing a storage element having an access failure and the like, and a redundancy control method therefor.
  • the present invention relates to a redundancy control function for achieving both area efficiency on a chip die and redundancy relief efficiency and applying an appropriate voltage bias.
  • a redundant area having a spare storage element is provided, and when a storage element of a semiconductor memory device or a bit line connected to the storage element is defective, the storage element in the redundant area is stored with an address of a storage element to be accessed. Redundant relief to access is widely performed.
  • a non-volatile memory device as an example of the redundancy repair function, a predetermined number of bits can be added in addition to a column redundancy function of performing redundancy repair by replacing bit lines connecting a plurality of storage elements with a redundant bit line as a redundancy unit.
  • a block redundancy function is provided that can perform redundancy relief by replacing the memory block with a redundant storage block as a redundant unit. May be issued.
  • the redundancy relief efficiency by the redundant storage block has a trade-off relationship with the increase in the area occupied by the chip die.
  • a memory architecture 110 is composed of n ⁇ m memory sectors to form a matrix of storage elements 111.
  • the memory sectors located in matrix 1 1 1 consist of vertical sector groups labeled VI, V2, ⁇ , Vn and horizontal sectors labeled H1, H2, ⁇ , Hm. And vertical sector groups V1, V2, ..., Vn. And one row redundancy sector R 1, R 2, '..., Rn.
  • a row address AD r to be accessed is supplied to a row decoder 112 and a memory matrix 114 for storing a row address of a failure for each vertical sector group, and when the row address AD r matches the row address of the failure.
  • a selection signal for a redundant cell row is output from the matrix 114 to the row decoder 112 and the column decoder 113.
  • the sector containing the failed row address is replaced with a redundant sector belonging to the vertical sector group containing this sector. Replacement with redundant sectors is performed for each vertical sector group.
  • a word line decoder WLDEC, a bit line decoder ABLDEC, and a source line decoder AS L DEC are provided for each of the 16 cell arrays AC LA.
  • the cell array ACLA consists of 64 sectors and 2 redundant sectors along the bit line. Two redundant sectors are located at both ends of the cell array ACLA.
  • Replacement with a redundant sector is performed by replacing the failed column address with a redundant column for each cell array ACLA.
  • the sector containing the column address of the failure is replaced with a redundant sector belonging to the cell array ACLA containing this sector.
  • Replacement with redundant sectors is performed for each cell array ACLA.
  • the peripheral circuits are It consists of four redundant sectors added to the central area where it is located. Each redundant sector is configured to be able to replace a memory sector belonging to any bank.
  • Each storage element in the redundant sector is connected to a dedicated read line and a dedicated bit line, and is controlled by a dedicated row decoder and a dedicated column decoder.
  • FIG. 20 shows Patent Document 3 shown below. Here, only the program circuit portion of the nonvolatile memory is shown.
  • memory cells M1 to M8 are exemplarily shown, and a memory array is constituted by word lines W0 to Wm and data lines D0, D1, Dj, and Dj + 1.
  • Each data line D0 to Dj + 1 is connected to a common data line CD via column selection switch MOSFETs Q20, Q21, Q24 and Q25 which receive selection signals Y0, Yl, Yj and Yj + 1.
  • the common data line CD is connected to the output terminal of the write load circuit WA0.
  • the write load circuit WA0 is composed of a series circuit consisting of a MOS FET Q15 that receives the output signal D1 of the write data input buffer, a variable resistor circuit VR, and a MOS FETQ17 that receives the control signal PROG. Transfer the voltage of P to the common data line CD.
  • a memory block (not shown) in which the memory array is divided in the data line direction is selected in order to prevent a difference in write depth between the memory cell on the near end side and the memory cell on the far end side of the data line.
  • Patent document 1 Japanese Patent Application Laid-Open No. 2001-229691
  • Patent Document 2 JP-A-2002-269994
  • Patent Document 3 JP-A-6-150670
  • Non-Patent Documents IEE J. of Solid—State Circuits, vol. 37, pp. 1485-1492, No v. 2002
  • each vertical sector group (patent A redundant sector is provided for each of the cell arrays ACLA (Patent Document 2) or for the cell array ACLA, which can increase the number of repairable defective access locations, which contributes to the improvement in the yield of semiconductor memory devices.
  • the access failure of a memory cell or the like in a semiconductor memory device is not constant throughout the entire manufacturing period, and generally decreases through improvement of the manufacturing process and circuit functions. It is possible that many redundant sectors required in the early stages of commercialization may become unnecessary due to subsequent improvements. A large number of unused redundant sectors may remain on the chip die, leading to an increase in chip size. Increasing chip size means less effective chips per semiconductor wafer In spite of the fact that defect repair using redundant sectors is considered, there is a risk that manufacturing costs per chip may increase due to a reduction in the number of effective chips due to the provision of redundant sectors in small units such as vertical sector groups. It is.
  • the redundant sector is arranged in the peripheral circuit area between the banks, and is connected to a dedicated word line and a bit line different from those connected to the memory sector of each bank. Furthermore, it has a dedicated row decoder and column decoder. Further, when a column redundancy function is provided for a redundant sector, it is necessary to provide a dedicated column redundancy determination circuit because a read line and a bit line are different from the memory sector of each puncture.
  • the area occupied by the chip die on which these dedicated wiring and dedicated circuits are arranged may increase the chip size, and similarly, the manufacturing cost per chip increases due to the decrease in the number of effective chips per semiconductor chip. This can be a problem.
  • the adjustment of the write voltage in Patent Document 3 is performed only in accordance with the block selection address AX.
  • the write load circuit WA 0 responds to the block selection address AX indicating the defective memory block arrangement position regardless of the redundant block arrangement position.
  • the formed write voltage is a voltage value adjusted at the location of the defective memory block, and there is a possibility that an appropriate write voltage may not be obtained for a redundant block replaced from this block.
  • a semiconductor memory device including: a storage block in which storage elements connected to a bit line and a code line intersecting the bit line are arranged in a matrix; The bit lines are shared to form a storage block array, and the storage block array is expanded in the word line direction. At least one storage block array shares a bit line with the storage block.
  • Block redundancy determining unit that outputs a redundant block selection signal and selects one of the redundant storage blocks when a storage block including input address information is replaced by a redundant storage block including redundant storage blocks to be arranged And a column instruction signal that outputs a column instruction signal in response to the redundant block selection signal, and designates a storage block array that includes the selected redundant storage block.
  • a column redundancy control unit for performing column redundancy control for each storage block column including the redundant storage block. The column of the redundant storage block selected by the column redundancy control unit in response to the column instruction signal Redundancy control is performed.
  • the storage block including the input address information when the storage block including the input address information is replaced, one of the at least one redundant storage block is selected by the block redundancy determination unit, and the redundant block selection signal is output. Is done.
  • the block column designating unit receiving the redundant block selection signal outputs a column designating signal for designating a storage block sequence including the redundant storage block, and the column redundancy control unit causes the column redundancy of the redundant storage block in accordance with the column designating signal. Control is performed.
  • a defective storage block can be replaced with a redundant storage block by block redundancy, and a redundancy in a redundant storage block can be replaced by column redundancy for a defect in the redundant storage block.
  • the column redundancy control is performed on the storage block row in which the redundant storage block is arranged according to the column instruction signal, so that the redundant storage block arranged in a storage block row different from the defective storage block is controlled.
  • the redundant storage block Column redundancy for defects can be performed.
  • the block sequence designating section designates a storage block sequence corresponding to the inputted address information, and when the redundant block selection signal is inputted, the block sequence instructing section is provided regardless of the inputted address information.
  • a storage block train corresponding to the redundant block selection signal is designated.
  • the column redundancy control unit includes a redundant information storage circuit, and stores a storage block or column redundant address information about the redundant storage block included in the storage block column. Redundant address information on the storage block is stored for each storage block row, and redundant address information on the storage block and the redundant storage block is stored for the storage block row having the redundant storage block. .
  • At least two storage block rows adjacent to each other are set as redundant units, and for each redundant unit, the number of redundant storage blocks less than the number of storage block rows included in the redundant unit is set. It is characterized by having.
  • the redundant storage block blocks redundantly the number of defective storage blocks which is smaller than the number of storage block rows constituting the redundant unit.
  • the redundant storage block does not exist in each storage block column and is localized in a predetermined storage block column, the force S and the bit line are shared with the bit line used in the storage block column. It is not necessary to provide a dedicated bit line for the redundant storage block. Redundant
  • the column redundancy control of the redundant storage block can be performed by the common control and the column redundancy control for the storage blocks belonging to the storage block row in which the storage blocks are arranged.
  • the redundant storage block is divided into redundant storage sub-blocks for each storage block row included in the redundant unit, and each redundant storage sub-block has a number of storage block rows included in the redundant unit.
  • the storage capacity is obtained by dividing the storage capacity of the storage block by a factorization number other than 1.
  • the redundant storage blocks are dispersedly arranged in each storage block row, so that the redundant storage blocks are not protrudingly arranged in a specific storage block row. It is possible to avoid inefficient layout such as wiring wraparound due to protruding arrangement, and alleviate irregularities on the periphery of the storage area where the storage block is deployed, realizing a layout with high wiring efficiency can do.
  • the redundant storage block may be arranged in an unallocated area of the storage block existing in the redundant unit.
  • the unallocated area of the storage block is defined as a case where access information to a predetermined storage block is replaced so as to indicate a specific storage block to be located at a specific location instead of the original location. Is the free area of the storage block left at the original location.
  • the free space remaining according to the storage block layout specification in the semiconductor memory device can be effectively used. Since this free space exists at one corner of the memory block row, both the bit line and the word line can be shared with the peripheral memory block.
  • the storage element is a non-volatile storage element
  • the above-described semiconductor storage device is a non-volatile semiconductor storage device
  • the storage block and the redundant storage block are units that are collectively erased.
  • a semiconductor memory device including: a plurality of storage elements connected to each of a plurality of bit lines; and at least one bit line includes: Furthermore, at least one redundant storage element is connected to the storage element and / or the redundant storage element via a bit line.
  • a bias voltage supply unit for supplying a bias voltage the bias voltage supply unit supplying a bias voltage value according to address information indicating a bit line connection position of a storage element in a non-redundant state, and a redundancy selection signal in a redundant state.
  • the address information is invalidated in response to the bias voltage, and a bias voltage value corresponding to the bit line length up to the redundant storage element is supplied.
  • the storage element accessed at the time of non-redundancy stores this storage according to the address information indicating the bit line connection position.
  • a voltage corresponding to the bit line length to the element is supplied.
  • a voltage corresponding to the bit line length up to the redundant storage element is supplied to the redundant storage element accessed at the time of redundancy according to a redundant selection signal.
  • a higher bias voltage is supplied as the bit line length from the bias voltage supply unit to the storage element or the redundant storage element is longer.
  • each of the redundant storage elements is supplied with a bias voltage value according to a different redundancy selection signal, so that each of the redundant storage elements is supplied with a bias voltage value.
  • a predetermined bias voltage can be supplied to the storage element.
  • the bias voltage supply unit includes a voltage setting unit that adjusts the voltage division ratio of the bias voltage according to the address information and / or the redundancy selection signal, and a divided voltage set by the voltage setting unit as a reference voltage. It is preferable to include a voltage adjustment unit that adjusts a target bias voltage value by adjusting the voltage. Thus, the voltage division ratio is adjusted in accordance with the address information or the redundant selection signal, and a target bias voltage value can be obtained.
  • the voltage division ratio in the voltage setting unit is set according to the capacitance ratio of the capacitance elements connected in series.
  • the storage elements are organized as storage blocks for each of a predetermined number of bit lines and for each predetermined bit line length, and the redundant storage elements are included in a redundant storage block for performing block redundancy, and the address information is stored in a bit. If the redundancy selection signal is identification information of a redundant storage block selected by block redundancy, the bias voltage is adjusted in units of storage blocks and redundant storage blocks. be able to.
  • the storage element is a non-volatile storage element
  • the semiconductor storage device described above is a non-volatile semiconductor storage device, and the bias voltage supplied by the bias voltage supply unit is used when writing or erasing storage information. Is the voltage applied to.
  • a redundancy control method for a semiconductor memory device wherein a storage element connected to a bit line and a word line crossing the bit line is arranged in a matrix.
  • the arranged memory blocks form a memory block array by sharing the bit lines, and in a semiconductor memory device in which the memory block array is developed in the direction of the read line, address memory information is inputted.
  • a block redundancy determination step for determining whether or not to perform block redundancy for a redundant storage block in which a bit line is shared by at least one storage block column; and whether to perform column redundancy for each storage block column.
  • the column redundancy control step determines that block redundancy is not to be performed, the storage block sequence corresponding to the address information is determined.
  • the column redundancy information of the storage block row in which the redundant storage block is arranged is provided to the column redundancy determination step.
  • the redundant storage block has a bit line in at least one storage block column. Shared and configured.
  • a defective storage block when performing a redundancy repair in a semiconductor memory device, a defective storage block can be replaced with a redundant storage block by block redundancy, and a column redundancy can be used for a defect in the redundant storage block. Can be remedied.
  • the column redundancy control is performed on the storage block row in which the redundant storage block is arranged. Therefore, when the redundant storage block is redundantly arranged in the redundant storage block arranged in the storage block row different from the defective storage block.
  • column redundancy for a defect in the redundant storage block can be performed. By performing column redundancy in the redundant storage block in addition to block redundancy, the defect relief efficiency can be improved.
  • a redundancy control method for a semiconductor memory device includes a plurality of storage elements connected to each of a plurality of bit lines, and at least one storage element.
  • a bias voltage is supplied to the storage element and / or the redundant storage element via the bit line in the semiconductor memory device further including at least one redundant storage element connected to the bit line
  • the storage element accessed in the non-redundant state by the first voltage adjustment step is located at the bit line connection position to the storage element.
  • the bias voltage value is determined according to the address information corresponding to the bit line length of the bit line length.
  • the bias voltage value corresponds to the bit line length up to the redundant storage element.
  • the bias voltage is determined according to the redundant selection signal to be applied. At this time, a higher bias voltage is supplied as the bit line length supplied via the bit line is longer.
  • FIG. 1 is a schematic layout diagram illustrating the arrangement of storage blocks in a semiconductor memory device.
  • FIG. 2 is a schematic layout diagram showing a first redundant storage block arrangement when performing a redundancy determination procedure according to the first embodiment.
  • FIG. 3 is a diagram showing a procedure for performing a redundancy judgment according to the first embodiment.
  • FIG. 4 is a diagram showing a storage block sequence selecting means according to the first redundant storage block arrangement.
  • FIG. 5 is a schematic diagram showing a layout of a second redundant storage block when performing a redundancy judgment procedure according to the first embodiment.
  • FIG. 6 is a conceptual diagram showing the assignment of storage blocks to redundant storage sub-blocks in the second redundant storage block arrangement.
  • FIG. 7 is a diagram showing a storage block sequence selecting means according to the second redundant storage block arrangement.
  • FIG. 8 is a schematic diagram showing a layout of a third redundant storage block when performing a redundancy judgment procedure according to the first embodiment.
  • FIG. 9 is a layout schematic diagram showing a fourth redundant storage block arrangement when supplying a bias voltage according to the second embodiment.
  • FIG. 10 is a diagram showing a bias voltage supply unit according to the fourth redundant storage block arrangement.
  • FIG. 11 is a diagram showing setting of a voltage division ratio by a voltage setting unit in a bias voltage supply unit.
  • FIG. 12 is a schematic layout diagram showing a fifth redundant storage block arrangement when a bias voltage is supplied according to the second embodiment.
  • the first 3 figures Oh a diagram showing a Baiasu voltage supply unit according to a fifth redundant memory proc arranged 0
  • FIG. 14 is a schematic diagram showing a layout of a sixth redundant storage block when supplying a bias voltage according to the second embodiment.
  • FIG. 15 is a diagram showing a bias voltage supply unit according to the sixth redundant storage block arrangement.
  • FIG. 16 is a schematic layout diagram showing a seventh redundant storage block arrangement when a bias voltage is supplied according to the second embodiment.
  • FIG. 17 is a conceptual diagram showing a redundant sector configuration of Patent Document 1.
  • FIG. 18 is a conceptual diagram showing a redundant sector configuration of Patent Document 2.
  • FIG. 19 is a conceptual diagram showing a redundant sector configuration of Non-Patent Document.
  • FIG. 20 is a circuit diagram showing a bias voltage supply in Patent Document 3. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is an example showing an arrangement configuration of storage blocks for controlling a storage element region for each predetermined storage capacity in a semiconductor storage device.
  • FIG. 1 shows the arrangement of storage blocks, taking a flash memory as a non-volatile storage device as an example of a semiconductor storage device.
  • a storage block In a flash memory, a storage block is generally constituted by a so-called sector unit, which is a minimum storage capacity unit for performing batch erasure.
  • the storage blocks are arranged in a matrix in each of the vertical and horizontal directions. In the following description, it is assumed that global bit lines are wired in the vertical direction through memory blocks and global code lines are wired in the horizontal direction.
  • the storage blocks are arranged vertically to form a storage block array.
  • the vertical direction is called a row direction
  • the horizontal direction is called a column direction.
  • the storage element area is divided into punctures for which access control is performed individually and independently.
  • the method of dividing the storage element area when dividing into banks varies depending on the specifications.
  • two large banks (bank B and non-link C) are provided to secure a large capacity, and a relatively small capacity is used. It consists of two small banks (Punk A and Bank D).
  • Each of the small banks (banks A and D) has one sector capacity.
  • the storage block is allocated as a boot sector for storing a boot program and the like at the time of system boot.
  • the boot sector may be located at the head address of the bank and divided at the top of the bank due to its specialty. Due to this special arrangement, a partition of one storage block remains in the banks A and D as unallocated areas 11 A and 11 D of the storage block.
  • FIG. 2 shows a first redundant storage block arrangement as an example of a redundant storage block arrangement when the redundancy judgment procedure according to the first embodiment is performed on the semiconductor memory device having the punctured configuration of FIG.
  • a redundant storage block is arranged at the lowermost end of a predetermined row of storage blocks.
  • a dedicated global bit line and its decoding circuit are not required, and the area occupied on the chip die by arranging redundant storage blocks can be minimized.
  • bank B will be described, but it goes without saying that the same configuration can be applied to punk C.
  • the same configuration can be applied to small banks (banks A and D).
  • Addresses for identifying the memory block sequence are assumed to be address signals A e and A f.
  • the presence / absence of block redundancy is determined according to the input address signal Add, and when block redundancy is performed, the column redundancy in the redundant storage block is determined. Is done.
  • redundancy is remedied by providing a necessary and sufficient redundant memory block at a stage where the yield is improved due to an improvement in the manufacturing process or the circuit configuration, etc.
  • the redundancy is remedied beyond the memory block array according to the redundant block.
  • the global bit line is shared between the normal storage block group arranged in the storage block array and the redundant storage block arranged in the same block array, it is determined according to the storage block column selection signal Sm described later.
  • the address Ad d S for identifying the storage block is used as the storage block to be redundantly repaired (redundant block).
  • the block redundancy determination unit 13 compares the address information stored in advance with the address information. When it is determined that the addresses match, the block redundancy determining unit 13 outputs a redundant block selection signal BRED.
  • the redundant block selection signal BRED is input to a storage block column selecting unit 15 as well as being input to a redundant unit (not shown) that controls an access position to the redundant storage block.
  • the storage block sequence selecting unit 15 receives an address signal Ad dB for identifying the storage block sequence among the address signals Add.
  • the storage block column selecting unit 15 responds to the address signal Ad d B when the redundant block selection signal BRED is not activated, and responds to the address signal Ad d when the redundant block selection signal BRED is activated when the redundant block selection signal BRED is not activated.
  • address information stored in advance with respect to the storage block column to be accessed is selected according to the input storage block column selection signal Sm. This address information and the input address signal are subjected to a match determination in the column redundancy determination unit 19.
  • the column redundancy determining unit 19 outputs a redundant column selection signal CRED. Redundant column selection signal C RED is input to a redundant section (not shown) that controls column redundancy.
  • FIG. 4 shows a specific configuration example of the storage block sequence selecting unit 15 when performing the redundancy judgment in the first redundant storage block arrangement (FIG. 2).
  • the output signal is input to the OR section together with the redundant block selection signal BRED, and the output signal is output to the memory block row selection signal S3.
  • Other logical combinations of the address signals A e and A f (A e, A f /, (A e, A f Z), (A e /, A f))
  • the column selection signals are S1 to S3.
  • the memory block column is selected according to the logical combination of the address signals A e and A ⁇ in the AND section.
  • the signal one of S0 to S3 is activated (high level). As a result, a storage block row in which the storage block to be accessed is located is selected.
  • FIG. 5 shows a second redundant storage block arrangement as an example of a redundant storage block arrangement when the redundancy judgment procedure according to the first embodiment is performed on the semiconductor memory device having the bank configuration of FIG.
  • a redundant storage block is divided and arranged at the lowermost end of each storage block column.
  • FIG. 5 shows bank B, it goes without saying that bank C can have the same configuration.
  • the same configuration can be applied to the small banks (banks A and D).
  • the redundant storage sub-block is obtained by dividing the direction of the redundant storage block by the number of storage block rows (in this case, 4), and one redundant storage sub-block arranged in the storage block row. Make up the block.
  • Fig. 6 shows a specific conceptual diagram.
  • a c are assigned to different redundant storage sub-blocks for each row direction identified according to the logical combination.
  • the redundant storage block specifically, the redundant storage sub-block divided and arranged in each storage block column does not require a dedicated global bit line and its decoding circuit, and the like. Since there is no unevenness in the layout between the memory blocks, there is no unevenness in the routing of wiring, etc. . The occupation area on the chip die due to the arrangement of the redundant storage blocks can be minimized.
  • FIG. 7 shows a specific configuration example of the storage block column selection unit 15 (FIG. 3) when performing the redundancy judgment in the second redundant storage block arrangement (FIG. 5).
  • the storage block sequence selection signals S0 to S3 are obtained as a result of a logical OR operation of the output signals by the two AND units.
  • One of the AND units has the row direction in the storage block as 1
  • Each logical combination of the address signals Ab and Ac divided into / 4 is input together with the redundant block selection signal BRED.
  • each logical combination of the address signals A e and A f for identifying the memory block sequence is input together with the inverted signal of the redundant block selection signal BRED.
  • redundancy block selection signal BRED When the redundancy block selection signal BRED is activated (high level) and block redundancy is performed, a single-level signal is output from the other AND unit regardless of the logical combination of the address signals Ae and Af. Is done.
  • one AND unit one of the AND units is activated (high level) in accordance with the logical combination of the address signals Ab and Ac.
  • Any one of the storage block column selection signals (one of S0 to S3) corresponding to the address signals Ab and Ac is activated (high level) via the OR unit.
  • FIG. 8 shows a third redundant memory block layout as an example of a redundant memory block layout when the redundancy determination procedure according to the first embodiment is performed on the semiconductor memory device having the bank configuration of FIG.
  • the case of being allocated to small banks (banks A and D) will be described as an example.
  • This is an embodiment in which a redundant storage block is arranged in an unallocated area in a storage block array.
  • bank A will be described, but it goes without saying that bank D can have the same configuration.
  • the same configuration can be applied to large punctures (banks B and C) as long as there is no unallocated area for storage blocks.
  • the storage block at the first address is set as a boot sector, and is divided and arranged for each storage block column at the top position of the bank, so that one block of free space is generated at the bottom position.
  • the storage block column selecting unit 15 (FIG. 3) for performing the redundancy judgment in the third redundant storage block arrangement (FIG. 8) performs the redundancy judgment in the first redundant storage block arrangement (FIG. 2).
  • the OR unit in FIG. 4 may be provided at the position of the storage block sequence selection signal S0 instead of the position of the storage block sequence selection signal S3.
  • each storage block is determined by a logical combination of the address signals A e and A f in the AND section.
  • the column selection signal (one of S0 to S3) is activated (high level), and the storage block column in which the storage block to be accessed is located is selected.
  • the redundant block selection signal BRED When the redundant block selection signal BRED is activated (high level) and block redundancy is performed, the output signals of all AND units are inactive (regardless of the logical combination of the address signals Ae and Af). However, only the output signal of the OR unit is activated in response to the redundant block selection signal BRED, the storage block column selection signal S0 is activated (high level), and the storage block to be accessed is blocked. In the case of redundancy, the storage block row in which the redundant storage block is arranged is selected.
  • the supply of the bias voltage to the bit line is performed by the voltage control unit 21 that adjusts the bias voltage Vp rog in accordance with the address signal Add when the redundancy signal RED is activated. Electric charges are supplied via the global bit line GBL selected by the Y decoder 23. At this time, a finite wiring resistance exists in the global bit line GBL, and a voltage drop occurs with the current. It is important to adjust the bias voltage Vprog according to the bit line length to the storage element.
  • FIG. 10 shows a circuit configuration example in which the bias voltage is adjusted according to the address indicating the location of the storage block and the bias voltage is adjusted when accessing the redundant storage block.
  • the voltage VBS is supplied to the source terminal, and the bias voltage Vp is applied from the drain terminal in accordance with the control voltage to the gate terminal. rog is output.
  • the positive input terminal N1 of the amplifier A1 is connected to the bias voltage Vprog and the ground voltage via the capacitive elements C1 and C0, respectively.
  • the positive input terminal N 1 is further connected to one terminal of the capacitive elements C 2 and C 3, and the other terminals are set such that the positive voltage level is a bias voltage Vp rog and the negative voltage level is a ground voltage.
  • It is connected to the output terminals of the inverter circuits I 1 and I 2.
  • the input terminal of the inverter circuit I 1 is controlled by the OR circuit G 1 to which the redundant signal RED and the address signal Ad d (I) indicating selection of the storage block arranged in the group I are input. Is done.
  • the input terminal of the inverter circuit I2 receives the redundant signal RED and the address signals A dd (I) and A dd (II) that indicate the selection of the storage blocks arranged in groups I and II. Is controlled by the OR circuit G2.
  • the PMOSZNMOS transistors are exclusively conducted, so that the other terminals of the capacitance elements C2 and C3 are connected to the ground voltage having the bias voltage Vprog.
  • the voltage adjustment of the bias voltage V prog is performed by the capacitive elements CU and CL connected in series as shown in FIG.
  • the connection point of the capacitive elements CU and CL is the node N1, and the voltage level of the node N1 is adjusted to be substantially equal to the reference voltage Vref by the amplifier A1.
  • the address signals Ad d (I) and Ad d (II) the other terminals of the capacitance elements C 2 and C 3 are connected to either the bias voltage Vp rog or the ground voltage.
  • Vp r og (1+ (C0 + C2 + C3) / C1) XVr ef (1)
  • Adjust the voltage value of bias voltage Vp rog by changing the connection of capacitive elements C 2 and C 3 according to the position of the memory block selected by the address signal and the position of the redundant memory block at the time of redundancy relief. can do.
  • the highest voltage shown in Equation (1) is used. Since the value can be supplied as the bias voltage Vpr0g, a sufficient bias voltage can be applied to the redundant storage block by setting the voltage value of the bias voltage Vprog at the time of block redundancy to a high voltage level.
  • the redundant storage block is located at the nearest point. That is, the redundant storage block belongs to a group of storage blocks (Drop III) belonging to a short distance from the voltage control unit 21.
  • the bias voltage adjusting circuit example shown in FIG. 13 includes a NOR logic circuit G3 and an AND circuit G5 instead of the logical sum circuit G1 G2 in the circuit shown in FIG.
  • NOR logic circuit G3 a redundant signal RED and a signal obtained by inputting the address signal Ad d (I) to the logical inversion circuit G4 and performing a logical inversion are input.
  • the AND circuit G5 has the redundant signal RED input to the logical inverting circuit G6 and the logically inverted signal, and the address signals Ad d (I) and Ad d (II) of the logical sum circuit G7. Output signal is input.
  • the other terminal of the capacitance element C2 C 3 is connected to either the bias voltage Vp rog or the ground voltage, and the capacitance element CU or CL
  • the bias voltage Vp rog can be variably adjusted by being configured as In FIG. 13, in the redundant state (RED Hi), the output signals of the NOR logic circuit G 3 and the AND circuit G 5 both have a low level.
  • the inverter circuits I 1 and I 2 the PMOS transistors are both turned on, and the other terminals of the capacitive elements C 2 C 3 are connected to the bias voltage Vp rog.
  • the bias voltage Vp rog is given by equation (3). According to the activation signal (high level) of the redundancy signal RED, the lowest voltage value shown in equation (3) can be supplied as the bias voltage Vp rog regardless of the address signal. The voltage value of the bias voltage V prog can be applied as an appropriate bias voltage to the redundant storage block.
  • the voltage control unit of the redundant storage block in the fourth redundant storage block arrangement (FIG. 9) and the fifth redundant storage block arrangement (FIG. 12) is used. It is located at an intermediate position compared to the position from That is, the redundant storage block belongs to a group of storage blocks (group II) belonging to an intermediate distance from the voltage control unit 21.
  • a NOR logic circuit G3 is provided in place of the logical sum circuit G1 in the circuit shown in FIG. 10, and the address signal Ad d (I) is supplied to the logic inverting circuit G4. The signal is input and inverted, and then input to the NOR logic circuit G3.
  • the other terminals of the capacitors C 2 and C 3 are connected to either the bias voltage V prog or the ground voltage, and the capacitors CU Or, by being configured as CL, the voltage value of the bias voltage Vp rog can be variably adjusted as in the case of FIGS. 10 and 13.
  • the seventh redundant storage block arrangement shown in FIG. 16 has a configuration combining the fourth redundant storage block arrangement (FIG. 9) and the fifth redundant storage block arrangement (FIG. 12). .
  • the redundant memory block power is located at the farthest point and the nearest point from the voltage control unit 21, and belongs to a group I and a group II as a memory block allocation group.
  • FIG. 16 shows a case where a plurality of storage blocks belonging to one storage block column are redundantly repaired. That is, the storage block 25 is redundantly repaired, the block I is redundantly provided to the redundant storage block 25R belonging to the same storage block row for the group I ((1) in the figure), and the storage block 26 is redundantly repaired. Then, the block is redundantly added to the redundant storage block 26R belonging to the same storage block row in the group III ((2) in the figure).
  • the storage block 27 is redundantly repaired, and the group I
  • the block redundancy is provided to the redundant storage block 27 R belonging to a different storage block row ((3) in the figure), and the storage block 28 is redundantly relieved, and the redundancy belonging to a different storage block row in the group III It is assumed that the block is redundantly stored in the memory block 28 R ((3) in the figure).
  • the voltage controller 21 identifies the redundant storage blocks 25 R to 28 R as the redundancy relief destinations according to the redundant signal RED (N) and the address signal, and arranges the redundant storage blocks 25 R to 28 R. Outputs the bias voltage V prog according to the bit line length up to the specified position.
  • redundancy is provided by column redundancy for defects in the redundant storage block as well as block redundancy. can do.
  • a storage block column in which a redundant storage block is arranged is selected to control column redundancy. Therefore, even if a redundant storage block arranged in a storage block row different from the defect storage block is replaced, column redundancy can be performed for a defect in the redundant storage block.
  • the defect relief efficiency can be improved.
  • the storage block sequence corresponding to the input address information Add B is The column redundancy storage unit 17 and the column redundancy determination unit 19 perform column redundancy as needed.
  • a column redundancy storage unit 17 and a column redundancy determination unit 19 perform column redundancy as needed on a storage block row including a redundancy storage block regardless of the address information AddB.
  • the block redundancy determining unit 13 compares the input address AddS with the address information stored in the redundant block storage unit 11 in advance. Is an example of the block redundancy determination step.
  • the column redundancy judgment step is a procedure for the column redundancy judgment unit 19 to compare the input address Add with the address information stored in the column redundancy storage unit 17 in advance. Further, a procedure for selecting a storage block row in which the selected storage block or redundant storage block is arranged in the storage block row selection unit 15 is a column redundancy control step.
  • the redundant storage blocks are located in the unallocated areas of the storage blocks, so that the unused area remaining according to the storage block allocation specification is effectively used. can do.
  • Arranging redundant storage blocks does not increase the area occupied on the chip die, and at the same time allows the bit lines and word lines to be shared with the peripheral storage blocks. There is no need for dedicated wiring and dedicated control circuits, and there is no need to secure a dedicated layout area for redundant storage blocks.
  • the redundant storage blocks are divided into redundant storage sub-blocks for each storage block row, the redundant storage blocks are arranged in a specific storage block row. There is no protruding arrangement. It is possible to avoid inefficient layouts such as wiring wraparound due to the protruding arrangement, The unevenness on the periphery of the storage area where the storage block is expanded can be reduced, and a layout with high wiring efficiency can be realized.
  • the longer the global bit line GBL length from the voltage control unit 21 which is an example of the bias voltage supply unit to the storage block or the redundant storage block the higher the bias voltage. Since Vp rog is supplied, the influence of the voltage drop due to the wiring resistance of the global bit line GBL can be reduced, and the storage element in the storage block or the redundant storage block can be used regardless of the distance from the voltage control unit 21.
  • the redundant storage element can be biased at a predetermined voltage value.
  • a different redundant signal RED By supplying the voltage value of the bias voltage Vp rog in accordance with N), a predetermined bias voltage can be supplied to the redundant storage element of each redundant storage block.
  • the capacitive elements CO to C3, the inverter circuits I1 and I2, and the control circuits G1 to G7 is an example of a voltage setting unit
  • the amplifier A1 and the PMOS transistor P1 are examples of a voltage adjustment unit.
  • the bias voltage Vprrog is divided by the capacitance ratio of the capacitance elements connected in series, so that current does not constantly flow during the division.
  • the voltage value of the bias voltage Vp rog depends on the address signals Ad d (I) and Ad d (II).
  • the first voltage adjustment step in which the voltage of the bias voltage Vp rog is adjusted in response to the activation of the redundant signal RED regardless of the address signals Ad d (I) and Ad d (II).
  • There is a second voltage adjustment step in which the value is adjusted.
  • a redundancy determination procedure for performing block redundancy and column redundancy within the redundant storage block.
  • the present invention is not limited to this, and the bit lines of the redundant storage block are also stored in the redundant block in which the first to third redundant storage block arrangements are arbitrarily combined.
  • column redundancy can be performed according to a storage block column selection signal for selecting a storage block column in which a redundant storage block to be subjected to block redundancy is arranged.
  • RED (N) (N 1 to 4) and the address signal for identifying the storage block, if necessary, if the location of the redundant storage block can be specified, is eligible for each redundant storage block.
  • the bias voltage V prog can be supplied at an appropriate voltage value.
  • the present invention by enabling column redundancy in the redundant storage block ahead of the block redundancy in addition to the block redundancy, it is possible to improve the redundancy relief efficiency while suppressing an increase in the chip die area.
  • a bias voltage is supplied to a redundant memory block via a bit line, the voltage value is adjusted according to the bit line length, so that the redundant memory block can be properly adjusted regardless of the position of the redundant memory block. It is possible to provide a semiconductor memory device capable of supplying a voltage bias and a redundancy control method for the semiconductor memory device.

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Abstract

　記憶ブロックを識別するアドレスＡｄｄＳは、ブロック冗長判定部１３において被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が行なわれ、アドレス一致の判定によりブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。記憶ブロック列選択部１５では、ブロック冗長時に冗長ブロック選択信号ＢＲＥＤが活性化されることに応じて、アドレス信号ＡｄｄＢに関わらず冗長記憶ブロックのある記憶ブロック列が選択され、記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力される。コラム冗長記憶部１７では、記憶ブロック列選択信号Ｓｍに応じた記憶ブロック列に配置されている冗長記憶ブロックに関するコラム冗長のアドレス情報が選択される。

Description

半導体記憶装置および半導体記憶装置の冗長制御方法 技術分野
本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半 導体記憶装置とその冗長制御方法に関するものである。特に、 チップダイ上の面積 効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長 制御機能に関するものである。
明 背景技術
書
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子また は記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子ァド レスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。 冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビ ット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコ ラム冗長機能に加え、所定数の記憶素子で構成されるメモリブ口ックごとにデータ 消去等の一括動作が行なわれる場合に、メモリブ口ックを冗長単位として冗長記憶 ブロックに置き替えることにより冗長救済が可能なプロック冗長機能が備えられ る場合がある。
ここで、 ブロック冗長機能について着目する。 半導体記憶装置において冗長記憶 ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレ ードオフの関係にある。 以下、従来より提案されている冗長記憶ブロックの配置構 成について概観する。
下記に示す特許文献 1では、 第 1 7図に示すように、 メモリアーキテクチャ 1 1 0は n X mのメモリセクタで記憶素子のマトリックス 1 1 1が構成されている。マ トリックス 1 1 1中に配置されるメモリセクタは、 V I、 V 2、 ' · ·、 V nと表 示された垂直セクタグループおよび H 1、 H 2、 · · ·、 Hmと表示された水平セ クタグループとで構成され、 各垂直セクタグループ V 1、 V 2、 · · ·、 V nに対 し、 各々 1つの行冗長セクタ R 1、 R2、 ' · ·、 Rnが設けられている。
行デコーダ 112および垂直セクタグループごとに故障の行アドレスを記憶し ておくメモリマトリックス 114には、アクセス対象の行ァドレス AD rが供給さ れ、 行ァドレス AD rが故障の行ァドレスに一致する場合に、 マトリ ックス 114 から行デコーダ 1 12および列デコーダ 1 13に冗長セル行への選択信号が出力 される。故障の行アドレスを含むセクタは、 このセクタを含む垂直セクタグループ に属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごと に行なわれる。
また、 下記に示す特許文献 2では、 第 18図に示すように、 ワードラインデコー ダ WLDEC、 ビットラインデコーダ ABLDEC、 およびソースラインデコーダ AS L DECは、 それぞれ 16個のセルアレイ AC L Aごとに設けられている。 セ ルアレイ ACLAはビットラインに沿って 64個のセクタと 2個の冗長セクタか ら構成されている。 2つの冗長セクタはセルアレイ ACLAの両端に配置されてい る。
冗長セクタへの置換は、セルアレイ ACLAごとに故障の列ァドレスを冗長列に 置き替えることにより行われる。故障の列ァドレスを含むセクタは、 このセクタを 含むセルァレイ A C L Aに属する冗長セクタに置換される。冗長セクタへの置換は セルァレイ A C L Aごとに行なわれる。
また、 下記に示す非特許文献では、 第 19図に示すように、 記憶素子アレイ領域 を 4つのパンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシ ュメモリにおいて、周辺回路が配置されている中央部の一画に 4つの冗長セクタを 追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置 換可能に構成されている。
冗長セクタ内の各記憶素子は専用のヮード線および専用のビット線に接続され ており、 専用のロウデコーダおよび専用のコラムデコーダで制御される。
また、 下記の示す特許文献 3を第 20図に示す。 ここでは不揮発性メモリについ てプログラム回路部分のみを示す。 第 20図に示すように、 メモリセル Ml〜M8 が例示的に示されており、 ワード線 W0〜Wmおよびデータ線 D0、 Dl、 Dj、 D j + 1によりメモリアレイが構成されている。 各データ線 D 0〜D j + 1は、 選択信号 Y 0、 Yl、 Yj、 Yj +1を受ける列 選択スィツチ MOSFETQ20、 Q21、 Q24、 Q25を介して、 共通データ 線 CDに接続される。 共通データ線 CDは、 書き込み負荷回路 WA0の出力端子に 接続される。
書き込み負荷回路 WA0は、書き込み用のデータ入力バッファの出力信号 D 1を 受ける MOS FETQ 15、可変抵抗回路 VRおよび制御信号 P ROGを受ける M OS FETQ 17からなる直列回路から構成され、高電圧端子 VP Pの電圧を共通 データ線 CDに伝える。 ここで、 データ線の近端側のメモリセルと遠端側のメモリ セルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分 けられたメモリブロック （不図示） を選択するブロック選択アドレス AXをブロッ クデコーダ回路 DEに入力し、選択されるメモリブ口ックに応じて可変抵抗 V尺の 抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電 圧を形成する。
ここで、 前述の先行技術文献は以下の通りである。
特許文献 1 ：特開 2001— 229691号公報
特許文献 2 ：特開 2002— 269994号公報
特許文献 3 ：特開平 6— 150670号公報
非特許文献： I EEE J. o f S o l i d— S t a t e C i r c u i t s， v o l . 37, p p. 1485-1492, No v. 2002 上記特許文献 1、 2に記載の技術では、 垂直セクタグループごと （特許文献 1) またはセルアレイ ACLAごと （特許文献 2) に冗長セクタが備えられており、 救 済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に 寄与するものではある。
しかしながら、 半導体記憶装置におけるメモリセルなどのアクセス不良は、全製 造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少し ていくことが一般的である。製品化の初期段階において必要とされた多数の冗長セ クタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長 セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそ れがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意 味し、 冗長セクタによる欠陥救済を考慮しても、 垂直セクタグループ等の小単位ご とに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製 造コストの増大を招くおそれがあり問題である。
ここで、 上記非特許文献では、 冗長セクタの数を制限することにより、 未使用の 冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。 しかしながら、 上記非特許文献では冗長セクタは、 バンク間の周辺回路領域に配 置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用の ワード線およびビット線に接続され、 更に、 専用のロウデコーダおよびコラムデコ ーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、 ヮード線およびビット線が各パンクのメモリセクタとは異なるため専用のコラム 冗長判定回路を備える必要がある。
これらの専用配線および専用回路が配置されるチップダイ上の占有面積により チップサイズの増大を招来するおそれがあり、 同様に、 半導体ゥヱハーあたりの有 効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問 題である。
また、 上記特許文献 3に記載の技術では、 プログラム時に書き込み負荷回路 WA 0を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路 WA 0から順 次離間して配置されるメモリブ口ックを選択するプロック選択ァドレス A Xに応 じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが 可能ではある。
しかしながら、 上記特許文献 3における書き込み電圧の調整は、 ブロック選択ァ ドレス AXに応じて行われるのみである。不良メモリブ口ックを冗長メモリブ口ッ クに置換している場合に、 冗長ブロックの配置位置に関わらず、 書き込み負荷回路 WA 0は不良メモリブ口ックの配置位置を示すブロック選択ァドレス A Xに応じ て書き込み電圧を形成してしまう。 形成される書き込み電圧は、 不良メモリブロッ クの配置位置において調整された電圧値であり、このプロックから置換された冗長 ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。 本発明は前記従来技術の少なくとも 1つの問題点を解消するためになされたも のであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることがで きると共に、冗長記憶プロックに対してその配置位置に関わらず適格な電圧パイァ スを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法 を提供することを目的とする。 発明の開示
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置で は、 ビット線とビット線に交差するヮード線とに接続される記憶素子がマトリクス 状に配置されてなる記憶ブロック力 ビット線を共有して記憶ブロック列を構成す ると共に、 記憶ブロック列がワード線方向に展開されており、少なくとも一つの記 憶プロック列には、記憶プロックとの間でビット線が共有されて配置される冗長記 憶プロックを含み、入力されるァドレス情報を含む記憶プロックが置換される場合 に、 冗長プロック選択信号を出力して、何れか一つの冗長記憶プロックを選択する ブロック冗長判定部と、 冗長ブロック選択信号に応じて列指示信号を出力して、 選 択された冗長記憶プロックが含まれる記憶プロック列を指示するプロック列指示 部と、 冗長記憶ブロックを含んだ記憶ブロック列ごとに、 コラム冗長制御が行われ るコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、 選択 された冗長記憶プロックのコラム冗長制御が行われることを特徴とする。
上記の半導体記憶装置では、入力されるァドレス情報を含む記憶プロックが置換 される場合に、プロック冗長判定部により少なくとも一つの冗長記憶プロックのう ち何れか一つが選択され、 冗長プロック選択信号が出力される。 冗長プロック選択 信号を受けたプロック列指示部では、冗長記憶プロックが含まれる記憶プロック列 を指示する列指示信号が出力され、 コラム冗長制御部により、 列指示信号に応じて 冗長記憶プロックのコラム冗長制御が行われる。
これにより、 半導体記憶装置において冗長救済を行う際、 ブロック冗長により欠 陥記憶プロックを冗長記憶プロックに置き換えることができると共に、冗長記憶ブ 口ック内での欠陥に対してはコラム冗長により冗長救済することができる。 このと き、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対し てコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列 に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の 欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロ ック内のコラム冗長を行うことにより、 欠陥救済効率を向上させることができる。 ここで、 ブロック列指示部は、 冗長ブロック選択信号の非入力時には、 入力され たァドレス情報に応じた記憶プロック列を指示し、冗長プロック選択信号の入力時 には、入力されたァドレス情報に関わらず冗長プロック選択信号に応じた記憶プロ ック列を指示することを特徴とする。 これにより、 ブロック冗長が行われない場合 には、入力されたァドレス情報に応じた記憶プロック列においてコラム冗長を行い ながら、 ブロック冗長時には、 アドレス情報に関わらず冗長記憶ブロックが配置さ れている記憶プロック列のコラム冗長制御を行い冗長記憶プロックのコラム冗長 を行うことができる。
また、 コラム冗長制御部は被冗長情報記憶回路を備え、 記憶ブロック列に含まれ る、記憶プロックまたは および冗長記憶プロックについてのコラム被冗長ァドレ ス情報が格納されることを特徴とする。記憶プロック列ごとに記憶プロックについ ての被冗長ァドレス情報が格納されると共に、冗長記憶プロックを備える記憶プロ ック列については、記憶プロックと冗長記憶プロックについての被冗長ァドレス情 報が格納される。
更に、 上記半導体記憶装置は、 互いに隣接する少なくとも二つの記憶ブロック列 を被冗長ュニットとし、被冗長ュニットごとに、被冗長ュニッ卜に含まれる記憶ブ 口ック列数より少ない数の冗長記憶プロックを備えることを特徴とする。
冗長記憶プロックは、被冗長ュニットを構成する記憶プロック列の列数より少な い数の欠陥記憶プロックをプロック冗長する。
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されて くるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長 記憶プロックを備えることができ、冗長記憶プロック内の欠陥に対してコラム冗長 が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必 要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブ口ッ ク列に局在することとなる力 S、 ビット線が記憶ブロック列に使用されるビット線と 共用されるので、 冗長記憶ブロックに専用のビット線を引き回す必要はない。 冗長 記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコ ラム冗長制御と共通の制御により冗長記憶プロックのコラム冗長制御を行うこと ができる。
加えて、 冗長記憶プロックは、被冗長ュニッ卜に含まれる記憶プロック列ごとに 冗長記憶サブブロックに分割して配置され、 各冗長記憶サブプロックは、被冗長ュ ニットに含まれる記憶プロック列数についての 1を除く因数分解数で、記憶プロッ クの記憶容量を除した記憶容量を備えることを特徴とする。
これにより、 冗長記憶プロックが各記憶プロック列に分散配置されるので、 特定 の記憶プロック列において冗長記憶プロックが突出配置されることはなレ、。突出配 置されることに伴う配線の回り込み等の非効率なレイァゥトを回避することがで き、記憶プロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良 いレイァゥトを実現することができる。
また、 冗長記憶プロックは、被冗長ュニット内に存在する記憶プロックの未配置 領域に配置してもよレ、。 ここで、 記憶ブロックの未配置領域とは、 所定の記憶プロ ックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定 記憶プロックを示すように置換される場合に、本来の配置位置に残される記憶プロ ックの空き領域である。 これにより、 半導体記憶装置における記憶ブロックの配置 仕様に応じて残される空き領域を有効に利用することができる。 この空き領域は、 記憶ブロック列の一角に存在するので、 ビット線およびワード線は共に、 周辺の記 憶プロックと共用することができる。専用の配線および専用の制御回路は不要であ り、 冗長記憶ブロック用に専用の配置領域を確保する必要もない。 冗長記憶ブロッ クを配置することによるチップダイ上の占有面積の増大はない。
ここで例えば、 記憶素子を不揮発性記憶素子とすれば、 上記の半導体記憶装置は 不揮発性半導体記憶装置であり、 記憶ブロックおよび冗長記憶ブロックは、 一括消 去される単位である。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装 置では、複数のビット線の各々に接続される複数の記憶素子と、 少なくとも一本の ビット線には、 更に少なくとも一つの冗長記憶素子が接続されており、 記憶素子ま たは/および冗長記憶素子に、 ビット線を介してビット線長に応じて高電圧のバイ ァス電圧を供給するバイァス電圧供給部を備え、バイァス電圧供給部は、非冗長時、 記憶素子のビット線接続位置を示すァドレス情報に応じたバイアス電圧値を供給 し、 冗長時、 冗長選択信号に応じてアドレス情報が無効化され、 冗長記憶素子まで のビット線長に応じたバイアス電圧値を供給することを特徴とする。
バイァス電圧供給によりビット線を介して、記憶素子または および冗長記憶素 子に電圧をバイアスする際、 非冗長時にアクセスされる記憶素子には、 ビット線接 続位置を示すァドレス情報に応じてこの記憶素子までのビット線長に応じた電圧 が供給される。 冗長時にアクセスされる冗長記憶素子には、 冗長選択信号に応じて この冗長記憶素子までのビット線長に応じた電圧が供給される。 このとき、 バイァ ス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高い バイァス電圧が供給される。
これにより、バイアス電圧供給部からビット線を介して記憶素子または Zおよび 冗長記憶素子にバイアス電圧を供給する際、 ビット線の配線抵抗による電圧降下の 影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わら ず、記憶素子またはノおよび冗長記憶素子を所定の電圧値でバイァスすることがで さる。
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備え る場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供 給することにより、各々の冗長記憶素子に所定のバイァス電圧を供給することがで きる。
ここで、 バイアス電圧供給部は、 アドレス情報または/および冗長選択信号に応 じて、 バイアス電圧の分圧比が調整される電圧設定部と、 電圧設定部により設定さ れる分圧電圧を基準電圧に調整することにより、 目的のバイァス電圧値を調整する 電圧調整部とを備えることが好ましい。 これにより、 アドレス情報または および 冗長選択信号に応じて分圧比が調整されて目的のバイァス電圧値を得ることがで さる。
このとき、 電圧設定部での分圧比は、 直列接続された容量素子の容量比に応じて 設定されることが好ましレ、。これにより、 定常的な電流消費を有することなく、 電 圧を分圧することができる。 また、 記憶素子が、 所定数のビット線ごと、 および所定ビット線長ごとに記憶ブ ロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロッ クに含まれ、 アドレス情報が、 ビット線長方向に記憶ブロックを識別するアドレス 情報であり、 冗長選択信号が、 ブロック冗長により選択される冗長記憶ブロックの 識別情報であれば、記憶プロックおよび冗長記憶プロック単位でバイアス電圧の調 整を行うことができる。
ここで例えば、 記憶素子を不揮発性記憶素子とすれば、 上記の半導体記憶装置は 不揮発性半導体記憶装置であり、バイァス電圧供給部により供給されるバイァス電 圧は、 記憶情報の書き込みまたは消去の際に印加される電圧である。
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装 置の冗長制御方法は、 ビット線とビット線に交差するワード線とに接続される記憶 素子がマトリクス状に配置されてなる記憶プロックが、 ビット線を共有して記憶ブ 口ック列を構成すると共に、記憶プロック列がヮード線方向に展開される半導体記 憶装置において、入力されるァドレス情報に対して、 少なくとも一つの記憶プロッ ク列にビット線が共有されて配置される冗長記憶プロックにプロック冗長を行う か否かを判定するブロック冗長判定ステツプと， 記憶ブロック列ごとに、 コラム冗 長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステツプ により、プロック冗長が行われないと判定される場合にはァドレス情報に対応する 記憶プロック列のコラム冗長情報を、プロック冗長が行われると判定される場合に は冗長記憶プロックが配置されている記憶プロック列のコラム冗長情報を、 コラム 冗長判定ステツプに提供するコラム冗長制御ステップを有することを特徴とする。 上記の半導体記憶装置の冗長制御方法では、プロック冗長判定ステップにより入 力されるァドレス情報に対して冗長記憶プロックにプロック冗長を行うか否かが 判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか 否かが判定されるに当たり、 コラム冗長制御ステップにより、 ブロック冗長が行わ れないと判定される場合にはァドレス情報に対応する記憶プロック列のコラム冗 長情報を、プロック冗長が行われると判定される場合には冗長記憶プロックが配置 されている記憶ブロック列のコラム冗長情報を、 コラム冗長判定ステツプに提供す る。 ここで、 冗長記憶ブロックは、 少なくとも一つの記憶ブロック列にビット線が 共有されて構成されている。
これにより、 半導体記憶装置において冗長救済を行う際、 ブロック冗長により欠 陥記憶プロックを冗長記憶プロックに置き替えることができると共に、冗長記憶ブ 口ック内での欠陥に対してはコラム冗長により冗長救済することができる。 このと き、冗長記憶プロックが配置されている記憶プロック列に対してコラム冗長の制御 が行われるので、欠陥記憶プロックとは異なる記憶プロック列に配置されている冗 長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラ ム冗長を行うことができる。プロック冗長に加え冗長記憶プロック内のコラム冗長 を行うことにより、 欠陥救済効率の向上させることができる。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装 置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少な くとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる 半導体記憶装置について、ビット線を介して記憶素子または/および冗長記憶素子 にバイアス電圧を供給するに当たり、 非冗長時に、 記憶素子のビット線接続位置で あって記憶素子までのビット線長に対応するァドレス情報に応じて、バイアス電圧 を高電圧に調整する第一電圧調整ステップと、 冗長時に、 アドレス情報に代え冗長 記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電 圧に調整する第二電圧調整ステップとを有することを特徴とする。
ビット線を介して記憶素子またはノおよび冗長記憶素子にバイアス電圧を供給 する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対して は、 ビット線接続位置であって記憶素子までのビット線長に対応するァドレス情報 に応じてバイアス電圧値,が決められ、第二電圧調整ステップにより冗長時にァクセ スされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長 選択信号に応じてバイアス電圧が決められる。 このとき、 ビット線を介して供給さ れるビット線長が長いほど高電圧のバイアス電圧を供給する。
これにより、バイアス電圧の供給源からビット線を介して記憶素子または/およ び冗長記憶素子にバイアス電圧を供給する際、 ビット線の配線抵抗による電圧降下 の影響を緩和することができ、 ビット線長の距離に関わらず、 記憶素子または Zお よび冗長記憶素子を所定の電圧値でバイアスすることができる。 図面の簡単な説明
第 1図は、半導体記憶装置における記憶プロックの配置を例示するレイァゥト模 式図である。
第 2図は、第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロッ ク配置を示すレイァゥト模式図である。
第 3図は、 第一実施形態に係る冗長判定を行う際の手続きを示す図である。 第 4図は、第一の冗長記憶プロック配置に係る記憶プロック列選択手段を示す図 である。
第 5図は、第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶プロッ ク配置を示すレイァゥト模式図である。
第 6図は、第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サ ブブロックへの割付を示す概念図である。
第 7図は、第二の冗長記憶プロック配置に係る記憶プロック列選択手段を示す図 である。
第 8図は、第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶プロッ ク配置を示すレイァゥト模式図である。
第 9図は、第二実施形態に係るバイァス電圧供給を行う際の第四の冗長記憶プロ ック配置を示すレイァゥト模式図である。
第 1 0図は、第四の冗長記憶プロック配置に係るバイアス電圧供給部を示す図で ある。
第 1 1図は、バイアス電圧供給部における電圧設定部による分圧比の設定を示す 図である。
第 1 2図は、第二実施形態に係るバイァス電圧供給を行う際の第五の冗長記憶ブ ロック配置を示すレイアウト模式図である。
第 1 3図は、第五の冗長記憶プロック配置に係るバイァス電圧供給部を示す図で あ 0
第 1 4図は、第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブ 口ック配置を示すレイァゥト模式図である。 第 1 5図は、第六の冗長記憶プロック配置に係るバイアス電圧供給部を示す図で める。
第 1 6図は、第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブ 口ック配置を示すレイァゥト模式図である。
第 1 7図は、 特許文献 1の冗長セクタ構成を示す概念図である。
第 1 8図は、 特許文献 2の冗長セクタ構成を示す概念図である。
第 1 9図は、 非特許文献の冗長セクタ構成を示す概念図である。
第 2 0図は、 特許文献 3におけるバイアス電圧供給を示す回路図である。 発明を実施するための最良の形態
以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具 体化した実施形態を第 1図乃至第 1 6図に基づき図面を参照しつつ詳細に説明す る。
第 1図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御す るための記憶プロックの配置構成を示す一例である。第 1図では半導体記憶装置と して不揮発性記憶装置であるフラッシュメモリを例にとり、記憶プロックの配置を 示している。
フラッシュメモリにおいては、記憶プロックの単位は一括消去を行う最小の記憶 容量単位である、 いわゆるセクタ単位で構成されていることが一般的である。 この 記憶プロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明に おいては、 縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向 にグローバルヮード線が配線されているものとして説明する。縦方向に記憶プロッ ク群が整列して記憶ブロック列を構成している。 また、 縦方向をロウ方向、 横方向 をコラム方向と称する。
更に、 記憶素子領域は、 個々に独立にアクセス制御が行われるパンクに分割され ている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、 第 1図では、 大容量を確保するラージバンクを 2バンク （バンク B、 ノ ンク C) 備 え、 比較的小容量で構成されるスモールバンクを 2バンク （パンク A、 バンク D) 備える構成である。スモールバンク （バンク A、 D) の各々には、 1セクタ容量の 記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納 領域として割り当てられている。 この場合、 ブートセクタはその特殊性から、 バン ク內の先頭ァドレスに配置されると共に、バンク上端部に分割して配置される場合 がある。 この特殊配置によりバンク A、 D内には、 1記憶ブロックの区画が記憶ブ ロックの未配置領域 1 1 A、 1 1 Dとして残ることとなる。
第 1図のパンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長 判定手続きを行う際の冗長記憶プロック配置の例として、第 2図に第一の冗長記憶 プロック配置を示す。冗長記憶プロックが所定の記憶プロック列の最下端に配置さ れる場合の実施形態である。ラージバンク Bとスモールバンク Aとの間にある周辺 回路領域の一部に、 記憶ブロック列 （m = 3 ) と同列にグ口一バルビット線を共用 して冗長記憶ブロックを配置する構成である。専用のグロ一バルビット線およびそ のデコード回路等は不要であり、冗長記憶プロックの配置によるチップダイ上の占 有面積を必要最小限に抑えることができる。
以下の説明では、 バンク Bについて説明するが、 パンク Cについても同様な構成 とすることができることは言うまでもない。また、 スモールバンク （バンク A、 D) についても同様な構成とすることができる。
記憶プロック列を識別するァドレスをァドレス信号 A e、 A f とする。 バンク B に配置され、 図中、 左端から右方に向かうコラム方向に、 m= 0乃至 3で識別され る 4列の記憶ブロック列は、 （A e、 A f ) = ( 0、 0 ) 、 （0、 1 ) 、 （1、 0 ) 、 ( 1、 1 ) で選択される。 また、 記憶ブロックのコラム方向を識別するのは、 図示 しない所定ビット位置にある所定ビット数のァドレスであり、記憶プロック行識別 信号 S E L n ( n = 0、 1、 · · ·） により識別されるものとする。
第 3図に示す第一実施形態の冗長判定手続きでは、入力されるァドレス信号 A d dに応じてプロック冗長の有無が判断され、プロック冗長される場合に冗長記憶ブ ロック内でのコラム冗長が判断される。
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長 記憶プロックを備えて冗長救済を行う際、被冗長プロックに応じて記憶プロック列 を越えて冗長救済される場合がある。 この場合に、 冗長記憶ブロックが配置されて いる記憶プロック列を認識して、このプロック列に対してコラム冗長を行うことが 必要となる。記憶プロック列に配置されている通常の記憶プロック群と同プロック 列に配置されている冗長記憶プロックとでグローバルビット線を共有しているの で、 後述する記憶ブロック列選択信号 S mに応じて記憶ブロック列を認識すれば、 冗長記憶プロックにおけるコラム冗長を通常の記憶プロックのコラム冗長と同じ 制御で行うことができる。
第 3図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号 Ad d が入力されると、 このうち記憶ブロックを識別するアドレス Ad d Sは、 冗長救済 されるべき記憶ブロック （被冗長ブロック） として被冗長ブロック記憶部 11に予 め格納されているァドレス情報との間で一致比較が、プロック冗長判定部 13にお いて行なわれる。アドレスが一致すると判定されるとブロック冗長判定部 13より 冗長プロック選択信号 BREDが出力される。 冗長プロック選択信号 BREDは、 冗長記憶プロックへのアクセス位置を制御する図示しない冗長部に入力されると 共に、 記憶ブロック列選択部 15に入力される。
記憶プロック列選択部 15には、ァドレス信号 A d dのうち記憶プロック列を識 別するァドレス信号 Ad dBが入力される。 記憶プロック列選択部 15では、 冗長 プロック選択信号 BREDが活性化されていない場合にはァドレス信号 Ad d B に応じて、冗長プロック選択信号 BREDが活性化されている場合にはァドレス信 号 Ad d Bに関わらず冗長プロック選択信号 BREDに応じて所定の記憶プロッ ク列 m (m=0乃至 3の何れか一つ） を選択する記憶ブロック列選択信号 Sm (m =0乃至 3) が出力され、 後段のコラム冗長記憶部 17に入力される。
コラム冗長記憶部 17では、 入力される記憶ブロック列選択信号 S mに応じ、 了 クセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選 択される。このァドレス情報と入力されるァドレス信号とはコラム冗長判定部 19 において、 一致比較の判定が行なわれる。 アドレスが一致すると判定されるとコラ ム冗長判定部 19より冗長コラム選択信号 CREDが出力される。冗長コラム選択 信号 C REDは、 コラム冗長を制御する図示しない冗長部に入力される。
第 4図には、 第一の冗長記憶ブロック配置 （第 2図） において冗長判定を行う際 の記憶プロック列選択部 15の具体的な構成例を示している。
記憶プロック列を識別するァドレス信号 A e、 A f の各論理組み合わせが、 冗長 プロック選択信号 B R E Dの反転信号と共に論理積部に入力されている。このうち アドレス信号 A e、 A f が入力されている論理積部では、 その出力信号が冗長プロ ック選択信号 B R E Dと共に論理和部に入力され、その出力信号が記憶プロック列 選択信号 S 3となる。また、ァドレス信号 A e、 A f のその他の論理組み合わせ（ A e 、 A f / 、 （A e、 A f Z) 、 （A e /、 A f ) は、 論理積部の出力信号が 記憶ブロック列選択信号 S 1乃至 S 3となる。
すなわち、 冗長ブロック選択信号 B R E Dが非活性 （ローレベル） でありブロッ ク冗長が行われない場合には、 論理積部のうちァドレス信号 A e、 A ίの論理組み 合わせに応じて記憶プロック列選択信号 （ S 0乃至 S 3のうち何れか一つ） が活性 ィヒ （ハイレベル） される。 これにより、 アクセス対象の記憶ブロックが配置されて レヽる記憶ブロック列が選択される。
冗長プロック選択信号 B R E Dが活性化 （ハイレベル） されブロック冗長が行わ れる場合には、 了ドレス信号 A e、 A f の論理組み合わせに関わらず全ての論理積 部の出力信号は非活性ィヒ （ローレベル） されるところ、 冗長ブロック選択信号 B R E Dに応じて論理和部の出力信号のみが活性化され、記憶プロック列選択信号 S 3 が活个生化 （ハイレベル） される。 これにより、 アクセス対象の記憶ブロックをブロ ック冗長する場合、 冗長記憶ブロックが配置されている記憶ブロック列 （m= 3 ) が選択される。
尚、 記憶ブロック列の最下端に代えて、 最上端に冗長記憶ブロックが配置される 場合も同様の作用 ·効果が得られる とはいうまでもない。 また配置される記憶ブ ロック列についても、 m= 3の他、 m= 0乃至 2の何れの位置でも同様の作用 '効 果が得られることはいうまでもなレ、。 Yデコーダ等の周辺回路や配線等の配置に応 じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最 小限に抑制した配置が可能である。
第 1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長 判定手続きを行う際の冗長記憶ブロック配置の例として、第 5図に第二の冗長記憶 ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配 置される場合の実施形態である。 ラージパンク Bの各記憶ブロック列 （m= 0乃至 3 ) の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶 サブブロックが配置されている。
第 5図ではバンク Bについて示しているが、バンク Cについても同様な構成とす ることができることは言うまでもなレ、。また、 スモールバンク （バンク A、 D) に ついても同様な構成とすることができる。
冗長記憶サブプロックは、 冗長記憶プロックの口ゥ方向を記憶プロック列数（こ の場合 4 ) で分割したものであり、 記憶ブロック列に配置されている 4つの冗長記 憶サブブロックで 1つの冗長記憶ブロックを構成している。
第 6図に具体的な概念図を示す。 m= 1の記憶プロック列に配置されている記憶 ブロックをブロック冗長するものとした力 他の記憶ブロック列（m= 0、 2、 3 ) に配置されている場合も同様に、 アドレス信号 A b、 A cの論理組み合わせに応じ て識別されるロウ方向ごとに、 異なる冗長記憶サブブロックに割り付けられる。具 体的には、 （A b、 A c ) = ( 0、 0 ) で識別される記憶素子領域は m = 0の記憶 ブロック列の冗長記憶サブブロックに、 （A b、 A c ) = ( 1、 0 ) で識別される 記憶素子領域は m= 1の記憶プロック列の冗長記憶サブプロックに、 （A b、 A c ) = ( 0、 1 ) で識別される記憶素子領域は m = 2の記憶ブロック列の冗長記憶サブ ブロックに、 （A b、 A c ) = ( 1、 1 ) で識別される記憶素子領域は m= 3の記 憶ブロック列の冗長記憶サブブロックに、 各々分割されて置換される。 ブロック冗 長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、 各記憶ブロッ ク列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。 冗長記憶プロック、具体的には各記憶プロック列に分割配置されている冗長記憶 サブブロックには、専用のグロ一バルビット線およびそのデコード回路等は不要で あり、 また、 冗長記憶サブブロックが各列に均等に配置されていることから記憶ブ 口ック列間のレイァゥト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発 生せず効率良く配線の集積化を行うことができる。冗長記憶プロックの配置による チップダイ上の占有面積を必要最小限に抑えることができる。
第 7図には、 第二の冗長記憶ブロック配置 （第 5図） において冗長判定を行う際 の記憶ブロック列選択部 1 5 (第 3図） の具体的な構成例を示している。
記憶プロック列選択信号 S 0乃至 S 3は、二つの論理積部による出力信号の論理 和演算結果として得られる。 一方の論理積部には、記憶ブロック内のロウ方向を 1 / 4に分割するァドレス信号 A b、 A cの各論理組み合わせが、 冗長プロック選択 信号 B R E Dと共に入力されている。他方の論理積部には、 記憶ブロック列を識別 するァドレス信号 A e、 A f の各論理組み合わせが、 冗長プロック選択信号 B R E Dの反転信号と共に入力されている。
冗長ブロック選択信号 B R E Dが非活性 (口―レベル） でありブロック冗長が行 われない場合には、 一方の論理積部からはアドレス信号 A b、 A cに関わらずロー レベルの信号が出力される。 これに対して、 他方の論理積部では、 アドレス信号 A e、 A f の論理組み合わせに応じて何れか一つの論理積部が活性ィヒ （ハイレベル） される。 論理和部を介してァドレス信号 A e、 A f の論理組み合わせに応じた何れ か一つの記憶ブロック列選択信号 （ S 0乃至 S 3のうち何れか一つ） が活性ィヒ （ハ ィレベル） される。 これにより、 アクセス対象の記憶ブロックが配置されている記 憶ブロック列が選択される。
冗長プロック選択信号 B R E Dが活性化 （ハイレベル） されプロック冗長が行わ れる場合には、 他方の論理積部からは、 ァドレス信号 A e、 A f の論理組み合わせ に関わらず口一レベルの信号が出力される。 これに対して、 一方の論理積部では、 ァドレス信号 A b、 A cの論理組み合わせに応じて何れか一つの論理積部が活性ィ匕 (ハイレベル） される。 論理和部を介してアドレス信号 A b、 A cに応じた何れか 一つの記憶プロック列選択信号 （S 0乃至 S 3のうち何れか一つ） が活性ィヒ （ハイ レベル） される。 これにより、 アクセス対象の記憶ブロックをブロック冗長する場 合、記憶プロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記 憶サブプロックが配置されている記憶プロック列が選択される。
第 1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長 判定手続きを行う際の冗長記憶プロック配置の例として、第 8図に第三の冗長記憶 ブロック配置を示す。 ここでは、 スモールバンク （バンク A、 D) に配置される場 合を例にとり説明する。冗長記憶プロックが記憶プロック列内の未配置領域に配置 される場合の実施形態である。
以下の説明では、 バンク Aについて説明するが、 バンク Dについても同様な構成 とすることができることは言うまでもなレ、。また、 ラージパンク （バンク B、 C) についても記憶プロックの未配置領域が存在すれば同様な構成とすることができ る。
バンク Aにおいては、先頭番地の記憶ブロックをブートセクタとして、 バンクの 最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に 1ブロック 分の空き領域が生ずる。第 8図においては、 S E L 1 6に示される記憶ブロック行 であって、 m= 0の記憶ブロック列に記憶ブロックが配置されない未配置領域が存 在する。 この未配置領域に冗長記憶プロックを配置する。
第三の冗長記憶ブロック配置 （第 8図） において冗長判定を行う際の記憶ブロッ ク列選択部 1 5 (第 3図） は、 第一の冗長記憶ブロック配置 （第 2図） において冗 長判定を行う際の記憶ブロック列選択部 1 5の構成例 （第 4図） と同様な構成を有 している。
第三の冗長記憶プロック配置では、第 4図における論理和部を記憶プロック列選 択信号 S 3の位置に代えて記憶プロック列選択信号 S 0の位置に備えればよい。 これにより、 冗長ブロック選択信号 B R E Dが非活性 （ローレベル） でありプロ ック冗長が行われない場合には、 論理積部のうちァドレス信号 A e、 A f の論理組 み合わせにより各記憶プロック列選択信号（S 0乃至 S 3のうち何れか一つ） が活 性化 （ハイレベル） され、 アクセス対象の記憶ブロックが配置されている記憶ブロ ック列が選択される。
冗長ブロック選択信号 B R E Dが活性ィヒ （ハイレベル） されブロック冗長が行わ れる場合には、 ァドレス信号 A e、 A f の論理組み合わせに関わらず全ての論理積 部の出力信号は非活性ィヒ （ローレベル） されるところ、 冗長ブロック選択信号 B R E Dに応じて論理和部の出力信号のみが活性化され、記憶プロック列選択信号 S 0 が活性化 （ハイレベル） され、 アクセス対象の記憶ブロックをブロック冗長する場 合、 冗長記憶プロックが配置されている記憶プロック列が選択される。
次に、 第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。 記 憶プロックおよび冗長記憶プロックを構成する記憶素子が電気的に書き換え可能 な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットェ レクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法 は、 ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより 行なわれる。 ここでこの注入方法において記憶素子の端子間電圧差は、 通常の読み 出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大き な電圧を印加しながら大きな電流を流してホットエレク トロンを発生させフロー ティングゲ一トへ電子を注入させることにより行われることが一般的である。 ビット線へのバイアス電圧供給は、冗長信号 REDが活性ィヒされた冗長時にァド レス信号 Ad dに応じてバイアス電圧 Vp r o gが調整される電圧制御部 21に より行われる。 Yデコーダ 23により選択されるグローバルビット線 GBLを介し て電荷が供給される。このときグローバルビット線 GBLには有限の配線抵抗が存 在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベル を確保するため、電圧制御部 21から Yデコーダ 23を介して記憶素子までのビッ ト線長に応じてバイアス電圧 Vp r o gを調整することが重要である。
第 9図に示す第四の冗長記憶ブロック配置では、 バイアス電圧の調整を、 冗長記 憶ブロックを含む記憶ブロックの配置位置に応じて行う。 すなわち、 電圧制御部 2 1から遠距離に属する記憶ブロックのグループ （グループ I) の記憶素子にバイァ ス印加する場合には、 バイアス電圧 Vp r o gは高い電圧レベルとする （Vp r 0 g=VH) 。 これに対して、 電圧制御部 21から近距離に属する記憶ブロックのグ ループ （グループ I I I) の記憶素子にバイアス印加する場合には、 バイアス電圧 Vp r o gは低い電圧レベルとする （Vp r o g=VL) (VLく VH) 。 グルー プ Iとグループ I I Iとの中間距離に属する記憶ブロックのグループ（グループ I I) の記憶素子にバイアス印加する場合には、 バイアス電圧 Vp r o gは中間的な 電圧レベルとする （Vp r 0 g=VM) (VLく VMく VH) 。
第 9図では、 冗長記憶ブロックは電圧制御部 21から最遠点に配置されており、 グループ Iに属している。記憶プロックの配置位置を示すァドレスに応じてバイァ ス電圧を調整すると共に、冗長記憶プロックへのアクセスの際にもバイアス電圧を 調整する回路構成例を、 第 10図に示す。
第 10図に示す第四の冗長記憶プロック配置に係るバイァス電圧供給部では、負 側入力端子に基準電圧 V r e f が入力された増幅器 A 1と増幅器 A 1によりゲー ト端子が駆動される PMOSトランジスタ P 1とを備えて、バイアス電圧 Vp r o gの電圧値が調整される。 PMOSトランジスタ P 1は、 ソース端子に電圧 VBS が供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧 Vp r o gが出力される。
増幅器 A 1の正側入力端子 N 1は、 パイァス電圧 V p r o gおよび接地電圧の 各々に容量素子 C 1および C 0を介して接続されている。正側入力端子 N 1は更に、 容量素子 C 2、 C 3の一端子が接続されており、他端子は、 正側電圧レベルをバイ ァス電圧 Vp r o gとし負側電圧レベルを接地電圧とするインバータ回路 I 1、 I 2の出力端子に接続されている。インバータ回路 I 1の入力端子は、 冗長信号 RE Dとグループ Iに配置されている記憶プロックを選択することを示すァドレス信 号 Ad d(I )とが入力されている論理和回路 G 1により制御される。インパータ回 路 I 2の入力端子は、 冗長信号 RED、 およびグループ I、 I Iに配置されている 記憶プロックを選択することを示すァドレス信号 A d d ( I )、 A d d ( I I ) が入 力されている論理和回路 G 2により制御される。
インバ一タ回路 I 1、 I 2では、 PMOSZNMOSトランジスタが排他的に導 通することにより、 容量素子 C 2、 C 3の他端子が、 バイアス電圧 Vp r o gある レヽは接地電圧に接続される。
バイァス電圧 V p r o gの電圧調整は、第 11図に示す直列接続された容量素子 CU、 CLにより行われる。 容量素子 CU、 CLの接続点がノード N 1であり、 増 幅器 A 1によりノード N 1の電圧レベルが基準電圧 V r e f に略等しく調整され ることにより、 容量素子の電圧按分式 （Vp r 0 g = (1 +CL/CU) XV r e f ) に応じてバイアス電圧 Vp r o gが所望の電圧値に調整される。 ここで、 冗長 信号 RED、 ァドレス信号 Ad d (I) 、 Ad d (I I) に応じて、容量素子 C 2、 C 3の他端子はバイアス電圧 Vp r o gまたは接地電圧のいずれかに接続される。 すなわち、 容量素子 CUとして構成され、 または容量素子 CLとして構成される。 バイアス電圧 Vp r o gの電圧値を必要に応じて可変に調整することができる。 具体的には、 非冗長時 （RED=L o) にグループ Iの記憶ブロックが選択され る （Ad d (I) =H i、 Ad d (I I) =L o) 場合、 あるいは冗長時 （RED =H i ) には、 論理和回路 Gl、 G 2の出力信号は共にハイレベルとなる。 インバ ータ回路 I 1、 I 2では共に NMOSトランジスタが導通して、 容量素子 C 2、 C 3の他端子は接地電圧に接続される。容量素子 C 2、 C 3は容量素子 C 0に加算さ れ、 容量素子〇し=じ0 +じ2 +。3、 容量素子 CU=C 1となる。 バイアス電圧 V p r o gは、
Vp r o g= (1+ (C0 + C2 + C3) /C 1) X V r e f · · (1) となる。
また、非冗長時（RED = L o)にグループ I Iの記憶プロックが選択される（A d d (I) =L o, Ad d (I I) =H i) 場合には、 論理和回路 Glの出力信号 はローレベル、 論理和回路 G 2の出力信号はハイレべノレとなる。インバ一タ回路 I 1/12では、 各々 PMOS/NMOSトランジスタが導通して、容量素子 C2Z C 3の他端子は、 各々バイアス電圧 Vp r o gZ接地電圧に接続される。容量素子 C 2は容量素子 C 1に、容量素子 C 3は容量素子 C 0に加算され、容量素子 C L = C0 + C3、 容量素子 CU=C 1 +C 2となる。 バイアス電圧 Vp r o gは、 Vp r o g = (1+ (C0 + C3) / (C 1+C2) ) X V r e f · · (2) となる。
更に、 非冗長時 （RED = L o) にグループ I I Iの記憶ブロックが選択される (Ad d (I) =L o、 Ad d (I I) =L o) 場合には、 論理和回路 G 1、 G 2 の出力信号は共に口一レベルとなる。 インバータ回路 I 1、 I 2では共に PMOS トランジスタが導通して、 容量素子 C 2、 C 3の他端子はバイアス電圧 Vp r o g に接続される。 容量素子 C 2、 C 3は容量素子 C 1に加算され、 容量素子 CL = C 0、 容量素子 CU=C 1 +C 2 + C 3となる。 バイアス電圧 Vp r o gは、 Vp r o g= (1 +C 0/ (C 1+C2 + C3) ) X V r e f · · (3) となる。
ァドレス信号により選択される記憶プロックの位置に応じて、更に冗長救済時の 冗長記憶ブロックの位置に応じて、 容量素子 C 2、 C 3の接続を変更してバイアス 電圧 Vp r o gの電圧値を調整することができる。電圧制御部から最遠点に冗長記 憶プロックがある第四の冗長記憶プロック配置（第 9図）では、プロック冗長の際、 アドレス信号に関わらず、 式 （1) に示す最も高電圧の電圧値をバイアス電圧 Vp r 0 gとして供給することができるので、ブロック冗長時のバイアス電圧 Vp r o gの電圧値を高電圧レベルとして冗長記憶プロックに十分なバイアス電圧を印加 することができる。
第 12図に示す第五の冗長記憶プロック配置では、第四の冗長記憶プロック配置 (第 9図）において冗長記憶プロックが電圧制御部 21から最遠点に配置されてい ることに代えて、 冗長記憶ブロックは最近点に配置されている。 すなわち、 冗長記 憶ブロックは、 電圧制御部 21から近距離に属する記憶ブロックのグループ （ダル ープ I I I) に属している。
第 13図に示すバイアス電圧の調整回路例では、第 10図に示す回路における論 理和回路 Gl G 2に代えて、 ノア論理回路 G 3、 論理積回路 G 5を備える。 ノア 論理回路 G 3には、 冗長信号 REDと、 アドレス信号 Ad d (I) が論理反転回路 G 4に入力されて論理反転された信号とが入力されている。 また、 論理積回路 G 5 には、 冗長信号 REDが論理反転回路 G 6に入力され論理反転された信号と、 アド レス信号 Ad d (I) および Ad d (I I) が論理和回路 G 7の出力信号とが入力 されている。
冗長信号 RED、 アドレス信号 Ad d (I) , Ad d (I I) に応じて、 容量素 子 C2 C 3の他端子がバイアス電圧 Vp r o gまたは接地電圧のいずれかに接続 され、 容量素子 CUまたは CLとして構成されることにより、 バイアス電圧 Vp r o gの電圧値を可変に調整することができる点は、 第 10図の場合と同様である。 第 13図では、 冗長時 （RED H i) には、 ノア論理回路 G 3、 論理積回路 G 5の出力信号は共にローレベルとなる。 インバータ回路 I 1 I 2では共に PMO Sトランジスタが導通して、容量素子 C 2 C 3の他端子はバイアス電圧 Vp r o gに接続される。 容量素子 C 2 C 3は容量素子 C 1に加算され、 容量素子 CL = 。0、容量素子〇11=。1+。2 +。3となる。バイアス電圧 Vp r o gは、式（3) となる。 冗長信号 REDの活性ィヒ （ハイレベル） に応じて、 アドレス信号に関わら ず、 式 （3) に示す最も低電圧の電圧値をバイアス電圧 Vp r o gとして供給する ことができるので、ブロック冗長時のバイァス電圧 V p r o gの電圧値を冗長記憶 プロックに適切なバイアス電圧として印加することができる。
第 14図に示す第六の冗長記憶プロック配置では、第四の冗長記憶プロック配置 (第 9図） および第五の冗長記憶ブロック配置 （第 12図） における冗長記憶プロ ックの電圧制御部 21からの配置位置に比して、 中間位置に配置されている。 すな わち、 冗長記憶ブロックは、 電圧制御部 21から中間距離に属する記憶ブロックの グループ （グループ I I) に属している。 第 15図に示すバイアス電圧の調整回路例では、第 10図に示す回路における論 理和回路 G1に代えてノア論理回路 G 3を備え、 アドレス信号 Ad d (I) が論理 反転回路 G 4に入力されて論理反転された上でノア論理回路 G 3に入力されてい る。 冗長信号 RED、 アドレス信号 Ad d (I) 、 Ad d (I I) に応じて、 容量 素子 C 2、 C 3の他端子がバイァス電圧 V p r o gまたは接地電圧のいずれかに接 続され、 容量素子 CUまたは CLとして構成されることにより、 バイアス電圧 Vp r o gの電圧値を可変に調整することができる点は、第 10図および第 13図の場 合と同様である。
第 15図では、 冗長時 （RED = H i) には、 ノア論理回路 G 3の出力信号は口 一レベルに、 論理積回路 G 2の出力信号はハイレベルとなる。インバータ回路 I 1 /\ 2では、 各々 PMOSZNMOSトランジスタが導通して、 容量素子 C2ZC 3の他端子は、 各々バイアス電圧 Vp r o g/接地電圧に接続される。容量素子 C 2は容量素子 C 1に加算され、 容量素子 C 3は容量素子 C 0に加算される。容量素 子 CL = C0 + C3、容量素子 CU = C 1 +C 2となる。 バイアス電圧 Vp r o g は、 式 （2) となる。 冗長信号 REDの活性化 （ハイレベル） に応じて、 アドレス 信号に関わらず、 式 （2) に示す中間電圧レベルの電圧値をバイアス電圧 Vp r o gとして供給することができるので、ブロック冗長時のバイアス電圧 Vp r 0 gの 電圧値を冗長記憶プロックに十分なバイァス電圧として印加することができる。 第 16図に示す第七の冗長記憶プロック配置では、第四の冗長記憶プロック配置 (第 9図） および第五の冗長記憶ブロック配置 （第 12図） を組み合わせた構成を 有してレ、る。 冗長記憶ブロック力 電圧制御部 21から最遠点および最近点に配置 されており、 記憶ブロックの配置グループとして、 グループ Iおよびグループ I I Iに属している。
更に第 16図では、 1つの記憶ブロック列に属する複数の記憶ブロックが冗長救 済される場合を示している。 すなわち、 記憶プロック 25は冗長救済されて、 グル ープ Iにあつて同一の記憶ブロック列に属する冗長記憶ブロック 25 Rにブロッ ク冗長され （図中、 （1) ) 、 記憶ブロック 26は冗長救済されて、 グループ I I Iにあって同一の記憶ブロック列に属する冗長記憶ブロック 26 Rにブロック冗 長され （図中、 （2) ) 、 更に、 記憶ブロック 27は冗長救済されて、 グループ I にあつて異なる記憶ブロック列に属する冗長記憶ブロック 2 7 Rにブロック冗長 され （図中、 （3 ) ) 、 記憶ブロック 2 8は冗長救済されて、 グループ I I Iにあ つて異なる記憶プロック列に属する冗長記憶プロック 2 8 Rにプロック冗長され る （図中、 （3 ) ) ものとする。
この場合、個々の記憶ブロック 2 5乃至 2 8に対するブロック冗長に当たっては、 冗長救済される記憶ブロック 2 5乃至 2 8ごとに冗長信号 R E D (N) (N = l乃 至 4 ) を備えることにより、 また必要に応じて記憶ブロック 2 5乃至 2 8を識別す るァドレス信号等と共に、冗長救済先の冗長記憶プロック 2 5 R乃至 2 8 Rの配置 位置等を識別する必要がある。 電圧制御部 2 1では、 冗長信号 R E D (N) および ァドレス信号に応じて冗長救済先の冗長記憶プロック 2 5 R乃至 2 8 Rを識別し て、冗長記憶プロック 2 5 R乃至 2 8 Rが配置されている位置までのビット線長に 応じたバイアス電圧 V p r o gを出力する。
以上、 詳細に説明したように本発明の第一実施形態によれば、 半導体記憶装置に おいて冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対し てはコラム冗長により冗長救済することができる。 このとき、 列指示信号の一例で ある記憶ブロック列選択信号 S m (m = 0乃至 3 ) に応じて冗長記憶ブロックが配 置されている記憶プロック列を選択してコラム冗長の制御が行われるので、欠陥記 憶プロックとは異なる記憶プロック列に配置されている冗長記憶プロックに置換 がされたとしても、冗長記憶プロック内の欠陥についてのコラム冗長を行うことが できる。 ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、 欠陥救済効率を向上させることができる。
ここで、 プロック列指示部の一例である記憶プロック列選択部 1 5により、 プロ ック冗長が行われない場合には、入力されたァドレス情報 A d d Bに応じた記憶ブ ロック列に対してコラム冗長記憶部 1 7およびコラム冗長判定部 1 9により、必要 に応じてコラム冗長が行われる。 また、 ブロック冗長時には、 アドレス情報 A d d Bに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部 1 7およびコラム冗長判定部 1 9により、 必要に応じてコラム冗長が行われる。 また、 プロック冗長判定部 1 3において、入力されたァドレス A d d Sと被冗長 プロック記憶部 1 1に予め格納されているァドレス情報とを、一致比較する手続き がプロック冗長判定ステップの一例である。また、コラム冗長判定部 1 9において、 入力されたァドレス A d dとコラム冗長記憶部 1 7に予め格納されているァドレ ス情報とを、 一致比較する手続きがコラム冗長判定ステップである。 更に、 記憶ブ 口ック列選択部 1 5において、選択された記憶プロックまたは冗長記憶ブロックが 配置されている記憶プロック列を選択する手続きがコラム冗長制御ステップであ る。
また、 バンク A乃至 Dにより区画される互いに隣接する 4列の記憶プロック列 (m = 0乃至 3 ) を被冗長ュニットとし、被冗長ュニットごとに含まれる記憶プロ ック列数より少ない数の冗長記憶プロックを備えることで、製造工程や回路構成の 改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶プロッ クを備えることができ、冗長記憶プロック内の欠陥に対してコラム冗長が可能であ ることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に 抑制しながら冗長救済効率を向上させることができる。
このとき、 第一の冗長記憶ブロック配置 （第 2図） または第三の冗長記憶ブロッ ク配置 （第 8図） に示すように、 冗長記憶プロックが特定の記憶プロック列に局在 する場合には、 ビット線が記憶ブロック列に使用されるビット線と共用されるので、 冗長記憶プロックに専用のビット線を引き回す必要はない。冗長記憶プロックが配 置されている記憶プロック列に属する記憶プロックに対するコラム冗長制御と、共 通の制御により冗長記憶プロックのコラム冗長制御を行うことができる。
更に、 第三の冗長記憶ブロック配置 （第 8図） では、 冗長記憶ブロックは記憶ブ 口 クの未配置領域に配置されるので、記憶プロックの配置仕様に応じて残される 空き領域を有効に利用することができる。冗長記憶ブロックを配置することによる チップダイ上の占有面積の増大はないと同時に、 ビット線およびワード線を周辺の 記憶プロックと共用することができる。専用の配線および専用の制御回路は不要で あり、 冗長記憶ブロック用に専用の配置領域を確保する必要もない。
また、 第二の冗長記憶ブロック配置 （第 5図） に示すように、 冗長記憶ブロック が記憶プロック列ごとに冗長記憶サブプロックに分割して配置される場合、特定の 記憶プロック列において冗長記憶プロックが突出配置されることはない。突出配置 されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、 記憶プロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良い レイァゥトを実現することができる。
また、本発明の第二実施形態によれば、 バイアス電圧供給部の一例である電圧制 御部 21から、記憶プロックまたは冗長記憶ブロックまでのグローバルビット線 G BL長が長いほど高電圧のバイアス電圧 Vp r o gが供給されるので、グローバル ビット線 G B Lの配線抵抗による電圧降下の影響を緩和することができ、電圧制御 部 21からの距離に関わらず、記憶プロック内の記憶素子または冗長記憶プロック 内の冗長記憶素子を所定の電圧値でバイァスすることができる。
更に、 第七の冗長記憶ブロック配置 （第 16図） に示すように、 電圧制御部 21 力 らの距離が異なる複数の冗長記憶プロックを備える場合には、冗長記憶プロック ごとに異なる冗長信号 RED (N) に応じてバイアス電圧 Vp r o gの電圧値を供 給することにより、各々の冗長記憶プロックの冗長記憶素子に所定のバイァス電圧 を供給することができる。
ここで、 第 10図、 第 13図、 第 15図に示される電圧制御部 21の回路構成例 において、 容量素子 CO乃至 C 3、 インバータ回路 I 1、 I 2、 およびその制御回 路 G 1乃至 G 7が電圧設定部の一例であり、増幅器 A 1および PMO Sトランジス タ P 1が電圧調整部の一例である。 電圧設定部では、 第 11図に示すように、 直列 接続される容量素子の容量比によりバイアス電圧 Vp r o gが分圧されるので、分 圧に際し定常的に電流が流れることはない。
また、 第 10図、 第 13図、 第 15図に示される電圧制御部 21においては、 非 冗長時、 アドレス信号 Ad d (I) 、 Ad d (I I) に応じてバイアス電圧 Vp r o gの電圧値が調整される第一電圧調整ステップを有すると共に、 冗長時に、 アド レス信号 Ad d (I) 、 Ad d (I I) に関わらず、 冗長信号 REDの活性化に応 じてバイアス電圧 Vp r o gの電圧値が調整される第二電圧調整ステップを有し ている。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しな い範囲内で種々の改良、 変形が可能であることは言うまでもない。
例えば、第一実施形態では、 第一乃至第三の冗長記憶ブロック配置の各々につい て、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続 きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の 冗長記憶プロック配置が任意に組み合わされた冗長構成についても、冗長記憶プロ ックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長 される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブ口ッ ク列選択信号に応じてコラム冗長を行うことができる。
また、 第二実施形態においては、 冗長記憶ブロックの配置位置が記憶ブロック列 間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、 冗長救済先を選択する冗長信号 R E D (N) (N = l乃至 4 ) や、 必要に応じて記 憶プロックを識別するァドレス信号等により、冗長記憶プロックの配置位置を特定 することができれば、冗長記憶プロックごとに適格な電圧値のバイァス電圧 V p r o gを供給することができる。 産業上の利用可能性
以上の説明から明らかなように本発明によれば、プロック冗長に加えブロック冗 長先の冗長記憶プロックにおいてコラム冗長を可能とすることにより、チップダイ の面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記 憶ブロックに対してビット線を介してバイアス電圧を供給する際、 ビット線長に応 じて電圧値を調整することにより冗長記憶プロックの配置位置に関わらず適格な 電圧バイァスを供給することが可能な半導体記憶装置および半導体記憶装置の冗 長制御方法を提供することが可能となる。

Claims

1 . ビット線とビット線に交差するヮード線とに接続される記憶素子がマトリク ス状に配置されてなる記憶ブロック力 ビット線を共有して記憶ブロック列を構成 すると共に、記憶プロック列がヮード線方向に展開される半導体記憶装置であって、 少なくとも一つの記憶プロック列には、記憶プロックとの間でビット線が共有さ れて配置される冗長記憶プロックを含み、
入力されるァドレス情報を含む記憶プロックが置換される場合に、冗長プロック 一一口
選択信号を出力して、何れか一つの冗長記憶プロックを選択するプロック冗長判定 部と、
の
前記冗長プロック選択信号に応じて列指示信号を出力して、選択された冗長記憶 プロックが含まれる記憶プロック列を指示するプロック列指示部と、
囲
冗長記憶プロックを含んだ記憶プロック列ごとに、 コラム冗長制御が行われるコ ラム冗長制御部とを備え、
前記列指示信号に応じて前記コラム冗長制御部により、選択された冗長記憶プロ ックのコラム冗長制御が行われることを特徴とする半導体記憶装置。
2 . 前記ブロック列指示部は、
前記冗長プロック選択信号の非入力時には、入力されたァドレス情報に応じた記 憶プロック列を指示し、
前記冗長プロック選択信号の入力時には、入力されたァドレス情報に関わらず前 記冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする請 求項 1に記載の半導体記憶装置。
3 . 前記コラム冗長制御部は被冗長情報記憶部を備え、 記憶プロック列に含まれ る、記憶プロックまたは および冗長記憶プロックについてのコラム被冗長ァドレ ス情報が格納されることを特徴とする請求項 1に記載の半導体記憶装置。
4 . 互いに隣接する少なくとも二つの記憶ブロック列を被冗長ュニットとし、 被冗長ュニットごとに、被冗長ュニットに含まれる記憶プロック列数より少ない 数の冗長記憶プロックを備えることを特徴とする請求項 1に記載の半導体記憶装 置。
5 . 冗長記憶ブロックは、被冗長ュニッ卜に含まれる記憶ブロック列ごとに冗長 記憶サブブロックに分割して配置され、
各冗長記憶サブプロックは、被冗長ュニットに含まれる記憶プロック列数につい ての 1を除く因数分解数で、記憶プロックの記憶容量を除した記憶容量を備えるこ とを特徴とする請求項 4に記載の半導体記憶装置。
6 . 冗長記憶ブロックは、被冗長ュニット内に存在する記憶ブロックの未配置領 域に配置されることを特徴とする請求項 4に記載の半導体記憶装置。
7 . 記憶素子は不揮発性記憶素子であり、 前記記憶プロックおよび前記冗長記憶 プロックは、一括消去の単位であることを特徴とする請求項 1乃至 6の少なくとも 何れか一項に記載の半導体記憶装置。
8 . 複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビ ット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置 であって、
記憶素子または Zおよび冗長記憶素子に、 ビット線を介してビット線長に応じて 高電圧のバイァス電圧を供給するバイァス電圧供給部を備え、
前記バイァス電圧供給部は、
非冗長時、記憶素子のビット線接続位置を示すァドレス情報に応じたバイアス電 圧値を供給し、
冗長時、 冗長選択信号に応じて前記アドレス情報が無効化され、 冗長記憶素子ま でのビット線長に応じたバイアス電圧値を供給することを特徴とする半導体記憶 装置。
9 . 前記バイァス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備 える場合、
前記バイァス電圧供給部は、
冗長記憶素子ごとに異なる冗長選択信号に応じたバイアス電圧値を供給するこ とを特徴とする請求項 8に記載の半導体記憶装置。
1 0 . 前記バイァス電圧供給部は、
前記ァドレス情報または および前記冗長選択信号に応じて、バイアス電圧の分 圧比が調整される電圧設定部と、 前記電圧設定部により設定される分圧電圧を基準電圧に調整することにより、 目 的のバイァス電圧値を調整する電圧調整部とを備えることを特徴とする請求項 8 に記載の半導体記憶装置。
1 1 . 前記電圧設定部は、 直列接続された容量素子の容量比に応じて分圧比を設 定することを特徴とする請求項 1 0に記載の半導体記憶装置。
1 2 . 記憶素子は、 所定数のビット線ごと、 および所定ビット線長ごとに記憶ブ ロックとして纏められ、冗長記憶素子はプロック冗長を行うための冗長記憶プロッ クに含まれ、
前記ァドレス情報は、 ビット線長方向に記憶プロックを識別するァドレス情報で あり、 前記冗長選択信号は、 プロック冗長により選択される冗長記憶プロックの識 別情報であることを特徴とする請求項 8に記載の半導体記憶装置。
1 3 . 記憶素子および冗長記憶素子は不揮発性記憶素子であり、 前記バイァス電 圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に 印加される電圧であることを特徴とする請求項 8乃至 1 2の少なくとも何れか一 項に記載の半導体記憶装置。
1 4 . ビット線とビット線に交差するヮード線とに接続される記憶素子がマトリ クス状に配置されてなる記憶プロック力 ビット線を共有して記憶プロック列を構 成すると共に、記憶プロック列がヮード線方向に展開される半導体記憶装置の冗長 制御方法であって、
入力されるァドレス情報に対して、少なくとも一つの記憶プロック列にビット線 が共有されて配置される冗長記憶プロックにブ口ック冗長を行うか否かを判定す るプロック冗長判定ステップと、
記憶プロック列ごとに、 コラム冗長を行うか否かを判定するコラム冗長判定ステ ップと、
前記ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される 場合には前記ァドレス情報に対応する記憶プロック列のコラム冗長情報を、プロッ ク冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶 プロック列のコラム冗長情報を、前記コラム冗長判定ステップに提供するコラム冗 長制御ステツプを有することを特徴とする半導体記憶装置の冗長制御方法。
1 5 . 複数のビット線の各々に接続される複数の記憶素子と、 少なくとも一本の ビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装 置の冗長制御方法であって、
ビット線を介して記憶素子または Zおよび冗長記憶素子にバイアス電圧を供給 するに当たり、
非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に 対応するァドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ス テップと、
冗長時に、前記ァドレス情報に代え冗長記憶素子までのビット線長に対応する冗 長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを 有することを特徴とする半導体記憶装置の冗長制御方法。
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