WO2005034072A1 - アクティブマトリックス表示パネルを備えた表示装置及びその駆動方法 - Google Patents

アクティブマトリックス表示パネルを備えた表示装置及びその駆動方法 Download PDF

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Takahisa Tanabe
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Definitions

  • the present invention relates to a display device having a matrix display panel and a driving method thereof.
  • the present invention relates to a display device having an active matrix display panel and a driving method thereof.
  • TFTs thin-film transistors
  • a-Si amorphous silicon
  • organic semiconductors etc.
  • a phenomenon that continues to be a voltage is applied to the gate gate one toss column sucrose Roh TOLEDO voltage Vth is shifted, i.e. that there is a gate stress and force s known Rereru (I column painting *, SJ Zi lker, C. Detcheverry , E.
  • An object of the present invention is to provide a display device including an active matrix display panel capable of suppressing gate stress and preventing a decrease in display quality, and a driving method thereof.
  • the display device of the present invention is a display device including an active matrix display panel having a plurality of pixel units each including a light emitting element and a thin film transistor for controlling a current flowing through the light emitting element, wherein the plurality of pixel units are A plurality of rows of the display panel are sequentially designated at predetermined timing for each frame in accordance with an input image signal and a power supply for supplying a power supply voltage to each of the plurality of rows, and each pixel unit in the one row is designated. And supplying a data pulse indicating a first gate voltage of the thin-film transistor to each pixel portion in the one row at the time of supplying the display scanning pulse.
  • a reset scan pulse is supplied to each pixel portion in the row of the row, and the gate-source voltage of the thin film transistor is applied to each pixel portion in the row of the first row at the time of the supply of the reset scan pulse, in a polarity opposite to that during the light emission drive.
  • display control means for supplying a reset pulse indicating a second gate voltage of the thin film transistor for reducing the voltage to 0 volts or near 0 volts. Supplying the first gate voltage corresponding to the data pulse to the gate of the thin film transistor in response to the data pulse, and supplying the second gate voltage corresponding to the reset pulse to the gate of the thin film transistor in response to the reset scan pulse. It is characterized by having a drive unit for supplying to the gate.
  • a scan pulse is supplied, and when the reset scan pulse is supplied, the voltage between the gate and the source of the thin film transistor is applied to each pixel portion in the first row in a polarity opposite to that during light emission driving. Or a reset pulse indicating a second gate voltage of the thin film transistor for reducing the voltage to 0 volts or near 0 volts.
  • the data signal is supplied in response to the display scan pulse. Supplying the first gate voltage corresponding to the pulse to the gate of the thin film transistor; The second gate voltage corresponding to the reset pulse is supplied to the gate of the thin film transistor in response to a scan pulse.
  • FIGS. 1A and 1B are diagrams showing a change in gate threshold voltage and a change in gate voltage-drain current characteristics, respectively.
  • FIG. 3 is a diagram showing a configuration of one pixel portion of a display panel in the device of FIG. 2 and a data signal supply circuit corresponding thereto.
  • FIG. 6 is a diagram showing the gate-source voltage in the display mode and reset mode of each frame.
  • FIG. 7 is a block diagram showing another embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration of one pixel portion of a display panel in the device of FIG. 7 and a data signal supply circuit corresponding thereto.
  • FIG. 9 is a diagram showing each period of the display mode and the reset mode for each frame.
  • FIG. 10 is a diagram showing the display mode of each frame and the gate-source voltage in the reset mode in the case of the device of FIG.
  • FIG. 13 is a diagram showing a configuration of one pixel portion of a display panel in the device of FIG. 7 and a corresponding data signal supply circuit as another embodiment of the present invention.
  • FIG. 14 is a diagram showing the display mode and each period of the reset mode for each frame in the embodiment of FIG.
  • FIG. 2 shows a display device using the active matrix display panel according to the present invention.
  • This display device includes a display panel 11, a scan pulse supply circuit 12, a data signal supply circuit 13, and a controller 15.
  • the display panel 11 is of an active matrix type composed of mXn pixels (m and n are integers equal to or greater than 2), each of which includes a plurality of data lines X1 to Xm arranged in parallel and a plurality of data lines X1 to Xm.
  • the scanning line Y 1 ⁇ Yn, a plurality of pixel portions PI ⁇ has a through PL m, n.
  • the pixel units PL i to PL m , n are arranged at intersections of the data lines X 1 to Xm and the scanning lines Y 1 to Yn, and all have the same configuration.
  • the pixel sections PL 1 to PL m , n are connected to a power supply line Z.
  • the power supply line Z is supplied with a power supply voltage (positive voltage Vdd) from a power supply (not shown).
  • each of the plurality of pixel units PL PLm, n includes two TFTs (thin film transistors) 31, 32, a capacitor 34, and an organic EL (Electric Port Luminescence) element 35.
  • the data line related to the pixel part is Xi (i is one of 1 to m)
  • the scanning line is Yj (j is one of l to n).
  • Each of the two TFTs 31, 32 is of a P-channel.
  • the gate of TFT31 is connected to scanning line Yj, and its source is connected to data line Xi.
  • One end of the capacitor 34 and the gate of the driving TFT 32 are connected to the drain of the TFT 31.
  • the other end of the capacitor 34 and the source of the TFT 32 are connected to the power supply line Z.
  • the drain of the TFT 32 is connected to the anode of the EL element 35.
  • the cathode of the EL element 35 is grounded.
  • Each frame of the input image signal is divided into a display mode period and a reset mode period as shown in FIG.
  • the display mode is set by the generation of the display scan pulse for each scanning line, and the display mode is changed to the reset mode by the generation of the reset scan pulse.
  • the display mode and the reset mode have the same time length.
  • the positions of the display mode and the reset mode are shifted in the time direction corresponding to the scanning timing for each scanning line.
  • the EL element in the pixel portion to which the pixel data pulse for light emission is supplied emits light.
  • the reset mode period is a non-emission period, and is a period in which the shift of the gate threshold voltage Vth due to good stress is suppressed.
  • pixel data pulses are generated from each of the pixel data pulse generation units, and supplied to the data lines X1 to Xm. If the scan line to which the display scan pulse is applied at that time is the pixel section shown in FIG. 3, TFT 31 is turned on, and the pixel data pulse from the pixel data pulse generation section 21 i is set to TFT.
  • the gate-source voltage of the drive TFT of the display mode and the reset mode for each frame of one pixel unit changes as shown in FIG. 6, for example.
  • the average value of the gate-source voltage is 0 V.
  • FIG. 7 shows a display device as another embodiment of the present invention.
  • This display device includes a display panel 41, a scanning pulse supply circuit 42, a data signal supply circuit 43, and a controller 45.
  • the display panel 41 is of an active matrix type composed of mXn pixels, and includes a plurality of data line pairs X la, X lb to Xma, Xmb each arranged in parallel, and a plurality of scanning line pairs Y la, Y lb ⁇ Yna, has a Ynb, a plurality of pixel portions PL ⁇ L M, and n.
  • the pixel section PLL i PLm, n is arranged at the intersection of the data line pair X la, X lb to X ma, X mb and the scanning line pair Y la, Y lb to Yna, Y nb, and all have the same configuration. Have.
  • the data lines Xla to Xma are for pixel data pulses, and the data line pairs Xlb to Xmb are for reset pulses.
  • the scanning lines Y la to Yna are display scanning lines, and the scanning lines Y lb to Ynb are reset scanning lines.
  • TFT 52 is for reset mode, its gate is connected to scan line Y jb and its source is connected to data line X ib.
  • One end of the capacitor 54 and the gate of the driving TFT 53 are connected to the drains of the TFTs 51 and 52.
  • the other end of the capacitor 54 and the source of the TFT 53 are connected to the power line Z.
  • the drain of the TFT 53 is connected to the anode of the EL element 55.
  • the cathode of the EL element 55 is grounded.
  • the data signal supply circuit 43 generates a pixel data pulse for each of the data lines Xla to Xma.
  • a reset pulse generator is provided for each of the data lines Xlb to Xmb.
  • a pixel data pulse generator 61 i is provided corresponding to the data line X ia
  • a reset pulse generator 62 i is provided corresponding to the data line X ib.
  • the pixel data pulse generator generates a pixel data pulse for each pixel located on the scanning line to which the display scanning pulse is supplied in accordance with the data control signal, and outputs the pixel data pulse to each pixel via the data lines Xla to Xma. Supply to the department.
  • Each frame of the input image signal is divided into a display mode and a reset mode as shown in FIG.
  • the display mode and the reset mode have the same time length.
  • the positions of the display mode and the reset mode are shifted in the time direction for each scanning line in accordance with the running timing.
  • the running speed of the display device of FIG. 7 is half that of the scanning speed of the display device shown in FIG. 2 (FIG. 4).
  • Vgs-r _Vgs-d
  • Vgs-r may be set to a voltage that alleviates gate stress.
  • Vgs-r k X Vgs_d, where k is an arbitrary negative constant.
  • Vgs-r 1 Vmax / 2
  • the display mode of each pixel and the gate-source voltage of the drive TFT of each reset mode of each reset mode change as shown in FIG. 10, for example. .
  • the gate-source voltage Vgs-d changes according to the amplitude value of the pixel data pulse, but Vgs-r is always set to one Vmax / 2.
  • the display mode period and the reset mode period of each frame are equal, but may be different periods.
  • each of the embodiments described above the method of displaying one frame as one field has been described.
  • an apparatus that drives a display panel using a so-called subfield method that divides one frame period into a plurality of field periods is described.
  • the present invention may be applied to a computer.
  • a display device using the subfield method the configuration shown in FIG. 7 is used, and the configuration shown in FIG. 8 can be used as it is for each of the plurality of pixel units Pi to PL m , n .
  • Each frame period of the input image signal is divided into, for example, three field periods as shown in FIG. Further, each field period is provided with a display mode period and a reset mode period.
  • the first field has the first display mode and the first reset mode
  • the second field has the second display mode and the second reset mode
  • the third field has the third display mode and the first reset mode.
  • the first display mode and the first reset mode have a time length equal to each other and are shorter than each of the other modes.
  • the second display mode and the second reset mode have the same time length.
  • the third display mode and the third reset mode have equal time lengths, and are longer than the other modes.
  • the gate of the TFT 53 is used during the display mode of the first and second fields.
  • the source-to-source voltage is set to the voltage Vgs-d.
  • This voltage Vgs-d is a voltage for turning on the TFT 53.
  • the gate-source voltage of the TFT 53 is set to 0 V during the display mode of the third field, and the TFT 53 is turned off.
  • the gate-source voltage of the TFT 53 is set to 0 V during the reset mode of the third field.
  • a goo that turns off TFT 53 The display mode may be a voltage Voff (Voff ⁇ 0) other than 0 V as long as the voltage is between the source and the source, and accordingly, the gate-source voltage is set to 1 Voff during the reset mode. Is done.
  • FIG. 13 shows a pixel portion as another embodiment of the present invention.
  • This pixel section has two sets (drive sections A and B) of the configuration of the pixel section shown in FIG. 3 except for the EL element. That is, the driving section A includes two TFTs 71 and 72 and a capacitor 74 while using the organic EL element 75 in common, and the driving section B includes two TFTs 81 and 82 and a capacitor 84.
  • Two data lines Xia, Xib and one scanning line Yj are related to one pixel portion.
  • the data line Xia is connected to the source of the TFT 71
  • the data line Xib is connected to the source of the TFT81
  • the scanning line Yj is connected to the gates of the TFTs 71 and 81.
  • a pixel data pulse is supplied to the data line X ia from the pixel data pulse generator 94 i in the data signal supply circuit 93 via the switch 96 i during the odd frame period, and to the data line X ia during the even frame period.
  • a reset pulse is supplied from a reset pulse generator 95i in the data signal supply circuit 93 via a switch 96i.
  • the reset pulse is supplied to the data line X ib from the reset pulse generator 95 i in the data signal supply circuit 93 via the switch 97 i during the odd frame period, and the data signal is supplied to the data line X ib during the even frame period.
  • a pixel data pulse is supplied from a pixel data pulse generator 94i in the circuit 93 via a switch 97i.
  • the driving unit A sets the gate-source voltage Vgs-r of the TFT 72 to _Vgs during the reset mode period of the next frame. Set to -d.
  • the driving unit B performs the gate-source voltage of the TFT 82 during the reset mode period of the next frame.
  • Vgs-r is set to _Vgs-d.
  • a reset pulse for individually setting the gate-source voltage of the thin film transistor to the opposite polarity to that during the light emission driving is supplied to the selected pixel portion when the reset scanning pulse is supplied.
  • the individual supply of the reset pulse sets the gate-drain voltage of the thin film transistor to the opposite polarity to that during light emission driving. It may be to meet.
  • each pixel portion of the display panel is not limited to the configuration of the combination of the data setting TFT and the driving TFT described above, but may be a current program type circuit.
  • the organic EL element is used as the light emitting element has been described.
  • the present invention is applied to other current driven type light emitting elements such as an inorganic LED and an FED (Field Emission Display). can do.
  • the gate voltage is applied such that the gate / source voltage of the driving TFT is set to the polarity opposite to that during the light emission driving every time the light emission driving of the EL element is performed.
  • the display quality can be prevented from deteriorating.

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Abstract

　ゲートストレスを抑制して表示品質の低下を防止することができるアクティブマトリックス表示パネルを備えた表示装置及びその駆動方法。表示用走査パルスの供給時に１の行内の各画素部に薄膜トランジスタの第１のゲート電圧を示すデータパルスを個別に供給し、その後、１の行内の各画素部にリセット用走査パルスを供給し、リセット用走査パルスの供給時に１の行内の各画素部に薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性にせしめるための薄膜トランジスタの第２のゲート電圧を示すリセットパルスを個別に供給する。

Description

明細書 ブマトリックス表示パネルを備えた表示装置及びその駆動方法 技術分野
本発明は、 アクティブマトリックス表示パネルを備えた表示装置及びその駆動 方法に関する。
背景技術
発光素子を用いたアクティブマトリックス表示器には、 画素毎の駆動素子とし て多結晶シリコン、 アルモファスシリコン（a- Si)や有機半導体等を用いた T F T (Thin Fi lm Transistor：薄膜トランジスタ）が用いられている。 アルモファスシ リコン或いは有機半導体を用いた T F Tには、 ゲートに電圧を印加し続けるとゲ 一トスレツショノレド電圧 Vthがシフトする現象、すなわちゲートストレスがある こと力 s知られてレヽる （ί列えは *、 S. J. Zi lker, C. Detcheverry, E. Cantatore, and D. M. de Leeuw: APPLIED PHYSICS LETTERS VOLUME 79, NUMBER 8 20AUGUST 2001 "Bias stress in organic thin_i i丄 m transistors and logic gates"参照) 0 こ の現象を Pチャネル T F Tを例に説明する。 図 1 A及び図 1 Bにゲートス トレス によるゲートスレツショルド電圧 Vthのシフトの様子を示す。 Pチャネル T F T の場合には、 ゲート · ソース間電圧 Vgsをマイナスにして印加し続けると、 ゲー トス トレスによって時間経過と共にゲートスレツショルド電圧 Vth が図 1 Aに 示すようにマイナス方向に変化し、 これにより、 例えば、 図 1 Bに示すように V thlから Vth2にシフトしていく。 この変化は、 Vgsを 0 V若しくはプラスにし て印加し続けることによって基の Vthに復帰する。逆に、 Vgsをプラスにして印 カロし続けると、 時間経過と共に Vthはプラス方向にシフトし、 その後、 Vgsを 0 V若しくはマイナスにして印加し続けることによって元の Vthに復帰する。 シフ ト量は、 Vgsの絶対値及び印加時間が大きいほど大きくなる。 このような特性を 示す T F Tを有機 E L素子の駆動に用いると、表示中に徐々に Vthがシフトして いくことになる。
従来の駆動方法では、 Vthの初期値のばらつきに加えてゲートストレスによる Vthの変動まで見込んで駆動電圧、 駆動条件を設定する必要があるため、 駆動電 圧の上昇を招き、 消費電力の増大をもたらしていた。 また、 Vthのばらつきが大 きくなるに従って、 それを補正する回路を用いたとしても駆動電流の誤差が大き くなり表示品質の低下をもたらすという欠点もあった。
発明の開示
本発明の目的は、 ゲートス トレスを抑制して表示品質の低下を防止することが できるアクティブマトリックス表示パネルを備えた表示装置及びその駆動方法を 提供することである。
本発明の表示装置は、 各々が発光素子とその発光素子に流れる電流を制御する 薄膜トランジスタとを含む複数の画素部を有するアクティブマトリックス表示パ ネルを備えた表示装置であって、前記複数の画素部に電源電圧を供給する電源と、 入力画像信号に応じて、 フレーム毎に前記表示パネルの複数行のうちカゝら 1の行 を所定のタイミングで順次指定し、 前記 1の行内の各画素部に表示用走査パルス を供給し、 前記表示用走査パルスの供給時に前記 1の行内の各画素部に前記薄膜 トランジスタの第 1のゲート電圧を示すデータパルスを供給し、 その後、 前記 1 の行内の各画素部にリセット用走査パルスを供給し、 前記リセット用走査パルス の供給時に前記 1の行内の各画素部に前記薄膜トランジスタのゲ一ト · ソース間 電圧を発光駆動時とは逆極性に、 又は 0ボルト又は 0ボルト近傍にせしめるため の前記薄膜トランジスタの第 2のゲート電圧を示すリセットパルスを供給する表 示制御手段と、 を含み、 前記複数の画素部各々は、 前記表示用走査パルスに応答 して前記データパルスに対応した前記第 1のゲート電圧を前記薄膜トランジスタ のゲートに供給し、 前記リセット用走査パルスに応答して前記リセッ トパルスに 対応した前記第 2のゲート電圧を前記薄膜トランジスタのゲートに供給する駆動 部を有することを特徴としている。
本発明の駆動方法は、 各々が発光素子とその発光素子に流れる電流を制御する 薄膜トランジスタと含む複数の画素部を有するアクティブマトリックス表示パネ ルの駆動方法であって、 前記複数の画素部に電源電圧を供給し、 入力画像信号に 応じてフレーム毎に前記表示パネルの複数行のうちから 1の行を所定のタイミン グで順次指定し、 前記 1の行内の各画素部に表示用走査パルスを供給し、 前記表 示用走査パルスの供給時に前記 1の行内の各画素部に前記薄膜トランジスタの第 1のゲート電圧を示すデータパルスを供給し、 その後、 前記 1の行内の各画素部 にリセッ ト用走査パルスを供給し、 前記リセット用走査パルスの供給時に前記 1 の行内の各画素部に前記薄膜トランジスタのゲート · ソース間電圧を発光駆動時 とは逆極性に、 又は 0ボルト又は 0ボルト近傍にせしめるための前記薄膜トラン ジスタの第 2のゲート電圧を示すリセットパルスを供給し、 前記複数の画素部各 々においては、 前記表示用走査パルスに応答して前記データパルスに対応した前 記第 1のゲート電圧を前記薄膜トランジスタのゲートに供給し、 前記リセッ ト用 走査パルスに応答して前記リセットパルスに対応した前記第 2のゲート電圧を前 記薄膜トランジスタのゲートに供給することを特徴としている。
図面の簡単な説明
図 1 A及び図 1 Bはゲートスレツショルド電圧の変化及びゲート電圧一ドレイ ン電流特性の変化を各々示す図である。
図 2は本発明の実施例を示すブロック図である。
図 3は図 2の装置中の表示パネルの 1つの画素部及びそれに対応したデータ信 号供給回路内の構成を示す図である。
図 4はフレーム毎の表示モード及びリセットモ一ドの各期間を示す図である。 図 5は表示モード及びリセットモード各々におけるゲート · ソース間電圧の設 定範囲を示す図である。
図 6は各フレームの表示モード及びリセットモードにおけるゲート · ソース間 電圧を示す図である。
図 7は本発明の他の実施例を示すブロック図である。
図 8は図 7の装置中の表示パネルの 1つの画素部及びそれに対応したデータ信 号供給回路内の構成を示す図である。
図 9はフレーム毎の表示モード及びリセットモ一ドの各期間を示す図である。 図 1 0は図 7の装置の場合の各フレームの表示モード及びリセットモ一ドにお けるゲート · ソース間電圧を示す図である。
図 1 1はサブフィールド法を適用した場合のフレーム毎の表示モード及びリセ ットモードの各期間を示す図である。
図 1 2はサブフィールド法を適用した場合の各フレームの表示モード及びリセ ットモードにおけるゲート · ソース間電圧を示す図である。
図 1 3は本発明の他の実施例として図 7の装置中の表示パネルの 1つの画素部 及びそれに対応したデータ信号供給回路内の構成を示す図である。
図 14は図 1 3の実施例におけるフレーム毎の表示モード及びリセッ トモ一ド の各期間を示す図である。
発明を実施するための形態
以下、 本発明の実施例を図面を参照しつつ詳細に説明する。
図 2は本発明によるアクティブマトリックス表示パネルを用いた表示装置を示 している。 この表示装置は、 表示パネル 1 1、 走査パルス供給回路 1 2、 データ 信号供給回路 1 3、 及びコントローラ 1 5を備えている。
表示パネル 1 1は、 mXn個 （m, nは 2以上の整数） の画素からなるァクテ イブマトリックス型のものであり、 各々が平行に配置された複数のデータ線 X 1 〜Xmと、 複数の走査線 Y 1〜Ynと、 複数の画素部 P I^, 〜P Lm, nを有し ている。 画素部 P L i〜P Lm, nは、 データ線 X 1〜Xmと走査線 Y 1〜Yn との交差部分に配置され、 全て同一の構成を有する。 また、 画素部 PL 1〜P Lm, nは電源線 Zに接続されている。 電源線 Zには電源 （図示せず） から電源電 圧 （正電圧 Vdd) が供給される。
複数の画素部 P L PLm, n各々は図 3に示すように、 2つの TFT (薄 膜トランジスタ） 31, 32と、 キャパシタ 34と、 有機 EL (エレク ト口ルミ ネッセンス） 素子 35とを備えている。 図 3に示した画素部ではそこに関係する データ線を X i ( iは 1〜mのうちのいずれか 1 ) 、 走査線を Y j ( j は l〜n のうちのいずれか 1) としている。 2つの TFT 3 1, 32各々は Pチャネルのものである。 TFT3 1のゲート は走査線 Y j に接続され、 そのソースはデータ線 X iに接続されている。 TFT 31のドレインにはキャパシタ 34の一端と駆動 TFT 32のゲートとが接続さ れている。 キャパシタ 34の他端と T FT 32のソースとは電源線 Zに接続され ている。 TFT 32のドレインは EL素子 35のアノードに接続されている。 E L素子 35のカソードはアース接続されている。
表示パネル 1 1の走査線 Y 1〜Y ηは走査パルス供給回路 12に接続され、 ま たデータ線 X 1〜Xmはデータ信号供給回路 1 3に接続されている。 コントロー ラ 1 5は入力される画像信号に応じて表示パネル 1 1を階調駆動制御するために 走查制御信号及びデータ制御信号を生成する。 走査制御信号は走査パルス供給回 路 1 2に供給され、 データ制御信号はデータ信号供給回路 1 3に供給される。 走査パルス供給回路 1 2は、 走査制御信号に応じて表示用走査パルスを所定の タイミングで走査線 Y l〜Ynにその順番で供給し、 リセット用走査パルスを所 定のタイミングで走査線 Υ：!〜 Υ ηにその順番で供給する。 その表示用走査パル ス及びリセット用走査パルスの供給は入力画像信号のフレーム毎に行われる。 走 査線毎に 1つの表示用走查パルスが供給されてから 1ノ 2フレーム期間後にリセ ッ ト用走査パルスが供給される。
データ信号供給回路 1 3は、 データ制御信号に応じて走査パルスが供給される 走査線上に位置する画素部各々に対する画素データパルスを生成する。 その画素 データパルスは発光輝度を示すデータ信号である。 データ信号供給回路 1 3は、 データ線 X 1〜Xmを介して発光駆動すべき少なくとも 1の画素部に対して画素 データパルス及びリセットパルスを供給する。 非発光の画素部に対しては E L素 子を発光させることがないレベルの画素データパルス及びリセットパルスを供給 する。 データ信号供給回路 1 3には、 データ線 X 1〜X m毎に画素データパルス 発生部及びリセットパルス発生部が備えられている。例えば、図 3に示すように、 データ線 X iに対応して画素データパルス発生部 2 1 i及びリセットパルス発生 部 2 2 iが備えられている。 画素データパルス発生部はデータ制御信号に応じて 画素データパルスを発生してデータ線 X 1〜X mに供給する。 リセッ トパルス発 生部はデータ制御信号に応じてリセットパルスを発生してデータ線 X 1〜X mに 供給する。
入力画像信号の各フレームは図 4に示すように、 表示モードの期間とリセット モードの期間とに分けられている。 走査線毎に表示用走查パルスの発生によって 表示モードとなり、 リセット用走査パルスの発生によって表示モードからリセッ トモ一ドに変わる。 表示モードとリセッ トモードとは互いに等しい時間的長さを 有する。 各フレーム期間において表示モードとリセットモードとの位置は走査線 毎に走査タイミングに対応して時間方向にずれている。 表示モードの期間は発光 のための画素データパルスが供給された画素部の E L素子を発光させる。 リセッ トモ一ドの期間は非発光期間であり、 グートストレスによるゲートスレツショル ド電圧 Vthのシフトを抑制する期間である。
表示モードの期間では、 先ず、 画素データパルス発生部各々から画素データパ ルスが発生され、 データ線 X 1〜X mに供給される。 そのとき表示用走査パルス が印加された走査線が図 3に示した画素部であるとして説明すると、 T F T 3 1 がオンとなり、 画素データパルス発生部 2 1 iからの画素データパルスが T F T
3 1を介して T F T 3 2のゲートに第 1のゲート電圧として供給される。 これに より、 キャパシタ 3 4が充電され、 E L素子 3 5を駆動する T F T 3 2のゲート 'ソース間電圧が電圧 Vgs-dに設定される。 Vgs-d≤0 Vであり、 E L素子の発 光のためには Vgs_dく Vthである。
リセット用走査パルスが供給され、表示モードに続く リセットモードになると、 それと同時にリセットパルス発生部各々からリセットパルスが発生され、 データ 線 X l〜X mに供給される。 表示モードの場合と同様に図 3に示した画素部につ いて説明すると、 リセット用走査パルスに応じて T F T 3 1がオンとなり、 リセ ットパルス発生部 2 2 iからのリセットパルスが T F T 3 1を介して T F T 3 2 のゲートに第 2のゲート電圧として供給される。 これにより、 画素部のキャパシ タ 3 4が表示モードとは逆極性で充電され、 T F T 3 2のゲート · ソース間電圧 が電圧 Vgs- rに設定される。 Vgs- r≥0 Vであり、 Vgs- r=— Vgs- dの関係があ る。
表示モード期間のゲート ·ソース間電圧 Vgs- dの設定範囲とリセッ トモード期 間のゲート ·ソース間電圧 Vgs-rの設定範囲とは図 5に示すように示すことがで きる。 1つの画素部の表示モード期間のゲート ·ソース間電圧 Vgs- dが V 1であ れば、 それに続くリセットモ一ド期間のグート ·ソース間電圧 Vgs- rは一 V 1と なる。 なお、 Vraaxは Vgs- dの設定範囲の絶対値の最大値であり、 — Vmaxは V gs-rの設定範囲の絶対値の最大値である。
1つの画素部のフレーム毎の表示モード及びリセットモ一ド各々の駆動 T F T のゲート · ソース間電圧は例えば、 図 6に示す如く変化する。 ゲート · ソース間 電圧は画素データパルスの振幅値に応じて変化し、 ゲート . ソース間電圧に応じ たドレイン電流が駆動 T F T及び E L素子には流れる。 フレーム 1〜4各々にお いて Vgs- r=_Vgs-dの関係が得られている。 ゲート ·ソース間電圧の平均値は 0 Vとなる。
このように、 各フレームにおいて駆動 T F Tにゲート ·ソース間電圧 Vgs- dが 印加されると、 それに対応してゲート · ソース間電圧 Vgs- rが印加されるので、 ゲートス トレスを解消させることができ、 その結果、 ゲートスレツショルド電圧 Vthの変動を抑えることができる。
図 7は本発明の他の実施例として表示装置を示している。 この表示装置は、 表 示パネル 4 1、 走査パルス供給回路 4 2、 データ信号供給回路 4 3、 及びコント ローラ 4 5を備えている。
表示パネル 4 1は、 mX n個の画素からなるアクティブマトリックス型のもの であり、 各々が平行に配置された複数のデータ線対 X la， X lb〜Xma, Xmb と、 複数の走査線対 Y la, Y lb〜Yna, Ynbと、 複数の画素部 P L 〜Ρ LM, nを有している。 画素部 P L L i PLm, nは、 データ線対 X la, X lb〜X ma, Xmbと走査線対 Y la， Y lb〜Yna, Y nbとの交差部分に配置され、 全 て同一の構成を有する。 データ線 X la〜Xmaは画素データパルス用であり、 デ 一タ線対 X lb〜Xmbはリセットパルス用である。走査線 Y la〜Ynaは表示走 查線であり、 走査線 Y lb〜Ynbはリセット走査線である。
複数の画素部 P L , 1〜P LM, n各々は図 8に示すように、 3つの T F T 5 1 〜5 3と、 キャパシタ 5 4と、 有機 EL素子 5 5とを備えている。 図 8に示した 画素部ではそこに関係するデータ線対を X i a， X i b ( iは l〜mのうちのいず れか 1 ) 、 走査線対を Y j a, Y j b ( jは l〜nのうちのいずれか 1 ) としてい る。 3つの TFT 51〜53各々は Pチャネルのものである。 TFT 51は表示モ ード用であり、 そのゲートは走査線 Y j a に接続され、 そのソースはデータ線 X i a に接続されている。 TFT 52はリセットモード用であり、 そのゲートは走 査線 Y j bに接続され、そのソースはデータ線 X i bに接続されている。 TFT 5 1 , 52のドレインにはキャパシタ 54の一端と駆動 T FT 53のゲートとが接 続されている。 キャパシタ 54の他端と TFT 53のソースとは電源線 Zに接続 されている。 T F T 53のドレインは E L素子 55のアノードに接続されている。 EL素子 55のカソードはアース接続されている。
表示パネル 41の走査線対 Y la， Y lb〜Yna, Y n bは走査パルス供給回路 42に接続され、 またデータ線対 X I a, X lb〜Xma, Xmbはデータ信号供給 回路 43に接続されている。 コントローラ 45は入力される画像信号に応じて表 示パネル 1 1を階調駆動制御するために走査制御信号及びデータ制御信号を生成 する。 走査制御信号は走査パルス供給回路 42に供給され、 データ制御信号はデ ータ信号供給回路 43に供給される。
走査パルス供給回路 42は、 走査制御信号に応じて表示用走査パルスを所定の タイミングで走査線 Y la〜Ynaにその順番で供給し、 リセット用走査パルスを 所定のタイミングで走査線 Y lb〜Ynbにその順番で供給する。その各走査パル スの供給は入力画像信号のフレーム毎に行われる。 1フレームに対する表示用走 査パルスの走查期間とリセット用走査パルスの走査期間とは長さにおいて同一で ある。 同一フレームに対しては表示用走査パルスによる走査が開始されてから 1 / 2走査期間だけ遅れてリセッ ト用走査パルスによる走査が開始される。
データ信号供給回路 43は、データ線 X la〜Xma毎に画素データパルス発生 部及ぴデータ線 X lb〜Xmb毎にリセットパルス発生部を備えている。 例えば、 図 8に示すように、 データ線 X ia に対応して画素データパルス発生部 6 1 iが 備えられ、 データ線 X ib に対応してリセットパルス発生部 62 iが備えられて いる。 画素データパルス発生部は、 データ制御信号に応じて表示用走査パルスが 供給される走査線上に位置する画素部各々に対する画素データパルスを生成し、 それをデータ線 X la〜Xmaを介して各画素部に対して供給する。 また、 リセッ トパルス発生部はデータ制御信号に応じてリセット用走査パルスが供給される走 査線上に位置する画素部各々に対するリセットパルスを生成し、 それをデータ線 X lb〜Xmbを介して各画素部に対して供給する。非発光の画素部に対しては E L素子を発光させることがないレベルの画素データパルス及びリセットパルスを 供給する。
入力画像信号の各フレームは図 9に示すように、 表示モードとリセットモード とに分けられている。 表示モードとリセットモードとは互いに等しい時間的長さ を有する。 各フレーム期間において表示モードとリセットモードとの位置は走査 線毎に走查タイミングに対応して時間方向にずれている。 この図 9から分かるよ うに、 図 7の表示装置の走查速度は図 2に示した表示装置の走査速度 （図 4) に 比べて 1/2になっている。
表示モードでは、 先ず、 画素データパルス発生部各々から画素データパルスが 発生され、 データ線 X la〜Xmaに供給される。 そのとき表示用走査パルスが印 加された表示走査線が図 8に示した画素部であるとして説明すると、 表示用走査 ノ レスによって TFT 51がオンとなり画素データパルスに応じて画素部のキヤ パシタ 54が充電され、 E L素子 55を駆動する TFT 53のゲート · ソース間 電圧が電圧 Vgs- dに設定される。 Vgs- d≤ OVであり、 E L素子の発光のために は Vgs- dく Vthである。
その表示モードに続く リセットモ一ドになると、 リセットパルス発生部 6 2 J 〜 6 2m各々からリセットパルスが発生され、 データ線 X lb〜Xmb に供給され る。 表示モードの場合と同様に図 8に示した画素部について説明すると、 リセッ ト用走査パルスによって TFT 5 2がオンとなり、 リセットパルスに応じて画素 部のキャパシタ 34が表示モードとは逆極性で充電され、 TFT 5 3のゲート · ソース間電圧が電圧 Vgs- r に設定される。 Vgs-r 0 Vであり、 Vgs- r=— V gs-dの関係がある。
なお、 Vgs- r=_Vgs-dではなくて、 Vgs-rはゲートス トレスを緩和する電圧 に設定しても良い。 例えば、 Vgs-r=k X Vgs_dとし、 kは任意の負の定数であ る。 或いは Vgs- r=Cの如く負の固定値 Cとしても良い。 Vgs - r=一 Vmax/2と した場合には、 1つの画素部のフレーム毎の表示モード及びリセットモ一ド各々 の駆動 T FTのゲート · ソース間電圧は例えば、 図 1 0に示す如く変化する。 ゲ ート ·ソース間電圧 Vgs- dは画素データパルスの振幅値に応じて変化するが、 V gs-rは常時一 Vmax/2に設定される。
上記した各実施例においては、 各フレームの表示モードの期間とリセットモー ドの期間とが等しいが、 互いに異なる期間にしても良い。
また、 上記した各実施例においては、 1フレームを 1フィールドとして表示す る方法について説明したが、 1フレーム期間を複数のフィールド期間に分割する、 いわゆるサブフィールド法を用いて表示パネルを駆動する装置に本発明を適用し ても良い。 サブフィールド法を用いた表示装置としては、図 7に示した構成を用い、更に、 複数の画素部 P i〜P L m, n各々としては図 8に示した構成をそのまま用い ることができる。入力画像信号の各フレーム期間は例えば、図 1 1に示すように、 3つのフィールド期間に分割されている。 また、 各フィールド期間には表示モー ド期間とリセットモード期間とが設けられている。 すなわち、 第 1フィールドに は第 1表示モード及び第 1 リセッ トモードが存在し、 第 2フィールドには第 2表 示モード及び第 2 リセッ トモードが存在し、 第 3フィールドには第 3表示モード 及び第 3 リセッ トモードが存在する。 第 1表示モード及び第 1 リセッ トモードは 互いに等しい時間的長さを有し、 他の各モードより短い期間である。 第 2表示モ 一ド及び第 2リセットモードは互いに等しい時間的長さを有する。 第 3表示モー ド及び第 3リセットモードは互いに等しい時間的長さを有し、 他の各モードより 長い期間である。
かかるサブフィールド法を用いた表示装置においては、 画素部の E L素子を発 光させるフィールドでは、 図 1 2に示すように、 第 1及び第 2フィールドの表示 モードの期間には T F T 5 3のゲート · ソース間電圧は電圧 Vgs- d に設定され る。 この電圧 Vgs- dは T F T 5 3をオン状態にさせる電圧である。 第 1及び第 2 フィールドのリセッ トモードの期間には T F T 5 3のゲート · ソース間電圧は電 圧 _ Vgs-d (= Vgs-r)に設定される。 一方、 画素部の E L素子を非発光にさせる フィールドでは、 第 3フィールドの表示モードの期間には T F T 5 3のゲート · ソース間電圧は 0 Vに設定され、 T F T 5 3をオフ状態にさせる。 第 3フィ一ル ドのリセッ トモ一ドの期間には T F T 5 3のゲート · ソース間電圧は 0 Vに設定 される。 ただし、 非発光のフィールドでは、 T F T 5 3をオフ状態にさせるグー ト · ソ一ス間電圧であれば、 表示モードは 0 V以外の電圧 Voff (Voff< 0) で も良く、 それに対応してリセットモードの期間にはゲート · ソース間電圧は一 V off に設定される。
図 1 3は本発明の他の実施例として画素部を示している。 この画素部は図 3に 示した画素部の構成を EL素子を除いて 2組 （駆動部 A, B) 備えられている。 すなわち、有機 E L素子 75を共通にして駆動部 Aは 2つの TFT 71 , 72と、 キャパシタ 74とを備え、 駆動部 Bは 2つの TFT 8 1 , 82と、 キャパシタ 8 4とを備えている。 1つの画素部に対して 2つのデータ線 X i a, X ibと 1つの 走査線 Y j とが関係する。 データ線 X ia は TFT 71のソースに接続され、 デ ータ線 X i b は TFT 81のソースに接続され、 走査線 Y jは TFT 7 1， 8 1 のゲートに接続されている。
データ線 X ia には奇数フレーム期間ではデータ信号供給回路 93内の画素デ 一タパルス発生部 94 iから画素データパルスがスィッチ 96 iを介して供給さ れ、 偶数フレーム期間ではデータ線 X i a にはデータ信号供給回路 93内のリセ ットパルス発生部 95 iからリセットパルスがスィツチ 96 iを介して供給され る。 データ線 X ib には奇数フレーム期間ではデータ信号供給回路 93内のリセ ットパルス発生部 95 iからリセッ トパルスがスィツチ 97 iを介して供給さ れ、 偶数フレーム期間ではデータ線 X ib にはデータ信号供給回路 93内の画素 データパルス発生部 94 iから画素データパルスがスィッチ 97 iを介して供給 される。
よって、 入力画像信号の各フレームにおいては図 14に示すように、 フレー ム 1では駆動部 Aが表示モード期間となり、 画素データパルスに応じて E L素子 7 5を駆動し、 駆動部 Bがリセットモード期間となり、 リセットパルスに応じて 駆動 T F T 8 2のゲートストレスを解消させる。 フレーム 2では駆動部 Aがリセ ットモ一ド期間となり、 リセットパルスに応じて駆動 T F T 7 2のゲートストレ スを解消させ、 駆動部 Bが表示モード期間となり、 画素データパルスに応じて E L素子 7 5を駆動する。 駆動部 Aは表示モード期間の T F T 7 2のゲート · ソー ス間電圧が Vgs- dであれば、次のフレームのリセッ トモード期間には T F T 7 2 のゲート ·ソース間電圧 Vgs- rは _ Vgs-dに設定される。 同様に、駆動部 Bは表 示モード期間の T F T 8 2のゲート · ソース間電圧が Vgs-dであれば、 次のフレ —ムのリセットモ一ド期間には T F T 8 2のゲート ·ソース間電圧 Vgs- rは _ V gs-dに設定される。
なお、 上記した各実施例においては、 Pチャネル T F Tを用いた表示パネルに ついて説明したが、 本発明は Nチャネル T F Tを用いた表示パネルにも適用する こともできる。 図 3に示した実施例では、 T F T 3 1のソースはデータ線 X iに 接続され、 ドレインはキャパシタ 3 4の一端と駆動 T F T 3 2のゲートとに接続 されているが、 T F T 3 1のドレインがデータ線 X iに接続され、 ソースがキヤ パシタ 3 4の一端と駆動 T F T 3 2のゲートとに接続される構成でも良レ、。また、 図 8に示した実施例の F E T 5 1 , 5 2及び図 1 3に示した実施例の F E T 7 1 , 8 1についてもドレインとソースとが逆に接続されても良い。
更に、 上記した実施例においては、 リセット用走査パルスの供給時に選択画素 部に薄膜トランジスタのゲート · ソース間電圧を発光駆動時とは逆極性にせしめ るためのリセットパルスを個別に供給しているが、 そのリセットパルスの個別供 給は薄膜トランジスタのゲート . ドレイン間電圧を発光駆動時とは逆極性にせし めるためであっても良い。
また、 表示パネルの各画素部は上記したデータ設定用 T F Tと駆動用 T F Tと の組み合わせによる構成に限らず、 電流プログラム方式の回路であっても良い。 また、 上記した各実施例においては、 発光素子として有機 E L素子を用いた場 合について説明したが、 本発明は無機 L E D、 F E D (Field Emission Display) 等の他の電流駆動タイプの発光素子に適用することができる。
以上のように、 本発明によれば、 E L素子の発光駆動毎に駆動 T F Tのゲート • ソース電圧を発光駆動時とは逆極性にするようにゲート電圧を印加するので、 ゲートストレスを抑制して表示品質の低下を防止することができる。

Claims

請求の範囲
1 . 各々が発光素子と前記発光素子に流れる電流を制御する薄膜トランジスタ と含む複数の画素部を有するアクティブマトリックス表示パネルを備えた表示装 置であって、
前記複数の画素部に電源電圧を供給する電源と、 .
入力画像信号に応じて、 フレーム毎に前記表示パネルの複数行のうちから 1の 行を所定のタイミングで順次指定し、 前記 1の行内の各画素部に表示用走査パル スを供給し、 前記表示用走査パルスの供給時に前記 1の行内の各画素部に前記薄 膜トランジスタの第 1のゲート電圧を示すデータパルスを供給し、 その後、 前記 1の行内の各画素部にリセット用走査パルスを供給し、 前記リセット用走查パル スの供給時に前記 1の行内の各画素部に前記薄膜トランジスタのゲート · ソース 間電圧を発光駆動時とは逆極性に、 又は 0ボルト又は 0ボルト近傍にせしめるた めの前記薄膜トランジスタの第 2のゲート電圧を示すリセットパルスを供給する 表示制御手段と、 を含み、
前記複数の画素部各々は、 前記表示用走査パルスに応答して前記データパルス に対応した前記第 1のゲート電圧を前記薄膜トランジスタのゲートに供給し、 前 記リセット用走査パルスに応答して前記リセットパルスに対応した前記第 2のゲ 一ト電圧を前記薄膜トランジスタのゲートに供給する駆動部を有することを特徴 とする表示装置。
2 . 前記第 1のゲート電圧に応じた前記薄膜トランジスタのゲート . ソース間 電圧の絶対値は前記第 2のゲート電圧に応じた前記薄膜トランジスタのグート · ソース間電圧の絶対値に等しいことを特徴とする請求項 1記載の表示装置。
3 . 前記第 2のゲート電圧に応じた前記薄膜トランジスタのゲート · ソース間 電圧は固定電圧であることを特徴とする請求項 1記載の表示装置。
4 . 各フレーム期間は前記薄膜トランジスタのゲートに前記第 1のゲート電圧 が供給される表示モード期間と、 前記薄膜トランジスタのゲートに前記第 2のゲ 一ト電圧が供給されるリセットモード期間とを有することを特徴とする請求項 1 記載の表示装置。
5 . 1のフレーム期間で前記薄膜トランジスタのゲートに前記第 1のゲート電 圧が供給される表示モード期間であった画素部は次のフレーム期間では前記薄膜 トランジスタのゲートに前記第 2のゲート電圧が供給されるリセットモ一ド期間 となることを特徴とする請求項 1記載の表示装置。
6 . 前記画素部は前記薄膜トランジスタからなる等価な 2つの駆動回路を備え、 前記 2つの駆動回路は前記表示モードと前記リセッ トモードとを交互に切り替え ることを特徴とする請求項 5記載の表示装置。
7 . 各フレーム期間においてサブフィールド法に基づいて表示モード期間と、 前記リセットモード期間とが繰り返されることを特徴とする請求項 4記載の表示
8 . 前記発光素子は、 有機エレク ト口ルミネッセンス素子であることを特徴と する請求項 1記載の表示装置。
9 . 前記薄膜トランジスタは、 ァモルファシスシリコン薄膜トランジスタであ ることを特徴とする請求項 1記載の表示装置。
1 0 . 前記薄膜トランジスタは、 有機半導体薄膜トランジスタであることを特 徴とする請求項 1記載の表示装置。
1 1 . 各々が発光素子と前記発光素子に流れる電流を制御する薄膜
タとを含む複数の画素部を有するアクティブマトリックス表示パネルの駆動方法 であって、
前記複数の画素部に電源電圧を供給し、
入力画像信号に応じてフレーム毎に前記表示パネルの複数行のうちから 1の行 を所定のタイミングで順次指定し、 前記 1の行内の各画素部に表示用走査パルス を供給し、 前記表示用走査パルスの供給時に前記 1の行内の各画素部に前記薄膜 トランジスタの第 1のゲート電圧を示すデータパルスを供給し、 その後、 前記 1 の行内の各画素部にリセット用走査パルスを供給し、 前記リセット用走査パルス の供給時に前記 1の行内の各画素部に前記薄膜トランジスタのゲート · ソース間 電圧を発光駆動時とは逆極性に、 又は 0ボルト又は 0ボルト近傍にせしめるため の前記薄膜トランジスタの第 2のゲート電圧を示すリセッ トパルスを供給し、 前記複数の画素部各々においては、 前記表示用走査パルスに応答して前記デー タパルスに対応した前記第 1のゲート電圧を前記薄膜トランジスタのゲートに供 給し、 前記リセット用走査パルスに応答して前記リセットパルスに対応した前記 第 2のゲート電圧を前記薄膜トランジスタのゲートに供給することを特徴とする 駆動方法。
1 2 . 前記発光素子は、 有機エレク ト口ルミネッセンス素子であることを特徴 とする請求項 1 1記載の駆動方法。
1 3 . 前記薄膜トランジスタは、 ァモルファシスシリコン薄膜トランジスタで あることを特徴とする請求項 1 1記載の駆動方法。
1 4 . 前記薄膜トランジスタは、 有機半導体薄膜トランジスタであることを特 徴とする請求項 1 1記載の駆動方法。
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