WO2005022629A2 - Verfahren zum entwurf von integrierten schaltkreisen mit ersatz-logikgattern - Google Patents
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Definitions
- Costs and time can be saved in the manufacturing process if properties that i.A. be determined at the beginning of the "design flow", can still be corrected at a later point in time and the iteration cycles required for the corrections thus remain small.
- the defective logic can be corrected by the replacement logic modules.
- Capacitor the first electrode of which is formed by the n-well 2. By default, it is connected to the supply voltage VDD.
- the second electrode is formed by the p-diffusion region 3, which is connected to ground VSS via connection 10.
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Abstract
Bei einem Verfahren zum Entwurf von integrierten Schaltkreisen mit Ersatz-Logikbausteinen wird eine Mehrzahl von logischen Zellen und eine Mehrzahl von Füllzellen, die Zwischenräume zwischen den logischen Zellen füllen, auf einer Chipfläche platziert. Dabei repräsentieren einige der oder alle Füllzellen Ersatz-Logikbausteine für den integrierten Schaltkreis und sind oder werden so beschaltet bzw. verdrahtet, dass sie Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) in dem integrierten Schaltkreis bilden.
Description
Verfahren zum Entwurf von integrierten Schaltkreisen mit Ersatz-Logikgattern
Die Erfindung betrifft ein Verfahren zum Entwurf Re-Designfähiger integrierter Schaltkreise, bei welchen Füllzellen Ersatz-Logikbausteine repräsentieren. Ferner betrifft die Erfindung ein Computerprogrammprodukt zum Ausführen des Ent- urfsverfahrens, eine maschinenlesbare Zellbibliothek, einen Datenträger zum Speichern des Computerprogrammproduktes oder der Zellbibliothek, ein Computersystem zum Ausführen des Entwurfsverfahrens und einen integrierten Schaltkreis.
Beim Entwurf eines neuen integrierten Schaltkreises wird von der ersten Chipspezifikation bis zum einsatzbereiten Mikro- chip eine wohldefinierte Abfolge von Entwurfsschritten durchlaufen, welche als "Design Flow" bezeichnet wird.
In einem ersten Entwurfsschritt wird die erwünschte Logik-
Funktionalität mit Hilfe von Hardware-Beschreibungssprachen wie VHDL (Very High Speed Hardware Description Language) beschrieben. Diese Entwurfsebene wird auch als RTL (Register Transfer Level) bezeichnet.
Im zweiten Entwurfsschritt wird die Netzliste synthetisiert. Sie beschreibt die Menge der den integrierten Schaltkreis bildenden logischen Zellen, und ihre Beschaltung.
Im nächsten Entwurfsschritt, dem Platzieren und Verdrahten
(place and route) , werden die den logischen Zellen zugeordneten Logikbausteine auf der Chip-Oberfläche platziert und die räumlichen Positionen der Zuleitungen festgelegt. Dazu werden sogenannte Füllzellen benutzt, die den für die Zuleitungen benötigten Platz zwischen den logischen Zellen ausfüllen.
Die Füllzellen werden auch als platzierte Füllzellen bezeichnet, da sie erst in der platzierten Netzliste, die das Endprodukt dieses Entwurfsschrittes darstellt, auftreten. Die platzierte Netzliste beschreibt das Sehaltungslayout des in- tegrierten Schaltkreises, meist im GDSII-Format (General Data Structure) . Aus ihr können die Masken für die einzelnen Schritte des Herstellungsprozesses abgeleitet werden. Dieser kann in den sogenannten FEOL- (Front End Of Line) und den BEOL-Abschnitt (Back End Of Line) unterteilt werden, wobei der erste Abschnitt die Herstellung der Halbleiter-Bauelemente, der zweite das Aufbringen der Verdrahtungen bzw. der Metallisierungs-Schichten beschreibt.
Im Herstellungsprozess können Kosten und Zeit gespart werden, wenn Eigenschaften, die i.A. zu Beginn des "Design Flows" festgelegt werden, noch zu einem späten Zeitpunkt korrigiert werden können und somit die für die Korrekturen benötigten Iterationszyklen klein bleiben.
Der beim place and route-Entwurfsschritt mittels der Füllzellen für die Zuleitungen freigehaltene Platz kann anderweitig genutzt werden. Eine mögliche Vorgehensweise besteht darin, den Raum unterhalb der Zuleitungen im Bereich der Füllzellen als Kapazitäten aufzubauen. Solche als Kapazitäten realisier- te Füllzellen werden zur Stabilisierung von Versorgungsspannungen genutzt.
Aus der Patentschrift US 6,321,371 Bl ist ein Verfahren zur Herstellung Re-Design-fähiger integrierter Schaltkreise be- kannt . Dabei ist es möglich, logische Fehlfunktionen des integrierten Schaltkreises, verursacht durch einen Fehler im Design z.B. durch unvollständige Verifikation, mit Hilfe einer veränderten Verdrahtung zu korrigieren.
Die Re-Design-Fähigkeit wird dadurch erreicht, dass der Bereich der Füllzellen, im place and route-Entwurfsschritt mit zusätzlichen Halbleiter-Bauelementen gefüllt wird. Diese rep-
räsentieren Ersatz-Logikbausteine ("spare logic gates"), die bei Bedarf - im Zuge eines Re-Designs - zum Einsatz kommen, um Fehlfunktionen der den logischen Zellen zugeordneten Logikbausteine zu korrigieren. Der notwendige Iterationszyklus zur Logikkorrektur beschränkt sich daher auf den BEOL- Abschnitt des Herstellungsprozesses.
Da die Wege zwischen den fehlerbehafteten Logikbausteinen und den korrigierend eingreifenden Ersatz-Logikbausteinen kurz sein sollen, wird eine möglichst große Anzahl von Füllzellen als Ersatz-Logikbaustein aufgebaut. Dadurch fallen unter Umständen die in den Füllzellen vorhandenen Kapazitäten, die zur Stabilisierung von VersorgungsSpannungen genutzt wurden, weitestgehend weg.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Entwurf von Re-Design-fähigen integrierten Schaltkreisen mit verbesserten elektrischen Eigenschaften zu entwickeln. Ferner zielt die Erfindung darauf ab, ein Computerpro- grammprodukt zur rechnergesteuerten Entwurfsunterstützung, eine maschinenlesbare Bibliothek zur Bereitstellung von Zellen für das Entwurfsverfahren, sowie einen integrierten Schaltkreis mit den vorstehend angegebenen Eigenschaften anzugeben.
Diese Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst .
Ein wesentlicher Aspekt der Erfindung besteht in der Erkennt- nis, dass zur Korrektur von Fehlfunktionen der den logischen
Zellen zugeordneten Logikbausteine nur ein Bruchteil der zur Verfügung stehenden Ersatz-Logikbausteine benötigt wird. Der größte Teil verbleibt in einem inaktiven Zustand, dass heißt ein wesentlicher Anteil der Chip-Oberfläche bleibt ungenutzt.
Ein Grundgedanke der vorliegenden Erfindung ist es, die kapazitiven Eigenschaften der inaktiven und somit ungenutzten Er-
satz-Logikbausteine gezielt zu nutzen. Durch eine geeignete Beschaltung bzw. Verdrahtung der verschieden dotierten Bereiche der Halbleiter-Bauelemente in den Füllzellen, die Ersatz- Logikbausteine repräsentieren, lassen sich deren kapazitive Eigenschaften nutzen. Hierfür bestehen zwei Möglichkeiten, je nachdem, wie die die Ersatz-Logikbausteine repräsentierenden Füllzellen in der Zellbibliothek definiert sind. Sofern diese Füllzellen bereits als Kapazitäten beschaltet sind (d.h. sowohl Informationen bezüglich der Halbleiter-Struktur eines Logikbausteins als auch die Informationen bezüglich der kapazitiven Beschaltung derselben umfassen) , ist lediglich der Schritt des Platzierens dieser "beschalteten" Füllzellen vorzunehmen. Sollten in der Zellbibliothek "unbeschaltete" Füll- zellen (die lediglich Informationen bezüglich der Halbleiter- Struktur und gegebenenfalls noch Informationen hinsichtlich einer Basis-Metallisierung, nicht jedoch Informationen hinsichtlich der erfindungsgemäßen kapazitiven Beschaltung enthalten) vorliegen, muss die erfindungsgemäße kapazitive Verdrahtung der verschiedenen dotierten Bereiche der Halbleiter- Struktur in einem weiteren Verfahrensschritt durchgeführt werden. Dieser Verfahrensschritt kann automatisiert oder durch Benutzerinteraktion erfolgen und insbesondere Teil eines sogenanntes (Metall-) Re-Design sein, in welchem die Verdrahtung der verschieden dotierten Bereiche innerhalb einer Zelle neu entworfen wird.
Die damit zur Verfügung stehenden Kapazitäten können auf vielfältige Weise genutzt werden.
Eine vorteilhafte Ausgestaltung der Erfindung besteht darin, solche als Kapazität beschalteten Füllzellen, die Ersatz- Logikbausteine repräsentieren, zur Stabilisierung von Spannungen einzusetzen, das heißt, sie als Stützkapazitäten wirken zu lassen.
Stützkapazitäten befinden sich im Allgemeinen in unmittelbarer Nähe der Verbraucher. Die Induktivitäten der Zuleitun-
gen werden dadurch minimiert und hochfrequente Störungen können effektiv gefiltert werden.
In der vorliegenden Erfindung befinden sich Verbraucher und Stützkapazitäten auf einer Chip-Oberfläche. Dadurch gelingt es, auch entsprechend hochfrequente Störungen wie Schaltrauschen zu minimieren.
Eine (ursprünglich oder nachträglich) als Stützkapazität be- schaltete Füllzelle, die einen Ersatz-Logikbaustein repräsentiert, ist mit zwei verschiedenen Potentialen verbunden und dient der Stabilisierung der entsprechenden Potentialdifferenz. Im einfachsten Fall liegt einer der Anschlüsse einer gegebenen Füllzelle, die einen Ersatz-Logikbaustein repräsen- tiert, an der VersorgungsSpannung VDD, ein anderer Anschluss an Masse VSS. Durch eine rauscharme VersorgungsSpannung wird unter Anderem ein wesentlicher Beitrag zum Rauschen von Entscheiderschwellen minimiert. Dadurch sinkt die Fehlerrate und die maximale Taktrate des integrierten Schaltkreises kann entsprechend erhöht werden.
In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Füllzellen, die Ersatz-Logikbausteine repräsentieren, standardmäßig als Stützkapazität beschaltet, wodurch eine maximale Gesamtkapazität zur Stabilisierung der jeweiligen Spannungen bereit gestellt wird.
Treten nach dem ersten Entwurf des integrierten Schaltkreises Fehler in der Logikfunktionalität auf, so kann die fehlerhaf- te Logik durch die Ersatz-Logikbausteine korrigiert werden.
In einem Re-Design werden dazu die Verdrahtungen einzelner Füllzellen, die Ersatz-Logikbausteine repräsentieren und so beschaltet sind, dass sie Stützkapazitäten in dem integrierten Schaltkreis bilden, so angepasst, dass sie zum Logikbau- stein umfunktioniert werden. Da von einem solchen Re-Design im Allgemeinen nur ein Bruchteil der Füllzellen, die Ersatz- Logikbausteine repräsentieren, betroffen ist, bleibt die Ge-
samtkapazität, die als Stützkapazität zur Verfügung steht, nahezu unverändert .
In einer weiteren bevorzugten Ausführungsform werden sämtli- ehe Füllzellen mit Halbleiter-Bauelementen ausgestattet und repräsentieren somit Ersatz-Logikbausteine für den integrierten Schaltkreis. Im Falle eines Re-Designs werden somit minimale Wege zwischen einem fehlerhaften Logikbaustein und dem nächstliegenden Ersatz-Logikbaustein garantiert. Durch die standardmäßige Beschaltung als Stützkapazität wird aber sichergestellt, dass von den Füllzellen die maximale Gesamtkapazität zur Stabilisierung der VersorgungsSpannungen bereitgestellt wird.
Durch das erfindungsgemäße Verfahren ist es möglich, ReDesign-fähige integrierte Schaltkreise mit effektiv stabilisierten Versorgungsspannungen zu entwerfen.
Neben dem Einsatz als Stützkapazitäten, ist auch die gezielte Nutzung von als Kapazität beschalteten Füllzellen, die Ersatz-Logikbausteine repräsentieren, als kapazitive Elemente für andere Funktionen, beispielsweise in Filteranordnungen, denkbar .
Durch das erfindungsgemäße Computerprogrammprodukt wird der
Entwickler in die Lage versetzt, die vorstehend beschriebenen Verfahrensschritte maschinell und automatisiert auszuführen. Zum einen kann während des Platzierens der Zellen auf der Chip-Oberfläche standardmäßig auf Füllzellen, die Ersatz- Logikbausteine repräsentieren und bereits als Kapazität verdrahtet bzw. beschaltet sind, zurückgegriffen werden. Zum anderen können Füllzellen, die Ersatz-Logikbausteine repräsentieren, per Definition aber keine Verdrahtung bzw. Beschaltung aufweisen, mit eine Verdrahtung bzw. Beschaltung als Ka- pazität versehen werden. Dies kann standardmäßig, dass heißt automatisiert oder über einen Eingriff des Benutzers geschehen. Auch im Falle eines Re-Designs, bei welchem ein als Ka-
pazität beschalteter Ersatz-Logikbaustein zum Logikbaustein umfunktioniert werden soll, kann ein Benutzereingriff durch den Entwickler vorgesehen sein. Weiterhin kann die Beschaltung von solchen zur Kapazität umfunktionierten Ersatz- Logikbausteinen zu Stützkapazitäten durch das Computerprogrammprodukt automatisch vorgenommen werden. Unter Computerprogrammprodukt wird dabei das Computerprogramm als handelbares Produkt verstanden, in welcher strukturellen (maschinenlesbar, interpretierbar, in Form von Eingabe- bzw. Steuerpa- rametern, etc.) und physikalischen (auf einem computerlesbaren Datenträger, über ein Netz verteilt, etc.) Form auch immer.
Eine maschinenlesbare Zellbibliothek definiert eine oder meh- rere Zellen zum Platzieren auf eine Chip-Oberfläche während des Entwurfs eines integrierten Schaltkreises, auf die beispielsweise mit einem Computerprogrammprodukt während eines Entwurfsverfahrens für integrierte Schaltkreise zugegriffen werden kann. Die erfindungsgemäße maschinenlesbare Zellbib- liothek enthält dabei wenigstens eine Zelle, die eine Logikbaustein für einen integrierten Schaltkreis repräsentiert, der als Kapazität beschaltet bzw. verdrahtet ist.
Der erfindungsgemäße integrierte Schaltkreis weist auf Grund des Vorhandenseins von Ersatz-Logikbausteinen sowie der erfindungsgemäßen kapazitiven Beschaltung derselben sowohl die gewünschte Re-Design-Fähigkeit als auch verbesserte elektrische Eigenschaften auf.
Nachfolgend werden anhand der Zeichnungen verschiedene Aus- führungsbeispiele der Erfindung beschrieben. Es zeigen:
Fig. 1 die Halbleiter-Struktur eines nicht verdrahteten Ersatz-Logikbaustein ohne Funktion;
Fig. 2 eine Kapazität, gebildet durch den Anschluss der n- Wanne 2 an die VersorgungsSpannung VDD und des p- Diffusionsbereiches 3 an Masse VSS;
Fig. 3 eine Kapazität, gebildet durch den Anschluss des n- Diffusionsbereiches 4 an die VersorgungsSpannung VDD und des Substrats 1 an Masse VSS;
Fig. 4 eine Kapazität, gebildet durch den Anschluss des n- Diffusionsbereiches 4 und der n-Wanne 2 an die Versorgungsspannung VDD und des Substrats 1 und des p- Diffusionsbereiches 3 an Masse VSS;
Fig. 5 eine Kapazität, gebildet durch den Anschluss der Po- lysilizium-Gates 7 an die VersorgungsSpannung VDD und des n-Diffusionsbereiches 4 an Masse VSS;
Fig. 6 eine Kapazität, gebildet durch den Anschluss der Po- lysilizium-Gates 7 an die Versorgungsspannung VDD und des p- und n-Diffusionsbereiches 3 , 4 an Masse VSS;
Fig. 7 einen Logikbaustein mit Beschaltung als Stützkapazität;
Fig. 8 einen Logikbaustein ohne Beschaltung; und
Fig. 9 einen Logikbaustein mit Beschaltung als NAND-Gatter.
Fig. 1 zeigt die Grundstruktur, das heißt die Halbleiter- Struktur ohne Beschaltung, eines Ersatz-Logikbausteines bestehend aus 4 Transistoren. Im oberen Bereich der Figur ist eine n-Wanne 2 auf einem p-dotierten Substrat 1 dargestellt, innerhalb welcher sich ein p-Diffusionsbereich 3 mit darüber liegenden Gate-Elektroden (Polysilizium-Gates) 7 befindet. Diese Anordnung bildet zwei p-Kanal-MOSFETs, wobei sich beide Transistoren den mittleren Bereich des p-Diffusionsbereiches als gemeinsame Elektrode teilen. Im unteren Bereich der Figur
ist in dem p-dotierten Substrat 1 ein n-Diffusionsbereich 4 mit darüber liegenden Gate-Elektroden 7 dargestellt. Diese Anordnung bildet zwei n-Kanal-MOSFETs . Am oberen bzw. unteren Rand der Figur sind jeweils Abschnitte der metallischen Lei- terbahnen der Versorgungsspannung VDD bzw. der Masse VSS dargestellt, welche standardmäßig mit der n-Wanne 2 (über Anschluss 5) bzw. dem Substrat 1 (über Anschluss 6) verbunden sind.
Die Polysilizium-Gates 7 dienen als gemeinsame Gate-Elektrode für jeweils einen p- und einen n-Kanal-MOSFET. Durch entsprechende Beschaltung der Transistor-Elektroden können verschiedene Logikbausteine, d.h. Logikgatter (NAND, NOR, etc.) aufgebaut werden.
In den folgenden Figuren werden verschiedene Möglichkeiten, kapazitive Eigenschaften der verschieden dotierten Bereiche zu nutzen, dargestellt.
In Fig. 2 besteht die Kapazität im wesentlichen aus einem
Kondensator, dessen erste Elektrode durch die n-Wanne 2 gebildet wird. Sie ist standardmäßig mit der Versorgungsspannung VDD verbunden. Die zweite Elektrode wird durch den p-Diffusionsbereich 3 gebildet, der über Anschluss 10 mit Masse VSS verbunden ist.
In Fig. 3 besteht die Kapazität ebenfalls im wesentlichen aus einem Kondensator, dessen erste Elektrode durch den n- Diffusionsbereich 4 gebildet wird und über Anschluss 11 mit der Versorgungsspannung VDD verbunden ist. Die zweite Elektrode wird durch das p-Substrat 1 gebildet, das standardmäßig mit Masse VSS verbunden ist .
Fig. 4 kombiniert die beiden vorherigen Ausführungsbeispiele. Die Kapazität besteht im wesentlichen aus zwei Kondensatoren.
In Fig. 5 besteht die Kapazität aus mehreren Kondensatorelektroden. Mit der VersorgungsSpannung VDD sind die Polysilizium-Gates 7 (über Anschluss 12) verbunden. Mit Masse VSS ist der n-Diffusionsbereich 4 (über Anschlüsse 13) verbunden.
Fig. 6 erweitert das Ausführungsbeispiel aus Fig. 5. Als Masseelektrode wird hier zusätzlich der p-Diffusionsbereich 3 (über Anschlüsse 14) genutzt. Mit der VersorgungsSpannung VDD sind die Polysilizium-Gates 7 (über Anschluss 12') verbunden. Mit Masse VSS ist der mittlere Bereich des n-Diffusionsbereiches 4 (über Anschluss 13') verbunden.
Zudem sind noch eine Vielzahl weiterer Verdrahtungs- möglichkeiten denkbar, mit denen sich kapazitive Eigenschaf- ten der verschieden dotierten Bereiche von Halbleiter- Bauelementen in Ersatz-Logikbausteinen nutzen lassen.
Die obigen Ausführungsbeispiele zeigen einen einfach aufgebauten Ersatz-Logikbaustein mit insgesamt 4 Transistoren. Die Erfindung erstreckt sich aber auch auf Ersatz-Logikbausteine beliebiger Komplexität. Insbesondere beinhalten komplexere Ersatz-Logikbausteine größere Dotierungsbereiche, womit sich größere Kapazitäten realisieren lassen.
Bei komplexen Ersatz-Logikbausteinen, welche eine Vielzahl von Halbleiter-Bauelementen enthalten, ist es zudem denkbar nur einen Teil des Ersatz-Logikbausteins zur Logikkorrektur des integrierten Schaltkreises zu nutzen, einen anderen Teil dagegen als Kapazität.
Im Zuge eines Re-Designs können verschiedene logischen Funktionen der Ersatz-Logikbausteine ausgewählt werden. Beispielsweise kann mit Hilfe des in den Ausführungsbeispielen gezeigten Ersatz-Logikbausteins mit je 2 n-Kanal- und p- Kanal-MOSFETs ein NAND- oder ein NOR-Gatter realisiert werden. Wird der Ersatzlogikbaustein dagegen als Inverter beschaltet, wird dazu nur ein Teil der Halbleiter-Bauelemente
des Ersatz-Logikbausteins benötigt. Die übrigen Bereiche können weiterhin als Kapazität genutzt werden.
Weiterhin ist es denkbar, die kapazitiven Eigenschaften wei- terer nicht genutzter Halbleiter-Bauelemente auf der Chip- Oberfläche zu nutzen. Im Zuge eines Re-Designs könnten dazu die verschieden dotierten Bereiche der fehlerhaften Halbleiter-Bauelemente innerhalb der betroffenen, logischen Zellen zugeordneten Logikbausteine entsprechend verdrahtet werden. Der Anteil der nicht genutzten Chip-Oberfläche kann auf diese Art und Weise minimiert werden.
Die Fig. 7 - 9 zeigen den Ablauf eines Re-Designs. In Fig. 7 ist der Logikbaustein als Stützkapazität beschaltet. Der Auf- bau der Kapazität entspricht dem der Kapazität aus Fig. 4. Der p-Diffusionsbereich 3 ist über die Zuleitungen 20 mit Masse VSS verbunden. Der n-Diffusionsbereich 4 ist über die Zuleitungen 21 mit der VersorgungsSpannung VDD verbunden. In einem ersten Schritt des Re-Designs werden die Metallisie- rungsschichten (VDD, 20, 21, VSS) in der platzierten Netzliste entfernt. Nicht verändert wird die FEOL- bzw. Halbleiter- Struktur des Logikbausteins, wie n-Wanne 2 , p- bzw. n- Diffusionsbereich 3 bzw. 4, Polysilizium-Gates 7 (Fig. 8) . In einem zweiten Schritt des Re-Designs werden neue Metallisie- rungsschichten (VDD, 30 - 34, VSS) in die platzierte Netzliste eingefügt und der Logikbaustein somit neu verdrahtet. In Fig. 9 werden die vier MOSFETs als NAND-Gatter beschaltet. Zuleitungen 30 und 31 bilden dabei die beiden logischen Eingänge des NAND-Gatters, Zuleitung 32 ist der logische Aus- gang. Zuleitungen 33 verbinden die beiden parallel geschalteten p-Kanal-MOSFETs mit der VersorgungsSpannung VDD, Zuleitung 34 verbindet die in Serie geschalteten n-Kanal-MOSFETs mit Masse VSS.
Der "Design-Flow" bzw. der Ablauf des Entwurfsprozesses wird mit Hilfe eines oder mehrerer Computerprogramme gesteuert. Das Computerprogramm wird dazu in den internen Speicher eines
Computers geladen. Die Benutzerinteraktion findet über die üblichen Schnittstellen zur Eingabe (Tastatur, Maus, Datenströme mit Eingabedaten, etc.) bzw. Ausgabe (Monitor, Lautsprecher, Datenstrδme mit Ausgabedaten, etc.) statt. Die Ergebnisse der einzelnen Entwurfsschritte werden mit Hilfe des Computerprogrammproduktes erzeugt und ausgegeben.
Claims
1. Verfahren zum Entwurf eines integrierten Schaltkreises mit Ersatz-Logikbausteinen, mit dem Schritt: - Platzieren einer Mehrzahl von logischen Zellen und einer Mehrzahl von Füllzellen, die Zwischenräume zwischen logischen Zellen füllen, auf einer Chipfläche, wobei zumindest einige der Füllzellen Ersatz-Logikbausteine für den integrierten Schaltkreis repräsentieren und in der Weise be- schaltet sind oder in einem weiteren Verfahrensschritt beschaltet werden, dass sie Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) in dem integrierten Schaltkreis bilden.
2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, dass die Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7), die durch als Kapazität beschaltete Füllzellen, die Ersatz-Logikbausteine repräsentieren, gebildet werden, in dem integrierten Schaltkreis als Stützkapazitäten eingesetzt werden.
3. Verfahren nach Anspruch 1 oder 2f, d a d u r c h g e k e n n z e i c h n e t, dass sämtliche platzierte Füllzellen, die Ersatz-Logikbausteine für den integrierten Schaltkreis repräsentieren, als Kapazi- täten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) beschaltet sind oder werden.
4. Verfahren nach Anspruch 1 , 2 oder 3 , d a d u r c h g e k e n n z e i c h n e t, dass sämtliche platzierte Füllzellen solche Füllzellen sind, die
Ersatz-Logikbausteine für den integrierten Schaltkreis repräsentieren.
5. Verfahren nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t durch den weiteren Schritt:
- Durchführen eines Re-Designs des Schaltungsentwurfs, bei welchem wenigstens eine der Füllzellen, die Ersatz-Logik- bausteine repräsentieren und so beschaltet sind, dass sie Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) in dem integrierten Schaltkreis bilden, durch eine Neubeschaltung (30-34) zum Logikbaustein des integrierten Schaltkreises umfunktioniert wird.
6. Verfahren nach Anspruch 5 , d a d u r c h g e k e n n z e i c h n e t, dass durch eine variable Neubeschaltung (30-34) einer Füllzelle verschiedene logische Funktionen des von der Füllzelle repräsentierten Ersatz-Logikbausteins auswählbar sind.
7. Computerprogrammprodukt, das in den internen Speicher eines Computers geladen werden kann und Computerprogramm-Code- Abschnitte umfasst, mit denen die Schritte nach einem der vorhergehenden Ansprüche ausgeführt werden.
8. Computerprogrammprodukt, das auf einem Medium gespeichert ist und computerlesbare Programmmittel umfasst, die es einem Computer ermöglichen, das Verfahren nach einem der Ansprüche
1 bis 6 auszuführen.
9. Maschinenlesbare Zellbibliothek zur Bereitstellung von Zellen für ein computergestütztes Entwurfsverfahren für in- tegrierte Schaltungen, enthaltend eine Zelle, die einen Logikbaustein für den integrierten Schaltkreis repräsentiert, der als Kapazität beschaltet ist.
10. Datenträger, auf dem ein Computerprogramm gespeichert ist, das es einem Computer ermöglicht, das Verfahren nach einem der Ansprüche 1 bis 6 auszuführen oder auf dem die maschinenlesbare Zellbibliothek nach Anspruch 9 gespeichert ist .
11. Computersystem, insbesondere Computer oder Computernetzwerk, mit Mitteln zum Ausführen des Verfahrens nach einem der Ansprüche 1 bis 6.
12. Integrierter Schaltkreis, der Ersatz-Logikbausteine mit einer Beschaltung (10, 11, 12, 12', 13, 13', 14) aufweist, welche die Ersatz-Logikbausteine als Kapazitäten (2, 3; 1, 4 ; 1, 2, 3, 4; 4, 7; 3, 4, 7) ohne Logik-Funktionalität im integrierten Schaltkreis wirken lässt.
13. Integrierter Schaltkreis nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, dass die von den Ersatz-Logikbausteinen gebildeten Kapazitäten (2, 3; 1, 4; 1, 2, 3, 4; 4, 7; 3, 4, 7) als Stützkapazitäten des integrierten Schaltkreises wirken.
14. Integrierter Schaltkreis nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, dass der integrierte Schaltkreis weitere Ersatz-Logikbausteine aufweist, die durch eine im Rahmen eines Re-Designs bestimmte Beschaltung (30-34) eine Logikfunktion im integrierten Schaltkreis wahrnehmen.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP04762669.2A EP1661048B1 (de) | 2003-08-26 | 2004-08-16 | Verfahren zum entwurf von integrierten schaltkreisen mit ersatz-logikgattern |
| US11/360,411 US7685550B2 (en) | 2003-08-26 | 2006-02-24 | Method for designing integrated circuits comprising replacement logic gates |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10339283A DE10339283B9 (de) | 2003-08-26 | 2003-08-26 | Verfahren zum Entwurf von integrierten Schaltkreisen mit Ersatz-Logikgattern |
| DE10339283.1 | 2003-08-26 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US11/360,411 Continuation US7685550B2 (en) | 2003-08-26 | 2006-02-24 | Method for designing integrated circuits comprising replacement logic gates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| WO2005022629A2 true WO2005022629A2 (de) | 2005-03-10 |
| WO2005022629A3 WO2005022629A3 (de) | 2005-04-21 |
Family
ID=34258227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/DE2004/001825 WO2005022629A2 (de) | 2003-08-26 | 2004-08-16 | Verfahren zum entwurf von integrierten schaltkreisen mit ersatz-logikgattern |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7685550B2 (de) |
| EP (1) | EP1661048B1 (de) |
| DE (1) | DE10339283B9 (de) |
| WO (1) | WO2005022629A2 (de) |
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| US7685550B2 (en) | 2010-03-23 |
| DE10339283B9 (de) | 2009-03-05 |
| EP1661048A2 (de) | 2006-05-31 |
| WO2005022629A3 (de) | 2005-04-21 |
| DE10339283A1 (de) | 2005-04-14 |
| DE10339283B4 (de) | 2008-09-18 |
| EP1661048B1 (de) | 2016-12-28 |
| US20060218517A1 (en) | 2006-09-28 |
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| AK | Designated states |
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|
| AL | Designated countries for regional patents |
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