WO2005010974A1 - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2005010974A1
WO2005010974A1 PCT/JP2004/010696 JP2004010696W WO2005010974A1 WO 2005010974 A1 WO2005010974 A1 WO 2005010974A1 JP 2004010696 W JP2004010696 W JP 2004010696W WO 2005010974 A1 WO2005010974 A1 WO 2005010974A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
sic
interface control
insulating
sic surface
Prior art date
Application number
PCT/JP2004/010696
Other languages
English (en)
French (fr)
Inventor
Jun Suda
Hiroyuki Matsunami
Original Assignee
Japan Science And Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science And Technology Agency filed Critical Japan Science And Technology Agency
Priority to EP04748008A priority Critical patent/EP1662558A4/en
Priority to US10/565,624 priority patent/US7622763B2/en
Priority to JP2005512064A priority patent/JP4526484B2/ja
Publication of WO2005010974A1 publication Critical patent/WO2005010974A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H01L29/803—Programmable transistors, e.g. with charge-trapping quantum well
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a SiC-based MISFET, and more particularly, to a MISFET having an A1N-based insulating film.
  • SiC has excellent physical properties such as a wide bandgap band of 3 eV or more and an extremely high dielectric breakdown electric field strength exceeding 2.5 MV / cm. Therefore, existing semiconductors such as Si and GaAs have theoretical properties. It has attracted attention as a semiconductor material capable of realizing an ultra-low-loss power transistor, a high-output high-frequency transistor, or a field-effect transistor having an extremely small gate length, which cannot be realized in practice.
  • MOSFET metal-silicon oxide-semiconductor field-effect transistor
  • the channel resistance increases. As a result, the transistor on characteristics are deteriorated, and it is difficult to realize a high-performance device.
  • the SiO / SiC formation process for example, the oxidation temperature of SiC, acid
  • the Materials to be used include amorphous materials similar to oxide films and single crystal materials similar to SiC.
  • A1N is of interest because it has a hexagonal crystal structure that does not have inversion symmetry like SiC, and its lattice constant is relatively close, so metal / AlN / SiC metal.
  • MISFET insulator-semiconductor field effect transistor
  • the inventors have found a method for growing a high-quality A1N crystal on a SiC surface, and have succeeded in growing an A1N layer having extremely good insulating properties.
  • the conduction band discontinuity between A1N and SiC is about 2.0 eV, Si ⁇ and S
  • Non-Patent Document 2 Since the discontinuity between 2 iC and 2.74 eV is not so large, for example, when an electric field close to 3 MV / cm is applied to the A1N layer, electrons tunnel through the A1N layer due to quantum mechanical tunneling. However, the loss of gate insulation has been verified theoretically and experimentally. (For example, see Non-Patent Document 2).
  • Non-patent literature l C.-M.Zetterling, M. Ostling, H. Yano, T. Kimoto, H. Matsunami, K.
  • the A1N The thickness of the layer is limited to 30 nm. That is, when the thickness is 30 nm or more, a large number of misfit dislocations are introduced into the A1N layer, and there is a problem that the leak current increases due to a decrease in the crystallinity of the A1N layer.
  • the conduction band offset of AlN / SiC is reported to be about 2. OeV.
  • the electrical insulation in this structure is determined by the tunnel current.
  • An estimate using the physical properties of A1N indicates that when an electric field of about 3 MV / cm or more is applied to the A1N layer side of the AlN / SiC interface, the tunnel current increases and the insulating properties are lost.
  • Figure 10 shows the electric field of the AlN / SiC MIS diode.
  • FIG. 4 is a diagram illustrating a relationship between intensity and current density. As shown in FIG.
  • the upper limit is 7 MVZcm.
  • An object of the present invention is to realize a high-performance insulated gate SiC-based MISFET.
  • a field effect transistor having a structure and a gate electrode formed on the insulating structure is provided.
  • a multi-layered insulator including an interface control layer that forms a good interface with SiC and an insulating layer having a larger band offset with respect to conduction carriers than the interface control layer is used. This suppresses a decrease in the mobility of conduction carriers and reduces a gate leak that breaks the insulating structure of the field-effect transistor.
  • the group III nitride preferably contains A1 and N. At this time, when the thickness is 6 nm or less, the influence of lattice mismatch can be reduced.
  • the interface control layer preferably includes a BAlGaN layer (x 0.4, y ⁇ 0.4).
  • the insulating layer is selected from the group consisting of A1N, A1, AlN, AlAs, and A1NAs.
  • a step of preparing a substrate having a SiC surface structure, a step of forming a source and a drain on the SiC surface structure, and purifying a surface of the SiC surface structure Forming an interface control layer having a thickness of at least one molecular layer containing A1 and N in contact with the SiC surface structure, and formed on the interface control layer with a material different from the interface control layer.
  • a method for manufacturing a field-effect transistor which includes a step of forming an insulating layer to form an insulating structure, and a step of forming a gate electrode on the insulating structure.
  • the interface control layer is formed in contact with the surface step structure control and the cleaned SiC surface structure, the interface state with SiC is improved.
  • the leak current can be suppressed while the interface state is good.
  • the MISFET according to the present invention uses a Group III nitride having a crystal structure similar to SiC, for example, an A1N single crystal in contact with the SiC surface at the insulator / SiC interface where electrons travel, Another insulating film is used to ensure insulation.
  • the crystal structure of SiC may be 6H instead of 4H.
  • A) a SiC layer la is formed thereon by, for example, homoepitaxial growth. This epitaxy layer is a high quality single crystal layer.
  • a mask R having an opening at least in a region where a source / drain is to be formed later is formed on the SiC layer la.
  • ions of a group V element such as N or P are implanted as impurities for forming an n-type conductive layer in SiC.
  • the SiC substrate 1 is washed and placed in a quartz heating furnace, for example, and diluted with hydrogen gas.
  • heat treatment is performed at 1300 ° C. for 10 minutes in the HC1 gas atmosphere (for example, the flow rate of hydrogen gas as a carrier gas is 1 slm and the flow rate of HC1 gas is 3 sccm).
  • the SiC etching rate is about 0 ⁇ 3 xm / h.
  • the surface of the SiC substrate has a step-terrace structure including flat terraces and steps at the atomic level.
  • the width of the terrace depends on the plane orientation (off angle) of the substrate. For example, if there is an offset angle of about 0.2 ° with respect to the (0001) plane,
  • the terrace width is on the order of ⁇ .
  • the step height can be adjusted to 4 monolayers corresponding to the unit period of the 4H-SiC [0001] laminated structure by adjusting the tilt angle of the SiC substrate surface, crystal orientation in the tilt direction, and gas etching conditions. Become. After gas etching, the SiC substrate is taken out into the atmosphere. When the removed substrate was evaluated by an atomic force microscope, it was found that the substrate surface had a step-terrace structure, and the terrace was flat at the atomic level. The height of the steps was 4 monolayers. It can be seen that one condition for growing a high-quality structure is satisfied by making the SiC substrate surface the above configuration before growing the group III nitride.
  • the surface of the SiC substrate 1 taken out into the atmosphere was sequentially treated with aqua regia, hydrochloric acid, and hydrofluoric acid.
  • the hydrofluoric acid treatment By the hydrofluoric acid treatment, the silicon oxide film slightly formed on the surface of the SiC substrate 1 can be removed.
  • the substrate surface 2 has a SiC-cleaned surface 2 formed thereon.
  • the SiC substrate 1 subjected to this treatment was also evaluated with an atomic force microscope, and a step-terrace structure was observed on the surface of the SiC substrate 1. In other words, it was confirmed that the step-terrace structure on the surface was maintained unchanged by the above chemical treatment.
  • surface analysis was performed by X-ray photoelectron spectroscopy (XPS). At this time, it was found that the amount of oxygen on the surface was significantly reduced by the treatment with hydrofluoric acid. However, it was also confirmed that a small amount of significant oxygen was still present.
  • XPS X-ray photoelectron spectroscopy
  • a high vacuum apparatus the SiC substrate 1, attached to, for example MBE (Molecular b earn epitaxy) in the apparatus, ultra-high vacuum conditions (e.g., 10- 6 - 10- 8 Pa ).
  • ultra-high vacuum conditions e.g., 10- 6 - 10- 8 Pa .
  • start irradiation of a Ga atom beam or a Si atom beam at a temperature of 800 ° C or less (600 ° C in the figure), and then, at a temperature of 800 ° C or more (for example, 1000 ° C). , And then kept at a high temperature for a certain period of time.
  • the process of heating and holding was repeated at least once (two times in the figure), and preferably at least three times. It is preferable to interrupt the irradiation of Ga during the heating.
  • Ga is irradiated again to maintain the temperature.
  • the irradiation of Ga is stopped and the temperature is raised to 1000 ° C.
  • the temperature is lowered to, for example, 900 ° C, and Aa and N5b are supplied simultaneously.
  • A1N growth begins.
  • a Si atom beam may be irradiated instead of the Ga atom beam 5a or in addition to the Ga atom 5a.
  • the amount of oxygen on the surface after the Ga irradiation and heat treatment was below the measurement limit of the measurement device.
  • the degree of vacuum during growth is determined by the balance between the supply amount of N atoms and the evacuation capacity of the growth apparatus. In a typical growth conditions, 10-2 - the 10 4 Pa or so.
  • the N atoms 5b were supplied to the substrate surface by, for example, rf-MBE using active nitrogen excited by high-frequency plasma. From this point, the A1N layer 5 grows on the surface of the SiC substrate 1.
  • the step flow growth is also a two-dimensional growth, which is preferable in the crystal growth as in the layer-by-layer growth in terms of improving the quality of the crystal.
  • the crystal growth temperature of the A1N film was lowered to about 600 700 ° C, the period of the RHEED oscillation clearly appeared for more than 20 periods. You can see that the 'by' layer growth is sustainable for a long time. However, for example, at a low temperature of 400 ° C. or less, the migration of atoms and the elimination of excess material become insufficient, and the crystallinity is significantly deteriorated. In other words, it is understood that a temperature of at least 400 ° C is required to obtain high quality A1N.
  • a SiO layer 7 having a thickness of 44 nm is formed on the A1N layer 5.
  • the SiO layer 7 is formed by sputtering or CV on the A1N layer 5.
  • the A1N layer 5 and the Si layer 7 in the region where the source electrode 11a and the drain electrode lib are formed are deposited as an amorphous layer by the D method or the like. As shown in FIG. 4A, the A1N layer 5 and the Si layer 7 in the region where the source electrode 11a and the drain electrode lib are formed are
  • the source electrode 11a and the drain electrode lib are formed, and the gate electrode 15 is formed thereon while leaving the A1N layer 5 and the Si layer 7 on the region where the gate electrode 15 is formed.
  • FIG. 4 schematically shows an energy band structure in the normal direction of the substrate from the gate electrode 15 (right) to the SiC substrate 1 (left) in the structure of FIG. 4 (1).
  • Si As shown in Fig. 4 CF), Si
  • the energy discontinuity ⁇ ⁇ of the conduction band between C and A1N is about +2 OeV. Also, A1N
  • the energy discontinuity ⁇ ⁇ of the conduction band between -SiO is about +0.74 eV. WKB approximation
  • the tunneling probability is calculated using the following equation: The stacking structure of 4 nm A1N layer and 44 nm Si ⁇ layer
  • the current component tunneling from the SiC substrate 1 side to the gate electrode 15 side is greatly reduced to about 1/10 compared to the case of a 100 nm A1N single layer which has the same gate insulating film capacity as this laminated structure. be able to. That is, it can be seen that the insulating property can be maintained in a wider electric field range.
  • the use of the MISFET according to the present embodiment improves the gate insulating property. We can see that we can do it.
  • the effective mobility of the channel electrons traveling in the SiC layer near the interface between the A1N layer 5 and the SiC substrate 1 is determined by the AlN / SiC interface.
  • the MISFET's ON characteristics can be improved.
  • the thickness of the A1N layer must be at least one molecular layer (half of the c-axis lattice constant). When an island-shaped A1N layer with less than one molecular layer is used, electrons are directly affected by barriers of different heights, A1N and Si ⁇ .
  • the reason is that if the thickness of the A1N layer varies, the barrier height at which electrons are effectively affected will be large or small, causing electrons to be scattered. Realization of atomic level flatness is achieved by forming an A1N layer by layer-by-layer growth or step flow growth.
  • the A1N layer preferably has a thickness of 6 nm or less. That is, when the A1N layer 5 becomes thicker, misfit dislocations occur due to lattice mismatch with the SiC substrate 1, and the crystallinity of the A1N layer deteriorates due to the misfit dislocation. In order to prevent this, it is desirable that the thickness of the A1N layer is set to be equal to or less than the so-called critical film thickness where misfit dislocation does not occur. According to experiments performed by the inventors, it is found that dislocation starts to occur at least when the thickness exceeds 6 nm. Therefore, setting the thickness of the A1N layer to 6 nm or less is a condition for suppressing misfit dislocations. In addition, reducing the thickness of the A1N layer prevents electrons from tunneling through the A1N layer and accumulating at the interface between A1N and SiO when an electric field is applied.
  • the MISFET according to the present embodiment when used, a good interface between the SiC substrate and the A1N layer can be formed, so that the effective channel electron mobility can be increased.
  • a Si ⁇ layer is formed between the A1N layer and the gate electrode, the SiC
  • the current component tunneling from the substrate 1 side to the gate electrode 15 side can be greatly reduced as compared with the case where only the A1N layer is used.
  • the insulating layer on the gate electrode side other materials can be used instead of SiO.
  • the MISFET according to the present embodiment includes the source and drain regions 43a and 43b in which the p-type SiC substrate 41 is highly doped with n-type impurities, the source region 43a on the SiC substrate 1, and the drain region. 43b, and has an A1N layer / Al 2 O layer laminated structure 45, 51 and a gate electrode 55 formed thereon.
  • the affinity with the A1N layer 45 it is desirable to use an insulator containing A1 as a component.
  • Figure 5 (B) shows the gate electrode 55 (right side) of the SiC MISFET shown in Figure 5 (A).
  • the outline of the energy band structure toward the SiC substrate 41 (left side) is shown.
  • the energy discontinuity ⁇ in the conduction band between SiC and A1N is about +2 OeV.
  • the energy discontinuity ⁇ ⁇ of the conduction band between A1N and Al O is about +0.29 eV.
  • the stacked structure of 4 nm A1N layer and 108 nm A1 ⁇ layer has the same gate insulating film capacity as this stacked structure.
  • Current component can be reduced to about 1/100. That is, it can be seen that the insulating property can be maintained in a wider electric field range.
  • an A1N layer or an A1 layer or an AlN layer or AlAs layer or A1N As layer 5 (corresponding to FIG. 3H) and (B)
  • FIG. 7 is a cross-sectional view showing a structural example of the SiC-based MISFET according to the present embodiment.
  • the SiC-based MISFET according to the present embodiment includes a source region 23a and a drain region 23b formed on a p-SiC substrate 21, and a source electrode 31a and a drain electrode 31b formed on the respective regions.
  • the gate electrode 35 When BAlGaN mixed crystal is used, the in-plane lattice constant can be almost completely matched with SiC. If the lattice constants can be matched, it is desirable because distortion at the interface can be reduced and the occurrence of misfit dislocations can be suppressed.
  • the composition of the mixed crystal increases, the so-called alloy scattering based on the micro composition fluctuation of the mixed crystal increases and the electron mobility decreases, so the molar fraction of GaN and BN should be set to 40% or less, respectively. Is preferred.
  • the BAlGaN layer 25 is used as the interface control layer, and that the in-plane lattice constant is mismatched with the in-plane lattice constant of SiC21 by 0.5% or less.
  • a SiO layer or a Si layer is formed on the BAlGaN layer.
  • Stacking an N layer or the like has an advantage that a tunnel current can be suppressed.
  • a plurality of insulators can be used for affinity with the A1N layer and the electrode layer (wetting during film formation, suppression of solid-phase reaction leading to deterioration of device characteristics).
  • the method of stacking the first insulator having an affinity for the A1N layer and the second insulator having an affinity for the metal has been described in the second and third embodiments. If the performance of the insulator alone and the second insulator alone is insufficient, for example, a third insulator is inserted between the first and second insulators to solve the problem of small band offset. It is also possible to form a three-layer structure.
  • FIG. 8A is a diagram showing a structural example of the SiC-based MISFET according to the present embodiment.
  • the SiC-based MISFET according to the present embodiment has a p-SiC substrate 61, a source region 63a and a drain region 63b formed on the substrate 61, and formed thereon.
  • Fig. 8 (B) shows the gate electrode 77 (right) and the SiC substrate 61 (right) in the structure of Fig. 8 (A). The outline of the energy band structure in the normal direction of the substrate up to the left) is shown. As shown in Fig. 8 (B), the energy discontinuity ⁇ ⁇ in the conduction band between SiC and A1N is about + 2. OeV.
  • the energy discontinuity ⁇ ⁇ of the conduction band between A1N and A1 O is about +0.29 eV.
  • the energy discontinuity ⁇ ⁇ of the conduction band between Al 2 O and SiO is about +0.45 eV.
  • the current component tunneling from the SiC substrate 41 side to the gate electrode 55 side can be significantly reduced as compared with the case of a 100 nm A1N single layer having the same gate insulating film capacity as the laminated structure of FIG. That is, it can be seen that the insulating property can be maintained in a wider electric field range.
  • a different substance can be inserted between the insulators to suppress the solid-phase reaction between the insulators.
  • a substance having a relatively narrow band gap such as a metal or a semiconductor is not preferable.
  • electric charges are accumulated in an insertion material, a resonance tunnel is generated, and hysteresis occurs, and gate insulation is deteriorated.
  • the SiC transistor according to the present embodiment is a metal / insulator / metal / insulator / an interface control layer containing A1 and N having a thickness of at least one molecule / a field effect transistor having a floating gate structure having a SiC structure
  • This is a field-effect transistor having a floating gate structure.
  • a field-effect transistor having a floating gate structure can be applied to various devices such as a nonvolatile memory.
  • FIG. 9A is a diagram showing an example of a non-volatile memory device structure based on the MISFET according to the present embodiment. As shown in FIG.
  • the nonvolatile memory device includes a p-SiC substrate 81, source and drain regions 83a and 83b formed in the substrate 81, and a channel region.
  • FIG. 9B is a diagram schematically showing an energy band structure in the substrate normal direction from the gate electrode 97 (right) to the SiC substrate 81 (left) in the structure of FIG. 9A.
  • the A1N When the GaN layer 87 having a value of about ⁇ 2 eV as the energy band discontinuity of the conduction band is formed, the GaN layer 87 functions as a quantum well layer surrounded on both sides by an energy barrier layer. 87) can store electrons from the channel layer. Since the barrier height is as high as 2 eV, the quantum well (87) force returns a small amount of electrons to the channel layer even at room temperature.
  • SiC surface structure includes both the surface of a SiC substrate and the surface of a SiC layer deposited on a heterogeneous material such as a Si substrate or a sapphire substrate.
  • SiC substrate includes the meaning that the substrate has SiC on the surface.
  • a planar type MISFET described as an example is not limited to the planar type MISFET.
  • vertical FETs with drain electrodes on the back of the substrate are often used.
  • the structures such as the source and the drain are different, the metal-insulator-semiconductor structure performing the switching action is the same, which is the applicable range of the present invention.
  • group III nitride When referred to as a group III nitride, it means that at least one or more of B, Al, Ga, and In contains a group ⁇ element and ⁇ . It is assumed that the elements of Group V include elements other than ⁇ , such as Al, GaN, and A1N.
  • FIGS. 1 (A) to 1 (C) are views showing a method for manufacturing a MISFET according to the first embodiment of the present invention.
  • FIG. 2 (D) Force FIG. 2 (F) is a diagram illustrating a method of manufacturing the MISFET according to the first embodiment of the present invention, and is a diagram subsequent to FIG. 1.
  • FIG. 3 (G) Force FIG. 3 (H) is a diagram showing the method of manufacturing the MISFET according to the first embodiment of the present invention, and is a diagram subsequent to FIG.
  • FIG. 4 (1) is a diagram showing the method for manufacturing the MISFET according to the first embodiment of the present invention, and is a diagram subsequent to FIG. FIG. 4 (J) is a diagram showing the energy band structure from the gate to the substrate of the MISFET shown in FIG. 4 (1).
  • FIG. 5 shows a MISFET structure (FIG. 5 (A)) and its energy band structure (FIG. 5 (B)) according to a second embodiment of the present invention.
  • FIG. 6 is a view showing an example of a manufacturing process of the structure shown in FIGS. 6 (A) and 6 (B).
  • FIG. 7 is a diagram showing a structure of an MISFET according to a third embodiment of the present invention.
  • FIG. 8 is a diagram showing a structure of an MISFET according to a fourth embodiment of the present invention.
  • FIG. 9 is a view showing the structure of an MISFET according to a fifth embodiment of the present invention, which is a field-effect transistor having a floating gate structure, which is a field-effect transistor having a floating gate structure.
  • FIG. 10 is a graph showing the relationship between the electric field strength and the current density of an AlN / SiC MIS diode.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ２層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。

Description

明 細 書
電界効果トランジスタ及びその製造方法
技術分野
[0001] 本発明は、 SiC系の MISFETに関し、特に、 A1N系の絶縁膜を有する MISFETに 関する。
背景技術
[0002] SiCは、 3eV以上の広い禁制帯幅と 2. 5 MV/cmを超える極めて高い絶縁破壊 電界強度という優れた物性値を有するため、既存の半導体である Si及び GaAsなど の半導体では理論的に実現不可能な超低損失のパワートランジスタ、高出力高周波 トランジスタ、又は、極めて小さなゲート長を持つ電界効果トランジスタを実現可能な 半導体材料として注目されてレ、る。
[0003] し力 ながら、 SiCを用いて絶縁ゲートを有する電界効果トランジスタデバイスの基 本構造である金属—シリコン酸化膜一半導体電界効果トランジスタ（MOSFET)を作 成すると、 Si〇 /SiC界面における実効チャネル電子移動度が、バルタの SiCの電
2
子移動度よりも極めて小さくなるため、チャネル抵抗が大きくなる。これにより、トランジ スタのオン特性が悪くなり、高性能デバイスの実現が困難な状況にある。
[0004] 実効チャネル電子移動度が極めて小さい原因は SiO /SiC界面にあると考えられ
2
る。そこで、 SiO /SiCの形成プロセスなどに関して、例えば、 SiCの酸化温度、酸
2
化雰囲気の検討や、シリコン酸化膜への窒素の添加、酸化される SiC結晶面方位の 変更などに関して様々な取り組みがなされている。
[0005] 一方、ゲート絶縁膜として SiOを使用せず、他の絶縁膜を用いようとする試みもあ
2
る。使用する物質としては、酸化膜と同様な非晶質物質、 SiCと同様の単結晶物質な どが対象となる。その中でも A1Nは、 SiCと同じく反転対称を持たない六方晶の結晶 構造を持ち、また、格子定数も比較的近レ、ことから関心が持たれており、既に、金属 /AlN/SiC系の金属-絶縁体-半導体電界効果トランジスタ (MISFET)の試作に 関する報告がなされている (例えば、非特許文献 1参照)。
[0006] し力しながら、 SiC表面上への高品質 A1Nの結晶成長は非常に困難であった。低 品質の AIN層しか得られないため、 A1N層には大きなリーク電流が流れる。そのため 、作成した AlNZSiC系 MISFETは、特にゲートの絶縁特性が極めて悪く実用に適 するようなデバイスは実現できていない。
[0007] 最近、発明者らは SiC表面上への高品質な A1N結晶成長方法を見出し、極めて良 好な絶縁特性を有する A1N層の結晶成長に成功した。し力 ながら、 A1Nが高品質 であるだけでは、 A1Nと SiCとの間の伝導帯バンド不連続量は約 2. 0 eVと Si〇と S
2 iCとの間の不連続量 2. 74 eVに比べそれほど大きくないために、例えば 3 MV/ cmに近い電界が A1N層に印加されると、量子力学的トンネル効果により電子が A1N 層をトンネルし、その結果、ゲート絶縁性が失われてしまうことが、理論的及び実験的 に検証されている。 （例えば、非特許文献 2参照）。
[0008] 非特許文献 l : C.-M.Zetterling， M. Ostling, H. Yano, T. Kimoto, H. Matsunami, K.
Linticum and R.F.Davis, "SiC MISFETs with MBE-grown AIN Gate Dielectric", Material Science Forum Vols. 338-342(2000) pp.1315- 1318.
特 3午文献 2： Norio Onojima, Jun Suda, and Hiroyuki Matsunami, "Molecular-beam epitaxial growth of insulating AIN on surface-controlled 6H_SiC substrate by HC1 gas etching", Applied Physics Letters, Vol. 80, No. l, (2002) p.76-78.
発明の開示
発明が解決しょうとする課題
[0009] A1N層を厚くすることにより、電界を 3 MV/cm以下に抑えることも考えられるが、 A1Nと SiCとの間の格子不整合が約 0. 9%であることを考慮すると、 A1N層の厚さは 30nmが限界となる。すなわち、 30nm以上の厚さでは、多数のミスフィット転位が A1 N層中に導入されてしまい、 A1N層の結晶性の低下に起因してリーク電流が増加す るという問題がある。
[0010] AlN/SiCの伝導帯バンドオフセットは約 2. OeVと報告されている。この構造にお ける電気的絶縁性は、トンネル電流によって規定される。 A1Nの物性値を用いて概 算すると、 AlN/SiC界面の A1N層側に約 3MV/cm以上の電界が加わるとトンネ ル電流が増大し、絶縁性が失われていく。実際に、テストデバイスを作成して検証し たところ、図 10に示す結果が得られた。図 10は、 AlN/SiC MISダイオードの電界 強度と電流密度との関係を示す図である。図 10に示すように、上記構造では、 A1N への印加電界が 3 MV/cm程度で絶縁膜を流れる電流が 10— 6 Aん m2を超える。こ の 3 MVZ cmという絶縁耐圧を大幅に向上することは、 AlN/SiC構造を用いる限 りにおいては理論的に不可能である。
[0011] 尚、 A1Nよりもバンドギャップの大きい SiOを用いると、その上限は 7 MVZcm付
2
近まで向上し、この問題を回避することができるが、 SiCとの間で良好な界面を形成 することが難しく実効チャネル電子移動度が低くなつてしまう。
[0012] 本発明は、高性能絶縁ゲート SiC系 MISFETを実現することを目的とする。
課題を解決するための手段
[0013] 本発明の一観点によれば、 SiC表面構造と、該 SiC表面構造に形成されたソース 及びドレインと、前記 SiC表面構造に接して形成され厚さ力 s i分子層以上の III族窒化 物層を含む界面制御層と、該界面制御層上に前記界面制御層とは異なる材料であ つて前記界面制御層よりも伝導キャリアに対するバンドオフセットの大きい材料により 形成された絶縁層とを有する絶縁構造と、該絶縁構造上に形成されたゲート電極と を有する電界効果トランジスタが提供される。
[0014] 上記電界効果トランジスタによれば、 SiCとの間で良好な界面を形成する界面制御 層と、該界面制御層よりも伝導キャリアに対するバンドオフセットの大きい絶縁層との 多層構造絶縁体を用いることにより、伝導キャリアの移動度の低下を抑制するとともに 、電界効果トランジスタの前記絶縁構造を解するゲートリークを低減する。 ΠΙ族窒化 物としては、 A1と Nとを含むのが好ましい。この際、厚さが 6nm以下であることにより、 格子不整合の影響を低減することができる。
[0015] 或いは、前記界面制御層は、 B Al Ga N層 (xく 0. 4、 y< 0. 4)を含むのが好
1
ましい。 BxAl Ga N層は、 SiC層との格子整合をとることができるため、 III族窒化
1
物と SiCとの間により良好な界面を形成する。
[0016] 前記絶縁層は、 A1Nと A1と Al Nと AlAsと A1N As とから成る群のうち力 選択さ
1—
れる少なくとも 1つの材料からなる堆積層を酸化することにより形成された Al O層又
2 3 は少量の N、 Asを含む A1〇層とすることも可能である。これにより製造工程を簡単
2 3
にすることができる。 [0017] 本発明の他の観点によれば、 SiC表面構造を有する基板を準備する工程と、該 Si C表面構造にソース及びドレインを形成する工程と、前記 SiC表面構造の表面を清 浄化する工程と、前記 SiC表面構造に接して A1と Nとを含み厚さが 1分子層以上の 界面制御層を形成し、該界面制御層上に前記界面制御層とは異なる材料により形 成された絶縁層を形成して絶縁構造を形成する工程と、該絶縁構造上にゲート電極 を形成する工程とを有する電界効果トランジスタの製造方法が提供される。
[0018] 上記方法によれば、表面のステップ構造制御および清浄化された SiC表面構造に 接して界面制御層を形成するため、 SiCとの界面状態が良好になる。その上にリーク 電流抑制効果の高い絶縁層を形成することにより、界面状態が良好なままでリーク電 流を抑制することができる。
発明の効果
[0019] 以上のように、本発明によれば、 SiCとの間の界面状態を良好に保ちつつ、リーク 電流を抑制することができ、高性能絶縁ゲート SiC系 MISFETを実現することができ る。
発明を実施するための最良の形態
[0020] 本発明に係る MISFETは、電子が走行する絶縁体/ SiC界面には、 SiCと同様の 結晶構造を有する III族窒化物、例えば A1N単結晶を SiC表面に接して用い、一方、 ゲート絶縁性の確保のために、さらに他の絶縁膜が用いることを特徴とする。
[0021] 以下、本発明の実施の形態について図面を参照しつつ説明を行う。まず、本発明 の第 1の実施の形態による MISFETについて図面を参照しつつ説明する。図 1 (A) 力 図 4 ）までに基づいて、本発明の第 1の実施の形態による MISFETの製造方 法について説明する。まず、図 1 (A)に示すように、 4H— SiC (0001) 基板 1 (ジャス
Si
ト基板又は任意の結晶方向に 15° 以下のオフセット角を有する基板とする。それ以 上大きなオフセット角になるとステップの近接やファセットの形成が問題となり、他の 結晶成長機構を考慮する必要が生じる。また、 SiCの結晶構造は 4Hでなくても 6Hで も良い。）上に SiC層 laを、例えばホモェピタキシャル成長により形成する。このェピ タキシャル層は、高品質の単結晶層である。図 1 (B)に示すように、 SiC層 la上に、 少なくとも、後にソース/ドレインが形成される領域に開口を有するマスク Rを形成し 、 SiC内において n型導電層を形成するための不純物として V族元素である Nや Pを イオン注入する。イオン注入された原子を電気的に活性化するための高温ァニール 処理を行うことにより、図 1 (C)に示すように、ソース Zドレイン領域 3a/3bを形成す ること力 Sできる。
[0022] 図 1 (C)までの工程を終了した後、図 2 (D)に示すように、 SiC基板 1を洗浄し、例え ば石英製の加熱炉内におレ、て水素ガスで希釈された HC1ガス雰囲気中で（例えば、 キャリアガスである水素ガスの流量が 1 slmであり、 HC1ガスの流量が 3 sccmであ る。）、例えば、 1300°Cで 10分間の熱処理を行う。 （ガスエッチングにも高温ァニー ル処理と同一の加熱炉を用いることで洗浄や加熱炉の移し替えを省レ、た連続処理も 可能である。）この条件下における SiCのエッチング速度は約 0· 3 x m/hである。こ のようなガスエッチング処理により、上述のように、 SiC基板表面は原子レベルで平坦 なテラスとステップからなるステップ一テラス構造となる。テラスの幅は、基板の面方位 (オフ角）による。例えば、（0001) 面に対して 0· 2° 程度のオフセット角を持つ場
Si
合、テラス幅は μ ΐηオーダーとなる。ステップの高さは、 SiC基板表面の傾斜角、傾 斜方向の結晶方位、ガスエッチングの条件を整えることで、 4H-SiCの [0001]方向の 積層構造の単位周期に対応した 4モノレイヤーになる。ガスエッチングの後に、 SiC 基板を大気中に取り出す。尚、取り出した基板を原子間力顕微鏡により評価したとこ ろ、基板表面はステップ一テラス構造を有しており、テラス上は原子レベルで平坦であ ることがわかった。また、ステップの高さは 4モノレイヤーになっていた。 ΠΙ族窒化物を 成長する前に SiC基板表面を上記構成にすることで、高品質な構造を成長できる 1 つの条件が満たされてレ、ることがわかる。
[0023] 次に、図 2 (E)に示すように、大気中に取り出した SiC基板 1の表面に対して、王水 、塩酸、フッ酸による処理を順次行った。フッ酸処理により、 SiC基板 1の表面にわず かに形成されているシリコン酸化膜を除去することができる。基板表面 2には SiC清 浄表面 2が形成されている。この処理を行った SiC基板 1に対しても、原子間力顕微 鏡により評価したところ、 SiC基板 1の表面にはステップ一テラス構造が観察された。 すなわち、上記化学処理によっても表面のステップ -テラス構造は変化せず維持され ていることが確認された。また、 X線光電子分光法 (XPS)により表面分析を行ったと ころ、表面の酸素量がフッ酸の処理により大幅に低減していることが分かった。しかし ながら、微量ではある力 有意な量の酸素がなお残っていることも確認された。
[0024] 図 2 (F)に示すように、上記 SiC基板 1を高真空装置、例えば MBE (Molecular b earn epitaxy)装置内に取り付け、超高真空状態（例えば、 10— 6— 10— 8Pa)に保持 した。超高真空状態において、例えば 800°C以下の温度（図では 600°C)において、 Ga原子ビーム又は Si原子ビームの照射を開始し、その後、 800°C以上の温度（例え ば 1000°C)へ昇温し、次いで、一定期間中高温に保持する。加熱'保持を行うプロ セスは、少なくとも 1回以上（図では 2回）、好ましくは 3回以上繰り返した。加熱中は G a照射を中断するのが好ましい。
[0025] 次いで、 1000°Cから 600°Cまで降温させた後、再び Gaを照射し、温度を維持する 。次いで、 Gaの照射を中断し 1000°Cまで昇温する。その後、温度を例えば 900°Cま で降温し、 A aと N5bとを同時に供給する。この時点で A1Nの成長が開始する。尚、 Ga原子ビーム 5aの代わりに、又は、 Ga原子 5aに加えて Si原子ビームを照射しても 良い。 XPSによる表面分析の結果、 Ga照射 ·加熱処理後の表面の酸素量は測定装 置の測定限界以下になった。 Ga照射とそれに続く熱処理により、フッ酸処理によって も完全には除去し切れてレ、なレ、、もしくはフッ酸処理後大気中を介して MBE装置に 取り付ける間に吸着した表面の酸素をほぼ完全に除去することができる。
[0026] 図 3 (G)に示すように、 A1N膜の成長温度（例えば、 Ts = 400°C力 1100°Cまでの 間、例えば 900°C)に設定し、超高真空状態（例えば、 10— 6 10— 8Pa)において A1原 子 5aと N原子 5bとを SiC基板 1表面に供給する。なお、成長中の真空度は、 N原子 供給量と成長装置の真空排気能力との平衡により決まる。一般的な成長条件では、 10— 2— 10— 4Pa程度となる。 N原子 5bは、例えば高周波プラズマ励起活性窒素を用 いた rf— MBE法により基板表面に供給した。この時点から、 A1N層 5が SiC基板 1表 面上に成長する。
[0027] A1N層 5の成長が開始されたタイミングから後にその場観察した電子線回折 (RHE ED)の測定を行った結果、振動が観測され、 SiC表面上において A1N層がレイヤー •バイ 'レイヤー（島状の 3次元成長ではなく層状の 2次元成長）の様式で成長してい ることが確認できた。 [0028] 尚、 RHEED振動の周期の持続に関しては成長条件により大きく異なり、より低温 の成長では数 10周期を超える振動の持続が確認できる。原子間力顕微鏡による A1 N成長表面のステップ構造の観察より、高温での振動の減衰は、成長モードがレイヤ 一 ·バイ'レイヤー成長からステップフロー成長に移行したことによるものであることが 分かった。尚、ステップフロー成長も 2次元成長であり、結晶の高品質化という意味で はレイヤー 'バイ'レイヤー成長と同様に結晶成長においては好ましいことである。尚 、 A1N膜の結晶成長温度を、 600 700°C程度まで下げた場合には、 RHEED振動 の周期が 20周期以上にわたり明瞭に現れており、結晶成長温度を低温ィ匕にすること によって、レイヤー 'バイ'レイヤー成長を長時間にわたり持続可能なことがわかる。し 力し、例えば、 400°C以下の低温では、原子のマイグレーションや過剰原料の再脱 離が不十分となり、結晶性が大幅に悪化する。すなわち、高品質 A1Nを得るために は少なくとも 400°C以上の温度が必要であることがわかる。
[0029] 次に、図 3 (H)に示すように、厚さ 4nmの A1N層 5を成長させた後に、 A1N層 5上に 厚さ 44nmの SiO層 7を形成する。 SiO層 7は、 A1N層 5上にスパッタ法或いは CV
2 2
D法などによりアモルファス層として堆積する。図 4 (1)に示すように、ソース電極 11a 及びドレイン電極 l ibが形成される領域における A1N層 5及び Si〇層 7を除去してソ
2
ース電極 11a及びドレイン電極 l ibを形成するとともに、ゲート電極 15が形成される 領域上の A1N層 5及び Si〇層 7を残して、その上にゲート電極 15を形成する。
2
[0030] 図 4 ）に、図 4 (1)の構造におけるゲート電極 15 (右）から SiC基板 1 (左）までの基 板法線方向におけるエネルギーバンド構造の概略を示す。図 4 CF)に示すように、 Si
C一 A1N間の伝導帯のエネルギー不連続値 Δ Εは、約 + 2. OeVである。また、 A1N
c
-SiO間の伝導帯のエネルギー不連続値 Δ Εは、約 + 0. 74eVである。 WKB近似
2 C
を用いてトンネル確率を計算すると、 4nmの A1N層と 44nmの Si〇層との積層構造
2
では、この積層構造と同じゲート絶縁膜容量となる lOOnmの A1N単一層の場合と比 較して SiC基板 1側からゲート電極 15側にトンネルする電流成分をおよそ 10分の 1に 大幅に低減することができる。すなわち、より広い電界の範囲において絶縁性を保つ ことができることがわかる。
[0031] 以上のように、本実施の形態による MISFETを用いると、ゲート絶縁性を向上する ことができることがわかる。一方、 A1N層 5と SiC基板 1との界面近傍の SiC層中を走 行するチャネル電子の実効移動度は、 AlN/SiC界面により決まるので、高品質 A1 N層を用いることにより電子の実効移動度を高くすることができ、 MISFETのオン特 性を改善することができる。尚、 AlN/SiC界面近傍を走行する電子が AlNZSiC界 面の影響下にあるためには、 A1N層の厚さは必ず 1分子層 (c軸格子定数の半分)以 上である必要がある。 1分子層に満たない島状の A1N層を用いると、電子は A1Nと Si 〇という異なる高さの障壁の影響を直接的受けるため、界面内における障壁高さの
2
高低によるキャリア散乱を強く受け、性能が著しく低下する。また A1N層は、可能な限 り平坦に近い方が望ましい。電子は A1N層を介して Si〇の障壁の影響を受けるため
2
、 A1N層の厚さにばらつきがあると、実効的に電子が影響を受ける障壁高さに大小が 生じ電子が散乱される原因となるからである。原子レベルの平坦性の実現は、レイヤ 一.バイ.レイヤー成長もしくはステップフロー成長により A1N層を形成することにより 達成される。
[0032] 尚、界面制御層として機能させるためには A1N層としては厚さを 6nm以下とするの が好ましい。すなわち、 A1N層 5が厚くなると、 SiC基板 1との格子不整合のためにミ スフイット転位が発生し、それに基づく A1N層の結晶性の悪化が問題となる。それを 防ぐために、 A1N層の厚さはミスフィット転位が発生しない、いわゆる臨界膜厚以下 に設定することが望ましい。発明者らの実験によると、少なくとも 6nmを超えると転位 が発生し始めることが分かっている。従って、 A1N層の厚さを 6nm以下にすることが、 ミスフィット転位抑制のための条件である。また、 A1N層の厚さを小さくすることは、電 界印加時に、電子が A1N層をトンネルし、 A1Nと SiOの界面に蓄積することを防ぐと
2
レ、う意味でも重要である。
[0033] 以上、説明したように、本実施の形態による MISFETを用いると、 SiC基板と A1N 層との良好な界面を形成することができるため、実効チャネル電子移動度を高めるこ とができる。一方、 A1N層とゲート電極との間に Si〇層が形成されているため、 SiC
2
基板 1側からゲート電極 15側にトンネルする電流成分を A1N層のみの場合に比べて 大幅に低減することができる。
[0034] 尚、ゲート電極側の絶縁層としては、 SiOに代えて他の物質を用いることも可能で
2 ある。絶縁体としては様々な選択肢があるが、堆積方法が最も良く研究されているも のとして SiO以外には Si Nを用いることが考えられる。
2
[0035] 次に、本発明の第 2の実施の形態による MISFETについて図面を参照して説明す る。
[0036] 本実施の形態によるゲート電極側の絶縁体として、 Al Oを用いる。図 5 (A)に示す
2 3
ように、本実施の形態による MISFETは、 p型 SiC基板 41に高濃度に n型不純物が ドーピングされたソース及びドレイン領域 43a '43bと、 SiC基板 1上の上記ソース領 域 43aと、ドレイン領域 43bとの間に形成され、 A1N層/ Al O層の積層構造 45、 51 と、その上に形成されるゲート電極 55とを有している。ここで、 A1N層 45との親和性を 考慮すると、 A1を成分として含む絶縁体を利用するのが望ましい。カロえて、 Al Oは
2 3 大きなバンドギャップ、高い絶縁性、大きな誘電率を持っており MISFETへの応用に 適している。図 5 (B)に、図 5 (A)に示す SiC系 MISFETのゲート電極 55 (右側）から
SiC基板 41 (左側）に向けてのエネルギーバンド構造の概略を示す。図 5 (B)に示す ように、 SiC— A1N間の伝導帯のエネルギー不連続値 Δ Ε は、約 + 2. OeVである。
c
また、 A1N— Al O間の伝導帯のエネルギー不連続値 Δ Ε は、約 + 0. 29eVである
2 3 C
。 4nmの A1N層と 108nmの A1〇層との積層構造では、この積層構造と同じゲート 絶縁膜容量となる l OOnmの A1N単一層の場合と比較して SiC基板 41側からゲート 電極 55側にトンネルする電流成分を約 100分の 1に低減することができる。すなわち 、より広い電界の範囲において絶縁性を保つことができることがわかる。
[0037] ここで、 A1を含む絶縁体の形成方法として、図 6 (A) (図 3 (H)に対応する）、 （B)に 示すように、 A1N層又は A1層又は Al N層又は AlAs層、又は、 A1N As 層 5 (図で
1— は A1N)を最初に堆積し、それを酸化することにより、 Al O層もしくは少量の N、 As
2 3
を含んだ Al O層 5aを形成することができる。図 6 (A)、（B)に示す酸化法を用いるこ
2 3
とにより A1N/A1 O系の多層絶縁膜を形成できることは工程の簡略化の観点から
2 3
好ましい。
[0038] 以上、本実施の形態による SiC系 MISFETによれば、第 1の実施の形態による SiC 系 MISFETと同様の効果を得ることが出来る上に、製造工程をより簡単にすることが できるという利点がある。 [0039] 次に、本発明の第 3の実施の形態による SiC系 MISFETについて図面を参照しつ つ説明を行う。図 7は、本実施の形態による SiC系 MISFETの構造例を示す断面図 である。図 7に示すように、本実施の形態による SiC系 MISFETは、 p— SiC基板 21 に形成されたソース領域 23a、ドレイン領域 23bと、それぞれの上に形成されたソース 電極 31a及びドレイン電極 31bと、チャネル領域上に形成された B Al Ga N層（x
1
< 0. 4， y< 0. 4)と、ゲート電極 35とを有している。 BAlGaN混晶を用いると、面内 格子定数を SiCにほぼ完全に一致させることができる。格子定数を一致させることが できれば、界面における歪みの低減とミスフィット転位の発生とを抑制することができ るので望ましい。尚、混晶組成が大きくなると混晶のミクロな組成揺らぎに基づぐい わゆる合金散乱が大きくなり電子移動度の低下が生じるため、 GaN、 BNのモル分率 はそれぞれ 40%以下にするのが好ましい。このように、界面制御層として BAlGaN 層 25を用い、その面内格子定数が SiC21の面内格子定数と 0. 5%以下の不整合 であるのが好ましレ、。尚、図 7に示すように、 BAlGaN層の上に例えば SiO層又は Si
2
N層などを積層すると、トンネル電流を抑制することができるという利点がある。
[0040] 次に、本発明の第 4の実施の形態による SiC系 MISFETについて図面を参照しつ つ説明を行う。 A1N層および電極層との親和性 (膜形成時のぬれ性、デバイス特性 劣化につながる固相反応の抑制)のために絶縁体を複数構成にすることもできる。 A1 N層と親和性の良い第 1の絶縁体と、金属と親和性の良い第 2の絶縁体を積層する 方法に関しては、第 2及び第 3の実施の形態において説明したが、さらに、第 1の絶 縁体と第 2の絶縁体とだけでは性能が不足な場合、例えばバンドオフセットが小さい 問題などを解決するために第 1及び第 2の絶縁体間に第 3の絶縁体を入れた 3層構 造を形成することも可能である。
[0041] 図 8 (A)は、本実施の形態による SiC系 MISFETの構造例を示す図である。図 8 ( A)に示すように、本実施の形態による SiC系 MISFETは、 p— SiC基板 61と、基板 6 1に形成されたソース領域 63a及びドレイン領域 63bと、これらの上に形成されたソー ス電極 75a及びドレイン電極 75bと、チャネル層の上に形成された多層絶縁体 (A1N 層 65、 Al O層 67、 SiO層 71)と、多層絶縁体上に形成されたゲート電極 77とを有
2 3 2
している。図 8 (B)は、図 8 (A)の構造におけるゲート電極 77 (右）から SiC基板 61 ( 左）までの基板法線方向におけるエネルギーバンド構造の概略を示す。図 8 (B)に示 すように、 SiC— A1N間の伝導帯のエネルギー不連続値 Δ Ε は、約 + 2. OeVである c
。また、 A1N—A1 O間の伝導帯のエネルギー不連続値 Δ Ε は、約 + 0. 29eVであ
2 3 C
る。 Al O -SiO間の伝導帯のエネルギー不連続値 Δ Ε は、約 + 0. 45eVである。
2 3 2 C
例えば、 4nmの A1N層と 5nmの A1〇層と 42nm厚の Si〇層との積層構造では、こ
2 3 2
の積層構造と同じゲート絶縁膜容量となる lOOnmの A1N単一層の場合と比較して Si C基板 41側からゲート電極 55側にトンネルする電流成分を大幅に低減することがで きる。すなわち、より広い電界の範囲において絶縁性を保てることが分かる。
[0042] 尚、絶縁体同士の固相反応抑制のために絶縁体間に異種物質を挿入することもで きる。但し、挿入される異種物質は、金属や半導体などの比較的バンドギャップの狭 い物質は好ましくない。金属や半導体を用いると、挿入物質中に電荷が蓄積したり、 共鳴トンネルが生じて、ヒステリシスが生じたり、ゲート絶縁性が悪くなる原因となる。
[0043] 次に、本発明の第 5の実施の形態による SiC系トランジスタについて図面を参照し つつ説明を行う。本実施の形態による SiC系トランジスタは、金属/絶縁体/金属/ 絶縁体 /1分子以上の厚さの A1と Nとを含む界面制御層/ SiC構造を有するフロー ティングゲート構造を持つ電界効果トランジスタであって、フローティングゲート構造 を持つ電界効果トランジスタである。フローティングゲート構造を有する電界効果トラ ンジスタは、例えば不揮発性メモリなどの様々なデバイスへの応用が可能である。図 9 (A)は、本実施の形態による MISFETをベースにした不揮発性メモリデバイス構造 例を示す図である。図 9 (A)に示すように、本実施の形態による不揮発性メモリデバ イスは、 p— SiC基板 81と、基板 81内に形成されたソース及びドレイン領域 83a、 83b と、チャネル領域上に形成された積層構造であって、 A1N層 85と、 GaN層 95bと A1 N層 91との積層構造と、ソース及びドレイン領域 83a、 83bのそれぞれに対して形成 されたソース及びドレイン電極 95a、 95bと、上記積層の上に形成されたゲート電極（ 制御電極） 97とを有してレヽる。
[0044] 図 9 (B)は、図 9 (A)の構造におけるゲート電極 97 (右）から SiC基板 81 (左）までの 基板法線方向におけるエネルギーバンド構造の概略を示す図である。図 9 (B)に示 すように、 SiC基板 81に対して形成された 2層の A1N層 85、 91の間に、 A1Nに対し て伝導帯のエネルギーバンド不連続値として約— 2eVの値を有する GaN層 87を形 成すると、 GaN層 87は両側をエネルギー障壁層で囲まれた量子井戸層として機能し 、この量子井戸層（87)中にチャネル層からの電子を蓄積しておくことができる。障壁 高さが 2eVと高いため、室温においても量子井戸（87)力もチャネル層に戻る電子の 量は少ない。量子井戸層（87)中に蓄積されている電子（電荷）量により、図 9 (A)に 示すトランジスタのしきい値電圧が変化することを利用して、不揮発性メモリデバイス を構成することができる。
[0045] SiC上に超低損失のパワートランジスタ、高出力高周波トランジスタ、又は、極めて 小さなゲート長を持つ電界効果トランジスタを形成する場合に、上記不揮発性メモリ デバイスを同じ基板上に集積化することができるという利点を有している。
[0046] 尚、本明細書において、 SiC表面構造という用語は、 SiC基板の表面と、例えば Si 基板やサファイア基板上などの異種材料上に堆積された SiC層の表面とのいずれを も含むものとする。 SiC基板という場合にも、その中には SiCが表面に存在する基板と レ、う意味が含まれるものとする。
[0047] 本明細書としては、プレーナ一型の MISFETを実施例として記述した力 本発明 の実施はプレーナ一型に限らない。パワートランジスタなどでは、ドレイン電極が基板 裏面にある縦型の FETが良く用いられる。ソースやドレインなどの構造は異なるが、 スィッチ作用を行う金属 -絶縁体-半導体構造は同一であり、本発明の適用範囲であ る。
[0048] III族窒化物と称する場合には、 B、 Al、 Ga、 Inのうちの少なくとも 1つ以上 ΠΙ族元素 と Νとを含むことを意味する。 V族の元素として Ν以外の元素を含んでレ、ても良レ、し、 また GaNや A1Nなどの化合物のみではなぐ Al In Ga Nなどの混晶も含まれる ちのとする。
図面の簡単な説明
[0049] [図 1]図 1 (A)から図 1 (C)までは、本発明の第 1の実施の形態による MISFETの製 造方法を示す図である。
[図 2]図 2 (D)力 図 2 (F)までは、本発明の第 1の実施の形態による MISFETの製 造方法を示す図であり、図 1に続く図である。 [図 3]図 3 (G)力 図 3 (H)までは、本発明の第 1の実施の形態による MISFETの製 造方法を示す図であり、図 2に続く図である。
[図 4]図 4 (1)は、本発明の第 1の実施の形態による MISFETの製造方法を示す図で あり、図 3に続く図である。図 4 (J)は、図 4 (1)に示す MISFETのゲートから基板にか けてのエネルギーバンド構造を示す図である。
[図 5]本発明の第 2の実施の形態による MISFET構造（図 5 (A) )とそのエネルギー バンド構造（図 5 (B) )である。
[図 6]図 6 (A)及び (B)に示す構造の製造工程の一例を示す図である。
[図 7]本発明の第 3の実施の形態による MISFETの構造を示す図である。
[図 8]本発明の第 4の実施の形態による MISFETの構造を示す図である。
[図 9]本発明の第 5の実施の形態による MISFETであって、フローティングゲート構 造を持つ電界効果トランジスタであって、フローティングゲート構造を持つ電界効果ト ランジスタの構造を示す図である。
[図 10]AlN/SiC MISダイオードの電界強度と電流密度との関係を示す図である。

Claims

請求の範囲
[1] SiC表面構造と、
該 SiC表面構造に形成されたソース及びドレインと、
前記 sic表面構造に接して形成され厚さ力 si分子層以上の m族窒化物層を含む界 面制御層と、該界面制御層上に前記界面制御層とは異なる材料であって前記界面 制御層よりも伝導キャリアに対するバンドオフセットの大きい材料により形成された絶 縁層とを有する絶縁構造と、
該絶縁構造上に形成されたゲート電極と
を有する電界効果トランジスタ。
[2] SiC表面構造と、
該 SiC表面構造に形成されたソース及びドレインと、
前記 SiC表面構造に接して形成され A1と Nとを含む厚さが 1分子層以上の界面制 御層と、該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御 層よりも伝導キャリアに対するバンドオフセットの大きい材料により形成された絶縁層 とを有する絶縁構造と、
該絶縁構造上に形成されたゲート電極と
を有する電界効果トランジスタ。
[3] 前記界面制御層は、厚さ力 nm以下の A1N層を含むことを特徴とする請求項 1又 は 2に記載の電界効果トランジスタ。
[4] 前記界面制御層は、 B、 Al、 Ga、 Inのうちの少なくとも 1つ以上と III族元素と Nとを 含むことを特徴とする請求項 1から 3までのいずれ力 1項に記載の電界効果トランジス タ。
[5] 前記界面制御層は、面内格子定数が SiCの面内格子定数と 0. 5%以下の不整合 である BA1N層を含むことを特徴とする請求項 1又は 2に記載の電界効果トランジスタ
[6] 前記絶縁層は、 SiO層と Si N層と Al O層とから成る群のうちから選択される少な
2 2 3
くとも 1の層を含むことを特徴とする請求項 1から 5までのいずれ力 1項に記載の電界 効果 ί
[7] 前記絶縁層は、 A1Nと A1と Al Nと AlAsと A1N As とから成る群のうち力 選択さ
1—
れる少なくとも 1つの材料の堆積層を酸化することにより形成された Al〇層又は少
2 3 量の N又は Asのうちの少なくとも一方を含む A1〇層であることを特徴とする請求項
2 3
1から 5までのいずれか 1項に記載の電界効果トランジスタ。
[8] 前記絶縁層は、複数の絶縁膜により形成された多層膜を有していることを特徴とす る請求項 1から 7までのいずれ力、 1項に記載の電界効果トランジスタ。
[9] SiC表面構造と、
該 SiC表面構造上に形成される構造であって、前記 SiC表面に接して形成され A1 と Nを含み 1分子以上の厚さを有する界面制御層を含む第 1の絶縁体障壁層と、金 属又は半導体により形成された井戸層と、第 2の絶縁体障壁層と、ゲート電極層と、 を含むフローティングゲート構造と、
該フローティングゲート構造に隣接して前記 SiC表面構造に形成されるソース及び ドレイン層と
を有する不揮発性記憶素子。
[10] SiC表面構造を有する基板を準備する工程と、
該 SiC表面構造にソース及びドレインを形成する工程と、
前記 SiC表面構造の表面のステップ構造制御および清浄化する工程と、 前記 SiC表面構造に接して A1と Nとを含み厚さが 1分子層以上の界面制御層を形 成し、該界面制御層上に前記界面制御層とは異なる材料であって前記界面制御層 よりも伝導キャリアに対するバンドオフセットの大きい材料による絶縁層を有する絶縁 構造を形成する工程と、
該絶縁構造上にゲート電極を形成する工程と
を有する電界効果トランジスタの製造方法。
PCT/JP2004/010696 2003-07-28 2004-07-28 電界効果トランジスタ及びその製造方法 WO2005010974A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP04748008A EP1662558A4 (en) 2003-07-28 2004-07-28 FIELD EFFECT TRANSISTOR AND PROCESS FOR MANUFACTURING
US10/565,624 US7622763B2 (en) 2003-07-28 2004-07-28 Field effect transistor and method for manufacturing same
JP2005512064A JP4526484B2 (ja) 2003-07-28 2004-07-28 電界効果トランジスタ及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-281104 2003-07-28
JP2003281104 2003-07-28

Publications (1)

Publication Number Publication Date
WO2005010974A1 true WO2005010974A1 (ja) 2005-02-03

Family

ID=34100919

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/010696 WO2005010974A1 (ja) 2003-07-28 2004-07-28 電界効果トランジスタ及びその製造方法

Country Status (6)

Country Link
US (1) US7622763B2 (ja)
EP (1) EP1662558A4 (ja)
JP (1) JP4526484B2 (ja)
KR (1) KR100801544B1 (ja)
TW (1) TWI313060B (ja)
WO (1) WO2005010974A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310886A (ja) * 2004-04-19 2005-11-04 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2007227621A (ja) * 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 絶縁ゲート構造体を有する半導体装置とその製造方法
JP2013042054A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
US9496365B2 (en) 2013-09-20 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
JP2020027894A (ja) * 2018-08-13 2020-02-20 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11276758B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator having a reduced on-resistance with a silicon carbide layer

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598134B2 (en) * 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US7439594B2 (en) 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
JP5562641B2 (ja) * 2006-09-14 2014-07-30 クリー インコーポレイテッド マイクロパイプ・フリーの炭化ケイ素およびその製造方法
US20110147764A1 (en) * 2009-08-27 2011-06-23 Cree, Inc. Transistors with a dielectric channel depletion layer and related fabrication methods
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US8853709B2 (en) 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
US8941118B1 (en) 2011-07-29 2015-01-27 Hrl Laboratories, Llc Normally-off III-nitride transistors with high threshold-voltage and low on-resistance
EP2765612B1 (en) * 2011-09-08 2021-10-27 Tamura Corporation Ga2O3 SEMICONDUCTOR ELEMENT
US9337332B2 (en) 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
KR101946009B1 (ko) 2012-10-11 2019-02-08 삼성전자주식회사 고전자이동도 트랜지스터 및 그 구동방법
US9276069B2 (en) * 2012-11-26 2016-03-01 Global Power Technologies Group, Inc. Protective interface in silicon carbide semiconductor devices
KR102065113B1 (ko) 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
US9373691B2 (en) 2013-08-07 2016-06-21 GlobalFoundries, Inc. Transistor with bonded gate dielectric
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
WO2017087197A1 (en) 2015-11-19 2017-05-26 Hrl Laboratories, Llc Iii-nitride field-effect transistor with dual gates
JP6640762B2 (ja) 2017-01-26 2020-02-05 株式会社東芝 半導体装置
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
EP3780116A4 (en) * 2018-03-29 2021-11-03 Shindengen Electric Manufacturing Co., Ltd. WIDE BAND FORBIDDEN SEMICONDUCTOR DEVICE
CN110233174A (zh) * 2019-06-13 2019-09-13 深圳爱仕特科技有限公司 绝缘栅介质层的制备方法及其碳化硅器件和碳化硅器件的制备方法
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
CN112909086A (zh) * 2021-01-21 2021-06-04 湖南大学 一种基于氮化物缓冲层的碳化硅叠层栅介质结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2707425A1 (fr) * 1993-07-09 1995-01-13 Thomson Csf Structure en matériau semiconducteur, application à la réalisation d'un transistor et procédé de réalisation.
JPH10510952A (ja) * 1994-12-22 1998-10-20 エービービー リサーチ リミテッド 絶縁されたゲートを有する半導体デバイス
JP2000150792A (ja) * 1998-11-11 2000-05-30 Agency Of Ind Science & Technol 半導体装置及びその製造方法
JP2001094099A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2002246594A (ja) * 2001-01-08 2002-08-30 Internatl Business Mach Corp <Ibm> 窒化アルミニウムおよび酸化アルミニウム／窒化アルミニウム・ヘテロ構造ゲート誘電体スタック・ベースの電界効果トランジスタおよびその形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031263A (en) * 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
JP2000150875A (ja) * 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
JP5459650B2 (ja) * 2008-09-22 2014-04-02 株式会社東芝 不揮発性半導体記憶装置のメモリセル

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2707425A1 (fr) * 1993-07-09 1995-01-13 Thomson Csf Structure en matériau semiconducteur, application à la réalisation d'un transistor et procédé de réalisation.
JPH10510952A (ja) * 1994-12-22 1998-10-20 エービービー リサーチ リミテッド 絶縁されたゲートを有する半導体デバイス
JP2000150792A (ja) * 1998-11-11 2000-05-30 Agency Of Ind Science & Technol 半導体装置及びその製造方法
JP2001094099A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2002246594A (ja) * 2001-01-08 2002-08-30 Internatl Business Mach Corp <Ibm> 窒化アルミニウムおよび酸化アルミニウム／窒化アルミニウム・ヘテロ構造ゲート誘電体スタック・ベースの電界効果トランジスタおよびその形成方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
KOLODZEY, J. ET AL: "Electrical Conduction and Dielectric Breakdown in Aluminum Oxide Insulators on Silicon", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 47, no. 1, January 2000 (2000-01-01), pages 121 - 128 *
ONOJIMA, N. ET AL: "Heteroepitaxial Growth of Insulating AIN on 6H-SiC by MBE", MATERIALS SIENCE FORUM VOLS., 2002, pages 1457 - 1460, XP008098839 *
See also references of EP1662558A4 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310886A (ja) * 2004-04-19 2005-11-04 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4635470B2 (ja) * 2004-04-19 2011-02-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2007227621A (ja) * 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 絶縁ゲート構造体を有する半導体装置とその製造方法
JP2013042054A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置
WO2013027471A1 (ja) * 2011-08-19 2013-02-28 株式会社日立製作所 半導体装置
US9496365B2 (en) 2013-09-20 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
US9893153B2 (en) 2014-09-19 2018-02-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2020027894A (ja) * 2018-08-13 2020-02-20 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP7196458B2 (ja) 2018-08-13 2022-12-27 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11276758B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator having a reduced on-resistance with a silicon carbide layer
US11276774B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Also Published As

Publication number Publication date
US7622763B2 (en) 2009-11-24
EP1662558A1 (en) 2006-05-31
KR100801544B1 (ko) 2008-02-12
TWI313060B (en) 2009-08-01
JP4526484B2 (ja) 2010-08-18
KR20060037411A (ko) 2006-05-03
TW200509397A (en) 2005-03-01
JPWO2005010974A1 (ja) 2007-11-01
US20060194379A1 (en) 2006-08-31
EP1662558A4 (en) 2008-12-31

Similar Documents

Publication Publication Date Title
JP4526484B2 (ja) 電界効果トランジスタ及びその製造方法
JP4843854B2 (ja) Ｍｏｓデバイス
EP1981076B1 (en) Method for manufacturing silicon carbide semiconductor device
KR100676213B1 (ko) 실리콘에 대해 안정적인 결정질의 경계면을 구비하는반도체 구조를 제작하기 위한 방법
KR100983852B1 (ko) 반도체 장치 및 그 제조 방법
JP5307381B2 (ja) 半導体素子ならびに半導体素子製造法
TW201104865A (en) Insulating gate type bipolar transistor
EP2740148B1 (en) Forming sic mosfets with high channel mobility by treating the oxide interface with cesium ions
JP4956904B2 (ja) 炭化珪素半導体装置とその製造方法
WO2005015642A1 (ja) 半導体装置及びその製造方法
JP2000319099A (ja) ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP2003234301A (ja) 半導体基板、半導体素子及びその製造方法
JP2005166930A (ja) ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2007131504A (ja) ＳｉＣエピタキシャルウエーハおよびそれを用いた半導体デバイス
JP2015002293A (ja) Ｇａ２Ｏ３系半導体素子
JP2022508324A (ja) 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法
JP2003243653A (ja) 炭化珪素半導体装置の製造方法
JP7196458B2 (ja) 絶縁ゲート型半導体装置の製造方法
US9647072B2 (en) Silicon carbide semiconductor device
CN115842057A (zh) 半导体结构及形成方法
CN210156382U (zh) 一种SiC基MOS器件
WO2021172067A1 (ja) 半導体装置及びその製造方法、電界効果トランジスタ
JP2022176673A (ja) 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP2004253427A (ja) 炭化珪素半導体素子
JP2024032677A (ja) ゲート誘電体を改良したｓｉｃを基礎とする電子装置及びその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005512064

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2006194379

Country of ref document: US

Ref document number: 10565624

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020067002013

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2004748008

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020067002013

Country of ref document: KR

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
WWP Wipo information: published in national office

Ref document number: 2004748008

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10565624

Country of ref document: US