WO2005001694A1 - データ転送方法及びシステム - Google Patents

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WO2005001694A1
WO2005001694A1 PCT/JP2003/008211 JP0308211W WO2005001694A1 WO 2005001694 A1 WO2005001694 A1 WO 2005001694A1 JP 0308211 W JP0308211 W JP 0308211W WO 2005001694 A1 WO2005001694 A1 WO 2005001694A1
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volatile memory
memory
transfer
controller
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Shinya Fujioka
Kotoku Sato
Hitoshi Ikeda
Yoshiaki Okuyama
Jun Ohno
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Fujitsu Limited
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    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory

Definitions

  • the present invention relates to a data transfer method and system in an information processing system, and more particularly, to a data transfer method and system in an information processing system using a plurality of different types of memory devices.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • Pseudo SRAM which uses a DRAM as a memory core and has an SRAM interface
  • This pseudo-SRAM makes it possible to replace the SRAM while making use of the accumulation and assets of the conventional technology, and to provide a large-capacity memory system and realize high-performance services.
  • Flash memory is used to store programs and data
  • SRAM is used to store cached data when power is applied.
  • the pseudo SRAM is used as a work memory for processing moving images, etc.
  • SRAM has low standby current consumption and high-speed reading and writing, but it is difficult to increase the capacity and it is volatile. Therefore, while suitable for holding small-capacity cache data, it is suitable for storing programs and data that need to be held when the power is turned off. Flash memory is slow to read and write, but is non-volatile and large in capacity, and has low standby current consumption.
  • the pseudo SRAM requires a refresh operation, consumes a large amount of current during standby, and is volatile, but has a large capacity and high-speed reading and writing. Therefore, it is suitable as a work memory.
  • the simultaneous use of multiple memory devices in a single system leads to an increase in cost due to an increase in the number of memory components of the mobile telephone device.
  • it development of chip polishing technique for sealing in the same package is necessary to Kuria issues such as MC P (Multi-Chip Package) technology developed ⁇
  • Flash memory ⁇ SRAM Insufficient capacity, power off and data erase
  • Flash memory ⁇ pseudo SRAM Data erase, large current consumption when power is turned off.
  • the present invention specifically provides a data transfer method and a system in which when a flash memory is used instead of the SRAM, the length of time for writing to the flash memory does not appear on the surface as a system operation. Aim.
  • the data transfer method includes a volatile memory, a non-volatile memory, and, after writing data to the volatile memory, setting the volatile memory to a transfer processing state; A controller for transferring the data to the non-volatile memory and releasing the transfer processing state of the volatile memory when the completion of the data transfer is confirmed.
  • FIG. 1 is a block diagram showing a configuration of an information processing system to which the present invention is applied.
  • FIG. 2 is a block diagram showing a configuration of the pseudo SRAM.
  • FIG. 3 is a diagram for explaining the leap relation between the memory core, the write register, and the data register of the pseudo SRAM.
  • FIG. 4 is a flowchart showing a data transfer operation according to the present invention.
  • FIG. 5 is a flowchart showing details of the transfer process. ⁇
  • FIG. 6 is a flowchart showing another embodiment of the transfer process according to the present invention.
  • FIG. 7 is a diagram illustrating an example of a configuration of a refresh request signal generation circuit of the pseudo SRAM.
  • FIG. 8A is a diagram showing a general configuration of a step-down potential generating circuit for generating an internal step-down potential in a pseudo SRAM.
  • FIG. 8B is a diagram showing a change in the step-down potential after the pseudo SRAM enters the transfer processing mode.
  • FIG. 9A is a diagram showing a configuration of a step-down potential generation circuit according to the present invention.
  • FIG. 9B is a diagram showing the change of the step-down potential after the pseudo SRAM enters the transfer processing mode.
  • FIG. 1 is a block diagram showing a configuration of an information processing system according to the present invention.
  • the information processing system in FIG. 1 is, for example, a memory system of a mobile phone, and includes a controller 10, a pseudo SRAM 11, a flash memory 12, and a system bus 13.
  • the flash memory 12 stores the program processing executed by the controller 10. Used to store data to be processed.
  • the pseudo SRAM 11 is used as a work memory area used by the controller 10 at the time of moving image processing or the like.
  • the memory used as the peak memory area may be a large-capacity RAM, and is not limited to the pseudo SRAM.
  • a similar function can be realized by a dynamic random access memory (DRAM), a synchronous dynamic random access memory (SDRAM), or a ferroelectric random access memory (FRAM).
  • DRAM dynamic random access memory
  • SDRAM synchronous dynamic random access memory
  • FRAM ferroelectric random access memory
  • the information processing system shown in Fig. 1 does not include the SRAM that was used in conventional systems to store relatively small data such as cache data.
  • the function of this SRAM is performed by the flash memory 12.
  • cache data is stored in the flash memory 12
  • a specific problem is that the write speed of the flash memory 12 is slow when data is transferred from the controller 10 to the flash memory 12. That is. Until the writing to the flash memory 12 is completed, the controller 10 needs to keep the contents of the internal cache, so that the next operation cannot be performed for a long time.
  • an internal register of the pseudo SRAM 11 is used as a place for storing transfer data other than the cache of the controller 10.
  • transfer data is stored in the internal register of the pseudo SRAM 11.
  • data is transferred from the internal register of the pseudo SRAM 11 to the flash memory 12 and the transfer status, which indicates whether the transfer has been completed or not, is checked to ensure reliable data transfer.
  • FIG. 2 is a block diagram showing a configuration of the pseudo SRAM 11.
  • SRAM 11 is composed of input interface 21, logic circuit 22, row decoder 23, column decoder 24, memory core 25, data input / output interface 26, write register 27, and write register 27. ⁇ ⁇ Includes data register 28.
  • the input interface 21 receives a command signal and an address signal from the outside, and supplies the command signal and the address signal to the logic circuit 22.
  • the logic circuit 22 decodes the received command and controls each part of the pseudo SRAM 11 according to the decoding result.
  • the logic circuit 22 converts the row address of the received address signal into a row decoder 2. 3 and the column address to the column decoder 24.
  • the row decoder 23 decodes the row address, and activates the lead line of the code specified by the decode address.
  • the data of the memory cell connected to the selectively activated code line is supplied to the sense amplifier via the bit line.
  • These lead lines, bit lines, and sense amplifiers are provided inside the memory core 25.
  • the column decoder 24 decodes the column address and activates the column selection of the column specified by the decoded address.
  • the sense amplifier corresponding to the selectively activated column selection line is connected to data register 28.
  • the data register 28 supplies the read data to the data input / output interface 26.
  • the data input / output interface 26 supplies the read data to the outside of the pseudo SRAM 11 during a read operation, and receives the data to be written from the outside during a write operation.
  • the data input / output interface 26 supplies write data to the data register 28 via the write register 27.
  • the write data stored in the data register 28 is written to the memory cell of the selected word via the sense amplifier, bit line, etc. of the memory core 25.
  • FIG. 3 is a diagram for explaining the relationship between the memory core 25, the write register 27, and the data register 28 of the pseudo SRAM 11.
  • the pseudo SRAM 11 is provided with a 16-bit write register 27 corresponding to one word and a 32-bit data register 28 corresponding to two words.
  • the data that the pseudo SRAM 11 exchanges with the system bus 13 ( Figure 1) at one time is 16 bits, but the data that the memory core .25 exchanges with the data register 28 at one time is 32 bits. It is.
  • the 32-bit data is supplied to the memory cell 32 via the 32-bit sense amplifier 31.
  • the transistor 42 connected to the selectively activated word line 41 is turned on, and the charge corresponding to the write data is stored in the capacitor 43.
  • the data register 28 has 32 bits.
  • the data register 28 may have a configuration of 64 bits, for example, and may be configured to divide four words into four times and exchange one word at a time with the outside.
  • the number of codes of the data register 28 is arbitrary.
  • FIG. 4 is a flowchart showing a data transfer operation according to the present invention.
  • step ST 1 of FIG. 4 when the power is turned on, the device enters a standby state.
  • the controller 10 sets the pseudo SRAM 11 to the transfer preparation mode by asserting the transfer mode signal.
  • the pseudo SRAM I1 is deselected when the chip enable signal CE2 falls to LOW.
  • the chip enable signal CE2 is set to LOW, the data transfer operation from the pseudo SRAM I1 to the flash memory 12 is executed. become.
  • the state is the standby state.
  • step ST3 the cache data is written into the controller 10 and the pseudo SRAM I1, and the flag information is stored in the write register 27 of the pseudo SRAM 11.
  • the controller 10 transfers the cache data of two words to the pseudo SRAM 11 in two times, one word at a time, and the two words are stored in the memory core 25.
  • the data register 28 of the pseudo SRAM 11 is for 4 words, the data is transferred four times at a time for each word, and the 4 words are stored in the memory core 2.
  • the flag information stores a value (for example, “0”) indicating that the data transfer operation is not completed in the data register 28.
  • step S 4 the controller 10 inputs a read command to the pseudo SRAM 11.
  • step ST5 the pseudo SRAM 11 performs a read operation, and thereby transfers the two-word data written in the memory core 25 to the data register 28. That is, the data written in step ST 3 is stored in the data register 28 by reading data from the same address as the write address of the pseudo SRAM 11.
  • step ST3 writing is performed a plurality of times, one by one, and data of a plurality of modes is stored in the data register 28.
  • step ST5 the system enters the standby state. .
  • step ST6 a command for data transfer using the controller 10 and the pseudo SRAM 11 as a temporary area is input to the pseudo SRAM 11.
  • the chip enable signal CE2 of the pseudo SRAM 11 is set to LOW.
  • the pseudo SRAM 11 enters the transfer processing mode. In the transfer processing mode: ⁇
  • the pseudo SRAM 11 does not function as a memory for holding other data, and also stops the refresh operation and becomes inactive. Since the refresh operation is stopped, the current consumption in the pseudo SRAM 1.1 during this period is extremely small.
  • the controller 10 reads data from the data register 28 of the pseudo SRAM 11, inputs a write command to the flash memory 12, and transmits the data read from the pseudo SRAM 11 to the flash memory via the system bus 13. Transfer to 12.
  • the controller 10 determines that the data of the data register 28 of the pseudo SRAM 11 has been transferred to the flash memory 12, the controller 10 sets the flag information of the write register 27 of the pseudo SRAM 11 to a value indicating that the data transfer operation has been completed (for example, rewrite "1"). Thus, the transfer process ends.
  • the controller 10 ends the mode for transferring data using the pseudo SRAM 11 as a temporary area. Specifically, the chip enable CE 2 of the pseudo SRAM 11 is set to H I GH. As a result, the pseudo SRAM 11 enters a standby state.
  • the controller 10 when the cache data of the controller 10 is transferred to the flash memory 12, by using the pseudo SRAM 11 as a temporary buffer, the controller 10 is constantly constrained during the long data write time to the flash memory 12. Can be avoided. Also, by using the data register 28 of the pseudo SRAM 11 as a temporary buffer, stopping the refresh operation and deactivating the memory core 25, the current consumption in the pseudo SRAM 11 during the data transfer period can be reduced. It is possible to minimize it.
  • FIG. 5 is a flowchart showing the transfer process. Steps ST3 to ST6 in FIG. 5 are the same steps as steps ST3 to ST6 in FIG. After step ST6, in step ST6-1, the controller 10 reads one word of the data of the data register 28 from the pseudo SRAM 11. In step ST 6-2, the controller 10 inputs a write command to the flash memory 12, and writes 1-word data read from the pseudo SRAM 11 to the system bus 13 to the flash memory 12.
  • step ST 6-3 the controller 10 determines whether or not a predetermined number of write operations to the flash memory 12 have been completed. If the number of words of the transfer data stored in the data register 28 is n, when the data reading from the pseudo SRAM 11 and the data writing to the flash memory 12 are completed n times, the predetermined number of times to the flash memory 12 is completed. Is completed. If writing has not been performed the predetermined number of times, the process returns to step ST6-1. If all the words of the data register 28 have been transferred to the flash memory 12 by the predetermined number of data write operations, the process proceeds to step ST6-4.
  • step ST6-4 the controller 10 reads data from the data register 28 of the pseudo SRAM1.
  • step ST6-5 the controller 10 reads the corresponding data from the flash memory 12.
  • step ST6-6 the controller 10 determines whether or not the data read from both memories match. Specifically, the read operation and the match determination operation are sequentially executed one by one. If the data does not match, it is determined that the writing has been properly completed and the writing is proper, and the writing process is executed again in step ST6-1. If the data match, in step ST7, the mode in which the controller 10 transfers data using the pseudo SRAM 11 as a temporary area is terminated.
  • FIG. 6 is a flowchart showing another embodiment of the transfer process according to the present invention.
  • controller L0 force Cache to pseudo SRAM11 And writes the flag information in the write register 27 of the pseudo SRAM 11.
  • the controller 10 transfers the cache data for two words to the pseudo SRAM 11 in two separate steps, one word at a time, and the two words are stored in the memory core 25.
  • the flag information stores a value (for example, “0”) indicating that the data operation is not completed in the data register 28.
  • step ST2 the controller 10 inputs a read command to the pseudo SRAM 11.
  • step ST3 the pseudo SRAM 11 performs a read operation, and thereby transfers the two-word data written in the memory core 25 to the data register 28.
  • step ST4 the controller 10 writes the cache data to the flash memory 2.
  • the cache data is directly written to the flash memory 12 from the controller 10.
  • Some types of flash memory 12 include an internal register having a sufficient capacity to store externally supplied write data.
  • step ST4 all the cache data of the controller 10 is first stored in the register inside the flash memory 12 using the register inside the flash memory 12. Thereafter, the operation of writing the contents of this register to the flash memory core is executed inside the flash memory 12. '
  • step ST5 the controller 10 determines whether or not the writing operation of the flash memory 12 has been completed. If completed, the process proceeds to step ST6.
  • step ST6 the controller 10 sets the chip enable CE2 of the pseudo SRAM 11 to LOW.
  • the pseudo SRAM I; L enters the transfer processing mode.
  • step ST7 the controller 10 reads data from the data register 28 of the pseudo SRAM 11.
  • step ST8 the controller 10 reads the corresponding data from the flash memory 12.
  • step ST9 the controller 10 determines whether the data read from both memories match. Specifically, The read operation and the match determination operation are sequentially executed one by one. If the data does not match, it is determined that the writing has not been properly completed, and the process returns to step ST4. The writing process from the register in the flash memory 12 to the flash memory core is executed. If the data match, in step ST10, the chip enable signal CE2 is set to HIGH. At this time, the controller 10 rewrites the flag information of the write register 27 of the pseudo SRAM 11 to a value (for example, "1") indicating that the data transfer operation has been completed.
  • a value for example, "1"
  • the flash memory 12 when the flash memory 12 is provided with an internal register having a sufficient capacity to store write data supplied from the outside, it is necessary to execute data transfer processing using this register. Can be.
  • FIG. 7 is a diagram showing an example of the configuration of the refresh request signal generation circuit of the pseudo SRAM 11.
  • the refresh request signal generating circuit in FIG. 7 includes a NAND circuit 51, an oscillator 52, a frequency dividing circuit 53, and an AND circuit 54.
  • the NAND circuit 51 receives the transfer mode signal and the inverted signal / CE 2 of the chip enable signal CE 2 from the controller 10.
  • the transfer mode signal is a signal that is asserted in step ST2 of the processing procedure in FIG.
  • the output of the NAND circuit 51 goes low,
  • the gate of the AND circuit 54 is closed.
  • the oscillator 52 oscillates at a predetermined frequency, and the divider circuit 53 divides the oscillation signal to generate a periodic noise signal.
  • the gate of the AND circuit 54 is closed, the periodic pulse signal from the frequency dividing circuit 53 does not pass through the AND circuit 54 and is not supplied to the refresh circuit as a refresh request signal. Therefore, the refresh operation of the pseudo SRAM I1 is stopped.
  • the output of the NAND circuit 51 is HIGH regardless of the level of the chip enable signal CE2, and the refresh request signal is supplied to the refresh circuit. Continue.
  • FIG. 3 is a diagram illustrating a general configuration of a generation circuit.
  • a predetermined gate voltage V1 is applied to the gate of the NMOS transistor 61, the drain terminal is connected to the external Vdd, and the source terminal is the internal step-down potential Vii. Supply.
  • the step-down piezoelectric potential V i i decreases due to current consumption in the internal circuit, the difference ′ between the gate potential V I and the source potential (step-down potential V i i) increases, and the current flowing through the NMOS transistor 61 increases. As a result, the step-down potential V i i increases. In this way, the step-down potential V ii is controlled to be a constant potential determined by the gate potential 1.
  • FIG. 8B is a diagram showing a change in the step-down potential after the pseudo SRAM I1 enters the transfer processing mode.
  • the step-down potential V ii generated by the step-down potential generating circuit shown in FIG. Approaching Vdd. This is because the refresh operation stops when the pseudo SRAM 11 is set to the transfer processing mode, so that the consumption of the step-down potential V i i in the internal circuit is eliminated. If the step-down potential V i i rises in this way, an unexpected error may occur when the pseudo SRAM I 1 exits the transfer processing mode and starts normal operation. .
  • FIG. 9A is a diagram showing a configuration of a step-down potential generation circuit according to the present invention.
  • an NMOS transistor 62 is connected in series to the NMOS transistor 61 of FIG. 8A, and the output of the gate AND circuit 63 is applied.
  • the AND circuit 63 receives the transfer mode signal and the inverted signal ZCE2 of the chip enable signal CE2 from the controller 10.
  • the transfer mode signal is a signal asserted in step ST2 of the processing procedure of FIG.
  • the pseudo SRAM11 enters transfer processing mode.
  • the output of the AND circuit 63 becomes HIGH, and the NMOS transistor 62 becomes conductive, so that a current flows and the current of the step-down voltage V ii is consumed. .
  • FIG. 9B is a diagram showing the change of the step-down potential after the pseudo SRAM 11 enters the transfer processing mode.
  • the pseudo SRAM 11 is set to the transfer processing mode. Even if the voltage is set, the current of the reduced potential Vii is consumed as described above, so that the reduced potential Vii stays at a predetermined potential determined by the potential V1. Therefore, it is possible to avoid unexpected errors caused by the rise of the step-down potential V ii.
  • the present invention makes it possible to suppress the complexity of the wiring bow I and to make the manufacturing easy. it can.

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Abstract

ＳＲＡＭの代わりにフラッシュメモリを使用した場合に、フラッシュメモリへの書き込み時間の長さがシステム動作として表面に現れないようなデータ転送方法及びシステムを提供する。係るデータ転送方法は、揮発性メモリにコントローラからデータを書き込み､揮発性メモリを転送処理状態にし、転送処理状態の揮発性メモリから不揮発性メモリにデータを転送し､データの転送の終了を確認すると揮発性メモリの転送処理状態を解除する各段階を含むことを特徴とする。

Description

- 明 細 書 データ転送方法及びシステム 技術分野
本発明は、 情報処理システムにおけるデータ転送方法及びシステムに関し、 詳 しくは複数の異なる種類のメモリ装置が使用される情報処理システムにおけるデ ータ転送方法及びシステムに関する。 背景技術 , 近年、 携帯電話等のモパイル分野において、 するサービス機能が高度化す るに伴い、 取り扱うデータ量が増大し、 大きなメモリ容量が必要になっている。 例えば携帯電話では、 動画データ （ムービー機能)、 静止画像 （カメラ機能)、 ゲ ーム機能、 WE B閲覧等のサービス機能が提供されており、 音声通話が中心であ つた時代と比較して、 必要なメモリ容量が大幅に増加している。
携帯電話 βにおいて、 音声通話が中心であった時代には、 ワークメモリとし て S RAM (Static Random Access Memory) が使用されていた。 S RAMは各メ モリセノレに 6つのトランジスタを使用するので、例えば D RAM (Dynamic Random Access Memory) と比較して記憶データの 1ビットあたりの素子数が多く、大容量 化することが困難である。 従って、 S RAMのみを用いたシステムにより、 上記 のような高機能サービスを実現することは極めて困難である。
こうした背景から、 メモリコアとして D RAMを使用し、 インターフェースを S RAM型とした疑似 (Pseudo) S RAM (P S RAM) が開発された。 この擬 '似 S RAMにより、 従来技術の蓄積及び資産を生かしながら S RAMを置き換え ることが可能となり、 大容量のメモリシステムを提供して高機能サービスを実現 することができる。
携帯電話のメモリシステムでは、 S RAM、 擬似 S RAM、 及ぴフラッシュメ モリの 3種類のメモリを使用するものが多い。 フラッシュメモリはプログラムや データを格納するために用いられ、 S RAMは電源印加状態でキャッシュデータ 等の比較的小規模なデータを保存するために用いられ、 擬似 S RAMは動画像処 理時等に使用するワークメモリとして用いられる。 各メモリは用^ S【Jに最適ィ匕さ れており、 代替することは困難と考えられている。 S RAMは待機時消費電流が 低く、 読み書きが高速であるが、 大容量にすることは困難でありまた揮発性であ る。 従って、 小容量のキャッシュデータ保持に適する一方で、 電源切断時に保持 が必要なプログラム及ぴデータの格納には適さなレヽ。 フラッシュメモリは読み書 きが低速であるが、 不揮発且つ大容量で、 待機時消費電流が低い。 従って、 電源 切断時に保持が必要なプログラムやデータの格納には不可欠である。 擬似 S RA Mはリフレッシュ動作が必要であり待機時消費電流が大きくまた揮発性であるが、 大容量であり読み書きが高速である。 従って、 ワークメモリとして適している。 しかしながら複数のメモリ装置を単一のシステムに同時に使用することは、 携 帯電話機器のメモリ部品点数の増加によるコストアップを招く。 また更に、 同一 パッケージに封止するためのチップ研磨技術の開発や、 MC P (Multi-Chip Package) 化技術開発等の課題をクリァすることが必要となる ώ
上記の問題点を解決するには、 システムで使用するメモリ種類を減らす必要が ある。 上記 3種類のメモリ装置の各々を、 残りの 2つで代替する の問題点に ついて考える。
1 ) フラッシュメモリ→S R AM :容量不足、 電源切断てデータ消去
2 ) フラッシュメモリ→擬似 S RAM：電源切断でデータ消去、 消費電流大 3 ) S RAM→フラッシュメモリ ：書き込み時間長い
4 ) S R AM→擬似 S R AM：消費電流大
5 ) 擬似 S RAM→フラッシュメモリ ：書き込み時間長い
6 ) 擬似 S RAM→S RAM：容量不足
上記 1 )、 6 ) は容量不足の問題を解決することが困難である。 2 ) は 切断で データ消去されるので不可である。 従って、 これら 3つの置き換えは現在の携帯 電話仕様及ぴシステムではありえな 、。 このことからフラッシュメモリは必要不 可欠であり、また上記 5 )の書き込み時間の関係を考えると、擬似 S RAMも必要 なメモリ装置であるといえる。 従って、 S RAMを他のメモリで代用できるかど うかが課題となる。 上記 4) については、 擬似 S RAMでもパワーダウンモードやパーシャルリフ レッシュモード等の機能により S RAMと対等なレベルの待機電流を実現する機 種が開発されているが、 消費電流が大きいという問題がある。 従って、 上記 4 ) のように S RAMを擬似 S RAMで置き換えるよりは、 上記 3 ) のように S RA Mをフラッシュメモリで置き換えることが望ましい。 しかしこの場合、 書き込み 時間の問題を解決する必要がある。 ·
以上を鑑みると、 S RAMの代わりにフラッシュメモ,リを使用した場合に、 フ ラッシュメモリへの書き込み時間の長さがシステム動作として表面に現れないよ うなデータ転送方法及びシステムが必要である。 発明の開示
本発明は、 上記関連技術の 1つ又は幾つかの問題点を解決するデータ転送及ぴ システムを提供することを一般的な目的と'する。
また本発明は、 S RAMの代わりにフラッシュメモリを使用した場合に、フラッ シュメモリへの書き込み時間の長さがシステム動作として表面に現れないような データ転送方法及びシステムを提供することを具体的な目的とする。
本発明によるデータ転送方法は、 揮発性メモリ.にコントローラからデータを書 き込み、該揮発性メモリを転送処理状態にし、該転送処理状態の該揮発性メモリか ら不揮発性メモリに該データを転送し、該データの転送の終了を確認すると該揮 発性メモリの該転送処理状態を解除する各段階を含むことを特徴とする。 ' また本発明によるデータ転送システムは、 揮発性メモリと、不揮発性メモリと、 該揮発性メモリにデータを書き込んだ後に該揮発性メモリを転送処理状態にし、 該転送処理状態の該揮発性メモリから該不揮発性メモリに該データを転送し、該 データの転送の終了を確認すると該揮発性メモリの該転送処理状態を解除するコ ントローラを含むことを特徴とする。
上記データ転送方法及ぴシステムにおいては、 コントローラのキャッシュデー タをフラッシュメモリ等の不揮発性メモリに転送する際に、擬似 S R AM等の揮 発性メモリをテンポラリバッファとして使用することで、 不揮 性メモリに対す る長いデータ書き込み時間の間、 コントローラが常時拘束されてしまうことを避 けることができる。 また揮発性メモリのデータレジスタをテンポラリバッファと して使用し、リフレツシュ動作を停止してメモリコァを非活性な状態とすること で、 データ転送期間中の揮発性メモリにおける電流消費を最小限に抑えることが 可能となる。 図面の簡単な説明 - 図 1は、 本発明を適用する情報処理システムの構成を示すプロック図である。 図 2は、 擬似 S RAMの構成を示すブロック図である。
図 3は、擬似 S RAMのメモリコア、書き込みレジスタ、及びデータレジスタの 閏係を説明するための図である。
図 4は、本発明によるデータ転送動作を示すフローチャートである。
図 5は、転送処理の詳細を示すフローチャートである。 ―
図 6は、本発明による転送処理の別の実施例を示すフローチヤ一トである。 図 7は、 擬似 S R AMのリフレツシュ要求信号発生回路の構成の一例を示す図 である。
図 8 Aは、 擬似 S RAMにおいて内部降圧電位を生成する降圧電位生成回路の 一般的構成を示す図である。
図 8 Bは、 擬似 S RAMが転送処理モードに入つた後の降圧電位の変化を示す 図である。
図 9 Aは、 本発明による降圧電位生成回路の構成を示す図である。
図 9 Bは、 擬似 S R AMが転送処理モードに入つた後の降圧電位の変ィ匕を示す 図である。 発明を実施するための最良の形態
以下に、 本発明の実施例を添付の図面を用いて詳細に説明する。
図 1は、 本発明による情報処理システムの構成を示すプロック図である。 図 1の情報処理システムは、 例えば携帯電話のメモリシステムであり、 コント ローラ 1 0、 擬似 S RAM 1 1、 フラッシュメモリ 1 2、 及ぴシステムバス 1 3 を含む。 フラッシュメモリ 1 2は、 コントローラ 1 0が実行するプロダラムゃ処 理するデータを格納するために用いられる。 擬似 S RAM 1 1は、 コントローラ 1 0が動画像処理時等に使用するワークメモリ領域として用いられる。 なおヮー クメモリ領域となるメモリは大容量 RAMであればよく、擬似 S RAMに限定さ れるものではない。 例えば、 図 1の擬似 S R AM 1 1の代わりに、 D R AM (Dynamic Random Access Memoryノ、 S D RAM (Synchronous Dynamic Random Access Memory)ヽ F R AM (Ferroelectric Random Access Memory) 等でも同様 の機能が実現できる。
図 1の情報処理システムでは、 従来のシステムでキヤッシュデータ等の比較的 小規模なデータを保存するために用いられていた S RAMは設けられていない。 本発明では、この S RAMの機能は、 フラッシュメモリ 1 2により代行される。 キャッシュデータをフラッシュメモリ 1 2に格納する構成とすると、 具体的に 問題となるのは、 コントローラ 1 0からフラッシュメモリ 1 2にデータを転送す る際に、 フラッシュメモリ 1 2の書き込み速度が遅いということである。 フラッ シュメモリ 1 2への書き込みが終了するまで、 コントローラ 1 0は内部のキヤッ シュの内容を保持しておく必要があるので、 長い間次の動作に移ることができな レ、。
本発明では、コントローラ 1 0のキャッシュ以外に転送データを格納する場所 として、 擬似 S RAM 1 1の内部レジスタを活用する。 まず擬似 S RAM 1 1の 内部レジスタに転送データを格納する。 その後、 擬似 S RAM 1 1の内部レジス タからフラッシュメモリ 1 2へデータを転送し、 その転送が完了した力否かを示 す転送状況を確認することで確実なデータ転送を保証する。
図 2は、 擬似 S RAM 1 1の構成を示すブロック図である。
擬似. S RAM 1 1は、入力インターフェース 2 1、ロジック回路 2 2、ローデコ ーダ 2 3、 コラムデコーダ 2 4、 メモリコア 2 5、 データ入出力インターフエ一 ス 2 6、 書き込みレジスタ 2 7、 及ぴデータレジスタ 2 8を含む。
入カインターフェース 2 1は、 外部よりコマンド信号及ぴァドレス信号を受け 取り、ロジック回路 2 2に供給する。ロジック回路 2 2は、受け取ったコマンドを デコードして、 デコード結果に従い擬似 S RAM 1 1の各部分を制御する。 口ジ ック回路 2 2は、 受け取ったアドレス信号のうちローアドレスをローデコーダ 2 3に供給し、 コラムァドレスをコラムデコーダ 2 4に供給する。
ローデコーダ 2 3は、 ローアドレスをデコードし、 デコードアドレスが指定す るヮードのヮ一ド線を活性ィ匕する。 選択活性化されたヮード線に接続されたメモ リセルのデータは、 ビット線を介してセンスアンプに供給される。 これらのヮー ド線、 ビット線、.センスアンプなどはメモリコア 2 5の内部に設けられている。 · コラムデコーダ 2 4は、コラムアドレスをデコードし、デコードアドレスが指定す るコラムのコラム選 镍を活性化する。 選択活性化されたコラム選択線に対応す るセンスアンプが、 データレジスタ 2 8に接続される。
データレジスタ 2 8は、 読み出されたデータを、 データ入出力インターフエ一 ス 2 6に供給する。 データ入出力ィンターフェース 2 6は、 読み出し動作時には 読み出されたデータを擬似 S RAM 1 1の外部に供給し、 書き込み動作時には書 き込まれるデータを外部から受け取る。 データ入出力インターフェース 2 6は、 書き込みデータを、 書き込みレジスタ 2 7を介してデータレジスタ 2 8に供給す る。データレジスタ 2 8に格納された書き込みデータは、メモリコア 2 5のセンス アンプ、 ビット線等を介して、 選択されたワードのメモリセルに書き込まれる。 図 3は、擬似 S RAM 1 1のメモリコア 2 5、書き込みレジスタ 2 7、及びデー タレジスタ 2 8の関係を説明するための図である。
図 3に示されるように擬似 S RAM 1 1には、 1ワードに対応する 1 6ビット の書き込みレジスタ 2 7と、 2ヮードに対応する 3 2ビットのデータレジスタ 2 8とが設けられている。 擬似 S RAM 1 1がシステムバス 1 3 (図 1 ) と 1回に やり取りするデータは 1 6ビットであるが、 メモリコア .2 5がデータレジスタ 2 8と 1回にやり取りするデータは 3 2ビットである。この 3 2ビットのデータが、 例えば書き込み動作の場合には、 3 2ビットのセンスアンプ 3 1を介して、 メモ リセル 3 2に供給される。 メモリセル 3 2では、 選択活性ィ匕されたワード線 4 1 に接続されるトランジスタ 4 2が導通し、 書き込みデータに応じた電荷がキャパ シタ 4 3に蓄えられる。
このような構成とすれば、 擬似 S RAM 1 1とシステムバス 1 3との間で 2回 のデータ入出力をする間に、 内部ではメモリコア 2 5に対して 1回のアクセス動 作を実行すればよい。 従って、 内部のコア動作のサイクルに比較して外部のデー タ転送のサイクルを早くすることができる。 なお図 3の例では、 データレジスタ 2 8は 3 2ビットとしてあるが、 例えば 6 4ビット構成として、 4ワードを 4回 に分けて 1ワードずつ外部とやり取りする構成としてもよい。 本発明において、 データレジスタ 2 8のヮード数は任意である。
図 4は、本発明によるデータ転送動作を示すフローチヤ一トである。
図 4のステップ S T 1において、 電源が投入されると、 その後スタンバイ状態 となる。 ステップ S T 2において、 コントローラ 1 0力 転送モード信号をアサ 一トすることで、 擬似 S RAM 1 1を転送準備モードにセットする。 ここで転送 準備モードではない通常の動作モードにおいては、擬似 S RAM I 1は、チップィ ネーブル信号 C E 2が L OWに落ちると非選択となる。 しかし上記転送準備モー ドにセットされた後には、チップィネーブル信号 C E 2.が L OWに設定されると、 擬似 S RAM I 1からフラッシュメモリ 1 2へのデータ転送動作が実行されるこ とになる。 ステップ S T 2の後はスタンバイ状態となる。
ステップ S T 3において、コントローラ 1 0カ、擬似 S RAM i 1にキャッシュ データを書き込み、 更に擬似 S RAM 1 1の書き込みレジスタ 2 7にフラグ情報 を格納する。このキャッシュデータ書き込みの際、コントローラ 1 0は 2ワード分 のキャッシュデータを 1ヮードずつ 2回に分けて擬似 S RAM 1 1に転送し、 2 ワードがメモリコア 2 5に格納されることになる。 この際例えば擬似 S RAM 1 1のデータレジスタ 2 8が 4ヮード分であれば、 1ヮードずつ 4回に分けて転送 し、 4ヮード分をメモリコア 2ちに格納することになる。また上記フラグ情報は、 データ転送動作が未終了であることを示す値（例えば " 0 ") をデータレジスタ 2 8に格納するものである。
ステップ S丁 4で、 コントローラ 1 0が擬似 S RAM 1 1に読み出しコマンド を入力する。ステップ S T 5で、擬似 S RAM 1 1は読み出し動作を実行し、これ によりメモリコア 2 5に書き込まれた 2ワードのデータをデータレジスタ 2 8に 転送する。即ち、擬似 S RAM 1 1の書き込みァドレスと同一のァド、レスからデー タを読み出すことにより、 ステップ S T 3で書き込んだデータをデータレジスタ 2 8に格納する。 なおフラッシュメモリ 1 2への書き込み時間を隠すためには、 多くのデータをデータレジスタ 2 8に格納する必要があるので、 上記ステップ S T 3で説明したように 1ヮードずつ複数回の書き込みを行ない、 複数ヮードのデ ータをデータレジスタ 28に格納している。 ステップ ST 5の後はスタンバイ状 態となる。.
その後ステップ ST6で、 コントローラ 10力 S、 擬似 SRAM11をテンポラ リ領域として使用してデータ転送するためのコマンドを、 擬似 SRAM11に入 力する。 具体的には、 擬似 SRAM 11のチップイネーブノレ CE 2を LOWにす る。これにより擬似 S RAM 11は転送処理モードに入る。転送処理モードでは、 · 擬似 SRAM11は他のデータを保持するためのメモリとして機能することなく、 リフレッシュ動作も停止して非活性状態となる。 リフレッシュ動作が停止してい るので、 この間の擬似 SRAM 1.1における電流消費は極めて少ない。 この状態 で、 コントローラ 10は擬似 SRAM11のデータレジスタ 28からデータを読 み出し、 フラッシュメモリ 12に書き込みコマンドを入力して、 擬似 SRAM 1 1から読み出されたデータをシステムバス 13を介してフラッシュメモリ 12に 転送する。 擬似 SRAM11のデータレジスタ 28のデータをフラッシュメモリ 12に転送し終えたことをコントローラ 10が すると、 コントローラ 10は 擬似 S RAMI 1の書き込みレジスタ 27のフラグ情報をデータ転送動作が終了 したことを示す値 （例えば " 1") に書き換える。 以上で転送処理が終了する。 ステップ ST 7で、 コントローラ 10は、 擬似 SRAM 11をテンポラリ領域 として使用してデータ転送するモードを終了する。 具体的には、 擬似 SRAM 1 1のチップィネーブル CE 2を H I GHにする。これにより擬似 SRAM 11は、 スタンバイ状態となる。
このようにして、 コントローラ 10のキャッシュデータをフラッシュメモリ 1 2に転送する際に、擬似 S R AM 11をテンポラリバッファとして使用すること で、 フラッシュメモリ 12に対する長いデータ書き込み時間の間、 コントローラ 10が常時拘束されてしまうことを避けることができる。 また擬似 SRAM11 のデータレジスタ 28をテンポラリバッファとして使用し、リフレツシュ動作を 停止してメモリコア 25を非活性な状態とすることで、 データ転送期間中の擬俊 S RAM 11におげる電流消費を最小限に抑えることが可能となる。
図 5は、上記転送処理を示すフローチャートである。 図 5のステップ ST 3乃至 ST 6は、 図 4のステップ ST 3乃至 ST 6と同一 のステップである。 ステップ ST 6の後、 ステップ ST 6—1で、 コントローラ 10は擬似 SRAM 11からデータレジスタ 28のデータの 1ワード分を読み出 す。 ステップ ST6— 2で、 コントローラ 10はフラッシュメモリ 12に対して 書き込みコマンドを入力し、 擬似 SRAM 11からシステムバス 13に読み出さ れている 1ヮードのデータをフラッシュメモリ 12に書き込む。
ステップ ST 6— 3で、 コントローラ 10はフラッシュメモリ 12への所定回 数の書き込み動作が終了した力否かを判断する。 データレジスタ 28に格納され る転送データのワード数が nであれば、 n回の擬似 SRAM11からのデータ読 み出し及びフラッシュメモリ 12へのデー 9タ書き込みが終了すると、 フラッシュ メモリ 12への所定回数の書き込み動作が終了したことになる。 まだ所定回数の 書き込みがなされていなければ、処理はステップ ST 6― 1に戻る。所定回数のデ ータ書込みによりデータレジスタ 28の全てのワードがフラッシュメモリ 12に 転送されたならば、処理はステップ S T 6— 4に進む。
ステップ ST 6— 4で、 コントローラ 10は擬似 S RAMI 1のデータレジス タ 28からデータを読み出す。 ステップ ST6— 5で、 コントローラ 10はフラ ッシュメモリ 12から対応するデータを読み出す。 ステップ ST 6— 6で、 コン トローラ 10は両メモリから読み出したデータが一致する力否かを判定する。 具 体的には、 上記読み出し動作及び一致判定動作は 1ヮードずつ順次実行される。 データが不一致の場合には、書き込みが適切に終了してレヽなレ、と判断し、ステップ ST6-1に つて再度書き込み処理を実行する。 データが一致する場合には、 ステップ ST 7で、 コントローラ 10が擬似 SRAM11をテンポラリ領域とし て使用してデータ転送するモードを終了する。 なおコントローラ 10はこの際、 擬似 S RAMI 1の書き込みレジスタ 27のフラグ情報をデータ転送動作が終了 したことを示す値 (例えば "1") に書き換える。 このフラグ情報は例えば、デー タ転送動作の最中に電源切断等が発生した場合、 システム動作再開後に、 データ 転送が問題なく終了していたか否かをチヱックする目的のために使用される。 図 6は、本発明による転送処理の別の実施例を示すフローチャートである。 図 6のステップ ST1で、 コントローラ： L 0力 擬似 SRAM11にキヤッシ ュデータを書き込み、 更に擬似 SRAM11の書き込みレジスタ 27にフラグ情 報を格納する。このキヤッシュデータ書き込みの際、コントローラ 10は 2ワード 分のキャッシュデータを 1ワードずつ 2回に分けて擬似 SRAM 11に転送し、 2ワードがメモリコア 25に格納されることになる。また上記フラグ情報は、デー タ¾¾動作が未終了であることを示す値（例えば "0") をデータレジスタ 28に 格納するものである。
ステップ ST 2で、 コントロ ラ 10が擬似 SRAM 11に読み出しコマンド を入力する。ステップ ST 3で、擬似 SRAM 11は読み出し動作を実行し、これ によりメモリコア 25に書き込まれた 2ワードのデータをデータレジスタ 28に 転送する。
ステップ ST 4で、コントローラ 10は、キャッシュデータをフラッシュメモリ ュ 2に書き込む。 こめ際、 擬似 S RAMI 1からデータレジスタ 28の転送デー タをフラッシュメモリ 12に書き込むのではなく、コントローラ 10から直接に フラッシュメモリ 12にキャッシュデータを書き込む。 フラッシュメモリ 12に は、 外部から供給される書き込みデータを格納するための十分な容量の内部レジ スタを備えているタイプの機種がある。 ステップ ST 4では、 このフラッシュメ モリ 12内部のレジスタを利用して、 コントローラ 10の全てのキャッシュデー タをフラッシュメモリ 12内部のレジスタに最初に格納してしまう。 後は、 フラ ッシュメモリ 12内部で、 このレジスタの内容をフラッシュメモリコアに書き込 む動作を実行することになる。 '
ステップ ST5において、 コントローラ 10はフラッシュメモリ 12の書き込 み動作が終了した力否かを判断する。終了したならば、処理はステップ S T 6に進 む。
ステップ ST6で、 コントローラ 10は、 擬似 SRAM 11のチップイネーブ ル CE 2を LOWにする。これにより擬似 S RAMI ;Lは転送処理モードに入る。 ステップ ST 7で、 コント口 ラ 10は擬似 SRAM 11のデータレジスタ 28 からデータを読み出す。 ステップ ST8で、 コントローラ 10はフラッシュメモ リ 12から対応するデータを読み出す。 ステップ ST 9で、 コントローラ 10は 両メモリから読み出したデータが一致するか否かを判定する。 具体的には、 上記 読み出し動作及び一致判定動作は 1ヮードずつ順次実行される。 データが不一致 の場合には、書き込みが適切に終了していないと判断し、ステップ S T 4に戻って. フラッシュメモリ 1 2内部のレジスタからフラッシュメモリコアへの書き込み処 理を実行する。データが一致する場合には、ステップ S T 1 0で、チップイネーブ ル信号 C E 2を H I GHにする。なおコントローラ 1 0はこの際、擬似 S RAM 1 1の書き込みレジスタ 2 7のフラグ情報をデータ転送動作が終了したことを示す 値 （例えば " 1 ") に書き換える。
このように、 外部から供給される書き込みデータを格納するための十分な容量 の内部レジスタがフラッシュメモリ 1 2に備えられている場合には、このレジス タを利用してデータ転送処理を実行することができる。
図 7は、 擬似 S RAM 1 1のリフレツシュ要求信号発生回路の構成の一例を示 す図である。
図 7のリフレッシュ要求信号発生回路は、 N AND回路 5 1、オシレータ 5 2、 分周回路 5 3、 及び AND回路 5 4を含む。 N AND回路 5 1は、 コントローラ 1 0から転送モード信号とチップィネーブル信号 C E 2の反転信号/ C E 2を受 け取る。 転送モード信号は、 図 4の処理手順のステップ S T 2でアサートされる 信号である。
転送モード信号が H I GHにアサートされている状態で、 図 4のステップ S T 6に示されるようにチップイネ一ブル信号 C E 2が L OWになると、 NAND回 路 5 1の出力が L OWになり、 AND回路 5 4のゲートが閉じられる。 オシレー タ 5 2は所定の周波数で発振し、 分周回路 5 3が発振信号を分周することで周期 的なノ ルス信号を生成している。 AND回路 5 4のゲートが閉じられると、 分周 回路 5 3からの周期的なパルス信号が AND回路 5 4を通過することなく、 リフ レッシュ要求信号としてリフレッシュ回路に供給されなくなる。 従つて、 擬似 S RAM I 1のリフレッシュ動作が停止される。
なお転送モード信号がアサ一トされていない には、 チップイネ一ブル信号 C E 2のレベルに関らず N AND回路 5 1の出力は H I GHであり、 リフレツシ' ュ要求信号はリフレッシュ回路に供給されつづける。
図 8 Aは、 擬似 S RAM 1 1において内部降圧電位 V'i iを生成する降圧電位 生成回路の一般的構成を示す図である。
図 8 Aの降圧電位生成回路は、 NMO Sトランジスタ 6 1のゲートに所定のゲ 一ト電圧 V 1が印加されており、 ドレイン端は外部 V d dに接続され、 ソース端が内部降圧電位 V i iを供給する。 内部回路での電流消費により降圧電 位 V i iが下降すると、 ゲート電位 V Iとソース電位 （降圧電位 V i i ) との差 'が大きくなり、 NMO Sトランジスタ 6 1に流れる電流が増大する。 これにより 降圧電位 V i iが上昇する。 このようにして、 降圧電位 V i iはゲート電位 1に より定まる一定電位になるように制御される。
図 8 Bは、 擬似 S RAM I 1が転送処理モードに入った後の降圧電位の変化を 示す図である。図 8 Bに示されるように、擬似 S RAM I 1が転送処理モードに設 定されると、図 8 Aに示す降圧電位発生回路が発生する降圧電位 V i iは、徐々に 上昇して外部電圧 V d dに近づレヽていく。 これは、 擬似 S R AM 1 1が転送処理 モードに設定されるとリフレッシュ動作が停止するので、 内部回路での降圧電位 V i iの消費が無くなるためである。 このように降圧電位 V i iが上昇してしま うと、擬似 S RAM I 1が転送処理モードから抜け出て通常の動作を開始した場 合に、予期せぬエラーが発生する可能性がある。 .
図 9 Aは、 本発明による降圧電位生成回路の構成を示す図である。
図 9 Aの降圧電位生成回路は、 図 8 Aの NMO Sトランジスタ 6 1に対して、 直列に NMO Sトランジスタ 6 2を接続し、そのゲート AND回路 6 3の出力 を印加している。 AND回路 6 3は、コントローラ 1 0から転送モード信号とチッ プィネーブル信号 C E 2の反転信号 ZC E 2とを受け取る。 転送モード信号は、 図 4の処理手順のステップ S T 2でアサ一トされる信号である。
転送モード信号が H I GHにアサートされている状態で、 図 4のステップ S T 6に示されるようにチップィネーブル信号 C E 2が L O Wになると、 擬似 S R A M l 1は転送処理モードに入る。 このとき AND回路 6 3の出力が H I GHにな り、 NMO Sトランジスタ 6 2が導通することで電流を流し降圧電圧 V i iの電' 流を消費する。 .
図 9 Bは、 擬似 S RAM 1 1が転送処理モードに入つた後の降圧電位の変ィ匕を 示す図である。図 9 Bに示されるように、擬似 S RAM 1 1が転送処理モードに設 定されても、上記のように降圧電位 V i iの電流が消費されるので、降圧電位 V i iは電位 V 1により定まる所定の電位に留まる。 従って、 降圧電位 V i iの上昇 により発生する予期せぬェラー等を避けることが可能性となる。
上記説明したデータ転送方法を採用することで、 システム構成から S RAMを 無くすことが可能となる。 この結果、 メモリ部品点数を削減してコストダウンが 可能となる。 また複数メモリ装置を MC P化した場合において、 メモリ装置の数 を減らすことでパッケージ厚を薄くし、 携帯電話機の厚さを薄くすることが可能 となる。 また同一パッケージ内に多くのメモリを封止する場合にはパッケージ內 の配線弓 Iきまわしが複雑となるが、 本発明により配線弓 Iき回しの複雑化を抑え、 製造を容易にすることができる。
以上、 本発明を実施例に基づいて説明したが、 本発明は上記実施例に限定され るものではなく、 特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

請 求 の 範 囲
I . 揮発性メモリにコントローラからデータを書き込み、
該揮発性メモリを転送処理状態にし、
5 該転送処理状態の該揮発性メモリから不揮発性メモリに該データを転送し、 該データの転送の終了を確認すると該揮発性メモリの該転送処理状態を角军除す る
各段階を含むことを特徴とするデータ転送方法。 -
10 2 . 該転送処理状態を解除する段階は、
該揮発性メモリから該データを読み出し第 1のデータとし、
該不揮発性メモリから該データを諕み出し第 2のデータとし、
該第 1のデータと該第 2のデータとがー致するとの判定に応じて該揮発性メモ リの該転送処理状態を解除する
• 15 各段階を含むことを特徴とする請求項 1記載のデータ転送方法。
3 . 該データを転送する段階は、
該揮発性メモリのメモリコアを非活性にした状態で該メモリコアからの読み出 し内容を格納するレジスタから該データを読み出し、 .
20 該不揮発性メモリに該レジスタから読み出された該データを書き込む
各段階を含むことを特徴とする請求項 1記載のデータ転送方法。 '
4. '該揮発性メモリは該転送処理状態にぉ ヽてリフレツシュ動作を停止すること を特徴とする請求項 1記載のデータ転送方法。
25
5 . 該コントローラから該揮発性メモリにフラグを書き込み、
該データの転送の終了を確認すると該フラグの値を書き換える
各段階を更に含むことを特徴とする請求項 1記載のデータ転送方法。
6 . 該コントローラ、 該揮発性メモリ、 及ぴ該不揮発性メモリは別々のチップで あることを特徴とする請求項 1記載のデータ転送方法。
7. 揮発性メモリにコントローラからデータを書き込み、
該コントローラから不揮発性メモリに該データを書き込み、
該揮発性メモリを転送処理状態にし、
該転送処理状態の該揮発性メモリから該データを読み出し第 1のデータとし、 該不揮発性メモリから該データを読み出し第 2のデータとし、
該第 1のデータと該第 2のデータとがー致するとの判定に応じて該揮発性メモ リの該転送処理状態を解除する
各段階を含むことを特徴とするデータ転送方法。 '
8 . 揮発性メモリと、
不揮発性メモリと、
該揮発性メモリにデータを書き込んだ後に該揮発性メモリを転送処理状態にし、 該転送処理状態の該揮発性メモリから該不揮発性メモリに該データを転送し、該 データの転送の終了を確認すると該揮発性メモリの該転送処理状態を解除するコ ントローラ
を含むことを特徴とするデータ転送システム。
9 .該コントローラは、該揮発性メモリにフラグを書き込み、該データの転送の終 了を確認すると該フラグの値を書き換えることを 徴とする請求項 8記載のデー タ転送システム。
1 0 . リフレッシュ動作によるデータ保持が必要なメモリコア回路と、
外部電源電圧を降圧して降圧電位電源を生成する降圧回路と、
外部からのコマンドに応答して該リフレツシュ動作を停止する回路と、 外部からの該コマンドに応答して該降圧電位電源の消費を開始する回路 を含むことを特徴とする半導体記憶装置。
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