WO2004107746A1 - デジタルインターフェイスデコード受信装置 - Google Patents

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WO2004107746A1
WO2004107746A1 PCT/JP2004/007665 JP2004007665W WO2004107746A1 WO 2004107746 A1 WO2004107746 A1 WO 2004107746A1 JP 2004007665 W JP2004007665 W JP 2004007665W WO 2004107746 A1 WO2004107746 A1 WO 2004107746A1
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circuit
signal
decoding
format
video
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PCT/JP2004/007665
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English (en)
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Chikara Gotanda
Yutaka Nio
Kouichiro Nagata
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a digital interface decoding receiving device for receiving a digital signal.
  • TMDS Transmission Minimized Differential Signaling
  • FIG. 6 is a block diagram showing an example of a conventional high-speed digital interface decode receiving apparatus.
  • a conventional high-speed digital interface decoded receiver will be described with reference to FIG.
  • a high-speed digital interface decode receiver (hereinafter abbreviated as an interface decode receiver) includes a plurality of differential buffers 60a, 60b, 60c, 60d, a TMDS decoder circuit 61, It includes a doubling circuit 62 and a video / audio processing circuit 65.
  • This interface decode receiver is constituted by a receiver LSI (large-scale integrated circuit) 66.
  • the interface decode receiver is supplied with a digital signal conforming to the high-speed digital interface standard.
  • the signal B of the clock channel is supplied to the multiplier circuit 62 as the clock signal D through the differential buffer 60d.
  • the doubling circuit 62 is The clock signal D is multiplied, and the multiplied clock signal E is output.
  • the signal A of the digital signal other than the clock channel is supplied to the TMDS decoder 61 through the differential buffers 60a, 60b, and 60c.
  • the TMDS decoder 61 outputs a synchronization signal G and a video / audio signal F by serial / parallel conversion and decoding of signals other than the clock channel.
  • the video / audio processing circuit 65 separates the video / audio signal F output from the TMDS decoder 61 into a video signal I, an audio signal J, and a control signal K, and outputs them.
  • the above operation decodes a digital signal conforming to the high-speed digital interface standard.
  • the receiver LSI 66 may operate at a speed exceeding a predetermined speed. .
  • abnormalities such as thermal runaway, increase in power consumption or destruction of the circuit occur. Disclosure of the invention
  • a digital interface decode receiving device includes: a decoding circuit that decodes an input digital signal; a processing circuit that processes the digital signal decoded by the decoding circuit; A control device that determines whether or not the digital signal has a format that can be decoded, and stops the operation of the processing circuit when the input digital signal does not have a format that can be decoded by the decoding circuit. is there.
  • a digital signal input by a decoding circuit is decoded, and the decoded digital signal is processed by a processing circuit.
  • the control device determines whether or not the input digital signal has a format that can be decoded by the decoding circuit. If the input digital signal does not have a format that can be decoded by the decoding circuit, Operation stopped . As a result, even when a digital signal having a format other than a format that can be decoded is provided, occurrence of abnormalities such as thermal runaway, increase in power consumption, and destruction of a circuit can be prevented.
  • the input digital signal is a digital signal conforming to the high-speed digital interface standard, includes a video signal and an audio signal, the decoding circuit extracts the video signal and the audio signal from the digital signal, and the processing circuit includes a decoding circuit.
  • the video signal and the audio signal extracted by the above may be processed.
  • the control device may stop the processing circuit by stopping the supply of the power supply voltage or the operation clock signal to the processing circuit.
  • the digital interface decode receiving device further includes a notifying device for notifying a user of the stop of the operation of the processing circuit, and the control device does not have a format in which the input digital signal can be decoded by the decoding circuit. In this case, the stop of the operation of the processing circuit may be notified by the notification device.
  • the user when the input digital signal does not have a format that can be decoded by the decoding circuit, the user is notified of the stop of the operation of the processing circuit by the notification device. As a result, the user can easily recognize that the digital signal input to the digital interface decode receiving device does not have a format that can be decoded.
  • the notification device includes a display circuit that generates a signal for displaying a message, and the control device indicates that the operation of the processing circuit is stopped when the input digital signal does not have a format that can be decoded by the decoding circuit.
  • the display circuit may be controlled so that a message is displayed.
  • the notifying device includes an audio output device, and the control device is configured to output a message indicating that the operation of the processing circuit is stopped when the input digital signal does not have a format decodable by the decoding circuit.
  • the output device may be controlled.
  • the digital interface face decoding receiver further includes a clock generation circuit that multiplies an input clock signal and outputs the multiplied clock signal as a decoding clock signal, and the decoding circuit uses the clock signal output by the clock generation circuit to input the clock signal.
  • the processing circuit processes the video signal extracted by the decoding circuit, and the control device processes the video signal and the synchronization signal extracted by the decoding circuit. It is determined whether or not the format of the video signal is a format that can be decoded by the decoding circuit based on the decoding clock signal output from the generation circuit, and if the video signal does not have a format that can be decoded by the decoding circuit, The operation of the processing circuit may be stopped.
  • the input clock signal is multiplied by the clock generation circuit to output a decoding clock signal, and the video signal and the synchronization signal are decoded from the input digital signal using the output decoding clock signal.
  • the video signal extracted by the circuit is processed by the processing circuit.
  • the controller determines whether or not the format of the video signal is a format that can be decoded by the decoding circuit based on the synchronization signal and the decoding signal for decoding, and when the video signal does not have a format that can be decoded, The operation of the processing circuit is stopped.
  • the control device calculates the vertical frequency and horizontal frequency of the video based on the synchronization signal extracted by the decoding circuit and the decoding signal output from the clock generation circuit, and calculates the calculated vertical frequency and horizontal frequency of the video.
  • Whether the format of the video signal is in a format that can be decoded by the decoding circuit may be determined based on the frequency.
  • the vertical and horizontal frequencies of the video are calculated based on the synchronization signal and the decoding clock signal, and the format of the video signal can be decoded by the decoding circuit based on the calculated vertical and horizontal frequencies of the video. It is determined whether it is formatted or not. This makes it possible to accurately determine whether the format of the video signal is a format that can be decoded.
  • the control device stores the vertical and horizontal frequencies of the video as a format that can be decoded by the decoding circuit, and compares the calculated vertical and horizontal frequencies of the video with the stored vertical and horizontal frequencies of the video. Alternatively, it may be determined whether or not the format of the video signal is a format that can be decoded by the decoding circuit.
  • the calculated vertical frequency and horizontal frequency of the video are compared with the vertical frequency and horizontal frequency of the stored video to determine whether the format of the video signal is in a format that can be decoded by the decoding circuit. It is easily determined.
  • the decoding circuit, the processing circuit, the control device, and the clock generation circuit may be configured by an integrated circuit.
  • the size of the digital interface decoded receiver can be reduced while preventing the occurrence of abnormalities.
  • the control device may stop the processing circuit by stopping the supply of the power supply voltage or the supply of the operation clock signal to the decoding circuit, the processing circuit, and the clock generation circuit.
  • a clock generation circuit that multiplies the input clock signal and outputs the clock signal as a decoding clock signal; and a detection circuit that detects a frequency of the decoding clock signal output by the clock generation circuit.
  • a video signal and a synchronization signal are extracted from the input digital signal using the decoding clock signal output by the clock generation circuit, and the processing circuit processes the video signal extracted by the decoding circuit, and the control device Determines whether the format of the video signal is a format that can be decoded by the decoding circuit based on the frequency detected by the detection circuit, and determines whether the video signal does not have a format that can be decoded by the decoding circuit.
  • the operations of the decoding circuit, the clock generation circuit, and the processing circuit may be stopped.
  • the input clock signal is multiplied to output a decoding clock signal, and the frequency of the output decoding clock signal is detected by the detection circuit, and the decoding circuit converts the decoding clock signal.
  • a video signal and a synchronizing signal are extracted from the digital signal input by using the video signal, and the extracted video signal is processed by a processing circuit.
  • control device determines whether or not the format of the video signal is a format that can be decoded by the decoding circuit based on the detected frequency. If the video signal does not have a format that can be decoded, the decoding circuit and the clock are used. The operation of the generation circuit and the processing circuit is stopped.
  • the control device stores the dot clock frequency of the video as a format that can be decoded by the decoding circuit, and compares the frequency detected by the detection circuit with the stored dot clock frequency to thereby format the video signal. It may be determined whether or not is a format that can be decoded by the decoding circuit.
  • the detected frequency is compared with the stored dot clock frequency to determine whether the format of the video signal is a format that can be decoded by the decoding circuit.
  • the decoding circuit, the processing circuit, the control device, the clock generation circuit, and the detection circuit may be configured by an integrated circuit.
  • a synchronization signal generation circuit for internally generating a synchronization signal; a synchronization signal selection circuit for selectively outputting a synchronization signal extracted by the decoding circuit and a synchronization signal generated by the synchronization signal generation circuit; and a display of a message.
  • a control circuit that operates based on the synchronization signal output by the synchronization signal selection circuit, and the input digital signal does not have a format that can be decoded by the decoding circuit.
  • the synchronous signal selection circuit that outputs the synchronous signal generated by the synchronous signal generation circuit is controlled so that a message indicating that the operation of the decoding circuit, the clock generation circuit, and the processing circuit is stopped is displayed.
  • the display circuit may be controlled.
  • the synchronization signal is internally generated by the synchronization signal generation circuit, and the synchronization signal extracted by the decoding circuit and the synchronization signal generated by the synchronization signal generation circuit are selectively output by the synchronization signal selection circuit. .
  • the control device operates based on the synchronization signal output from the synchronization signal selection circuit.
  • the synchronization signal selection circuit is controlled by the control device so that the synchronization signal generated by the synchronization signal generation circuit is output.
  • the display device is controlled by the control device so that a message indicating that the operation of the clock generation circuit and the processing circuit is stopped is displayed.
  • the user can easily recognize that the digital signal input to the digital interface decode receiving device does not have a format that can be decoded.
  • the decoding circuit, the processing circuit, the clock generation circuit, the detection circuit, the synchronization signal generation circuit, and the synchronization signal selection circuit may be configured by an integrated circuit, and the control device and the display circuit may be configured by a circuit external to the integrated circuit.
  • a digital signal having a format other than a format that can be decoded Even if the device is given, it is possible to reduce the size of the digital face-in receiver and face-decay receiver while preventing the occurrence of abnormalities.
  • the control device may stop the processing circuit by stopping the supply of the power supply voltage or the supply of the operation clock signal to the decoding circuit, the clock generation circuit, and the processing circuit.
  • the control device may be constituted by a microcomputer. Thereby, various processes can be performed according to the program. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram showing a configuration of a high-speed digital interface decoded receiving apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of a list of video formats that can be decoded by the interface decode receiving device of FIG.
  • FIG. 3 is a block diagram showing a configuration of a high-speed digital interface decoded receiving apparatus according to the second embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a high-speed digital interface decode receiving apparatus according to the third embodiment of the present invention.
  • FIG. 5 is a diagram showing an example of a message displayed on-screen on a display screen.
  • FIG. 6 is a block diagram showing an example of a conventional high-speed digital interface decode receiving device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of a high-speed digital interface face decoding receiving apparatus according to the first embodiment of the present invention. '
  • a high-speed digital interface decode receiver (hereinafter abbreviated as an interface decode receiver) includes differential buffers 10a, 10b, 10c, 10d, a TMDS decoder circuit 11, Includes a multiplying circuit 12, a power down determination circuit 14, and a video / audio processing circuit 15.
  • This interface-decoded receiving device is constituted by a receiver LSI (large-scale integrated circuit) 16, and is provided in a video display device such as a television receiver.
  • the interface decode receiver receives a digital signal conforming to the high-speed digital interface standard such as the HMD I standard or DV I standard from the source device.
  • the source device is, for example, a DVD (digital versatile disk) playback device, an STB (set-top box), a personal computer, or the like.
  • the interface decode receiving device is connected to the source device by an HDMI interface cable conforming to the HDMI standard.
  • a video signal can be transmitted, and supplementary data can be transmitted during a blanking period (vertical blanking period and horizontal blanking period) of the video signal.
  • the supplementary data includes an audio signal and data packets called InfoFrame (information frame).
  • the signal B of the clock channel is supplied to the multiplier circuit 12 as the clock signal D through the differential buffer 10d.
  • the multiplier circuit 12 multiplies the clock signal D and outputs the reduced clock signal E.
  • the signal A of the digital signal other than the clock channel is supplied to the TMDS decoder circuit 11 through the differential buffers 10a, 10b, and 10c.
  • signal A includes a red component signal, a blue component signal, and a green component signal.
  • signal A may include a luminance signal and two color difference signals.
  • the TMDS decoder circuit 11 converts the signal A other than the clock channel into a horizontal synchronization signal Gl and a vertical synchronization signal G2 by parallel-to-serial conversion and decoding. And video / audio signal F are output.
  • the video / audio processing circuit 15 separates the video / audio signal F output from the TMDS decoder circuit 11 into a video signal I, an audio signal J, and a control signal K, and outputs them.
  • the power down determination circuit 14 is input using the horizontal synchronization signal G 1 and the vertical synchronization signal G 2 output from the TM DS decoder circuit 11 and the clock signal E output from the scaling circuit 12. Detects the video format and clock frequency of the digital signal and outputs the power-down control signal L.
  • FIG. 2 is a diagram showing an example of a list of video formats that can be decoded by the interface decoding receiver of FIG.
  • the horizontal frequency, vertical frequency, dot clock frequency, and the number of displayed dots (number of effective dots) are shown for each video format.
  • the number of display dots is represented by the product of the number of horizontal pixels and the number of vertical pixels (the number of scanning lines) displayed on the screen.
  • Figure 2 shows an interlaced system with 1800 scanning lines, a progressive system with 720 scanning lines, an interlaced system with 480 scanning lines, and a 4800 scanning line.
  • the progressive system is shown.
  • the power down determination circuit 14 includes an internal storage device such as a ROM (Read Only Memory) and a non-volatile memory, and stores a list of decodable video formats as an LUT (Look Up Table) in the internal storage device. are doing.
  • an internal storage device such as a ROM (Read Only Memory) and a non-volatile memory
  • LUT Look Up Table
  • the power down discriminating circuit 14 uses the clock signal E supplied from the scaling circuit 12 and the horizontal synchronizing signal G 1 and the vertical synchronizing signal G 2 supplied from the TMDS decoding circuit 11 to generate a horizontal synchronizing signal.
  • the number of clocks in one cycle of HD (number of pulses of clock signal E) and the number of horizontal synchronization signals HD in one cycle of vertical synchronization signal VD are counted, and the horizontal frequency is calculated based on the number of clocks and the number of horizontal synchronization signals HD. And the vertical frequency. Further, the power down discriminating circuit 14 compares the calculated horizontal frequency and vertical frequency with the horizontal frequency and vertical frequency shown in the table shown in FIG. 2 so that the input digital signal can be decoded.
  • the power-down control signal L controls the video / audio processing circuit 15 to enter the power-down mode.
  • the power down mode means that the operation of the video / audio processing circuit 15 is stopped.
  • a method of stopping a clock signal supplied to the video / audio processing circuit 15, the video / audio processing circuit 15 There is a way to turn off the power.
  • the power-down mode is released.
  • the video format of the input digital signal is determined, and the video / audio processing circuit 15 is set to the power down mode.
  • the TMDS decoder circuit 11 corresponds to a decoding circuit.
  • the video / audio processing circuit 15 corresponds to a processing circuit
  • the power-down determination circuit 14 corresponds to a control device
  • the control circuit 12 corresponds to a clock generation circuit.
  • the receiver L SI 16 corresponds to an integrated circuit.
  • a high-speed digital interface decode receiving apparatus can be realized by other methods.
  • a microcomputer external to the receiver LSI 16 may be used instead of the power-down determination circuit 14.
  • the high-speed digital interface decode receiver may be configured to receive a digital signal conforming to another high-speed digital interface standard such as the DVI standard from the source device.
  • FIG. 3 is a block diagram showing a configuration of a high-speed digital interface decode receiving device according to a second embodiment of the present invention.
  • the same or corresponding parts as those of the interface decode receiving apparatus of FIG. Figure 3 The face decoding receiver differs from the interface decoding receiver shown in Fig. 1 in the following points.
  • the interface decoded receiver of FIG. 3 further includes a counter circuit 13.
  • the counter circuit 13 receives a clock signal C having a certain frequency from a signal source 25 in the video display device, and outputs a difference.
  • the clock signal D output from the dynamic buffer 10d is provided.
  • the frequency of clock signal C is lower than the frequency of clock signal D.
  • the counter circuit 13 counts the number of pulses (the number of clocks) of the clock signal D within one cycle period of the clock signal C, and outputs a clock counter signal H indicating the count value.
  • the power down determination circuit 14 calculates a dot clock frequency based on the clock count signal H output from the counter circuit 13. Further, the power-down discriminating circuit 14 compares the calculated dot clock frequency with the dock frequency in the table shown in FIG. 2 to obtain a video format capable of decoding the input digital signal. It determines whether or not it has the signal, and outputs a power-down control signal L indicating the result of the determination to the TMDS decoder circuit 11, the duplexer 12, and the video / audio processing circuit 15. As a result, if the input digital signal does not have a decodable video format, the TMDS decoder circuit 11, the shunting circuit 12 and the video / audio processing circuit 15 enter the power-down mode. Controlled.
  • the power down mode is released.
  • the video format of the input digital signal is determined, and the TMDS decoder circuit 11, the multiplier circuit 12, and the video / audio
  • the processing circuit 15 By setting the processing circuit 15 to the power-down mode, it is possible to prevent thermal runaway of the receiver LSI 16, save power, and prevent the receiver LSI 16 from being destroyed.
  • the TMDS decoder circuit 11 corresponds to a decoding circuit
  • the video / audio processing circuit 15 corresponds to a processing circuit
  • the power down determination circuit 14 corresponds to a control device.
  • the multiplier circuit 12 corresponds to a clock generation circuit
  • the counter circuit 13 corresponds to a detection circuit.
  • the receiver LSI 16 corresponds to an integrated circuit.
  • a high-speed digital interface decode receiving apparatus can be realized by other methods.
  • a microcomputer external to the receiver LSI 16 may be used instead of the power down determination circuit 14.
  • the high-speed digital interface decode receiver may be configured to receive a digital signal conforming to another high-speed digital interface standard such as the DVI standard from the source device.
  • FIG. 4 is a block diagram showing a configuration of a high-speed digital interface decode receiver according to the third embodiment of the present invention.
  • the same or corresponding parts as those of the interface decoding receiving apparatus of FIG. 4 differs from the interface decoding receiver of FIG. 3 in the following points.
  • the interface decoded receiver of FIG. 4 includes a microcomputer 17, a synchronization generation circuit 18, a synchronization switching circuit 19, a video processing circuit 20, instead of the power down determination circuit 14 of FIG. OSD (on-screen display) ⁇ Equipped with an input circuit 21.
  • the synchronization generation circuit 18 and the synchronization switching circuit 19 are provided in the receiver LSI 16.
  • the OSD insertion circuit 21 is connected to a display 30 such as a CRT (cathode ray tube), a liquid crystal display, and a plasma display, and the video / audio processing circuit 15 is connected to a speaker 40. .
  • a display 30 such as a CRT (cathode ray tube), a liquid crystal display, and a plasma display
  • the video / audio processing circuit 15 is connected to a speaker 40.
  • the counter circuit 13 receives a clock signal C of a certain frequency from a signal source 25 in the video display device and a clock signal D output from a differential buffer 10d.
  • the frequency of clock signal C is lower than the frequency of clock signal D.
  • the counter circuit 13 outputs the clock signal D within one cycle of the clock signal C. Counts the number of pulses (number of clocks), and outputs a clock counter signal H indicating the count value.
  • the synchronization generation circuit 18 constantly generates a free-running synchronization signal P in the receiver LSI 16.
  • the synchronization signal P includes a vertical synchronization signal and a horizontal synchronization signal.
  • the synchronization switching circuit 19 is configured to control the horizontal synchronization signal G 1 and the vertical synchronization signal G 2 output from the TMDS decoder circuit 11 and the synchronization generation circuit 18 based on the power-down control signal L output from the microcomputer 17. It switches between the synchronization signal P and the synchronization signal P and outputs it as the synchronization signal Q.
  • the microcomputer 17 calculates the dot clock frequency based on the clock counter signal H output from the count circuit 13. Further, the microcomputer 17 compares the calculated dot clock frequency with the dot clock frequency in the table shown in FIG. 2 to determine whether or not the input digital signal has a decodable video format.
  • the power down control signal L indicating the determination result is output to the TMDS decoder circuit 11, the multiplication circuit 12, the video / audio processing circuit 15 and the synchronization switching circuit 19.
  • the TMDS decoder circuit 11 the doubling circuit 12, and the video / audio processing circuit 15 enter the down-down mode. Is controlled as follows.
  • the synchronization switching circuit 19 normally outputs the horizontal synchronization signal G 1 and the vertical synchronization signal G 2 output from the TMDS decoder circuit 11 to the microcomputer 17 as the synchronization signal Q.
  • the synchronization switching circuit 19 responds to the power-down control signal L output from the microcomputer 17 and outputs the signal from the synchronization signal generation circuit 18.
  • the output synchronization signal P is output to the microcomputer 17 as a synchronization signal Q instead of the horizontal synchronization signal G 1 and the vertical synchronization signal G 2 output from the TMDS decoder circuit 11.
  • the microcomputer 17 outputs a message display signal M synchronized with the synchronization signal Q output from the synchronization switching circuit 19 to the OSD insertion circuit 21.
  • the video processing circuit 20 performs video processing such as image quality correction on the video signal I output from the video / audio processing circuit 15.
  • the video output from the video processing circuit 20 Since there is no signal, the OSD insertion circuit 21 inserts a graphic signal for on-screen display over the entire surface based on the message display signal M output from the microcomputer 17. As a result, a message is displayed on the display 30 by on-screen display.
  • FIG. 5 is a diagram showing an example of a message displayed on-screen on the screen of the display 30.
  • a message similar to the on-screen display is output as a voice from the speaker 40 by the signal Z output from the microcomputer 17.
  • the format of the input digital signal is determined, and the TMDS decoder circuit 11, the doubling circuit 12, and the video / audio processing circuit 1
  • the TMDS decoder circuit 11 By setting 5 to the power-down mode, thermal runaway of the receiver LSI 16 can be prevented, power can be saved, and the receiver LSI 16 can be prevented from being destroyed.
  • a message can be displayed on the display 30 on-screen. At this time, the message can be output as voice from the speech 40.
  • the TMDS decoder circuit 11 corresponds to a decoding circuit
  • the video / audio processing circuit 15 corresponds to a processing circuit
  • the multiplier circuit 12 corresponds to a clock generation circuit
  • a counter corresponds to the control device.
  • the synchronization switching circuit 19 corresponds to a synchronization signal selection circuit
  • the synchronization generation circuit 18 corresponds to a synchronization signal generation circuit.
  • the OSD insertion circuit 21 corresponds to a notification device or a display circuit
  • the speaker 40 corresponds to a notification device or a sound output device
  • the receiver LSI 16 corresponds to an integrated circuit.
  • a control circuit may be configured inside the receiver LSI 16 instead of the microcomputer 17.
  • the high-speed digital interface decode receiver may be configured to receive a digital signal conforming to another high-speed digital interface standard such as the DVI standard from the source device.
  • a digital light emitting device such as an LED (light emitting diode)
  • the user may be notified that the signal has a format other than a decodable format.

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Abstract

　パワーダウン判別回路は、逓倍回路から与えられたクロック信号とＴＭＤＳデコード回路から与えられた水平同期信号および垂直同期信号とを用いてそれぞれ水平周波数および垂直周波数を算出し、算出された水平周波数および垂直周波数を予め記憶された水平周波数および垂直周波数と比較することにより入力されたデジタル信号が復号可能な映像フォーマットを有するか否かを判定し、判定結果を示すパワーダウン制御信号を出力する。それにより、入力されたデジタル信号が復号可能なフォーマットを有しない場合、パワーダウン制御信号により映像・音声処理回路がパワーダウンモードに入るように制御される。

Description

デジタルィン夕一フェイスデコード受信装置 技術分野
本発明は、 デジタル信号を受信するデジタルインターフェイスデコード受信装 置に関する。 明
背景技術
近年、 HDMI (High Definition Multimedia Interface) 規格、 DV I (D 書
igital Visual Interface) 規格などの高速デジタルインターフェイス規格に準拠 した種々の電子機器の開発が進められている （DDWG, "Digital Visual Interfac e, " Revision 1.0, April 2, 1999, インタ一ネットく URL : http：〃 www. ddwg. org /〉） 。 特に、 HDM I規格では、 映像のブランキング期間における音声信号お よび制御信号の伝送が規定されている。 これらの高速デジタルインターフェイス 規格では、 TMDS (Transmission Minimized Differential Signaling) とい うシリアル伝送方式が採用されている。
図 6は従来の高速デジタルインタ一フェイスデコード受信装置の一例を示すブ ロック図である。 以下、 図 6を参照しながら従来の高速デジタルインタ一フェイ スデコ一ド受信装置について説明する。
図 6において、 高速デジタルインターフェイスデコード受信装置 （以下、 イン ターフェイスデコード受信装置と略記する） は、 複数の差動バッファ 60 a， 6 O b, 60 c, 60 d、 TMD Sデコーダ回路 61、 遞倍回路 62および映像 ' 音声処理回路 65を含む。 このインターフェイスデコード受信装置は、 レシーバ LS I (大規模集積回路） 66により構成される。
インターフェイスデコード受信装置には、 高速デジタルイン夕一フェイス規格 に準拠したデジタル信号が与えられる。
デジタル信号のうちクロックチャンネルの信号 Bは、 差動バッファ 60 dを通 してクロック信号 Dとして通倍回路 62に与えられる。 通倍回路 62は、 クロッ 65 ク信号 Dを避倍し、 遞倍されたクロック信号 Eを出力する。
デジタル信号のうちクロックチャンネル以外の信号 Aは、 差動バッファ 6 0 a , 6 0 b , 6 0 cを通して T MD Sデコーダ 6 1に与えられる。 T MD Sデコ一 ダ 6 1は、 クロックチャンネル以外の信号をシリアル/パラレル変換および復号 することにより、 同期信号 Gおよび映像 ·音声信号 Fを出力する。
映像 ·音声処理回路 6 5は、 T MD Sデコーダ 6 1から出力される映像 ·音声 信号 Fを映像信号 I、 音声信号 Jおよび制御信号 Kに分離して出力する。
従来のインターフェイスデコード受信装置では、 上記の動作により高速デジ夕 ルインターフェイス規格に準拠したデジタル信号がデコードされる。
しかしながら、 従来のインターフェイスデコード受信装置においては、 復号可 能なフォ一マツ卜以外のフォーマツトを有するデジタル信号が与えられた場合、 レシーバ L S I 6 6が定められた速度を超える速度で動作することがある。 それ により、 熱暴走、 消費電力の増大または回路の破壊等の異常が発生する。 発明の開示
本発明の目的は、 復号可能なフォーマツト以外のフォーマツトを有するデジ夕 ル信号が与えられた場合でも異常の発生が防止されたデジタルインターフェイス デコード受信装置を提供することである。
本発明の一局面に従うデジタルインターフェイスデコード受信装置は、 入力さ れるデジタル信号を復号する復号回路と、 復号回路により復号されたデジタル信 号を処理する処理回路と、 入力されるデジタル信号が復号回路により復号可能な フォーマツ卜を有するか否かを判別し、 入力されるデジタル信号が復号回路によ り復号可能なフォーマツトを有しない場合に処理回路の動作を停止させる制御装 置とを備えたものである。
そのデジタルインタ一フェイスデコード受信装置においては、 復号回路により 入力されるデジタル信号が復号され、 復号されたデジタル信号が処理回路により 処理される。 制御装置により、 入力されるデジタル信号が復号回路により復号可 能なフォーマツ卜を有するか否かが判別され、 入力されるデジタル信号が復号回 路により復号可能なフォーマツトを有しない場合に処理回路の動作が停止される 。 それにより、 復号可能なフォーマット以外のフォ一マットを有するデジタル信 号が与えられた場合でも熱暴走、 消費電力の増大および回路の破壊等の異常の発 生が防止される。
入力されるデジタル信号は、 高速デジタルインターフェイス規格に準拠するデ ジタル信号であり、 映像信号および音声信号を含み、 復号回路は、 デジタル信号 から映像信号および音声信号を抽出し、 処理回路は、 復号回路により抽出された 映像信号および音声信号を処理してもよい。
制御装置は、 処理回路への電源電圧の供給または動作クロック信号の供給を停 止することにより処理回路を停止させてもよい。
この場合、 復号可能なフォーマット以外のフォーマットを有するデジタル信号 が与えられた場合に、 処理回路への電源電圧の供給または動作ク口ック信号の供 給を停止することにより、 熱暴走、 消費電力の増大および回路の破壊等の異常の 発生が防止される。
デジ夕ルインターフェイスデコード受信装置は、 処理回路の動作の停止をュ一 ザに通知する通知装置をさらに備え、 制御装置は、 入力されるデジタル信号が復 号回路により復号可能なフォーマツ卜を有しない場合に、 処理回路の動作の停止 を通知装置により通知させてもよい。
この場合、 入力されるデジタル信号が復号回路により復号可能なフォーマツト を有しない場合に、 処理回路の動作の停止が通知装置によりユーザに通知される 。 それにより、 ユーザは、 デジタルインターフェイスデコード受信装置に入力さ れるデジタル信号が復号可能なフォーマツトを有しないことを容易に認識するこ とができる。
通知装置は、 メッセージの表示のための信号を生成する表示回路を含み、 制御 装置は、 入力されるデジタル信号が復号回路により復号可能なフォーマツトを有 しない場合に、 処理回路の動作の停止を示すメッセージが表示されるように表示 回路を制御してもよい。
この場合、 入力されるデジタル信号が復号回路により復号可能なフォーマツト を有しない場合に、 処理回路の動作の停止を示すメッセージが表示される。 それ により、 ユーザは、 デジタルインターフェイスデコード受信装置に入力されるデ ジタル信号が復号可能なフォーマツトを有しないことを容易に認識することがで さる。
通知装置は、 音声出力装置を含み、 制御装置は、 入力されるデジタル信号が復 号回路により復号可能なフォーマツトを有しない場合に、 処理回路の動作の停止 を示すメッセージが出力されるように音声出力装置を制御してもよい。
この場合、 入力されるデジタル信号が復号回路により復号可能なフォーマツ卜 を有しない場合に、 処理回路の動作の停止を示すメッセージが音声により出力さ れる。 それにより、 ユーザは、 デジタルインターフェイスデコード受信装置に入 力されるデジタル信号が復号可能なフォーマツトを有しないことを容易に認識す ることができる。
デジタルィンタ一フェイスデコード受信装置は、 入力されるクロック信号を通 倍して復号用クロック信号として出力するクロック生成回路をさらに備え、 復号 回路は、 クロック生成回路により出力されたクロック信号を用いて、 入力される デジタル信号から映像信号および同期信号を抽出し、 処理回路は、 復号回路によ り抽出された映像信号を処理し、 制御装置は、 復号回路により抽出された同期信 号およびク口ック生成回路から出力された復号用クロック信号に基づいて映像信 号のフォーマツトが復号回路により復号可能なフォーマツ卜か否かを判別し、 映 像信号が復号回路により復号可能なフォーマツトを有しない場合に処理回路の動 作を停止させてもよい。
この場合、 入力されるクロック信号がクロック生成回路により避倍されること により復号用クロック信号が出力され、 出力された復号用クロック信号を用いて 入力されるデジタル信号から映像信号および同期信号が復号回路により抽出され 、 抽出された映像信号が処理回路により処理される。
さらに、 制御装置により同期信号および復号用ク口ック信号に基づいて映像信 号のフォーマツトが復号回路により復号可能なフォーマツトか否かが判別され、 映像信号が復号可能なフォーマツトを有しない場合に処理回路の動作が停止され る。
それにより、 復号可能なフォ一マツト以外のフォーマツトを有する映像信号が 与えられた場合でも、 処理回路の熱暴走、 消費電力の増大および破壊等の異常の 発生が防止される。
制御装置は、 復号回路により抽出された同期信号およびクロック生成回路から 出力された復号用ク口ック信号に基づいて映像の垂直周波数および水平周波数を 算出し、 算出された映像の垂直周波数および水平周波数に基づいて映像信号のフ ォーマツトが復号回路により復号可能なフォーマツトか否かを判別してもよい。 この場合、 同期信号および復号用クロック信号に基づいて映像の垂直周波数お よび水平周波数が算出され、 算出された映像の垂直周波数および水平周波数に基 づいて映像信号のフォーマツトが復号回路により復号可能なフォーマツドか否か が判別される。 それにより、 映像信号のフォーマットが復号可能なフォーマット か否かを正確に判別することができる。
制御装置は、 復号回路により復号可能なフォーマツトとして映像の垂直周波数 および水平周波数を記憶し、 算出された映像の垂直周波数および水平周波数を記 憶された映像の垂直周波数および水平周波数と比較することにより、 映像信号の フォーマツトが復号回路により復号可能なフォーマツトか否かを判別してもよい 。
この場合、 算出された映像の垂直周波数および水平周波数が記憶された映像の 垂直周波数および水平周波数と比較されることにより、 映像信号のフォ一マツ卜 が復号回路により復号可能なフォーマツトか否かが容易に判別される。
復号回路、 処理回路、 制御装置およびクロック生成回路は集積回路により構成 されてもよい。
この場合、 復号可能なフォーマツト以外のフォーマツトを有するデジタル信号 が与えられた場合でも、 異常の発生を防止しつつデジタルインターフェイスデコ 一ド受信装置の小型化が可能となる。
制御装置は、 復号回路、 処理回路おょぴクロック生成回路への電源電圧の供給 または動作クロック信号の供給を停止することにより処理回路を停止させてもよ い。
この場合、 復号可能なフォーマツト以外のフォーマツトを有するデジタル信号 が与えられた場合に、 復号回路、 処理回路およびクロック生成回路への電源電圧 の供給または動作クロック信号の供給を停止することにより、 熱暴走、 消費電力 の増大および回路の破壊等の異常の発生が防止される。
入力されるクロック信号を避倍して復号用クロック信号として出力するクロッ ク生成回路と、 クロック生成回路により出力された復号用クロック信号の周波数 を検出する検出回路とをさらに備え、 復号回路は、 クロック生成回路により出力 された復号用クロック信号を用いて、 入力されるデジタル信号から映像信号およ び同期信号を抽出し、 処理回路は、 復号回路により抽出された映像信号を処理し 、 制御装置は、 検出回路により検出された周波数に基づいて映像信号のフォーマ ッ卜が復号回路により復号可能なフォ一マツトか否かを判別し、 映像信号が復号 回路により復号可能なフォーマツトを有しない場合に復号回路、 クロック生成回 路および処理回路の動作を停止させてもよい。
この場合、 入力されるクロック信号が通倍されることにより復号用クロック信 号が出力さ l、 出力された復号用クロック信号の周波数が検出回路により検出さ れ、 復号回路により復号用クロック信号を用いて入力されるデジ夕ル信号から映 像信号および同期信号が抽出され、 処理回路により抽出された映像信号が処理さ れる。
さらに、 検出された周波数に基づいて映像信号のフォーマツトが復号回路によ り復号可能なフォーマツトか否かが制御装置により判別され、 映像信号が復号可 能なフォーマツトを有しない場合に復号回路、 クロック生成回路および処理回路 の動作が停止される。
それにより、 復号可能なフォーマット以外のフォーマットを有する映像信号が 与えられた場合でも、 復号回路、 クロック生成回路および処理回路の熱暴走、 消 費電力の増大および破壊等の異常の発生が防止される。
制御装置は、 復号回路により復号可能なフォーマツトとして映像のドットク口 ック周波数を記憶し、 検出回路により検出された周波数を記憶されたドットクロ ック周波数と比較することにより、 映像信号のフォ一マツトが復号回路により復 号可能なフォ一マツトか否かを判別してもよい。
この場合、 検出された周波数が記憶されたドットクロック周波数と比較される ことにより、 映像信号のフォーマツトが復号回路により復号可能なフォーマツト か否かが判別される。 復号回路、 処理回路、 制御装置、 クロック生成回路および検出回路は集積回路 により構成されてもよい。
この場合、 復号可能なフォーマツト以外のフォーマツトを有するデジタル信号 が与えられた場合でも、 異常の発生を防止しつつデジタルインターフェイスデコ ード受信装置の小型化が可能となる。
同期信号を内部的に発生する同期信号発生回路と、 復号回路により抽出された 同期信号および同期信号発生回路により発生された同期信号を選択的に出力する 同期信号選択回路と、 メッセージの表示のための信号を生成する表示回路とをさ らに備え、 制御装置は、 同期信号選択回路により出力される同期信号に基づいて 動作し、 入力されるデジタル信号が復号回路により復号可能なフォーマットを有 しない場合に、 同期信号発生回路により発生された同期信号が出力される同期信 号選択回路を制御し、 復号回路、 クロック生成回路および処理回路の動作の停止 を示すメッセ一ジが表示されるように表示回路を制御してもよい。
この場合、 同期信号発生回路により同期信号が内部的に発生され、 復号回路に より抽出された同期信号および同期信号発生回路により発生された同期信号が同 期信号選択回路により選択的に出力される。 制御装置は、 同期信号選択回路によ り出力される同期信号に基づいて動作する。
入力されるデジタル信号が復号回路により復号可能なフォーマットを有しない 場合に、 同期信号発生回路により発生された同期信号が出力されるように同期信 号選択回路が制御装置により制御され、 復号回路、 クロック生成回路および処理 回路の動作の停止を示すメッセージが表示されるように制御装置により表示回路 が制御される。
それにより、 ユーザは、 デジタルインターフェイスデコード受信装置に入力さ れるデジタル信号が復号可能なフォーマツトを有しないことを容易に認識するこ とができる。
復号回路、 処理回路、 クロック生成回路、 検出回路、 同期信号発生回路および 同期信号選択回路は集積回路により構成され、 制御装置および表示回路は、 集積 回路の外部の回路により構成されてもよい。
この場合、 復号可能なフォーマツト以外のフォ一マツトを有するデジタル信号 が与えられた場合でも、 異常の発生を防止しつつデジ夕ルイン夕一フェイスデコ 一ド受信装置の小型化が可能となる。
制御装置は、 復号回路、 クロック生成回路および処理回路への電源電圧の供給 または動作クロック信号の供給を停止することにより処理回路を停止させてもよ い。 '
この場合、 復号回路により復号可能なフォーマツト以外のフォ一マツトを有す るデジタル信号が与えられた場合に、 復号回路、 クロック生成回路および処理回 路への電源電圧の供給または動作ク口ック信号の供給を停止することにより、 熱 暴走、 消費電力の増大および回路の破壊等の異常の発生が防止される。
制御装置は、 マイクロコンピュータにより構成されてもよい。 それにより、 プ ログラムに従って種々の処理を行うことができる。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態に係る高速デジタルインターフェイスデコ ード受信装置の構成を示すブロック図である。
図 2は、 図 1のィンターフェイスデコード受信装置において復号可能な映像フ ォーマツ卜の一覧表の例を示す図である。
図 3は、 本発明の第 2の実施の形態に係る高速デジタルインターフェイスデコ 一ド受信装置の構成を示すプロック図である。
図 4は、 本発明の第 3の実施の形態に係る高速デジタルインタ一フェイスデコ ード受信装置の構成を示すブロック図である。
図 5は、 ディスプレイの画面上にオンスクリ一ン表示されるメッセージの例を 示す図である。
図 6は、 従来の高速デジタルインターフェイスデコード受信装置の一例を示す ブロック図である。 発明を実施するための最良の形態
(第 1の実施の形態）
以下、 本発明の第 1の実施の形態について図 1および図 2を用いて説明する。 図 1は本発明の第 1の実施の形態に係る高速デジタルィン夕一フェイスデコー ド受信装置の構成を示すブロック図である。 '
図 1において、 高速デジタルインターフェイスデコード受信装置 （以下、 イン タ一フェイスデコ一ド受信装置と略記する） は、 差動バッファ 1 0 a, 10 b, 10 c, 10 d, TMDSデコーダ回路 1 1、 遗倍回路 12、 パワーダウン判別 回路 14および映像 ·音声処理回路 1 5を含む。 このインターフェイスデコ一ド 受信装置は、 レシーバ LS I (大規模集積回路） 16により構成され、 テレビジ ョン受像機等の映像表示装置内に設けられる。
インターフェイスデコード受信装置には、 ソース機器から HMD I規格、 DV I規格等の高速デジタルインターフェイス規格に準拠したデジタル信号が与えら れる。 ここで、 ソース機器は、 例えば、 DVD (デジタルバーサタイルディスク ) 再生機器、 STB (セットトップボックス） 、 パーソナルコンピュータ等であ る。
本実施の形態では、 インタ一フェイスデコード受信装置が HDM I規格に従う HDM Iインタフェイスケーブルによりソース機器に接続されるものとする。 H DM I規格によれば、 映像信号を送信するともに、 映像信号のブランキング期間 (垂直ブランキング期間および水平ブランキング期間） に補足データを送信する ことができる。 補足データには、 音声信号および I n f o F r ame (情報フレ —ム） と呼ばれるデ一タパケットが含まれる。
デジタル信号のうちクロックチャンネルの信号 Bは、 差動バッファ 1 0 dを通 してクロック信号 Dとして避倍回路 12に与えられる。 遞倍回路 12は、 クロッ ク信号 Dを通倍し、 避倍されたクロック信号 Eを出力する。
デジタル信号のうちクロックチャンネル以外の信号 Aは、 差動バッファ 1 0 a , 10 b, 10 cを通して TMDSデコーダ回路 1 1に与えられる。 本実施の形 態では、 信号 Aは、 赤色コンポーネント信号、 青色コンポーネント信号および緑 色コンポーネント信号を含む。 あるいは、 信号 Aが輝度信号および 2つの色差信 号を含んでもよい。
TMDSデコーダ回路 1 1は、 クロックチャンネル以外の信号 Aをパラレルノ シリアル変換および復号することにより、 水平同期信号 G l、 垂直同期信号 G 2 および映像 ·音声信号 Fを出力する。
映像 ·音声処理回路 1 5は、 T MD Sデコ一ダ回路 1 1から出力される映像 · 音声信号 Fを映像信号 I、 音声信号 Jおよび制御信号 Kに分離して出力する。 パワーダウン判別回路 1 4は、 TM D Sデコーダ回路 1 1から出力される水平 同期信号 G 1および垂直同期信号 G 2と避倍回路 1 2から出力されるクロック信 号 Eとを用いて入力されるデジ夕ル信号の映像フォーマットおよびクロック周波 数を検出し、 パワーダウン制御信号 Lを出力する。
ここで、 図 2を用いて図 1のィン夕一フェイスデコ一ド受信装置におけるパヮ —ダウン判別回路 1 4の動作を説明する。 図 2は図 1のインターフェイスデコー ド受信装置において復号可能な映像フォーマツトの一覧表の例を示す図である。 図 2において、 各映像フォーマットごとに、 水平周波数、 垂直周波数、 ドット クロック周波数および表示ドット数 （有効ドット数） が示される。 表示ドット数 は、 画面に表示される水平方向の画素数と垂直方向の画素数 （走査線の数） との 積で表される。
図 2には、 走査線数 1 0 8 0本のインターレース方式、 走査線数 7 2 0本のプ ログレツシブ方式、 走査線数 4 8 0本のインターレ一ス方式および走査線数 4 8 0本のプログレッシブ方式が示されている。
パワーダウン判定回路 1 4は、 R O M (リードオンリメモリ） 、 不揮発性メモ リ等の内部記憶装置を含み、 内部記憶装置に復号可能な映像フォ一マツトの一覧 表を L U T (ルックアップテーブル） として記憶している。
パワーダウン判別回路 1 4は、 避倍回路 1 2から与えられたクロック信号 Eと T MD Sデコード回路 1 1から与えられた水平同期信号 G 1および垂直同期信号 G 2とを用いて水平同期信号 H Dの 1周期内のクロック数 （クロック信号 Eのパ ルス数） および垂直同期信号 V Dの 1周期内の水平同期信号 H Dの数をカウント し、 クロック数および水平同期信号 H Dの数からそれぞれ水平周波数および垂直 周波数を算出する。 さらに、 パワーダウン判別回路 1 4は、 算出された水平周波 数および垂直周波数を図 2に示す一覧表の水平周波数および垂直周波数と比較す ることにより入力されたデジタル信号が復号可能な映像フォーマツ卜を有するか 否かを判定し、 判定結果を示すパワーダウン制御信号 Lを出力する。 それにより 、 入力されたデジタル信号が復号可能なフォーマットを有しない場合、 パワーダ ゥン制御信号 Lにより映像 ·音声処理回路 1 5がパヮ一ダウンモードに入るよう に制御される。
ここで、 パワーダウンモードとは、 映像 ·音声処理回路 1 5の動作を停止させ ることを意味し、 例えば映像 ·音声処理回路 1 5に供給するクロック信号を停止 する方法、 映像 ·音声処理回路 1 5の電源をオフにする方法がある。
その後、 入力されるデジタル信号の映像フォーマツトが復号可能な映像フォー マツトになると、 パヮ一ダウンモードが解除される。
上記のように、 本実施の形態に係るィン夕一フェイスデコード受信装置におい ては、 入力されたデジタル信号の映像フォーマットを判定し、 映像 ·音声処理回 路 1 5をパワーダウンモードにすることにより、 レシ一バ L S I 1 6の熱暴走の 防止、 省電力化およびレシーバ L S I 1 6の破壊の防止を実現することができる 本実施の形態では、 T MD Sデコーダ回路 1 1が復号回路に相当し、 映像 '音 声処理回路 1 5が処理回路に相当し、 パワーダウン判別回路 1 4が制御装置に相 当し、 邏倍回路 1 2がクロック生成回路に相当する。 また、 レシーバ L S I 1 6 が集積回路に相当する。
なお、 本実施の形態では、 一例を説明したが、 これ以外の方法で高速デジタル インターフェイスデコード受信装置を実現することも可能である。 例えば、 制御 装置として、 パヮ一ダウン判別回路 1 4の代わりにレシーバ L S I 1 6の外部の マイクロコンピュータを用いてもよい。 また、 ソース機器から D V I規格等の他 の高速デジタルインターフェイス規格に準拠したデジタル信号を受信するように 、 高速デジタルインターフェイスデコード受信装置を構成してもよい。
(第 2の実施の形態）
以下、 本発明の第 2の実施の形態について図 3を用いて説明する。
図 3は本発明の第 2の実施の形態に係る高速デジタルィンターフェイスデコー ド受信装置の構成を示すブロック図である。
図 3のィン夕ーフェイスデコード受信装置において、 図 1のィン夕ーフェイス デコード受信装置と同一または相当部分に同一符号が付される。 図 3のインター フェイスデコード受信装置が図 1に示したインターフェイスデコード受信装置と 異なるのは次の点である。
図 3のインターフェイスデコ一ド受信装置はカウンタ回路 1 3をさらに備える カウン夕回路 1 3には、 映像表示装置内の信号原 2 5からある一定周波数のク ロック信号 Cが入力されるとともに、 差動バッファ 1 0 dから出力されるクロッ ク信号 Dが与えられる。 クロック信号 Cの周波数は、 クロック信号 Dの周波数よ りも低い。
カウンタ回路 1 3は、 クロック信号 Cの 1周期期間内におけるクロック信号 D のパルス数 （クロック数） をカウントし、 カウント値を示すクロックカウンタ信 号 Hを出力する。
パワーダウン判別回路 1 4は、 カウンタ回路 1 3から出力されるクロックカウ ン夕信号 Hに基づいてドットクロック周波数を算出する。 さらに、 パワーダウン 判別回路 1 4は、 算出されたドットクロック周波数を図 2に示した一覧表のドッ トク口ック周波数と比較することにより入力されたデジタル信号が復号可能な映 像フォーマツ卜を有するか否かを判別し、 判別結果を示すパワーダウン制御信号 Lを T MD Sデコーダ回路 1 1、 通倍回路 1 2および映像 ·音声処理回路 1 5に 出力する。 それにより、 入力されたデジタル信号が復号可能な映像フォーマット を有しない場合、 T MD Sデコーダ回路 1 1、 避倍回路 1 2および映像 '音声処 理回路 1 5がパヮ一ダウンモードに入るように制御される。
その後、 入力されるデジタル信号の映像フォーマツトが復号可能な映像フォー マツトになると、 パワーダウンモードが解除される。
上記のように、 本実施の形態に係るィンターフェイスデコード受信装置におい ては、 入力されたデジタル信号の映像フォーマットを判別し、 T MD Sデコーダ 回路 1 1、 遞倍回路 1 2および映像 '音声処理回路 1 5をパワーダウンモードに することにより、 レシーバ L S I 1 6の熱暴走の防止、 省電力化およびレシーバ L S I 1 6の破壊の防止を実現することができる。
本実施の形態では、 T M D Sデコーダ回路 1 1が復号回路に相当し、 映像 '音 声処理回路 1 5が処理回路に相当し、 パワーダウン判別回路 1 4が制御装置に相 当し、 通倍回路 1 2がクロック生成回路に相当、 カウンタ回路 1 3が検出回路に 相当する。 また、 レシーバ L S I 1 6が集積回路に相当する。
なお、 本実施の形態では、 一例を説明したが、 これ以外の方法で高速デジタル インターフェイスデコード受信装置を実現することも可能である。 例えば、 制御 装置として、 パワーダウン判別回路 1 4の代わりにレシーバ L S I 1 6の外部の マイクロコンピュータを用いてもよい。 また、 ソース機器から D V I規格等の他 の高速デジタルインターフェイス規格に準拠したデジタル信号を受信するように 、 高速デジ夕ルインターフェイスデコード受信装置を構成してもよい。
(第 3の実施の形態）
以下、 本発明の第 3の実施の形態について図 4を用いて説明する。
図 4は本発明の第 3の実施の形態に係る高速デジタルインターフェイスデコ一 ド受信装置の構成を示すブロック図である。
図 4のィンターフェイスデコード受信装置において、 図 3のィンターフェイス デコード受信装置と同一または相当部分に同一符号が付される。 図 4のインター フェイスデコード受信装置が図 3に示したインターフェイスデコード受信装置と 異なるのは次の点である。
図 4のインターフェイスデコ一ド受信装置は、 図 3のパワーダウン判別回路 1 4の代わりにマイクロコンピュータ （マイコン） 1 7、 同期発生回路 1 8、 同期 切換回路 1 9、 映像処理回路 2 0、 および O S D (オンスクリーン表示） 揷入回 路 2 1をさらに備える。 同期発生回路 1 8および同期切換回路 1 9は、 レシーバ L S I 1 6内に設けられる。
また、 O S D挿入回路 2 1には、 C R T (陰極線管） 、 液晶表示装置、 プラズ マディスプレイ装置等のディスプレイ 3 0が接続され、 映像 ·音声処理回路 1 5 には、 スピーカ 4 0が接続される。
カウンタ回路 1 3には、 映像表示装置内の信号源 2 5からある一定周波数のク ロック信号 Cが入力されるとともに、 差動バッファ 1 0 dから出力されるクロッ ク信号 Dが与えられる。 クロック信号 Cの周波数は、 クロック信号 Dの周波数よ りも低い。
カウンタ回路 1 3は、 クロック信号 Cの 1周期期間内におけるクロック信号 D のパルス数 （クロック数） をカウントし、 カウント値を示すクロックカウンタ信 号 Hを出力する。
同期発生回路 1 8は、 レシーバ L S I 1 6内においてフリーランの同期信号 P を常時発生する。 同期信号 Pは、 垂直同期信号および水平同期信号を含む。 同期 切換回路 1 9は、 マイコン 1 7から出力されるパヮ一ダウン制御信号 Lに基づい て、 T M D Sデコーダ回路 1 1から出力される水平同期信号 G 1および垂直同期 信号 G 2と同期発生回路 1 8から出力される同期信号 Pとを切換えて同期信号 Q として出力する。
マイコン 1 7は、 カウン夕回路 1 3から出力されるクロックカウンタ信号 Hに 基づいてドットクロック周波数を算出する。 さらに、 マイコン 1 7は、 算出され たドットクロック周波数を図 2に示した一覧表のドットクロック周波数と比較す ることにより入力されたデジタル信号が復号可能な映像フォーマットを有するか 否かを判別し、 判別結果を示すパワーダウン制御信号 Lを T MD Sデコーダ回路 1 1、 通倍回路 1 2、 映像 ·音声処理回路 1 5および同期切換回路 1 9に出力す る。
それにより、 入力されたデジタル信号が復号可能な映像フォーマツトを有しな い場合、 T MD Sデコーダ回路 1 1、 避倍回路 1 2および映像 ·音声処理回路 1 5がパヮ一ダウンモ一ドに入るように制御される。
同期切換回路 1 9は、 通常は、 T MD Sデコーダ回路 1 1から出力される水平 同期信号 G 1および垂直同期信号 G 2を同期信号 Qとしてマイコン 1 7に出力す る。 同期切換回路 1 9は、 入力されたデジタル信号が復号可能な映像フォーマツ トを有しない場合に、 マイコン 1 7から出力されるパワーダウン制御信号 Lに応 答して、 同期信号発生回路 1 8から出力される同期信号 Pを T M D Sデコーダ回 路 1 1から出力される水平同期信号 G 1および垂直同期信号 G 2に代えて同期信 号 Qとしてマイコン 1 7に出力する。
この場合、 マイコン 1 7は、 同期切換回路 1 9から出力される同期信号 Qに同 期したメッセージ表示信号 Mを O S D挿入回路 2 1に出力する。
映像処理回路 2 0は、 映像 ·音声処理回路 1 5から出力される映像信号 Iに画 質補正等の映像処理を行う。 この場合は、 映像処理回路 2 0から出力される映像 信号は存在しないため、 O S D挿入回路 2 1は、 マイコン 1 7から出力されるメ ッセージ表示信号 Mに基づいて、 オンスクリーン表示のためのグラフィック信号 を全面に挿入する。 それにより、 ディスプレイ 3 0にオンスクリーン表示により メッセージが表示される。 図 5はディスプレイ 3 0の画面上にオンスクリーン表 示されるメッセージの例を示す図である。
また、 マイコン 1 7から出力される信号 Zによりスピーカ 4 0からオンスクリ ーン表示と同様のメッセージが音声として出力される。
上記のように、 本実施の形態に係るインターフェイスデコード受信装置におい ては、 入力されたデジタル信号のフォーマットを判別し、 T MD Sデコーダ回路 1 1、 避倍回路 1 2および映像 ·音声処理回路 1 5をパワーダウンモードにする ことにより、 レシ一バ L S I 1 6の熱暴走の防止、 省電力化およびレシ一バ L S I 1 6の破壊の防止を実現することができる。 また、 復号可能な映像フォ一マツ ト以外の映像フォーマツトを有するデジタル信号が入力された場合にディスプレ ィ 3 0にメッセージをオンスクリーン表示することができる。 このとき、 スピー 力 4 0からメッセージを音声として出力することができる。
本実施の形態では、 T MD Sデコーダ回路 1 1が復号回路に相当し、 映像 ·音 声処理回路 1 5が処理回路に相当し、 避倍回路 1 2がクロック生成回路に相当し 、 カウン夕回路 1 3が検出回路に相当し、 マイコン 1 7が制御装置に相当する。 また、 同期切換回路 1 9が同期信号選択回路に相当し、 同期発生回路 1 8が同期 信号発生回路に相当する。 さらに、 O S D挿入回路 2 1が通知装置または表示回 路に相当し、 スピーカ 4 0が通知装置または音声出力装置に相当し、 レシーバ L S I 1 6が集積回路に相当する。
なお、 本実施の形態では、 一例を説明したが、 これ以外の方法で高速デジタル インタ一フェイスデコード受信装置を実現することも可能である。 例えば、 制御 装置として、 マイコン 1 7の代わりにレシーバ L S I 1 6の内部に制御回路を構 成してもよい。 また、 ソース機器から D V I規格等の他の高速デジタルインタ一 フェイス規格に準拠したデジタル信号を受信するように、 高速デジタルインタ一 フェイスデコード受信装置を構成してもよい。
また、 通知装置として L E D (発光ダイオード） 等の発光素子によりデジタル 信号が復号可能なフォーマツト以外のフォ一マツトを有することをユーザに通知 してもよい。
6

Claims

請 求 の 範 囲
1 . 入力されるデジタル信号を復号する復号回路と、
前記復号回路により復号されたデジタル信号を処理する処理回路と、 入力されるデジタル信号が前記復号回路により復号可能なフォ一マツトを有す るか否かを判別し、 入力されるデジタル信号が前記復号回路により復号可能なフ ォーマツトを有しない場合に前記処理回路の動作を停止させる制御装置とを備え た、 デジタルイン夕一フェイスデコード受信装置。
2 . 入力されるデジタル信号は、 高速デジタルインターフェイス規格に準拠する デジタル信号であり、 映像信号および音声信号を含み、
前記復号回路は、 デジタル信号から映像信号および音声信号を抽出し、 前記処理回路は、 前記復号回路により抽出された映像信号および音声信号を処 理する、 請求項 1記載のデジ夕ルイン夕ーフェイスデコ一ド受信装置。
3 . 前記制御装置は、 前記処理回路への電源電圧の供給または動作クロック信号 の供給を停止することにより前記処理回路を停止させる、 請求項 1記載のデジ夕 ルインターフェイスデコ一ド受信装置。
4 . 前記処理回路の動作の停止をュ一ザに通知する通知装置をさらに備え、 前記制御装置は、 入力されるデジタル信号が前記復号回路により復号可能なフ ォ一マツ卜を有しない場合に、 前記処理回路の動作の停止を示す旨を通知装置に より通知させる、 請求項 1記載のデジ夕ルイン夕一フェイスデコ一ド受信装置。
5 . 前記通知装置は、 メッセージの表示のための信号を生成する表示回路を含み 前記制御装置は、 入力されるデジタル信号が前記復号回路により復号可能なフ ォーマツトを有しない場合に、 前記処理回路の動作の停止を示すメッセージが表 示されるように前記表示回路を制御する、 請求項 4記載のデジタルインターフエ イスデコード受信装置。
6 . 前記通知装置は、 音声出力装置を含み、
前記制御装置は、 入力されるデジタル信号が前記復号回路により復号可能なフ ォーマットを有しない場合に、 前記処理回路の動作の停止を示すメッセージが前 記音声出力装置から出力されるように前記オンスクリーン表示回路を制御する、 請求項 4記載のデジタルインターフェイスデコード受信装置。
7 . 入力されるクロック信号を避倍して復号用ク口ック信号として出力するク口 ック生成回路をさらに備え、
前記復号回路は、 前記クロック生成回路により出力された復号用ク口ック信号 を用いて、 入力されるデジタル信号から映像信号および同期信号を抽出し、 前記処理回路は、 前記復号回路により抽出された映像信号を処理し、 前記制御装置は、 前記復号回路により抽出された同期信号および前記クロック 生成回路から出力された復号用クロック信号に基づいて映像信号のフォーマツト が前記復号回路により復号可能なフォーマツトか否かを判別し、 映像信号が前記 復号回路により復号可能なフォーマツトを有しない場合に前記処理回路の動作を 停止させる、 請求項 1記載のデジ夕ルイン夕一フェイスデコ一ド受信装置。
8 . 前記制御装置は、 前記復号回路により抽出された同期信号および前記クロッ ク生成回路から出力された復号用ク口ック信号に基づいて映像の垂直周波数およ び水平周波数を算出し、 算出された映像の垂直周波数および水平周波数に基づい て映像信号のフォーマツ卜が前記復号回路により復号可能なフォーマツ卜か否か を判別する、 請求項 7記載のデジ夕ルインターフェイスデコード受信装置。
9 . 前記制御装置は、 前記復号回路により復号可能なフォ一マットとして映像の 垂直周波数および水平周波数を記憶し、 算出された映像の垂直周波数および水平 周波数を記憶された映像の垂直周波数および水平周波数と比較することにより、 映像信号のフォーマツトが前記復号回路により復号可能なフォ一マツトか否かを 判別する、 請求項 8記載のデジ夕ルインターフェイスデコード受信装置。
1 0 . 前記復号回路、 前記処理回路、 前記制御装置および前記クロック生成回路 は集積回路により構成される、 請求項 7記載のデジタルインタ一フェイスデコー ド受信装置。
1 1 . 前記制御装置は、 前記復号回路、 前記処理回路および前記クロック生成回 路への電源電圧の供給または動作ク口ック信号の供給を停止することにより前記 処理回路を停止させる、 請求項 7記載のデジタルインタ一フェイスデコード受信 装置。
1 2 . 入力されるクロック信号を通倍して復号用クロック信号として出力するク 口ック生成回路と、
前記クロック生成回路により出力された復号用ク口ック信号の周波数を検出す る検出回路とをさらに備え、
前記復号回路は、 前記ク口ック生成回路により出力された復号用ク口ック信号 を用いて、 入力されるデジタル信号から映像信号および同期信号を抽出し、 前記処理回路は、 前記復号回路により抽出された映像信号を処理し、 前記制御装置は、 前記検出回路により検出された周波数に基づいて映像信号の フォーマツ卜が前記復号回路により復号可能なフォーマツトか否かを判別し、 映 像信号が前記復号回路により復号可能なフォーマットを有しない場合に前記復号 回路、 前記クロック生成回路および前記処理回路の動作を停止させる、 請求項 1 記載のデジタルインターフェイスデコード受信装置。
1 3 . 前記制御装置は、 前記復号回路により復号可能なフォ一マットとして映像 のドットクロック周波数を記憶し、 前記検出回路により検出された周波数を記憶 されたドットクロック周波数と比較することにより、 映像信号のフォーマツ卜が 前記復号回路により復号可能なフォーマットか否かを判別する、 請求項 1 2記載 のデジタルインターフェイスデコード受信装置。
9
1 4 . 前記復号回路、 前記処理回路、 前記制御装置、 前記クロック生成回路およ び前記検出回路は集積回路により構成される、 請求項 1 2記載のデジタルイン夕 一フェイスデコード受信装置。
1 5 . 同期信号を内部的に発生する同期信号発生回路と、
前記復号回路により抽出された同期信号および前記同期信号発生回路により発 生された同期信号を選択的に出力する同期信号選択回路と、
メッセージの表示のための信号を生成する表示回路とをさらに備え、 前記制御装置は、 前記同期信号選択回路により出力される同期信号に基づいて 動作し、 入力されるデジタル信号が前記復号回路により復号可能なフォーマツ卜 を有しない場合に、 前記同期信号発生回路により発生された同期信号が出力され るように前記同期信号選択回路を制御し、 前記復号回路、 前記クロック生成回路 および前記処理回路の動作の停止を示すメッセージが表示されるように前記表示 回路を制御する、 請求項 1 2記載のデジタルインターフェイスデコード受信装置
1 6 . 前記復号回路、 前記処理回路、 前記クロック生成回路、 前記検出回路、 前 記同期信号発生回路および前記同期信号選択回路は集積回路により構成され、 前 記制御装置および前記表示回路は、 集積回路の外部の回路により構成される、 請 求項 1 5記載のデジ夕ルインターフェイスデコード受信装置。
1 7 . 前記制御装置は、 前記復号回路、 前記クロック生成回路および前記処理回 路への電源電圧の供給または動作ク口ック信号の供給を停止することにより前記 処理回路を停止させる、 請求項 1 5記載のデジタルインターフヱイスデコード受 信装置。
1 8 . 前記制御装置は、 マイクロコンピュータにより構成される、 請求項 1記載 のデジタルインタ一フェイスデコ一ド受信装置。
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