WO2004107350A1 - 強誘電体メモリ - Google Patents

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WO2004107350A1
WO2004107350A1 PCT/JP2003/006601 JP0306601W WO2004107350A1 WO 2004107350 A1 WO2004107350 A1 WO 2004107350A1 JP 0306601 W JP0306601 W JP 0306601W WO 2004107350 A1 WO2004107350 A1 WO 2004107350A1
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ferroelectric memory
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PCT/JP2003/006601
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Shoichi Masui
Ali Sheikholeslami
Trevis Chandler
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Fujitsu Ltd
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Definitions

  • the present invention relates to a ferroelectric memory having a capacitor composed of a ferroelectric film.
  • DRAM and flash memory-A ferroelectric memory having a ferroelectric capacitor in a memory cell has been developed as a semiconductor memory device having the advantages of EEPR0M.
  • a ferroelectric memory operates by using a ferroelectric capacitor that uses a ferroelectric as an insulating material as a variable capacitance capacitor, and utilizes the fact that residual polarization remains even when the voltage applied to the ferroelectric capacitor is zero. In addition, data can be retained even when power is not supplied.
  • a ferroelectric capacitor a ferroelectric material having a main composition of PZT (lead zirconate titanate) or a ferroelectric material having a bismuth layered belovskite structure such as SBT (bismuth strontium tantalate) is used. Available.
  • the 1T1C cell is composed of one transfer transistor and one ferroelectric capacitor to hold one bit of information.
  • 1T1C cells are used in ferroelectric memories for large-capacity applications because the memory cell size can be reduced.
  • the 2T2C cell consists of two transfer transistors and two ferroelectric capacitors to hold one bit of information.
  • the 2T2C cell stores complementary data in two ferroelectric capacitors, so the read margin can be increased. For this reason, 2T2C cells are used in ferroelectric memories for high reliability and reliability.
  • One end of the ferroelectric capacitor of the above-described ferroelectric memory is connected to a bit line via a transfer transistor, and the other end is connected to a plate line.
  • a plate line For example, in a read operation of a 2T2C ferroelectric memory, when a plate line is driven, the voltage difference between a pair of bit lines becomes an effective capacitance value of a pair of ferroelectric capacitors storing complementary data. It changes according to the difference. The voltage difference between the bit line pair is amplified by the sense amplifier, It is output to the outside as read data.
  • This type of reading method is called a plate line driving method.
  • the plate line is commonly connected to many ferroelectric capacitors, and has a large load capacitance. For this reason, in the read operation, the plate line drive method with a large CR delay has a disadvantage that the read access time is long.
  • the present inventors have proposed a method of reading the capacitance difference of a ferroelectric capacitor as data without driving a plate line (capacity difference detection method) in order to shorten the read access time (non-patented). References (1)).
  • FIG. 1 shows an outline of a capacitance difference detection read circuit using a 2T2C type ferroelectric memory cell.
  • the memory cell MC has transfer transistors Ml and M2 composed of nMOS transistors and ferroelectric capacitors FC1 and FC2.
  • the ferroelectric capacitor FC1 has one end connected to the bit line BL via the transfer transistor Ml and the other end connected to the plate line PL.
  • One end of the ferroelectric capacitor FC2 is connected to the bit line XBL via the transfer transistor M2, and the other end is connected to the plate line PL.
  • the gates of the transfer transistors Ml and M2 are connected to the word line WL.
  • the arrows attached to the ferroelectric capacitors FC1 and FC2 indicate the polarization state. The upward arrow indicates a state where "logic 0" is stored. The downward arrow indicates a state where "logic 1" is stored.
  • the sense amplifier SA has a pair of CMOS inverters whose inputs and outputs are connected to each other, and a pair of pMOS transistors P10 and P11.
  • the source, drain and gate of the pMOS transistor P10 are connected to the power supply line VDD, the bit line BL, and the output CSC (hereinafter, also referred to as CSC signal) of the current source, respectively.
  • the source, drain and gate of the pMOS transistor P11 are connected to the power supply line VDD, the bit line XBL, and the output CSC of the current source, respectively.
  • the pMOS transistors P10 and P11 operate as current sources for supplying current to the bit line pairs BL and XBL, respectively.
  • FIG. 2 shows a hysteresis loop of the pair of ferroelectric capacitors FC1 and FC2 shown in FIG.
  • Plate line PL is driven from low level to high level, and both ends of ferroelectric capacitor
  • the effective capacitance value CO becomes smaller because no polarization reversal is involved.
  • the ferroelectric capacitor FC2 storing the logic 1 ⁇ involves polarization reversal, so that the effective capacitance C1 increases.
  • FIG. 3 shows a read operation of the 2T2C type ferroelectric capacitor shown in FIG.
  • the bit lines BL and XBL are precharged to the ground voltage VSS.
  • the ferroelectric capacitors FC1 and FC2 are connected to the bit lines BL and XBL, respectively.
  • the output CSC of the current source that is pulled up to the power supply voltage VDD is set to the DC bias value (low level). Due to the change of the CSC signal to the low level, the same amount of current flows through the bit lines BL and XBL via the pMOS transistors P10 and P11. At this time, the rising speed of the bit lines BL and XBL differs depending on the effective capacitance values of the ferroelectric capacitors FC1 and FC2. Specifically, the bit line BL connected to the ferroelectric capacitor FC1 having a small effective capacitance value is smaller than the bit line XBL connected to the ferroelectric capacitor FC2 having a large effective capacitance value. Get up early.
  • the voltage on the bit lines BL and XBL continues to rise while the CSC signal is low. After a sufficient voltage difference occurs between the bit lines BL and XBL, the CSC signal changes again to the power supply voltage VDD, and the current source composed of the pMOS transistors P10 and P11 turns off. Thereafter, the sense amplifier power supplies SAP and SAN change to high level and low level, respectively, and the sense amplifier SA is activated.
  • the voltage of the bit line BL rises to the voltage of the sense amplifier power supply SAP (for example, the power supply voltage VDD), and the voltage of the bit line XBL becomes the voltage of the sense amplifier power supply SAN (for example, the ground voltage VSS). Descend to During activation of the sense amplifier SA, the plate line PL is driven, and the original data is written back to the ferroelectric capacitors FC1 and FC2. Thereafter, the word line WL is deselected and the read operation is completed.
  • the plate line PL is connected to the ferroelectric capacitor. Driven after data is read out from the FC1 and FC2. Therefore, data can be read from the memory cell MC to the bit lines BL and XBL without depending on the CR delay time of the plate line. Therefore, the data read time (the time from the read command to the output of the read data) can be reduced. Specifically, the data read time is about 40% shorter than the plate line drive method.
  • FIG. 4 shows an outline of a read circuit of a capacitance difference detection method using a 1T1C type ferroelectric memory cell.
  • the sense amplifier SA is the same as the sense amplifier SA shown in FIG.
  • Each memory cell MC has a transfer transistor Ml composed of an nMOS transistor and a ferroelectric capacitor FC1.
  • One end of the ferroelectric capacitor FC1 is connected to the bit line BLE or the bit line BL0 via the transfer transistor Ml, and the other end is connected to the plate line PL.
  • the gates of the transfer transistors Ml of the memory cell MC are connected to different word lines WLE and WL0, respectively. That is, the memory cells MC connected to the complementary bit lines BLE and BL0, respectively, are not accessed at the same time.
  • the reference memory cell RMC has a reference capacitor composed of the same four ferroelectric capacitors C0 and C1 as the ferroelectric capacitor FC1 of the memory cell MC, and two nMOS transistors N10 and Nil.
  • the nMOS transistor N10 connects the reference capacitor to the bit line BLE when the reference line RWL0 is at a high level.
  • the nMOS transistor Nil connects the reference capacitor to the bit line BL0 when the reference word line RWLE is high.
  • the reference capacitor is configured by connecting in parallel two capacitance pairs in which a ferroelectric capacitor C0 storing “logic 0” and a ferroelectric capacitor C1 storing “logic 1 ⁇ ” are connected in series.
  • the capacitance value of the reference capacitor is (C0 + C1) no 2.
  • the reference capacitor is a ferroelectric capacitor FC1 that stores "logic 0” and a ferroelectric material that stores ⁇ logic 1 ⁇
  • the capacitor has an intermediate capacitance value between the capacitance values of the capacitor FC1.
  • the lead line WLE goes high and the When the memory cell MC connected to the cut line BLE is selected, the reference lead line R LE goes high to connect the reference capacitor to the bit line BL0. Similarly, if word line WL0 goes high and the memory cell MC connected to bit line BL0 is selected, reference word line RWL0 goes high to connect the reference capacitor to bit line BLE. . Then, as in FIG.
  • the voltage of the bit line BLE (or BL0) that changes according to the capacitance of the ferroelectric capacitor FC1 and the bit line BL0 (or BL0) that changes according to the capacitance of the reference capacitor BLE) is amplified by the sense amplifier SA and output as read data.
  • the capacitance difference detection method can shorten the read access time as compared with the plate line drive method. However, further reduction in read access time is required.
  • a reference memory cell is configured using a plurality of ferroelectric capacitors.
  • the relationship between the applied voltage and the capacitance value of the ferroelectric capacitor is non-linear.
  • the ferroelectric capacitor FC1 storing ⁇ logic 0 ⁇ and the ferroelectric capacitor FC1 storing ⁇ logic 1 ⁇ shown in FIG. 2 have a capacitance with respect to a change in applied voltage. The value changes differently.
  • the effective capacitance value of the reference memory cell will be smaller than (C0 + C1) 2.
  • the read margin of the memory cell MC storing ⁇ logic 0 ⁇ is smaller than the read margin of the memory cell MC storing “logic 1”.
  • the reference memory cell can be composed of a single ferroelectric capacitor that is larger than the ferroelectric capacitor FC1 of the memory cell.
  • the effective capacitance value of the reference memory cell can be set between the capacitance values C0 and C1 shown in FIG.
  • the ferroelectric memory when the number of readings (the number of rewritings) exceeds 10 to the 10th power, the ferroelectric material deteriorates, and the shape of the hysteresis loop shown in FIG. And the remanent polarization Q decreases.
  • the remanent polarization value Q when a ferroelectric memory is mounted on a printed circuit board, the remanent polarization value Q temporarily decreases due to thermal fluctuations caused by the soldering process (heat treatment). The remanent polarization value Q is restored to the value before soldering by the first read operation after the heat treatment.
  • a change in the remanent polarization Q before and after heat treatment lowers a read margin.
  • the decrease in the remanent polarization Q is canceled out because the remanent polarization Q is reduced in both the memory cell MC and the reference memory cell. Therefore, the read margin hardly decreases.
  • the remanent polarization value Q of the reference memory cell has recovered, so the read margin decreases and the data cannot be correctly read. Reading may not be possible.
  • a ferroelectric memory (FIG. 4) in which a reference memory cell is shared by a plurality of memory cells MC connected to a plurality of read lines WLE and WL0, the number of accesses to the reference memory cell is limited to a maximum number of accesses to the memory cell MC. Double the number of times. For this reason, the material characteristics of the ferroelectric capacitor constituting the reference memory cell deteriorate faster than the material characteristics of the ferroelectric capacitor of the memory cell MC. As a result, the read margin decreases as the number of read operations increases, and the number of read operations (the number of rewrite operations) decreases.
  • Patent Document (1) In order to prevent the read margin from decreasing in 1T1C ferroelectric memory, a technology has been proposed in which the average of the maximum and minimum voltages obtained in the read operation of the ferroelectric capacitor is set to the reference voltage ( Patent Document (1)).
  • Patent Document (1) the number of memory cells MC connected to the word line WL is increased by one, and the increased memory cell MC is written with inverted data of data written to the memory cell MC connected to a predetermined bit line. It is.
  • the operation of the sense pump cannot be started until the reference voltage is generated from the ferroelectric capacitor. Therefore, the access time becomes slow.
  • An object of the present invention is to reliably read data from a memory cell even when the remanent polarization value of a ferroelectric capacitor is small and the voltage change of a bit line is small.
  • the purpose is to maximize the data read margin for each logical value.
  • Another object of the present invention is to secure a data reading margin and increase the number of times data can be rewritten even when a ferroelectric capacitor has deteriorated.
  • Another object of the present invention is to reduce the read cycle time of a ferroelectric memory.
  • externally supplied data is stored in the ferroelectric capacitor of the normal memory cell including the first memory cell.
  • Inverted data of the first data stored in the first memory cell is stored in the ferroelectric capacitor of the second memory cell.
  • the effective capacitance value of the ferroelectric capacitor differs depending on the logical value of the write data.
  • the ferroelectric capacitor is charged.
  • the voltage of the bit line connected to the ferroelectric capacitor having the small effective capacitance rises faster than the voltage of the bit line connected to the ferroelectric capacitor having the large effective capacitance. For this reason, the time until the voltage of the bit line exceeds the threshold voltage differs depending on the logical value of the data stored in the ferroelectric capacitor. In other words, the charging time of the ferroelectric capacitor differs depending on the logical value of the written data.
  • the logical value of the data stored in the memory cell can be detected as a time difference.
  • a circuit for detecting time can be formed more easily than a circuit for detecting voltage, and its accuracy is high. Therefore, it is necessary to determine the logical value of the data read from the normal memory cell to the bit line a predetermined time after the voltage of one of the bit lines connected to the first and second memory cells first exceeds the threshold voltage. As a result, data can be read reliably.
  • the time difference can be reliably generated, so that even when the remanent polarization value of the ferroelectric capacitor is small, data can be reliably read from the memory cell. That is, the data read margin can be improved as compared with the case where the logical value of the data is detected based on the voltage difference. Further, even when the ferroelectric capacitor is deteriorated, a data read margin can be secured, so that the number of times data can be rewritten can be increased.
  • the predetermined time is set such that the voltage of one of the bit lines connected to the first and second memory cells exceeds a threshold voltage and then the other of the bit lines connected to the first and second memory cells Is set to half of the period until the bit line voltage exceeds the threshold voltage.
  • the predetermined time is set using, for example, a variable delay circuit.
  • the period from when the voltage of one bit line exceeds the threshold voltage to when the predetermined time elapses is equal to the period from when the predetermined time elapses to when the voltage of the other bit line exceeds the threshold voltage.
  • the sense amplifier differentially amplifies the difference between the voltage of each bit line and the threshold voltage and outputs the result as read data. That is, whether or not the bit line exceeds the threshold voltage is determined by the sense amplifier.
  • the bit line voltage difference (the difference in logical value) is converted into a time difference between the transition edges of the read data output from the sense amplifiers.
  • the latch signal is generated a predetermined time after the transition edge of the first read data (the center of both transition edges). That is, the latch signal is generated from the read data.
  • the logic level of the read data is latched by the latch signal. Therefore, the data read margin can be maximized for each of the two logical values.
  • An adjustment signal for reducing this difference is output. Therefore, when the output timing of the latch signal deviates from the center of both transition edges, the output timing can be corrected to the correct timing by adjusting the delay time of the variable delay circuit.
  • the delay adjustment circuit has a counter that reverses the counting direction when the first period is longer than the second period and when the first period is shorter than the second period.
  • the delay adjustment circuit outputs a counter value of the counter as an adjustment signal.
  • the delay time of the variable delay circuit is adjusted by the adjustment signal. For this reason, the delay time of the variable delay circuit can be easily changed according to the increase or decrease of the counter value.
  • a variable delay circuit includes a plurality of load capacitors connected to a latch signal generation path, and a switch connecting or disconnecting the load capacitance to the generation path according to a counter value. are doing. Therefore, the output timing of the latch signal can be easily changed using the counter.
  • the capacitance value of the load capacitance is set to increase twice. Therefore, for example, the capacitance value can be increased or decreased by a predetermined value according to the weight of each bit of the binary counter. As a result, the delay time of the variable delay circuit can be adjusted at regular intervals.
  • the latch signal is generated a predetermined time after the voltage of one of the bit lines exceeds a threshold voltage.
  • the delayed latch signal is generated by further delaying the latch signal by the predetermined time.
  • the latch signal and the delay latch signal are respectively generated by, for example, two serially connected variable delay stages whose delay times are always set to be equal.
  • the first and second periods are equal.
  • the first-arrival determination circuit of the variable delay circuit includes a read-out data output first from among the read-out data output from the sense amplifiers corresponding to the first and second memory cells. Select and output to the first variable delay stage. For this reason, the first variable delay stage can generate a latch signal based on the previously output read data without depending on the logical value of the data stored in the first and second memory cells.
  • the late arrival determination circuit of the variable delay circuit outputs the read data output later from the read data output from the sense amplifiers corresponding to the first and second memory cells. Select and output to the delay adjustment circuit. For this reason, the delay adjustment circuit can optimally adjust the output timing of the latch signal based on the read data output later without depending on the logical value of the data stored in the first and second memory cells. .
  • a write-back operation of writing data read from a memory cell to the memory cell again is started in response to a latch signal.
  • the write-back operation is performed, for example, by driving a plate line connected to a ferroelectric capacitor. Since the write-back operation is started by the latch signal generated from the read data, the write-back operation can be started earlier and completed earlier. Therefore, the read cycle can be shortened.
  • the predetermined time is set for each read operation.
  • the set predetermined time is used in the next read operation. Therefore, even when the temperature fluctuates during the operation of the ferroelectric memory or the power supply voltage fluctuates, the output timing of the latch signal can always be set to be optimal.
  • the bit lines are precharged to a predetermined voltage before a read operation.
  • the voltage of the bit line can be increased by accurately reflecting the effective capacitance value of the strong dielectric capacitor of the first and second memory cells. Therefore, the output timing of the latch signal can be accurately set at the center between the output timing of the preceding read data and the output timing of the subsequent read data. As a result, the data read margin can be maximized for each of the two logical values.
  • the voltage generation circuit generates a threshold voltage. Threshold voltage By generating the threshold voltage inside the ferroelectric memory, a desired threshold voltage can be easily generated.
  • FIG. 1 is a circuit diagram showing an outline of a readout circuit using a capacitance difference detection method in a conventional 2T2C ferroelectric memory.
  • FIG. 2 is a characteristic diagram showing a hysteresis loop of the ferroelectric capacitor shown in FIG.
  • FIG. 3 is a timing chart showing a read operation of the 2T2C ferroelectric memory shown in FIG.
  • FIG. 4 is a circuit diagram showing an outline of a read circuit using a capacitance difference detection method in a conventional 1T1C ferroelectric memory.
  • FIG. 5 is a block diagram showing an embodiment of the ferroelectric memory of the present invention.
  • FIG. 6 is a block diagram showing details of the current source control circuit CSC0N.
  • FIG. 7 is a circuit diagram showing an example of the nonvolatile latch NVLT shown in FIG.
  • FIG. 8 is a circuit diagram showing details of the threshold voltage generation circuit VGEN shown in FIG.
  • FIG. 9 is a circuit diagram showing details of a main part of the memory core CORE shown in FIG.
  • FIG. 10 is a block diagram showing details of the adaptive reference generation circuit ADLY shown in FIG.
  • FIG. 11 is a block diagram showing details of the delay adjustment circuit DADJ shown in FIG.
  • FIG. 12 is a timing chart showing a read operation of the ferroelectric memory of the present invention.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines.
  • a part of the block to which the bold line is connected is composed of a plurality of circuits.
  • FIG. 5 shows an embodiment of the ferroelectric memory of the present invention.
  • Ferroelectric memory chips are formed on a silicon substrate using a CMOS process.
  • This ferroelectric memory is, for example, a work memory of a mobile terminal such as a mobile phone.
  • Used as The ferroelectric memory consists of a command buffer CMDB, command decoder CMDD, control circuit C0NT, address buffer ADB, row decoder RDEC, column decoder CDE word driver WD, precharge circuit PRE, current source control circuit CSC0N, and threshold voltage generation circuit. It has VGEN, memory core C0RE, plate driver PD, and data output buffer 0BF.
  • Figure 1 mainly shows the circuits necessary for the read operation. Therefore, circuits such as a data input buffer and a write amplifier necessary for the write operation are omitted.
  • Command buffer C receives command signals CMD such as chip select signal / CS, output enable signal / 0E and write enable signal / WE via the command terminal, and outputs the received signal to command decoder CMDD. .
  • the command decoder CMDD decodes the operation mode indicated by the command signal, and outputs operation control signals (read control signal, write control signal, etc.) to the control circuit C0NT according to the decoded operation mode.
  • the control circuit C0NT generates a timing signal for operating the plate driver PD, the word driver TO, the data output buffer 0BF, and the like according to the operation control signal.
  • the address buffer ADB receives the address signal AD via the address terminal, and outputs the received signal to the row decoder RDEC and the column decoder CDEC.
  • the decoder RDEC decodes the upper bits (row address) of the address signal to generate a row decode signal, and outputs the generated signal to the word driver TO.
  • the column decoder CDEC generates a column decode signal by decoding the lower bits (column address) of the address signal, and outputs the generated signal to the column decoder column CDEC.
  • the word driver WD selects a predetermined word line WL (LE, WL0) in response to a timing signal from the control circuit C0NT and a row decode signal from the row decoder RDEC.
  • the selected word line WL changes from a low level to a high level.
  • the plate driver PD selects a predetermined plate line PL in response to the timing signal from the control circuit C0NT and the row decode signal from the row decoder RDEC.
  • the selected plate line PL changes from a low level to a high level for a predetermined period.
  • the precharge circuit PRE precharges the bit lines BLE and BL0 to the ground voltage VSS before the read operation. Therefore, in the read operation, the bit lines BLE, BL0 Changes accurately according to the data stored in the memory cell MC.
  • the current source control circuit CSC0N outputs a control signal CSC for turning on the current source CS of the memory core CORE according to a timing signal output from the control circuit C0NT during a read operation.
  • the threshold voltage generation circuit VGEN generates a threshold voltage Vth used for a read operation.
  • the threshold voltage Vth is a constant voltage (for example, 2.5 V) independent of the power supply voltage VDD.
  • the power supply voltage VDD is, for example, 3.0 V as a standard, and is allowed from 2.7 V to 3.3 V as product specifications.
  • the data output buffer 0BF selects 8 bits of the multi-bit read data read from the memory core CORE according to the column decode signal, and outputs the selected read data to the data input / output terminal I / O.
  • Data input / output terminal I / O consists of 8 bits.
  • the memory core CORE consists of a memory cell array ARY, a plurality of multiplexers MUX corresponding to bit line pairs consisting of bit lines BLE and BL0, a current source CS (current supply circuit), a sense amplifier SA, and a latch circuit LT. And an adaptive reference generation circuit ADLY.
  • the sense amplifier SA, the latch circuit LT, and the adaptive reference generation circuit ADLY operate as a read control circuit.
  • the memory cell array ARY has a plurality of memory cells MC arranged in a matrix, a plurality of lead lines WL (WLE, WL0) and a plurality of bit lines BLE and BL0 connected to the memory cells MC. ing.
  • the memory cell MC is a 1T1C type memory cell and has a ferroelectric capacitor FC and a transfer transistor TR, as shown in FIG. 9 described later.
  • the ferroelectric capacitor FC has one end connected to the bit line BLE (or BL0) via the transfer transistor TR, and the other end connected to the plate line PL.
  • the gate of the transmission transistor TR is connected to the lead line WLE (or WL0).
  • the suffix 'and ⁇ 0' of the word line WL and the bit lines BLE and BL0 indicate an even number and an odd number, respectively.
  • the even number line WLE is connected to the even number line BLE via the memory cell MC.
  • the odd word line WL0 is connected to the odd bit line BL0 via the memory cell MC, so that when one word line WL is selected, the bit line pair is always connected.
  • One bit line (BLE or BL0) is connected to the memory cell MC. It is.
  • the memory cell MC connected to the n sets of bit lines BLEl-BLEn and BLOl-BLOn operates as a normal memory cell that stores write data input from the data input / output terminal I / O.
  • the memory cell MC connected to BL01-BLOn is also referred to as a first memory cell.
  • the memory cell MC connected to the bit lines BLEn + l and BL0n + l is a second memory cell that stores the inverted data of the data (first data) stored in the first memory cell.
  • the multiplexer MUX connects one of the bit lines BLE and BL0 to the sense amplifier SA according to the row decode signal.
  • the current source CS applies a bias current to one of the bit lines BLE and BL0 selected by the multiplexer MUX during a predetermined period from the start of the read operation.
  • the sense amplifier SA differentially amplifies the difference between the voltage of one of the bit lines BLE and BL0 selected by the multiplexer MUX and the threshold voltage Vth, and outputs the amplified voltage to the latch circuit LT.
  • the latch circuit LT latches the read data output from the sense amplifier SA in synchronization with the complementary latch signals LAT and / LAT, and outputs the latched data to the data output buffer 0BF.
  • the adaptive reference generation circuit ADLY consists of the data read from the first memory cell connected to the bit line BLEn (or BLOn) and the second memory cell connected to the bit line BLEn + 1 (or BL0n + l). Adjusts the generation timing of latch signals LAT and / LAT optimally according to the data read from As will be described later, the read margins of ⁇ logic 0 "and" logic 1 ⁇ are both maximized by the adaptive reference generation circuit ADLY.
  • FIG. 6 shows details of the current source control circuit CSC0N shown in FIG.
  • the current source control circuit CSC0N consists of pMOS transistors P21, P22, resistors 1R, 2R, 4R, nMOS transistors N21, N22, N23, and nonvolatile latches NVLT and AND gates corresponding to resistors 1R, 2R, 4R, respectively. And The numbers at the beginning of the resistors 1R, 2R, and 4R indicate the resistance ratio of these resistors. That is, the resistance values of the resistors 1R, 2R, and 4R are sequentially set to twice that of the other resistors.
  • the pMOS transistor P21 forms a current mirror circuit with the pMOS transistor P31 forming the current source CS shown in FIG. 9 described later.
  • the pMOS transistor P22 turns off while the control signal CNT is at a high level, and turns on while the control signal CNT is at a low level.
  • the voltage of the control signal CSC is set to the power supply voltage VDD when the control signal CNT is at a low level, the read control signal RDP is at a low level, and the nMOS transistors N21, N22, and N23 are all off.
  • the control signal CNT and the read control signal RDP are output from the control circuit C0NT, and change to a high level during a predetermined period during the read operation.
  • the resistor 1R (or 2R, 4R) and the nMOS transistor N21 (or N21, N23) are connected in series between the output node of the control signal CSC and the ground line VSS.
  • the gates of the nMOS transistors N21, N22 and N23 are connected to outputs CIN1, CIN2 and CIN3 of AND gates which receive the output of the nonvolatile latch NVLT and the read control signal RDP, respectively.
  • the non-volatile latch NVLT always outputs a high level or a low level, respectively, depending on the latched logic value. However, it is prohibited that both nonvolatile latches NVLT output low level.
  • a current to be supplied to the current mirror circuit is set according to the number of nMOS transistors N21, N22, N22 which are turned on during a predetermined period during the read operation. For example, when the control signals CIN1 and CIN2 are at a high level and the control signal CIN3 is at a low level, the nMOS transistors N21 and N22 are turned on and the nMOS transistor N23 is turned off. Therefore, a current corresponding to (VDD-VT) Z (R + 2R) flows through the current mirror circuit.
  • VT is the threshold voltage (absolute value) of the pMOS transistor P21.
  • the voltage of the control signal CSC is set to seven low levels in a predetermined period during the read operation in accordance with the 3-bit control signals CIN1, CIN2, and CIN3 output from the nonvolatile latch NVLT. Voltage. Therefore, the amount of current flowing through the current mirror circuit can be easily adjusted according to the data latched on the nonvolatile latch NVLT.
  • the value stored in the nonvolatile latch NVLT can be set after manufacturing the ferroelectric memory. That is, the value of the current flowing through the current mirror circuit can be set after manufacturing the ferroelectric memory. Therefore, device characteristics can be changed according to the product specifications of the ferroelectric memory. Specifically, by setting a large current value, a ferroelectric memory having high-speed access can be obtained. By setting the current value small, a highly reliable ferroelectric memory with many rewrites can be obtained. One chip can be made into multiple products with different specifications according to the value stored in the nonvolatile latch NVLT, thereby reducing product costs.
  • FIG. 7 shows an example of the nonvolatile latch circuit NVLT shown in FIG.
  • the nonvolatile latch circuit NVLT includes a latch circuit LT2 having a switch for cutting off a power supply voltage VDD and a ground voltage VSS, two CMOS switches SW for writing data to the latch circuit LT2, and a plate line PL1, PL2.
  • a pair of ferroelectric capacitors FC connected in series via the input node N of the latch circuit LT2 and a pair of ferroelectric capacitors FC connected in series via the output node NX of the latch circuit LT2 between the plate lines PL1 and PL2.
  • the nMOS transistor N30 is controlled by the store signals ST01 and ST02, respectively.
  • the nMOS transistor N31 is controlled by reset signals RES1 and RES2, respectively.
  • the CMOS switch SW is controlled by sampling clock signals CK and CKX, respectively.
  • the nonvolatile latch circuit NVLT is a known circuit, a detailed description is omitted.
  • the latch circuit applied to the present invention is not limited to the nonvolatile latch circuit NVLT.
  • the nonvolatile latch circuit may be constituted by a nonvolatile flip-flop circuit having a ferroelectric capacitor or a nonvolatile SRAM.
  • the nonvolatile flip-flop circuit is configured by cascade-connecting two nonvolatile latch circuits NVLT or a nonvolatile latch circuit VNLT and a volatile latch circuit.
  • Non-volatile SRAM has a memory cell with six transistors similar to the non-volatile latch circuit NVLT. It consists of four ferroelectric capacitors. By composing the latch circuit using a ferroelectric capacitor having the same structure as the ferroelectric capacitor of the memory cell MC, it is possible to prevent the manufacturing process from becoming complicated.
  • FIG. 8 shows details of the threshold voltage generation circuit VGEN shown in FIG.
  • the threshold voltage generation circuit VGEN has a bandgap reference VREF, an operational amplifier 0PAMP, and resistors Rl and R2, which are configured by a well-known CMOS circuit.
  • the bandgap reference BGR generates a reference voltage (approximately 1.2 V) that is the voltage of the silicon band gap.
  • the operational amplifier 0PAMP performs feedback control so that the divided voltage of the threshold voltage Vth by the resistors R1 and R2 is equal to the reference voltage, and generates a constant threshold voltage Vth (2.5 V).
  • the reference voltage is always maintained at a constant value regardless of the operating temperature of the ferroelectric memory, changes in the power supply voltage, and changes in the process conditions in the ferroelectric memory manufacturing process. For this reason, the threshold voltage generation circuit VGEN can always generate a constant threshold voltage Vth.
  • FIG. 9 shows details of a main part of the memory core CORE shown in FIG.
  • the memory cell MC is an mC memory cell having a ferroelectric capacitor FC and a transfer transistor TR.
  • One end of the ferroelectric capacitor FC is connected to the bit line BLE (or BL0) via the transfer transistor TR, and the other end is connected to the plate line PL.
  • the gate of the transmission transistor TR is connected to the word line WLE (or WL0).
  • the multiplexer MUX has an nMOS transistor and a pMOS transistor for each of the bit lines BLE and BL0.
  • the nMOS transistor and the pMOS transistor are controlled by bit line selection signals BLSE and BLS0, respectively, which are a kind of input / output signal.
  • the bit line select signal BLSE changes to high level when the even-numbered lead line WLE is selected.
  • the bit line selection signal BLS0 changes to high level when the odd word line WL0 is selected.
  • the current source CS has a pMOS transistor P31 that receives the control signal CSC output from the current source control circuit CSC0N by Gout.
  • the current source CS applies a current corresponding to the low-level voltage to the bit line BLE (or BL0) while the control signal CSC is at a low level.
  • the sense amplifier SA combines a differential amplification type amplifier and a common source type amplifier. It is configured.
  • the differential amplifier is activated in response to the sense amplifier activation signal SAN, and differentially amplifies the voltage difference between the threshold voltage Vth and the bit line BLE (or BL0). Before the start of read operation, bit lines BLE and BL0 are precharged to ground voltage VSS.
  • the threshold voltage Vth supplied to the sense amplifier SA is always generated.
  • the voltages of the bit lines BLE and BL0 at the start of reading are lower than the threshold voltage Vth. Therefore, even if the sense amplifier SA is activated early in the read operation, no malfunction occurs. As a result, the activation timing of the sense amplifier SA can be set earlier, and the read access time can be reduced.
  • the common-source amplifier converts the output voltage of the differential amplifier to the CMOS level and outputs it as a data signal DT (read data).
  • the sense amplifier SA changes the data signal DT from the low level to the high level when the voltage of the bit line BLE (or BL0) exceeds the threshold voltage.
  • the latch circuit LT has a latch composed of a pair of CMOS inverters, a CMOS switch that transmits a data signal DT to the latch, and an nMOS transistor that interrupts the latch feedback loop.
  • the CMOS switch turns on when the latch signal LAT (/ LAT) is at a low level (high level) and turns off when the latch signal LAT (/ LAT) is at a high level (low level).
  • the nMOS transistor conducts the loop when the latch signal LAT is high, and breaks the loop when the latch signal LAT is low.
  • the latch circuit LT outputs the held data as a data signal D0UT. Note that a CMOS switch may be used instead of the nMOS transistor.
  • the sense amplifiers SA corresponding to the bit lines BLEn and / BLEn output the data signals DTn and / DTn, respectively, as shown in FIG.
  • the data signal DTn is output not only to the latch circuit LT but also to the adaptive reference generation circuit ADLY.
  • the data signal / DTn is output only to the adaptive reference generation circuit ADLY.
  • FIG. 10 shows details of the adaptive reference generation circuit ADLY shown in FIG.
  • the adaptive reference generation circuit ADLY has a variable delay circuit VDLY and a delay adjustment circuit DADJ.
  • the variable delay circuit VDLY has a pair of variable delay stages VDLY1 and VDLY2 connected in series, an AND gate, and an OR gate.
  • the AND gate is used to synchronize the data signal DTn, / DTn, which changes slowly to a high level. As a result, a late arrival signal LATE which changes to a high level is output. That is, the AND gate operates as a late arrival determination circuit that selects a signal transmitted later from the data signals DTn and / DTn and outputs the selected signal to the delay adjustment circuit DADJ. The data signal transmitted later can be easily detected by the AND gate.
  • the OR gate outputs a first-arrival signal EARY that changes to a high level in synchronization with a signal that changes to a high level early among the data signals DTn and / DTn. That is, the OR gate operates as a first-arrival determination circuit that selects the signal transmitted earlier from the data signals DTn and / DTn and outputs the selected signal to the variable delay stage VDLY1. The data signal transmitted earlier can be easily detected by the OR gate.
  • the ferroelectric capacitor FC of the memory cell MC (first memory cell) connected to the bit line BLEn stores ⁇ logic 0 ⁇
  • the ferroelectric capacitor FC of the memory cell MC (second memory cell) stores logic 1 ⁇ .
  • the effective capacitance CO of the ferroelectric capacitor FC storing ⁇ logic 0 ⁇ is smaller than the effective capacitance C1 of the ferroelectric capacitor FC storing ⁇ logic 1 ⁇ .
  • the sense amplifier SA changes its output to a high level when the voltage of the bit lines BLEn and / BLEn exceeds the threshold voltage Vth. Therefore, the rising edge timing of the first-arriving signal EARY output from the 0R gate is the time when the sense amplifier SA power V logic 0 "is detected.
  • the rising edge timing of the late-arriving signal LATE output from the AND gate is equal to the sense timing. It is time to detect the SA logic V logic 1 ⁇ , that is, the rising edge timing of the early arrival signal EARY and the late arrival signal LATE means reading “logic ⁇ ” and ⁇ logic 1 ⁇ , respectively.
  • the logic of the read data read to the bit lines BLE and BL0 is detected not as a voltage difference but as a time difference.
  • the first variable delay stage VDLY1 delays the first-arrival signal EARY output from the OR gate by a predetermined time T1, and outputs the delayed signal as latch signals / LAT and LAT.
  • the variable delay stage VDLY2 delays the latch signal LAT by a predetermined time T1, and outputs the delayed signal to the delay adjustment circuit DADJ as a delay latch signal LATD.
  • the first and second variable delay stages VDLY1 and VDLY2 receive the same delay adjustment signal ADJ0-2 and are always set to the same delay time T1.
  • Each of the variable delay stages VDLY1 and VDLY2 has three capacitors lCd, 2Cd and 4Cd connected to the transmission path of the first-arrival signal EARY (the transmission path of the latch signal LAT) via the nMOS transistors N41, N42 and N43. .
  • the numbers at the beginning of the capacities lCd, 2Cd, and 4Cd indicate the capacity ratio of these capacities. That is, the capacitance values of the capacitances lCd, 2Cd, and 4Cd are sequentially set to twice the other capacitances.
  • the gates of the nMOS transistors N41, N42, N43 receive the delay adjustment signals ADJ0-2 output from the delay adjustment circuit DADJ, respectively.
  • the capacitance value added to the transmission path of the first incoming signal EARY is set to eight (0Cd_7Cd) according to the logical value of the 3-bit delay adjustment signal ADJ0-2.
  • the delay adjustment circuit DADJ compares the arrival time of the delayed latch signal LATD obtained by delaying the first-arrival signal EARY with the variable delay stages VDLY1 and VDLY2 and the late-arrival signal LATE for each read operation. When the arrival of the delay latch signal LATD is earlier than the arrival of the late arrival signal LATE, the delay adjustment circuit DADJ changes the logical value indicated by the delay adjustment signal ADJ0-2 to ⁇ ⁇ 1 in order to increase the delay time of the variable delay circuit VDLY. "To increase.
  • the delay adjustment signal ADJ0 corresponds to the lower bit
  • ADJ2 corresponds to the upper bit
  • the delay adjustment circuit DADJ changes the delay adjustment signals ADJ0-2 to increase the delay time of the variable delay circuit VDLY when the arrival of the delayed latch signal LATD is earlier than the arrival of the late arrival signal LATE.
  • the delay adjustment signal ADJ0-2 is changed from binary "logic 01" to "logic 100"
  • the capacitance value added to the transmission path of the first arrival signal EARY increases from "3CcT" to "4Cd”.
  • the delay times of the delay stages VDLY1 and VDLY2 both increase by the same time.
  • the delay adjustment circuit DADJ changes the delay adjustment signal ADJ0-2 to reduce the delay time of the variable delay circuit VDLY.
  • the delay adjustment signal ADJ0-2 is changed from binary “logic 011” to "logic 010"
  • the capacitance value added to the transmission path of the first-arrival signal EARY is reduced from "3Cd” to "2Cd” .
  • Variable delay stages VDLY1 and VDLY2 have the same delay time T1 Decrease. Such adjustment of the delay time T1 is performed for each read operation until the arrival of the delay latch signal LATD coincides with the arrival of the late arrival signal LATE.
  • the output timings of the latch signals LAT and / LAT become the rising edge timing of the first arrival signal EARY and the late arrival signal LATE. This is set at the center of the rising edge timing. That is, the output timings of the latch signals LAT and / LAT are set at the center between the time when the sense amplifier SA logic 0 is detected and the time when the logic 1 is detected. As a result, the bit for reading ⁇ logic 0 ⁇ is set.
  • the read margin is maximized for ⁇ logic 0 ⁇ and ⁇ logic 1 ⁇ , respectively.
  • the delay time is adjusted for each read operation. Therefore, even when the latch timing is shifted due to a change in the temperature during operation of the ferroelectric memory or a change in the power supply voltage VDD, the latch timing with the largest read margin can be restored. Further, even when the remanent polarization value changes due to deterioration of the ferroelectric capacitor FC, the read margin can always be maximized with respect to "logic 0" and "logic 1".
  • FIG. 11 shows details of the delay adjustment circuit DADJ shown in FIG.
  • the delay adjustment circuit DADJ determines the first arrival of the rising edge of the delay latch signal LATD and the late arrival signal LATE, and outputs the up signal UP or the down signal DOWN to the differential amplifier AMP and the up signal UP or the down signal DOWN. It has a counter COUNT that operates upon receiving.
  • the differential amplifier AMP changes the up signal UP to a low level when the rising edge of the delay latch signal LATD is earlier than the rising edge of the late arrival signal LATE.
  • the differential amplifier AMP changes the down signal DO west to a low level when the rising edge of the delay latch signal LATD is later than the rising edge of the late arrival signal LATE.
  • the drains of the nMOS transistors receiving the up signal UP and the down signal DOWN, respectively, are connected to each other via a key part transistor that slightly reduces the detection sensitivity of the differential amplifier AMP.
  • the counter COUNT counts up in response to the falling edge of the up signal UP, counts down in response to the falling edge of the down signal DOWN, and outputs the counter value as the delay adjustment signal ADJ0-2. It is an up-down counter. That is, the counter COUNT counts down when the first period P1 is longer than the second period P2, and counts up when the first period P1 is shorter than the second period P2.
  • both the up signal UP and the down signal DOWN are at a high level, the read operation is not executed and the differential amplifier AMP is in a non-operation state. At this time, the counter COUNT does not operate.
  • both the up signal UP and the down signal DO are low, the rising edge timings of the delay latch signal LATD and the late arrival signal LATE are equal. Specifically, when the difference between the rising edges of the delay latch signal LATD and the late arrival signal LATE is smaller than the quantization error (minimum delay adjustment time) of the variable delay circuit VDLY, the up signal UP and the down signal D0 ⁇ , Are set to low level. At this time, the counter COUNT does not operate.
  • FIG. 12 shows a read operation of the ferroelectric memory of the first embodiment.
  • Data is externally written to the memory cell MC in advance.
  • the memory cell MC (second memory cell) connected to the bit lines BLEn and BLEn contains inverted data of the data stored in the memory cell MC (first memory cell) connected to the bit lines / BLEn and / BLOn. Has been written.
  • the control circuit C0NT shown in FIG. 5 When the address signal AD for selecting the memory cell MC from which the read command and data are to be read is supplied to the ferroelectric memory, the control circuit C0NT shown in FIG. 5 outputs the control signal CNT and the read control signal RDP ( Figure 12 (a, b)).
  • the mode driver WD changes the word line WLE (or WL0) corresponding to the address signal AD to a high level.
  • the row decoder RDEC changes the bit line selection signal BLSE (or BLS0) to a high level in accordance with the address signal AD (FIG. 12 (c)).
  • the current source control circuit CSC0N shown in FIG. 6 changes the control signal CSC to a low level in synchronization with the rising edge of the read control signal RDP (FIG. 12 (d)).
  • control The low level voltage of the signal CSC is set according to the data stored in the nonvolatile latch NVLT.
  • the change of the control signal CSC turns on the current source CS, and the current is supplied to the bit line BLE (or BL0).
  • the voltage of the bit line BLE (or BL0) gradually increases according to the remanent polarization value (capacitance value) of the ferroelectric capacitor FC connected by the word line WLE (or WL0) (Fig. 12 (e)). .
  • the voltage of the bit line connected to the ferroelectric capacitor FC storing ⁇ logic 0 ⁇ is higher than the voltage of the bit line connected to the ferroelectric capacitor FC storing “logic 1 ⁇ . Ascend fast.
  • the sense amplifier SA shown in FIG. 9 changes the data signal DT to a high level when the voltage of the bit line connected to the ferroelectric capacitor FC storing ⁇ logic 0 ⁇ exceeds the threshold voltage Vth ( Figure 12 (f)).
  • another sense amplifier SA changes the data signal DT to a high level when the voltage of the bit line connected to the ferroelectric capacitor FC storing "logic 1" exceeds the threshold voltage Vth (see FIG. 1 2 (g)).
  • the OR gate of the adaptive reference generation circuit ADLY shown in Fig. 10 outputs the first-arrival signal EARY in synchronization with the first-arrival data signal DT (either DTn or / DTn) (Fig. 12 (h) ).
  • the AND gate synchronizes with the late-arriving data signal DT (DTn or / DTn) and outputs the late-arriving signal LATE (Fig. 12 (i)).
  • the adaptive reference generation circuit ADLY delays the first-arrival signal EARY by the two variable delay stages VDLY1 and VDLY2, and outputs it as a delay latch signal EARYD (FIG. 12 (j)).
  • FIG. 12 shows an example in which the delay time of the variable delay circuit VDLY is optimally set. Therefore, the rising edge of the delayed latch signal LATD is at the same timing as the rising edge of the late arrival signal LATE.
  • the period P1 from the rising edge of the first arrived data signal DT to the output of the latch signals LAT, / LAT is the period P2 from the output of the latch signals LAT, / LAT to the rising edge of the second arrived data signal DT. be equivalent to. Further, these periods Pl and P2 are also equal to the delay time T1 of the variable delay stages VDLY1 and VDLY2.
  • the variable delay stage VDLY1 outputs latch signals LAT and / LAT (FIG. 12 (k)).
  • the output timings of the latch signals LAT and / LAT are timings that maximize the read margin with respect to "logic 0" and "logic 1".
  • the latch circuit LT shown in FIG. The read data latched in synchronization with the latch signals LAT and / LAT is output as the data signal D0UT (Fig. 12 (1)).
  • the delay adjustment circuit DADJ increases the logic value of the adjustment signal ADJ0-2 from “011 ⁇ ” to "100", thereby increasing the delay time of the variable delay circuit VDLY (FIG. 1). 2 (m)).
  • the output timing of the latch signals LAT and / LAT is slightly delayed in the next read operation.
  • the control circuit C0NT changes the control signal CNT to a low level after the sense amplifier SA outputs the data signal DT (FIG. 12 (n)).
  • the control signal CSC changes to the high level due to the low-level control signal CNT (Fig. 12 (o)).
  • the sense amplifier activation signal SAN changes to low level, and the sense amplifier SA is deactivated (FIG. 12 (p)).
  • the plate dryer PD shown in FIG. 5 changes the plate line PL to a high level for a predetermined period according to the address signal AD (FIG. 12 (q)).
  • the voltage of the bit line BLE (or BL0) changes according to the remanent polarization value of the ferroelectric capacitor FC (Fig. 12 (r)).
  • the bit line connected to the ferroelectric capacitor FC storing ⁇ logic 1 ⁇ changes to low level, and the bit line connected to the ferroelectric capacitor FC storing ⁇ logic 0 ⁇ Change to a high level.
  • the data read from the memory cell MC is written back to the read memory cell MC.
  • the word line WLE (or WL0) changes to low level, and the read operation is completed (Fig. 12 (s)).
  • the rising timing of the plate line PL is set, for example, a predetermined time after the rising edge of the latch signal LAT.
  • the latch signal LAT is generated from the data signal DT by the adaptive reference generation circuit ADLY.
  • the plate line PL can always start up at an optimum time from the output of the data signal DT regardless of the operating environment.
  • write back can be started while the read data D0UT is being output, and the read cycle time can be reduced.
  • the rise timing of the plate line PL is set by a delay circuit or the like formed in the control circuit C0NT. For this reason, it is necessary to set the startup timing of the plate line PL in consideration of the worst operating voltage and operating temperature, and write-back cannot be started during output of the read data D0UT.
  • the logical value of the data stored in the memory Detected as a difference.
  • a circuit for detecting time can be formed more easily than a circuit for detecting voltage, and its accuracy is high. Therefore, data can be reliably read out with a simple circuit.
  • the output timing of the latch signals LAT and / LAT is set at the center of the timing when ⁇ Logic 0 ⁇ is output and the timing when ⁇ Logic 1 ⁇ is output.
  • the data read margin can be maximized for each of the two logical values.
  • the read margin can always be maximized.
  • the delay adjustment for each read operation even when the temperature fluctuates during the operation of the ferroelectric memory or the power supply voltage VDD fluctuates, the output timing of the latch signals LAT and / LAT is always optimized. Can be set.
  • the capacitance values of the capacitances lCd, 2Cd, and 4Cd that constitute the variable delay stages VDLY1 and VDLY2 are set to be twice as large, and the capacitances lCd, 2Cd, and 4Cd connected to the transmission path of the first-arrival signal EARY are converted to binary. Set according to the counter value of the counter. Therefore, the delay time can be adjusted at equal intervals according to the weight of the binary counter.
  • the delay time of the variable delay stages VDLY1 and VDLY2 is adjusted according to the timing difference between the transition edge of the delayed latch signal LATD in which the first-arrival signal EARY is delayed by the variable delay stages VDLY1 and VDLY2 and the transition edge of the late-arrival signal LATE. Then, the latch signals LAT and / LAT were output from the connection node of the two variable delay stages VDLY1 and VDLY2 having the same delay time T1. Therefore, the time difference between the first period P1 and the second period P2 is easily and reliably eliminated, and the transition edge of the latch signal LAT / LAT is changed between the transition edge of the first arrival signal EARY and the transition edge of the second arrival signal LATE. Can be set in the center.
  • the write-back operation is started.
  • the back operation can be performed repeatedly during data reading. As a result, the readout total time can be reduced.
  • the OR gate is formed as the first-arrival determination circuit, the data signal transmitted earlier can be easily detected. Further, since an AND gate is formed as the late arrival determination circuit, a data signal transmitted later can be easily detected.
  • the precharge circuit PRE that precharges the bit lines BLE and BL0 before the read operation is formed, the voltage of the bit lines BLE and BL0 is raised by accurately reflecting the effective capacitance value of the ferroelectric capacitor FC. be able to.
  • the threshold voltage generation circuit VGEN is formed in the ferroelectric memory, a desired threshold voltage Vth without fluctuation can be easily generated.
  • the present invention is applied to a ferroelectric memory chip.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a ferroelectric memory core embedded in a system LSI.
  • the variable delay circuit VDLY may delay a complementary signal using a differential amplification type delay circuit.
  • the output timings of the latch signals LAT and / LAT can be made equal, and the latch circuit LT can operate at high speed.
  • the data can be reliably read by detecting the logical value of the data stored in the memory cell as a time difference. Specifically, the logic value of data read from the normal memory cell to the bit line a predetermined time after a voltage of one of the bit lines connected to the first and second memory cells first exceeds the threshold voltage, By judging, data can be reliably read. Even if the voltage change of the bit line is small, the time difference can be reliably generated, so that even when the residual polarization value of the ferroelectric capacitor is small, data can be reliably read from the memory cell. That is, the read margin of the electric data can be improved. Furthermore, the ferroelectric capacity Even when the deterioration has occurred, the data read margin can be secured, so that the number of times data can be rewritten can be increased.
  • the data read margin can be maximized for each of the two logical values by setting the timing for determining the logical value of the data at the center of the read timing of the two logical values. That is, the read margin can be improved.
  • the output timing of the latch signal deviates from the center of both transition edges, the output timing can be corrected to the correct timing by adjusting the delay time of the variable delay circuit.
  • the delay time of the variable delay circuit can be easily changed according to the increase or decrease of the counter value.
  • the output timing of the latch signal can be easily changed using a counter. Since the capacitance value can be increased or decreased for each predetermined value according to the weighting of each bit of the counter, the delay time of the variable delay circuit can be adjusted at regular intervals.
  • the first and second periods can be easily and reliably equalized, and the latch signal can be set at the center of both transition edges. .
  • the first variable delay stage is provided by the first-arrival determination circuit of the variable delay circuit, and the first variable delay stage does not depend on the logical values of the data stored in the first and second memory cells, and the read data output first is output. Can generate a latch signal.
  • the late adjustment circuit determines the delay adjustment circuit based on the read data output later without depending on the logical value of the data stored in the first and second memory cells.
  • the output timing of the latch signal can be adjusted optimally.
  • the write-back operation since the write-back operation is started by the latch signal generated from the read data, the write-back operation can be started earlier and completed earlier. Therefore, the read cycle can be shortened.
  • the output timing of the latch signal is always optimized even when the temperature fluctuates or the power supply voltage fluctuates during the operation of the ferroelectric memory. Can be set.
  • the voltage of the bit line is reduced by the effective voltage of the ferroelectric capacitors of the first and second memory cells.
  • the capacitance value can be accurately reflected and increased. Therefore, the output timing of the latch signal can be accurately set at the center between the output timing of the preceding read data and the output timing of the subsequent read data.
  • a threshold voltage having a desired value can be easily generated by generating the threshold voltage inside the ferroelectric memory.

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Abstract

読み出し動作の開始から所定の期間、メモリセルに接続されるビット線に電流が供給され、メモリセルの強誘電体キャパシタは充電される。ビット線の電圧変化は、強誘電体キャパシタに書き込まれているデータの論理値に応じて異なる。このため、メモリセルに記憶されているデータの論理値を、時間差として検出できる。ビット線の電圧変化が小さくても、確実に時間差を生成できるため、強誘電体キャパシタの残留分極値が小さい場合にも、メモリセルからデータを確実に読み出すことができる。すなわち、電圧差でデータの論理値を検出する場合に比べて、データの読み出しマージンを向上できる。

Description

明細書 強誘電体メモリ 技術分野
本発明は、 強誘電体膜で構成されるキャパシタを有する強誘電体メモリに関す る。
背景技術
DRAMおよぴフラッシュメモリ - EEPR0Mの長所を兼ね備えた半導体記憶装置とし て、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。 強誘電体メモリは、 強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キ ャパシタとして動作させ、 強誘電体キャパシタへの印加電圧をゼロにしても残留 分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。 強誘電体キャパシタとして、 PZT (チタン酸ジルコン酸鉛） を主な組成とする強誘 電体材料、 あるいは SBT (タンタル酸ビスマス ·ストロンチウム） などのビスマ ス層状ベロブスカイト構造を持つ強誘電体材料が利用できる。
強誘電体メモリのメモリセルとして、 1T1C型セルと 2T2C型セルとが存在する。 1T1C型セルは、 1ビットの情報を保持するために 1つの転送トランジスタと 1つ の強誘電体キャパシタで構成される。 1T1C型セルは、 メモリセルのサイズを小さ くできるため、 大容量用途の強誘電体メモリに採用されている。 2T2C型セルは、 1ビットの情報を保持するために 2つの転送トランジスタと 2つの強誘電体キヤ パシタで構成される。 2T2C型セルは、 相補のデータを 2つの強誘電体キャパシタ で記憶するため、 読み出しマージンを大きくできる。 このため、 2T2C 型セルは、 高信頼.度用途の強誘電体メモリに採用されている。
上述した強誘電体メモリの強誘電体キャパシタは、 一端が転送トランジスタを 介してビット線に接続され、 他端がプレート線に接続されている。 例えば、 2T2C 型の強誘電体メモリの読み出し動作では、 プレート線が駆動されると、 ビット線 対の電圧差は、 相補のデータを記憶している強誘電体キャパシタ対の実効的な容 量値の差に応じて変化する。 ビット線対の電圧差は、 センスアンプで増幅され、 読み出しデータとして外部に出力される。 この種の読み出し方式を、 プレート線 駆動方式と称する。
プレート線は、 多数の強誘電体キャパシタに共通に接続されており、 負荷容量 が大きい。 このため、 読み出し動作において、 大きな C R遅延を伴うプレート線 駆動方式は、 読み出しアクセス時間が長くなるという欠点を有する。
本発明者等は、 読み出しアクセス時間を短くするために、 プレート線を駆動す ることなく、 強誘電体キャパシタの容量差をデータとして読み出す方式 （容量差 検出方式） を提案している （非特許文献 （1 ) ) 。
図 1は、 2T2C型強誘電体メモリセルを利用した容量差検出方式の読み出し回路 の概要を示している。
メモリセル MCは、 nMOS トランジスタからなる転送トランジスタ Ml、 M2および 強誘電体キャパシタ FC1、 FC2を有している。 強誘電体キャパシタ FC1は、一端が 転送トランジスタ Mlを介してビット線 BLに接続され、他端がプレート線 PLに接 続されている。強誘電体キャパシタ FC2は、一端が転送トランジスタ M2を介して ビット線 XBLに接続され、他端がプレート線 PLに接続されている。転送トランジ スタ Ml、 M2のゲートは、 ワード線 WLに接続されている。 図中、 強誘電体キャパ シタ FC1、 FC2に付けた矢印は、 分極状態を表している。 上向きの矢印は、 〃論理 0 "を記憶している状態である。下向きの矢印は、〃論理 1〃を記憶している状態で ある。
センスアンプ SAは、 入力と出力とが互いに接続された一対の CMOSインバータ と、 一対の pMOS トランジスタ P10、 P11とを有している。 pMOS トランジスタ P10 は、 ソース、 ドレインおよびゲートがそれぞれ電源線 VDD、 ビット線 BLおよび電 流源の出力 CSC (以下、 CSC信号とも称する） に接続されている。 pMOS トランジ スタ P11は、 ソース、 ドレインおよびゲートがそれぞれ電源線 VDD、 ビット線 XBL および電流源の出力 CSCに接続されている。 pMOS トランジスタ P10、 P11は、 そ れぞれビット線対 BL、 XBLに電流を供給するための電流源として動作する。
図 2は、図 1に示した強誘電体キャパシタ対 FC1、 FC2のヒステリシスループを 示している。
プレート線 PLが低レベルから高レベルに駆動され、強誘電体キャパシタの両端 に電圧 VI が印加されるとき、 〃論理 0〃を記憶している強誘電体キャパシタ FC1 は、.分極反転を伴わないため、 実効的な容量値 COは小さくなる。 これに対して、 論理 1〃を記憶している強誘電体キャパシタ FC2は、 分極反転を伴うため、 実効 的な容量値 C1は大きくなる。 プレート線 PLの駆動により、 ビット線 BL、 XBLに は、 電荷 Q0、 Q1に対応する電圧が発生する。
図 3は、図 1に示した 2T2C型の強誘電体キャパシタの読み出し動作を示してい る。
読み出し動作では、 まず、 ビット線 BL、 XBLが接地電圧 VSSにプリチャージさ れる。読み出しコマンドが供給され、ァドレス信号に応じてヮード線 WLが選択さ れると、 強誘電体キャパシタ FC1、 FC2が、 ビット線 BL、 XBLにそれぞれ接続され る。
この後、 電源電圧 VDDにプルアップされている電流源の出力 CSCは、 DCバイァ ス値 （低レベル） に設定される。 CSC信号の低レベルへの変化により、 ビッ ト線 BL、 XBLには、 pMOS トランジスタ P10、 P11を介して同じ量の電流が流れる。 この とき、 ビット線 BL、 XBLの立ち上がり速度は、 強誘電体キャパシタ FC1、 FC2の実 効的な容量値に応じて異なる。 具体的には、 実効的な容量値の小さい強誘電体キ ャパシタ FC1に接続されたビット線 BLは、実効的な容量値の大きい強誘電体キヤ パシタ FC2に接続されたビット線 XBLに比べ、 早く立ち上がる。
ビット線 BL、 XBL の電圧は、 CSC信号が低レベルの期間、 上昇を続ける。 CSC 信号は、 ビット線 BL、 XBL間に十分な電圧差が生じた後、 再び電源電圧 VDDまで 変化し、 pMOS トランジスタ P10、 P11で構成された電流源はオフする。 この後、 センスアンプ電源 SAP、 SANが高レベル、低レベルにそれぞれ変化し、センスアン プ SAが活性化される。センスアンプ SAの活性化により、 ビット線 BLの電圧はセ ンスアンプ電源 SAPの電圧 （例えば、 電源電圧 VDD) まで上昇し、 ビット線 XBL の電圧はセンスアンプ電源 SANの電圧 （例えば、 接地電圧 VSS) まで下降する。 センスアンプ SAの活性化中に、 プレート線 PLが駆動され、 強誘電体キャパシタ FC1、 FC2に元のデータがライトバックされる。 この後、 ワード線 WLが非選択さ れ、 読み出し動作が完了する。
図 3に示したように、容量差検出方式では、 プレート線 PLは、強誘電体キャパ シタ FC1、 FC2からデータが読み出されれた後に駆動される。 このため、 プレート 線の CR遅延時間に依存せずに、 メモリセル MCからビット線 BL、 XBLにデータを 読み出すことができる。 したがって、 データの読み出し時間 （読み出しコマンド から読み出しデータの出力までの時間） を短縮できる。 具体的には、 データの読 み出し時間は、 プレート線駆動方式に比べ約 4 0 %短縮する。
図 4は、 1T1C型強誘電体メモリセルを利用した容量差検出方式の読み出し回路 の概要を示している。 センスアンプ SAは、 図 1に示したセンスアンプ SAと同じ である。
各メモリセル MCは、 nMOS トランジスタからなる転送トランジスタ Mlおよび強 誘電体キャパシタ FC1を有している。 強誘電体キャパシタ FC1は、 一端が転送ト ランジスタ Mlを介してビット線 BLEまたはビット線 BL0に接続され、他端がプレ ート線 PLに接続されている。 メモリセノレ MCの転送トランジスタ Mlのゲートは、 それぞれ異なるワード線 WLE、 WL0に接続されている。 すなわち、相補のビット線 BLE、 BL0にそれぞれ接続されたメモリセル MCは、 同時にアクセスされない。
リファレンスメモリセル RMCは、メモリセル MCの強誘電体キャパシタ FC1 と同 じ 4つの強誘電体キャパシタ C0、 C1で構成されるリファレンスキャパシタと、 2 つの nMOS トランジスタ N10、 Nilとを有している。 nMOS トランジスタ N10は、 リ ファレンスヮード線 RWL0が高レベルのときに、リファレンスキャパシタをビット 線 BLEに接続する。 nMOS トランジスタ Ni lは、 リファレンスワード線 RWLEが高 レベルのときに、 リファレンスキャパシタをビット線 BL0に接続する。
リファレンスキャパシタは、 "論理 0 "を記憶する強誘電体キャパシタ C0と、 " 論理 1〃を記憶する強誘電体キャパシタ C1を直列に接続した 2つの容量対を並列 に接続して構成されている。 リファレンスキャパシタの容量値は、 （C0 + C1) ノ 2になる。 すなわち、 リファレンスキャパシタは、 〃論理 0 "を記憶する強誘電体 キャパシタ FC1の容量値と、 〃論理 1〃を記憶する強誘電体キャパシタ FC1の容量 値の中間の容量値を有している。 メモリセルキャパシタと同じ複数の強誘電体キ ャパシタを組み合わせてリファレンスキャパシタを構成することで、 中間の容量 値を簡易かつ高い精度で構成できる。
図 4に示した 1T1C型の強誘電体メモリでは、ヮード線 WLEが高レベルになりビ ット線 BLEに接続されたメモリセル MCが選択される場合、リファレンスヮード線 R LEは、 リファレンスキャパシタをビット線 BL0に接続するために高レベルにな る。 同様に、 ワード線 WL0が高レベルになりビッ ト線 BL0に接続されたメモリセ ノレ MCが選択される場合、 リファレンスワード線 RWL0は、 リファレンスキャパシ タをビット線 BLEに接続するために高レベルになる。 そして、 上述した図 3と同 様に、 強誘電体キャパシタ FC1 の容量値に応じて変化するビット線 BLE (または BL0) の電圧と、 リファレンスキャパシタの容量値に応じて変化するビット線 BL0 (または BLE) の電圧との差が、 センスアンプ SAで増幅され、 読み出しデータと して出力される。
容量差検出方式は、 プレート線駆動方式に比べ読み出しアクセス時間を短縮で きる。 しかし、 読み出しアクセス時間のさらなる短縮が要求されている。
また、 1T1C型の容量差検出方式では、 リファレンスメモリセルが複数の強誘電 体キャパシタを使用して構成される。 強誘電体キャパシタは、 図 2のヒステリシ スループに示すように、印加電圧と容量値の関係が、非線形である。具体的には、 図 2に示した〃論理 0〃を記憶している強誘電体キャパシタ FC1と、 〃論理 1〃を記 憶している強誘電体キャパシタ FC1とでは、 印加電圧の変化に対する容量値の変 化量は異なる。 実際には、 リファレンスメモリセルの実効的な容量値は、 （C0 + C1) 2より小さくなつてしまう。 この結果、 〃論理 0〃を記憶しているメモリセ ル MCの読み出しマージンは、 "論理 1 "を記憶しているメモリセル MCの読み出し マージンより小さくなつてしまう。
リファレンスメモリセルは、 メモリセルの強誘電体キャパシタ FC1 よりサイズ の大きい 1つの強誘電体キャパシタにより構成することも可能である。 この種の リファレンスメモリセルでは、強誘電体キャパシタに〃論理 0〃を書き込むことで、 リファレンスメモリセルの実効的な容量値を、図 2に示した容量値 C0、 C1の間に 設定できる。 しかしながら、 リファレンスメモリセルの実効的な容量値を、 正確 に （C0 + C1) / 2に設定することは難しい。 このため、 読み出しマージンは小さ くなる。
一方、 強誘電体メモリでは、 読み出し回数 （書き換え回数） が 1 0の 1 0乗回 を超えると強誘電体材料が劣化して、 図 2に示したヒステリシスループの形状が 変化し、 残留分極値 Qが小さくなる。 また、 強誘電体メモリをプリント基板に実 装する際に、 残留分極値 Qは、 はんだ付け工程 （熱処理） に起因する熱揺らぎの 影響により一時的に減少する。 残留分極値 Qは、 熱処理後の最初の読み出し動作 により、 はんだ付け前の値に回復する。
リファレンスメモリセルを、複数のワード線 WLE、 WL0に接続されたメモリセル MCで共有する強誘電体メモリ （図 4 ) において、 熱処理前後の残留分極値 Qの変 化は、 読み出しマージンを低下させる。 熱処理後の最初の読み出し動作では、 メ モリセル MC およびリファレンスメモリセルともに残留分極値 Qが減少している ため、 残留分極値 Qの減少は相殺される。 このため、 読み出しマージンはほとん ど低下しない。 しかし、 次の読み出し動作で残留分極値 Qが回復してない別のメ モリセノレ MCをアクセスする場合、リファレンスメモリセルの残留分極値 Qは回復 しているため、 読み出しマージンが低下し、 データを正しく読み出せないおそれ がある。
また、 リファレンスメモリセルを、複数のヮード線 WLE、 WL0に接続されたメモ リセル MCで共有する強誘電体メモリ （図 4 ) では、 リファレンスメモリセルのァ クセス回数は、最大でメモリセル MCのアクセス回数の 2倍になる。 このため、 リ ファレンスメモリセルを構成する強誘電体キャパシタの材料特性は、 メモリセル MCの強誘電体キャパシタの材料特性より早く劣化する。 この結果、読み出しマー ジンは、読み出し回数の増加とともに低下し、読み出し回数（書き換え回数）は、 減少してしまう。
1T1C型の強誘電体メモリにおける読み出しマージンの低下を防ぐために、強誘 電体キャパシタの読み出し動作で得られる最大電圧と最小電圧の平均を、 リファ レンス電圧に設定するの技術が提案されている （特許文献 （1 ) ) 。 この技術で は、 ワード線 WLに接続されるメモリセル MCの数を 1つ増やし、 増やしたメモリ セル MCには、 所定のビット線に接続されるメモリセル MCに書き込まれるデータ の反転データが書き込まれる。 しかしながら、 この強誘電体メモリでは、 リファ レンス電圧が強誘電体キヤパシタから生成されるまで、 センスァンプの動作を開 始できない。 このため、 アクセス時間は遅くなる。
以下、 本発明に関連する先行技術文献を列記する。 (非特許文献）
( 1 ) Y. Eslami, A. Sheikholeslami, S. Masui, T. Endo, and S. Kawashima, " Differential-Capacitance Read Scheme for FeRAMs", Digests of Technical Papers of 2002 Symposium on VLSI Circuits, pp. 298 301
(特許文献）
( 1 ) 特開 2 0 0 0— 1 5 7 8 7 6号公報 発明の開示
本発明の目的は、 強誘電体キャパシタの残留分極値が小さく、 ビット線の電圧 変化が小さい場合にも、 メモリセルからデータを確実に読み出すことにある。 特 に、 各論理値に対するデータの読み出しマージンを、 それぞれ最大にすることに ある。
本発明の別の目的は、 強誘電体キャパシタが劣化した場合にも、 データの読み 出しマージンを確保し、 データの書き換え可能回数を増加することにある。
本発明の別の目的は、 強誘電体メモリの読み出しサイクル時間を短縮すること にある。
本発明の一形態では、 第 1メモリセルを含む通常メモリセルの強誘電体キャパ シタに、 外部から供給されるデータが記憶される。 第 2メモリセルの強誘電体キ ャパシタに、第 1メモリセルに記憶される第 1データの反転データが記憶される。 強誘電体キャパシタの実効的な容量値は、 書き込みデータの論理値に応じて異な る。
読み出し動作の開始から所定の期間、 メモリセルに接続されるビット線に電流 が供給され、 強誘電体キャパシタは充電される。 実効的な容量値の小さい強誘電 体キャパシタに接続されたビット線の電圧は、 実効的な容量値の大きい強誘電体 キャパシタに接続されたビット線の電圧より早く上昇する。 このため、 ビット線 の電圧が閾値電圧を超えるまでの時間は、 強誘電体キヤパシタに記憶されている データの論理値に応じて異なる。換言すれば、強誘電体キャパシタの充電時間は、 書き込まれているデータの論理値に応じて異なる。
メモリセルに記憶されているデータの論理値は、時間差として検出可能である。 時間を検出する回路は、 電圧を検出する回路より容易に形成でき、 その精度も高 い。 したがって、 第 1および第 2メモリセルに接続されたビット線のいずれかの 電圧が最初に閾値電圧を超えてから所定時間後に、 通常メモリセルからビット線 に読み出されるデータの論理値を判定することで、 データを確実に読み出すこと ができる。
ビット線の電圧変化が小さくても、 確実に時間差を生成できるため、 強誘電体 キャパシタの残留分極値が小さい場合にも、 メモリセルからデータを確実に読み 出すことができる。すなわち、電圧差でデータの論理値を検出する場合に比べて、 データの読み出しマージンを向上できる。 さらに、 強誘電体キャパシタが劣化し た場合にも、 データの読み出しマージンを確保できるため、 データの書き換え可 能回数を増加できる。
本発明の別の一形態では、 所定時間は、 第 1および第 2メモリセルに接続され た一方のビット線の電圧が閾値電圧を超えてから、 第 1および第 2メモリセルに 接続された他方のビット線の電圧が閾値電圧を超えるまでの期間の半分に設定さ れる。 所定時間は、 例えば、 可変遅延回路を使用して設定される。 一方のビット 線の電圧が閾値電圧を超えてから上記所定時間が経過するまでの期間と、 所定時 間の経過から他方のビット線の電圧が閾値電圧を超えるまでの期間とは、等しい。 データの論理値を判定するタイミングを、 2つの論理値の読み出しタイミングの 中央に設定することで、 データの読み出しマージンを、 2つの論理値に対してそ れぞれ最大にできる。 すなわち、 読み出しマージンを向上できる。
本発明の別の一形態では、 センスアンプは、 各ビット線の電圧と閾値電圧との 差を差動増幅し、 読み出しデータとして出力する。 すなわち、 ビット線が閾値電 圧を超えているか否かは、センスアンプにより判定される。ビット線の電圧差（論 理値の違い） は、 センスアンプからそれぞれ出力される読み出しデータの遷移ェ ッジの時間差に変換される。 ラッチ信号は、 最初の読み出しデータの遷移エッジ から上記所定時間後 （両遷移エッジの中央） に生成される。 すなわち、 ラッチ信 号は、 読み出しデータから生成される。 読み出しデータの論理レベルは、 ラッチ 信号によりラッチされる。 このため、 データの読み出しマージンを、 2つの論理 値に対してそれぞれ最大にできる。 本発明の別の一形態では、 第 1および第 2メモリセルに接続された一方のビッ ト線の電圧が閾値電圧を超えてからラッチ信号が出力されるまでの第 1期間と、 ラッチ信号が出力されてから第 1および第 2メモリセルに接続された他方のビッ ト線の電圧が閾値電圧を超えるまでの第 2期間との差が検出される。 この差を小 さくするための調整信号が出力される。 このため、 ラッチ信号の出力タイミング 力 両遷移エッジの中央からずれている場合に、 可変遅延回路の遅延時間を調整 することで、 出力タイミングを正しいタイミングに修正できる。
本発明の別の一形態では、 遅延調整回路は、 第 1期間が第 2期間より長い場合 と、 第 1期間が第 2期間より短い場合とでカウント方向を逆転するカウンタを有 している。 遅延調整回路は、 カウンタのカウンタ値を調整信号として出力する。 可変遅延回路の遅延時間は、 調整信号により調整される。 このため、 可変遅延回 路の遅延時間を、 カウンタ値の増減に応じて容易に変更できる。
本発明の別の一形態では、 可変遅延回路は、 ラッチ信号の生成経路に接続され る複数の負荷容量と、 カウンタ値に応じて負荷容量を生成経路に接続または非接 続するスィッチとを有している。 このため、 ラッチ信号の出力タイミングをカウ ンタを用いて容易に変更できる。
本発明の別の一形態では、 負荷容量の容量値は、 2倍ずつ大きくなるように設 定される。 このため、 例えば、 2進カウンタの各ビットの重み付けに応じて、 容 量値を所定値毎に増減できる。 この結果、 可変遅延回路の遅延時間を、 規則正し い間隔で調整できる。
本発明の別の一形態では、 ラッチ信号は、 一方のビット線の電圧が閾値電圧を 超えてから上記所定時間後に生成される。 遅延ラッチ信号は、 ラッチ信号をさら に上記所定時間遅らせて生成される。 ラッチ信号および遅延ラッチ信号は、 例え ば、 遅延時間が常に等しく設定される直列に接続された 2つの可変遅延段により それぞれ生成される。 遅延ラッチ信号の出力タイミングと、 他方のビット線の電 圧が閾値電圧を超えるタイミングとの差が無くなったとき、 第 1および第 2期間 は、 等しくなる。 直列に接続された 2つの可変遅延段の遅延時間を同時に調整す ることで、 容易かつ確実に、 第 1および第 2期間を等しく し、 ラッチ信号を両遷 移ェッジの中央に設定できる。 本発明の別の一形態では、 可変遅延回路の先着判定回路は、 第 1およぴ第 2メ モリセルに対応するセンスアンプから出力される読み出しデータのうち、 先に出 力される読み出しデータを選択し、 初段の可変遅延段に出力する。 このため、 初 段の可変遅延段は、 第 1および第 2メモリセルに記憶されているデータの論理値 に依存せず、先に出力される読み出しデータに基づいてラツチ信号を生成できる。 本発明の別の一形態では、 可変遅延回路の後着判定回路は、 第 1およぴ第 2メ モリセルに対応するセンスアンプから出力される読み出しデータのうち、 後に出 力される読み出しデータを選択し、 遅延調整回路に出力する。 このため、 遅延調 整回路は、 第 1および第 2メモリセルに記憶されているデータの論理値に依存せ ず、 後に出力される読み出しデータに基づいてラッチ信号の出力タイミングを最 適に調整できる。
本発明の別の一形態では、 メモリセルから読み出したデータを再びメモリセル に書き込むライ トバック動作は、 ラッチ信号に応答して開始される。 ライ トバッ ク動作は、 例えば、 強誘電体キャパシタに接続されるプレート線を駆動すること で実行される。 読み出しデータから生成されるラッチ信号によりライトバック動 作が開始されるため、 ライトバック動作を早く開始し、 早く完了できる。 したが つて、 読み出しサイクルを短縮できる。
本発明の別の一形態では、 上記所定時間は、 読み出し動作毎に設定される。 設 定された所定時間は、 次の読み出し動作で使用される。 このため、 強誘電体メモ リの動作中に温度が変動し、 あるいは電源電圧が変動する場合にも、 ラッチ信号 の出力タイミングを常に最適に設定できる。
本発明の別の一形態では、 ビット線は、 読み出し動作前に所定の電圧にプリチ ヤージされる。 このため、 ビット線の電圧を、 第 1および第 2メモリセルの強誘 電体キャパシタの実効的な容量値を正確に反映させて上昇させることができる。 したがって、 ラッチ信号の出力タイミングを、 先の読み出しデータの出カタイミ ングと後の読み出しデータの出力タイミングとの中央に正確に設定できる。 この 結果、 データの読み出しマージンを、 2つの論理値に対してそれぞれ最大にでき る。
本発明の別の一形態では、 電圧生成回路は、 閾値電圧を生成する。 閾値電圧を 強誘電体メモリの内部で生成することで、 所望の値の閾値電圧を容易に生成でき る。 図面の簡単な説明
図 1は、従来の 2T2C型強誘電体メモリにおける容量差検出方式の読み出し回路 の概要を示す回路図である。
図 2は、 図 1に示した強誘電体キャパシタのヒステリシスループを示す特性図 である。
図 3は、図 1に示した 2T2C型強誘電体メモリの読み出し動作を示すタイミング 図である。
図 4は、従来の 1T1C型強誘電体メモリにおける容量差検出方式の読み出し回路 の概要を示す回路図である。
図 5は、 本発明の強誘電体メモリの実施形態を示すプロック図である。
図 6は、 電流源制御回路 CSC0Nの詳細を示すプロック図である。
図 7は、 図 6に示した不揮発性ラッチ NVLTの一例を示す回路図である。
図 8は、 図 5に示した閾値電圧生成回路 VGENの詳細を示す回路図である。 図 9は、 図 5に示したメモリコア COREの要部の詳細を示す回路図である。 図 1 0は、図 5に示した適応型リファレンス生成回路 ADLYの詳細を示すプロッ ク図である。
図 1 1は、 図 1 0に示した遅延調整回路 DADJの詳細を示すブロック図である。 図 1 2は、本発明の強誘電体メモリの読み出し動作を示すタイミング図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中の二重丸は、 外部端子 を示している。 図中、 太線で示した信号線は、 複数本で構成されている。 また、 太線が接続されているプロックの一部は、 複数の回路で構成されている。
図 5は、 本発明の強誘電体メモリの実施形態を示している。
強誘電体メモリチップは、シリコン基板上に CMOSプロセスを使用して形成され ている。 この強誘電体メモリは、 例えば、 携帯電話等の携帯端末のワークメモリ として使用される。 強誘電体メモリは、 コマンドバッファ CMDB、 コマンドデコー ダ CMDD、制御回路 C0NT、 アドレスバッファ ADB、 ロウデコーダ RDEC、 コラムデコ ーダ CDE ワードドライバ WD、 プリチャージ回路 PRE、 電流源制御回路 CSC0N、 閾値電圧生成回路 VGEN、 メモリコア C0RE、 プレートドライバ PD、 およびデータ 出力バッファ 0BFを有している。 図 1では、 主に読み出し動作に必要な回路を記 載している。 このため、 書き込み動作に必要なデータ入力バッファおよびライ ト アンプ等の回路は、 省略している。
コマンドバッファ C願 B は、 チップセレク ト信号/ CS、 出カイネーブル信号/ 0E およびライトイネーブル信号/ WE等のコマンド信号 CMDをコマンド端子を介して 受信し、 受信した信号をコマンドデコーダ CMDD に出力する。 コマンドデコーダ CMDDは、 コマンド信号が示す動作モードを解読し、解読した動作モードに応じて 動作制御信号 （読み出し制御信号および書き込み制御信号等） を制御回路 C0NT に出力する。
制御回路 C0NTは、 動作制御信号に応じてプレートドライバ PD、 ワードドライ パ TO、およびデータ出力バッファ 0BF等を動作させるタイミング信号を生成する。 ァドレスバッファ ADBは、ァドレス信号 ADをァドレス端子を介して受信し、受 信した信号をロウデコーダ RDECおよびコラムデコーダ CDECに出力する。 口ゥデ コーダ RDECは、 ア ドレス信号の上位ビット （ロウアドレス） をデコードしてロウ デコード信号を生成し、生成した信号をワードドライバ TOに出力する。 コラムデ コーダ CDECは、 ア ドレス信号の下位ビッ ト （コラムアドレス） をデコードしてコ ラムデコード信号を生成し、 生成した信号をコラムデコーダ列 CDECに出力する。 ワードドライバ WDは、 制御回路 C0NTからのタイミング信号およびロウデコー ダ RDECからのロウデコード信号に応答して、 所定のワード線 WL ( LE, WL0) を 選択する。 選択されたワード線 WLは、 低レベルから高レベルに変化する。
プレートドライバ PDは、 制御回路 C0NTからのタイミング信号おょぴロウデコ ーダ RDECからのロウデコード信号に応答して、所定のプレート線 PLを選択する。 選択されたプレート線 PLは、 所定の期間に低レベルから高レベルに変化する。 プリチャージ回路 PREは、読み出し動作の前に、 ビット線 BLE、 BL0を接地電圧 VSSにプリチャージする。 このため、 読み出し動作において、 ビット線 BLE、 BL0 の電圧は、 メモリセル MCに記憶されているデータに応じて正確に変化する。 電流源制御回路 CSC0Nは、読み出し動作時に制御回路 C0NTから出力されるタイ ミング信号に応じて、 メモリコア COREの電流源 CSをオンさせるための制御信号 CSCを出力する。
閾値電圧生成回路 VGENは、読み出し動作に使用される閾値電圧 Vthを生成する。 閾値電圧 Vthは、 電源電圧 VDDに依存しない定電圧 （例えば、 2 . 5 V ) である。 電源電圧 VDDは、例えば、標準で 3 . 0 Vであり、製品仕様として 2 . 7 Vから 3 . 3 Vまで許容されている。
データ出力バッファ 0BFは、メモリコア COREから読み出される複数ビットの読 み出しデータのうち 8ビットを、 コラムデコード信号に応じて選択し、 選択した 読み出しデータをデータ入出力端子 I/Oに出力する。 データ入出力端子 I/Oは、 8ビットで構成されている。
メモリコア COREは、 メモリセルァレイ ARYと、 ビット線 BLE、 BL0からなるビ ット線対にそれぞれ対応する複数のマルチプレクサ MUX、 電流源 CS (電流供給回 路） 、 センスアンプ SA、 ラッチ回路 LTと、 適応型リファレンス生成回路 ADLYと を有している。 センスアンプ SA、 ラッチ回路 LTおよび適応型リファレンス生成 回路 ADLYは、 読み出し制御回路として動作する。
メモリセルアレイ ARY は、 マトリックス状に配置された複数のメモリセル MC と、 メモリセル MCに接続された複数のヮ一ド線 WL (WLE, WL0) および複数のビ ット線 BLE、 BL0を有している。 メモリセル MCは、 後述する図 9に示すように、 1T1C型メモリセルであり、強誘電体キャパシタ FCおよび伝達トランジスタ TRを 有している。 強誘電体キャパシタ FCは、 一端が伝達トランジスタ TRを介してビ ット線 BLE (または BL0) に接続され、 他端がプレート線 PLに接続されている。 伝達トランジスタ TRのゲートは、ヮード線 WLE (または WL0)に接続されている。 ワード線 WLおよびビット線 BLE、 BL0の末尾の' 、 〃0"は、 それぞれ偶数、 奇 数を示している。偶数のヮード線 WLEは、メモリセル MCを介して偶数のビット線 BLEに接続されている。 奇数のワード線 WL0は、 メモリセル MCを介して奇数のビ ット線 BL0に接続されている。このため、 1本のワード線 WLが選択されるときに、 常にビット線対の一方のビット線 （BLEまたは BL0) とメモリセル MCとが接続さ れる。
n組のビット線 BLEl-BLEn、 BLOl-BLOnに接続されるメモリセル MCは、 データ 入出力端子 I/Oから入力される書き込みデータを記憶する通常メモリセルとして 動作する。 通常メモリセルのうち、 BL01- BLOnに接続されるメモリセル MCを、 第 1メモリセルとも称する。 ビッ ト線 BLEn+l、 BL0n+l に接続されるメモリセル MC は、 第 1メモリセルに記憶されるデータ （第 1データ） の反転データを記憶する 第 2メモリセルである。
本発明では、 読み出し動作および書き込み動作において、 選択されるワード線 LE (または WL0) に接続される全てのメモリセル MC i 同時にアクセスされる。 換言すれば、異なるワード線 WLE、 WLOに共有されるリファレンスメモリセルは存 在しない。 このため、 強誘電体メモリの実装工程において、 強誘電体メモリチッ プを基板にはんだ付けするときの熱処理による残留分極値の一時的な変動は、 同 時にアクセスされる全てのメモリセル MCに影響する。 したがって、熱処理による 読み出しマージンの低下は防止される。
マルチプレクサ MUXは、 ロウデコード信号に応じて、 ビット線 BLE、 BL0のいず れかをセンスアンプ SAに接続する。
電流源 CSは、読み出し動作の開始から所定の期間に、マルチプレクサ MUXによ り選択されたビット線 BLE、 BL0のいずれかにバイアス電流を与える。
センスアンプ SAは、 マルチプレクサ MUXにより選択されたビッ ト線 BLE、 BL0 のいずれかの電圧と、 閾値電圧 Vthとの差を差動増幅し、 増幅した電圧をラッチ 回路 LTに出力する。 ラツチ回路 LTは、センスアンプ SAから出力される読み出し データを相補のラッチ信号 LAT、 /LATに同期してラッチし、 ラッチしたデータを データ出力バッファ 0BFに出力する。
適応型リファレンス生成回路 ADLYは、 ビッ ト線 BLEn (または BLOn) に接続さ れた第 1メモリセルから読み出されるデータと、ビット線 BLEn+1 (または BL0n+l) に接続された第 2メモリセルから読み出されるデータに応じて、 ラッチ信号 LAT、 /LAT の生成タイミングを最適に調整する。 適応型リファレンス生成回路 ADLYに より、 後述するように、 〃論理 0 "および"論理 1〃の読み出しマージンは、 ともに 最大になる。 図 6は、 図 5に示した電流源制御回路 CSC0Nの詳細を示している。
電流源制御回路 CSC0Nは、 pMOS トランジスタ P21、 P22と、抵抗 1R、 2R、 4Rと、 nMOS トランジスタ N21、 N22、 N23と、 抵抗 1R、 2R、 4Rにそれぞれ対応する不揮 発性ラッチ NVLTおよび ANDゲートとを有している。 抵抗 1R、 2R、 4Rの頭の数字 は、 これ等抵抗の抵抗比を示している。 すなわち、 抵抗 1R、 2R、 4Rの抵抗値は、 他の抵抗の 2倍に順次設定されている。
pMOS トランジスタ P21は、後述する図 9に示す電流源 CSを構成する pMOS トラ ンジスタ P31とカレントミラー回路を構成する。 pMOS トランジスタ P22は、 制御 信号 CNTが高レベルの期間にオフし、制御信号 CNTが低レベルの期間にオンする。 制御信号 CSCの電圧は、 制御信号 CNTが低レベル、 かつ読み出し制御信号 RDPが 低レベルで、 nMOS トランジスタ N21、 N22、 N23が全てオフしているときに、 電源 電圧 VDDに設定される。 制御信号 CNTおよび読み出し制御信号 RDPは、 制御回路 C0NTから出力され、読み出し動作中の所定の期間にそれぞれ高レベルに変化する。 抵抗 1R (または 2R、 4R) および nMOS トランジスタ N21 (または N21、N23) は、 制御信号 CSCの出力ノードと接地線 VSSとの間に直列に接続されている。 nMOS ト ランジスタ N21、 N22、 N23のゲートは、不揮発性ラツチ NVLTの出力と読み出し制 御信号 RDPとを受ける ANDゲートの出力 CIN1、 CIN2、 CIN3にそれぞれ接続されて いる。 不揮発性ラッチ NVLTは、 ラッチしている論理値に応じて、 それぞれ高レべ ルまたは低レベルを常時出力する。但し、不揮発性ラッチ NVLTが、 ともに低レべ ルを出力することは禁止している。
この電流源制御回路 CSC0Nでは、読み出し動作中の所定の期間にオンする nMOS トランジスタ N21、 N22、 N22の数に応じて、 カレントミラー回路に流すべき電流 が設定される。 例えば、 制御信号 CIN1、 CIN2が高レベル、 制御信号 CIN3が低レ ベノレの場合、 nMOS トランジスタ N21、 N22がオンし、 nMOS トランジスタ N23がォ フする。 このため、 カレントミラー回路には、 （VDD— VT) Z (R+ 2R) に相当する 電流が流れる。 ここで、 VTは、 pMOS トランジスタ P21の閾値電圧 （絶対値） であ る。
制御信号 CSCの電圧は、不揮発性ラツチ NVLTから出力される 3ビットの制御信 号 CIN1、 CIN2、 CIN3に応じて、 読み出し動作時の所定の期間に、 7通りの低レべ ル電圧のいずれに設定される。 このため、不揮発性ラツチ NVLTにラツチされるデ ータに応じて、 カレントミラー回路に流れる電流量を容易に調整できる。
不揮発性ラツチ NVLTに記憶する値は、 強誘電体メモリの製造後に設定できる。 すなわち、 カレントミラー回路に流れる電流値は、 強誘電体メモリの製造後に設 定できる。 このため、 強誘電体メモリの製品仕様に合わせて、 デバイス特性を変 更できる。 具体的には、 電流値を大きく設定することで、 高速アクセスを有する 強誘電体メモリになる。 電流値を小さく設定することで、 書き換え回数の多い高 信頼性を有する強誘電体メモリになる。 1つのチップを、 不揮発性ラッチ NVLT に記憶する値に応じて、 仕様の異なる複数の製品にできるため、 製品コストを削 減できる。
図 7は、 図 6に示した不揮発性ラツチ回路 NVLTの一例を示している。
不揮発性ラッチ回路 NVLTは、電源電圧 VDDおよび接地電圧 VSSを遮断するため のスィツチを有するラッチ回路 LT2と、 ラツチ回路 LT2にデータを書き込むため の 2つの CMOSスィッチ SWと、プレート線 PL1、 PL2の間にラッチ回路 LT2の入力 ノード Nを介して直列に接続された一対の強誘電体キャパシタ FCと、プレート線 PL1、 PL2の間にラッチ回路 LT2の出力ノード NXを介して直列に接続された一対 の強誘電体キャパシタ FCと、 強誘電体キャパシタ FCをノー N、 NXにそれぞれ 接続するための複数の nMOS トランジスタ N30と、 強誘電体キャパシタ FCの一端 がフローティングになることを防止する nMOS トランジスタ N31とを有している。 nMOS トランジスタ N30は、ストァ信号 ST01、 ST02でそれぞれ制御される。 nMOS トランジスタ N31は、 リセット信号 RES1、 RES2でそれぞれ制御される。 CMOSス イッチ SWは、 相捕のクロック信号 CK、 CKXでそれぞれ制御される。
不揮発性ラッチ回路 NVLTは、 公知の回路であるため、 詳細な説明は省略する。 なお、本発明に適用するラッチ回路は、不揮発性ラツチ回路 NVLTに限定されない。 例えば、 不揮発性ラッチ回路は、 強誘電体キャパシタを有する不揮発性フリップ フロップ回路または不揮発性 SRAMで構成してもよい。
不揮発性フリップフロップ回路は、 2つの不揮発性ラツチ回路 NVLTあるいは不 揮発性ラッチ回路 VNLTと揮発性ラッチ回路を縦続接続して構成される。不揮発性 SRAMは、 メモリセルが不揮発性ラツチ回路 NVLT と同様な 6個のトランジスタと 4個の強誘電体キャパシタとで構成される。ラッチ回路をメモリセル MCの強誘電 体キャパシタと同じ構造の強誘電体キャパシタを用いて構成することで、 製造プ 口セスが複雑になることが防止される。
図 8は、 図 5に示した閾値電圧生成回路 VGENの詳細を示している。
閾値電圧生成回路 VGENは、 周知の CMOS回路で構成されるバンドギヤップリフ アレンス VREF、 オペアンプ 0PAMPと、 抵抗 Rl、 R2 とを有している。 バンドギヤ ップリファレンス BGRは、 シリコンのバンドギャップの電圧である基準電圧 （ほ ぼ 1 . 2 V ) を生成する。 オペアンプ 0PAMPは、 抵抗 Rl、 R2による閾値電圧 Vth の分圧電圧と、 基準電圧とが等しくなるように帰還制御し、 一定の閾値電圧 Vth ( 2 . 5 V ) を生成する。 基準電圧は、 強誘電体メモリの動作温度、 電源電圧の変 化、 および強誘電体メモリの製造工程でのプロセス条件の変化に依存せず、 常に 一定値に維持される。 このため、 閾値電圧生成回路 VGENは、常に一定値の閾値電 圧 Vthを生成できる。
図 9は、 図 5に示したメモリコア COREの要部の詳細を示している。
メモリセル MCは、強誘電体キャパシタ FCおよび伝達トランジスタ TRを有する mC型メモリセルである。 強誘電体キャパシタ FCは、 一端が伝達トランジスタ TRを介してビット線 BLE (または BL0) に接続され、 他端がプレート線 PLに接続 されている。 伝達トランジスタ TRのゲートは、 ワード線 WLE (または WL0) に接 続されている。
マルチプレクサ MUXは、 nMOS トランジスタおよび pMOS トランジスタを、 ビッ ト線 BLE、 BL0毎に有している。 nMOS トランジスタおよび pMOS トランジスタは、 口ゥデコ一ド信号の一種であるビット線選択信号 BLSE、BLS0でそれぞれ制御され る。 ビット線選択信号 BLSEは、偶数のヮ一ド線 WLEが選択されるときに高レベル に変化する。 ビット線選択信号 BLS0は、奇数のワード線 WL0が選択されるときに 高レベルに変化する。
電流源 CSは、電流源制御回路 CSC0Nから出力される制御信号 CSCをグートで受 ける pMOS トランジスタ P31を有している。 電流源 CSは、 制御信号 CSCが低レべ ル期間中に、 低レベル電圧に応じた電流をビット線 BLE (または BL0) に与える。 センスアンプ SAは、差動増幅型アンプとコモンソース型アンプとを組み合わせ て構成されている。 差動増幅型アンプは、 センスアンプ活性化信号 SANを受けて 活性化され、閾値電圧 Vthとビット線 BLE (または BL0)の電圧差を差動増幅する。 読み出し動作の開始前に、 ビット線 BLE、 BL0は接地電圧 VSSにプリチャージされ ている。 また、 センスアンプ SAに供給される閾値電圧 Vthは、 常時生成される。 このため、読み出し開始時のビット線 BLE、BL0の電圧は、閾値電圧 Vthより低い。 したがつて、読み出し動作の早い時期にセンスアンプ SAを活性化しても、誤動作 することはない。この結果、センスアンプ SAの活性化タイミングを早く設定でき、 読み出しアクセス時間を短縮できる。
コモンソース型アンプは、差動増幅型アンプの出力電圧を、 CMOS レベルに変換 し、 データ信号 DT (読み出しデータ） として出力する。 読み出し動作において、 センスアンプ SAは、 ビット線 BLE (または BL0) の電圧が閾値電圧を超えたとき に、 データ信号 DTを低レベルから高レベルに変化させる。
ラッチ回路 LTは、 一対の CMOSインパータで構成されるラッチと、 データ信号 DTをラツチに伝達する CMOSスィツチと、ラツチの帰還ループを遮断する nMOS ト ランジスタとを有している。 CMOSスィッチは、 ラッチ信号 LAT (/LAT) が低レべ ル （高レベル） のときにオンし、 ラッチ信号 LAT (/LAT) が高レベル （低レベル） のときにオフする。 nMOS トランジスタは、 ラッチ信号 LATが高レベルのときにル ープを導通させ、 ラッチ信号 LATが低レベルのときにループを遮断する。 ラッチ 回路 LTは、保持しているデータを、データ信号 D0UTとして出力する。なお、 nMOS トランジスタの代わりに CMOSスィツチを使用してもよレ、。
なお、 ビット線 BLEn、 /BLEnに対応するセンスアンプ SAは、 図 5に示したよう に、 データ信号 DTn、 /DTnをそれぞれ出力する。 データ信号 DTnは、 ラッチ回路 LTだけでなく、 適応型リファレンス生成回路 ADLYにも出力される。 データ信号 /DTnは、 適応型リファレンス生成回路 ADLYのみに出力される。
図 1 0は、図 5に示した適応型リファレンス生成回路 ADLYの詳細を示している。 適応型リファレンス生成回路 ADLYは、 可変遅延回路 VDLYおよび遅延調整回路 DADJを有している。 可変遅延回路 VDLYは、 直列に接続された一対の可変遅延段 VDLY1、 VDLY2と、 ANDゲートと、 0Rゲートとを有している。
ANDゲートは、 データ信号 DTn、 /DTnのうち遅く高レベルに変化する信号に同 期して、高レベルに変化する後着信号 LATEを出力する。すなわち、 ANDゲートは、 データ信号 DTn、 /DTnのうち後から伝達される信号を選択し、 選択した信号を遅 延調整回路 DADJに出力する後着判定回路として動作する。 ANDゲートにより、 後 から伝達されるデータ信号を容易に検出できる。
ORゲートは、 データ信号 DTn、 /DTnのうち早く高レベルに変化する信号に同期 して、 高レベルに変化する先着信号 EARYを出力する。 すなわち、 ORゲートは、 データ信号 DTn、 /DTnのうち先に伝達される信号を選択し、 選択した信号を可変 遅延段 VDLY1に出力する先着判定回路として動作する。 ORゲートにより、 先に伝 達されるデータ信号を容易に検出できる。
図 5で説明したように、 ビット線 BLEnに接続されるメモリセル MC (第 1メモ リセル）の強誘電体キャパシタ FCが〃論理 0〃を記憶しているとき、ビット線/ BLEn に接続されるメモリセル MC (第 2メモリセル） の強誘電体キャパシタ FCは、 論 理 1〃を記憶している。 ビット線 BL0n、 /BLOnでも同様である。 〃論理 0〃を記憶す る強誘電体キャパシタ FCの実効的な容量値 COは、 〃論理 1〃を記憶する強誘電体 キャパシタ FCの実効的な容量値 C1より小さい。 このため、 読み出し動作におい て、 電流源 CSからビット線 BLEn、 /BLEnに同じ電流量が供給されるとき、 〃論理 0〃に対応するビット線 （例えば BLEn) の電圧は、 〃論理 1〃に対応するビット線 (例えば/ BLEn) の電圧は、 早く上昇する。
センスアンプ SAは、 ビット線 BLEn、 /BLEnの電圧が閾値電圧 Vthを超えたとき に出力をそれぞれ高レベルに変化させる。 したがって、 0Rゲートから出力される 先着信号 EARYの立ち上がりエッジタイミングは、 センスアンプ SA力 V論理 0 "を 検出する時刻になる。 ANDゲートから出力される後着信号 LATEの立ち上がりエツ ジタイミングは、 センスアンプ SA力 V論理 1〃を検出する時刻になる。 すなわち、 先着信号 EARYおよぴ後着信号 LATEの立ち上がりエッジタイミングは、それぞれ" 論理◦"、 〃論理 1〃の読み出しを意味する。 このように、 本発明では、 ビット線 BLE、 BL0に読み出される読み出しデータの論理は、 電圧差ではなく、 時間差とし て検出される。
初段の可変遅延段 VDLY1は、 ORゲートから出力される先着信号 EARYを所定時 間 T1だけ遅延させ、 遅延させた信号をラッチ信号/ LAT、 LATとして出力する。 後 段の可変遅延段 VDLY2は、 ラツチ信号 LATを所定時間 T1だけ遅延させ、遅延させ た信号を遅延ラッチ信号 LATDとして遅延調整回路 DADJに出力する。 初段および 後段の可変遅遅延段 VDLY1、 VDLY2は、 同じ遅延調整信号 ADJ0- 2を受けて常に同 じ遅延時間 T1に設定される。
各可変遅延段 VDLY1、 VDLY2は、 先着信号 EARYの伝達経路 （ラッチ信号 LATの 伝達経路） に nMOS トランジスタ N41、 N42、 N43を介して接続された 3つの容量 lCd、 2Cd、 4Cdを有している。 容量 lCd、 2Cd、 4Cdの頭の数字は、 これ等容量の 容量比を示している。 すなわち、 容量 lCd、 2Cd、 4Cdの容量値は、 他の容量の 2 倍に順次設定されている。 nMOS トランジスタ N41、 N42、 N43のゲートは、 遅延調 整回路 DADJから出力される遅延調整信号 ADJ0 - 2をそれぞれ受けている。 先着信 号 EARYの伝達経路に付加される容量値は、 3ビットの遅延調整信号 ADJ0-2の論 理値に応じて 8通り （0Cd_7Cd) に設定される。
遅延調整回路 DADJは、読み出し動作毎に、先着信号 EARYを可変遅延段 VDLY1、 VDLY2で遅延させた遅延ラツチ信号 LATDと後着信号 LATEとの到着時刻を比較す る。遅延調整回路 DADJは、遅延ラツチ信号 LATDの到着が後着信号 LATEの到着よ り早い場合、 可変遅延回路 VDLY の遅延時間を増加させるために遅延調整信号 ADJ0-2で示される論理値を〃 1 "増加する。
ここで、 遅延調整信号 ADJ0は、 下位ビットに対応し、 ADJ2は、 上位ビットに 対応する。 遅延調整回路 DADJは、 遅延ラツチ信号 LATD の到着が後着信号 LATE の到着より早い場合、可変遅延回路 VDLYの遅延時間を増加させるために遅延調整 信号 ADJ0- 2を変更する。 例えば、 遅延調整信号 ADJ0- 2が 2進数の"論理 01 か ら〃論理 100"に変更され、先着信号 EARYの伝達経路に付加される容量値は、" 3CcT から" 4Cd "に増加する。 可変遅延段 VDLY1、 VDLY2の遅延時間は、 ともに同じ時間 だけ増加する。
また、遅延調整回路 DADJは、遅延ラツチ信号 LATDの到着が後着信号 LATEの到 着より遅い場合、可変遅延回路 VDLYの遅延時間を減少させるために遅延調整信号 ADJ0- 2を変更する。 例えば、 遅延調整信号 ADJ0- 2が 2進数の"論理 011"から"論 理 010"に変更され、 先着信号 EARYの伝達経路に付加される容量値は、 〃3Cd"から 〃2Cd"に減少する。 可変遅延段 VDLY1、 VDLY2の遅延時間 T1は、 ともに同じ時間だ け減少する。 このような遅延時間 T1の調整は、 遅延ラッチ信号 LATDの到着と後 着信号 LATEの到着とがー致するまで、 読み出し動作毎に実施される。
遅延ラッチ信号 LATDの立ち上がりエッジタイミングと後着信号 LATEの立ち上 がりエッジタイミングとが等しくなつたとき、 ラッチ信号 LAT、 /LATの出力タイ ミングは、 先着信号 EARYの立ち上がりエッジタイミングと後着信号 LATEの立ち 上がりエッジタイミングとの中央に設定されている。すなわち、ラツチ信号 LAT、 /LATの出力タイミングは、センスアンプ SA力 論理 0 を検出する時刻と"論理 1 〃を検出する時刻との中央に設定される。 この結果、〃論理 0〃を読み出すビット線 の電圧が閾値電圧 Vthを超えてからラッチ信号 LAT、 /LATが出力されるまでの第 1期間 P1と、ラッチ信号 LAT、 /LATが出力されてから"論理 1〃を読み出すビット 線の電圧が閾値電圧 Vthを超えるまでの第 2期間 P2は、互いに等しくなる。換言 すれば、 読み出しマージンは、 〃論理 0〃および〃論理 1〃に対してそれぞれ最大に なる。
遅延時間は、 読み出し動作毎に調整される。 このため、 強誘電体メモリの動作 中の温度の変化、 あるいは電源電圧 VDDの変化により、 ラッチタイミングがずれ る場合にも、 最も読み出しマージンの大きいラッチタイミングに戻すことができ る。さらに、強誘電体キャパシタ FCの劣化により残留分極値が変化する場合にも、 読み出しマージンを"論理 0〃および"論理 1〃に対して常に最大にできる。
図 1 1は、 図 1 0に示した遅延調整回路 DADJの詳細を示している。
遅延調整回路 DADJは、遅延ラツチ信号 LATDおよび後着信号 LATEの立ち上がり ェッジの先着を判断し、 ァップ信号 UPまたはダゥン信号 DOWNを出力する差動増 幅器 AMP と、 アップ信号 UP またはダウン信号 DOWNを受けて動作するカウンタ COUNTとを有している。 差動増幅器 AMPは、 遅延ラッチ信号 LATDの立ち上がりェ ッジが後着信号 LATEの立ち上がりエッジより早いときに、 アップ信号 UPを低レ ベルに変化する。差動増幅器 AMPは、遅延ラッチ信号 LATDの立ち上がりエッジが 後着信号 LATEの立ち上がりエッジより遅いときに、 ダウン信号 DO西を低レベル に変化する。アップ信号 UPおよびダウン信号 DOWNをそれぞれ受ける nMOS トラン ジスタのドレインは、 差動増幅器 AMPの検出感度をわずかに鈍らすキーパートラ ンジスタを介して互いに接続されている。 カウンタ COUNTは、アップ信号 UPの立ち下がりエッジに応答してカウントアツ プし、ダウン信号 DOWNの立ち下がりエツジに応答してカウントダウンし、カウン タ値を遅延調整信号 ADJ0- 2 として出力する 3ビットのアップダウンカウンタで ある。 すなわち、 カウンタ COUNTは、 第 1期間 P1が第 2期間 P2より長いときに カウントダウンし、 第 1期間 P1が第 2期間 P2より短いときにカウントアップす る。
ァップ信号 UPおよぴダゥン信号 DOWNがともに高レベルのとき、 読み出し動作 が実行されておらず差動増幅器 AMP は非動作状態である。 このとき、 カウンタ COUNTは動作しない。 アップ信号 UPおよびダウン信号 DO而がともに低レベルの とき、 遅延ラッチ信号 LATDおよび後着信号 LATEの立ち上がりエッジタイミング は等しい。 詳細には、 遅延ラッチ信号 LATDおよぴ後着信号 LATEの立ち上がりの 差が、可変遅延回路 VDLYの量子化誤差 (最小の遅延調整時間）より小さいときに、 アップ信号 UPおよびダウン信号 D0丽は、 ともに低レベルに設定される。 このと きも、カウンタ COUNTは動作しない。キーパートランジスタにより差動増幅器 AMP の検出感度をわずかに鈍らしているため、 立ち上がりエッジのわずかの違いによ り、可変遅延回路 VDLYの遅延時間が読み出し動作毎に変化することが防止される。 図 1 2は、 第 1の実施形態の強誘電体メモリの読み出し動作を示している。 予め、メモリセル MCには、外部からデータが書き込まれている。ビット線 BLEn、 BLEnに接続されたメモリセル MC (第 2メモリセル） には、 ビット線/ BLE n、 /BLOn に接続されたメモリセル MC (第 1メモリセル） が記憶するデータの反転データが 書き込まれている。
読み出しコマンドおよびデータを読み出すメモリセル MC を選択するァドレス 信号 ADが、 強誘電体メモリに供給されると、 図 5に示した制御回路 C0NTは、 制 御信号 CNTおよび読み出し制御信号 RDPを出力する （図 1 2 ( a 、 b ) ) 。 ヮー ドドライバ WDは、 アドレス信号 ADに対応するワード線 WLE (または WL0) を高レ ベルに変化させる。 ロウデコーダ RDECは、 アドレス信号 ADに応じて、 ビット線 選択信号 BLSE (または BLS0) を高レベルに変化させる （図 1 2 ( c ) ) 。
図 6に示した電流源制御回路 CSC0Nは、 読み出し制御信号 RDPの立ち上がりェ ッジに同期して、 制御信号 CSCを低レベルに変化させる （図 1 2 ( d ) ) 。 制御 信号 CSCの低レベル電圧は、不揮発性ラッチ NVLTに記憶されているデータに応じ て設定される。 制御信号 CSCの変化により電流源 CSがオンし、 ビット線 BLE (ま たは BL0) に電流が供給される。 ビット線 BLE (または BL0) の電圧は、 ワード線 WLE (または WL0) により接続された強誘電体キャパシタ FCの残留分極値 （容量 値） に応じて徐々に上昇する （図 1 2 ( e ) ) 。 上述したように、 〃論理 0〃を記 憶する強誘電体キャパシタ FCに接続されたビット線の電圧は、"論理 1〃を記憶す る強誘電体キャパシタ FCに接続されたビット線の電圧より早く上昇する。
図 9に示したセンスアンプ SAは、 〃論理 0〃を記憶する強誘電体キャパシタ FC に接続されたビット線の電圧が閾値電圧 Vthを超えたとき、データ信号 DTを高レ ベルに変化させる （図 1 2 ( f ) ) 。 同様に、 別のセンスアンプ SAは、 〃論理 1 " を記憶する強誘電体キャパシタ FC に接続されたビット線の電圧が閾値電圧 Vth を超えたとき、 データ信号 DTを高レベルに変化させる （図 1 2 ( g ) ) 。
図 1 0に示した適応型リファレンス生成回路 ADLYの ORゲートは、 先着のデー タ信号 DT (DTn、 /DTnのいずれか） に同期して、 先着信号 EARYを出力する （図 1 2 ( h ) ) 。 ANDゲートは、 後着のデータ信号 DT (DTn, /DTnのいずれか） に同 期して、 後着信号 LATEを出力する （図 1 2 ( i ) ) 。 また、 適応型リファレンス 生成回路 ADLYは、 先着信号 EARYを 2つの可変遅延段 VDLY1、 VDLY2で遅延させ、 遅延ラッチ信号 EARYDとして出力する （図 1 2 ( j ) ) 。
図 1 2は、可変遅延回路 VDLYの遅延時間が最適に設定されている例を示してい る。 このため、 遅延ラッチ信号 LATDの立ち上がりエッジは、 後着信号 LATEの立 ち上がりエッジと同じタイミングである。 また、先着のデータ信号 DTの立ち上が りエッジからラツチ信号 LAT、/LATの出力までの期間 P1は、ラツチ信号 LAT、/LAT の出力から後着のデータ信号 DTの立ち上がりエッジまでの期間 P2に等しい。 さ らに、これ等期間 Pl、 P2は、可変遅延段 VDLY1、 VDLY2の遅延時間 T1にも等しい。 可変遅延段 VDLY1は、 ラッチ信号 LAT、 /LATを出力する （図 1 2 ( k ) ) 。 ラ ツチ信号 LAT、 /LATの出力タイミングは、 上述したように、読み出しマージンを" 論理 0〃および〃論理 1〃に対して最大にするタィミングである。図 9に示したラッ チ回路 LTは、ラツチ信号 LAT、 /LATに同期してラッチした読み出しデータをデー タ信号 D0UTとして出力する （図 1 2 ( 1 ) ) 。 一方、期間 PIが期間 P2より短い場合、遅延調整回路 DADJは、調整信号 ADJ0-2 の論理値を" 011〃から〃 100"に増加し、可変遅延回路 VDLYの遅延時間を増加させる (図 1 2 (m) ) 。 このとき、 ラッチ信号 LAT、 /LATの出力タイミングは、 次の 読み出し動作において、 わずかに遅くなる。
制御回路 C0NTは、 センスアンプ SAがデータ信号 DTを出力した後、 制御信号 CNTを低レベルに変化させる （図 1 2 ( n ) ) 。 低レベルの制御信号 CNTにより、 制御信号 CSCは、 高レベルに変化する （図 1 2 ( o ) ) 。 また、 センスアンプ活 性化信号 SANが低レベルに変化し、 センスアンプ SAが非活性化される （図 1 2 ( p ) ) 。
読み出しデータが確定した後、図 5に示したプレートドライノ PDは、ァドレス 信号 ADに応じたプレート線 PLを所定の期間高レベルに変化させる（図 1 2 ( q ) )。 ビット線 BLE (または BL0) の電圧は、 強誘電体キャパシタ FCの残留分極値に応 じて変化する （図 1 2 ( r ) ) 。 〃論理 1〃を記憶している強誘電体キャパシタ FC に接続されたビット線は、 低レベルに変化し、 〃論理 0〃を記憶している強誘電体 キャパシタ FCに接続されたビット線は、高レベルに変化する。 そして、 メモリセ ル MCから読み出されたデータが、 再ぴメモリセル MCにライ トバックされる。 ラ ィトバックが完了した後、 ワード線 WLE (または WL0) が低レベルに変化し、 読み 出し動作が完了する （図 1 2 ( s ) ) 。
プレート線 PLの立ち上げタイミングは、例えば、ラッチ信号 LATの立ち上がり エッジから所定時間後に設定される。 ラッチ信号 LATは、 適応型リファレンス生 成回路 ADLYにより、 データ信号 DTから生成される。 このため、 プレート線 PL は、動作環境によらず、データ信号 DTの出力から常に最適な時間で立ち上げ可能 になる。 この結果、読み出しデータ D0UTの出力中にライトバックを開始でき、読 み出しサイクル時間を、短縮できる。 これに対して、 従来は、 制御回路 C0NT内に 形成される遅延回路等でプレート線 PLの立ち上げタイミングを設定している。こ のため、 ワーストの動作電圧、動作温度を考慮して、 プレート線 PLの立ち上げタ ィミングを設定する必要があり、読み出しデータ D0UTの出力中にライ トバックを 開始できなかった。
以上、本実施形態では、メモリセル MCに記憶されているデータの論理値を時間 差として検出した。 時間を検出する回路は、 電圧を検出する回路より容易に形成 でき、 その精度も高い。 このため、 簡易な回路でデータを確実に読み出すことが できる。
ビット線の電圧変化が小さくても、 確実に時間差を生成できる。 このため、 強 誘電体キャパシタ FCの残留分極値が小さい場合にも、 メモリセル MCからデータ を確実に読み出すことができる。 したがって、強誘電体キャパシタ FCが劣化した 場合にも、データの読み出しマージンを確保できる。強誘電体キャパシタ FCが劣 化してもデータが読み出せるため、 データの書き換え可能回数を増加できる。 〃論理 0〃が出力されるタイミングと、 〃論理 1〃が出力されるタイミングの中央 に、 ラッチ信号 LAT、 /LATの出力タイミングを設定した。 データの論理値を判定 するタイミングを、 2つの論理値の読み出しタイミングの中央に設定することで、 データの読み出しマージンを、 2つの論理値に対してそれぞれ最大にできる。 ラッチ信号 LAT、 /LATの出力タイミングを、 読み出し動作毎にデータの出カタ イミングに応じて調整することで、 常に読み出しマージンを最大にできる。 遅延 調整を読み出し動作毎に実施することで、 強誘電体メモリの動作中に温度が変動 し、 あるいは電源電圧 VDDが変動する場合にも、 ラッチ信号 LAT、 /LATの出カタ ィミングを常に最適に設定できる。
可変遅延段 VDLY1、 VDLY2を構成する容量 lCd、 2Cd、 4Cdの容量値を 2倍ずっ大 きくなるように設定し、 先着信号 EARYの伝達経路に接続される容量 lCd、 2Cd、 4Cd を、 2進カウンタのカウンタ値に応じて設定した。 このため、 2進カウンタ の重み付けに応じて遅延時間を等間隔に調整できる。
先着信号 EARYを可変遅延段 VDLY1、VDLY2で遅らせた遅延ラツチ信号 LATDの遷 移エッジと、後着信号 LATEの遷移エッジとのタイミング差に応じて、可変遅延段 VDLY1、 VDLY2の遅延時間 Πを調整し、 遅延時間 T1が常に等しい 2つの可変遅延 段 VDLY1、 VDLY2の接続ノードからラッチ信号 LAT、 /LATを出力した。 このため、 第 1期間 P1およぴ第 2期間 P2の時間差を容易かつ確実に無く し、ラツチ信号 LAT /LATの遷移ェッジを、先着信号 EARYの遷移ェッジと後着信号 LATEの遷移ェッジ との中央に設定できる。
ライ トバック動作をラッチ信号 LATの出力に応答して開始することで、 ライ ト バック動作をデータの読み出し中に重複して実行できる。 この結果、 読み出しサ イタル時間を短縮できる。
先着判定回路として ORゲートを形成したので、先に伝達されるデータ信号を容 易に検出できる。 また、 後着判定回路として ANDゲートを形成したので、 後から 伝達されるデータ信号を容易に検出できる。
読み出し動作前にビット線 BLE、 BL0をプリチャージするプリチャージ回路 PRE を形成したので、 ビット線 BLE、 BL0の電圧を、 強誘電体キャパシタ FCの実効的 な容量値を正確に反映させて上昇させることができる。
強誘電体メモリ内に閾値電圧生成回路 VGENを形成したので、変動のない所望の 閾値電圧 Vthを容易に生成できる。
なお、 上述した実施形態では、 本発明を強誘電体メモリチップに適用した例に ついて述べた。 本発明はかかる実施形態に限定されるものではない。 例えば、 本 発明をシステム LSIに混載される強誘電体メモリコアに適用しても良い
可変遅延回路 VDLYは、差動増幅型の遅延回路を用いて相補の信号を遅延させて もよい。 この場合、 ラッチ信号 LAT、 /LATの出力タイミングを等しくでき、 ラッ チ回路 LTを高速に動作できる。
以上、 本発明について詳細に説明してきたが、 上記の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性
本発明では、 メモリセルに記憶されているデータの論理値を、 時間差として検 出することで、 データを確実に読み出すことができる。 具体的には、 第 1および 第 2メモリセルに接続されたビット線のいずれかの電圧が最初に閾値電圧を超え てから所定時間後に、 通常メモリセルからビット線に読み出されるデータの論理 • 値を判定することで、 データを確実に読み出すことができる。 ビット線の電圧変 化が小さくても、 確実に時間差を生成できるため、 強誘電体キャパシタの残留分 極値が小さい場合にも、 メモリセルからデータを確実に読み出すことができる。 すなわち、 電データの読み出しマージンを向上できる。 さらに、 強誘電体キャパ シタが劣化した場合にも、 データの読み出しマージンを確保できるため、 データ の書き換え可能回数を増加できる。
本発明では、 データの論理値を判定するタイミングを、 2つの論理値の読み出 しタイミングの中央に設定することで、 データの読み出しマージンを、 2つの論 理値に対してそれぞれ最大にできる。すなわち、読み出しマージンを向上できる。 本発明では、 ラッチ信号の出力タイミングが、 両遷移エッジの中央からずれて いる場合に、 可変遅延回路の遅延時間を調整することで、 出力タイミングを正し いタイミングに修正できる。
本発明では、 可変遅延回路の遅延時間を、 カウンタ値の増減に応じて容易に変 更できる。 ラッチ信号の出力タイミングをカウンタを用いて容易に変更できる。 カウンタの各ビットの重み付けに応じて、 容量値を所定値毎に増減できるため、 可変遅延回路の遅延時間を、 規則正しい間隔で調整できる。
本発明では、 直列に接続された 2つの可変遅延段の遅延時間を同時に調整する ことで、 容易かつ確実に、 第 1および第 2期間を等しくし、 ラッチ信号を両遷移 エッジの中央に設定できる。
本発明では、 可変遅延回路の先着判定回路により、 初段の可変遅延段は、 第 1 およぴ第 2メモリセルに記憶されているデータの論理値に依存せず、 先に出力さ れる読み出しデータに基づいてラッチ信号を生成できる。
本発明では、 可変遅延回路の後着判定回路により、 遅延調整回路は、 第 1およ び第 2メモリセルに記憶されているデータの論理値に依存せず、 後に出力される 読み出しデータに基づいてラッチ信号の出力タイミングを最適に調整できる。 本発明では、 読み出しデータから生成されるラッチ信号によりライトバック動 作が開始されるため、 ライトバック動作を早く開始し、 早く完了できる。 したが つて、 読み出しサイクルを短縮できる。
本発明では、 上記所定時間を読み出し動作毎に設定することで、 強誘電体メモ リの動作中に温度が変動し、 あるいは電源電圧が変動する場合にも、 ラッチ信号 の出力タイミングを常に最適に設定できる。
本発明では、 ビット線を読み出し動作前に所定の電圧にプリチャージすること で、 ビット線の電圧を、 第 1およぴ第 2メモリセルの強誘電体キャパシタの実効 的な容量値を正確に反映させて上昇させることができる。 したがって、 ラッチ信 号の出カタイミングを、 先の読み出しデータの出力タイミングと後の読み出しデ ータの出力タイミングとの中央に正確に設定できる。
本発明では、 閾値電圧を強誘電体メモリの内部で生成することで、 所望の値の 閾値電圧を容易に生成できる。

Claims

請求の範囲
( 1 ) 外部から供給されるデータをそれぞれ記憶する強誘電体キャパシタを有 する複数の通常メモ, yセルと、
前記通常メモリセルのうち第 1メモリセルに記憶される第 1データの反転デー タを記憶する強誘電体キャパシタを有する第 2メモリセルと、
前記通常メモリセルおょぴ前記第 2メモリセルにそれぞれ接続されるビット線 と、
読み出し動作の開始から所定の期間、 前記ビット線に電流を供給する電流供給 回路と、
読み出し動作において、 前記第 1および第 2メモリセルに接続された前記ビッ ト線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、 前記通常メ モリセルから前記ビッ ト線に読み出されるデータの論理値を判定する読み出し制 御回路とを備えていることを特徴とする強誘電体メモリ。
( 2 ) 請求の範囲 1の強誘電体メモリにおいて、
前記読み出し制御回路は、 前記所定時間を、 前記第 1および第 2メモリセルに 接続された一方の前記ビット線の電圧が前記閾値電圧を超えてから、 前記第 1お よび第 2メモリセルに接続された他方の前記ビット線の電圧が前記閾値電圧を超 えるまでの期間の半分に設定する可変遅延回路を備えていることを特徴とする強 誘電体メモリ。
( 3 ) 請求の範囲 2の強誘電体メモリにおいて、
前記読み出し制御回路は、
前記各ビット線の電圧と前記閾値電圧とをそれぞれ受ける複数の差動増幅型の センスアンプと、
前記センスアンプで増幅された読み出しデータをラッチ信号に同期してそれぞ れラツチする複数のラッチ回路とを備え、
前記可変遅延回路は、 前記所定時間後に前記ラツチ信号を出力することを特徴 とする強誘電体メモリ。
( 4 ) 請求の範囲 3の強誘電体メモリにおいて、 前記読み出し制御回路は、 前記第 1および第 2メモリセルに接続された一方の 前記ビット線の電圧が前記閾値電圧を超えてから前記ラツチ信号が出力されるま での第 1期間と、 前記ラツチ信号が出力されてから前記第 1および第 2メモリセ ルに接続された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの第 2期 間との差を検出し、 前記差を小さくするための調整信号を前記可変遅延回路に出 力する遅延調整回路を備えていることを特徴とする強誘電体メモリ。
( 5 ) 請求の範囲 4の強誘電体メモリにおいて、
前記遅延調整回路は、 前記第 1期間が前記第 2期間より長い場合と、 前記第 1 期間が前記第 2期間より短い場合とでカウント方向を逆転するカウンタを有し、 前記力ゥンタのカウンタ値を前記調整信号として出力することを特徴とする強誘 電体メモリ。
( 6 ) 請求の範囲 5の強誘電体メモリにおいて、
前記可変遅延回路は、
前記ラツチ信号の生成経路に接続される複数の負荷容量と、
前記カウンタ値に応じて負荷容量を前記生成経路に接続または非接続するスィ ツチとを備えていることを特徴とする強誘電体メモリ。
( 7 ) 請求の範囲 6の強誘電体メモリにおいて、
前記負荷容量の容量値は、 2倍ずつ大きくなるように設定されることを特徴と する強誘電体メモリ。
( 8 ) 請求の範囲 4の強誘電体メモリにおいて、
前記可変遅延回路は、 遅延時間が常に等しく設定される直列に接続された 2つ の可変遅延段を備え、
初段の前記可変遅延段は、 前記一方の前記ビット線の電圧が前記閾値電圧を超 えてから前記所定時間後に前記ラッチ信号を出力し、
2段目の前記可変遅延段は、 前記ラッチ信号を遅延させた遅延ラッチ信号を出 力し、
前記遅延調整回路は、 前記遅延ラッチ信号の出力タイミングと、 前記他方の前 記ビット線の電圧が前記閾値電圧を超えるタイミングとの差に基づいて、 前記第 1および第 2期間の差を検出することを特徴とする強誘電体メモリ。 (9) 請求の範囲 8の強誘電体メモリにおいて、
前記可変遅延回路は、 前記第 1およぴ第 2メモリセルに対応する前記センスァ ンプから出力される読み出しデータのうち、 先に出力される読み出しデータを選 択し、 初段の前記可変遅延段に出力する先着判定回路を備えていることを特徴と する強誘電体メモリ。
(1 0) 請求の範囲 8の強誘電体メモリにおいて、
前記可変遅延回路は、 前記第 1および第 2メモリセルに対応する前記センスァ ンプから出力される読み出しデータのうち、 後に出力される読み出しデータを選 択し、 前記前記遅延調整回路に出力する後着判定回路を備えていることを特徴と する強誘電体メモリ。
(1 1) 請求の範囲 3の強誘電体メモリにおいて、
前記メモリセルから読み出したデータを再び前記メモリセルに書き込むライ ト バック動作を、 前記ラッチ信号に応答して開始することを特徴とする強誘電体メ モリ。
(1 2) 請求の範囲 1 1の強誘電体メモリにおいて、
前記強誘電体キャパシタにそれぞれ接続されるプレート線を備え、
前記ライトバック動作は、 前記プレート線を駆動することで実行され、 前記プレート線の駆動開始タイミングは、 前記ラツチ信号に応答して開始され ることを特徴とする強誘電体メモリ。
(1 3) 請求の範囲 1の強誘電体メモリにおいて、
前記読み出し制御回路は、 前記所定時間を、 読み出し動作毎に設定することを 特徴とする強誘電体メモリ。
(1 4) 請求の範囲 1の強誘電体メモリにおいて、
前記読み出し動作前に前記ビット線を所定の電圧にプリチャージするプリチヤ一 ジ回路を備えていることを特徴とする強誘電体メモリ。
(1 5) 請求の範囲 1の強誘電体メモリにおいて、
前記閾値電圧を生成する電圧生成回路を備えていることを特徴とする強誘電体 メモリ。
(1 6) 外部から供給されるデータを記憶する強誘電体キャパシタをそれぞれ 有する複数の通常メモリセルと、 前記通常メモリセルのうち第 1メモリセルに記 憶される第 1データの反転データを記憶する強誘電体キャパシタを有する第 2メ モリセルと、 前記通常メモリセルおよび前記第 2メモリセルにそれぞれ接続され るビット線とを備えた強誘電体メモリの読み出し制御方法であって、
読み出し動作の開始から所定の期間、 前記ビット線に電流を供給し、 読み出し動作において、 前記第 1および第 2メモリセルに接続された前記ビッ ト線のいずれかの電圧が最初に閾値電圧を超えてから所定時間後に、 前記通常メ モリセルから前記ビット線に読み出されるデータの論理値を判定することを特徴 とする強誘電体メモリのデータ読み出し方法。
( 1 7 ) 請求の範囲 1 6の強誘電体メモリのデータ読み出し方法において、 前記所定時間を、 前記第 1および第 2メモリセルに接続された一方の前記ビッ ト線の電圧が前記閾値電圧を超えてから、 前記第 1および第 2メモリセルに接続 された他方の前記ビット線の電圧が前記閾値電圧を超えるまでの期間の半分に設 定することを特徴とする強誘電体メモリのデータ読み出し方法。
( 1 8 ) 請求の範囲 1 6の強誘電体メモリのデータ読み出し方法において、 前記所定時間後にラッチ信号を出力し、
前記各ビット線の電圧と前記閾値電圧とを差動増幅することで得られる読み出 しデータを、 前記ラツチ信号でラッチすることを特徴とする強誘電体メモリのデ ータ読み出し方法。
( 1 9 ) 請求の範囲 1 8の強誘電体メモリのデータ読み出し方法において、 前記第 1および第 2メモリセルに接続された一方の前記ビット線の電圧が前記 閾値電圧を超えてから前記ラツチ信号が出力されるまでの第 1期間と、 前記ラッ チ信号が出力されてから前記第 1および第 2メモリセルに接続された他方の前記 ビット線の電圧が前記閾値電圧を超えるまでの第 2期間との差を検出し、 前記差を小さくするための調整信号を出力することを特徴とする強誘電体メモ リのデータ読み出し方法。
( 2 0 ) 請求の範囲 1 9の強誘電体メモリのデータ読み出し方法において、 前記一方の前記ビット線の電圧が前記閾値電圧を超えてから前記所定時間後に ¾記ラツチ 1 号を生成し、 前記ラツチ信号を前記所定時間遅らせて遅延ラツチ信号を生成し、 前記遅延ラッチ信号の出力タイミングと、 前記他方の前記ビット線の電圧が前 記閾値電圧を超えるタイミングとの差に基づいて、 前記第 1および第 2期間の差 を検出することを特徴とする強誘電体メモリのデータ読み出し方法。
( 2 1 ) 請求の範囲 1 8の強誘電体メモリのデータ読み出し方法において、 前記メモリセルから読み出したデータを再び前記メモリセルに書き込むライ ト バック動作を、 前記ラツチ信号に応答して開始することを特徴とする強誘電体メ モリのデータ読み出し方法。
( 2 2 ) 請求の範囲 2 1の強誘電体メモリのデータ読み出し方法において、 強誘電体キャパシタにそれぞれ接続されるプレート線を駆動することで、 前記 ライ トバック動作を実行し、
前記プレート線の駆動を前記ラツチ信号に応答して開始することを特徴とする 強誘電体メモリのデータ読み出し方法。
( 2 3 ) 請求の範囲 1 6の強誘電体メモリのデータ読み出し方法において、 前記所定時間を、 読み出し動作毎に設定することを特徴とする強誘電体メモリ のデータ読み出し方法。
( 2 4 ) 請求の範囲 1 6の強誘電体メモリのデータ読み出し方法において、 前記読み出し動作前に前記ビット線を所定の電圧にプリチャージすることを特 徴とする強誘電体メモリのデータ読み出し方法。
( 2 5 ) 強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリ のデータ読み出し方法であって、
書き込みデータを前記強誘電体キャパシタの容量値として記憶し、
読み出し動作において、 前記強誘電体キャパシタの充電時間に応じて、 前記メ モリセルに記憶されているデータの論理値を判定することを特徴とする強誘電体 メモリのデータ読み出し方法。
( 2 6 ) 請求の範囲 2 5記載の強誘電体メモリのデータ読み出し方法において、 前記メモリセルにそれぞれ接続されるビット線に電流を印加し、
前記ビット線の電圧が閾値電圧を超えるまでの時間に応じて、 前記データの論 理値を判定することを特徴とする強誘電体メモリのデータ読み出し方法。
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