WO2004095547A1 - 半導体装置の製造方法、及び、半導体装置製造システム - Google Patents

半導体装置の製造方法、及び、半導体装置製造システム Download PDF

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WO2004095547A1
WO2004095547A1 PCT/JP2003/005246 JP0305246W WO2004095547A1 WO 2004095547 A1 WO2004095547 A1 WO 2004095547A1 JP 0305246 W JP0305246 W JP 0305246W WO 2004095547 A1 WO2004095547 A1 WO 2004095547A1
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WO
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line width
wafer
pattern
exposure
resist pattern
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PCT/JP2003/005246
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English (en)
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Inventor
Kouichi Nagai
Original Assignee
Fujitsu Limited
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/7055—Exposure light control in all parts of the microlithographic apparatus, e.g. pulse length control or light interruption
    • G03F7/70558—Dose control, i.e. achievement of a desired dose
    • G—PHYSICS
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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device manufacturing system. More specifically, the present invention relates to a method for manufacturing a semiconductor device having a lithography step and an etching step used for patterning a film, and a semiconductor device manufacturing system. Background art
  • one lithography step and a subsequent etching step are performed to process a film such as an insulating film or a conductive film into a desired shape.
  • a photoresist is applied on the film, and then exposed and developed to form a resist pattern.
  • the etching step the underlying film is etched into a desired device pattern using the resist pattern as a mask.
  • Patent Document 1 if the time from the end of the photoresist pre-baking to the start of the exposure is not constant, the dispersion of the photoresist pattern after exposure and development becomes large. From this viewpoint, variations in pattern dimensions are prevented by changing the exposure conditions.
  • Patent Document 2 in the lithography process, the exposure amount is made different in a concentric distribution with respect to the wafer, and the size of the resist pattern at the center portion and the peripheral portion of the wafer is intentionally made different. ing. According to this, the variation in the pattern size of the film due to the difference in the etching rate between the central portion and the peripheral portion of the wafer is absorbed by the difference in the size of the resist pattern, and the line width of the pattern formed after etching is obtained. Is said to be uniform in the wafer plane.
  • Patent Document 2 considers only the variation in the pattern size in the wafer surface, and does not consider the variation in the mouth formed by a plurality of wafers.
  • An object of the present invention is to provide a semiconductor device manufacturing method and a semiconductor device manufacturing system capable of optimizing and reducing variations in line width of a pattern formed on a wafer by lithography and etching. is there.
  • a step of forming a film to be etched on a semiconductor wafer from which a plurality of semiconductor chips are formed a step of applying a photoresist on the film to be etched, Calculating an exposure time for the photoresist for each of the semiconductor chips; exposing a device pattern to the photoresist and the resist based on the calculated exposure time; and developing the exposed photoresist.
  • the step of calculating the exposure time comprises: The data in the reference chip in a plurality of semiconductor wafers manufactured in the past having the same wafer information as the semiconductor wafer to be used. A step of determining whether or not the line width variation of the chair pattern or the resist pattern is within an allowable range; and (b) a case where it is determined in step (a) that the variation is within an allowable range. And a step of correcting the exposure time for each of the chips by using an exposure correction table.
  • step (a) when it is determined in step (a) that the variation in the line width of the device pattern or the resist pattern in the reference chip falls within the allowable range over a plurality of semiconductor wafers manufactured in the past.
  • step (b) the procedure goes to step (b) to correct the exposure time of the semiconductor wafer for each chip.
  • the variation in the line width is a measure of whether the line width is statistically and stably distributed in the past wafers.
  • the exposure time is corrected by determining the variation as described above and then correcting the exposure time. The exposure time can be accurately corrected, and the yield of semiconductor devices can be increased.
  • step (c) the number of semiconductor wafers having the same wafer information as the target semiconductor wafer among a plurality of semiconductor wafers manufactured in the past is equal to or larger than the reference value.
  • a step of determining whether it exists may be performed. By performing this step (c), The reliability of the line width distribution is prevented from statistically lowering due to the fact that only a small number of semiconductor wafers have the same wafer information as the target semiconductor wafer in the past, and the exposure time correction is more accurate Can do well.
  • a chemically amplified resist is used as the photoresist, and after the step of exposing the photoresist and before the step of developing the photoresist, a post-exposure bake (PEB: Post exposure) is performed on the photoresist. Exposure bake) may be performed.
  • PEB Post exposure
  • Exposure bake may be performed.
  • the line width of the resist pattern fluctuates depending on the type of the chemically amplified resist and the wafer temperature during PEB. Therefore, at least the type of the resist and the wafer temperature during PEB are used as the wafer information used above. By using information including at least one of them, errors in the line width of the device pattern caused by these factors can be absorbed, and exposure correction can be performed more accurately. If an apparatus using PEB or one that further includes the unit number of the apparatus is used as the above information, the accuracy of exposure correction will be further increased.
  • the above wafer information is used when such a chemically amplified resist is used. Is particularly preferred.
  • the line width of the resist pattern varies depending on the wafer temperature when the resist pattern is cured with ultraviolet rays, so the information including the temperature at the time of curing is described above.
  • a coating apparatus for coating a photoresist on a film to be etched on a semiconductor wafer on which multiple semiconductor chips are formed, an exposure apparatus for exposing the photoresist, A developing device for developing the photoresist to form a resist pattern; a first length measuring device for measuring a line width of the resist pattern; An etching apparatus for forming a device pattern by etching the film to be etched using a etching mask; a second length measuring device for measuring a line width of the device pattern; a first length measuring device and a second length measuring device A control unit comprising: a line width database storing at least one of the length measurement results; an exposure correction database storing an exposure correction table; and an arithmetic unit for calculating an exposure time in the exposure apparatus for each chip.
  • a line width table representing a line width distribution of the resist pattern or the device pattern in a wafer plane is provided on the basis of the line width data.
  • the arithmetic unit is addressed and accumulated according to the same wafer information as the target semiconductor wafer.
  • a line width table is extracted from the line width database, and a variation in the line width of the device pattern or the resist pattern in the reference chip in the extracted line width table is within an allowable range over the extracted table.
  • a semiconductor device manufacturing system is provided in which the exposure apparatus performs exposure based on the exposure time calculated for each of the chips by the arithmetic unit.
  • the exposure time can be accurately corrected for the same reason as the first aspect of the present invention, and the yield of the semiconductor device can be improved.
  • FIG. 1 is a configuration diagram of a semiconductor device manufacturing system according to an embodiment of the present invention
  • 2 (a) to 2 (d) are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps;
  • FIG. 3 shows a resist pattern when the embodiment of the present invention is not applied.
  • Fig. 4 is a three-dimensional graph obtained by measuring the distribution of the line widths of the turns and device patterns within the wafer surface by CD-SEM;
  • Fig. 4 shows multiple chips of different types from Fig. 3
  • the three-dimensional distribution obtained by measuring the distribution of the respective line widths of the resist pattern and the device pattern in the wafer plane by CD-SEM.
  • FIG. 5 is a flowchart (part 1) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention
  • FIG. 6 is a flowchart (part 2) illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention
  • FIG. 7 is a diagram showing an example of an uncorrected device pattern line width table used in the embodiment of the present invention.
  • FIG. 8 is a diagram schematically showing the operation contents of the CPU in the embodiment of the present invention.
  • FIG. 9 is a diagram showing an example of an exposure correction table used in the embodiment of the present invention.
  • FIG. 10 is a diagram showing an example of an exposure correction table for a different type of wafer from FIG. 9 used in the embodiment of the present invention.
  • FIG. 11 is a diagram showing an example of a corrected resist pattern line width table used in the embodiment of the present invention.
  • FIG. 12 is a diagram showing an example of a corrected device pattern line width table used in the embodiment of the present invention.
  • FIG. 13 is a diagram showing an example of an uncorrected resist pattern line width table used in the embodiment of the present invention.
  • FIG. 14 is a graph showing the line width distribution of a device pattern of a wafer of the type shown in FIG. 3 before and after correcting the exposure amount according to the embodiment of the present invention
  • FIG. 15 shows the line width distribution of the device pattern of the wafer of the type shown in FIG. 4 before and after correcting the exposure amount according to the embodiment of the present invention. It is a graph shown. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a configuration diagram of a semiconductor device manufacturing system according to the present embodiment.
  • the semiconductor wafer w is passed through the lithography process, it is first placed in a coater (coating device) 13 and coated with a photoresist. Thereafter, the wafer W is transferred to an exposure device 14 such as a stepper, and, for example, a wiring pattern or the like is projected one shot for each chip of the wafer W.
  • an exposure device 14 such as a stepper, and, for example, a wiring pattern or the like is projected one shot for each chip of the wafer W.
  • a scanner may be used as the exposure device 14 instead of the stepper.
  • the photoresist is developed in the developing device 16 to form a resist pattern. Then, in order to determine whether or not the line width of the resist pattern has a target size, the line width of the resist pattern is measured by the first length measuring device 17.
  • the length measuring device a CD-SEM Critical Dimension Scanning Electron Microscope may be used, and an optical length measuring device using photon ellipso technology may be used.
  • curing of the resist pattern is performed on a hot plate 18 while irradiating ultraviolet rays.
  • the wafer W is transferred to an etching step, and a film such as an insulating film or a conductive film is etched in the etching apparatus 19 using the resist pattern formed in the etching step as a mask, and remains without being etched.
  • a device pattern made of the film Thereafter, in order to check whether or not the obtained device pattern has a target size, the line width of the pattern is measured in the second length measuring device 20.
  • the second length measuring device 20 may be replaced with the first length measuring device 18 used in the lithography process, and may be either a CD-SEM or an optical length measuring device.
  • Each of the semiconductor manufacturing apparatuses 13 to 20 used in the lithography one-step etching step is controlled by a host computer (control means) 1. It is controlled and its operation is managed by the operator.
  • the host computer 1 includes an interface 12 for performing data input / output to / from each of the semiconductor manufacturing apparatuses 13 to 20 in a predetermined signal format.
  • the line width data taken into the host computer 1 from the first and second length measuring devices 17 and 20 via the interface 1 is transferred to the resist pattern line width database (the first line width data) via the system bus 11. Evening base) 5, Device pattern line width database (second line width database) 8 etc. The details of the data stored in these databases 5 and 8 will be described later.
  • the status of each of the semiconductor manufacturing apparatuses 13 to 20 and the history of the wafer are displayed on the display 2 connected to the system bus 11 so that the operator can grasp the current state of the process. .
  • the instruction to the host computer 1 is made by the operator operating the keyboard 4 connected to the system path 11.
  • a CPU (arithmetic unit) 3 is further connected to the system bus 11.
  • the CPU 3 has functions for executing logical operations necessary for controlling each of the semiconductor manufacturing apparatuses 13 to 20, a display 2, and a keyboard. 4. It has a function to manage the operation of the line width database 5 after development and the line width database 8 after etching.
  • 2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present embodiment in the order of steps.
  • a sectional structure shown in FIG. On the semiconductor wafer 1 0 1 such as a silicon wafer, subsequently Pa evening one engraving by a device pattern film 1 0 2 as Si0 2 film by CVD (chemical vapor deposition) by a thickness of about 3 0 O Formed on the order of nm.
  • a BARC Bottom Side Antireflective Coating
  • a TARC Topic Side Antireflective Coating
  • Figure 2 (a) and the following cross-sectional views are cross-sectional views of one chip of such a silicon wafer.
  • the semiconductor wafer 101 is put in the core 13 in FIG. 1 and rotated at a rotation speed of 300 O rpm, and a positive chemically amplified resist is placed on the film 102 for about 1-2 times.
  • the photo resist 103 is applied onto the film 102 by dropping cc.
  • the application conditions in the coater 13 are not limited to these, and may be variously optimized.
  • the semiconductor wafer 101 is transferred into the exposure apparatus 14 shown in FIG. 1, where the photoresist 103 is exposed.
  • a stepper is used as the exposure apparatus 14, and a pattern is exposed one shot at a time for each chip of the semiconductor wafer 101.
  • an exposed pattern-shaped photosensitive portion 103b is formed on the photoresist 103, and the other portions of the photoresist 103 are not exposed and are not exposed.
  • the part is 103 a.
  • the photoresist 103 is a chemically amplified resist, an acid is generated in the photosensitive portion 103a irradiated with the exposure light.
  • the semiconductor wafer 101 is transferred onto the hot plate 15 shown in FIG. 1, and the substrate temperature is set to 120 ° C. in an atmosphere in which the amine is removed and the environment is controlled. Take 3 This baking is also called PEB (Post Exposure Baking), and is performed to accelerate the generation of acid in the photosensitive portion 103b.
  • PEB Post Exposure Baking
  • the photosensitive portion 103b in which the acid is present is removed, and the remaining non-photosensitive portion is removed.
  • the part 103 a is used as the resist pattern 104.
  • the semiconductor wafer 101 is transferred into the first length measuring device 17 in FIG. Then, the line width of the resist pattern 104 is measured.
  • the semiconductor wafer 101 is transported onto the hot plate 18 in FIG. 1, where the resist pattern 104 is heated while being irradiated with ultraviolet rays. And cure.
  • the semiconductor wafer 101 is placed in an etching chamber (not shown) of the etching apparatus 19 of FIG.
  • the type of the etching chamber is not particularly limited, and for example, a chamber such as RIE (Reactive Ion Etching) may be used.
  • RIE Reactive Ion Etching
  • the device pattern 102 a is not particularly limited, but is, for example, a wiring pattern or a pattern of a capacitor dielectric film.
  • the resist pattern 104 is ashed and removed by, for example, asking in an oxygen atmosphere.
  • the device pattern 102a needs to have the same line width in all the chips. Therefore, the present inventors investigated how the line width is distributed in the plane of the semiconductor wafer 101.
  • Figure 3 shows the results of the survey.
  • FIG. 3 is a three-dimensional graph showing the results of measuring the distribution of the line widths of the resist pattern 103 and the device pattern 102a in the wafer surface by CD-SEM.
  • the x and y coordinates in each graph indicate the position of the wafer tip shown on the right side of the figure, and the z coordinate indicates the line width.
  • the graph shown in the column “after development” shows the line width distribution in the wafer surface of the resist pattern 104 obtained by developing the photoresist 103, and is shown in the column “after cure”.
  • the graph shown shows the line width distribution of the resist pattern 104 after the resist pattern 104 is cured.
  • the graph shown in the column “after etching” shows the line width of the device pattern 102 a to be finally managed.
  • OF means the direction in which the orientation flat of the wafer is facing.
  • the left and right graphs are shown for each of “after development,” “after cure,” and “after etching,” but the right graph is obtained by rotating the left graph 90 ° clockwise. Thus, both graphs represent measurement results for the same wafer.
  • the line width of the device pattern 102a shown in “after etching” is thinner for the chip at the periphery of the wafer, thicker for the chip near the center of the wafer, and is evenly distributed over the entire wafer. I can't say that. Therefore, as will be described later, it is necessary to make the exposure amount of the stepper different for each chip so that the line width of the device pattern 102a becomes the same value in all the chips of the wafer.
  • FIG. 4 is a three-dimensional graph obtained by performing the same investigation as in FIG. 3 on a wafer on which multiple types of chips different from FIG.
  • the photoresist used, the photoresist used, the hot plate, and the hotplates used differ. This is because they appear differently.
  • the different layers of the same type refer to, for example, the first and second wiring layers and the wiring layer and interlayer insulating layer in the same chip.
  • FIG. 5 and FIG. 6 are flowcharts showing the method for manufacturing the semiconductor device according to the present embodiment, and are diagrams showing the processing procedure for the wafer that has come out of FIG. 13 in FIG. In addition, for convenience of explanation, reference is also made to FIGS. 1 and 2 described above.
  • the process shown in FIG. 2A is performed on one lot of wafers, and a photoresist 103 is applied to each wafer.
  • the number of wafers included in one lot is not particularly limited. For example, one pilot wafer used for testing and 24 product wafers in total are 25 wafers.
  • step S1 it is determined whether or not the exposure time in the exposure apparatus 14 is corrected by the method of the present invention. This determination is made by the operator operating the keyboard 4 while looking at the display 2.
  • step S1 it is determined that the exposure correction is not performed, for example, when the lot to be flown is a new variety. This is because, when the exposure correction of the present embodiment is performed on a new product, the line width distribution of a new tendency which has not been accumulated in the databases 5 and 8 until now is added to the databases 5 and 8 as described later. This is because they are dropped and the tendency of the data in the database is disturbed. Therefore, it is preferable to determine that no correction is made for the new variety (NO) and shift to the normal processing described later.
  • step S1 it is determined that the correction is made in step S1 when, for example, the flowed lot is an existing product type that has been flown many times in the exposure process.
  • the line width distribution stored in databases 5 and 8 It can be expected that the same line width distribution will be obtained in this lot, so even if the line width distribution is dropped to databases 5 and 8, the tendency of the data in databases 5 and 8 will be disturbed. None.
  • step S1 If it is determined in step S1 that the correction is to be performed (YES), the process proceeds to step S2, and the exposure time is corrected automatically by the host computer 1 shown in FIG. To determine if this is done manually. This determination is also made by the operator operating the keyboard 4 while watching the display 2 as in step S1.
  • the exposure time is manually corrected in step S2, for example, there is a case where a target wafer is sporadically flown to the exposure process for the purpose of development or experiment. This is because, if such a wafer is automatically corrected, the tendency of the data in the data buses 5 and 8 will be disturbed for the same reason as described in step S1. .
  • wafers flown for development or experimental purposes are rarely flown in batches, like product wafers, and only one or several wafers are flown in the exposure process. However, it cannot be transferred to normal processing for product wafers, and exposure correction must be performed manually.
  • step S2 determines whether the exposure time is to be automatically corrected. If it is determined in step S2 that the exposure time is to be automatically corrected, as in step S1, the lot to be flown is the same as that of the existing product that has been flown through the exposure process many times. There are cases. In this case, for the same reason as described in step S1, the tendency of the data in databases 5 and 8 to be overnight is not disturbed.
  • step S2 If it is determined to be “automatic” in step S2, the process proceeds to step S3, and information of the wafer to be flown is input to the host computer 1.
  • information that affects the distribution of the final device pattern 102a line width within the wafer surface is adopted.
  • the product type, layer, photoresist 103 type, etching, etc. There are the conditions, the model of ⁇ 13, the conditions of spin coating in 13 ⁇ , the wafer temperature at the time of PEB, and the wafer temperature at the time of curing the photoresist 103.
  • This input operation is performed by the operator operating the keyboard 4 while watching the display 2.
  • this wafer information is common to each of the 25 wafers in one unit, the operator only needs to input this wafer information once per lot.
  • the above-mentioned wafer information may be included in a bar code of a production line in advance, and the wafer information may be automatically input by reading the bar code. .
  • step S4 the CPU 3 communicates with the device pattern line width database 8 based on the information input in step S3.
  • the line width database 8 stores the line width distribution of the device pattern 102 a obtained when the exposure amount was not corrected by the method of the present invention in the past in Table 9 (hereinafter referred to as the uncorrected device pattern line). (Called a width table).
  • An example of the uncorrected device pattern line width table 9 is as shown in FIG. 7.
  • the above-mentioned wafer information becomes the address of each table, and each table 9 is given a table number.
  • a table 9 that matches the conditions included in the wafer information is extracted.
  • Each of the extracted tables 9 represents the in-plane distribution of the line width of the device pattern 102a previously created according to the wafer information.
  • the in-plane distribution of the line width refers to the distribution of the line width of the device pattern at the representative point of the chip to all the chips in the wafer, as shown in Fig. 7. The same point is used in this chip, for example, the center point of the chip. It should be noted that since the above-mentioned table 9 and the wafer represented by the table correspond one-to-one, hereinafter, this table 9 may be simply referred to as a wafer.
  • step S4 the table 9 that matches the input wafer information is read out. If a large number of wafers of the same type as the target wafer have been flown in the past, Tape to be read We can expect that there are a lot of files. On the other hand, if the same wafer has not been washed away in the past, the number of tables 9 to be read is also reduced. If the number of the read tables 9 is large, the reliability of the line width distribution in the table 9 is statistically improved. Therefore, the exposure amount is accurately determined based on the line width distribution in the read table 9. Can be corrected.
  • the number of tables 9 read in step S4 is determined based on the tables 9 accumulated in the database 8 in the past to determine whether or not the exposure correction of the wafer to be flown from now can be accurately performed.
  • step S4 the process proceeds to step S5, where the number of tables 9 extracted in step S4 is counted, and it is determined whether or not the counted value is equal to or greater than the reference value. If the value is greater than or equal to the value, it is determined that accurate exposure correction is possible based on the data base accumulated in the past. If it is determined that the count value of the number of the extracted table 9 is smaller than the reference value, it is determined that accurate exposure correction cannot be performed based on the past database, as will be described later. To normal exposure processing.
  • the reference value adopted at this time is not particularly limited, but is, for example, 5 or more.
  • step S5 If it is determined in step S5 that the correction is possible (YES), the process proceeds to step S6.
  • step S6 a plurality of reference chips, for example, one chip at the center of the wafer and four chips at the periphery of the wafer, for a total of five chips, are extracted from each table read out in step S4. As shown by the bold line in FIG. 8, the positions of these five chips are substantially at the center of the wafer (D, 4), and the four points (A, 4), (D, 1), (D , 8), (1-1, 4). Also, these chips need to adopt the same chip for each extracted table. is there. '
  • FIG. 8 is a diagram schematically showing the calculation contents of the CPU 3, and in this example, the table numbers are 3, 5, 6, 9, 11, 12, and 17 in total. Tables are extracted in step S4, and the line width of each table is extracted as shown.
  • the line width at this position (A, 4) is averaged over each table, and the average value W AV is calculated. Further, a range within + Z ⁇ 10% of the average value W AV is calculated, and the calculated range is defined as an allowable range of the line width at the position (A, 4). Then, the maximum value and the minimum value of the line width in the extracted table are obtained, and it is determined whether or not these are both within the allowable range, so that the line width at the position (A, 4) is extracted. It is determined whether or not all the tables are within the allowable range.
  • the line width of at least one of the five extracted reference chips is not within the allowable range, it is assumed that the line width of the device pattern 102a is randomly distributed over each of the extracted tables. Is determined. In this case, the distribution of the line width in the extracted table is not statistically stable, so that the exposure amount cannot be accurately corrected using the table. It is dangerous to perform the exposure correction automatically, and the routine shifts to the normal exposure and exposure processing described later.
  • step S7 if the line width is distributed within the allowable range in all five reference chips, it is determined that the line width of the device pattern is statistically and stably dispersed over the extracted table, and the process proceeds to step S7. Transition.
  • the line width is distributed within the allowable range in all of the five reference chips (D, 4), (A, 4), (D, 1), (D, 8), and (H, 4). So It is determined that the variation is stable, and the process proceeds to step S7.
  • step S7 the CPU 3 communicates with the exposure correction database 21 to extract an exposure correction table 22 that matches the wafer information input in step S3.
  • FIG. 9 shows an example of the exposure correction table 22.
  • f is approximated by a polynomial of finite order of T.
  • the table in FIG. 9 is extracted by addressing with the same wafer information as the wafer shown in FIG. 3 described above.
  • FIG. 10 shows an exposure correction table 22 extracted by specifying an address using the same wafer information as the wafer shown in FIG. 4 described above. Since the type of this wafer is different from that shown in Fig. 9, the exposure correction table shows a gentler slope than Fig. 9. This tendency is different because the conditions included in the wafer information, for example, if the product type is different, the NA (opening number) of the exposure equipment, the size of the aperture, etc. are different from those in Fig. 9, and the exposure magazine is also different. This is because this is different from FIG.
  • the tables 22 contain the conditions (product type, layer, type of photoresist 103, types of etching, etching conditions, 3), the line width of the device pattern is varied by varying the exposure amount, and the line width is measured by a length measuring device based on Is done.
  • Each of the obtained tables 22 is stored in the exposure correction data 21 when the host computer 1 is set up.
  • the CPU 3 corrects the exposure of all chips in the wafer as follows based on the history of the past exposure.
  • step S7 such a calculation is performed by the CPU 3 for all chips in the wafer, so that the exposure time is corrected for all chips.
  • the exposure correction is performed automatically in step S2.However, it is determined that the target wafer is a wafer for the purpose of development or experiment, and that the exposure correction is performed manually in step S2. If so, the process proceeds from step S2 to step S17.
  • step S17 the exposure correction table 22 closest to the wafer information of the target wafer is referred to.
  • the exposure correction table 22 the one stored in the exposure correction base 21 may be used, or the one stored in the form of a hard copy or an electronic file in the exposure process may be used. You may.
  • the criterion for selecting the exposure correction table closest to the wafer information of the target wafer is determined by the experience and intuition of the operator.
  • step S7 After manually selecting the exposure correction table in this way, the operation of step S7 described above is manually performed to correct the exposure amount.
  • step S2 Regardless of whether manual or automatic is selected in step S2, after step S7 is completed, the process proceeds to step S8.
  • step S8 wafers contained in one lot are flowed one by one into the exposure apparatus 14, and the photoresist 103 is exposed one shot per chip. At this time, the exposure time calculated in step S7 is used as the exposure time of each shot. Thereafter, one lot of the wafer is transferred onto the hot plate 15 shown in FIG. 1, and PEB is performed on the photoresist 103 of each wafer. The PEB is performed at a wafer temperature of 120 ° C in an environment where the amine has been removed and the environment is controlled.
  • step S9 in which all the wafers in one lot are stored in the developing device 16 to develop the photo resist 103, and a resist pattern 104 is formed on all the wafers.
  • step S10 the line width of the resist pattern 104 is measured by the first length measuring device 17 such as a CD-SEM. This length measurement is performed for the representative points of all chips in all channels.
  • step S11 the resist pattern line width of each wafer measured in step S10 is stored in the resist pattern line width database.
  • a table 7 (hereinafter referred to as a corrected resist pattern line width table) as shown in FIG. 11 is stored in the base 5 one by one for each wafer.
  • the corrected resist pattern line width table 7 the above-mentioned wafer information becomes an address, and a table number is given to each of the addresses. Then, each table 7 has in-plane distribution of the line width of the resist pattern as data.
  • the line width of the final device pattern 102 a is made closer to the design value.
  • the line width distribution of the device pattern 102 a and the resist does not always have the same tendency. Therefore, at first glance, a device pattern 102a with a target line width can be created even with a resist pattern 104 with a line width that deviates at a glance from the target device pattern 102a. is there.
  • the allowable range of the line width of the resist pattern 104 and the measured value measured in step S10 are displayed on the display 2.
  • the target line width of the final device pattern 104 is 300 nm
  • the Etch Shift line width of the device pattern 104-line width of the resist pattern 102 a
  • the line width of the resist pattern 102a is not finished to 35 O nm, the line width of the device pattern 104 will not reach the target 30 O nm, so that the resist It indicates that the target line width of the pattern 102a is 35 O nm. Then, a predetermined width is provided for the target line width, and the target width is displayed on the display 2 as an allowable range of the line width of the resist pattern 102a.
  • the operator can determine whether or not the line width of the resist pattern 104 is within the allowable range based on the displayed information. This eliminates the risk of incorrectly determining the line width of 04 as defective.
  • each wafer of one lot is first transferred onto the hot plate 18 shown in FIG. 1, and the resist pattern 104 is irradiated with ultraviolet rays while maintaining the wafer temperature at 120 C in an environment where the environment is controlled. To cure.
  • step S13 the wafers in one lot are put one by one into the etching apparatus 19 of FIG. 1, and the film 102 is etched using the resist pattern 104 as a mask, and the etching is performed. The remaining film 102 is used as a device pattern 102a. Thereafter, the device pattern 102a is removed.
  • step S14 in which the wafers in one lot are stored one by one in the second length measuring device 20 of FIG. 1, and the device patterns 102a of all the chips of each wafer are obtained. Measure the length.
  • the device pattern 102a to be measured a representative point in all chips is employed as in the uncorrected device pattern line width table 9 shown in FIG.
  • step S15 each of the lengths measured in step S14 is measured.
  • the device pattern line width of device pattern 102a is transferred to the device pattern line width data base 8.
  • a table 10 as shown in FIG. 12 (hereinafter referred to as a corrected device pattern line width table) is stored in the database 8 one by one for each wafer.
  • the width table 10 is addressed according to the above-described wafer information, and has the in-plane distribution of the line width of the device pattern 102a as data.
  • step S16 the wafer of this one lot is paid out to a subsequent process, for example, a process of forming an insulating film.
  • step S18 exposure and development are performed on the pilot wafer at the beginning of one lot. Then, the line width of the resist pattern 104 of the pilot wafer is measured by a length measuring device. Next, the process proceeds to step S19, calculates how much the measured value measured in step S20 is from the target value of the line width of the resist pattern 104, and based on the deviation amount. The exposure time for the subsequent product wafer is corrected for each chip. Such exposure time correction methods are well established in existing exposure processes.
  • step S20 in which the product wafers in one lot are flowed one by one into the exposure apparatus 14 in FIG. 1, and the photoresist on the product wafer is calculated using the exposure time calculated for each chip above. Exposure of 103 one chip at a time. Then, PEB is performed on the exposed photoresist 103 on the hot plate 15 in FIG.
  • step S21 where all the wafers in one lot are stored in the developing device 16 to develop the photoresist 103, and a resist pattern 104 is formed on all the wafers.
  • step S22 the first length measuring device 17 such as a CD-SEM is used. Measure the line width of dist pattern 104. This length measurement is performed for all product wafers in one lot, and is measured at representative points of all chips on each wafer. To increase throughput, instead of all wafers, about 2 to 5 wafers per lot may be extracted and their side length may be set.
  • the first length measuring device 17 such as a CD-SEM is used.
  • step S23 in which the product wafers in one unit are put one by one into the etching apparatus 19 of FIG. 1, and the film 102 is etched while using the resist pattern 104 as a mask. Then, the film 102 left by the etching is used as a device pattern 102 a.
  • step S24 in which the product wafers in one lot are stored one by one in the second length measuring device 20 of FIG. 1, and the device patterns 102a of all the chips of each wafer are measured there. Lengthen. As a device pattern to be measured, a pattern at a representative point predetermined in common to all chips is used.
  • step S25 in which the line width distribution of the resist pattern 104 after development measured in step S22 is transferred to the resist pattern line width data 5 and the step It is determined whether or not the in-line distribution of the device pattern 102 a after etching measured in S 23 is transferred to the device pattern line width database 8.
  • the transfer is determined to be (YES) when, for example, the current lot is a new variety and it is expected that many lots of the same variety will continue to flow in the future.
  • step S26 in which the in-line distribution of the resist pattern 104 is determined according to a table 6 (hereinafter referred to as an uncorrected resist pattern line width table) as shown in FIG.
  • the data is stored in the resist pattern line width database 5 for each wafer.
  • the uncorrected resist pattern line width table (first uncorrected table) 6 the wafer information described above is added. And a table number is assigned to each of them.
  • Each table 6 has as data the in-plane distribution of the line width of the resist pattern 104 measured in step S22.
  • the in-plane distribution of the device pattern 102 a is stored in the device pattern line width database 8 in the form of an uncorrected device pattern line width table (second uncorrected table) 9 shown in FIG. Store each time.
  • storing the table 9 in the device pattern line width database 8 increases the number of tables 9 to be stored.
  • the operation is likely to be determined to be possible (YES) from the past history in step S5. Therefore, the probability that all exposure corrections are performed automatically increases. As a result, the burden on the operator due to manual exposure correction can be reduced, and the throughput of the exposure process can be increased.
  • step S6 After the completion of step S6, the process proceeds to step S16 in FIG. 5 described above, and the lot is paid out to the next process.
  • step S25 it is determined that the in-plane distribution of the line width is not transferred to the pre-correction database 9 (NO). This is a case where the flow is sporadic. Since such wafers show a line width distribution having a different tendency from that of the product wafer, if the in-plane distribution of the line width is transferred to databases 5 and 9, each wafer will have a different The tendency of the data stored in resources 5 and 9 is disturbed, and its reliability is reduced. Therefore, it is not preferable to transfer the in-plane distribution of the line width to the databases 5 and 9 for such a wafer, and it is preferable to determine NO in step S25.
  • step S4 among semiconductor wafers manufactured in the past (uncorrected device pattern line width table 9), those having the same wafer information as the current semiconductor wafer Is extracted.
  • step S6 was the variation in the line width of the device pattern 102a in the reference chip in the semiconductor wafer extracted in step S4 within the allowable range over the past semiconductor wafers extracted? Determine whether or not. Thereafter, when it is determined that the variation falls within the allowable range, the exposure time of the target semiconductor wafer is corrected for each chip using the exposure correction table ′.
  • the variation in the line width of the device pattern 102a is a measure of whether the line width is statistically and stably distributed in the extracted past wafers.
  • step S5 it is determined whether or not the number of past semiconductor wafers extracted is equal to or greater than the reference value, and if it is equal to or greater than the reference value, the process proceeds to step S6. Therefore, the reliability of the line width distribution is prevented from being statistically reduced due to the small number of past semiconductor wafers extracted, and the exposure time can be corrected more accurately.
  • the line width of the resist pattern 104 varies depending on the type of the resist and the wafer temperature during PEB.
  • the device pattern generated by these factors is obtained.
  • the line width error of 102a can be absorbed, and exposure correction can be performed more accurately.
  • the above wafer information is used when such a chemically amplified resist is used. Is particularly preferred.
  • the line width of the resist pattern 104 varies depending on the wafer temperature when the resist pattern 104 is cured with ultraviolet light.
  • wafer information that includes elements that affect the finished line width of the device pattern 102a regardless of the resist type, variations in line width due to those elements are absorbed.
  • Such elements include, for example, the type of chip represented by DRAM, FeRAM, EEPROM, etc., the type of coating device used for coating the photoresist 1, coating conditions in the coating device, and the film. There are etching conditions for etching, and a layer on which a device pattern is formed.
  • FIG. 14 is a graph showing the line width distribution of the device pattern 102a before and after the exposure amount is corrected according to the above embodiment in the wafer of the type shown in FIG.
  • the line width of the device pattern 102a before the correction is not uniform in the wafer surface, but the line width distribution after the correction is evenly uniform in the wafer surface.
  • FIG. 15 is a graph showing the line width distribution of the device pattern before and after correcting the exposure amount according to the above-described embodiment in the wafer of the type shown in FIG.
  • the line width distribution before correction is not concentric, so the method of Patent Document 2 cannot perform exposure correction with high accuracy. By doing so, the line width distribution can be made uniform as shown in the figure.
  • step S7 the exposure correction table 2 2 in which the line width W of the device pattern 102 a is associated with the exposure time T
  • the exposure correction table is addressed by the wafer information described above.
  • step S6 the past variation of the device pattern 102a was determined using the uncorrected device pattern line width table 9, but instead, the uncorrected resist pattern as shown in FIG. 13 was used instead.
  • the past variation of the resist pattern 104 may be determined by using the pattern line width table 6.

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Abstract

フォトレジストに対する露光時間を算出する工程が、（ａ）対象となる半導体ウエハ１０１と同じウエハ情報を有する過去に製造された複数の半導体ウエハ１０１内の基準チップにおけるデバイスパターン１０４又はレジストパターン１０２ａの線幅のバラツキが、過去の複数の半導体ウエハ１０１にわたって許容範囲内に収まっていたか否かを判断するステップと、（ｂ）ステップ（ａ）においてバラツキが許容範囲内に収まっていると判断された場合に、露光補正テーブル２２を用いて露光時間をチップ毎に補正するステップと、を備えたことを特徴とする半導体装置の製造方法。

Description

明 細 書 半導体装置の製造方法、及び、半導体装置製造システム 技術分野
本発明は、 半導体装置の製造方法、 及び、 半導体装置製造システムに 関する。 より詳しくは、 本発明は、 膜のパターニングに使用されるリソ グラフィー工程、エッチング工程を有する半導体装置の製造方法、及び、 半導体装置製造システムに関する。 背景技術
LSI等の半導体装置を製造するには、 絶縁膜や導電膜等の膜を所望の 形状に加工するため、 リソグラフィ一工程とそれに続くエッチング工程 とが行われる。 リソグラフィー工程では、 膜上にフォトレジストを塗布 した後それを露光、 現像してレジストパターンを作製する。 そして、 ェ ツチング工程では、 そのレジストパターンをマスクに使用しながら下地 の膜をエッチングして所望のデバイスパターンにする
リソグラフィ一工程における露光時間はレジストパターンの線幅に 影響を与えるので、 その露光時間の設定を誤ると、 最終的なデバイスパ ターンの線幅が目標の線幅からずれてしまい、 ひいては半導体装置の歩 留まりが低下してしまう。 そのため、 デバイスパ夕一ンの線幅を目標通 りにするため、 リソグラフィー工程における露光時間の管理方法が種々 提案されている。
例えば、 特許文献 1では、 フォトレジストのプリべ一クの終了から露 光が開始されるまでの時間が一定にならないと、 露光且つ現像後のフォ トレジストのパ夕一ン寸法のバラツキが大きくなるという観点から、 露 光条件を変えることによりパターン寸法のバラツキを防止している。
しかし、 この露光条件は同一ウェハ上の各チップ領域では変更されて いないので、 同一ウェハの同一面内の各チップ領域相互で生じるレジス トパターンの線幅の不均一性を防止することはできない。
また、 特許文献 2では、 リソグラフィー工程において、 ウェハに対 して同心円状の分布で露光量に違いを持たせ、 ウェハの中央部と周縁部 とでのレジス卜パターンの寸法を意図的に異ならせている。 これによれ ば、 ウェハの中央部と周縁部とにおけるエッチングレートの差に起因す る膜のパターン寸法のバラツキがレジストパターンの寸法の相違によ つて吸収され、 エッチング後に形成されるパターンの線幅がウェハ面内 で均一になるとされている。
しかしながら、 エッチング後のパターン寸法のバラツキは、 エツチレ —トの差によってのみ生じるわけではなく、 別の要因によっても生じる と考えられ、 更に或る要因によってはバラツキが同心円状にならないと も考えられる。 こうなると、 露光量分布を同心円状にしたことで、 ゥェ ハのある部位では、 エッチング後のパターン寸法の変動が吸収されるど ころかむしろ増幅されてしまう事態も予想され、 パターン寸法が目標値 から大きく外れてしまう恐れがある。
更に、 特許文献 2は、 ウェハ面内におけるパターン寸法のバラツキの みを考慮しており、 複数枚のウェハで構成される口ット内のバラツキに ついては考慮していない。
(特許文献 1 )
特開 2 0 0 1— 3 3 8 8 5 6号公報 （段落番号 0 0 2 5 )
(特許文献 2 )
特開 2 0 0 0— 2 7 7 4 2 3号公報 （段落番号 0 0 1 5〜 0 0 2
9 ) 発明の開示
本発明の目的は、 リソグラフィー、 エッチングによりウェハ上に形成 されるパターンの線幅のバラツキを最適化して小さくすることができ る半導体装置の製造方法、 及び、 半導体装置製造システムを提供するこ とにある。 本発明の第一の観点によれば、 半導体チップが多面取りされる半導 体ウェハ上に被エッチング膜を形成する工程と、 前記被エッチング膜 の上にフォトレジス卜を塗布する工程と、 前記フォ卜レジストに対する 露光時間を前記半導体チップ毎に算出する工程と、 前記算出された露光 時間により前記フォ 1、レジス卜にデバイスパターンを露光する工程と、 前記露光されたフォ卜レジス卜を現像してレジストパターンにするェ 程と、 前記レジストパターンをエッチングマスクに使用しながら前記被 エツチング膜をエツチングしてデバィスパターンにする工程と、 を有し、 前記露光時間を算出する工程は、 （a ) 対象となる前記半導体ウェハと 同じウェハ情報を有する過去に製造された複数の半導体ウェハ内の基 準チップにおける前記デバイスパターン又は前記レジストパターンの 線幅のバラツキが許容範囲内に収まっていたか否かを判断するステツ プと、 （b ) ステップ （ a ) においてバラツキが許容範囲内に収まって いると判断された場合に、 露光補正テーブルを用いて前記露光時間を前 記チップ毎に補正するステップと、 を備えた半導体装置の製造方法が提 供される。
これによれば、 ステップ （a ) において、 基準チップにおけるデバイ スパターンやレジストパターンの線幅のバラツキが、 過去に製造された 複数の半導体ウェハにわたつて許容範囲に収まっていると判断された 場合に、 ステップ （b ) に移行して半導体ウェハの露光時間をチップ毎 に補正する。 その線幅のバラツキは、 過去のウェハにおいて線幅が統計 的に安定に分布しているかどうかの一つの目安になるので、 上記のよう にバラツキを判断してから露光時間の補正行うことにより、 その露光時 間を精度良く補正することができ、 ひいては半導体装置の歩留まりを上 げることができる。
また、 ステップ （a ) の前に、 ステップ ( c ) として、 対象としてい る半導体ウェハと同じウェハ情報を有する半導体ウェハが、 過去に製造 された複数の半導体ウェハの中に基準値以上の数だけ存在するか否か を判断するステップを行ってもよい。 このステップ （c ) を行うと、 対 象としている半導体ウェハと同じウェハ情報を有する半導体ウェハが 過去に少数しか存在しないことに起因して線幅分布の信頼性が統計的 に低下するのが防がれ、 露光時間の補正を更に精度良く行うことができ る。
そして、 フォ トレジストとして化学増幅型レジストを使用すると共に、 そのフ トレジストを露光する工程の後、 且つ、 フォトレジストを現像 する工程の前に、 フォ トレジス卜に対して露光後のベーク（PEB: Post Exposure Bake)を施す工程を行ってもよい。 この場合は、 化学増幅型レ ジストの種類や PEB 時のウェハ温度によってレジストパターンの線幅 が変動するため、 上記で使用されるウェハ情報として、 少なくともレジ ストの種類と PEB 時のウェハ温度との少なくとも一方を含む情報を採 用することにより、 これらの要因によって生じるデバイスパターンの線 幅の誤差を吸収し、 露光補正をより正確に行うことができる。 なお、 上 記の情報として、 PEBを使用した装置や、 装置のユニット番号を更に含 むものを使用すると、 露光補正の正確性が更に増す。
PEB時のウェハ温度は、 KrFよりも短波長の露光光を使用する化学増 幅型レジス卜に大きな影響を与えるので、 このような化学増幅型レジス トを用いる場合に上記したウェハ情報を採用するのが特に好適である。 一方、 露光光として I線を使用するフォ トレジストの場合は、 レジス トパターンを紫外線でキュアする際のウェハ温度によってレジストパ ターンの線幅が変動するので、 そのキュア時の温度を含む情報を上記し たウェハ情報として使用することにより、 キュアによって生じるデバイ スパターンの線幅を吸収することができ、 正確な補正露光時間を得るこ とができる。
また、 本発明の第二の観点によれば、 半導体チップが多面取りされる 半導体ウェハ上の被エッチング膜にフォ トレジストを塗布する塗布装 置と、 前記フォトレジストを露光する露光装置と、 露光後の前記フォ ト レジストを現像してレジストパターンにする現像装置と、 前記レジスト パターンの線幅を測長する第 1測長器と、 前記レジストパターンをェッ チングマスクにし、 前記被エッチング膜をエッチングしてデバイスパ ターンにするエッチング装置と、 前記デバイスパターンの線幅を測長 する第 2測長器と、 前記第 1測長器と前記第 2測長器の少なくとも一方 の測長結果が格納される線幅データベース、 露光補正テーブルが格納さ れた露光補正データベース、 及び、 前記露光装置における露光時間を前 記チップ毎に算出する演算部を備えた制御手段と、 を有し、 前記線幅デ 一夕ベースには、 前記レジストパターン又は前記デバイスパターンのゥ ェハ面内における線幅分布を表す線幅テーブルが、 過去に製造された前 記半導体ウェハのウェハ情報によってァドレス付けされて蓄積され、 前 記演算部は、 （ a ) 対象となる前記半導体ウェハと同じウェハ情報によ りアドレス付けされた線幅テーブルを前記線幅データベースから抽出 し、 該抽出された線幅テーブル内の基準チップにおける前記デバイスパ ターン又は前記レジストパターンの線幅のバラツキが、 前記抽出された テーブルにわたって許容範囲内に収まっていたか否かを判断するステ ップと、 （b ) ステップ （a ) においてバラツキが許容範囲に収まって いると判断された場合に、 露光補正テーブルを用いて前記露光時間を前 記チップ毎に補正するステップと、 を行い、 前記露光装置は、 前記演算 部により前記チップ毎に算出された前記露光時間に基づいて露光を実 行する半導体装置製造システムが提供される。
このような半導体装置製造システムによれば、 上記した本発明の第 1 の観点と同様の理由によって、 露光時間を精度良く補正することができ、 半導体装置の歩留まりを向上させることが可能となる。 図面の簡単な説明
図 1は、 本発明の実施の形態に係る半導体装置製造システムの構成図 であり ；
図 2 ( a ) 〜 （d ) は、 本発明の実施の形態に係る半導体装置の製造 方法を工程順に示す断面図であり ；
図 3は、 本発明の実施の形態を適用しない場合における、 レジストパ ターンとデバイスパターンのそれぞれの線幅のウェハ面内における分 布を CD-SEMによって測長して得られた三次元グラフであり ； 図 4は、 図 3とは別の品種のチップが多面取りされる半導体ウェハに おいて、 本発明の実施の形態を適用しない場合の、 レジストパターンと デバイスパターンのそれぞれの線幅のウェハ面内における分布を CD-SEMによって測長して得られた三次元グラフであり ；
図 5は、 本発明の実施の形態に係る半導体装置の製造方法について示 すフローチャート (その 1 ) であり ；
図 6は、 本発明の実施の形態に係る半導体装置の製造方法について示 すフローチャート （その 2 ) であり ；
図 7は、 本発明の実施の形態において使用される未補正デバイスパタ 一ン線幅テーブルの一例を示す図であり ；
図 8は、 本発明の実施の形態において、 CPUの演算内容を模式的に表 す図であり ；
図 9は、 本発明の実施の形態において使用される露光補正テーブルの 一例を示す図であり ；
図 1 0は、 本発明の実施の形態において使用される、 図 9とは別の品 種のウェハに対する露光補正テーブルの一例を示す図であり ；
図 1 1は、 本発明の実施の形態において使用される補正済レジストパ ターン線幅テーブルの一例を示す図であり ；
図 1 2は、 本発明の実施の形態において使用される補正済デバイスパ ターン線幅テーブルの一例を示す図であり ；
図 1 3は、 本発明の実施の形態において使用される未補正レジストパ ターン線幅テーブルの一例を示す図であり ；
図 1 4は、 図 3に示した品種のウェハにおいて、 本発明の実施の形態 によって露光量を補正する前と後でのデバイスパターンの線幅分布を 示すグラフであり ；
図 1 5は、 図 4に示した品種のウェハにおいて、 本発明の実施の形態 によつて露光量を補正する前と後でのデバイスパターンの線幅分布を 示すグラフである。 発明の実施をするための最良の形態
以下に、 本発明の実施の形態を図面に基づいて説明する。
図 1は、 本実施形態に係る半導体装置製造システムの構成図である。 半導体ウェハ wは、 リソグラフィー工程に流されると、まずコータ（塗 布装置) 1 3に入れられてフォトレジストが塗布される。 その後、 ゥェ ハ Wはステツパ等の露光装置 1 4に移され、 例えば、 配線パターン等が ウェハ Wの各チップ毎に 1ショットづっ投影される。 なお、 ステツパに 代えて、 スキャナを露光装置 1 4として使用してもよい。
次いで、 ホッ トプレート 1 5上において露光後のベーク （PEB: Post Exposure Bake) を行った後、 現像装置 1 6においてフォトレジストを現 像し、 レジストパターンを作製する。 そして、 そのレジストパターンの 線幅が目標の寸法になっているか否かを判断するため、 レジストパター ンの線幅を第 1測長器 1 7で測長する。 その測長器としては、 CD-SEM Critical Dimension Scanning Electron Microscope を用レ し— 良レ し、 光子 エリプソ技術を使用した光学測長器を用いてもよい。 そして、 リソダラ フィー工程の最後に、 レジストパターンのキュアがホットプレート 1 8 上において紫外線を照射しながら行われる。
リソグラフィ一工程の後、 ウェハ Wはエッチング工程に移され、 エツ チング工程で作製したレジストパターンをマスクにして絶縁膜や導電 膜等の膜をエッチング装置 1 9内においてエッチングし、 エッチングさ れずに残った膜よりなるデバイスパターンを作製する。 その後に、 得ら れたデバイスパターンが目標の寸法になっているか否かを調べるため、 第 2測長器 2 0においてパターンの線幅が測長される。 第 2測長器 2 0 は、 リソグラフィー工程で使用した第 1測長器 1 8で代用してもよく、 CD-SEM、 光学式測長器のいずれであってもよい。
上記したリソグラフィ一工程ゃェツチング工程で使用される各半導 体製造装置 1 3〜 2 0は、 ホストコンピュータ （制御手段） 1によって 制御されており、 オペレータによってその動作が管理されている。 ホストコンピュータ 1は、 上記の各半導体製造装置 1 3〜 2 0への デ一夕入出力を所定の信号フォーマツ トで行うためのィンターフェイ ス 1 2を備える。 第 1、 第 2測長器 1 7、 2 0からインターフェイス 1 を介してホストコンピュータ 1に取り込まれた線幅データは、 システム バス 1 1を介してレジストパターン用線幅データベース （第 1線幅デー 夕ベース） 5、 デバイスパターン用線幅データベース （第 2線幅データ ベース) 8等に取り込まれる。 なお、 これらのデータベース 5、 8に格 納されるデータの詳細については後述する。
上記した各半導体製造装置 1 3〜 2 0の状態やウェハの履歴等は、 シ ステムバス 1 1に接続されたディスプレイ 2上に表示され、 それにより オペレータが現在の工程の様子を把握することができる。 そして、 ホス トコンピュ一夕 1に対する指示は、 システムパス 1 1に接続されたキ一 ポ一ド 4をオペレータが操作することにより行われる。
システムバス 1 1には更に CPU (演算部） 3が接続されており、 その CPU 3は、 各半導体製造装置 1 3〜 2 0の制御に必要な論理演算を実行 する機能や、 ディスプレイ 2、 キーボード 4、 現像後の線幅データべ一 ス 5、 エッチング後の線幅データベース 8の動作を管理する機能を有す る。
次に、 図 1のシステムを用いた半導体装置の製造方法について説明す る。 図 2 ( a ) 〜 （d ) は、 本実施形態に係る半導体装置の製造方法を 工程順に示す断面図である。
まず、図 2 ( a )に示す断面構造を得るまでの工程について説明する。 シリコンウェハ等の半導体ウェハ 1 0 1上に、 後でパ夕一エングされ てデバイスパターンとなる膜 1 0 2として Si02膜を CVD法 (化学的気 相成長法） により厚さ約 3 0 O nm 程度に形成する。 なお、 露光光の反 射を防止する反射防止膜として、 BARC(Bottom Side Antireflective Coating)を予め半導体ウェハ 1 0 1の上に塗布しておいても良いし、 TARC(Top Side Antireflective Coating)を膜 1 0 2の上に塗布しても良レ 。 また、 特に限定されないが、 半導体ウェハ 1 0 1としては、 チップ が多面取りされる 6インチ、 8インチ、 1 2インチのシリコンウェハ を用いるのが好ましい。 図 2 ( a ) と後続の断面図は、 そのようなシリ コンウェハの一つのチップにおける断面図である。
その後に、 半導体ウェハ 1 0 1を図 1のコ一夕 1 3内に容れて回転数 3 0 0 O rpmで回転させ、 ポジ型の化学増幅型レジストを膜 1 0 2上に 約 1〜 2 cc滴下することにより、 フォ卜レジス卜 1 0 3を膜 1 0 2上に 塗布する。なお、コータ 1 3における塗布条件はこれに限定されず、種々 に最適化してよい。
次に、 半導体ウェハ 1 0 1を図 1の露光装置 1 4内に搬送し、 そこで フォトレジスト 1 0 3を露光する。 本実施形態では、 露光装置 1 4とし てステツパを使用し、 半導体ウェハ 1 0 1の各チップ毎に 1ショットづ つパターンを露光してく。
これにより、 図 2 ( b ) に示すように、 露光パターン形状の感光部 1 0 3 bがフォトレジスト 1 0 3に形成され、 それ以外の部分のフォトレ ジスト 1 0 3は感光されずに非感光部 1 0 3 aとなる。 上記したように、 フォトレジスト 1 0 3は化学増幅型のレジストなので、 露光光が照射さ れた感光部 1 0 3 aには酸が発生する。
その後に、 半導体ウェハ 1 0 1を図 1のホットプレ一ト 1 5上に搬送 し、 ァミンが除去されて環境制御がなされた雰囲気中で基板温度を 1 2 0 Cに設定してフォトレジスト 1 0 3をべ一クする。 このべークは、 PEB(Post Exposure Baking)とも呼ばれ、 感光部 1 0 3 bにおける酸の生 成を加速させるために行われる。
次いで、 図 1の現像装置 1 6内においてフォトレジスト 1 0 3を現像 することにより、 図 2 ( c ) に示すように、 酸が存在する感光部 1 0 3 bを除去し、 残存する非感光部 1 0 3 aをレジストパターン 1 0 4とし て使用する。
次に、 このレジストパターン 1 0 4の線幅が目標値となっているか否 かを調べるため、 半導体ウェハ 1 0 1を図 1の第 1測長装置 1 7内に搬 送し、 そこでレジストパターン 1 0 4の線幅を測長する。
その後、 レジストパターン 1 0 4を完全に架橋させるために、 半導 体ウェハ 1 0 1を図 1のホッ トプレー卜 1 8上に搬送し、 そこで紫外線 を照射しながらレジストパターン.1 0 4を加熱してキュアする。
続いて、 図 1のエッチング装置 1 9が有するエッチングチャンバ (不 図示） 内に半導体ウェハ 1 0 1を容れる。 エッチングチャンバの種類は 特に限定されず、 例えば RIE(Reactive Ion Etching)等のチヤンバを使用し 得る。 そして、 図 2 ( d ) に示すように、 レジストパターン 1 0 4をマ スクとして使用し、 その下の膜 1 0 2をエッチングしてデバイスパター ン 1 0 2 aとする。
そのデバイスパターン 1 0 2 aは、 特に限定されないが、 例えば配線 パターンやキヤパシタ誘電体膜のパタ一ンである。
この後に、 例えば酸素雰囲気中のアツシングにより、 レジストパ夕一 ン 1 0 4を灰化して除去する。
ところで、 このデバイスパターン 1 0 2 aは、 半導体ウェハ 1 0 1の 全てのチップの同じ部分に着目した場合、 その全てのチップにおいて同 じ線幅を有する必要がある。 そこで、 本願発明者は、 その線幅が半導体 ウェハ 1 0 1の面内においてどのように分布するかについて調査した。 その調査結果を図 3に示す。
図 3は、 レジストパターン 1 0 3とデバイスパターン 1 0 2 aの線幅 のウェハ面内における分布を CD-SEM によって測定した結果を示す三 次元グラフである。 各グラフにおける x、 y 座標は、 同図右側に示すゥ ェハのチップの位置を示し、 z座標が線幅を表す。
このうち、 「現像後」 の欄に示されるグラフは、 フォトレジスト 1 0 3を現像して得たレジストパターン 1 0 4のウェハ面内における線幅 分布を表し、 「キュア後」 の欄に示されるグラフは、 レジス卜パターン 1 0 4をキュアした後のレジス卜パターン 1 0 4の線幅分布を表す。 そ して、 「エッチング後」 の欄に示されるグラフは、 最終的な管理対象と なるデバイスパターン 1 0 2 aの線幅を表す。 なお、 それぞれのグラフにおいて、 O.F とはウェハのオリエンテー シヨンフラットが向いている方向を意味する。「現像後」、「キュア後」、 「エッチング後」 のそれぞれの檷において左右二つのグラフが示されて いるが、 右側のグラフは左側のグラフを時計周りに 9 0 ° 回転させたも のであって、 両グラフは同じウェハの測定結果を表す。
図 3の 「現像後」 と 「キュア後」 とを比較すると、 レジストパターン 1 0 4の線幅分布は両者ともウェハ面内において略同傾向を示す。 一方、 「エッチング後」 に示されるデバイスパターン 1 0 2 aの線幅分布を見 ると、 その分布傾向は、 「現像後」 や 「キュア後」 に示されるレジスト パターン 1 0 4とは異なった傾向を示す。
「エッチング後」 に示されるデバイスパターン 1 0 2 aの線幅は、 ゥ ェハの周縁部分のチップでは細く、 ウェハの中央付近のチップで太くな つており、 ウェハ全面にわたって一様に分布しているとは言えない。 よ つて、 後述するようにステツパの露光量を各チップ毎に異ならせ、 ゥェ ハの全てのチップにおいてデバイスパターン 1 0 2 aの線幅が同じ値 になるようにする必要がある。
図 4は、 図 3とは別の品種のチップが多面取りされるウェハに対して 図 3と同じ調査をおこなって得た三次元グラフである。
図 3と図 4を比較すると、 チップの品種が異なると、 最終的なデバイ スパターン 1 0 2 aの分布も異なることが理解される。
これは、 品種が異なるウェハでは、 使用するフォトレジスト 1 0 3 、 コ一夕 1 3、 ホットプレート 1 5、 1 8も異なり、 これらの材料や装置 環境におけるバラツキ成分が種類の異なるウェハに対して異なった形 で現れるためである。 なお、 ここでは品種の違いを考えたが、 同じ品種 であっても、 デバイスパターン 1 0 2 aの層が異なれば上記のようにデ バイスパターン 1 0 2 aの面内分布も異なった傾向となる。 同じ品種の 異なる層とは、 例えば、 同一チップ内の一層目の配線層と二層目の配線 層や、 配線層と層間絶縁層等を指す。
また、 図 4の 「エッチング後」 のグラフ、 すなわちデバイスパターン 1 0 2 aの分布を見ると、 その線幅がウェハの中心に対して同心円状 に分布していないことが判る。 従って、 線幅分布が同心円状であるこ • とを前提とし、 露光量を同心円状に変化させる特許文献 2に記載の方法 は、 図 4のような線幅分布を示すデバイスパターン 1 0 2 aに対しては 有効ではない。
そこで、 デバイスパターン 1 0 2 aの線幅分布の仕方によらず、 その 線幅をウェハ面内で略同じ値に補正するために、 本実施形態では図 5、 図 6に示すフローチヤ一トに従ってステツパの露光量を補正する。
図 5、 図 6は、 本実施形態に係る半導体装置の製造方法について示す フローチャートであって、 図 1のコ一夕 1 3を出たウェハに対する処理 手順を示す図である。 また、 説明の都合上、 以下では既述の図 1、 図 2 も参照する。
まず、 図 2 ( a ) に示した工程を 1ロットのウェハに対して行い、 各 ウェハに対してフォトレジスト 1 0 3を塗布する。 1ロットに含まれる ウェハの枚数は、 特に限定されないが、 例えば試験用に使用される 1枚 のパイロットウェハと、 2 4枚の製品ウェハの合計 2 5枚である。
次いで、 ステップ S 1において、 露光装置 1 4における露光時間の補 正を本発明の方法で行うか否かを判断する。 この判断は、 オペレータが ディスプレイ 2を見ながらキーポード 4を操作することで行われる。 ステップ S 1で露光補正をしないと判断されるのは、 例えば、 今から 流そうとするロッ トが新品種の場合である。 これは、 新品種に対して本 実施形態の露光補正を行うと、後述するように、今までデータベース 5、 8に蓄積していなかった新しい傾向の線幅分布がデータべ一ス 5、 8に 落とされ、 データベース内のデ一夕の傾向が乱されてしまうからである。 よって、 新品種に対しては補正をしない (NO)と判断し、 後述の通常処 理に移行するのが好ましい。
一方、 ステップ S 1で補正をすると判断されるのは、 例えば、 流され るロッ トが今までに何度も露光工程に流されている既存の品種の場合 である。 この場合は、 データベース 5、 8内に蓄積されている線幅分布 と同じ傾向の線幅分布がこのロットでも得られると期待できるため、 たとえその線幅分布をデータベース 5 、 8に落としても、 データべ一 ス 5、 8内にあるデータの傾向が乱されることはない。
ステツプ S 1において補正をする（YES)と判断した場合は、 ステップ S 2に移行し、 露光時間の補正を図 1のホストコンピュータ 1で自動的 に行うか、 或いはホス卜コンピュータ 1に頼らずオペレータが手動で行 うかを判断する。 この判断も、 ステップ S 1と同様に、 オペレータがデ イスプレイ 2を見ながらキーポード 4を操作することにより行われる。 ステップ S 2で露光時間の補正を手動で行う場合としては、 例えば、 対象となるウェハが、 開発目的や実験目的で露光工程に単発的に流され る場合がある。 これは、 そのようなウェハに対して補正を自動で行って しまうと、 ステップ S 1で説明したのと同様の理由によってデータバ一 ス 5、 8内のデータの傾向が乱されてしまうからである。 また、 開発目 的や実験目的で流されるウェハは、 製品ウェハのように 1ロットづつま とまって流されるのは稀であり、 一枚又は数枚程度の単位でしか露光ェ 程に流されないので、 それを製品ウェハ用の通常処理にまわすことはで きず、 手動で露光補正をする必要がある。
一方、 露光時間の補正を自動で行うとステップ S 2において判断され る場合としては、 ステップ S 1と同様に、 流されるロットが今までに何 度も露光工程に流されている既存の品種の場合がある。 この場合は、 ス テツプ S 1で説明したのと同様の理由により、 データベース 5、 8内の デ一夕の傾向が乱されることはない。
ステップ S 2で「自動」と判断された場合は、ステップ S 3に移行し、 今から流そうとするウェハの情報をホストコンピュータ 1に入力する。 入力される情報としては、 最終的なデバイスパターン 1 0 2 aの線幅の ウェハ面内分布に影響を与えるものが採用され、 例えば、 製品の品種、 層、フォトレジスト 1 0 3の種類、エッチング条件、コ一夕 1 3の機種、 コ一夕 1 3におけるスピンコートの条件、 PEB 時のウェハ温度、 及び、 フォトレジスト 1 0 3のキュア時のウェハ温度等がある。 この入力作業は、 ディスプレイ 2を見ながらオペレータがキーポー ド 4を操作することにより行われる。 また、 このウェハ情報は、 1口 ット内の 2 5枚のウェハのそれぞれに共通なので、 オペレータは 1ロッ トにっき一回だけこのウェハ情報の入力を行えばよい。 なお、 このよう な手入力に代えて、 製造ラインのバーコ一ドに上記のウェハ情報をあら かじめ含ませておき、 そのバーコ一ドを読み取ることで自動的にウェハ 情報を入力してもよい。
次いで、 ステップ S 4に移行し、 ステップ S 3で入力された情報を基 に CPU 3がデバイスパターン用線幅データべ一ス 8と通信を行う。
ここで、 線幅データベース 8には、 過去に本発明の方法で露光量補正 を行わなかった場合に得られたデバイスパターン 1 0 2 aの線幅分布 がテーブル 9 (以下、 未補正デバイスパターン線幅テーブルと言う） の 形で複数蓄積されている。 この未補正デバイスパターン線幅テーブル 9 一例は図 7に示す通りであり、 上記したウェハ情報が各々のテーブルの アドレスとなり、 それぞれのテーブル 9にはテ一ブル番号が付与されて いる。
そして、 上記のアドレス、 即ちウェハ情報を一つ指定すると、 そのゥ ェハ情報に含まれる条件に一致するテーブル 9が抽出される。 抽出され たテーブル 9の各々は、 そのウェハ情報に従って過去作成されたデバイ スパターン 1 0 2 aの線幅の面内分布を表す。 線幅の面内分布とは、 図 7に示すように、 ウェハ内の全てのチップにそのチップの代表点におけ るデバイスパターンの線幅を割り当てたものを言い、 その代表点として は、全てのチップにおいて同じ点、例えばチップの中心点が用いられる。 なお、 上記のテーブル 9とそのテーブルが表すウェハとは一対一に対 応するので、 以下ではこのテーブル 9のことを単にウェハと言う場合も める。
ステップ S 4では、 このように入力されたウェハ情報に一致するテー ブル 9が読み出されるのであるが、 今対象としているウェハと同一の品 種のウェハを過去に多数流した場合は、 このように読み出されるテープ ル 9が多数存在すると期待できる。 これに対し、 同一のウェハを過去 に余り流していない場合は読み出されるテーブル 9の数も少なくなる。 読み出されたテーブル 9の数が多いと、 テーブル 9内の線幅分布の信 頼性が統計的に向上するので、 読み出されたテーブル 9における線幅分 布を基にして精度良く露光量を補正することができる。
一方、 そのようなテーブル 9の数が少ないと、 線幅分布の信頼性が統 計的に低下してしまうので、 そのテーブル 9を基にしたのでは露光量の 補正が荒くなつてしまう。
このように、 ステップ S 4で読み出されるテーブル 9の数は、 過去に データベース 8に蓄積したテーブル 9を基にして今から流そうとする ウェハの露光量補正を精度良く行えるか否かを判断する一つの基準と なる。
そこで、 ステップ S 4を終了した後はステップ S 5に移行し、 ステツ プ S 4で抽出されたテーブル 9の数を計数し、 その計数値が基準値以上 であるか否かを判断し、 基準値以上となった場合に、 過去に蓄積したデ 一夕ベースを基にして正確な露光量の補正が可能であると判断する。 そ して、 抽出されたテーブル 9の数の計数値が基準値よりも小さいと判断 された場合は、 過去のデータベースを基にしたのでは正確な露光量補正 ができないと判断し、 後述するような通常の露光処理に移行する。
このとき採用される基準値は、 特に限定されないが、 例えば 5個以上 とする。
そして、 ステップ S 5において補正可能である（YES)と判断された場 合はステップ S 6に移行する。
ステップ S 6では、 ステップ S4 で読み出された各テーブルから、 複 数の基準チップ、 例えば、 ウェハ中心の 1チップとウェハ周縁部の 4チ ップの計 5チップが抽出される。 この 5チップの位置は、 図 8の太線で 示すように、 ウェハの略中心である （D、 4 ) と、 ウェハ周縁部の 4点 の （A、 4 )、 （D、 1 )、 ( D、 8 )、 ( 1-1、 4 ) である。 また、 これらの チップは、 抽出された各テーブルについて同じチップを採用する必要が ある。 '
このように基準チップを抽出した後は、 図 8に示すように、 抽出さ れた各テーブルについて、 位置 （A、 4 ) での線幅を抽出する。 なお、 図 8は、 CPU 3の演算内容を模式的に表す図であり、 その例では、 テ一 ブル番号が 3、 5、 6、 9、 1 1、 1 2、 1 7の計 7個のテーブルがス テツプ S 4で抽出され、 この各々のテーブルの線幅が図示のように抽出 されている。
その後、 この位置（A、 4 )での線幅を各テーブルにわたって平均し、 その平均値 WA Vを算出する。 更に、 この平均値 WA Vの + Z— 1 0 %に ある範囲を算出し、 それを位置 （A、 4 ) における線幅の許容範囲とす る。そして、抽出されたテーブル内での線幅の最大値と最小値とを求め、 これらが共に許容範囲にあるか否かを判断することにより、 位置 （A、 4 ) における線幅が、 抽出された全てのテーブルにおいてこの許容範囲 にあるか否かが判断される。
また、 これと同じことを他のチップ位置 （（A、 3 )、 （B、 2 )、 ···） でも行い、 それぞれの位置について、 線幅が許容範囲にあるか否かが判 断される。
ここで、 抽出された 5つの基準チップの少なくとも一つにおいて線幅 が許容範囲に無い場合は、 デバイスパターン 1 0 2 aの線幅が抽出され た各テ一ブルにわたってランダムに分布していると判断される。 この場 合は、 抽出されたテーブルにおける線幅の分布が統計的に安定していな いので、 そのテ一ブルを用いて精度良く露光量を補正することができな レ よって、 この場合は、 自動で露光量補正を行うのは危険であり、 後 述の通常の露.光処理に移行する。
一方、 5つの基準チップの全ておいて線幅が許容範囲に分布している 場合は、 デバイスパターンの線幅が抽出されたテーブルにわたって統計 的に安定にばらついていると判断され、 ステップ S 7に移行する。 図 8 の例では、 （D、 4 )、 （A、 4 )、 （D、 1 )、 （D、 8 )、 （H、 4 ) の 5 つの基準チップの全てにおいて線幅が許容範囲に分布しているので、 バ ラツキが安定であると判断され、 ステップ S 7に移行する。
そのステツプ S 7では、 CPU 3が露光補正データベース 2 1と通信 し、 ステップ S 3で入力されたウェハ情報と一致する露光補正テーブル 2 2を抽出する。
図 9は、 その露光補正テ一ブル 2 2の一例であって、 一つのテーブル には露光時間 Tと、その露光時間 Tで露光した場合のデバイスパターン の線幅 Wとが対応 W=f(T)により対応づけられて格納されており、 各々 のテ一ブルはウェハ情報によってァドレツシングされる。 但し、 この例 では、 f を Tの有限次数の多項式で近似している。 また、 図 9のテープ ルは、 既述の図 3に示されるウェハと同じウェハ情報でアドレス指定を して抽出たものである。
」方、 図 1 0は、 既述の図 4に示されるウェハと同じウェハ情報でァ ドレス指定をして抽出された露光補正テ一ブル 2 2である。 このウェハ の品種は、 図 9に示されるものと異なるため、 その露光補正テーブルは 図 9とくらべて緩やかな傾きを示す。 このように異なる傾向となるのは、 ウェハ情報に含まれる条件、 例えば品種が異なると、 露光装置の NA (開 口数）、 絞りの大きさ等が図 9と異なり、 それにより露光マ一ジンも図 9と異なるためである。
各テ一ブル 2 2は、 ホストコンピュータ 1をセッ トアツプする前に、 与えられたウェハ情報に含まれる条件 （製品の品種、 層、 フォトレジス ト 1 0 3の種類、 エッチング条件、 コ一夕 1 3の機種、 コ一夕 1 3にお けるスピンコートの条件等） に基づき、 露光量を種々振ってデバイスパ ターンの線幅を変化させ、 その線幅を測長器で測長することにより作成 される。 そして、 得られた各テ一ブル 2 2は、 ホストコンピュータ 1を セットアップする際に露光補正デ一夕べ一ス 2 1に格納される。
CPU 3は、 この露光補正テーブル 2 2を使用し、 過去の露光量の履歴 に基づき、 ウェハ内の全チップにおける露光量の補正を次のようにして 行う。
例えば、 上記したデバイスパターン 1 0 2 aの線幅の設計値 W0が 1 9 5 O nmであり、 その線幅の平均値 WAVがあるチップにおいて 1 8 9 O nmであるとする。 その場合、 過去の平均露光時間 ^(WAV)は 5 2 O msecとなり、 設計値の 1 9 5 0 nmを得るための露光時間 f ^Wo)であ る 4 3 0 msecと比較して、 差分 Δ T = f ^WAV)— f-1(W0)= 9 0 msecだけ 露光時間が長い （オーバードーズ） ことが理解できる。 よって、 この場 合は、 過去の平均露光時間 ^(WAV) ( = 5 2 0 msec) から Δ Τ ( = 9 0 msec) を引くことで、 目標とする線幅 1 9 5 O nm を得るのに適正な露 光時間である 4 3 0秒を算出することが可能となる。
ステップ S7では、 このような計算を CPU 3がウェハ内の全チップに 対して行うことにより、 露光時間の補正が全チップに対して行われる。 上記は、 ステップ S 2で露光補正を自動で行うと判断した場合であつ たが、 対象となるウェハが開発目的や実験目的のウェハであり、 ステツ プ S 2で露光補正を手動で行うと判断された場合は、 ステップ S 2から ステップ S 1 7に移行する。
そのステップ S 1 7では、 対象となるウェハのウェハ情報に最も近い 露光補正テーブル 2 2を参照する。 その露光補正テーブル 2 2は、 露光 補正デ一夕ベース 2 1に格納されているのものを使用しても良いし、 露 光工程においてハードコピ一や電子ファイルの形態で保管されている ものを使用しても良い。 そして、 このような露光補正テーブルの中から 対象となるウェハのウェハ情報に最も近いものを選び出す際の基準は、 オペレータの経験や直感によって定まる。
このようにして露光補正テーブルを手動で選び出した後は、 既述した ステップ S 7の作業を手動で行い、 露光量の補正を行う。
ステップ S 2において手動、 自動のいずれを選択した場合であっても、 ステップ S 7を終了した後はステツプ S 8に移行する。
そのステップ S 8では、 1ロッ ト内に含まれるウェハを露光装置 1 4 に一枚づっ流し、 フォトレジスト 1 0 3をチップ毎に 1ショットづっ露 光していく。 このとさ、 各ショッ トの露光時間としては、 ステップ S7 で算出された露光時間を採用する。 その後、 1ロッ卜のウェハを図 1のホットプレート 1 5上に搬送し、 各ウェハのフォトレジスト 1 0 3に対して PEBを行う。その PEBは、 アミンが除去されて環境制御がなされた雰囲気中、 ウェハ温度 1 2 0 °C で行われる。
次いで、 ステップ S 9に移行し、 1ロット内の全ウェハを現像装置 1 6に容れてフォ卜レジス卜 1 0 3を現像し、 全ウェハ上にレジストパタ ーン 1 0 4を形成する。
その後に、 ステップ S 1 0に移行し、 CD-SEM等の第 1測長器 1 7で レジストパターン 1 0 4の線幅を測長する。 この測長は、 全ゥェ八の全 チップの代表点に対して行われる。
そして、 ステップ S 1 1に移行し、 ステップ S 1 0で測長した各ゥェ ハのレジストパターンの線幅を、 レジストパターン用線幅データベース
5に転送する。この転送により、図 1 1に示すようなテーブル 7 (以下、 補正済レジストパ夕一ン線幅テ一ブルと言う） がウェハ毎に一つずっデ 一夕ベース 5に格納されていく。 この補正済レジストパターン線幅テー ブル 7は、 既述のウェハ情報がアドレスとなり、 その各々にテーブル番 号が付与される。 そして、 各テーブル 7は、 レジストパターンの線幅の 面内分布をデータとして有する。
ところで、 本実施形態では、 最終的なデバイスパターン 1 0 2 aの線 幅を設計値に近づけるのであるが、 図 3に示したように、 デバイスパ夕 ーン 1 0 2 aの線幅分布とレジストパターン 1 0 4の線幅分布は必ず しも同じ傾向を有するとは限らない。 そのため、 一見したところ目標と するデバイスパターン 1 0 2 aの線幅よりも大きく外れた線幅のレジ ストパターン 1 0 4でも、 目標の線幅を有するデバイスパターン 1 0 2 aが作成できる場合もある。 ところが、 工程を管理するオペレータがこ のことを知らないと、 デバイスパターン 1 0 4の線幅から大きくはずれ た線幅を有するレジストパターン 1 0 2 aがオペレータの所に流れて きた際、 オペレータが誤つてそのレジストパターン 1 0 2 aを不良であ ると判断する恐れがある。 そこで、 次のステップ S I 2では、 1ロットの各々のウェハについ て、 レジストパターン 1 0 4の線幅の許容範囲と、 ステップ S 1 0で 測長した測長値とをディスプレイ 2に表示する。 例えば、 最終的なデバ イスパターン 1 0 4の線幅目標値が 3 0 0 nmであり、 Etch Shift (デバ イスパ夕一ン 1 0 4の線幅—レジストパターン 1 0 2 aの線幅） がー 5 O nm の場合を考える。 この場合、 レジストパターン 1 0 2 aの線幅を 3 5 O nm に仕上げないと、 デバイスパターン 1 0 4の線幅が目標とす る 3 0 O nm にならないので、 ディスプレイ 2上には、 レジス卜パター ン 1 0 2 aの線幅目標値が 3 5 O nm である旨を表示する。 そして、 こ の線幅目標値に所定の幅を設け、 それをレジストパターン 1 0 2 aの線 幅の許容範囲としてディスプレイ 2上に表示する。
このように許容範囲を表示することで、 オペレータは、 表示された情 報に基づいて、 レジストパターン 1 0 4の線幅が許容範囲内にあるか否 かを判断することができ、 レジストパターン 1 0 4の線幅を誤って不良 と判断する恐れが無くなる。
この後は、 まず、 1ロットの各ウェハを図 1のホットプレート 1 8上 に搬送し、 環境制御がなされた雰囲気中でウェハ温度を 1 2 0 Cに保持 しながらレジストパターン 1 0 4に紫外線を照射してキュアする。
次いで、 ステップ S 1 3に移行し、 1ロッ ト内のウェハを 1枚づっ図 1のエッチング装置 1 9内に入れ、 レジストパターン 1 0 4をマスクに しながら膜 1 0 2をエッチングし、 エッチングにより残った膜 1 0 2を デバイスパターン 1 0 2 aとする。 その後に、 デバイスパターン 1 0 2 aは除去される。
続いて、 ステップ S 1 4に移行して、 1ロッ ト内のウェハを一枚づっ 図 1の第 2測長器 2 0に容れ、 そこで各ウェハの全チップにおけるデバ イスパターン 1 0 2 aを測長する。 測長の対象となるデバイスパターン 1 0 2 aとしては、 図 7に示した未補正デバイスパターン線幅テーブル 9と同様に、 全チップにおける代表点が採用される。
その後、 ステップ S 1 5に移行し、 ステップ S 1 4で測長した各ゥェ ハのデバイスパターン 1 0 2 aの線幅を、 デバイスパターン用線幅デ 一夕ベース 8に転送する。 この転送により、 図 1 2に示すようなテー ブル 1 0 (以下、 補正済デバイスパターン線幅テーブルと言う） がゥェ ハ毎に一枚ずつデータベース 8に格納されていく この補正済デバイス パターン線幅テーブル 1 0は、 既述のウェハ情報によりァドレス付けさ れ、 デバイスパターン 1 0 2 aの線幅の面内分布をデータとして有する。 以上によって、 上記 1ロットのリソグラフィ一工程とエッチング工程 とが終了する。
この後は、 ステップ S 1 6に移行し、 この 1ロットのウェハを後続の 工程、 例えば絶縁膜の形成工程等に払い出しする。
ところで、 上記したステップ S l、 S 5、 S 6のいずれかで NOと判 断された場合は、 図 6に示す通常の露光処理のルーティンに移行する。
このルーティンでは、 まず、 ステップ S 1 8において、 1ロットの先 頭にあるパイロットウェハに対して露光、 現像を行う。 そして、 そのパ ィロッ トウェハのレジストパターン 1 0 4の線幅を測長器で測長する。 次いで、 ステップ S 1 9に移行し、 ステップ S 2 0で測長した測長値 が、 レジストパターン 1 0 4の線幅の目標値からどのくらいずれている かを算出し、 そのずれ量に基づいて後続の製品ウェハに対する露光時間 の補正をチップ毎に行う。 このような露光時間の補正方法は、 既存の露 光工程においては十分確立されている。
その後、 ステップ S 2 0に移行して、 1ロット内の製品ウェハを一枚 づっ図 1の露光装置 1 4に流し、 上でチップ毎に算出された露光時間を 用いて製品ウェハ上のフォトレジスト 1 0 3を 1チップづっ露光して いく。 そして、 図 1のホットプレート 1 5において、 露光後のフォトレ ジスト 1 0 3に対して PEBを行う。
次いで、 ステップ S 2 1に移行し、 1ロット内の全ウェハを現像装置 1 6に容れてフォトレジスト 1 0 3を現像し、 全ウェハ上にレジストパ ターン 1 0 4を形成する。
続いて、 ステップ S 2 2に移行し、 CD-SEM等の第 1測長器 1 7でレ ジストパターン 1 0 4の線幅を測長する。 この測長は、 1ロットの全 製品ウェハに対して行われ、 各ウェハの全チップにける代表点におい て測長される。なお、スループットを高めるために、全ウェハではなく、 1ロット中 2〜 5枚程度抜き取って、 それらに対して側長を行ってもよ い
その後に、 1ロット内の製品ウェハを図 1のホッ 卜プレート 1 8上に 搬送し、 レジストパターン 1 0 4を加熱しながら紫外線でキュアする。 次いで、 ステップ S 2 3に移行し、 1口ッ ト内の製品ウェハを 1枚づ つ図 1のエッチング装置 1 9内に入れ、 レジストパターン 1 0 4をマス クにしながら膜 1 0 2をエッチングし、 エッチングにより残った膜 1 0 2をデバイスパターン 1 0 2 aとする。
続いて、 ステップ S 2 4に移行して、 1ロット内の製品ウェハを一枚 づっ図 1の第 2測長器 2 0に容れ、 そこで各ウェハの全チップにおける デバイスパターン 1 0 2 aを測長する。 測長の対象となるデバイスパ夕 ーンとしては、 全チップに共通に予め定められた代表点におけるパター ンを採用する。
次に、 ステップ S 2 5に移行し、 ステップ S 2 2で測長した現像後の レジストパターン 1 0 4の線幅面内分布をレジストパターン用線幅デ —夕ベース 5に転送し、 且つ、 ステップ S 2 3で測長したエッチング後 のデバイスパターン 1 0 2 aの線幅面内分布をデバイスパターン線幅 デ—夕べ—ス 8に転送するか否かを判断する。
この判断において、 転送する（YES)と判断されるのは、 例えば、 今流 しているロッ卜が新品種であり、 今後も同品種のロットを多く流すと予 想される場合である。
このような場合は、 ステップ S 2 6に移行し、 レジストパターン 1 0 4の線幅面内分布を、 図 1 3に示すようなテーブル 6 (以下、 未補正レ ジストパターン線幅テーブルと言う） の形でウェハ毎にレジストパター ン用線幅データベース 5に蓄積していく。 この未補正レジストパターン 線幅テーブル （第 1未補正テーブル） 6は、 既述のウェハ情報がァドレ スとなり、 その各々にテーブル番号が付与される。 そして、 各テープ ル 6は、 ステップ S 2 2で測長されたレジストパターン 1 0 4の線幅 の面内分布をデータとして有する。
また、 これと共に、 デバイスパターン 1 0 2 aの線幅面内分布を、 図 7に示した未補正デバイスパターン線幅テーブル （第 2未補正テープ ル） 9の形でデバイスパターン線幅データベース 8にウェハ毎に格納す る。
このように、 デバイスパターン線幅データベース 8にテーブル 9を格 納することにより、 蓄積されるテ一ブル 9の数が増える。 これにより、 次回以降のロッ トにおいて、 ステップ S 1で露光補正をする（YES)とォ ペレ一夕が判断すると、 ステツプ S 5において過去の履歴から補正可能 である（YES)と判断され易くなるので、 露光補正が全て自動で行われる 確率が高くなる。 その結果、 露光補正を手動で行うことに起因するオペ レー夕の負担を軽減することができると共に、 露光工程のスループッ ト を速めることができる。
このようにステツプ S 6が終了した後は、 既述した図 5のステツプ S 1 6に移行し、 ロットを次の工程に払い出す。
一方、 ステップ S 2 5で線幅の面内分布を補正前データベース 9に転 送しない (NO)と判断されるのは、 例えば、 対象となるウェハが、 開発目 的や実験目的で露光工程に単発的に流される場合である。 そのようなゥ ェハは、 製品ウェハとは異なった傾向の線幅分布を示すので、 その線幅 の面内分布をデータべ一ス 5、 9に転送してしまうと、 各デ一夕べ一ス 5、 9に蓄積されているデータの傾向が乱されてその信頼性が低下して しまう。 よって、 このようなウェハに対しては、 その線幅の面内分布を データベース 5、 9に転送するのは好ましくなく、 ステップ S 2 5にお いて NOと判断するのが好ましい。
このようにステップ S 2 5で NOと判断された場合は、 ステップ S 2 6を経ずに図 5のステツプ S 1 6に移行し、 ロッ トを次の工程に払い出 す。 上記した実施形態によれば、 ステップ S 4において'、 過去に製造さ れた半導体ウェハ（未補正デバイスパターン線幅テーブル 9 )のうち、 今対象となっている半導体ウェハと同じウェハ情報を有するものを抽 出する。 そして、 ステップ S 6において、 ステップ S 4で抽出された半 導体ウェハ内の基準チップにおけるデバイスパターン 1 0 2 aの線幅 のバラツキが、 抽出された過去の半導体ウェハにわたって許容範囲内に 収まっていたか否かを判断する。 その後、 そのバラツキが許容範囲内に 収まっていると判断された場合に、 露光補正テーブル'を用い、 対象とし ている半導体ウェハの露光時間をチップ毎に補正する。
デバイスパターン 1 0 2 aの線幅のバラツキは、 抽出された過去のゥ ェハにおいて線幅が統計的に安定に分布しているかどうかの一つの目 安になるので、 上記のようにバラツキを判断してから露光時間の補正行 うことにより、 その露光時間を精度良く補正することができ、 ひいては 半導体装置の歩留まりを上げることができる。
また、 ステップ S 6の前に、 ステップ S 5において、 抽出された過去 の半導体ウェハが基準値以上の数だけ存在するか否かを判断し、 基準値 以上存在する場合にステップ S 6に移行するので、 抽出された過去の半 導体ウェハが少数であることに起因して線幅分布の信頼性が統計的に 低下するのが防がれ、 露光時間の補正を更に精度良く行うことができる。 特に、 フォトレジストとして化学増幅型レジストを使用する場合は、 そのレジス卜の種類や PEB 時のウェハ温度によってレジストパタ一ン 1 0 4の線幅が変動する。 よって、 この場合は、 上記で使用されるゥェ ハ情報として、少なくともレジス卜の種類と PEB時のウェハ温度との少 なくとも一方を含む情報を採用することにより、 これらの要因によって 生じるデバイスパターン 1 0 2 aの線幅の誤差を吸収し、 露光補正をよ り正確に行うことができる。
PEB時のウェハ温度は、 KrFよりも短波長の露光光を使用する化学増 幅型レジス卜に大きな影響を与えるので、 このような化学増幅型レジス トを用いる場合に上記したウェハ情報を採用するのが特に好適である。 一方、 露光光として I線を使用するフォトレジストの場合は、 レジ ストパターン 1 0 4を紫外線でキュアする際のウェハ温度によってレ ジストパターン 1 0 4の線幅が変動するので、 そのキュア時の温度を含 む情報を上記したウェハ情報として使用することにより、 キュアによつ て生じるデバイスパターン 1 0 2 aの線幅を吸収することができ、 正確 な補正露光時間を得ることができる。
また、 このようなレジスト種によらず、 デバイスパターン 1 0 2 aの 出来上がりの線幅に影響を与えるような要素を含んだウェハ情報を採 用することにより、 その要素による線幅の変動を吸収するように露光時 間を補正することが可能となる。 そのような要素としては、 例えば、 DRAM, FeRAM、 EEPROM等で表されるチップの品種、 フォ卜レジス 1、 を塗布するときに使用される塗布装置の機種、 該塗布装置における塗布 条件、 膜をエッチングするときのエッチング条件、 及び、 デバイスパタ ーンが形成される層等がある。
図 1 4は、 図 3に示した品種のウェハにおいて、 上記実施形態によつ て露光量を補正する前と後でのデバイスパターン 1 0 2 aの線幅分布 を示すグラフである。 これに示されるように、 補正前はデバイスパター ン 1 0 2 aの線幅がウェハ面内で一様でないが、 補正後では線幅分布が ウェハ面内で一様に均されており、 本実施形態の効果が確認できる。 一方、 図 1 5は、 図 4に示した品種のウェハにおいて、 上記実施形態 によって露光量を補正する前と後でのデバイスパターンの線幅分布を 示すグラフである。 この品種においては、 図示のように、 補正前の線幅 分布が同心円状ではないので、 特許文献 2の方法では露光補正を精度良 く行うことができないが、 本実施形態の方法で露光補正を行うことによ り、 図示のように線幅分布を一様にすることができる。
以上、 本発明の実施の形態について詳細に説明したが、 本発明は上記 実施形態に限定されない。
例えば、 上記では、 ステップ S 7において、 デバイスパターン 1 0 2 aの線幅 Wが露光時間 T と対応付けられてなる露光補正テーブル 2 2 を使用したが、 これに代えて、 レジストパターン 1 0 4の線幅 Wが対 応 W=f(T)により露光時間 τ と対応付けられた露光補正テ一ブルを使 用してもよい。 その露光補正テーブルは、 既述したウェハ情報によって ァドレス付けされる。
また、 ステップ S 6では、 未補正デバィスパターン線幅テーブル 9を 利用してデバイスパターン 1 0 2 aの過去のバラツキを判断したが、 こ れに代えて、 図 1 3に示したような未補正レジストパターン線幅テープ ル 6を利用して、 レジストパターン 1 0 4の過去のバラツキを判断して もよい。

Claims

請 求 の 範 囲 1 . 半導体チップが多面取りされる半導体ウェハ上に膜を形成するェ 程と、
前記膜の上にフォトレジストを塗布する工程と、
前記フォ 卜レジス卜に対する露光時間を前記半導体チップ毎に算出 する工程と、
前記算出された露光時間により前記フォ卜レジストにデバイスパタ ーンを露光する工程と、
前記露光されたフォトレジストを現像してレジストパターンにする 工程と、
前記レジストパターンをエッチングマスクに使用しながら前記膜を エツチングしてデバィスパターンにする工程と、 を有し、
前記露光時間を算出する工程は、
( a ) 対象となる前記半導体ウェハと同じウェハ情報を有する過去に 製造された複数の半導体ウェハ内の基準チップにおける前記デバイス パターン又は前記レジストパターンの線幅のバラツキが許容範囲内に 収まっていたか否かを判断するステツプと、
( b ) ステップ （a ) においてバラツキが許容範囲内に収まっている と判断された場合に、 露光補正テーブルを用いて前記露光時間を前記チ ップ毎に補正するステップと、
を備えたことを特徴とする半導体装置の製造方法。
2 . 前記ステップ （a ) の前に、
( C ) 対象としている前記半導体ウェハと同じウェハ情報を有する半 導体ウェハが、 前記過去に製造された複数の半導体ウェハのなかに基準 値以上の数だけ存在するか否かを判断するステップ
を有し、 前記ステップ （C ) において基準値以上存在すると判断され る場合に前記ステップ （a ) を行うことを特徴とする請求項 1に記載の 半導体装置の製造方法。
3 . 前記ステップ ( a ) 又は前記ステップ ( c ) で N Oと判断された場 合は、
試験ウェハ上に前記レジストパターンを作成し、 該レジストパターン の線幅と目標の線幅とのずれ量を算出し、 該ずれ量に基づいて対象とす る前記半導体ウェハに対する前記露光時間を補正することを特徴とす る請求項 1又は請求項 2に記載の半導体装置の製造方法。
4 . ( d ) 前記補正された露光時間によって作成された前記半導体ゥェ ハ上の前記レジストパターンの線幅を前記チップ毎に測長するステツ プと、
( e ) 前記デバィスパターンの線幅を前記チップ毎に測長するステツ プと、
を更に有することを特徴とする請求項 3に記載の半導体装置の製造 方法。
5 . ( f ) 前記過去に製造された複数の半導体ウェハと比較して、 対象 としている前記ウェハが新品種であるか否かを判断するステップと、 ( g )前記ステップ（ f ) において新品種であると判断された場合に、 前記レジストパターンの測長値を第 1線幅データベースに転送して前 記レジストパターンの線幅のウェハ面内分布を表す第 1未補正テープ ルを前記第 1線幅データベースに作成し、 且つ、 前記デバイスパターン の測長値を第 2線幅データベースに転送して前記デバイスパターンの 線幅のウェハ面内分布を表す第 2未補正テーブルを前記第 2線幅デー 夕ベースに作成するステツプと、
を更に有することを特徴とする請求項 4に記載の半導体装置の製造 方法。
6 . 前記第 1未補正テーブル及び前記第 2未補正テーブルは、 前記半 導体ウェハのウェハ情報によってァドレス付けされることを特徴とす る請求項 5に記載の半導体装置の製造方法。
7 . 前記ステップ （a ) は、 対象となる前記半導体ウェハと同じウェハ 情報でァドレス付けされた前記第 1未補正テーブルを前記第 1線幅デ 一夕ベースから抽出し、 該抽出されたテーブル内の基準チップにおける 前記レジス卜パターンの線幅のバラツキが、 前記抽出された第 1未補正 テーブルにわたって許容範囲内に収まっていたか否かを判断すること により行われることを特徴とする請求項 1に記載の半導体装置の製造 方法。
8 . 前記ステップ （a ) は、 対象となる前記半導体ウェハと同じゥェ八 情報でァドレス付けされた前記第 2未補正テーブルを前記第 2線幅デ —夕べ一スから抽出し、 該抽出されたテーブル内の基準チップにおける 前記デバイスパターンの線幅のバラツキが、 前記抽出された第 2未補正 テーブルにわたって許容範囲内に収まっていたか否かを判断すること により行われることを特徴とする請求項 1に記載の半導体装置の製造 方法。
9 . 前記ステップ （a ) は、
( a 1 ) 前記基準チップの所定部分における前記デバィスパターン又 は前記レジストパターンの線幅を、 前記過去に製造された複数の半導体 ウェハにわたって平均するステツプと、
( a 2 ) 前記ステップ（ a 1 )で求めた線幅の平均値の +ノ一 1 0 % にある範囲を前記基準チップ毎に算出し、 該範囲を前記許容範囲とする ステップと、
を有することを特徴とする請求項 1に記載の半導体装置の製造方法。
1 0 . 前記ステップ （b ) における前記露光補正テーブルとして、 前 記露光時間 Tと、 該露光時間 Tで露光した場合の前記デバイスパター ンの線幅 Wとが対応 W=f(T)によって対応づけられたテーブルを使用す ることを特徴とする請求項 1に記載の半導体装置の製造方法。
1 1 . 前記ステップ （b ) は、
( b 1 ) 前記過去に製造された複数の半導体ウェハの同一チップの所 定部分における前記デバィスパターン又は前記レジストパターンの線 幅を前記複数の半導体ウェハにわたつて平均して前記線幅の平均値 WAVを前記チップ毎に求めるステップと、
( b 2 ) 前記デバイスパターン又は前記レジストパターンの線幅の 目標値を Woとし、 f^WAv)— f—^Wo)を露光補正時間の差分 Δ Tとして前 記チップ毎に算出するステップと、
( b 3 ) f 1 (WAV)から前記差分 Δ Tを引いた値を補正された露光時間 として前記チップ毎に算出するステップと、
を有することを特徴とする請求項 1 0に記載の半導体装置の製造方 法。
1 2 . 前記ステップ （b ) における前記露光補正テーブルとして、 前記 露光時間 Tと、該露光時間 Tで露光した場合の前記レジストパターンの 線幅 Wとが対応 W=f(T)によって対応づけられたテーブルを使用するこ とを特徴とする請求項 1に記載の半導体装置の製造方法。
1 3 . ( h ) 前記レジストパターンの線幅を前記チップ毎に測長するス テツプと、
( i ) 前記レジストパターンの測長値を第 1線幅デ一夕ベースに転送 し、 前記レジストパターンの線幅のウェハ面内分布を表す第 1補正済テ —プルを前記第 1線幅データベースに作成するステップと、
( j ) 前記デバイスパターンの線幅を前記チップ毎に測長するステツ プと、
( k ) 前記デバイスパターンの測長値を第 2線幅データベースに転 送し、 前記デバイスパターンの線幅のウェハ面内分布を表す第 2補正済 テーブルを前記第 2線幅データベースに作成するステツプと、
を更に有することを特徴とする請求項 1に記載の半導体装置の製造 方法。
1 4 . 前記ステップ ( h ) の後に、
( 1 )前記ステップ（h )で測長した前記レジストパターンの線幅と、 該レジストパターンの線幅の許容値とを表示手段に表示させることを 特徴とする請求項 1 4に記載の半導体装置の製造方法。
1 5 . 前記フォトレジストとして化学増幅型レジストを使用すると共に、 前記フォトレジストを露光する工程の後、 且つ、 前記フォトレジスト を現像する工程の前に、 前記フォトレジストに対して露光後のベーク (PEB: Post Exposure Bake)を施す工程を有し、
前記ウェハ情報として、 前記化学増幅型レジス卜の種類及び前記べ一 ク時のウェハ温度の少なくとも一方を含む情報を採用することを特徴 とする請求項 1乃至請求項 1 4のいずれか一項に記載の半導体装置の 製造方法。
1 6 . 前記フォトレジストを露光する工程において KrFよりも短波 長の露光光を使用することを特徴とする請求項 1 5に記載の半導体装 置の製造方法。
1 7 . 前記フォトレジストを露光する工程において I線を露光光として 使用すると共に、
前記レジストパターンに対してキュアを施す工程を有し、
前記ウェハ情報として、 少なくとも前記キュア時のウェハ温度を含む 情報を採用することを特徴とする請求項 1乃至請求項 1 4のいずれか 一項に記載の半導体装置の製造方法。
1 8 . 前記ウェハ情報として、 前記チップの品種、 前記フォトレジスト の種類、 前記フォトレジストを塗布するときに使用される塗布装置の機 種、 該塗布装置における塗布条件、 前記膜をエッチングするときのエツ チング条件、 及び、 前記デバイスパターンが形成される層の少なくとも 一つを含む情報を採用することを特徴とする請求項 1乃至請求項 1 4 のいずれか一項に記載の半導体装置の製造方法。
1 9 . 半導体チップが多面取りされる半導体ウェハ上の膜にフォトレジ ストを塗布する塗布装置と、
前記フォトレジストを露光する露光装置と、
露光後の前記フォトレジストを現像してレジストパターンにする現 像装置と、
前記レジストパターンの線幅を測長する第 1測長器と、
前記レジストパターンをエツチングマスクにし、 前記膜をエッチング してデバィスパターンにするエツチング装置と、
前記デバィスパターンの線幅を測長する第 2測長器と、
前記第 1測長器と前記第 2測長器の少なくとも一方の測長結果が格 納される線幅データベース、 露光補正テーブルが格納された露光補正デ 一夕ベース、 及び、 前記露光装置における露光時間を前記チップ毎に算 出する演算部を備えた制御手段と、
を有し、
前記線幅データベースには、 前記レジストパターン又は前記デバイス パターンのウェハ面内における線幅分布を表す線幅テーブルが、 過去に 製造された前記半導体ウェハのウェハ情報によってァドレス付けされ て蓄積され、
前記演算部は、 （a ) 対象となる前記半導体ウェハと同じウェハ情報 によりァドレス付けされた線幅テ一ブルを前記線幅データベースから 抽出し、 該抽出された線幅テーブル内の基準チップにおける前記デバ イスパターン又は前記レジス卜パターンの線幅のバラツキが許容範囲 内に収まっていたか否かを判断するステップと、 （b ) ステップ （ a ) においてバラツキが許容範囲に収まっていると判断された場合に、 露光 補正テーブルを用いて前記露光時間を前記チップ毎に補正するステツ プと、 を行い、
前記露光装置は、 前記演算部により前記チップ毎に算出された前記露 光時間に基づいて露光を実行することを特徴とする半導体装置製造シ ステム。
2 0 . 前記制御手段は、 前記ステップ （a ) の前に、
( c ) 対象となる前記半導体ウェハと同じウェハ情報でァドレス付け された前記テ一ブルの数を計数し、 計数値が基準値以上であるか否かを 判断するステップと、
を有し、 前記ステップ （C ) において前記係数値が基準値以上である と判断される場合に前記ステップ （a ) を行うことを特徴とする請求項 1 9に記載の半導体装置製造システム。
2 1 . 前記制御部が行う前記ステップ （a ) は、
( a 1 ) 前記基準チップの所定部分における前記デバイスパターン又 は前記レジストパターンの線幅を、 前記抽出された複数の線幅テーブル にわたつて平均するステップと、
( a 2 ) 前記ステツプ（ a 1 )で求めた線幅の平均値の + Z— 1 0 % にある範囲を前記基準チップ毎に算出し、 該範囲を前記許容範囲とする ステップこ、
を有することを特徴とする請求項 1 9に記載の半導体装置製造シス テム。
2 2. 前記露光補正テーブルは、 前記露光時間 Tと、 該露光時間丁で 露光した場合の前記デバイスパターンの線幅 W とが対応 W=f(T)によ つて対応づけられてなることを特徴とする請求項 1 9に記載の半導体 装置製造システム。
2 3. 前記制御部が行う前記ステップ （b) は、
(b 1) 前記過去に製造された複数の半導体ウェハの同一チップの所 定部分における前記デバイスパターン又は前記レジス卜パターンの線 幅を前記複数の半導体ウェハにわたつて平均して前記線幅の平均値 WAVを前記チップ毎に求めるステップと、
(b 2) 前記デバイスパターン又は前記レジストパターンの線幅の 目標値を WQとし、
Figure imgf000036_0001
を露光補正時間の差分 ΔΤとして前 記チップ毎に算出するステップと、
(b 3) ^(WAV)から前記差分 ΔΤを引いた値を補正された露光時間 として前記チップ毎に算出するステップと、
を有することを特徴とする請求項 2 2に記載の半導体装置製造シス テム。
24. 前記露光補正テーブルは、 前記露光時間 Tと、 該露光時間 Tで露 光した場合の前記レジストパターンの線幅 Wとが対応 W=f(T)によって 対応づけられてなることを特徴とする請求項 1 9に記載の半導体装置 製造システム。
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